JP7462609B2 - Ａｉシステム、及びａｉシステムの動作方法 - Google Patents
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Description
本発明の一態様は、ＡＩシステム、及びＡＩシステムの動作方法に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
人工ニューラルネットワーク（以下、ニューラルネットワークと呼称する。）は、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
例えば、特許文献１には、二次電池の充電特性を画像用データに変換して、畳み込みニューラルネットワーク（ＣＮＮ）を用いて、当該画像用データから二次電池の正常な特性と、異常な特性と、を判別する、制御システムが開示されている。また、例えば、特許文献２には、ニューラルネットワークなどを用いて、文献データを解析するシステムが開示されている。
電子機器、半導体装置、半導体ウェハなどを作製する場合、例えば、それらの仕様をあらかじめ定めておき、当該仕様に基づいて回路図の作成が行われる。しかし、仕様が同じであっても、回路図の作成者によっては、配線、回路素子などの向き、配置などが異なって設計される場合がある。このため、仕様及び回路構成は同じであっても、回路図の見た目が異なってしまうことがある。
つまり、仕様及び回路構成が同じであっても、その回路の表し方によっては、数多くのパターンの回路図が存在しえる。このため、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）などによる画像認識の処理を用いて、例えば、あるデータベース内に対して、回路図を入力画像として画像検索を行うとき、当該データベース内に仕様及び回路構成が当該回路図と同じ回路が存在したとしても、見た目が入力画像と異なる場合があるため、当該データベース内の回路は画像検索の結果に出力されないことがある。
本発明の一態様は、回路構成を示す画像又は文書をネットリストに変換するＡＩシステムを提供することを課題の一とする。又は、本発明の一態様は、回路構成の検索が可能なＡＩシステムを提供することを課題の一とする。又は、本発明の一態様は、新規のＡＩシステムを提供することを課題の一とする。又は、本発明の一態様は、新規のＡＩシステムの動作方法を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１電子機器を有し、第１電子機器は、入出力インターフェースと、制御部と、第１変換部と、を有するＡＩシステムである。入出力インターフェースは、制御部に電気的に接続され、第１変換部は、制御部に電気的に接続されている。また、入出力インターフェースは、ユーザが操作することによって生成された入力データを制御部に送信する機能を有し、制御部は、入力データを第１変換部に送信する機能を有する。第１変換部は、ニューラルネットワークが構成された回路を有し、第１変換部は、ニューラルネットワークによって入力データを第１ネットリストに変換する機能を有する。なお、入力データは、回路構成が描かれた回路図、又は回路構成が示された文書ファイルである。
本発明の一態様は、第１電子機器を有し、第１電子機器は、入出力インターフェースと、制御部と、第１変換部と、を有するＡＩシステムである。入出力インターフェースは、制御部に電気的に接続され、第１変換部は、制御部に電気的に接続されている。また、入出力インターフェースは、ユーザが操作することによって生成された入力データを制御部に送信する機能を有し、制御部は、入力データを第１変換部に送信する機能を有する。第１変換部は、ニューラルネットワークが構成された回路を有し、第１変換部は、ニューラルネットワークによって入力データを第１ネットリストに変換する機能を有する。なお、入力データは、回路構成が描かれた回路図、又は回路構成が示された文書ファイルである。
（２）
又は、本発明の一態様は、上記（１）の構成において、第１電子機器は、第１データベースと、第２データベースと、を有してもよい。第１データベースは、制御部に電気的に接続され、第２データベースは、制御部に電気的に接続されている。第１データベースには、第２ネットリストが保存されており、第２データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、第１データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第２ネットリストが見つかった場合に、文献データを第２データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
又は、本発明の一態様は、上記（１）の構成において、第１電子機器は、第１データベースと、第２データベースと、を有してもよい。第１データベースは、制御部に電気的に接続され、第２データベースは、制御部に電気的に接続されている。第１データベースには、第２ネットリストが保存されており、第２データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、第１データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第２ネットリストが見つかった場合に、文献データを第２データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
（３）
又は、本発明の一態様は、上記（１）の構成において、第２電子機器を有し、第１電子機器は、外部インターフェースを有し、第２電子機器は、第３データベースと、第４データベースと、を有してもよい。第３データベースは、外部インターフェースに電気的に接続され、第４データベースは、外部インターフェースに電気的に接続され、第３データベースには、第２ネットリストが保存されており、第４データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、外部インターフェースを介して、第２電子機器と通信を行って、第３データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第３データベースから第２ネットリストが見つかった場合に、文献データを第４データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
又は、本発明の一態様は、上記（１）の構成において、第２電子機器を有し、第１電子機器は、外部インターフェースを有し、第２電子機器は、第３データベースと、第４データベースと、を有してもよい。第３データベースは、外部インターフェースに電気的に接続され、第４データベースは、外部インターフェースに電気的に接続され、第３データベースには、第２ネットリストが保存されており、第４データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、外部インターフェースを介して、第２電子機器と通信を行って、第３データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第３データベースから第２ネットリストが見つかった場合に、文献データを第４データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
（４）
又は、本発明の一態様は、第１電子機器と、第２電子機器と、を有し、第１電子機器は、入出力インターフェースと、制御部と、外部インターフェースと、を有し、第２電子機器は、第２変換部を有するＡＩシステムである。入出力インターフェースは、制御部に電気的に接続され、外部インターフェースは、制御部と、第２電子機器の第２変換部に電気的に接続されている。また、入出力インターフェースは、ユーザが操作することによって生成された入力データを制御部に送信する機能を有し、制御部は、入力データを、外部インターフェースを介して、第２電子機器の第２変換部に送信する機能を有する。第２変換部は、ニューラルネットワークが構成された回路を有し、第２変換部は、ニューラルネットワークによって入力データを第１ネットリストに変換する機能を有し、制御部は、外部インターフェースを介して、第２電子機器から第１ネットリストを取得する機能を有する。なお、入力データは、回路構成が描かれた回路図、又は回路構成が示された文書ファイルである。
又は、本発明の一態様は、第１電子機器と、第２電子機器と、を有し、第１電子機器は、入出力インターフェースと、制御部と、外部インターフェースと、を有し、第２電子機器は、第２変換部を有するＡＩシステムである。入出力インターフェースは、制御部に電気的に接続され、外部インターフェースは、制御部と、第２電子機器の第２変換部に電気的に接続されている。また、入出力インターフェースは、ユーザが操作することによって生成された入力データを制御部に送信する機能を有し、制御部は、入力データを、外部インターフェースを介して、第２電子機器の第２変換部に送信する機能を有する。第２変換部は、ニューラルネットワークが構成された回路を有し、第２変換部は、ニューラルネットワークによって入力データを第１ネットリストに変換する機能を有し、制御部は、外部インターフェースを介して、第２電子機器から第１ネットリストを取得する機能を有する。なお、入力データは、回路構成が描かれた回路図、又は回路構成が示された文書ファイルである。
（５）
又は、本発明の一態様は、上記（４）の構成において、第２電子機器は、第３データベースと、第４データベースと、を有してもよい。第３データベースは、外部インターフェースに電気的に接続され、第４データベースは、外部インターフェースに電気的に接続されている。また、第３データベースには、第２ネットリストが保存されており、第４データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、外部インターフェースを介して、第２電子機器と通信を行って、第３データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第３データベースから第２ネットリストが見つかった場合に、文献データを第４データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
又は、本発明の一態様は、上記（４）の構成において、第２電子機器は、第３データベースと、第４データベースと、を有してもよい。第３データベースは、外部インターフェースに電気的に接続され、第４データベースは、外部インターフェースに電気的に接続されている。また、第３データベースには、第２ネットリストが保存されており、第４データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、外部インターフェースを介して、第２電子機器と通信を行って、第３データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第３データベースから第２ネットリストが見つかった場合に、文献データを第４データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
（６）
又は、本発明の一態様は、入出力インターフェースと、制御部と、第１変換部と、を有するＡＩシステムの動作方法である。第１変換部は、ニューラルネットワークが構成された回路を有しており、入出力インターフェースは、制御部に電気的に接続され、第１変換部は、制御部に電気的に接続されている。ＡＩシステムの動作方法は、第１乃至第３ステップを有する。第１ステップは、ユーザによって作成された入力データが、制御部に入力されるステップを有し、第２ステップは、第１変換部のニューラルネットワークによって、入力データを第１ネットリストに変換するステップを有し、第３ステップは、制御部を介して、入出力インターフェースに出力するステップを有する。
又は、本発明の一態様は、入出力インターフェースと、制御部と、第１変換部と、を有するＡＩシステムの動作方法である。第１変換部は、ニューラルネットワークが構成された回路を有しており、入出力インターフェースは、制御部に電気的に接続され、第１変換部は、制御部に電気的に接続されている。ＡＩシステムの動作方法は、第１乃至第３ステップを有する。第１ステップは、ユーザによって作成された入力データが、制御部に入力されるステップを有し、第２ステップは、第１変換部のニューラルネットワークによって、入力データを第１ネットリストに変換するステップを有し、第３ステップは、制御部を介して、入出力インターフェースに出力するステップを有する。
（７）
又は、本発明の一態様である上記（６）の動作方法は、第４乃至第６ステップを有してもよい。ＡＩシステムは、第１データベースと、第２データベースと、を有し、また、第１データベースは、制御部に電気的に接続され、第２データベースは、制御部に電気的に接続されている。第１データベースには、第２ネットリストが保存されており、第２データベースには、第２ネットリストに紐付けされた文献データが保存されている。第４ステップは、第１データベースを対象に、第１ネットリストの回路構成の検索を行うステップを有し、第５ステップは、第４ステップで第１データベースから第２ネットリストが見つかった場合に、文献データを第２データベースから読み出して、入出力インターフェースに出力するステップを有し、第６ステップは、第４ステップで第１データベースから第２ネットリストが見つからなかった場合に、制御部が、第１ネットリストが第１データベースから見つからなかったという情報を入出力インターフェースに出力するステップを有する。
又は、本発明の一態様である上記（６）の動作方法は、第４乃至第６ステップを有してもよい。ＡＩシステムは、第１データベースと、第２データベースと、を有し、また、第１データベースは、制御部に電気的に接続され、第２データベースは、制御部に電気的に接続されている。第１データベースには、第２ネットリストが保存されており、第２データベースには、第２ネットリストに紐付けされた文献データが保存されている。第４ステップは、第１データベースを対象に、第１ネットリストの回路構成の検索を行うステップを有し、第５ステップは、第４ステップで第１データベースから第２ネットリストが見つかった場合に、文献データを第２データベースから読み出して、入出力インターフェースに出力するステップを有し、第６ステップは、第４ステップで第１データベースから第２ネットリストが見つからなかった場合に、制御部が、第１ネットリストが第１データベースから見つからなかったという情報を入出力インターフェースに出力するステップを有する。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、抵抗値を有する回路素子、配線などとする。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとする。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「１対の導電体」「１対の導電領域」「１対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
一般的に、「電流」とは、正の荷電体の移動に伴う電荷の移動現象（電気伝導）として定義されているが、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本発明の一態様によって、回路構成を示す画像又は文書をネットリストに変換するＡＩシステムを提供することができる。又は、本発明の一態様によって、回路構成の検索が可能なＡＩシステムを提供することができる。又は、本発明の一態様によって、新規のＡＩシステムを提供することができる。又は、本発明の一態様によって、新規のＡＩシステムの動作方法を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、システムの構成例を示すブロック図である。
図２は、システムの構成例を示すブロック図である。
図３は、システムの動作例を示すフローチャートである。
図４は、システムの動作例を示すフローチャートである。
図５は、回路図からネットリストを作成する手順を説明する図である。
図６は、文書ファイルからネットリストを作成する手順を説明する図である。
図７は、システムの動作例を説明するブロック図である。
図８Ａ及び図８Ｂは、階層型のニューラルネットワークを説明する図である。
図９は、演算回路の構成例を示すブロック図である。
図１０は、演算回路が有する回路の構成例を示す回路図である。
図１１は、演算回路の動作例を示すタイミングチャートである。
図１２は、演算回路の構成例を示すブロック図である。
図１３は、演算回路の構成例を示す回路図である。
図１４は、演算回路の構成例を示す回路図である。
図１５は、演算回路の構成例を示す回路図である。
図１６は、図１５の演算回路の等価回路の例を示す回路図である。
図１７は、演算回路の構成例を示すブロック図である。
図１８は、演算回路の動作例を示すタイミングチャートである。
図１９は、半導体装置の構成を説明する断面模式図である。
図２０は、半導体装置の構成を説明する断面模式図である。
図２１Ａ乃至図２１Ｃは、半導体装置の構成を説明する断面模式図である。
図２２Ａ及び図２２Ｂは、トランジスタの構成例を説明する断面模式図である。
図２３は、半導体装置の構成例を説明する断面模式図である。
図２４Ａ及び図２４Ｂは、トランジスタの構成例を説明する断面模式図である。
図２５は、半導体装置の構成例を説明する断面模式図である。
図２６Ａは容量の構成例を示す上面図であり、図２６Ｂ及び図２６Ｃは容量の構成例を示す断面斜視図である。
図２７Ａは容量の構成例を示す上面図であり、図２７Ｂは容量の構成例を示す断面図であり、図２７Ｃは容量の構成例を示す断面斜視図である。
図２８ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図２８Ｂは石英ガラスのＸＲＤスペクトルを説明する図であり、図２８Ｃは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２８Ｄは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２９Ａは試作した半導体装置に含まれている乗算回路の構成を示す回路図であり、図２９Ｂは試作した半導体装置を撮影した光学顕微鏡写真である。
図３０Ａは試作した半導体装置に含まれている乗算回路にＶＷに相当するデータを書き込み、配線ＶＸに電圧ＶＸを印加した場合の当該乗算回路のトランジスタＭ２のソース－ドレイン間電流ＩＤＳ（ＶＷ、ＶＸ）を示すグラフであり、図３０Ｂは図３０Ａより算出した試作した半導体装置に含まれている乗算回路の乗算特性を示すグラフである。
図３１は試作した半導体装置に含まれている乗算回路の乗算特性の温度依存性を示すグラフである。
図３２Ａ及び図３２Ｂは、試作した半導体装置に含まれている乗算回路の乗算特性の時間変化を示したグラフである。
図３３Ａは試作した半導体装置に含まれている乗算回路の乗算特性を示したグラフであり、図３３Ｂは試作した半導体装置に含まれている乗算回路に対して、各電位を書き込んだときの乗算特性のばらつきの度合いを示したグラフである。
図３４は試作した半導体装置に含まれている複数の乗算回路のそれぞれの読み出し電流の素子ばらつきの度合いを示したグラフである。
図３５Ａ、図３５Ｂ、図３５Ｃ、図３５Ｄは、モンテカルロ解析によって求められた、複数の乗算回路の構成における読み出し電流の素子ばらつきの度合いを示したグラフである。
図３６は、推論精度を算出するために用いた、階層型の人工ニューラルネットワークのモデルの例を示す図である。
図３７は、半導体装置の構成例を説明する回路図である。
図３８Ａは第１データと第２データとの積の結果を示すグラフであり、図３８Ｂはメモリセルアレイの行数に応じた演算値を示すグラフである。
図３９Ａ及び図３９Ｂは、トランジスタの特性のばらつきを考慮した場合の第１データと第２データとの積の値のばらつきを示したヒストグラムである。
図４０Ａは回路シミュレータによって構成されたニューラルネットワークと、プログラム言語によって構成されたニューラルネットワークと、のそれぞれの出力層から出力された一致度を示すグラフであり、図４０Ｂは回路シミュレータによって構成されたニューラルネットワークと、プログラム言語によって構成されたニューラルネットワークと、のそれぞれの出力層から出力された値の相関を示すグラフである。
図４１は回路シミュレータによって構成されたニューラルネットワークにおける、出力層からの出力波形の一例を示している。
図２は、システムの構成例を示すブロック図である。
図３は、システムの動作例を示すフローチャートである。
図４は、システムの動作例を示すフローチャートである。
図５は、回路図からネットリストを作成する手順を説明する図である。
図６は、文書ファイルからネットリストを作成する手順を説明する図である。
図７は、システムの動作例を説明するブロック図である。
図８Ａ及び図８Ｂは、階層型のニューラルネットワークを説明する図である。
図９は、演算回路の構成例を示すブロック図である。
図１０は、演算回路が有する回路の構成例を示す回路図である。
図１１は、演算回路の動作例を示すタイミングチャートである。
図１２は、演算回路の構成例を示すブロック図である。
図１３は、演算回路の構成例を示す回路図である。
図１４は、演算回路の構成例を示す回路図である。
図１５は、演算回路の構成例を示す回路図である。
図１６は、図１５の演算回路の等価回路の例を示す回路図である。
図１７は、演算回路の構成例を示すブロック図である。
図１８は、演算回路の動作例を示すタイミングチャートである。
図１９は、半導体装置の構成を説明する断面模式図である。
図２０は、半導体装置の構成を説明する断面模式図である。
図２１Ａ乃至図２１Ｃは、半導体装置の構成を説明する断面模式図である。
図２２Ａ及び図２２Ｂは、トランジスタの構成例を説明する断面模式図である。
図２３は、半導体装置の構成例を説明する断面模式図である。
図２４Ａ及び図２４Ｂは、トランジスタの構成例を説明する断面模式図である。
図２５は、半導体装置の構成例を説明する断面模式図である。
図２６Ａは容量の構成例を示す上面図であり、図２６Ｂ及び図２６Ｃは容量の構成例を示す断面斜視図である。
図２７Ａは容量の構成例を示す上面図であり、図２７Ｂは容量の構成例を示す断面図であり、図２７Ｃは容量の構成例を示す断面斜視図である。
図２８ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図２８Ｂは石英ガラスのＸＲＤスペクトルを説明する図であり、図２８Ｃは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２８Ｄは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２９Ａは試作した半導体装置に含まれている乗算回路の構成を示す回路図であり、図２９Ｂは試作した半導体装置を撮影した光学顕微鏡写真である。
図３０Ａは試作した半導体装置に含まれている乗算回路にＶＷに相当するデータを書き込み、配線ＶＸに電圧ＶＸを印加した場合の当該乗算回路のトランジスタＭ２のソース－ドレイン間電流ＩＤＳ（ＶＷ、ＶＸ）を示すグラフであり、図３０Ｂは図３０Ａより算出した試作した半導体装置に含まれている乗算回路の乗算特性を示すグラフである。
図３１は試作した半導体装置に含まれている乗算回路の乗算特性の温度依存性を示すグラフである。
図３２Ａ及び図３２Ｂは、試作した半導体装置に含まれている乗算回路の乗算特性の時間変化を示したグラフである。
図３３Ａは試作した半導体装置に含まれている乗算回路の乗算特性を示したグラフであり、図３３Ｂは試作した半導体装置に含まれている乗算回路に対して、各電位を書き込んだときの乗算特性のばらつきの度合いを示したグラフである。
図３４は試作した半導体装置に含まれている複数の乗算回路のそれぞれの読み出し電流の素子ばらつきの度合いを示したグラフである。
図３５Ａ、図３５Ｂ、図３５Ｃ、図３５Ｄは、モンテカルロ解析によって求められた、複数の乗算回路の構成における読み出し電流の素子ばらつきの度合いを示したグラフである。
図３６は、推論精度を算出するために用いた、階層型の人工ニューラルネットワークのモデルの例を示す図である。
図３７は、半導体装置の構成例を説明する回路図である。
図３８Ａは第１データと第２データとの積の結果を示すグラフであり、図３８Ｂはメモリセルアレイの行数に応じた演算値を示すグラフである。
図３９Ａ及び図３９Ｂは、トランジスタの特性のばらつきを考慮した場合の第１データと第２データとの積の値のばらつきを示したヒストグラムである。
図４０Ａは回路シミュレータによって構成されたニューラルネットワークと、プログラム言語によって構成されたニューラルネットワークと、のそれぞれの出力層から出力された一致度を示すグラフであり、図４０Ｂは回路シミュレータによって構成されたニューラルネットワークと、プログラム言語によって構成されたニューラルネットワークと、のそれぞれの出力層から出力された値の相関を示すグラフである。
図４１は回路シミュレータによって構成されたニューラルネットワークにおける、出力層からの出力波形の一例を示している。
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態（又は実施例）に示す構成は、他の実施の形態（又は他の実施例）に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態（又は実施例）の中で述べる内容（一部の内容でもよい）は、その実施の形態（又はその実施例）で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態（又は一つ若しくは複数の別の実施例）で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態（又は実施例）の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態（又は実施例）において述べる図（一部でもよい）は、その図の別の部分、その実施の形態（又はその実施例）において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態（又は一つ若しくは複数の別の実施例）において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態（又は実施例）について図面を参照しながら説明している。但し、実施の形態（又は実施例）は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態（又は実施例）の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成（又は実施例の構成）において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが１０の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｚｎ＝２：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．２５より大きく０．７５以下（０．２５＜Ｚｎ≦０．７５）とする。また、Ｉｎ：Ｚｎ＝５：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．１２より大きく０．２５以下（０．１２＜Ｚｎ≦０．２５）とする。また、Ｉｎ：Ｚｎ＝１０：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．０７より大きく０．１２以下（０．０７＜Ｚｎ≦０．１２）とする。
（実施の形態１）
本実施の形態では、本発明の一態様のシステムについて、説明する。
本実施の形態では、本発明の一態様のシステムについて、説明する。
図１は、ニューラルネットワークを利用したＡＩにおける、“回路図面”や“特許請求の範囲に記載された回路構成”などをネットリストに変換する機能を有するシステム（電子機器と呼称する場合がある。）を示している。また、当該システムは、変換したネットリストを用いて、既存のデータベース内を検索する機能を有する。
ネットリストとは、電子回路などにおいて、当該電子回路に含まれている回路素子、論理回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路などの接続情報を有するデータである。具体的には、ネットリストは、電子回路に含まれている回路素子、回路などが有する端子の接続先が記載されたデータであり、回路シミュレータや回路設計ソフトウェアなどに用いられる。
図１に示すシステムＳＩＨは、電子機器ＥＤを有する。電子機器ＥＤは、入出力インターフェースＩＮＴＦＣと、制御部ＣＴＬと、変換部ＰＴＮと、データベースＤＴＢ１と、データベースＤＴＢ２と、記憶部ＭＰと、を有する。
入出力インターフェースＩＮＴＦＣは、制御部ＣＴＬに電気的に接続されている。入出力インターフェースＩＮＴＦＣは、ユーザがシステムＳＩＨを利用する場合において、ユーザと電子機器ＥＤとの間で情報の入出力を行う機能を有する。入出力インターフェースＩＮＴＦＣとしては、例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ、液晶ディスプレイなどの表示装置、キーボード、ポインティングデバイス（例えば、マウスなどが挙げられる。）などのハードウェアが挙げられる。また、表示装置は、タッチパネルなどの入力デバイスを有してもよい。
記憶部ＭＰは、制御部ＣＴＬに電気的に接続されている。記憶部ＭＰは、揮発性の記憶装置、不揮発性の記憶装置などを有する。
揮発性の記憶装置としては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが挙げられる。揮発性の記憶装置は、例えば、演算の過程やソフトウェアの起動の最中などに必要なデータを一時的に記憶する、などの機能を有する。
不揮発性の記憶装置としては、例えば、ＨＤＤ（ハードディスクドライブ）、ＳＳＤ（ソリッドステートドライブ）、光学ディスク、磁気テープなどが挙げられる。なお、本明細書等において、光学ディスク、磁気テープなどを用いる場合、読み出し及び書き込みが可能な装置と、光学ディスク、磁気テープなどと、をまとめて不揮発性の記憶装置と呼称する。不揮発性の記憶装置は、例えば、ソフトウェアの実行プログラム、回路構成が描かれた図面、回路構成のネットリストなどを保存する機能を有する。
変換部ＰＴＮは、制御部ＣＴＬに電気的に接続されている。変換部ＰＴＮは、回路図、回路を文章で表現した文書ファイル（例えば、特許明細書の特許請求の範囲など）などをネットリストに変換する機能を有する。変換部ＰＴＮは、例えば、ニューラルネットワークを構成した演算回路としてもよい。また、変換部ＰＴＮにニューラルネットワークが構成されている場合、当該ニューラルネットワークは既に学習が済んでおり、当該ニューラルネットワークに含まれているニューロン同士の重み係数は定まっているものとする。
データベースＤＴＢ１は、制御部ＣＴＬに電気的に接続されている。データベースＤＴＢ１は、例えば、特許明細書、論文、資料などの文献データを保存する機能を有する。
データベースＤＴＢ２は、制御部ＣＴＬに電気的に接続されている。データベースＤＴＢ２は、例えば、データベースＤＴＢ１に保存されている文献データに記載されている回路のネットリストなどを保存する機能を有する。また、当該ネットリストには、当該ネットリストと当該文献データの回路構成とを紐付けするための、管理番号、管理記号などが含まれていてもよい。
なお、データベースＤＴＢ１、データベースＤＴＢ２は、互いに一つのデータベースとしてまとめてもよい。
また、データベースＤＴＢ１、データベースＤＴＢ２には、上記の通り、文献データやネットリストなどが保存されているので、データベースＤＴＢ１、データベースＤＴＢ２は、記憶部ＭＰに含まれていてもよい。特に、データベースＤＴＢ１、データベースＤＴＢ２は、記憶部ＭＰの不揮発性の記憶装置とするのが好ましい。
また、図２に示すとおり、電子機器ＥＤは、外部インターフェースＩＮＦを有してもよい。外部インターフェースＩＮＦは、電子機器ＥＤの外部にある電子機器ＷＳＶと通信を行う機能を有する。そのため、外部インターフェースＩＮＦは、制御部ＣＴＬと、電子機器ＷＳＶと、に電気的に接続されている。
電子機器ＷＳＶは、例えば、外部サーバなどとすることができる。そのため、外部インターフェースＩＮＦは、インターネット回線などによって、電子機器ＷＳＶに接続されていることが好ましい。
電子機器ＷＳＶは、例えば、データベースＷＤＴＢ１と、データベースＷＤＴＢ２と、変換部ＷＰＴＮと、を有する。データベースＷＤＴＢ１には、データベースＤＴＢ１と同様に、文献データが格納されている。また、データベースＷＤＴＢ２には、データベースＤＴＢ２と同様に、データベースＷＤＴＢ１の文献データに記載されている回路のネットリストなどが格納されている。変換部ＷＰＴＮは、変換部ＰＴＮと同様に、回路図、回路を文章で表現した文書ファイルなどをネットリストに変換する機能を有する。
データベースＷＤＴＢ１、データベースＷＤＴＢ２、変換部ＷＰＴＮの少なくとも一は、外部サーバとして機能してもよい。データベースＷＤＴＢ１、データベースＷＤＴＢ２、変換部ＷＰＴＮの少なくとも一を外部サーバとして設けることによって、設けたサーバの規模、記憶容量、演算能力などを高めることができる場合がある。例えば、データベースＷＤＴＢ１を外部サーバとして機能することによって、データベースＷＤＴＢ１は、データベースＤＴＢ１よりも多くの文献データを格納できる場合がある。また、例えば、データベースＷＤＴＢ２を外部サーバとして機能することによって、データベースＷＤＴＢ２は、データベースＤＴＢ２よりも多くのネットリストなどの情報を格納することができる場合がある。また、例えば、変換部ＷＰＴＮは、変換部ＰＴＮよりも規模の大きい演算回路を有することができる場合がある。
＜＜動作例１＞＞
ここで、図１のシステムＳＩＨにおける動作例について説明する。図３は、システムＳＩＨの動作例を示したフローチャートであって、システムＳＩＨの動作例は、ステップＳＴＩ０１乃至ステップＳＴＩ０３を有する。また、図３には動作例の開始を“ＳＴＡＲＴ”と記載し、動作例の終了を“ＥＮＤ”と記載している。なお、本動作例では、回路図、又は回路を文章で表現した文書ファイルをネットリストに変換する動作について説明する。
ここで、図１のシステムＳＩＨにおける動作例について説明する。図３は、システムＳＩＨの動作例を示したフローチャートであって、システムＳＩＨの動作例は、ステップＳＴＩ０１乃至ステップＳＴＩ０３を有する。また、図３には動作例の開始を“ＳＴＡＲＴ”と記載し、動作例の終了を“ＥＮＤ”と記載している。なお、本動作例では、回路図、又は回路を文章で表現した文書ファイルをネットリストに変換する動作について説明する。
ステップＳＴＩ０１は、ユーザが入出力インターフェースＩＮＴＦＣを用いて、電子機器ＥＤの制御部ＣＴＬに回路図、又は回路を文章で表現した文書ファイルを入力するステップを有する。ユーザによる当該回路図の入力手段としては、例えば、回路設計ソフトウェア、回路シミュレータ、ペイントソフトウェア、ＣＡＤソフトウェアなどを用いて、回路図を作成する手段などが挙げられる。また、ユーザによる当該文書ファイルの入力手段としては、文書作成ソフトウェア、テキストエディタなどを用いて、文書ファイルを作成する手段などが挙げられる。また、作成途中の回路図や文書ファイル、作成された回路図、文書ファイルなどは一時的に記憶部ＭＰに保存されていてもよい。なお、本明細書等では、ステップＳＴＩ０１で作成した回路図、又は文書ファイルを入力データと呼称する。
なお、ステップＳＴＩ０１において、入力データとしては、作成したもの以外に、データベースＤＴＢ１から読み出した回路図、文書ファイルなどを適用してもよい。
ステップＳＴＩ０２は、ステップＳＴＩ０１で作成した入力データを変換部ＰＴＮでネットリストに変換するステップを有する。具体的には、例えば、ユーザは、入出力インターフェースＩＮＴＦＣを用いて、制御部ＣＴＬに対して、入力データと、当該入力データをネットリストに変換する命令を含む信号を送信する。制御部ＣＴＬは、当該入力データと当該信号を受け取ることで、当該入力データを変換部ＰＴＮへ送信する。変換部ＰＴＮは、当該入力データを受け取ることで、当該入力データをネットリストへ変換する。
入力データが回路図である場合、入力データのネットリストへの変換方法としては、例えば、畳み込みニューラルネットワーク（ＣＮＮ）などを用いた方法が好ましい。また、入力データが文書ファイルである場合、入力データなどのネットリストへの変換方法としては、例えば、再帰型ニューラルネットワークなどを用いる方法が好ましい。入力データのネットリストへの変換方法の具体例については、後述する。
なお、変換されたネットリストは、一時的に記憶部ＭＰに保存してもよい。
ステップＳＴＩ０３は、ステップＳＴＩ０２で変換されたネットリストを、入出力インターフェースＩＮＴＦＣに含まれている表示装置などに出力するステップを有する。具体的には、例えば、ステップＳＴＩ０２で変換されたネットリストは、制御部ＣＴＬを介して、入出力インターフェースＩＮＴＦＣに含まれている表示装置などに送信される。その後、当該表示装置などで当該ネットリストを表示することで、ユーザが入力データから変換したネットリストの内容を確認することができる。
ステップＳＴＩ０３が行われた後、本動作は終了する。
＜＜動作例２＞＞
次に、図３に示すフローチャートとは異なる、図１のシステムＳＩＨにおける動作例について説明する。図４は、システムＳＩＨの動作例を示したフローチャートであって、当該フローチャートは、図３の動作例に更にステップＳＴＩ０４乃至ステップＳＴＩ０８を加えた動作例となっている。なお、本動作例は、変換されたネットリストを用いて回路の検索を行う方法について説明する。
次に、図３に示すフローチャートとは異なる、図１のシステムＳＩＨにおける動作例について説明する。図４は、システムＳＩＨの動作例を示したフローチャートであって、当該フローチャートは、図３の動作例に更にステップＳＴＩ０４乃至ステップＳＴＩ０８を加えた動作例となっている。なお、本動作例は、変換されたネットリストを用いて回路の検索を行う方法について説明する。
図４のフローチャートに示す、ステップＳＴＩ０１乃至ステップＳＴＩ０３については、図３のフローチャートのステップＳＴＩ０１乃至ステップＳＴＩ０３の説明の記載を参酌する。
ステップＳＴＩ０４は、ステップＳＴＩ０２で変換されたネットリストを用いて、データベースＤＴＢ２に対して回路の検索を行うステップを有する。具体的には、例えば、制御部ＣＴＬは、データベースＤＴＢ２に対して、データベースＤＴＢ２に保存されている文献データに紐付けされたネットリストの読み出しを行うための命令を含む信号を送信する。そして、データベースＤＴＢ２は、当該信号を受け取ることによって、ネットリストを読み出して、制御部ＣＴＬに送信し、制御部ＣＴＬは、ステップＳＴＩ０２で変換されたネットリストとデータベースＤＴＢ２に含まれているネットリストとの比較を行う。
なお、データベースＤＴＢ２からの文献データに紐付けされたネットリストの読み出しは、データベースＤＴＢ２に保存されている全てのネットリストを対象としてもよいし、条件をつけて、データベースＤＴＢ２に保存されている一部のネットリストに絞ってもよい。
また、ステップＳＴＩ０４で行われる検索は、ステップＳＴＩ０２で変換されたネットリストに完全に一致するものを抽出してもよいし、部分的に一致するもの（類似するもの）を抽出してもよい。
また、検索に用いる変換されたネットリストは、一時的に記憶部ＭＰに保存してもよい。
また、ステップＳＴＩ０４において行われる回路の検索は、ＡＩを用いてもよい。具体的には、例えば、ＡＩを用いて、ステップＳＴＩ０２で変換されたネットリストと、データベースＤＴＢ２に保存されている文献データに紐付けされたネットリストと、のそれぞれの記述を比較し、互いのネットリストにおいて、回路素子の種類、数、接続構成などがどのくらい一致しているかを表す類似度を算出して、当該類似度の高いものから検索結果を出力してもよい。
ステップＳＴＩ０５は、ステップＳＴＩ０４の検索において、ステップＳＴＩ０２で変換されたネットリストがデータベースＤＴＢ２で見つかったか否かの判定を行うステップを有する。ここでいう、データベースＤＴＢ２で見つかったネットリストとは、ステップＳＴＩ０４で検索したネットリストと完全に一致する場合と、部分的に一致する場合と、を含むものとする。当該判定において、ステップＳＴＩ０４で検索したネットリストがデータベースＤＴＢ２で見つかった場合、本動作は、ステップＳＴＩ０６に移行する。また、当該判定において、ステップＳＴＩ０４で検索したネットリストがデータベースＤＴＢ２で見つからなかった場合、本動作は、ステップＳＴＩ０７に移行する。
ステップＳＴＩ０６は、ステップＳＴＩ０４の検索においてデータベースＤＴＢ２で見つかったネットリストに対応する文献データを、データベースＤＴＢ１から読み出すステップを有する。具体的には、例えば、制御部ＣＴＬは、データベースＤＴＢ１に対して、ステップＳＴＩ０４の検索に引っかかった、データベースＤＴＢ２から読み出したネットリストに対応する文献データを読み出すための命令を含む信号を送信する。データベースＤＴＢ１は、当該信号を受け取ることによって、当該文献データを読み出して、制御部ＣＴＬに送信する。制御部ＣＴＬは、当該文献データを入出力インターフェースＩＮＴＦＣに含まれている表示装置などに送信する。その後、当該表示装置などで当該文献データを表示することで、ユーザが文献データの内容を確認することができる。
なお、検索に用いた変換されたネットリスト、及びデータベースＤＴＢ１から読み出された文献データは、一時的に記憶部ＭＰに保存してもよい。
ステップＳＴＩ０６が行われた後、本動作は終了する。
ステップＳＴＩ０７は、ステップＳＴＩ０４の検索において、ステップＳＴＩ０２で変換されたネットリストがデータベースＤＴＢ２から見つからなかった結果を出力するステップを有する。具体的には、例えば、制御部ＣＴＬは、入出力インターフェースＩＮＴＦＣに対して、ステップＳＴＩ０２で変換されたネットリストが、データベースＤＴＢ２で見つからなかったという情報を送信する。これによって、当該表示装置などで当該情報を表示することで、ユーザが、ステップＳＴＩ０２で変換されたネットリストはデータベースＤＴＢ２では見つからなかったという検索結果を確認することができる。
ステップＳＴＩ０８は、入力データをデータベースＤＴＢ１に格納し、ステップＳＴＩ０２で変換されたネットリストをデータベースＤＴＢ２に格納するステップを有する。具体的には、ユーザは、入出力インターフェースＩＮＴＦＣを用いて、制御部ＣＴＬに対して、入力データと、ステップＳＴＩ０２で変換されたネットリストと、を保存する命令を含む信号を送信する。制御部ＣＴＬは、当該信号を受け取ることで、入力データと、入力データをデータベースＤＴＢ１に書き込む命令を含む信号と、をデータベースＤＴＢ１に送信し、かつステップＳＴＩ０２で変換されたネットリストと、当該ネットリストをデータベースＤＴＢ２に書き込む命令を含む信号と、をデータベースＤＴＢ２に送信する。このとき、データベースＤＴＢ１に送信される入力データと、データベースＤＴＢ２に送信される変換されたネットリストは、一時的にそれらが記憶されている記憶部ＭＰから、制御部ＣＴＬを介して、送信してもよい。
ステップＳＴＩ０８が行われた後、本動作は終了する。
なお、本発明の一態様の動作方法は、上述のステップＳＴＩ０１乃至ステップＳＴＩ０８に限定されない。本明細書等において、フローチャートに示す処理は、機能毎に分類し、互いに独立したステップとして示している。しかしながら実際の処理等においては、フローチャートに示す処理を機能毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合や、複数のステップにわたって一つのステップが関わる場合があり得る。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、場合によって、又は、必要に応じて、ステップの順序の入れ替え、ステップの追加、及び削除などを行うことができる。例えば、ステップＳＴＩ０８は、ユーザが望まないのであれば、本動作例から削除して、行わなくてもよい。
なお、本発明の一態様の動作方法は、本実施の形態で説明した動作例に限定されない。例えば、上述では、電子機器ＥＤの変換部ＰＴＮを用いて入力データからネットリストに変換する動作例について説明したが、変換部ＰＴＮは、代わりに電子機器ＷＳＶの変換部ＷＰＴＮを用いてもよい。また、上述では、電子機器ＥＤのデータベースＤＴＢ１、及びデータベースＤＴＢ２を用いてネットリストの回路を検索する動作例を説明したが、データベースＤＴＢ１、及びデータベースＤＴＢ２は、代わりに電子機器ＷＳＶのデータベースＷＤＴＢ１及びデータベースＷＤＴＢ２を用いてもよい。
また、本発明の一態様によって、電子機器ＥＤと外部の電子機器ＷＳＶとを用いて、入力データからネットリストへの変換を行うサービス、及び／又はネットリストを用いた回路の検索サービスなどを有料とした、ビジネスモデルを提供してもよい。
＜＜ネットリストへの変換方法の例１＞＞
次に、上記の動作例のステップＳＴＩ０２において、入力データを回路図としたとき、当該回路図をネットリストに変換する場合の方法について説明する。
次に、上記の動作例のステップＳＴＩ０２において、入力データを回路図としたとき、当該回路図をネットリストに変換する場合の方法について説明する。
図５は、回路図からネットリストに変換する流れを示した模式図である。
図５の段階ＰＨ１は、ステップＳＴＩ０２に変換部ＰＴＮに入力される入力データとする画像の一例を示している。画像ＰＩＣには、回路図が描かれており、当該回路図は、回路記号と、配線と、それらの接続構成を示している。また、場合によっては、図５の画像ＰＩＣに示すとおり、画像ＰＩＣには、回路記号の名称、配線の名称を示す文字、符号などが含まれていてもよい。また、図５の画像ＰＩＣに示す回路図には、回路記号の名称、配線の名称を示す文字、符号などは含まれていなくてもよい。
図５の段階ＰＨ２は、変換部ＰＴＮに段階ＰＨ１の画像ＰＩＣが入力されて、画像ＰＩＣに対して、物体領域の認識が行われている一例を示している。図５の段階ＰＨ２の左側の画像ＰＩＣでは、回路記号と、電気的な接続部分（画像ＰＩＣに示す回路図の黒丸などに相当する。）と、を認識して、それぞれを点線で囲んだ様子を示している。また、状況に応じて、物体領域の認識は、配線も含めて行ってもよい。
上記に示した物体領域の認識の方法としては、例えば、Ｏｂｊｅｃｔｎｅｓｓ、ＣＰＭＣ（Ｃｏｎｓｔｒａｉｎｅｄ Ｐａｒａｍｅｔｒｉｃ Ｍｉｎ－Ｃｕｔｓ）、Ｏｂｊｅｃｔ Ｐｒｏｐｏｓａｌｓなどが挙げられる。
続いて、物体領域の認識が完了した後には、それぞれの物体領域に対して、画像認識を行う。これによって、点線で囲まれた回路記号がどのような回路素子なのかを変換部ＰＴＮに認識させることができる。例えば、図５の段階ＰＨ２の左側の画像ＰＩＣにおいて、画像認識を行うことで、変換部ＰＴＮは、例えば、太い破線に囲まれた回路記号を容量素子と認識し、また、例えば、太い一点鎖線に囲まれた回路記号をトランジスタと認識することができる。変換部ＰＴＮは、回路記号が何の回路素子を示すかを認識することで、当該回路記号にネットリストに記述するための名称（例えば、文字、略称、符号、単語など）を付することができる。
また、同様に、画像認識を行うことで、変換部ＰＴＮは、点線で囲まれた電気的な接続部分（黒丸など）を認識することができる。これにより、変換部ＰＴＮは、電気的な接続部分（黒丸など）に対して、ネットリストに記述するための名称（例えば、文字、略称、符号、単語など）を付することができる。
画像認識を行う方法としては、例えば、ＡＩを用いて、変換部ＰＴＮに対して、あらかじめ教師データとして回路記号を学習させておき、変換部ＰＴＮに入力データとして画像ＰＩＣが与えられたときに、学習された回路記号に基づいて、画像ＰＩＣに含まれている回路記号を抽出する方法が挙げられる。
また、画像認識を行う方法としては、例えば、畳み込みニューラルネットワーク（ＣＮＮ）などを用いることができる。また、畳み込みニューラルネットワークを用いる場合、あらかじめ、畳み込みニューラルネットワークの畳み込み層のフィルタとして、回路記号の画像、電気的な接続部分（黒丸など）の画像、それらの画像の一部を用いればよい。これにより、畳み込みニューラルネットワークによる計算によって、画像ＰＩＣに含まれている回路記号、電気的な接続部分（黒丸など）などと、当該フィルタと、の類似度を算出することができ、当該類似度から、画像ＰＩＣに含まれている回路記号、電気的な接続部分（黒丸など）などを識別することができる。
また、電気的な接続部分（黒丸など）と回路記号との接続を、変換部ＰＴＮに認識させる場合、物体領域の認識と画像認識とを繰り返し行うのが好ましい。具体的には、物体領域の認識と画像認識とを一度行って、変換部ＰＴＮに電気的な接続部分（黒丸など）を認識させ、かつ電気的な接続部分（黒丸など）に対してネットリストに記述するための記号を付する。次に、１回目の画像認識によって、電気的な接続部分（黒丸など）に接続されている配線がどの方向に延線しているかを判別し、２回目の物体領域の認識において、当該延線の方向に領域を広げて、配線と電気的な接続部分（黒丸など）とをまとめて物体領域として認識させる。その後、２回目の画像認識で、再度配線がどの方向に延線しているかを判別して、３回目以降は、同様に物体領域の認識と画像認識とを繰り返す。これによって、変換部ＰＴＮは、電気的な接続部分（黒丸など）に接続されている配線を、同様に物体領域の認識と画像認識との繰り返し回数に応じて、認識させることができ、最終的に変換部ＰＴＮは、回路記号と電気的な接続部分（黒丸など）との電気的な接続を認識させることができる。図５の段階ＰＨ２の左側の画像ＰＩＣには、一例として、物体領域の認識と画像認識とを繰り返し行うことによって得られる配線の領域として、太い二点鎖線に囲まれた領域を図示している。
なお、段階ＰＨ１の画像ＰＩＣに回路記号の名称、配線の名称を示す文字、符号などが含まれている場合、図５の段階ＰＨ２の右側の画像ＰＩＣのとおり、それら名称、文字、符号などを、物体領域の認識の段階で回路記号及び電気的な接続部分と共に認識を行ってもよい。これにより、物体領域の認識により取得したそれら名称、文字、符号などを、同様に物体領域の認識を行った回路記号、電気的な接続部分に対して紐付けを行うことができる。また、回路記号、電気的な接続部分に対して紐付けした名称、文字、符号などをネットリストに記述する記号、文字などとして扱うことができる。
図５の段階ＰＨ３では、図５の段階ＰＨ２において、変換部ＰＴＮが認識した回路記号と電気的な接続部分（黒丸など）との接続構成をネットリストに記述する一例を示している。
ネットリストＮＴＬの左端には、画像ＰＩＣで認識した回路記号が、回路素子の名称ＣＳＷ（例えば、文字、略称、符号、単語など）として記載されている。例えば、Ｔｒ［１］、Ｔｒ［２］は、画像ＰＩＣに描かれている回路図のトランジスタを示し、Ｃ［１］は、画像ＰＩＣに描かれている回路図の容量素子を示し、ＥＬ［１］は、画像ＰＩＣに描かれている回路図の発光素子を示している。
また、ネットリストＮＴＬには、回路記号の接続構成を示す情報として、回路素子の名称ＣＳＷの右側に、スペースＳＰＣを介して、電気的な接続部分（黒丸など）の名称ＣＮＰ（例えば、文字、略称、符号、単語など）が記載されている。なお、回路記号の端子が複数ある場合は、名称ＣＮＰ同士の間にスペースが設けられていることが好ましい。また、電気的な接続部分（黒丸など）の名称ＣＮＰが記載されている順番は、その列に記載されている名称ＣＳＷの回路記号の端子によって定められる。例えば、ネットリストＮＴＬでは、トランジスタの各端子の電気的な接続については、ソース又はドレインの一方、ゲート、ソース又はドレインの他方、の順に記載するように定められている。また、例えば、ネットリストＮＴＬでは、発光素子の各端子の電気的な接続については、入力端子、出力端子の順に記載するように定められている。
上記のとおり、物体領域の認識と画像認識とを行うことによって、入力データとする回路図をネットリストに変換することができる。
＜＜ネットリストへの変換方法の例２＞＞
次に、上記の動作例のステップＳＴＩ０２において、入力データを文書ファイルなどとしたとき、当該回路図をネットリストに変換する場合の方法について説明する。
次に、上記の動作例のステップＳＴＩ０２において、入力データを文書ファイルなどとしたとき、当該回路図をネットリストに変換する場合の方法について説明する。
図６は、文書ファイルからネットリストに変換する流れを示した模式図である。
図６の段階ＰＨ４は、ステップＳＴＩ０２に変換部ＰＴＮに入力される入力データとする文書ファイルの一例を示している。図６の段階ＰＨ４に示している文書ファイルＤＯＣには、変換部ＰＴＮを用いてネットリストへの変換を行うための情報として、回路構成が文章として記載されている。
回路構成を文章として表現している文書ファイルＤＯＣとしては、例えば、特許明細書に記載されている回路の説明の箇所、特許明細書に付随する特許請求の範囲、などとすることができる。なお、ここでの変換方法の例としては、文書ファイルＤＯＣには、次の表１に示すとおりの文章が記載されているものとする。
変換部ＰＴＮは、入力データとして上記のような文書ファイルＤＯＣが入力されたとき、一例として、文書ファイルＤＯＣに対してテキスト分析が行われる。
また、テキスト分析を行う方法としては、例えば、ＡＩを用いて、変換部ＰＴＮに対して、あらかじめ教師データとして文書ファイル（例えば、論文、特許の公開公報に記載の特許請求の範囲など）とその文書ファイルに対応するネットリストを学習させておくことが好ましい。これにより、変換部ＰＴＮに入力データとして文書ファイルが与えられたときに、学習させた内容に基づいて、当該文書ファイルからネットリストに変換を行うことができる。
また、上述した教師データの作製方法としては、例えば、ソフトウェアを用いて、１個のネットリストから複数の文書ファイル（例えば、内容が同じであるが、記述が異なる複数の“特許請求の範囲”など。）を生成する方法などが挙げられる。
また、テキスト分析を行う方法としては、例えば、再帰型ニューラルネットワーク（ＲＮＮ）などを用いることができる。
文書ファイルＤＯＣに対してテキスト分析が行われることで、変換部ＰＴＮは、文書ファイルＤＯＣに示されている回路構成から回路素子、配線、又は電気的な接続点を認識することができる。例えば、文書ファイルＤＯＣの１段落目の文章に対して、テキスト分析を行うことで、変換部ＰＴＮは、文書ファイルＤＯＣに示されている回路構成には、第１のトランジスタ、第２のトランジスタ、容量素子、発光素子が含まれていることを認識することができる。続いて、例えば、２段落目、３段落目、５段落目、７段落目のそれぞれの文章に対して、テキスト分析を行うことで、変換部ＰＴＮは、文書ファイルＤＯＣに示されている回路構成には、信号線、走査線、第１の電源線、第２の電源線が電気的に接続されているということを認識することができる。ここで、変換部ＰＴＮは、回路素子の名称ＣＳＷ（例えば、文字、略称、符号、単語など）として、例えば、第１のトランジスタをＴｒ［１］、第２のトランジスタをＴｒ［２］、容量素子をＣ［１］、発光素子をＥＬ［１］と名称を付け、かつ電気的な接続点の名称ＣＮＰ（例えば、文字、略称、符号、単語など）として、信号線、走査線、第１の電源線、第２の電源線のそれぞれを、例えば、Ｎ１、Ｎ２、Ｎ５、Ｎ６と名称を付けることによって、この段階において、図６の段階ＰＨ５のネットリストＮＴＬを記述することができる。
なお、図６の段階ＰＨ５に図示しているネットリストＮＴＬは、上述した図５の段階ＰＨ３に図示したネットリストＮＴＬの記載のルールと同一であるものとする。そのため、回路素子の名称ＣＳＷと電気的な接続点の名称ＣＮＰとの間にはスペースＳＰＣが設けられている。
段階ＰＨ５から続けて、文書ファイルＤＯＣに対してテキスト分析を行うことによって、変換部ＰＴＮは、より詳細のネットリストＮＴＬを記述することができる。例えば、文書ファイルＤＯＣの４段落目、８段落目の文章に対して、テキスト分析を行うことで、変換部ＰＴＮは、第１のトランジスタのソースと、第２のトランジスタのゲートと、容量素子の一対の電極の一方と、は同じ電気的な接続点に接続していることを認識することができる。ここでは、変換部ＰＴＮは、当該電気的な接続点をＮ３と名称を付けるものとする。
更に、文書ファイルＤＯＣの６段落目、９段落目の文章に対して、テキスト分析を行うことで、変換部ＰＴＮは、第２のトランジスタのソースと、発光素子の入力端子と、容量素子の一対の電極の他方と、は同じ電気的な接続点に接続していることを認識することができる。ここでは、変換部ＰＴＮは、当該電気的な接続点をＮ４と名称を付けるものとする。
上記のとおり、文書ファイルＤＯＣに対してテキスト分析を行い、文書ファイルＤＯＣに記載されている回路構成に含まれている回路素子を判定し、かつそれらの電気的な接続を抽出することによって、変換部ＰＴＮは、図６の段階ＰＨ６に図示するネットリストＮＴＬを記述することができる。
本実施の形態で述べたシステムを用いることによって、回路図、又は文書ファイルからネットリストに変換することができ、かつ、データベースから、変換されたネットリストの検索を行うことができる。また、データベースに、雑誌、理工学書、論文、学会や講演会などにおける資料、特許の公開公報、特許公報などの技術文献が保存されている場合（著作権などの知的財産権の侵害行為、及び知的財産権に関する法律の違反行為が行われていないことを前提とする。）、ユーザは、当該システムを用いることによって、ユーザが作成した回路図、又は文書ファイルが新規事項であるかどうかを判定することができる。また、ユーザは、当該システムを用いることによって、ユーザが作成した回路図、又は文書ファイルが周知事項であるかどうかを判定することができる。つまり、ユーザは、当該システムを用いることで、ユーザが作成した回路図、又は文書ファイルに関して、先行技術の調査をより効率的に行うことができる。
ここで、具体的に、図１のシステムＳＩＨを用いた、ネットリストの検索例について説明する。
例えば、図７に示すとおり、図１のシステムＳＩＨにおいて、データベースＤＴＢ１には、情報ＰＫＥＤＤと、情報ＰＫＰＤと、情報ＨＳＣＤと、情報ＨＳＰＤと、が保存され、データベースＤＴＢ２には、ネットリストＰＫＥＤＮと、ネットリストＰＫＰＮと、ネットリストＨＳＣＮと、ネットリストＨＳＰＮと、が保存されている場合を考える（但し、図７には、入出力インターフェースＩＮＴＦＣ、制御部ＣＴＬ、変換部ＰＴＮ、記憶部ＭＰを省略している）。
情報ＰＫＥＤＤは、例えば、公知の電子機器の回路図、仕様書などを有し、情報ＰＫＰＤは、例えば、ユーザ以外が携わった技術内容（特許明細書、特に特許図面、特許請求の範囲。論文、雑誌など）などを有し、情報ＨＳＣＤは、例えば、ユーザが携わった特許明細書（出願の有無は問わない。）の回路の特許請求の範囲などを有し、情報ＨＳＰＤは、例えば、ユーザが携わった特許明細書（出願の有無は問わない。）の回路の図面などを有する。
また、ネットリストＰＫＥＤＮは、情報ＰＫＥＤＤに含まれる回路図などに対応するネットリストを有し、ネットリストＰＫＰＮは、情報ＰＫＰＤに含まれる特許図面、特許請求の範囲などに対応するネットリストを有し、ネットリストＨＳＣＮは、情報ＨＳＣＤに含まれる特許請求の範囲などに対応するネットリストを有し、ネットリストＨＳＰＮは、情報ＨＳＰＤに含まれる特許図面などに対応するネットリストと有する。なお、図７には、ネットリストと情報との紐付けの表現として、ネットリストＰＫＥＤＮと情報ＰＫＥＤＤとの間、ネットリストＰＫＰＮと情報ＰＫＰＤとの間、ネットリストＨＳＣＮと情報ＨＳＣＤとの間、ネットリストＨＳＰＮと情報ＨＳＰＤとの間には、太い実線を記載している。
ここで、第１の検索ＳＲＣ１として、公知の電子機器の回路図に対応する一つのネットリストＰＫＥＤＮを、ユーザが携わった特許出願の特許請求の範囲などの複数のネットリストＨＳＣＮを検索範囲として、検索する場合を考える。このとき、複数のネットリストＨＳＣＮから、ネットリストＰＫＥＤＮに該当するネットリストが見つかり、かつ当該電子機器の公知となった日よりも、見つかったネットリストに対応する特許の出願日が過去であった場合、当該電子機器によるユーザの特許への抵触を見つけることができる。つまり、第１の検索ＳＲＣ１を行うことによって、公知の電子機器を対象にユーザの特許の抵触の調査を行うことができる。
また、第２の検索ＳＲＣ２として、ユーザが携わる特許出願を行う前の特許請求の範囲の一つのネットリストＨＳＣＮを、公知の電子機器の回路図などに対応する複数のネットリストＰＫＥＤＮと、ユーザ以外が携わった技術内容などに対応する複数のネットリストＰＫＰＮと、を検索範囲として、検索する場合を考える。このとき、複数のネットリストＰＫＥＤＮ及び複数のネットリストＰＫＰＮから、ネットリストＨＳＣＮに該当するネットリストが見つかった場合、ネットリストＨＳＣＮは公知であると判断することができる。つまり、第２の検索ＳＲＣ２を行うことによって、ユーザの携わった発明の新規性の調査を、特許出願の前に行うことができる。これによって、ユーザが携わる特許出願の特許有効性を高めることができる場合がある。
また、第３の検索ＳＲＣ３として、公知の電子機器の回路図に対応する一つのネットリストＰＫＥＤＮを、ユーザが携わった特許出願の図面などの複数のネットリストＨＳＰＮを検索範囲として、検索する場合を考える。このとき、複数のネットリストＨＳＰＮから、ネットリストＰＫＥＤＮに該当するネットリストが見つかり、かつ当該電子機器の公知となった日よりも、見つかったネットリストに対応する特許の出願日が過去であった場合、当該電子機器は、ユーザが携わった特許出願の内容を利用したものである可能性があるということができる。つまり、第３の検索ＳＲＣ３を行うことによって、公知の電子機器の回路図と、ユーザが携わった特許出願の内容の回路図と、の類似の度合いを調べることができる。
なお、上記では、第３の検索ＳＲＣ３として、公知の電子機器の回路図に対応する一つのネットリストＰＫＥＤＮを、ユーザが携わった特許出願の図面などの複数のネットリストＨＳＰＮを検索範囲として検索する場合を説明したが、第３の検索ＳＲＣ３は、ユーザが携わった特許出願の図面などの一つのネットリストＨＳＰＮを、公知の電子機器の回路図に対応する複数のネットリストＰＫＥＤＮを検索範囲として検索してもよい。この検索においても、公知の電子機器の回路図と、ユーザが携わった特許出願の内容の回路図と、の類似の度合いを調べることができる。
また、第１の検索ＳＲＣ１、第３の検索ＳＲＣ３は、同時に行われてもよい。
また、第１の検索ＳＲＣ１、第２の検索ＳＲＣ２、第３の検索ＳＲＣ３のそれぞれは、ＡＩを用いることができる。例えば、ＡＩを用いることによって、被検索のネットリストと、検索範囲に含まれているネットリストと、のそれぞれの記述を比較し、互いのネットリストにおいて、回路素子の種類、数、接続構成などがどのくらい一致しているかを表す類似度を算出して、当該類似度の高いものから検索結果を出力することができる。
上記のとおり、図１のシステムＳＩＨでは、データベースＤＴＢ１に保存されている情報ＰＫＥＤＤと、情報ＰＫＰＤと、情報ＨＳＣＤと、情報ＨＳＰＤと、のそれぞれは、データベースＤＴＢ２に保存されているネットリストに紐付けされている。また、第１の検索ＳＲＣ１、第２の検索ＳＲＣ２、第３の検索ＳＲＣ３のそれぞれは、ネットリストを別のファイル（例えば、回路図、文書ファイルなど。）に変換せずに検索を行うことができるため、検索を容易にし、かつ検索の速度を速めることができる。
また、上記では、図１のシステムＳＩＨを用いた検索例を示したが、図２のシステムＳＩＨを用いても、上記と同様の検索例を行うことができる。
ところで、変換部ＰＴＮ又は変換部ＷＰＴＮが有するニューラルネットワークに対して、学習を行わせる場合、大量のデータ（ビッグデータと呼ばれる場合がある。）が必要になる。大量のデータを用意する方法としては、例えば、ネットリストを自動的にランダムで生成するプログラムを作成し、その後に回路設計ソフトウェア、回路シミュレータなどを用いて、当該ネットリストから画像データを作成する。このとき、ネットリストの生成と、画像データの作成と、が一連で行えるようにプログラムを組むことが好ましい。これにより、ネットリストと回路の画像データとの組を、学習用のデータとして用意することができる。また、大量のデータを用意する方法としては、例えば、ネットリストを自動的にランダムで生成するプログラムを作成し、更に、自動的に生成されたネットリストから文書ファイルを作成するプログラムを作成する。このとき、ネットリストの生成と、文書ファイルの作成と、が一連で行えるようにプログラムを組むことが好ましい。これにより、ネットリストと文書ファイルの組を、学習用のデータとして用意することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様のシステムに用いられる、ニューラルネットワークの演算を行う演算回路の一例について説明する。
本実施の形態では、本発明の一態様のシステムに用いられる、ニューラルネットワークの演算を行う演算回路の一例について説明する。
＜階層型のニューラルネットワーク＞
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図８Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図８Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図８Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図８Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図８Ａにおいて、第１層はニューロンＮ１
（１）乃至ニューロンＮｐ
（１）（ここでのｐは１以上の整数である。）を有し、第（ｋ－１）層はニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１
（ｋ）乃至ニューロンＮｎ
（ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１
（Ｒ）乃至ニューロンＮｑ
（Ｒ）（ここでのｑは１以上の整数である。）を有する。
なお、図８Ａには、ニューロンＮ１
（１）、ニューロンＮｐ
（１）、ニューロンＮ１
（ｋ－１）、ニューロンＮｍ
（ｋ－１）、ニューロンＮ１
（ｋ）、ニューロンＮｎ
（ｋ）、ニューロンＮ１
（Ｒ）、ニューロンＮｑ
（Ｒ）に加えて、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ
（ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ
（ｋ）に着目している。
図８Ｂは、第ｋ層のニューロンＮｊ
（ｋ）と、ニューロンＮｊ
（ｋ）に入力される信号と、ニューロンＮｊ
（ｋ）から出力される信号と、を示している。
具体的には、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれの出力信号であるｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）が、ニューロンＮｊ
（ｋ）に向けて出力されている。そして、ニューロンＮｊ
（ｋ）は、ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）に応じてｚｊ
（ｋ）を生成して、ｚｊ
（ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）と第ｋ層のニューロンＮｊ
（ｋ）との間のシナプスの重み係数をｗｉ
（ｋ－１）
ｊ
（ｋ）としたとき、第ｋ層のニューロンＮｊ
（ｋ）に入力される信号は、式（Ｄ１）で表すことができる。
つまり、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれから第ｋ層のニューロンＮｊ
（ｋ）に信号が伝達するとき、当該信号であるｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）には、それぞれの信号に対応する重み係数（ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ
（ｋ）には、ｗ１
（ｋ－１）
ｊ
（ｋ）・ｚ１
（ｋ－１）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）・ｚｍ
（ｋ－１）が入力される。このとき、第ｋ層のニューロンＮｊ
（ｋ）に入力される信号の総和ｕｊ
（ｋ）は、式（Ｄ２）となる。
また、重み係数ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）と、ニューロンの信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（Ｄ２）は、次の式に書き直すことができる。
ニューロンＮｊ
（ｋ）は、ｕｊ
（ｋ）に応じて、出力信号ｚｊ
（ｋ）を生成する。ここで、ニューロンＮｊ
（ｋ）からの出力信号ｚｊ
（ｋ）を次の式で定義する。
関数ｆ（ｕｊ
（ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線型ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を－１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、この場合、活性化関数は３値以上、例えば出力は－１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、－２、－１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂの少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（Ｄ１）、式（Ｄ２）（又は式（Ｄ３））、式（Ｄ４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
＜演算回路の構成例１＞
次に、上述のニューラルネットワーク１００において、積和演算及び活性化関数の演算を行う回路の一例について説明する。
次に、上述のニューラルネットワーク１００において、積和演算及び活性化関数の演算を行う回路の一例について説明する。
図９は、演算回路ＭＡＣ１の構成例を示している。図９に示す演算回路ＭＡＣ１は、後述するメモリセルに保持された第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
演算回路ＭＡＣ１は、電流源回路ＣＳと、カレントミラー回路ＣＭと、回路ＷＤＤと、回路ＷＬＤと、回路ＣＬＤと、回路ＯＦＳＴと、活性化関数回路ＡＣＴＶと、メモリセルアレイＣＡを有する。
メモリセルアレイＣＡは、メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、を有する。メモリセルＡＭ［１］、及びメモリセルＡＭ［２］は、第１データを保持する役割を有し、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］は、積和演算を行うために必要になる参照データを保持する機能を有する。なお、参照データも、第１データ、及び第２データと同様に、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
なお、図９のメモリセルアレイＣＡは、メモリセルが行方向に２個、列方向に２個、マトリクス状に配置されているが、メモリセルアレイＣＡは、メモリセルが行方向に３個以上、列方向に３個以上、マトリクス状に配置されている構成としてもよい。また、積和演算でなく乗算を行う場合、メモリセルアレイＣＡは、メモリセルが行方向に１個、列方向に２個以上、マトリクス状に配置されている構成としてもよい。
メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、は、それぞれトランジスタＴｒ１１と、トランジスタＴｒ１２と、容量Ｃ１と、を有する。
なお、トランジスタＴｒ１１は、ＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１１は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
また、トランジスタＴｒ１２に対しても、ＯＳトランジスタを用いることで、トランジスタＴｒ１１と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＴｒ１２のチャネル形成領域には、酸化物でなく、シリコンが含まれていてもよい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとしてもよい。
メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、のそれぞれにおいて、トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線ＶＲと電気的に接続されている。容量Ｃ１の第１端子は、トランジスタＴｒ１２のゲートと電気的に接続されている。
メモリセルＡＭ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図９では、メモリセルＡＭ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭ［１］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［１］とする。
メモリセルＡＭ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図９では、メモリセルＡＭ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭ［２］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［２］とする。
メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図９では、メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭｒｅｆ［１］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒｅｆ［１］とする。
メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図９では、メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭｒｅｆ［２］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒｅｆ［２］とする。
上述したノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］は、それぞれのメモリセルの保持ノードとして機能する。
配線ＶＲは、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第１端子－第２端子間に電流を流すための配線である。そのため、配線ＶＲは、所定の電位を与えるための配線として機能する。なお、本実施の形態では、配線ＶＲが与える電位は、基準電位、又は基準電位よりも低い電位とすることができる。
電流源回路ＣＳは、配線ＢＬと、配線ＢＬｒｅｆと、に電気的に接続されている。電流源回路ＣＳは、配線ＢＬ及び配線ＢＬｒｅｆに対して電流を供給する機能を有する。なお、配線ＢＬ、配線ＢＬｒｅｆのそれぞれに対して供給する電流量は、互いに異なっていてもよい。本構成例では、電流源回路ＣＳから配線ＢＬに流れる電流をＩＣとし、電流源回路ＣＳから配線ＢＬｒｅｆに流れる電流をＩＣｒｅｆとする。
カレントミラー回路ＣＭは、配線ＩＬと、配線ＩＬｒｅｆと、を有する。配線ＩＬは、配線ＢＬと電気的に接続され、図９では、配線ＩＬと配線ＢＬの接続箇所をノードＮＰとして図示している。配線ＩＬｒｅｆは、配線ＢＬｒｅｆと電気的に接続され、図９では、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆとしている。カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流を、配線ＢＬｒｅｆのノードＮＰｒｅｆから配線ＩＬｒｅｆに排出し、且つ当該電流と同じ量の電流を配線ＢＬのノードＮＰから配線ＩＬに排出する機能を有する。なお、図９では、ノードＮＰから配線ＩＬに排出する電流、及びノードＮＰｒｅｆから配線ＩＬｒｅｆに排出する電流をＩＣＭと記している。加えて、配線ＢＬにおいて、カレントミラー回路ＣＭからメモリセルアレイＣＡに流れる電流をＩＢと記し、配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭからメモリセルアレイＣＡに流れる電流をＩＢｒｅｆと記す。
回路ＷＤＤは、配線ＷＤと、配線ＷＤｒｅｆと、に電気的に接続されている。回路ＷＤＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。
回路ＷＬＤは、配線ＷＬ［１］と、配線ＷＬ［２］と、に電気的に接続されている。回路ＷＬＤは、メモリセルアレイＣＡが有するメモリセルにデータを書き込む際に、データの書き込み先となるメモリセルを選択する機能を有する。
回路ＣＬＤは、配線ＣＬ［１］と、配線ＣＬ［２］と、に電気的に接続されている。回路ＣＬＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルの容量Ｃ１の第２端子に対して、電位を印加する機能を有する。
回路ＯＦＳＴは、配線ＢＬと、配線ＯＬと、に電気的に接続されている。回路ＯＦＳＴは、配線ＢＬから回路ＯＦＳＴに流れる電流量、及び／又は配線ＢＬから回路ＯＦＳＴに流れる電流の変化量を計測する機能を有する。加えて、回路ＯＦＳＴは、当該計測の結果を配線ＯＬに出力する機能を有する。なお、回路ＯＦＳＴは、当該計測の結果をそのまま電流として配線ＯＬに出力する構成としてもよいし、当該計測の結果を電圧に変換して、配線ＯＬに出力する構成としてもよい。なお、図９では、配線ＢＬから回路ＯＦＳＴに流れる電流をＩαと記している。
例えば、回路ＯＦＳＴは、図１０に示す構成とすることができる。図１０において、回路ＯＦＳＴは、トランジスタＴｒ２１と、トランジスタＴｒ２２と、トランジスタＴｒ２３と、容量Ｃ２と、抵抗Ｒ１と、を有する。
容量Ｃ２の第１端子は、配線ＢＬと電気的に接続され、抵抗Ｒ１の第１端子は、配線ＢＬと電気的に接続されている。容量Ｃ２の第２端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ２１の第１端子は、トランジスタＴｒ２２のゲートと電気的に接続されている。トランジスタＴｒ２２の第１端子は、トランジスタＴｒ２３の第１端子と電気的に接続され、トランジスタＴｒ２３の第１端子は、配線ＯＬと電気的に接続されている。なお、容量Ｃ２の第１端子と、抵抗Ｒ１の第１端子と、の電気的接続点をノードＮａとし、容量Ｃ２の第２端子と、トランジスタＴｒ２１の第１端子と、トランジスタＴｒ２２のゲートと、の電気的接続点をノードＮｂとする。
抵抗Ｒ１の第２端子は、配線ＶｒｅｆＬと電気的に接続されている。トランジスタＴｒ２１の第２端子は、配線ＶａＬと電気的に接続され、トランジスタＴｒ２１のゲートは、配線ＲＳＴと電気的に接続されている。トランジスタＴｒ２２の第２端子は、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ２３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ２３のゲートは、配線ＶｂＬと電気的に接続されている。
配線ＶｒｅｆＬは、電位Ｖｒｅｆを与える配線であり、配線ＶａＬは、電位Ｖａを与える配線であり、配線ＶｂＬは、電位Ｖｂを与える配線である。配線ＶＤＤＬは、電位ＶＤＤを与える配線であり、配線ＶＳＳＬは、電位ＶＳＳを与える配線である。特に、ここでの回路ＯＦＳＴの構成例では、電位ＶＤＤを高レベル電位とし、電位ＶＳＳを低レベル電位としている。配線ＲＳＴは、トランジスタＴｒ２１の導通状態と非導通状態とを切り替えるための電位を与える配線である。
図１０に示す回路ＯＦＳＴより、トランジスタＴｒ２２と、トランジスタＴｒ２３と、配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶｂＬと、によって、ソースフォロワ回路が構成されている。
図１０に示す回路ＯＦＳＴより、抵抗Ｒ１と、配線ＶｒｅｆＬと、によって、ノードＮａには、配線ＢＬから流れてくる電流、及び抵抗Ｒ１の抵抗に応じた電位が与えられる。
図１０に示す回路ＯＦＳＴの動作例について説明する。配線ＢＬから１回目の電流（以後、第１電流と呼称する。）が流れたとき、抵抗Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに第１電流と抵抗Ｒ１の抵抗とに応じた電位が与えられる。また、このとき、トランジスタＴｒ２１を導通状態として、ノードＮｂに電位Ｖａを与える。その後、トランジスタＴｒ２１を非導通状態とする。
次に、配線ＢＬから２回目の電流（以後、第２電流と呼称する。）が流れたとき、第１電流が流れたときと同様に、抵抗Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに第２電流と抵抗Ｒ１の抵抗とに応じた電位が与えられる。このとき、ノードＮｂはフローティング状態となっているので、ノードＮａの電位が変化したことで、容量結合によって、ノードＮｂの電位も変化する。ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１としたとき、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。トランジスタＴｒ２２のしきい値電圧をＶｔｈとしたとき、配線ＯＬから電位Ｖａ＋ΔＶＮａ－Ｖｔｈが出力される。ここで、電位Ｖａをしきい値電圧Ｖｔｈとすることで、配線ＯＬから電位ΔＶＮａを出力することができる。
電位ΔＶＮａは、第１電流から第２電流への変化量と、抵抗Ｒ１の抵抗値と、電位Ｖｒｅｆと、に応じて定まる。抵抗Ｒ１の抵抗値と、電位Ｖｒｅｆと、は既知とすることができるため、図１０に示す回路ＯＦＳＴを用いることにより、電位ΔＶＮａから、配線ＢＬに流れる電流の変化量を求めることができる。
活性化関数回路ＡＣＴＶは、配線ＯＬと、配線ＮＩＬと、に電気的に接続されている。活性化関数回路ＡＣＴＶには、配線ＯＬを介して、回路ＯＦＳＴで計測した電流の変化量の結果が入力される。活性化関数回路ＡＣＴＶは、当該結果に対して、あらかじめ定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。
＜演算回路の動作例１＞
次に、演算回路ＭＡＣ１の動作例について説明する。
次に、演算回路ＭＡＣ１の動作例について説明する。
図１１に演算回路ＭＡＣ１の動作例のタイミングチャートを示す。図１１のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０９における、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、配線ＷＤｒｅｆ、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＣＬ［１］、及び配線ＣＬ［２］の電位の変動を示し、電流ＩＢ－Ｉα、及び電流ＩＢｒｅｆの大きさの変動を示している。特に、電流ＩＢ－Ｉαは、配線ＢＬから、メモリセルアレイＣＡのメモリセルＡＭ［１］、メモリセルＡＭ［２］に流れる電流の総和を示している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位（図１１ではＨｉｇｈと表記している。）が印加され、配線ＷＬ［２］に低レベル電位（図１１ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤには接地電位（図１１ではＧＮＤと表記している。）よりもＶＰＲ－ＶＷ［１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］、及び配線ＣＬ［２］にはそれぞれ基準電位（図１１ではＲＥＦＰと表記している。）が印加されている。
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位（図１１ではＨｉｇｈと表記している。）が印加され、配線ＷＬ［２］に低レベル電位（図１１ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤには接地電位（図１１ではＧＮＤと表記している。）よりもＶＰＲ－ＶＷ［１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］、及び配線ＣＬ［２］にはそれぞれ基準電位（図１１ではＲＥＦＰと表記している。）が印加されている。
なお、電位ＶＷ［１］は、第１データの一に対応する電位である。また、電位ＶＰＲは、参照データに対応する電位である。
このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は、オン状態となる。そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ［１］との間が導通状態になるため、ノードＮＭ［１］の電位は、ＶＰＲ－ＶＷ［１］となる。同様に、メモリセルＡＭｒｅｆ［１］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［１］との間が導通状態になるため、ノードＮＭｒｅｆ［１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，０としたとき、ＩＡＭ［１］，０は次の式で表すことができる。
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。
配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，０としたとき、同様に、ＩＡＭｒｅｆ［１］，０は次の式で表すことができる。
なお、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オフ状態となる。このため、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］への電位の書き込みは行われない。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１はオフ状態となる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１はオフ状態となる。
また、配線ＷＬ［２］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から引き続きオフ状態となっている。
上述のとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１はオフ状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位が保持される。
特に、演算回路ＭＡＣ１の回路構成の説明で述べたとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１の第１端子－第２端子間に流れるリーク電流を小さくすることができるため、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位を長時間保持することができる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オフ状態となっているため、配線ＷＤ、及び配線ＷＤｒｅｆからの電位の印加によって、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＰＲ－ＶＷ［２］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２以前から引き続き、配線ＣＬ［１］、及び配線ＣＬ［２］には、それぞれ基準電位が印加されている。
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＰＲ－ＶＷ［２］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２以前から引き続き、配線ＣＬ［１］、及び配線ＣＬ［２］には、それぞれ基準電位が印加されている。
なお、電位ＶＷ［２］は、第１データの一に対応する電位である。
このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オン状態となる。そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ［２］との間が導通状態になるため、ノードＮＭ［２］の電位は、ＶＰＲ－ＶＷ［２］となる。同様に、メモリセルＡＭｒｅｆ［２］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［２］との間が導通状態になるため、ノードＮＭｒｅｆ［２］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，０としたとき、ＩＡＭ［２］，０は次の式で表すことができる。
配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，０としたとき、同様に、ＩＡＭｒｅｆ［２］，０は次の式で表すことができる。
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
ここで、時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
ここで、時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
配線ＢＬｒｅｆには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、電流源回路ＣＳから供給される電流をＩＣｒｅｆとし、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，０としたとき、キルヒホッフの法則により次の式が成り立つ。
配線ＢＬには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、電流源回路ＣＳから供給される電流をＩＣとし、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，０としたとき、キルヒホッフの法則により次の式が成り立つ。
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位Ｖｘ［１］は、第２データの一に対応する電位である。
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＣＬ［１］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ１の容量、トランジスタＴｒ１２のゲート容量、寄生容量などによって算出される。本動作例では、説明の煩雑さを避けるため、配線ＣＬ［１］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］におけるそれぞれの容量結合係数を１としていることに相当する。
容量結合係数を１としているため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［１］が印加されることによって、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれＶＸ［１］上昇する。
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，１としたとき、ＩＡＭ［１］，１は次の式で表すことができる。
つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，１－ＩＡＭ［１］，０（図１１では、ΔＩＡＭ［１］と表記する。）増加する。
同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，１としたとき、ＩＡＭｒｅｆ［１］，１は次の式で表すことができる。
つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭｒｅｆ［１］，１－ＩＡＭｒｅｆ［１］，０（図１１では、ΔＩＡＭｒｅｆ［１］と表記する。）増加する。
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣｒｅｆが供給される。同時に、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，１としたとき、キルヒホッフの法則により次の式が成り立つ。
配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣが供給される。同時に、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，１としたとき、キルヒホッフの法則により次の式が成り立つ。
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，０と、時刻Ｔ０５から時刻Ｔ０６までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，１と、の差をΔＩαとする。以後、ΔＩαを、演算回路ＭＡＣ１における、差分電流と呼称する。差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ１０）を用いて、次の式のとおりに表すことができる。
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＣＬ［１］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれ時刻Ｔ０４から時刻Ｔ０５までの間の電位に戻る。
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＣＬ［１］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれ時刻Ｔ０４から時刻Ｔ０５までの間の電位に戻る。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加され、配線ＣＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［１］が印加され、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加され、配線ＣＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［１］が印加され、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。
メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのノードの電位の変化は、時刻Ｔ０５から時刻Ｔ０６までの間の動作を参酌する。メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］についても同様に、それぞれのメモリセルの容量結合係数を１として説明する。
容量結合係数を１としているため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［２］が印加されることによって、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］の電位は、それぞれＶＸ［２］上昇する。
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，１としたとき、ＩＡＭ［２］，１は次の式で表すことができる。
つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，１－ＩＡＭ［２］，０（図１１では、ΔＩＡＭ［２］と表記する。）増加する。
同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，１としたとき、ＩＡＭｒｅｆ［２］，１は次の式で表すことができる。
つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭｒｅｆ［２］，１－ＩＡＭｒｅｆ［２］，０（図１１では、ΔＩＡＭｒｅｆ［２］と表記する。）増加する。
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣｒｅｆが供給される。同時に、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，２としたとき、キルヒホッフの法則により次の式が成り立つ。
配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣが供給される。同時に、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，３としたとき、キルヒホッフの法則により次の式が成り立つ。
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，０と、時刻Ｔ０７から時刻Ｔ０８までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，３と、の差となる差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ８）、式（Ｅ１２）乃至式（Ｅ１５）用いて、次の式のとおりに表すことができる。
式（Ｅ１１）、式（Ｅ１６）に示すとおり、回路ＯＦＳＴに入力される差分電流ΔＩαは、複数の第１データである電位ＶＷと、複数の第２データである電位ＶＸと、の積の和に応じた値となる。つまり、差分電流ΔＩαを回路ＯＦＳＴで計測することによって、第１データと第２データとの積和の値を求めることができる。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＣＬ［１］、及び配線ＣＬ［２］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位は、それぞれ時刻Ｔ０６から時刻Ｔ０７までの間の電位に戻る。
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＣＬ［１］、及び配線ＣＬ［２］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位は、それぞれ時刻Ｔ０６から時刻Ｔ０７までの間の電位に戻る。
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］にＶＸ［１］を印加し、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］及び配線ＣＬ［２］にそれぞれＶＸ［１］、ＶＸ［２］を印加したが、配線ＣＬ［１］及び配線ＣＬ［２］に印加する電位は、基準電位ＲＥＦＰよりも低くてもよい。配線ＣＬ［１］、及び／又は配線ＣＬ［２］に、基準電位ＲＥＦＰよりも低い電位を印加した場合、配線ＣＬ［１］、及び／又は配線ＣＬ［２］に接続されているメモリセルの保持ノードの電位を、容量結合によって低くすることができる。これにより、積和演算において、第１データと、負の値である第２データの一との積を行うことができる。例えば、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［２］に、ＶＸ［２］でなく－ＶＸ［２］を印加した場合、差分電流ΔＩαは、次の式の通りに表すことができる。
なお、本動作例では、２行２列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＣＡについて扱ったが、１行、且つ２列以上のメモリセルアレイ、又は３行以上、且つ３列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち１列を、参照データ（電位ＶＰＲ）を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、差分電流ΔＩαは、次の式で表すことができる。
本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ］ｓ［ｋ－１］
（ｋ）を第１データとして、同じ列の各メモリセルＡＭに格納し、第（ｋ－１）層の第ｓ［ｋ－１］ニューロンからの出力信号ｚｓ［ｋ－１］
（ｋ－１）を各行の配線ＣＬから印加する電位（第２データ）とすることで、差分電流ΔＩαから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚｓ［ｋ］
（ｋ）とすることができる。
また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重み係数ｗｓ［Ｌ］ｓ［Ｌ－１］
（Ｌ）を第１データとして、同じ列の各メモリセルＡＭに格納し、第（Ｌ－１）層の第ｓ［Ｌ－１］ニューロンからの出力信号ｚｓ［Ｌ－１］
（Ｌ－１）を各行の配線ＣＬから印加する電位（第２データ）とすることで、差分電流ΔＩαから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］
（Ｌ）とすることができる。
なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
ところで、本実施の形態で述べた演算回路では、メモリセルＡＭの行数が前層のニューロンの数となる。換言すると、メモリセルＡＭの行数は、次層の１つのニューロンに入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルＡＭの列数が、次層のニューロンの数となる。換言すると、メモリセルＡＭの列数は、次層のニューロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
また、本実施の形態で述べた演算回路は、状況に応じて、構成を変更してもよい。例えば、図９に示した演算回路ＭＡＣ１は、図１２に示す演算回路ＭＡＣ１に変更してもよい。図１２の演算回路ＭＡＣ１は、図９の演算回路ＭＡＣ１に対して、メモリセルアレイＣＡのメモリセルＡＭ［１］及びメモリセルＡＭ［１］が含まれる列にメモリセルＡＭＢを加えた構成となっている。
メモリセルＡＭＢは、配線ＷＤと、配線ＢＬと、配線ＷＬＢと、配線ＣＬＢと、に電気的に接続されている。また、配線ＷＬＢは、回路ＷＬＤに電気的に接続され、配線ＣＬＢは、回路ＣＬＤに電気的に接続されている。
メモリセルＡＭＢにおいて、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭＢとしている。
配線ＷＬＢは、メモリセルＡＭＢにデータを書き込む際に、回路ＷＬＤからメモリセルＡＭＢに対して、選択信号を供給する配線として機能する。また、配線ＣＬＢは、メモリセルＡＭＢの容量Ｃ１の第２端子に対して、定電位を印加する配線として機能する。当該定電位としては、接地電位、又は低レベル電位とするのが好ましい。
図１２の演算回路ＭＡＣ１の動作例としては、例えば、図１１のタイミングチャートにおいて、時刻Ｔ０１から時刻Ｔ０５までの間では、メモリセルＡＭＢのトランジスタＴｒ１２がオフ状態となるように、ノードＮＭＢに接地電位、低レベル電位、又は配線ＶＲが与える電位を保持する。そして、図１１のタイミングチャートにおいて、時刻Ｔ０５から時刻Ｔ０９までの間では、メモリセルＡＭＢのトランジスタＴｒ１２のソース－ドレイン間に任意の電流ＩＢＩＡＳが流れるように、ノードＮＭＢに電位ＶＢＩＡＳを保持する。このとき、ＩＢＩＡＳは次の式で表される。
このとき、式（Ｅ１６）、式（Ｅ１８）は、次の式に書き換えることができる。
式（Ｅ２０）、式（Ｅ２１）は、積和演算の結果に対して、更に任意のバイアスを与える演算に相当する。つまり、図１２の演算回路ＭＡＣ１を用いることによって、式（Ｄ３）の演算を行うことができる。なお、ＩＢＩＡＳは、ノードＮＭＢの電位でなく、配線ＣＬＢが与える電位によっても決まるため、例えば、図１１のタイミングチャートにおいて、時刻Ｔ０１から時刻Ｔ０５までの間では、メモリセルＡＭＢのトランジスタＴｒ１２がオフ状態となるように、配線ＣＬＢに接地電位を与え、時刻Ｔ０５から時刻Ｔ０９までの間に、配線ＣＬＢの電位を接地電位から任意の電位に変化させて、メモリセルＡＭＢのトランジスタＴｒ１２のソース－ドレイン間に任意の電流ＩＢＩＡＳが流れるようにしてもよい。
また、例えば、図９に示した演算回路ＭＡＣ１は、図１３に示す演算回路ＭＡＣ１Ａに変更してもよい。図１３の演算回路ＭＡＣ１Ａは、図９の演算回路ＭＡＣ１における電流源回路ＣＳとカレントミラー回路ＣＭとをまとめた回路ＣＭＳと、回路ＯＦＳＴと活性化関数回路ＡＣＴＶとをまとめた回路ＯＦＡＣと、メモリセルアレイＣＡと、を有する。
回路ＣＭＳは、一例として、カレントミラー回路ＣＭと、電流源回路ＣＳ１と、電流源回路ＣＳ２と、スイッチＳＷ３と、を有する。
カレントミラー回路ＣＭは、一例として、トランジスタＴｒ３１と、トランジスタＴｒ３２と、を有する。また、電流源回路ＣＳ１は、一例として、トランジスタＴｒ３３と、容量Ｃ６と、スイッチＳＷ１と、を有する。また、電流源回路ＣＳ２は、一例として、トランジスタＴｒ３４と、容量Ｃ７と、スイッチＳＷ２と、を有する。
回路ＯＦＡＣは、一例として、スイッチＳＷ４と、抵抗ＲＥと、を有する。
なお、トランジスタＴｒ３１乃至トランジスタＴｒ３３のそれぞれは、図１３に示すとおり、ｐチャネル型トランジスタとすることが好ましい。また、トランジスタＴｒ３４は、図１３に示すとおり、ｎチャネル型トランジスタとすることが好ましい。トランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれは、例えば、Ｓｉトランジスタを用いることができる。
また、トランジスタＴｒ３１乃至トランジスタＴｒ３４は、特に断りの無い場合は、オン状態のときには飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
なお、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれは、例えば、電気的なスイッチ、機械的なスイッチなどを用いることができる。特に、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれに電気的なスイッチを用いる場合、当該電気的なスイッチとしては、ＯＳトランジスタ、Ｓｉトランジスタなどを用いることができる。
メモリセルアレイＣＡについては、図９の演算回路ＭＡＣ１のメモリセルアレイＣＡの説明の記載を参酌する。なお、図１３では、回路ＣＬＤと、回路ＷＤＤと、回路ＷＬＤと、のそれぞれを省略している。
カレントミラー回路ＣＭにおいて、トランジスタＴｒ３１の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＴｒ３１の第２端子は、トランジスタＴｒ３１のゲートと、配線ＢＬｒｅｆに電気的に接続されている。トランジスタＴｒ３２の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＴｒ３２の第２端子は、スイッチＳＷ３の第１端子と、回路ＯＦＡＣのスイッチＳＷ４の第１端子と、に電気的に接続されている。
電流源回路ＣＳ１において、トランジスタＴｒ３３の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＴｒ３３の第２端子は、スイッチＳＷ１の第１端子と、スイッチＳＷ３の第２端子と、配線ＢＬと、に電気的に接続され、トランジスタＴｒ３３のゲートは、スイッチＳＷ１の第２端子と、容量Ｃ６の第１端子と、に電気的に接続されている。容量Ｃ６の第２端子は、配線ＶＨＥに電気的に接続されている。
電流源回路ＣＳ２において、トランジスタＴｒ３４の第１端子は、配線ＶＬＥに電気的に接続され、トランジスタＴｒ３４の第２端子は、スイッチＳＷ２の第１端子と、スイッチＳＷ３の第１端子と、回路ＯＦＡＣのスイッチＳＷ４の第１端子と、に電気的に接続され、トランジスタＴｒ３４のゲートは、スイッチＳＷ２の第２端子と、容量Ｃ７の第１端子と、に電気的に接続されている。容量Ｃ７の第２端子は、配線ＶＬＥに電気的に接続されている。
回路ＯＦＡＣにおいて、スイッチＳＷ４の第２端子は、抵抗ＲＥの第１端子に電気的に接続され、抵抗ＲＥの第２端子は、配線ＶｃＬに電気的に接続されている。
配線ＶＨＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、高レベル電位などとすることができる。また、配線ＶＬＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。また、配線ＶｃＬは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。
カレントミラー回路ＣＭは、トランジスタＴｒ３１の第２端子の電位に応じた電流を、配線ＶＨＥからトランジスタＴｒ３１の第２端子に供給し、かつ配線ＶＨＥからトランジスタＴｒ３２の第２端子に供給する機能を有する。なお、このとき、トランジスタＴｒ３１のソース－ドレイン間と、トランジスタＴｒ３２のソース－ドレイン間と、のそれぞれに流れる電流量は、互いに等しいことが好ましい。
回路ＯＦＡＣに含まれる抵抗ＲＥは、スイッチＳＷ４を介して、抵抗ＲＥの第１端子に入力された電流を電圧に変換する機能を有する。つまり、回路ＯＦＡＣは、例えば、電流電圧変換回路として機能する。
次に、演算回路ＭＡＣ１Ａの具体的な動作例について説明する。
初めにメモリセルアレイＣＡに含まれているメモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれの保持ノードには、ＶＰＲ－ＶＷ［１］、ＶＰＲ－ＶＷ［２］が保持されているものとする。また、メモリセルアレイＣＡに含まれているメモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれの保持ノードには、両者ともＶＰＲが保持されているものとする。また、配線ＣＬ［１］、配線ＣＬ［２］のそれぞれには、電位ＲＥＦＰが入力されているものとする。
このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２に流れる電流は、式（Ｅ１）、式（Ｅ３）、式（Ｅ２）、式（Ｅ４）となる。
次に、図１４に示すとおり、スイッチＳＷ１と、スイッチＳＷ２と、のそれぞれをオン状態にし、スイッチＳＷ３と、スイッチＳＷ４と、のそれぞれをオフ状態にする。
ここで、配線ＢＬに流れる電流をＩ３としたとき、電流Ｉ３は、メモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれのトランジスタＴｒ１２のソース－ドレイン間に流れる電流量の合計となるため、式（Ｅ１）、式（Ｅ３）より、Ｉ３＝ＩＡＭ［１］，０＋ＩＡＭ［２］，０とすることができる。
また、電流源回路ＣＳ１において、スイッチＳＷ１はオン状態となっているため、トランジスタＴｒ３３はダイオード接続の構成となっている。このため、トランジスタＴｒ３３のゲートは、電流Ｉ３に応じた電位となって、トランジスタＴｒ３３のソース－ドレイン間に電流Ｉ３が流れる。
そして、このときに、電流源回路ＣＳ１において、スイッチＳＷ１はオフ状態とすることで、トランジスタＴｒ３３のゲートの電流Ｉ３に応じた電位は、容量Ｃ６によって保持される。これによって、電流源回路ＣＳ１は、配線ＢＬに対して出力する電流量をＩ３に固定することができる。
一方、配線ＢＬｒｅｆに流れる電流をＩ４としたとき、電流Ｉ４は、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のソース－ドレイン間に流れる電流量の合計となるため、式（Ｅ２）、式（Ｅ４）より、Ｉ４＝ＩＡＭｒｅｆ［１］，０＋ＩＡＭｒｅｆ［２］，０とすることができる。
これにより、カレントミラー回路ＣＭにおいて、トランジスタＴｒ３１のソース－ドレイン間には電流Ｉ４が流れる。このため、トランジスタＴｒ３２のソース－ドレイン間にも電流Ｉ４が流れる。
トランジスタＴｒ３２のソース－ドレイン間に流れる電流Ｉ４は、電流源回路ＣＳ２に流れる。スイッチＳＷ２はオン状態となっているため、トランジスタＴｒ３４はダイオード接続の構成となっている。このため、トランジスタＴｒ３４のゲートは、電流Ｉ４に応じた電位となって、トランジスタＴｒ３４のソース－ドレイン間に電流Ｉ４が流れる。
ここで、電流源回路ＣＳ２において、スイッチＳＷ２はオフ状態とすることで、トランジスタＴｒ３４のゲートの電流Ｉ４に応じた電位は、容量Ｃ７によって保持される。これによって、電流源回路ＣＳ２は、配線ＶＬＥに対して出力する電流量をＩ４に固定することができる。
次に、演算回路ＭＡＣ１Ａが図１４から図１５に動作が変化したとき、配線ＣＬ［１］の電位がＶＸ［１］＋ＲＥＦＰに変化し、かつ配線ＣＬ［２］の電位がＶＸ［２］＋ＲＥＦＰに変化したものとする。
このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２に流れる電流は、式（Ｅ７）、式（Ｅ１２）、式（Ｅ８）、式（Ｅ１３）に変化する。
また、図１５に示す通り、スイッチＳＷ３と、スイッチＳＷ４と、のそれぞれをオン状態にする。
ここで、配線ＢＬに流れる電流をＩ１としたとき、電流Ｉ１は、メモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれのトランジスタＴｒ１２のソース－ドレイン間に流れる電流量の合計となるため、式（Ｅ７）、式（Ｅ１２）より、Ｉ１＝ＩＡＭ［１］，１＋ＩＡＭ［２］，１とすることができる。
また、配線ＢＬｒｅｆに流れる電流をＩ２としたとき、電流Ｉ２は、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のソース－ドレイン間に流れる電流量の合計となるため、式（Ｅ８）、式（Ｅ１３）より、Ｉ２＝ＩＡＭｒｅｆ［１］，１＋ＩＡＭｒｅｆ［２］，１とすることができる。
これにより、カレントミラー回路ＣＭにおいて、トランジスタＴｒ３１のソース－ドレイン間には電流Ｉ２が流れる。このため、トランジスタＴｒ３２のソース－ドレイン間にも電流Ｉ２が流れる。
ここで、回路ＯＦＡＣのスイッチＳＷ４がオン状態となっているため、回路ＯＦＡＣと回路ＣＭＳとの間で電流が流れる。スイッチＳＷ４の第１端子－第２端子間に流れる電流をＩ５としたとき、Ｉ５＝Ｉ１－Ｉ２－Ｉ３＋Ｉ４＝２ｋ（ＶＷ［１］ＶＸ［１］＋ＶＷ［２］ＶＸ［２］）と式（Ｅ１６）と同様に積和を算出することができる。
また、図１５の演算回路ＭＡＣ１Ａの等価回路としては、図１６に示す回路とすることができる。図１６に示す電流源ＣＩ１は、図１５のメモリセルＡＭ［１］とメモリセルＡＭ［２］に相当し、図１６に示す電流源ＣＩ２は、電流源回路ＣＳ１に相当し、図１６に示す電流源ＣＩ３は、電流源回路ＣＳ２に相当し、図１６に示す電流源ＣＩ４は、カレントミラー回路ＣＭ２に相当する。
なお、図１３の演算回路ＭＡＣ１ＡのメモリセルアレイＣＡは、２行２列のマトリクス状に配置されているメモリセルを有するメモリセルアレイについて扱ったが、１行、且つ２列以上のメモリセルアレイ、又は３行以上、且つ３列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち１列を、参照データ（電位ＶＰＲ）を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができるため、この場合、電流Ｉ５は、式（Ｅ１８）と同様にＩ５＝２ｋΣＶＷ［ｉ］ＶＸ［ｉ］と表すことができる。
ここで、回路ＯＦＡＣにおいて、電流Ｉ５が抵抗ＲＥによって電圧に変換される。図１３には図示していないが、回路ＯＦＡＣは、当該電圧に応じて、あらかじめ定義された活性化関数に従って演算を行う回路とすることによって、図９の演算回路ＭＡＣ１と同様に、階層型のニューラルネットワークの演算を行うことができる。
＜演算回路の構成例２＞
次に、上述のニューラルネットワーク１００において、演算回路ＭＡＣ１とは回路構成が異なる、積和演算及び活性化関数の演算を行う回路の一例について説明する。
次に、上述のニューラルネットワーク１００において、演算回路ＭＡＣ１とは回路構成が異なる、積和演算及び活性化関数の演算を行う回路の一例について説明する。
図１７は、演算回路ＭＡＣ２の構成例を示している。図１７に示す演算回路ＭＡＣ２は、各セルに保持した電圧に応じた第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
演算回路ＭＡＣ２は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＳＷＳ１と、回路ＳＷＳ２と、セルアレイＣＡ２と、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］と、を有する。
セルアレイＣＡ２は、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］（ここでの、ｍは１以上の整数であり、ｎは１以上の整数である。）と、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］と、を有する。セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］は、第１データに応じた電流量に相当する電位を保持する機能を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、保持した電位と積和演算を行うために必要になる第２データに応じた電圧を信号線ＸＣＬ［１］乃至ＸＣＬ［ｍ］に供給する機能を有する。
なお、図１７のセルアレイＣＡ２は、セルが行方向にｎ＋１個、列方向にｍ個、マトリクス状に配置されているが、セルアレイＣＡ２は、セルが行方向に２個以上、列方向に１個以上、マトリクス状に配置されている構成としてもよい。
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］は、トランジスタＦ１と、トランジスタＦ２と、容量Ｃ５と、を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、それぞれトランジスタＦ１ｍと、トランジスタＦ２ｍと、容量Ｃ５ｍと、を有する。
なお、トランジスタＦ１及びトランジスタＦ１ｍは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１、トランジスタＦ１ｍは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
また、トランジスタＦ２及びトランジスタＦ２ｍは、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２又はトランジスタＦ２ｍにおいて、ゲート－ソース間電圧がしきい値電圧よりも低い場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ２及びトランジスタＦ２ｍは、ソース－ドレイン間にオフ電流が流れるように動作する場合を含む。
また、トランジスタＦ１、及び／又はトランジスタＦ１ｍは、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１、及び／又はトランジスタＦ１ｍは、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
トランジスタＦ１、及び／又はトランジスタＦ１ｍとして、ＯＳトランジスタを用いることにより、トランジスタＦ１、及び／又はトランジスタＦ１ｍのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＦ１、及び／又はトランジスタＦ１ｍとして、ＯＳトランジスタを用いることにより、トランジスタＦ１、及び／又はトランジスタＦ１ｍが非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
また、トランジスタＦ２、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタＦ２、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることで、トランジスタＴｒ１１と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＦ２、及び／又はトランジスタＦ２ｍは、チャネル形成領域にシリコンを含むトランジスタとしてもよい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれにおいて、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。
ところで、本発明の一態様は、トランジスタのバックゲートの接続構成に依らない。図１７において、トランジスタＦ１、トランジスタＦ２には、バックゲートが図示され、当該バックゲートを有している構成を示している。図１７には、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］、更に、図１７だけでなく明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図１７に図示しているトランジスタＦ１、トランジスタＦ２は、図１７に示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。なお、これについては、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］、更に、図１７に示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
配線ＶＥは、セルＩＭ［１，１］、セルＩＭ［ｍ，１］、セルＩＭ［１，ｎ］、及びセルＩＭ［ｍ，ｎ］のそれぞれのトランジスタＦ２の第１端子－第２端子間に電流を流すための配線であって、また、セルＩＭｒｅｆ［１］、及びセルＩＭｒｅｆ［ｍ］のそれぞれのトランジスタＦ２の第１端子－第２端子間に電流を流すための配線として機能する。一例としては、配線ＶＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
セルＩＭ［１，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１７では、セルＩＭ［１，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，１］としている。
セルＩＭ［ｍ，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１７では、セルＩＭ［ｍ，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，１］としている。
セルＩＭ［１，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１７では、セルＩＭ［１，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，ｎ］としている。
セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１７では、セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，ｎ］としている。
セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１７では、セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮｒｅｆ［１］としている。
セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１７では、セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮｒｅｆ［ｍ］としている。
上述したノードＮＮ［１，１］、ノードＮＮ［ｍ，１］、ノードＮＮ［１，ｎ］、ノードＮＮ［ｍ，ｎ］、ノードＮＮｒｅｆ［１］、及びノードＮＭｒｅｆ［ｍ］は、それぞれのセルの保持ノードとして機能する。
回路ＳＷＳ１は、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］を有する。トランジスタＦ３［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ３［１］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［１］のゲートは、配線ＳＷＬ１に電気的に接続されている。トランジスタＦ３［ｍ］の第１端子は、配線ＷＣＬ［ｍ］に電気的に接続され、トランジスタＦ３［ｍ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［ｍ］のゲートは、配線ＳＷＬ１に電気的に接続されている。
トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］は、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
回路ＳＷＳ１は、回路ＷＣＳと、配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のそれぞれと、の間の導通状態と非導通状態との切り替えを行う回路として機能する。
回路ＳＷＳ２は、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］を有する。トランジスタＦ４［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ４［１］の第２端子は、変換回路ＩＴＲＺ［１］に電気的に接続され、トランジスタＦ４［１］のゲートは、配線ＳＷＬ２に電気的に接続されている。トランジスタＦ４［ｍ］の第１端子は、配線ＷＣＬ［ｍ］に電気的に接続され、トランジスタＦ４［ｍ］の第２端子は、変換回路ＩＴＲＺ［１］に電気的に接続され、トランジスタＦ４［ｍ］のゲートは、配線ＳＷＬ２に電気的に接続されている。
トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］は、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
回路ＳＷＳ２は、配線ＷＣＬ［１］と回路ＩＴＲＺ［１］との間、及び配線ＷＣＬ［ｎ］と回路ＩＴＲＺ［ｎ］との間、の導通状態、非導通状態の切り替えを行う回路として機能する。
回路ＷＣＳは、セルアレイＣＡ２が有するそれぞれのセルに格納するためのデータを送信する機能を有する。
回路ＸＣＳは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続されている。回路ＸＣＳは、セルアレイＣＡ２が有するセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに対して、参照データに応じた電流、又は第２データに応じた電流を流す機能を有する。
回路ＷＳＤは、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に電気的に接続されている。回路ＷＳＤは、セルアレイＣＡ２が有するセルに第１データを書き込む際に、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に所定の信号を送信することによって、データの書き込み先となるメモリセルを選択する機能を有する。
また、回路ＷＳＤは、配線ＳＷＬ１と、配線ＳＷＬ２と、に電気的に接続されている。回路ＷＳＤは、配線ＳＷＬ１に所定の信号を送信することによって、回路ＷＣＳとセルアレイＣＡ２との間を導通状態又は非導通状態にする機能と、配線ＳＷＬ２に所定の信号を送信することによって、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］とセルアレイＣＡ２との間を導通状態又は非導通状態にする機能と、を有する。
変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、入力端子と、出力端子と、を有する。変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、入力端子に入力された電流に応じた電圧に変換して、出力端子から出力する機能を有する。変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、一例として、回路ＯＦＳＴを適用することができる。また、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、活性化関数回路ＡＣＴＶを有してもよく、変換された電圧を用いて、活性化関数の演算を行って、当該演算の結果を出力端子に出力してもよい。
＜演算回路の動作例２＞
次に、演算回路ＭＡＣ２の動作例について説明する。
次に、演算回路ＭＡＣ２の動作例について説明する。
図１８に演算回路ＭＡＣ２の動作例のタイミングチャートを示す。図１８のタイミングチャートは、時刻Ｔ１１から時刻Ｔ２３までの間、及びそれらの近傍における、配線ＳＷＬ１、配線ＳＷＬ２、配線ＷＳＬ［ｉ］（ｉは１以上ｍ－１以下の整数とする。）、配線ＷＳＬ［ｉ＋１］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］、ノードＮＮ［ｉ，ｊ］、ノードＮＮｒｅｆ［ｉ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒｅｆ［ｉ＋１］の電位の変動を示している。更に、図１８のタイミングチャートには、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量ＩＦ２［ｉ，ｊ］と、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍの第１端子－第２端子間に流れる電流量ＩＦ２ｍ［ｉ］と、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量ＩＦ２［ｉ＋１，ｊ］と、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ２ｍの第１端子－第２端子間に流れる電流量ＩＦ２ｍ［ｉ＋１］と、のそれぞれの変動についても示している。
なお、本動作例において、配線ＶＥの電位は接地電位ＧＮＤとする。また、時刻Ｔ１１より前において、セルＩＭ［ｉ，ｊ］、セルＩＭ［ｉ＋１，ｊ］に含まれているそれぞれのトランジスタＦ１、セルＩＭｒｅｆ［ｉ］、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍをオン状態にして、ノードＮＮ［ｉ，ｊ］、ノードＮＮｒｅｆ［ｉ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒｅｆ［ｉ＋１］のそれぞれの電位を、接地電位ＧＮＤにしているものとする。
また、初期設定として、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているそれぞれのトランジスタＦ１、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍをオン状態にして、ノードＮＮ［１，１］乃至ノードＮＮ［ｍ，ｎ］、ノードＮＮｒｅｆ［１］乃至ノードＮＮｒｅｆ［ｍ］の電位を接地電位ＧＮＤとする。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図１８ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図１８ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオン状態となり、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図１８ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図１８ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオン状態となり、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＳＬ［ｉ］、配線ＷＳＬ［ｉ＋１］には低レベル電位が印加されている。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。また、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］には接地電位ＧＮＤが印加されている。
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ［ｊ］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］には電流が流れない。そのため、ＩＦ２［ｉ，ｊ］、ＩＦ２ｍ［ｉ］ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｍ［ｉ＋１］は０となる。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には低レベル電位が印加される。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れる。
時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れる。
ところで、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位は、Ｖｇ［ｉ，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート－ソース間電圧がＶｇ［ｉ，ｊ］－ＧＮＤとなり、トランジスタＦ２の第１端子－第２端子間には、電流量Ｉ０［ｉ，ｊ］の電流が流れる。
ここで、トランジスタＦ２のしきい値電圧をＶｔｈとしたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ，ｊ］は次の式の通りに記述できる。
なお、ＩａはＶｇがＶｔｈ［ｉ，ｊ］であるときのドレイン電流であって、Ｋは温度、デバイス構造などによって定められる補正係数である。
また、時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０の電流が流れる。このとき、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ］との間が導通状態となっているので、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０の電流が流れる。
セルＩＭ［ｉ，ｊ］と同様に、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ，ｊ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ］）はＶｇｍ［ｉ］になるものとし、また、このときの配線ＸＣＬ［ｉ］の電位もＶｇｍ［ｉ］とする。つまり、トランジスタＦ２ｍにおいて、ゲート－ソース間電圧がＶｇｍ［ｉ］－ＧＮＤとなり、トランジスタＦ２ｍの第１端子－第２端子間には、電流量Ｉｒｅｆ０の電流が流れる。
ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。なお、補正係数Ｋは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２と同一とする。例えば、トランジスタのデバイス構造、サイズ（チャネル長、チャネル幅）を同一とする。また、製造上のばらつきにより、各トランジスタの補正係数Ｋはばらつくが、後述の議論が実用上十分な精度で成り立つ程度にばらつきが抑えられているものとする。
ここで、第１データである重み係数ｗ［ｉ，ｊ］を次の通りに定義する。
したがって、式（Ｆ１）は、次の式に書き換えることができる。
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ［ｉ］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ［ｉ］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差であるＶｇ［ｉ，ｊ］－Ｖｇｍ［ｉ］が保持される。また、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差である０が保持される。なお、容量Ｃ５ｍが保持する電位は、時刻Ｔ１３から時刻Ｔ１４の動作においてトランジスタＦ１ｍ、トランジスタＦ２ｍのそれぞれのトランジスタ特性などに応じて０ではない電位（ここではΔとする。）となる場合もある。しかし、ノードＮＮｒｅｆ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にΔを加えた電位になると考えることで、以下の議論が成り立つ。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ［ｉ］にＧＮＤが印加される。このため、ｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ］の電位が変化する。
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ［ｉ］にＧＮＤが印加される。このため、ｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ］の電位が変化する。
ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ］の電位の変化量に、セルアレイＣＡ２に含まれているそれぞれのセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数をｐとしたとき、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ］の電位も変化する。容量Ｃ５ｍによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。
これによって、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、時刻Ｔ１５から時刻Ｔ１６までの間において、ＩＦ２［ｉ，ｊ］、ＩＦ２ｍ［ｉ］のそれぞれは０となる。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には低レベル電位が印加される。
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ＋１，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ＋１，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
ところで、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位は、Ｖｇ［ｉ＋１，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート－ソース間電圧がＶｇ［ｉ＋１，ｊ］－ＧＮＤとなり、トランジスタＦ２の第１端子－第２端子間には、電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ＋１，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ＋１，ｊ］は次の式の通りに記述できる。なお、補正係数は、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍと同様のＫとしている。
また、時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に電流量としてＩｒｅｆ０の電流が流れる。このとき、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ＋１］との間が導通状態となるので、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れる。
セルＩＭ［ｉ＋１，ｊ］と同様に、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ＋１，ｊ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ＋１］）はＶｇｍ［ｉ＋１］になるものとし、また、このときの配線ＸＣＬ［ｉ＋１］の電位もＶｇｍ［ｉ＋１］とする。つまり、トランジスタＦ２ｍにおいて、ゲート－ソース間電圧がＶｇｍ［ｉ＋１］－ＧＮＤとなり、トランジスタＦ２ｍの第１端子－第２端子間には、電流量Ｉｒｅｆ０の電流が流れる。
ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ＋１，ｊ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。なお、補正係数Ｋは、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２と同一とする。
ここで、第１データである重み係数ｗ［ｉ＋１，ｊ］を次の通りに定義する。
したがって、式（Ｆ５）は、次の式に書き換えることができる。
＜＜時刻Ｔ１８から時刻Ｔ１９まで＞＞
時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ［ｉ＋１］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ［ｉ＋１］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差であるＶｇ［ｉ＋１，ｊ］－Ｖｇｍ［ｉ＋１］が保持される。また、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ＋１］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差である０が保持される。なお、Ｃ５ｍが保持する電位は、時刻Ｔ１８から時刻Ｔ１９の動作においてトランジスタＦ１ｍやトランジスタＦ２ｍのトランジスタ特性などに応じて０ではない電位（ここでは、Δとする。）となる場合もある。しかし、ノードＮＮｒｅｆ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にΔを加えた電位になると考えることで、以下の議論が成り立つ。
＜＜時刻Ｔ１９から時刻Ｔ２０まで＞＞
時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ［ｉ＋１］にＧＮＤが印加される。このため、ｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ＋１］の電位が変化する。
時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ［ｉ＋１］にＧＮＤが印加される。このため、ｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ＋１］の電位が変化する。
ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ＋１］の電位の変化量に、セルアレイＣＡ２に含まれているそれぞれのセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数を、セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおける容量Ｃ５による容量結合係数と同様に、ｐとしたとき、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。容量Ｃ５ｍによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。
これによって、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、時刻Ｔ１９から時刻Ｔ２０までの間において、ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｍ［ｉ＋１］のそれぞれは０となる。
＜＜時刻Ｔ２０から時刻Ｔ２１まで＞＞
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオフ状態となる。
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオフ状態となる。
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流が流れる。なお、本動作例では、ｘは、第２データであるニューロンの信号の値に相当する。このとき、配線ＸＣＬ［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流が流れる。なお、本動作例では、ｘは、第２データであるニューロンの信号の値に相当する。このとき、配線ＸＣＬ［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
配線ＸＣＬ［ｉ］の電位が変化することによって、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、Ｖｇ［ｉ，ｊ］＋ｐΔＶ［ｉ］となる。
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、Ｖｇｍ［ｉ］＋ｐΔＶ［ｉ］となる。
これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子－第２端子間に流れる電流Ｉ１［ｉ，ｊ］、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流Ｉｒｅｆ１［ｉ，ｊ］は、次の通りに記述できる。
式（Ｆ９）、式（Ｆ１０）より、ｘ［ｉ］は次の式で表すことができる。
そのため、式（Ｆ９）は、次の式に書き換えることができる。
つまり、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流は、第１データである重み係数ｗ［ｉ，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］と、の積に比例する。
また、時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に電流量としてＩｒｅｆ０のｘ［ｉ＋１］倍であるｘ［ｉ＋１］Ｉｒｅｆ０の電流が流れる。なお、本動作例では、ｘは、第２データであるニューロンの信号の値に相当する。このとき、配線ＸＣＬ［ｉ＋１］の電位は、０からＶｇｍ［ｉ＋１］＋ΔＶ［ｉ＋１］に変化するものとする。
配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、Ｖｇ［ｉ＋１，ｊ］＋ｐΔＶ［ｉ＋１］となる。
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、Ｖｇｍ［ｉ＋１］＋ｐΔＶ［ｉ＋１］となる。
これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子－第２端子間に流れる電流Ｉ１［ｉ＋１，ｊ］、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流Ｉｒｅｆ１［ｉ＋１，ｊ］は、次の通りに記述できる。
式（Ｆ１３）、式（Ｆ１４）より、ｘ［ｉ＋１］は次の式で表すことができる。
そのため、式（Ｆ１３）は、次の式に書き換えることができる。
つまり、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流は、第１データである重み係数ｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ＋１］と、の積に比例する。
ここで、変換回路ＩＴＲＺ［ｊ］から、トランジスタＦ４［ｊ］と配線ＷＣＬ［ｊ］とを介して、セルＩＭ［ｉ，ｊ］及びセルＩＭ［ｉ＋１，ｊ］に流れる電流の総和を考える。当該電流の総和をＩＳ［ｊ］とすると、ＩＳ［ｊ］は、式（Ｆ１２）と式（Ｆ１６）より、次の式で表すことができる。
したがって、変換回路ＩＴＲＺ［ｊ］から出力される電流は、第１データである重み係数ｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］及びｘ［ｉ＋１］と、の積和に比例した電流となる。
なお、上述の動作例では、セルＩＭ［ｉ，ｊ］、及びセルＩＭ［ｉ＋１，ｊ］に流れる電流の総和について扱ったが、複数のセルとして、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに流れる電流の総和についても扱ってもよい。この場合、式（Ｆ１７）は、次の式に書き直すことができる。
このため、３行以上且つ２列以上のセルアレイＣＡ２を有する演算回路ＭＡＣ２の場合でも、上記の通り、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち１列を、電流量としてＩｒｅｆ０、及びｘＩｒｅｆ０を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ］ｓ［ｋ－１］
（ｋ）を第１データとして、第１データに応じた電流量を同じ列の各セルＩＭに順次記憶させて、第（ｋ－１）層の第ｓ［ｋ－１］ニューロンからの出力信号ｚｓ［ｋ－１］
（ｋ－１）を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、回路ＩＴＲＺから出力される電流ＩＳから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚｓ［ｋ］
（ｋ）とすることができる。
また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重み係数ｗｓ［Ｌ］ｓ［Ｌ－１］
（Ｌ）を第１データとして、第１データに応じた電流量を同じ列の各セルＩＭに順次記憶させて、第（Ｌ－１）層の第ｓ［Ｌ－１］ニューロンからの出力信号ｚｓ［Ｌ－１］
（Ｌ－１）を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、回路ＩＴＲＺから出力される電流ＩＳから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］
（Ｌ）とすることができる。
なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
また、本実施の形態では、演算回路ＭＡＣ１及び演算回路ＭＡＣ２に含まれているトランジスタをＯＳトランジスタ、又はＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路ＭＡＣ１及び演算回路ＭＡＣ２に含まれているトランジスタは、例えば、Ｇｅなどの半導体を活性層にしたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した演算回路の構成例、及び当該演算回路に適用可能なトランジスタの構成例について説明する。
本実施の形態では、上記実施の形態で説明した演算回路の構成例、及び当該演算回路に適用可能なトランジスタの構成例について説明する。
＜半導体装置の構成例＞
図１９に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図２１Ａはトランジスタ５００のチャネル長方向の断面図であり、図２１Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図２１Ｃはトランジスタ３００のチャネル幅方向の断面図である。
図１９に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図２１Ａはトランジスタ５００のチャネル長方向の断面図であり、図２１Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図２１Ｃはトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、例えば、演算回路ＭＡＣ１などに含まれるメモリセルアレイＣＡのトランジスタＴｒ１１などに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
本実施の形態で説明する半導体装置は、図１９に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路ＭＡＣ１などに含まれるメモリセルアレイＣＡの容量Ｃ１、回路ＯＦＳＴの容量Ｃ２などとすることができる。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路ＭＡＣ１などに含まれるメモリセルアレイＣＡのトランジスタＴｒ１２などに適用することができる。
また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いるのが好ましい。
トランジスタ３００は、図２１Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２０に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図２１Ａ、図２１Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
また、図２１Ａ、図２１Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図２１Ａ、図２１Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２１Ａ、図２１Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１９、図２１Ａに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、図２１Ａ、図２１Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ－Ｍ－Ｚｎ酸化物は、ＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ－３未満であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合や、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。
また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ－Ｇａ－Ｚｎ酸化物を用いることができる。
また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることができるため好適である。
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
また、図２１Ａ、図２１Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、図２１Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、図２１Ａ、図２１Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１９では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
次に、図１９、図２０に図示している、ＯＳトランジスタの別の構成例について説明する。図２２Ａ、図２２Ｂは、図２１Ａ、図２１Ｂに示すトランジスタ５００の変形例であって、図２２Ａは、トランジスタ５００のチャネル長方向の断面図であり、図２２Ｂはトランジスタ５００のチャネル幅方向の断面図である。なお、図２２Ａ、図２２Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
図２２Ａ、図２２Ｂに示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図２１Ａ、図２１Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図２１Ａ、図２１Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図２１Ａ、図２１Ｂに示す構成のトランジスタ５００と異なる。
図２２Ａ、図２２Ｂに示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。
図２２Ａ、図２２Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
図２３は、トランジスタ５００及びトランジスタ３００を図２２Ａ、図２２Ｂに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５２が設けられている。
また、図２２Ａ、図２２Ｂに示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図２２Ａ、図２２Ｂのトランジスタ５００は、変更例として、図２４に示すトランジスタにすることができる。図２４Ａはトランジスタのチャネル長方向の断面図であり、図２４Ｂはトランジスタのチャネル幅方向の断面図である。図２４Ａ、図２４Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図２２Ａ、図２２Ｂに示すトランジスタと異なる。
酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
酸化物５３０ｃ１として、例えばＩｎ－Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、ｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図２１Ａ、図２１Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
図２４Ａ、図２４Ｂに示す構成のトランジスタは、例えば、図１９、図２０に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、上記実施の形態で説明した演算回路ＭＡＣ１などに含まれるメモリセルアレイＣＡのトランジスタＴｒ１２などに適用することができる。なお、図２４Ａ、図２４Ｂに示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００、５００以外のトランジスタにも適用することができる。
図２５は、トランジスタ５００を図２１Ａに示すトランジスタの構成とし、トランジスタ３００を図２４Ａに示すトランジスタの構成とした場合における、半導体装置の構成例を示す断面図である。なお、図２３と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図２５に示すように、本発明の一態様の半導体装置は、トランジスタ３００とトランジスタ５００を両方ともＯＳトランジスタとしつつ、トランジスタ３００とトランジスタ５００のそれぞれを異なる構成にすることができる。
次に、図１９、図２０の半導体装置に適用できる容量素子について説明する。
図２６Ａ乃至図２６Ｃでは、図１９に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図２６Ａは容量素子６００Ａの上面図であり、図２６Ｂは容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図であり、図２６Ｃは容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図２６Ａ乃至図２６Ｃでは、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
また、図２６Ａ乃至図２６Ｃでは、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
なお、図１９、図２０、図２６Ａ乃至図２６Ｃに示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図２７Ａ乃至図２７Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
図２７Ａは容量素子６００Ｂの上面図であり、図２７Ｂは容量素子６００Ｂの一点鎖線Ｌ３－Ｌ４における断面図であり、図２７Ｃは容量素子６００Ｂの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
図２７Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。
また、図２７Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。
導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
図２７Ａ乃至図２７Ｃに示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量Ｃ１、容量Ｃ２などとして、容量素子６００Ｂを適用することによって、長時間、容量の端子間の電圧を維持することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
＜金属酸化物の構成＞
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２８Ａを用いて説明を行う。図２８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２８Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓ（無定形）と、Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）と、Ｃｒｙｓｔａｌ（結晶）と、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、Ｃｒｙｓｔａｌｌｉｎｅの分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図２８Ａに示す太枠内の構造は、Ａｍｏｒｐｈｏｕｓ（無定形）と、Ｃｒｙｓｔａｌ（結晶）との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、当該構造は、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓ（無定形）や、Ｃｒｙｓｔａｌ（結晶）とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、及びＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２８Ｂ、図２８Ｃに示す。また、図２８Ｂが石英ガラス、図２８Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２８Ｃに示す結晶性ＩＧＺＯの組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２８Ｃに示す結晶性ＩＧＺＯの厚さは、５００ｎｍである。
図２８Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークの形状がほぼ左右対称である。一方で、図２８Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが左右非対称である。ＸＲＤスペクトルのピークの形状が左右非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークの形状が左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。なお、図２８Ｃには、２θ＝３１°、またはその近傍に結晶相（ＩＧＺＯ ｃｒｙｓｔａｌ ｐｈａｓｅ）を明記してある。ＸＲＤスペクトルのピークにおいて、形状が左右非対称となる由来は当該結晶相（微結晶）に起因すると推定される。
具体的には、図２８Ｃに示す、結晶性ＩＧＺＯのＸＲＤスペクトルにおいて、２θ＝３４°またはその近傍にピークを有する。また、微結晶は、２θ＝３１°またはその近傍にピークを有する。酸化物半導体膜を、Ｘ線回折像から評価する場合、図２８Ｃに示すように、２θ＝３４°またはその近傍のピークよりも低角度側のスペクトルの幅が広くなる。これは、酸化物半導体膜中に、２θ＝３１°またはその近傍にピークを有する微結晶が内在することを示唆している。
また、膜の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。基板温度を室温として成膜したＩＧＺＯ膜の回折パターンを図２８Ｄに示す。なお、図２８Ｄに示すＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物ターゲットを用いて、スパッタリング法によって成膜される。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われた。
図２８Ｄに示すように、室温成膜したＩＧＺＯ膜の回折パターンでは、ハローではなく、スポット状のパターンが観察される。このため、室温成膜したＩＧＺＯ膜は、結晶状態でもなく、非晶質状態でもない、中間状態であり、非晶質状態であると結論することはできないと推定される。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界（グレインバウンダリー）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
また、ＣＡＡＣ－ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という場合があり、また、真性又は実質的に真性という場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
本実施例では、実施の形態２で説明した演算回路ＭＡＣ１のメモリセルＡＭにおいて、第１データと第２データとの積の演算が適切に行われているかを確認するため、実際に回路を試作し、各種測定、及び各種計算を行った。
＜測定及び計算＞
図２９Ａに示す乗算回路ＡＭＥは、実際に試作した演算回路の一部であって、実施の形態２で説明した演算回路ＭＡＣ１のメモリセルＡＭに相当する。そのため、乗算回路ＡＭＥに含まれているトランジスタＭ１、容量ＣＰのそれぞれは、図９に示すメモリセルＡＭに含まれているトランジスタＭ１、容量Ｃ１に相当する。特に、乗算回路ＡＭＥに含まれているトランジスタＭ２－１、トランジスタＭ２－２は、図９に示すメモリセルＡＭに含まれているトランジスタＭ２に相当している。つまり、トランジスタＭ２－１とトランジスタＭ２－２が直列に電気的に接続され、互いのゲートが電気的に接続されている。なお、本実施例では、トランジスタＭ２－１、トランジスタＭ２－２をまとめてトランジスタＭ２と呼称する。また、図２９Ａに示す配線ＶＹは、図９の配線ＢＬに相当し、図２９Ａに示す配線ＢＷは、図９の配線ＷＤに相当し、図２９Ａに示す配線ＶＸは、図９の配線ＣＬに相当し、図２９Ａに示す配線ＷＷは、図９の配線ＷＬに相当する。
図２９Ａに示す乗算回路ＡＭＥは、実際に試作した演算回路の一部であって、実施の形態２で説明した演算回路ＭＡＣ１のメモリセルＡＭに相当する。そのため、乗算回路ＡＭＥに含まれているトランジスタＭ１、容量ＣＰのそれぞれは、図９に示すメモリセルＡＭに含まれているトランジスタＭ１、容量Ｃ１に相当する。特に、乗算回路ＡＭＥに含まれているトランジスタＭ２－１、トランジスタＭ２－２は、図９に示すメモリセルＡＭに含まれているトランジスタＭ２に相当している。つまり、トランジスタＭ２－１とトランジスタＭ２－２が直列に電気的に接続され、互いのゲートが電気的に接続されている。なお、本実施例では、トランジスタＭ２－１、トランジスタＭ２－２をまとめてトランジスタＭ２と呼称する。また、図２９Ａに示す配線ＶＹは、図９の配線ＢＬに相当し、図２９Ａに示す配線ＢＷは、図９の配線ＷＤに相当し、図２９Ａに示す配線ＶＸは、図９の配線ＣＬに相当し、図２９Ａに示す配線ＷＷは、図９の配線ＷＬに相当する。
更に、乗算回路ＡＭＥに含まれているトランジスタＭ１はバックゲートを有しており、当該バックゲートは、配線ＢＧに電気的に接続されている。
トランジスタＭ１は、チャネル形成領域にＩｎ－Ｇａ－Ｚｎ酸化物が含まれているＯＳトランジスタとし、また、トランジスタＭ１のチャネル長（以下、Ｌ長と記載する。）を０．３５μｍとし、チャネル幅（以下、Ｗ長と記載する。）を０．３５μｍとしている。また、トランジスタＭ２は、チャネル形成領域に単結晶シリコンが含まれているＳｉトランジスタとし、また、トランジスタＭ２－１、トランジスタＭ２－２のＬ長を８μｍとし、Ｗ長を０．３２μｍとしている。
図２９Ｂは、光学顕微鏡を用いて撮影した、試作した乗算回路ＡＭＥを有するセルアレイＣＡ３の上面の写真である。セルアレイＣＡ３において、乗算回路ＡＭＥは、９×１６個のマトリクス状に配置されている。セルアレイＣＡ３の１つの乗算回路ＡＭＥは、電極パッドＥＰ１乃至電極パッドＥＰ６のそれぞれと電気的に接続されている。なお、電極パッドＥＰ１は配線ＷＷに電気的に接続され、電極パッドＥＰ２は配線ＢＷに電気的に接続され、電極パッドＥＰ３は配線ＶＸに電気的に接続され、電極パッドＥＰ４は配線ＢＧに電気的に接続され、電極パッドＥＰ５は配線ＶＹに電気的に接続され、電極パッドＥＰ６は配線ＶＲに電気的に接続されている。
乗算回路ＡＭＥにおいて、データの書き込み、データの保持、データの読み出しのそれぞれの動作を行った。
乗算回路ＡＭＥにデータを書き込むとき、配線ＷＷに５Ｖ、配線ＶＸに０Ｖ、配線ＢＧに－６Ｖ、配線ＶＹに３Ｖ、配線ＶＲに０Ｖの電圧を与えた。また、ノードＮＭに書き込むデータは、０．１Ｖ刻みで０Ｖ以上２．５Ｖ以下の範囲の電位ＶＷとし、当該電位を配線ＢＷから与えた。
乗算回路ＡＭＥに書き込まれたデータを保持するとき、配線ＷＷを０Ｖ、配線ＢＷを０Ｖ、配線ＶＸを０Ｖ、配線ＢＧを－６Ｖ、配線ＶＹを０Ｖ、配線ＶＲを０Ｖとして、乗算回路ＡＭＥに電圧を与えた。
乗算回路ＡＭＥから書き込まれたデータを読み出すとき、配線ＷＷに０Ｖ、配線ＢＷに０Ｖ、配線ＢＧに－６Ｖ、配線ＶＹに３Ｖ、配線ＶＲに０Ｖの電圧を与えた。また、配線ＶＸに与える電位は、０．１Ｖ刻みで０Ｖ以上３．０Ｖ以下の範囲の電位ＶＸとした。
乗算回路ＡＭＥにおいて、書き込み動作、データ保持、読み出し動作のそれぞれを行ったときの、配線ＷＷ、配線ＢＷ、配線ＶＸ、配線ＢＧ、配線ＶＹ、配線ＶＲのそれぞれに与えられる電位を下の表にまとめた。
ここで、乗算回路ＡＭＥに書き込まれたデータを読み出すとき、配線ＶＹから、トランジスタＭ２のソース－ドレイン間を介して、配線ＶＲに流れる電流を測定した。
図３０Ａは、電位ＶＷと電位ＶＸとソース－ドレイン間電流ＩＤＳ（ＶＷ、ＶＸ）の特性を示している。図３０Ａより、ＶＸを任意の電位に固定して、ＶＷを増加することによって、ＩＤＳ（ＶＷ、ＶＸ）が増加する結果が得られた。なお、ＶＷを増加することは、Ｍ２の閾値をマイナスにシフトする事に相当する。また、ＶＷを任意の電位に固定して、ＶＸを増加することによって、ＩＤＳ（ＶＷ、ＶＸ）が増加する結果が得られた。また、ＶＷを１．５Ｖとし、ＶＸを１．５Ｖとしたとき、ＩＤＳ（ＶＷ、ＶＸ）は概ね１．３μＡと見積もられた。
ここで、ＶＷ０を１．５Ｖとし、ＶＸ０を１．５Ｖとすると、ＩＤＳ（ＶＷ０、ＶＸ０）＝１．３μＡとなる。更に、ＶＷ０に電圧変化量としてΔＶＷを与えたときのＩＤＳ（ＶＷ０＋ΔＶＷ、ＶＸ０）、ＶＸ０に電圧変化量としてΔＶＸを与えたときのＩＤＳ（ＶＷ０、ＶＸ０＋ΔＶＸ）、そして、ＶＷ０に電圧変化量としてΔＶＷを与え、かつＶＸ０に電圧変化量としてΔＶＸを与えたときのＩＤＳ（ＶＷ０＋ΔＶＷ、ＶＸ０＋ΔＶＸ）を考える。そして、ΔＩｙを次の式で定義する。
なお、ＶＷ０＋ΔＶＷは、配線ＢＷから与えられる電圧であるため、ΔＶＷの電圧の範囲は－１Ｖ以上１Ｖ以下となる。また、ＶＸ０＋ΔＶＸは、配線ＢＷから与えられる電圧であるため、ΔＶＸの電圧の範囲は－１．５Ｖ以上１．５Ｖ以下となる。
そして、式（Ｅ１）、式（Ｅ２）、式（Ｅ７）、式（Ｅ８）を利用して、ΔＩｙを計算すると次の式の通りとなる。
ここで、ｋを１／２とする（適当な値で規格化する）ことによって、ΔＩｙと、ΔＶＷと、ΔＶＸと、の関係は、図３０Ｂで表すことができる。つまり、ΔＶＷとΔＶＸとの積に応じて、差分電流ΔＩｙが定まる。したがって、乗算回路ＡＭＥを用いて、トランジスタＭ２のソース－ドレイン間に流れる電流として、ＩＤＳ（ＶＷ０、ＶＸ０）、ＩＤＳ（ＶＷ０＋ΔＶＷ、ＶＸ０）、ＩＤＳ（ＶＷ０、ＶＸ０＋ΔＶＸ）、ＩＤＳ（ＶＷ０＋ΔＶＷ、ＶＸ０＋ΔＶＸ）のそれぞれを測定し、これらの電流から差分電流ΔＩｙを算出することによって、ΔＶＷとΔＶＸの積を求めることができる。
図３１は、８５℃、２７℃、－４０℃のそれぞれの温度条件において、乗算回路ＡＭＥのノードＮＭに、０．５Ｖ（ΔＶＷ＝－１．０Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）の電位を書き込んで、その後に読み出し動作を行って得られた、読み出した電流の温度依存性を示したグラフである。図３１より、２７℃と比較した場合、８５℃では傾きが４０％増えており、－４０℃では傾きが３０％減っている結果となった。なお、８５℃、及び－４０℃のそれぞれの場合の結果は、飽和移動度の温度依存性を示している。また、温度により傾きは異なるが、各ΔＶＷにおけるΔＩｙとΔＶＸとの相関は、０．９８９以上となっており、温度に応じて当該相関を適切な規格化を行うことで、傾きの補正を容易に行うことができると考えられる。
図３２Ａ及び図３２Ｂは、ノードＮＭにデータを保持した後において、トランジスタＭ２のソース－ドレイン間に流れる電流量の時間変化を示したグラフである。図３２Ａの測定条件として、ΔＶＸを１．０Ｖとし（配線ＶＸの電位を２．５Ｖとし）、図３２Ｂの測定条件として、ΔＶＸを－１．０Ｖとした（配線ＶＸの電位を０．５Ｖとした）。図３２Ａ及び図３２Ｂのそれぞれにおいて、ノードＮＭに保持した電位を０．５Ｖ（ΔＶＷ＝－１．０Ｖ）、１．０Ｖ（ΔＶＷ＝－０．５Ｖ）、１．５Ｖ（ΔＶＷ＝０Ｖ）、２．０Ｖ（ΔＶＷ＝０．５Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）の４条件として、それぞれの条件において、トランジスタＭ２のソース－ドレイン間に流れる電流Ｉｙを測定した。
図３２Ａ及び図３２Ｂのとおり、１．０×１０２秒から１．０×１０５秒までの間では、それぞれの条件において、トランジスタＭ２のソース－ドレイン間に流れる電流Ｉｙが変化しない結果となった。なお、図３２Ａのそれぞれの条件において、１．０×１０５秒までの差分電流ΔＩｙの変化率は４．８％未満であった。また、図３２Ｂのそれぞれの条件において、１．０８×１０５秒までの差分電流ΔＩｙの変化率は４％未満であった。
図３３Ａは、乗算回路ＡＭＥのノードＮＭに、０．５Ｖ（ΔＶＷ＝－１．０Ｖ）、１．０Ｖ（ΔＶＷ＝－０．５Ｖ）、２．０Ｖ（ΔＶＷ＝０．５Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）の４条件の電位を書き込み、その後に差分電流ΔＩｙを読み出して得られた、乗算回路ＡＭＥにおける乗算特性を示したグラフである。また、図３３Ａには、比較として、ΔＩｙ＝１．０×ＶＸ、ΔＩｙ＝０．５×ＶＸ、ΔＩｙ＝－０．５×ＶＸ、ΔＩｙ＝－１．０×ＶＸの一次関数の直線を図示している。図３３Ａより、乗算回路ＡＭＥにおける乗算特性の結果は、ΔＩｙ＝１．０×ＶＸ、ΔＩｙ＝０．５×ＶＸ、ΔＩｙ＝－０．５×ＶＸ、ΔＩｙ＝－１．０×ＶＸのそれぞれの一次関数に概ね一致していることが分かった。
図３３Ｂは、乗算回路ＡＭＥのノードＮＭに、０．５Ｖ（ΔＶＷ＝－１．０Ｖ）、１．０Ｖ（ΔＶＷ＝－０．５Ｖ）、２．０Ｖ（ΔＶＷ＝０．５Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）の４条件の電位を書き込み、その後に読み出し動作を行って得られた、データの書き込みのばらつきの度合いを示したグラフである。なお、図３３Ｂの測定条件として、ΔＶＸを１．０Ｖとしている（配線ＶＸの電位を２．５Ｖとしている。）。書き込み動作の後に、読み出し動作をして差分電流ΔＩｙの算出を５０回繰り返して、５０回の平均を当該ΔＶＷでの差分電流ΔＩｙとした。これを１セットとし、各ΔＩＷについて５０セット分の差分電流ΔＩｙの測定を行った。
図３３Ｂにおいて、横軸には差分電流ΔＩｙを示し、縦軸には累積度数を示している。図３３Ｂより、データの書き込みのばらつきは、概ね－０．４％以上０．４％以下の範囲に収まっている。
また、１２個の乗算回路ＡＭＥについて、それぞれのノードＮＭに、０．５Ｖ（ΔＶＷ＝－１．０Ｖ）、１．０Ｖ（ΔＶＷ＝－０．５Ｖ）、２．０Ｖ（ΔＶＷ＝０．５Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）を書き込んだときの、個々の乗算回路ＡＭＥから読み出したΔＩｙの素子ばらつきの度合いを図３４に示す。図３４は、それぞれのΔＶＷにおけるΔＶＸの依存性を示しており、図３４よりΔＶＸ＝０の近傍（－０．０２より大きく０．０２より小さい領域）を除いて、ΔＩｙの素子ばらつきは、各ΔＶＷ、ΔＶＸについては５％未満となっている。なお、ΔＩｙの素子ばらつきのΔＶＸにおける依存性は弱く、また、ΔＶＷに対しては絶対値に依存しない傾向が示されている。このΔＩｙの素子ばらつきの原因としては、例えば、Ｓｉトランジスタの飽和移動度のばらつき、Ｓｉトランジスタの飽和領域でのドレイン電流がグラデュアル近似（２乗近似）からずれていることによる寄与が大きいと考えられる。なお、図３４における素子ばらつきσｍｅａｓは、（ΔＶＷ，ΔＶＸ）＝（＋１，＋１）のとき、σｍｅａｓ＝０．０２３、（ΔＶＷ，ΔＶＸ）＝（＋１，－１）のとき、σｍｅａｓ＝０．０２５、（ΔＶＷ，ΔＶＸ）＝（－１，＋１）のとき、σｍｅａｓ＝０．０３４、（ΔＶＷ，ΔＶＸ）＝（－１，－１）のとき、σｍｅａｓ＝０．０３２となった。
また、図３４のΔＩｙの素子ばらつきの原因の妥当性を確認するため、モンテカルロ解析を行った結果を図３５Ａ乃至図３５Ｄに示す。図３５Ａ乃至図３５Ｄには、ローカルばらつきを設定し、図２９Ａの回路構成において、（ΔＶＷ，ΔＶＸ）＝（＋１，＋１）、（＋１，－１）、（－１，＋１）、（－１，－１）のそれぞれの場合でのシミュレーションによって、得られた素子ばらつきを示している。図３５Ａ乃至図３５Ｄにおける素子ばらつきσｓｉｍは、（ΔＶＷ，ΔＶＸ）＝（＋１，＋１）のとき、σｓｉｍ＝０．０５１、（ΔＶＷ，ΔＶＸ）＝（＋１，－１）のとき、σｓｉｍ＝０．０３８、（ΔＶＷ，ΔＶＸ）＝（－１，＋１）のとき、σｓｉｍ＝０．０２５、（ΔＶＷ，ΔＶＸ）＝（－１，－１）のとき、σｓｉｍ＝０．０１７となった。測定で得られた素子ばらつきσｍｅａｓは、図３４より０．０２３以上０．０３４以下となったので、モンテカルロ解析によって求められた素子ばらつきσｓｉｍは、０．０１７以上０．０５１以下と概ね一致していることが確認できた。
次に、図２９ＢのセルアレイＣＡ３を有する演算回路を用いた場合の、３層全結合型の人工ニューラルネットワークのモデルの推論精度を計算した。当該ニューラルネットワークのモデルは図３６に示しており、当該ニューラルネットワークは、入力層と、中間層と、出力層と、を有する。入力層は７８４個のニューロンを有し、中間層は１００個のニューロンを有し、出力層は１０個のニューロンを有する。
当該ニューラルネットワークを計算機上で、プログラム言語であるＰｙｔｈｏｎを用いて実装し、かつ実装したニューラルネットワークで手書き文字データセットＭＮＩＳＴを用いた学習により、重み係数を算出した。次に、図２９ＢのセルアレイＣＡ３を有する演算回路を図３６のモデルにおける乗算とし、当該重み係数をセルアレイＣＡ３の乗算回路ＡＭＥのそれぞれに保持して、推論を行った。なお、中間層における活性化関数をシグモイド関数とし、出力層における活性化関数をソフトマックス関数とした。この結果、図２９ＢのセルアレイＣＡ３を有する演算回路における推論精度は、９７．７７％であった。なお、図３６のモデルにおいて、積和演算における演算を理想的な乗算（プログラム言語Ｐｙｔｈｏｎを用いて計算機上で計算を行う）とした場合の推論精度は９７．８９％であった。したがって、図３６のモデルにおいて、本実施例の演算回路を用いた場合の推論精度は、積和演算を理想的な乗算とした場合の推論精度とほぼ変わらない結果となった。
本実施例では、実施の形態２で説明した演算回路ＭＡＣ１Ａにおいて、第１データと第２データとの積和の演算が適切に行われているかを確認するため、回路シミュレータを用いて、各種計算を行った。
初めに、各種計算を行うための回路構成について説明する。図３７は、図１３に示す演算回路ＭＡＣ１Ａを変更した回路構成の例である。そのため、図３７に示す演算回路ＭＡＣ１Ａにおいて、図１３の演算回路ＭＡＣ１Ａと内容が重複する箇所については、説明を省略する。
図３７に示す演算回路ＭＡＣ１Ａは、図１３のメモリセルアレイＣＡのメモリセルＡＭの列を複数配置し、かつ図１３の回路ＣＭＳ及び図１３の回路ＯＦＡＣを変更した構成となっている。また、図３７のメモリセルアレイＣＡのメモリセルＡＭは、複数の行に配置されていてもよい。
図３７のメモリセルアレイＣＡのメモリセルＡＭは複数の列に配置されているため、図３７の回路ＣＭＳは、複数の列に配置されているメモリセルＡＭに応じて、図１３の回路ＣＭＳを変更した構成としている。例えば、図３７の回路ＣＭＳに含まれているカレントミラー回路ＣＭは、図１３のトランジスタＴｒ３２に相当する、トランジスタＴｒ３２［１］及びトランジスタＴｒ３２［２］と、図１３の電流源回路ＣＳ１に相当する、電流源回路ＣＳ１［１］及び電流源回路ＣＳ１［２］と、図１３の電流源回路ＣＳ２に相当する、電流源回路ＣＳ２［１］及び電流源回路ＣＳ２［２］と、図１３のスイッチＳＷ３に相当する、スイッチＳＷ３［１］及びスイッチＳＷ３［２］と、を有する。
なお、図３０のトランジスタＴｒ３２［１］、電流源回路ＣＳ１［１］、及び電流源回路ＣＳ２［１］は、メモリセルアレイＣＡの１列目に配置されているメモリセルＡＭ［１，１］及びメモリセルＡＭ［２，１］に保持される第１データと、メモリセルＡＭ［１，１］及びメモリセルＡＭ［２，１］に入力される第２データと、の積和演算を行うための回路である。また、図３０のトランジスタＴｒ３２［２］、電流源回路ＣＳ１［２］、及び電流源回路ＣＳ２［２］は、メモリセルアレイＣＡの１列目に配置されているメモリセルＡＭ［１，２］及びメモリセルＡＭ［２，２］に保持される第１データと、メモリセルＡＭ［１，２］及びメモリセルＡＭ［２，２］に入力される第２データと、の積和演算を行うための回路である。
また、回路ＯＦＡＣは、図１３のスイッチＳＷ４に相当する、スイッチＳＷ４［１］及びスイッチＳＷ４［２］と、図１３の抵抗ＲＥに相当する、抵抗ＲＥ［１］及び抵抗ＲＥ［２］と、オペアンプＯＰ［１］と、オペアンプＯＰ［２］と、を有する。
スイッチＳＷ４［１］の第１端子は、スイッチＳＷ３［１］の第１端子に電気的に接続され、スイッチＳＷ４［１］の第２端子は、抵抗ＲＥ［１］の第１端子と、オペアンプＯＰ［１］の反転入力端子と、に電気的に接続されている。オペアンプＯＰ［１］の非反転入力端子は、配線ＶｄＬに電気的に接続され、オペアンプＯＰ［１］の出力端子は、抵抗ＲＥ［１］の第２端子と、配線ＮＩＬ［１］と、に電気的に接続されている。つまり、抵抗ＲＥ［１］とオペアンプＯＰ［１］とによって、電流電圧変換回路が構成されている。
スイッチＳＷ４［２］、抵抗ＲＥ［２］、及びオペアンプＯＰ［２］については、スイッチＳＷ４［１］、抵抗ＲＥ［１］、及びオペアンプＯＰ［１］と同様の電気的な接続の構成となっている。そのため、抵抗ＲＥ［２］とオペアンプＯＰ［２］についても、電流電圧変換回路が構成されている。
配線ＶｄＬは、定電圧を供給する配線として機能する。特に、当該定電圧は、上述した電流電圧変換回路の参照電位として入力される。
抵抗ＲＥ［１］とオペアンプＯＰ［１］とによって構成されている電流電圧変換回路は、メモリセルアレイＣＡの１列目のメモリセルＡＭと、電流源回路ＣＳ１［１］と、電流源回路ＣＳ２［１］と、トランジスタＴｒ３２［１］と、によって生成される電流Ｉ５を電圧に変換する機能を有する。また、抵抗ＲＥ［２］とオペアンプＯＰ［２］とによって構成されている電流電圧変換回路は、メモリセルアレイＣＡの２列目のメモリセルＡＭと、電流源回路ＣＳ１［２］と、電流源回路ＣＳ２［２］と、トランジスタＴｒ３２［２］と、によって生成される電流Ｉ５を電圧に変換する機能を有する。
ここで、図３７のメモリセルアレイＣＡを、メモリセルＡＭがｎ行１列のマトリクス状に配置された構成として、回路シミュレータを用いて、演算回路ＭＡＣ１Ａにおける、第１データと第２データとの積和演算を行った。
なお、メモリセルＡＭ、メモリセルＡＭｒｅｆの回路構成は、図１３に示すメモリセルＡＭ、メモリセルＡＭｒｅｆと同様とする。また、トランジスタＴｒ１２と、トランジスタＴｒ３１乃至トランジスタＴｒ３４と、をＳｉトランジスタとして想定し、Ｌ長を８μｍとし、Ｗ長を０．３２μｍとした。また、トランジスタＴｒ１１をＯＳトランジスタと想定し、Ｌ長を０．３５μｍとし、Ｗ長を０．３５μｍとした。
回路シミュレータに入力した演算回路ＭＡＣ１ＡのメモリセルアレイＣＡに含まれているメモリセルＡＭをメモリセルＡＭ［１，１］乃至メモリセルＡＭ［２５，１］とし、第２データを入力する配線ＣＬを配線ＣＬ［１］乃至配線ＣＬ［２５］とした（つまり、ｎ＝２５とした）。メモリセルＡＭ［１，１］乃至メモリセルＡＭ［２５，１］のそれぞれには、第１データ（重み係数）として“－１”に応じた電位、又は“＋１”に応じた電位を保持し、配線ＣＬ［１］乃至配線ＣＬ［２５］に第２データ（ニューロンの信号の値）として“－１”、“０”、又は“＋１”に応じた電位を入力した。
図３８Ａは、回路シミュレータに入力した演算回路ＭＡＣ１Ａによって計算された、複数の条件での積和演算の計算値を示すグラフである。本計算では、２５μｓから４４μｓまでの期間において、配線ＣＬ［１］乃至配線ＣＬ［２５］に第２データ（ニューロンの信号の値）として“＋１”を入力し、また、４４μｓから６２μｓまでの期間において、配線ＣＬ［１］乃至配線ＣＬ［２５］に第２データ（ニューロンの信号の値）として“０”を入力し、また、６２μｓから８０μｓまでの期間において、配線ＣＬ［１］乃至配線ＣＬ［２５］に第２データ（ニューロンの信号の値）として“－１”を入力している。また、図３８Ａのグラフの実線は、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［２５，１］のそれぞれに第１データ（重み係数）として“＋１”を保持した条件での計算結果であり、図３８Ａのグラフの破線は、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［２５，１］のそれぞれに第１データ（重み係数）として“－１”を保持した条件での計算結果である。
図３８Ａのグラフに示す実線のとおり、２５個の第１データ（重み係数）の“＋１”と、２５個の第２データ（ニューロンの信号の値）の“＋１”と、の積和の結果が２５に近い値となった。同様に、２５個の第１データ（重み係数）の“＋１”と、２５個の第２データ（ニューロンの信号の値）の“０”と、の積和の結果がほぼ０となり、また、２５個の第１データ（重み係数）の“＋１”と、２５個の第２データ（ニューロンの信号の値）の“－１”と、の積和の結果がほぼ－２５となった。
また、図３８Ａのグラフに示す破線のとおり、２５個の第１データ（重み係数）の“－１”と、２５個の第２データ（ニューロンの信号の値）の“＋１”と、の積和の結果が－２５に近い値となった。同様に、２５個の第１データ（重み係数）の“－１”と、２５個の第２データ（ニューロンの信号の値）の“０”と、の積和の結果がほぼ０となり、また、２５個の第１データ（重み係数）の“－１”と、２５個の第２データ（ニューロンの信号の値）の“－１”と、の積和の結果がほぼ２５となった。
上記の結果より、演算回路ＭＡＣ１Ａによる積和演算がほぼ正確に実現できているといえる。
図３８Ｂは、演算回路ＭＡＣ１ＡのメモリセルアレイＣＡの行数のｎを１、２、４、９、１６、２５として、それぞれの場合における積和演算の計算値を示したグラフである。条件ＣＮＤ１は、全ての第１データ（重み係数）を“＋１”とし、全ての第２データ（ニューロンの信号の値）を“＋１”とした場合の計算値の結果を示し、条件ＣＮＤ２は、全ての第１データ（重み係数）を“０”とし、全ての第２データ（ニューロンの信号の値）を“０”とした場合の計算値の結果を示し、条件ＣＮＤ３は、全ての第１データ（重み係数）を“－１”とし、全ての第２データ（ニューロンの信号の値）を“＋１”とした場合の計算値の結果を示している。
上記の結果より、演算回路ＭＡＣ１Ａによる積和演算が行数に比例していることがいえる。
図３９Ａ及び図３９Ｂは、演算回路ＭＡＣ１Ａに含まれているトランジスタＴｒ１２及びトランジスタＴｒ３１乃至トランジスタＴｒ３４に対して、製造プロセスにおける特性ばらつきを与えて、積の値がどの程度ばらついたかを示すヒストグラムである。具体的には、演算回路ＭＡＣ１ＡのメモリセルアレイＣＡのメモリセルＡＭを１行１列のマトリクスとして配置し（つまりｎ＝１とし）、メモリセルＡＭに含まれているトランジスタＴｒ１２及びトランジスタＴｒ３１乃至トランジスタＴｒ３４に特性ばらつきを与えて、それぞれの特性ばらつきに対して、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積を算出し、当該積の値のばらつきを図３９Ａ及び図３９Ｂにまとめている。
図３９Ａは、第１データ（重み係数）を“－１”とし、第２データ（ニューロンの信号の値）を“＋１”とした積のばらつきの度合いと、第１データ（重み係数）を“＋１”とし、第２データ（ニューロンの信号の値）を“－１”とした積のばらつきの度合いと、を示したヒストグラムである。また、図３９Ｂは、第１データ（重み係数）を“＋１”とし、第２データ（ニューロンの信号の値）を“＋１”とした積のばらつきの度合いと、第１データ（重み係数）を“－１”とし、第２データ（ニューロンの信号の値）を“－１”とした積のばらつきの度合いと、を示したヒストグラムである。
標準偏差をσとしたとき、図３９Ａ及び図３９Ｂのそれぞれに示すヒストグラムにおける３σは、０．１未満となった。つまり、演算回路ＭＡＣ１Ａを用いることで、トランジスタＴｒ１１に対して製造プロセスにおける特性ばらつきが発生しても、±１×±１の乗算の結果に表れるばらつきは、十分に許容範囲であるということがいえる。
次に、プログラム言語（Ｐｙｔｈｏｎ）を用いてニューラルネットワークの演算を全て計算機によって実行した場合と、図３７に示す演算回路ＭＡＣ１Ａを回路シミュレータによって構成して、シミュレーション上で演算回路ＭＡＣ１Ａを動作させてニューラルネットワークの演算を行った場合と、のそれぞれの推論精度を比較した結果について説明する。
本演算に用いるニューラルネットワークは、図３６に示す階層型のニューラルネットワークのモデルとして、入力層は７８４個のニューロンを有し、中間層は１００個のニューロンを有し、出力層は１０個のニューロンを有するものとした。また、入力層と中間層との間の重み係数とニューロンの出力信号との積和演算結果に施す活性化関数をシグモイド関数と、中間層と出力層とニューロンの出力信号との積和演算結果に施す活性化関数をソフトマックス関数とした。
また、当該ニューラルネットワークの学習には、ＭＮＩＳＴのデータセットのうち６０，０００個を用いた。また、テストとして、ニューラルネットワークの推論には、１０，０００個を用いた。
なお、重み係数については、あらかじめ、当該ニューラルネットワークを計算機上でプログラム言語（Ｐｙｔｈｏｎ）を用いて実装して、上述したＭＮＩＳＴのデータセット６０，０００個を用いた学習によって、取得した。
プログラム言語を用いて上述したニューラルネットワークの演算を全て計算機によって実行した場合、推論精度は９６．５２％であった。また、シミュレーション上で演算回路ＭＡＣ１Ａを動作させて上述したニューラルネットワークの演算を行った場合における推論精度は、９６．２５％であり、プログラム言語を用いたニューラルネットワークの演算での推論精度とほぼ同等の結果となった。
また、ニューラルネットワークの出力の結果を図４０Ａに示す。図４０Ａの左側のグラフは、回路シミュレータによって構成されたニューラルネットワークの演算が行われた結果であり、図４０Ａの右側のグラフは、プログラム言語（Ｐｙｔｈｏｎ）を用いて構成したニューラルネットワークの演算が行われた結果である。図４０Ａには、テスト用データ１０，０００個から一例として１００個の手書き文字（“０”乃至“９”の手書き文字がそれぞれ１０個）を各ニューラルネットワークの入力画像として与えたときの、出力層の各ニューロンの出力ＯＵＴ［０］乃至ＯＵＴ［９］を表している。それぞれのグラフの横軸は、“０”乃至“９”の手書き文字の入力を示しており、グラフの縦軸は、出力層のニューロンから出力された値（なお、それぞれのグラフの縦軸の範囲を－２０以上２０以下としている）を示している。
図４０Ａから、回路シミュレータによって構成されたニューラルネットワークを用いた、“０”乃至“９”の手書き文字の識別は、精度良く行われていることが分かる。また、回路シミュレータによって構成されたニューラルネットワークによる演算結果は、プログラム言語（Ｐｙｔｈｏｎ）を用いて構成したニューラルネットワークの場合と、ほぼ同様の結果となることが分かった。
また、テスト用データ１０，０００個（“０”乃至“９”の手書き文字がそれぞれ１０００個）を、回路シミュレータによって構成されたニューラルネットワーク、及びプログラム言語（Ｐｙｔｈｏｎ）を用いて構成したニューラルネットワークのそれぞれに入力したときの、それぞれの出力層のニューロンの出力ＯＵＴ［０］乃至ＯＵＴ［９］の値の相関を図４０Ｂに示す。図４０Ｂのそれぞれのグラフにおいて、横軸は、プログラム言語（Ｐｙｔｈｏｎ）を用いて構成したニューラルネットワークの出力層のニューロンから出力された値であって、縦軸は、回路シミュレータによって構成されたニューラルネットワークの出力層のニューロンから出力された値となっている。
図４０Ｂに示すグラフのそれぞれの相関係数は、次の表のとおりである。表より、ＯＵＴ［０］乃至ＯＵＴ［９］のそれぞれの相関係数は、０．９９以上となっている。
図４１には、上記の回路シミュレータによって構成されたニューラルネットワークにおける、出力層のニューロンの出力ＯＵＴ［０］乃至ＯＵＴ［９］の出力波形の一例を示している。入力信号に対する出力信号の遅延は４０ｎｓ程度であり、動作周波数は２５ＭＨｚ程度が期待できる。また、消費電力は１５．６ｍＷである。これらより、演算効率を見積もると、３．２ＴＯＰＳ／Ｗが得られる。
ＳＩＨ：システム、ＥＤ：電子機器、ＷＳＶ：電子機器、ＩＮＴＦＣ：入出力インターフェース、ＣＴＬ：制御部、ＰＴＮ：変換部、ＷＰＴＮ：変換部、ＤＴＢ１：データベース、ＤＴＢ２：データベース、ＷＤＴＢ１：データベース、ＷＤＴＢ２：データベース、ＭＰ：記憶部、ＩＮＦ：外部インターフェース、ＳＴＩ０１：ステップ、ＳＴＩ０２：ステップ、ＳＴＩ０３：ステップ、ＳＴＩ０４：ステップ、ＳＴＩ０５：ステップ、ＳＴＩ０６：ステップ、ＳＴＩ０７：ステップ、ＳＴＩ０８：ステップ、ＰＨ１：段階、ＰＨ２：段階、ＰＨ３：段階、ＰＨ４：段階、ＰＨ５：段階、ＰＨ６：段階、ＰＩＣ：画像、ＤＯＣ：文書ファイル、ＮＴＬ：ネットリスト、ＣＳＷ：名称、ＳＰＣ：スペース、ＣＮＰ：名称、ＰＫＥＤＮ：ネットリスト、ＰＫＰＮ：ネットリスト、ＨＳＣＮ：ネットリスト、ＨＳＰＮ：ネットリスト、ＰＫＥＤＤ：情報、ＰＫＰＤ：情報、ＨＳＣＤ：情報、ＨＳＰＤ：情報、ＳＲＣ１：第１の検索、ＳＲＣ２：第２の検索、ＳＲＣ３：第３の検索、ＭＡＣ１：演算回路、ＭＡＣ１Ａ：演算回路、ＭＡＣ２：演算回路、ＣＳ：電流源回路、ＣＳ１：電流源回路、ＣＳ２：電流源回路、ＣＭ：カレントミラー回路、ＣＭＳ：回路、ＣＡ：メモリセルアレイ、ＡＭ［１］：メモリセル、ＡＭ［２］：メモリセル、ＡＭｒｅｆ［１］：メモリセル、ＡＭｒｅｆ［２］：メモリセル、ＡＭＢ：メモリセル、ＷＤＤ：回路、ＣＬＤ：回路、ＷＬＤ：回路、ＯＦＳＴ：回路、ＡＣＴＶ：活性化関数回路、ＯＦＡＣ：回路、ＷＣＳ：回路、ＳＷＳ１：回路、ＳＷＳ２：回路、ＷＳＤ：回路、ＸＣＳ：回路、ＩＴＲＺ［１］：変換回路、ＩＴＲＺ［ｍ］：変換回路、ＢＬ：配線、ＢＬｒｅｆ：配線、ＷＤ：配線、ＷＤｒｅｆ：配線、ＩＬ：配線、ＩＬｒｅｆ：配線、ＷＬ［１］：配線、ＷＬ［２］：配線、ＷＬＢ：配線、ＣＬ［１］：配線、ＣＬ［２］：配線、ＣＬＢ：配線、ＯＬ：配線、ＮＩＬ：配線、ＶＲ：配線、ＶａＬ：配線、ＶｂＬ：配線、ＶｃＬ：配線、ＶｒｅｆＬ：配線、ＶＤＤＬ：配線、ＶＳＳＬ：配線、ＲＳＴ：配線、ＷＣＬ［１］：配線、ＷＣＬ［ｎ］：配線、ＷＳＬ［１］：配線、ＷＳＬ［ｍ］：配線、ＸＣＬ［１］：配線、ＸＣＬ［ｍ］：配線、ＶＥ：配線、ＳＷＬ１：配線、ＳＷＬ２：配線、ＢＧ：配線、ＶＨＥ：配線、ＶＬＥ：配線、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２３：トランジスタ、Ｔｒ３１：トランジスタ、Ｔｒ３２：トランジスタ、Ｔｒ３３：トランジスタ、Ｔｒ３４：トランジスタ、ＣＡ２：セルアレイ、ＩＭ［１，１］：セル、ＩＭ［ｍ，１］：セル、ＩＭ［１，ｎ］：セル、ＩＭ［ｍ，ｎ］：セル、Ｃ１：容量、Ｃ２：容量、Ｃ６：容量、Ｃ７：容量、ＳＷ１：スイッチ、ＳＷ２：スイッチ、ＳＷ３：スイッチ、ＳＷ４：スイッチ、ＲＥ：抵抗、Ｆ１：トランジスタ、Ｆ１ｍ：トランジスタ、Ｆ２：トランジスタ、Ｆ２ｍ：トランジスタ、Ｆ３［１］：トランジスタ、Ｆ３［ｎ］：トランジスタ、Ｆ４［１］：トランジスタ、Ｆ４［ｎ］：トランジスタ、Ｃ５：容量、Ｃ５ｍ：容量、ＮＰ：ノード、ＮＰｒｅｆ：ノード、ＮＭ［１］：ノード、ＮＭ［２］：ノード、ＮＭｒｅｆ［１］：ノード、ＮＭｒｅｆ［２］：ノード、Ｎａ：ノード、Ｎｂ：ノード、ＮＭＢ：ノード、ＮＮ［１，１］：ノード、ＮＮ［ｍ，１］：ノード、ＮＮ［１，ｎ］：ノード、ＮＮ［ｍ，ｎ］：ノード、ＮＮｒｅｆ［１］：ノード、ＮＮｒｅｆ［ｍ］：ノード、ＡＭＥ：乗算回路、ＣＡ３：セルアレイ、ＥＰ１：電極パッド、ＥＰ２：電極パッド、ＥＰ３：電極パッド、ＥＰ４：電極パッド、ＥＰ５：電極パッド、ＥＰ６：電極パッド、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ２－１：トランジスタ、Ｍ２－２：トランジスタ、ＣＰ：容量、ＢＷ：配線、ＶＸ：配線、ＶＹ：配線、ＷＷ：配線、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体
Claims (5)
- 第１電子機器を有し、
前記第１電子機器は、入出力インターフェースと、制御部と、第１変換部と、を有し、
前記入出力インターフェースは、前記制御部に電気的に接続され、
前記第１変換部は、前記制御部に電気的に接続されている、ＡＩシステムであって、
前記入出力インターフェースは、ユーザが操作することによって生成された入力データを前記制御部に送信する機能を有し、
前記制御部は、前記入力データを前記第１変換部に送信する機能を有し、
前記第１変換部は、ニューラルネットワークが構成された回路を有し、
前記第１変換部は、前記ニューラルネットワークによって前記入力データを第１ネットリストに変換する機能を有し、
前記入力データは、回路構成が描かれた回路図、又は前記回路構成が示された文書ファイルであり、
前記第１電子機器は、第１データベースと、第２データベースと、を有し、
前記第１データベースは、前記制御部に電気的に接続され、
前記第２データベースは、前記制御部に電気的に接続され、
前記第１データベースには、第２ネットリストが保存されており、
前記第２データベースには、前記第２ネットリストに紐付けされた文献データが保存されており、
前記制御部は、
前記第１データベースを対象に、前記第１ネットリストの回路構成の検索を行う機能と、
前記第１ネットリストの回路構成の検索において、前記第２ネットリストが見つかった場合に、
前記文献データを前記第２データベースから読み出して、前記入出力インターフェースに出力する機能と、を有する、
ＡＩシステム。 - 第１電子機器と、第２電子機器と、を有し、
前記第１電子機器は、入出力インターフェースと、制御部と、第１変換部と、を有し、
前記入出力インターフェースは、前記制御部に電気的に接続され、
前記第１変換部は、前記制御部に電気的に接続されている、ＡＩシステムであって、
前記入出力インターフェースは、ユーザが操作することによって生成された入力データを前記制御部に送信する機能を有し、
前記制御部は、前記入力データを前記第１変換部に送信する機能を有し、
前記第１変換部は、ニューラルネットワークが構成された回路を有し、
前記第１変換部は、前記ニューラルネットワークによって前記入力データを第１ネットリストに変換する機能を有し、
前記入力データは、回路構成が描かれた回路図、又は前記回路構成が示された文書ファイルであり、
前記第１電子機器は、外部インターフェースを有し、
前記第２電子機器は、第３データベースと、第４データベースと、を有し、
前記第３データベースは、前記外部インターフェースに電気的に接続され、
前記第４データベースは、前記外部インターフェースに電気的に接続され、
前記第３データベースには、第２ネットリストが保存されており、
前記第４データベースには、前記第２ネットリストに紐付けされた文献データが保存されており、
前記制御部は、前記外部インターフェースを介して、前記第２電子機器と通信を行って、
前記第３データベースを対象に、前記第１ネットリストの回路構成の検索を行う機能と、
前記第１ネットリストの回路構成の検索において、前記第３データベースから前記第２ネットリストが見つかった場合に、前記文献データを前記第４データベースから読み出して、前記入出力インターフェースに出力する機能と、を有する、
ＡＩシステム。 - 第１電子機器と、第２電子機器と、を有し、
前記第１電子機器は、入出力インターフェースと、制御部と、外部インターフェースと、を有し、
前記第２電子機器は、第２変換部を有し、
前記入出力インターフェースは、前記制御部に電気的に接続され、
前記外部インターフェースは、前記制御部と、前記第２電子機器の前記第２変換部に電気的に接続され、
前記入出力インターフェースは、ユーザが操作することによって生成された入力データを前記制御部に送信する機能を有し、
前記制御部は、前記入力データを、前記外部インターフェースを介して、前記第２電子機器の前記第２変換部に送信する機能を有し、
前記第２変換部は、ニューラルネットワークが構成された回路を有し、
前記第２変換部は、前記ニューラルネットワークによって前記入力データを第１ネットリストに変換する機能を有し、
前記制御部は、前記外部インターフェースを介して、前記第２電子機器から前記第１ネットリストを取得する機能を有し、
前記入力データは、回路構成が描かれた回路図、又は前記回路構成が示された文書ファイルである、
ＡＩシステム。 - 請求項３において、
前記第２電子機器は、第３データベースと、第４データベースと、を有し、
前記第３データベースは、前記外部インターフェースに電気的に接続され、
前記第４データベースは、前記外部インターフェースに電気的に接続され、
前記第３データベースには、第２ネットリストが保存されており、
前記第４データベースには、前記第２ネットリストに紐付けされた文献データが保存されており、
前記制御部は、前記外部インターフェースを介して、前記第２電子機器と通信を行って、
前記第３データベースを対象に、前記第１ネットリストの回路構成の検索を行う機能と、
前記第１ネットリストの回路構成の検索において、前記第３データベースから前記第２ネットリストが見つかった場合に、前記文献データを前記第４データベースから読み出して、前記入出力インターフェースに出力する機能と、を有する、
ＡＩシステム。 - 入出力インターフェースと、制御部と、第１変換部と、を有し、
前記第１変換部は、ニューラルネットワークが構成された回路を有し、
前記入出力インターフェースは、前記制御部に電気的に接続され、
前記第１変換部は、前記制御部に電気的に接続されている、ＡＩシステムの動作方法であって、
前記ＡＩシステムは、第１データベースと、第２データベースと、を有し、
前記第１データベースは、前記制御部に電気的に接続され、
前記第２データベースは、前記制御部に電気的に接続され、
前記第１データベースには、第２ネットリストが保存されており、
前記第２データベースには、前記第２ネットリストに紐付けされた文献データが保存されており、
第１乃至第６ステップを有し、
前記第１ステップは、ユーザによって作成された入力データが、前記制御部に入力されるステップを有し、
前記第２ステップは、前記第１変換部の前記ニューラルネットワークによって、前記入力データを第１ネットリストに変換するステップを有し、
前記第３ステップは、前記制御部を介して、前記入出力インターフェースに出力するステップを有し、
前記第４ステップは、前記第１データベースを対象に、前記第１ネットリストの回路構成の検索を行うステップを有し、
前記第５ステップは、前記第４ステップで前記第１データベースから前記第２ネットリストが見つかった場合に、前記文献データを前記第２データベースから読み出して、前記入出力インターフェースに出力するステップを有し、
前記第６ステップは、前記第４ステップで前記第１データベースから前記第２ネットリストが見つからなかった場合に、前記制御部が、前記第１ネットリストが前記第１データベースから見つからなかったという情報を前記入出力インターフェースに出力するステップを有する、
ＡＩシステムの動作方法。
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