JP6293085B2 - 半導体装置 - Google Patents
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Description
る。
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持
、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易では
ないという問題もある。
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
ば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間
にわたって情報を保持することが可能である。
トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不
揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き込み及
び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トラン
ジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用
トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き
込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させるこ
とで行う。また、読み出し用トランジスタとして、pチャネル型トランジスタを用いて、
読み出し電位を正の電位とする。
素子と、を含むメモリセルを有し、第1のトランジスタは、第1のゲート電極、第1のソ
ース電極、第1のドレイン電極及び第1のチャネル形成領域と、を有し、第2のトランジ
スタは、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び、第1のチャ
ネル形成領域とは異なる半導体材料を含んで構成された第2のチャネル形成領域と、を有
し、第1のゲート電極と、第2のドレイン電極と、容量素子の一方の電極と、は、電気的
に接続されて電荷が保持されるノードを構成する半導体装置である。
接続されたメモリセルと、を有し、メモリセルは、第1のゲート電極、第1のソース電極
、第1のドレイン電極、及び第1のチャネル形成領域を含むpチャネル型の第1のトラン
ジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び、第1のチ
ャネル形成領域とは異なる半導体材料を含んで構成された第2のチャネル形成領域を含む
第2のトランジスタと、容量素子と、を有し、第1のゲート電極と、第2のドレイン電極
と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、
第1の配線と、第1のソース電極とは、電気的に接続され、第2の配線と、第1のドレイ
ン電極とは、電気的に接続され、第3の配線と、第2のソース電極とは、電気的に接続さ
れ、第4の配線と、第2のゲート電極とは、電気的に接続され、第5の配線と、容量素子
の電極の他方とは電気的に接続された半導体装置である。
成されるのが好ましい。
とも一部と重畳して設けられるのが好ましい。
れていても良い。
タを用いても良い。
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば、エ
ネルギーギャップEgが3eVより大きい半導体材料)などを適用しても良い。
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、
電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持する
ことが可能である。
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。
が可能なトランジスタを用い、書き込み用トランジスタの酸化物半導体を用いたトランジ
スタと組み合わせることにより、半導体装置の動作(例えば、情報の読み出し動作)の高
速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジス
タにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現する
ことが可能である。
作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、十分
にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有す
る半導体装置を実現することができる。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
同を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図1を参照して説明する。なお、回路図においては、酸化物半導体を用いたトラ
ンジスタであることを示すために、OSの符号を併せて付す場合がある。
スタ160のソース電極とは、電気的に接続され、第2の配線(2nd Line)とト
ランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線(3
rd Line)とトランジスタ162のソース電極とは、電気的に接続され、第4の配
線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続されて
いる。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極
は、容量素子164の電極の一方と電気的に接続され、第5の配線(5th Line)
と、容量素子164の電極の他方は電気的に接続されている。
ランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さ
いという特徴を有している。このため、トランジスタ162をオフ状態とすることで、ト
ランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能であ
る。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与
えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトラ
ンジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。なお、
トランジスタ160にはpチャネル型トランジスタを用いるものとする。
。
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
ランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子1
64に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与え
られる(書き込み)。ここでは、異なる電位を与える二種類の電荷のいずれか一が与えら
れるものする(以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHと
いう)。なお、異なる三つまたはそれ以上の電位を与える電荷をそれぞれ適用して、記憶
容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態
となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ16
0のゲート電極に与えられた電荷が保持される(保持)。
電荷は長時間にわたって保持される。
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲー
ト電極に保持された電荷の量に応じて、第2の配線は異なる電位をとる。すなわち、トラ
ンジスタ160のコンダクタンスは、トランジスタ160のゲート電極(ノードFGとも
いえる)に保持される電荷によって制御される。
にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲ
ート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなる。例え
ば、書き込みにおいてQLが与えられた場合には、第5の配線の電位がV0(Vth_H
とVth_Lの中間の電位)となれば、トランジスタ160は「オン状態」となる。QH
が与えられた場合には、第5の配線の電位がV0となっても、トランジスタ160は「オ
フ状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報
を読み出すことができる。また、メモリセルをアレイ状に配置して用いる場合には、読み
出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずト
ランジスタ160が「オフ状態」となるような高電位を与えればよい。
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極および容量素子164に
与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位に
して、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下
において、トランジスタ162のドレイン電極(またはソース電極)とトランジスタ16
0のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ
162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノード
FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シ
リコン半導体で形成されるトランジスタの10万分の1以下であるため、トランジスタ1
62のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。
つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の
保持が可能な不揮発性の記憶装置を実現することが可能である。
アンペア)は1×10−21A)以下であり、容量素子164の容量値が10fF程度で
ある場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
ジスタにおいて指摘されているゲート絶縁膜(トンネル絶縁膜)の劣化という問題が存在
しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲ
ート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の
制限が存在しないことを意味するものである。また、従来のフローティングゲート型トラ
ンジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
が抵抗および容量を含むものとして、図1(A−2)のように考えることが可能である。
つまり、図1(A−2)では、トランジスタ160および容量素子164が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞ
れ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成
する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ
160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量)値に相当する。
効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリーク電流が十分に小
さい条件において、R1およびR2が、R1≧ROS(R1はROS以上)、R2≧RO
S(R2はROS以上)を満たす場合には、電荷の保持期間(情報の保持期間ということ
もできる)は、主としてトランジスタ162のオフ電流によって決定されることになる。
も、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外の
リーク電流(例えば、ソース電極とゲート電極の間において生じるリーク電流等)が大き
いためである。このことから、本実施の形態において開示する半導体装置は、R1≧RO
S(R1はROS以上)、およびR2≧ROS(R2はROS以上)の関係を満たすもの
であることが望ましいといえる。
C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の
配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える
電位間(例えば、読み出しの電位と、非読み出しの電位)の差を低く抑えることができる
ためである。
R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によっ
て制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚
さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
シュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される
電圧(メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差)の最
大値は、2段階(1ビット)の情報を書き込む場合、一つのメモリセルにおいて、5V以
下、好ましくは3V以下とすることができる。
成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁
層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2と
が、2・S2≧S1(2・S2はS1以上)、望ましくはS2≧S1(S2はS1以上)
を満たしつつ、C1≧C2(C1はC2以上)を実現することが容易である。すなわち、
容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容
易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフ
ニウムなどのhigh−k材料でなる膜、または酸化ハフニウムなどのhigh−k材料
でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは
15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr
2を3以上4以下程度とすることができる。
集積化が可能である。
ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすること
で、2段階(1ビット)の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え
、他の電位を与える電荷Qをトランジスタ160のゲート電極に与えることで、多値化を
実現することができる。この場合、比較的規模の大きい回路構成(例えば、15F2以上
50F2以下など:Fは最小加工寸法)を採用しても十分な記憶容量を確保することがで
きる。
次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2乃至図
4を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ(トラン
ジスタ162)にnチャネル型トランジスタを用い、読み出し用トランジスタ(トランジ
スタ160)にpチャネル型トランジスタを用いる場合を例に説明する。
2(A)中のメモリセル170の構成は、図1(A−1)と同様である。すなわち、図1
(A−1)における第2の配線が図2における読み出しビット線Dに相当し、図1(A−
1)における第3の配線が図2における書き込みビット線OSSに相当し、図1(A−1
)における第4の配線が図2における書き込みワード線OSGに相当し、図1(A−1)
における第5の配線が図2における書き込み及び読み出しワード線Cに相当する(図2(
B)参照)。ただし、図2(A)では、図1(A−1)における第1の配線であるソース
線SLは省略している。
、m本の書き込み及び読み出しワード線Cと、n本(nは2以上の整数)の書き込みビッ
ト線OSSと、n本の読み出しビット線Dと、メモリセル170が縦m個(行)×横n個
(列)のマトリクス状に配置されたメモリセルアレイと、昇圧回路180と、n本の書き
込みビット線OSS及びn本の読み出しビット線Dに接続する第1の駆動回路190と、
m本の書き込みワード線OSGおよびm本の書き込み及び読み出しワード線Cに接続する
第2の駆動回路192と、を有する。
アドレス選択信号端子A1等が接続されている。データ入力端子DINは、メモリセル1
70の列方向に書き込むデータが入力される端子であり、データ出力端子DOUTは、メ
モリセルの列方向に書き込まれたデータを出力する端子である。データ入力端子DIN及
びデータ出力端子DOUTは、第1の駆動回路190の回路構成によってそれぞれ複数本
有する場合がある。なお、データ入力端子DIN及びデータ出力端子DOUTを共通とす
ることも可能である。また、アドレス選択信号端子A1は、メモリセルの列方向のアドレ
スを選択する信号が入力される端子である。アドレス選択信号端子A1は、メモリセルの
列数や、第1の駆動回路190の回路構成によって複数本有する場合がある。
ス選択信号端子A2は、メモリセルの行方向のアドレスを選択する信号が入力される端子
である。アドレス選択信号端子A2は、メモリセルの行数や、第2の駆動回路192の回
路構成によって複数本有する場合がある。
トイネーブル信号と、リードイネーブル信号入力端子REから入力されるリードイネーブ
ル信号と、によって書き込みまたは読み出しの動作を判別し、判別した動作によって、書
き込みワード線OSG、書き込み及び読み出しワード線C、書き込みビット線OSS、ま
たは読み出しビット線Dに出力する信号を制御する。例えば、ライトイネーブル信号入力
端子WEにHigh電位が入力されると、書き込み動作を選択し、リードイネーブル信号
入力端子REにHigh電位が入力されると、読み出し動作を選択する。なお、選択され
る動作と電位の関係はこれに限られるものではない。
端子UCから入力される一定電位(例えば、電源電位VDD)を昇圧して、第2の駆動回
路192に該一定電位よりも高い電位(VH)を出力する。メモリセル170のノードF
Gに書き込む電位を、書き込みトランジスタのしきい値(Vth_OS)分降下させない
ようにするためには、書き込みワード線OSGの電位を、書き込みビット線OSSの電位
+Vth_OSよりも高くする必要がある。したがって、例えば、ノードFGに電源電位
VDDを書き込む場合には、VHをVDD+Vth_OS以上とする。ただし、ノードF
Gに書き込まれる電位がVth_OS分降下しても問題がない場合には、昇圧回路180
を設けなくとも良い。なお、本明細書において、トランジスタのしきい値とは、トランジ
スタがオン状態からオフ状態となるゲート電極とソース電極(またはドレイン電極)との
電位差をいう。
図1の場合と同様である。図3に、図2に係る半導体装置の書き込み及び読み出し動作に
係るタイミングチャートの例を示す。タイミングチャート中のWE、OSG等の名称は、
タイミングチャートに示す電位が与えられる配線または端子を示しており、同様の機能を
有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別して
いる。なお、ここでは説明を簡単にするため、メモリセル170が2(行)×2(列)に
配列された半導体装置を例に説明するが、開示する発明はこれに限られない。
”、1行2列目にデータ”0”、2行1列目にデータ”0”、2行2列目にデータ”1”
を書き込み、その後、読み出し期間において、書き込んだデータを読み出す場合の、各配
線の電位の関係を示すものである。
与える場合について説明するが、ノードFGに与える電位の関係はこれに限られない。ま
た、ノードFGに電位VDDを与えた場合に保持されるデータをデータ”1”、ノードF
Gに接地電位GNDを与えた場合に保持されるデータをデータ”0”とする。また、図3
には図示しないが、ソース線SLの電位はVDDまたはVDDより幾らか低い電位(VD
DL)とする。ただし、動作に問題がなければ、ソース線SLの電位を一時的に変化させ
ても良い。
みが行える状態にする。なお、図3において、REBは、REから入力される信号を反転
させた信号である。
のタイミングに合わせて、すなわち、OSG_1が高電位となり、C_1が低電位となる
タイミングに合わせて、OSS_1をVDDとし、OSS_2をGNDとする。また、2
行目1列目にデータ”0”、2行目2列目にデータ”1”を書き込むため、2行目選択の
タイミングに合わせて(すなわち、OSG_2が高電位となり、C_2が低電位となるタ
イミングに合わせて)、OSS_1をGNDとし、OSS_2をVDDとする。なお、昇
圧回路180を用いる場合には、OSG_1及びOSG_2の高電位は、VDD+Vth
_OS以上の昇圧回路出力電位VHとなる。
OSG_2)の信号入力期間と同期間以上とするのが好ましい。OSSの立ち下がりがO
SGより早いと、メモリセル170への書き込みが不十分となる可能性があるためである
。または、例えば、OSSに遅延回路を接続するなどして、OSSの信号入力をOSGの
信号入力より遅らせてもよい。なお、D_1およびD_2の電位は、書き込み期間には問
題とならない(高電位であっても良いし低電位であっても良い)。
出しが行える状態にする。第2の駆動回路192は、アドレス入力信号に応じた行選択信
号をOSG(OSG_1及びOSG_2)と、C(C_1及びC_2)とに出力する。C
_1及びC_2は、メモリセル行を選択時に低電位、非選択時に高電位となり、OSG_
1及びOSG_2は、選択、非選択に関わらず低電位となる。なお、OSS_1およびO
SS_2の電位は、読み出し時には問題とならない。
るデータに応じた電位が与えられる。選択されたメモリセルにデータ”1”が書き込まれ
ている場合は、トランジスタ160がオフ状態となるため、D_1またはD_2にはGN
Dが与えられる。選択されたメモリセルにデータ”0”が書き込まれている場合は、トラ
ンジスタ160がオン状態となるため、D_1またはD_2にはVDDが与えられる。な
お、書き込み時において、D_1およびD_2はVDDとなるか、または、VDD及びG
NDのどちらとも接続されていないハイインピーダンスとなる。
る。読み出し期間においては、REが高電位となり、クロックドインバータが動作状態と
なるため、D_1またはD_2にはVDDが与えられた場合、クロックドインバータには
高電位が入力され、出力DOUTは低電位となる。D_1またはD_2にはGNDが与え
られた場合、クロックドインバータには低電位が入力され、出力DOUTは高電位となる
。
する必要がある。ここで、読み出しトランジスタにnチャネル型トランジスタを用いると
、読み出しトランジスタのゲート電極の電位が読み出しトランジスタのしきい値より高く
なってしまった場合に、書き込み及び読み出しワード線Cを0Vとしても全てのメモリセ
ルをオフ状態にできるとは限らないため、非選択行の書き込み及び読み出しワード線Cに
負電位を供給する必要がある。
ジスタを用いているため、非選択行の書き込み及び読み出しワード線Cを高電位とするこ
とでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて負
電位を生成する電源を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を
小型化することができる。
成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能で
ある。
宜組み合わせて用いることができる。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図5乃至図9を参照して説明する。
図5は、半導体装置の構成の一例である。図5(A)には、半導体装置の断面を、図5(
B)には、半導体装置の平面を、それぞれ示す。ここで、図5(A)は、図5(B)のA
1−A2およびB1−B2における断面に相当する。図5(A)および図5(B)に示さ
れる半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に
第2の半導体材料を用いたトランジスタ162を有するものである。ここで、トランジス
タ160にはpチャネル型トランジスタを用いるものとする。また、第1の半導体材料と
第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸
化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物半導体と
することができる。酸化物半導体以外の材料としては、例えば、シリコン、ゲルマニウム
、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単
結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、十分
な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。
一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能
とする。
電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるか
ら、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成を
ここで示すものに限定する必要はない。
00に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設け
られた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネ
ル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けら
れたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。
れており、トランジスタ160を覆うように絶縁層128および絶縁層130が設けられ
ている。なお、高集積化を実現するためには、図5に示すようにトランジスタ160がサ
イドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160
の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不
純物濃度が異なる領域を含む不純物領域120を設けても良い。
びドレイン電極142bと、ソース電極142a及びドレイン電極142bと電気的に接
続されている酸化物半導体層144と、ソース電極142a、ドレイン電極142b、酸
化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体
層144と重畳するように設けられたゲート電極148aと、ソース電極142aと酸化
物半導体層144との間の、ゲート電極148aと重畳する領域の絶縁層143aと、ド
レイン電極142bと酸化物半導体層144との間の、ゲート電極148aと重畳する領
域の絶縁層143bと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極
との間の容量を低減するためには、絶縁層143aおよび絶縁層143bを設けることが
望ましいが、絶縁層143aおよび絶縁層143bを設けない構成とすることも可能であ
る。
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3
以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017a
toms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次
イオン質量分析法(SIMS:Secondary Ion Mass Spectro
scopy)で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層144では、水素等のドナーに起因するキャリア濃度が1×1
012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45
×1010/cm3未満となる。例えば、室温(25℃)でのオフ電流(ここでは、単位
チャネル幅(1μm)あたりの値)は100zA(1zA(ゼプトアンペア)は1×10
−21A)以下、望ましくは10zA以下となる。このように、i型化(真性化)または
実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトラン
ジスタ162を得ることができる。
るために、島状に加工された酸化物半導体層144を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層144の汚染を防止できる。
縁層146、および電極148b、で構成される。すなわち、ソース電極142aは、容
量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極
として機能することになる。
せることにより、ソース電極142aと、電極148bとの間の絶縁性を十分に確保する
ことができる。もちろん、十分な容量を確保するために、酸化物半導体層144を有しな
い構成の容量素子164を採用しても良い。また、絶縁層143aと同様に形成される絶
縁層を有する構成の容量素子164を採用しても良い。さらに、容量が不要の場合は、容
量素子164を設けない構成とすることも可能である。
ドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極142
a、ドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層14
4の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は
、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する
層(例えば、ソース電極142a)を、その断面(基板の表面と直交する面)に垂直な方
向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をFとして、メモリセルの占める面積を15
F2以上25F2以下程度とすることが可能である。
縁層150上には絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層
150、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152
上には電極154と接続する配線156が形成される。なお、図5では電極154を用い
て、ドレイン電極142bと、配線156とを接続しているが、開示する発明はこれに限
定されない。例えば、配線156を直接、ドレイン電極142bに接触させても良い。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図6および図7を参照して説明し、その後、上部の
トランジスタ162および容量素子164の作製方法について図8および図9を参照して
説明する。
まず、半導体材料を含む基板100を用意する(図6(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、
「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI基
板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のもの
が含まれるものとする。
合には、半導体装置の読み出し動作を高速化することができるため好適である。
を形成する(図6(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シ
リコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工
程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与
する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半
導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素な
どを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素
、アルミニウム、ガリウムなどを用いることができる。
ない領域(露出している領域)の、基板100の一部を除去する。これにより他の半導体
領域と分離された半導体領域104が形成される(図6(B)参照)。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図6(C)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、CMP(化学的機械的研磨)などの研磨処理やエッチン
グ処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、ま
たは、素子分離絶縁層106の形成後には、上記保護層102を除去する。
成する。
熱酸化処理や熱窒化処理など)によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、X
eなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。もちろん、CVD法やスパッタ法等を用いて絶縁層を形成しても良い。当
該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アル
ミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(
x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x
>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy
Nz(x>0、y>0、z>0))等を含む単層構造または積層構造とすることが望まし
い。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以
上50nm以下とすることができる。
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッ
タ法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態で
は、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする
。
、ゲート電極110を形成する(図6(C)参照)。
て、チャネル形成領域116および不純物領域120を形成する(図6(D)参照)。こ
こで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化
される場合には、その濃度を高くすることが望ましい。
濃度で添加された不純物領域を形成しても良い。
7(A)参照)。当該金属層122は、真空蒸着法やスパッタ法、スピンコート法などの
各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成
する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成
することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タング
ステン、ニッケル、コバルト、白金等がある。
純物領域120に接する金属化合物領域124が形成される(図7(A)参照)。なお、
ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属
層122と接触する部分にも、金属化合物領域が形成されることになる。
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。
形成する(図7(B)参照)。絶縁層128や絶縁層130は、酸化シリコン、酸窒化シ
リコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する
ことができる。特に、絶縁層128や絶縁層130に誘電率の低い(low−k)材料を
用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能にな
るため好ましい。なお、絶縁層128や絶縁層130には、これらの材料を用いた多孔性
の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が
低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶
縁層128や絶縁層130は、ポリイミド、アクリル等の有機絶縁材料を用いて形成する
ことも可能である。なお、ここでは、絶縁層128と絶縁層130の積層構造としている
が、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層
構造としても良い。
7(B)参照)。このようなトランジスタ160は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。
ンジスタとして用いることで、メモリセルにおいて読み出し動作に負電位を生成する電源
を設ける必要がなくなる。したがって、消費電力を削減し、且つ半導体装置を小型化する
ことができる。また、読み出しに負電位を用いる場合と比較して高速に動作させることが
可能となる。
や絶縁層130にCMP処理を施して、ゲート電極110の上面を露出させる(図7(C
)参照)。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチ
ング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるた
めに、絶縁層128や絶縁層130の表面は可能な限り平坦にしておくことが望ましい。
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
次に、ゲート電極110、絶縁層128、絶縁層130などの上に導電層を形成し、該導
電層を選択的にエッチングして、ソース電極142a、ドレイン電極142bを形成する
(図8(A)参照)。
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用
いてもよい。
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極142a、およびドレイン電極142bへの加工が容易であるというメリッ
トがある。
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3−SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3−ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば
、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極14
2bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲー
ト絶縁層146の被覆性を向上し、段切れを防止することができる。
42bの下端部の間隔によって決定される。なお、チャネル長(L)が25nm未満のト
ランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm以上数10n
m以下と波長の短い超紫外線(Extreme Ultraviolet)を用いるのが
望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成さ
れるトランジスタのチャネル長(L)を、10nm以上1000nm(1μm)以下とす
ることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって
、半導体装置の消費電力を低減することも可能である。
。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。
143bを、それぞれ形成する(図8(B)参照)。絶縁層143aおよび絶縁層143
bは、ソース電極142aや、ドレイン電極142bを覆う絶縁層を形成した後、当該絶
縁層を選択的にエッチングすることにより形成できる。また、絶縁層143aおよび絶縁
層143bは、後に形成されるゲート電極の一部と重畳するように形成する。このような
絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量
を低減することが可能である。
化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁
層143aや絶縁層143bに誘電率の低い(low−k)材料を用いることで、ゲート
電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になる
ため好ましい。なお、絶縁層143aや絶縁層143bには、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低
減することが可能である。
では、絶縁層143aおよび絶縁層143bを形成するのが好適であるが、当該絶縁層を
設けない構成とすることも可能である。
形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成
する(図8(C)参照)。
含有する。例えば、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三元系金
属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−
O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系や、
二元系金属酸化物であるIn−Zn−O系、In−Ga−O系、Sn−Zn−O系、Al
−Zn−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、In−O系
、Sn−O系、Zn−O系などを用いて形成することができる。また、上記酸化物半導体
にInとGaとSnとZn以外の元素、例えばSiO2を含ませてもよい。
a)、亜鉛(Zn)を有する酸化物半導体、という意味であり、その組成比は問わない。
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
m(m>0)で表記されるものがある。また、Gaに代えてMを用い、InMO3(Zn
O)m(m>0)のように表記される酸化物半導体材料がある。ここで、Mは、亜鉛(Z
n)、ガリウム(Ga)、アルミニウム(Al)、鉄(Fe)、ニッケル(Ni)、マン
ガン(Mn)、コバルト(Co)などから選ばれた一の金属元素または複数の金属元素を
示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、
GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶
構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
1:x:y(xは0以上、yは0.5以上5以下)の組成比を有するものを用いるのが好
適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成
比を有するターゲットなどを用いることができる。また、In2O3:Ga2O3:Zn
O=1:1:1[mol数比]の組成比を有するターゲットや、In2O3:Ga2O3
:ZnO=1:1:4[mol数比]の組成比を有するターゲットを用いることもできる
。
成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O3
:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に
換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1
5:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)と
する。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比が
In:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
物ターゲットを用いるスパッタ法により形成することとする。
さらに好ましくは99.9%以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下(望ま
しくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適である
。
持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上400℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温(25℃±10℃)としてもよい。そして、処理室内の水分を除去しつつ、水素
や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を
形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層
に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することが
できる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好まし
い。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用い
ることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよ
い。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去するこ
とができるため、酸化物半導体層中の不純物濃度を低減できる。
0mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素100
%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴンの混合
雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源を用いる
と、形成時に発生する粉状物質(パーティクル、ゴミともいう)を低減でき、膜厚分布も
均一となるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好ましく
は1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような
厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可
能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚
さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
ズマを発生させる逆スパッタを行い、形成表面(例えば絶縁層130の表面)の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させること
によってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法とし
ては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などに
よる雰囲気を適用してもよい。
第1の熱処理によって酸化物半導体層中の、過剰な水素(水や水酸基を含む)を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第1の熱処理の温度は、例えば、300℃以上550℃未満、または400℃以上50
0℃以下とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
によって、被処理物を加熱する装置を用いても良い。例えば、GRTA(Gas Rap
id Thermal Anneal)装置、LRTA(Lamp Rapid The
rmal Anneal)装置等のRTA(Rapid Thermal Anneal
)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。
GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し
、ソース電極142aと重畳する領域に電極148bを形成する(図8(D)参照)。
ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfS
ixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixO
yNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(Hf
AlxOyNz(x>0、y>0、z>0))、などを含むように形成するのが好適であ
る。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、そ
の厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を
確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm
以上100nm以下、好ましくは10nm以上50nm以下とすることができる。
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、
y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(
x>0、y>0、z>0))、などの高誘電率(high−k)材料を用いると良い。h
igh−k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、high−k材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。
半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、
プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極1
42aなどの場合と同様であり、これらの記載を参酌できる。
0および絶縁層152を形成する(図9(A)参照)。絶縁層150および絶縁層152
は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒
化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む
材料を用いて形成することができる。
性の構造など)を用いることが望ましい。絶縁層150や絶縁層152の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
る発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層152上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層152の平坦化は、CMP(化学的機械的研磨)などの方法を用いて行う
ことができる。
で達する開口を形成する(図9(B)参照)。当該開口の形成は、マスクなどを用いた選
択的なエッチングにより行われる。
6を形成する(図9(C)参照)。
した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被
形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここではドレイン電極14
2b)との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
ように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄
く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のC
MP処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、そ
の表面の平坦性を向上させることができる。このように、電極154を含む表面を平坦化
することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成す
ることが可能となる。
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
142aなどと同様である。
容量素子164が完成する(図9(C)参照)。
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1
×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。
そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ16
2の室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は
100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは10zA
以下となる。
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。
宜組み合わせて用いることができる。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図10を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯
電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含
む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレ
ビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
表示部703、キーボード704などによって構成されている。筐体701と筐体702
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725お
よび表示部727が設けられている。筐体721と筐体723は、軸部737により接続
されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は
、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体
723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのた
め、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
が十分に低減された電子書籍が実現される。
いる。さらに、筐体740と筐体741は、スライドし、図10(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作
キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子74
8などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749
、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵さ
れている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
などで構成されている。テレビジョン装置の操作は、筐体771が備えるスイッチや、リ
モコン操作機780により行うことができる。筐体771およびリモコン操作機780に
は、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよ
び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレ
ビジョン装置が実現される。
載されている。このため、消費電力を低減した電子機器が実現される。
果について説明する。
を考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定
を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図11に示す
。図11において、横軸はゲート電圧VG、縦軸はドレイン電流IDである。ドレイン電
圧VDが+1Vまたは+10Vの場合、ゲート電圧VGが−5Vから−20Vの範囲では
、トランジスタのオフ電流は、検出限界である1×10−12A以下であることがわかっ
た。また、トランジスタのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)
は1aA/μm(1×10−18A/μm)以下となることがわかった。
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である1×10−12A以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値(上記測定における測定
器の検出限界以下の値)を求めた結果について説明する。
0は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806
、トランジスタ808を有する。トランジスタ804、トランジスタ805、トランジス
タ806、トランジスタ808には、高純度化された酸化物半導体を用いたトランジスタ
を適用した。
容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の
一方は、電源(V2を与える電源)に接続されている。また、トランジスタ804のソー
ス端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端
子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接
続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、ト
ランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲー
ト端子は、電源(V1を与える電源)に接続されている。また、トランジスタ805のソ
ース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン
端子の他方とは、接続され、出力端子となっている。
態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、ト
ランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。
また、出力端子からは電位Voutが出力される。
期期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン状態
とする電位Vext_b1を入力して、トランジスタ804のソース端子またはドレイン
端子の他方と接続されるノード(つまり、トランジスタ808のソース端子およびドレイ
ン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端子に
接続されるノード)であるノードAに電位V1を与える。ここで、電位V1は、例えば高
電位とする。また、トランジスタ804はオフ状態としておく。
Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808
をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ
状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期期間が
終了する。初期期間が終了した状態では、ノードAとトランジスタ804のソース電極及
びドレイン電極の一方との間に電位差が生じ、また、ノードAとトランジスタ808のソ
ース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジスタ
804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生する
。
804のソース端子またはドレイン端子の一方の端子の電位(つまりV2)、および、ト
ランジスタ808のソース端子またはドレイン端子の他方の端子の電位(つまりV1)は
低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しない(フロ
ーティング状態とする)。これにより、トランジスタ804に電荷が流れ、時間の経過と
共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変
動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動す
る。
(タイミングチャート)を図13に示す。
ような電位(高電位)とする。これによって、ノードAの電位はV2すなわち低電位(V
SS)となる。なお、ノードAに低電位(VSS)を与えるのは必須ではない。その後、
電位Vext_b2を、トランジスタ804がオフ状態となるような電位(低電位)とし
て、トランジスタ804をオフ状態とする。そして、次に、電位Vext_b1を、トラ
ンジスタ808がオン状態となるような電位(高電位)とする。これによって、ノードA
の電位はV1、すなわち高電位(VDD)となる。その後、電位Vext_b1を、トラ
ンジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローテ
ィング状態となり、初期期間が終了する。
またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V
2を低電位(VSS)とする。ただし、出力電位Voutを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にV1を高電位(VDD)とするこ
とがある。なお、V1を高電位(VDD)とする期間は、測定に影響を与えない程度の短
期間とする。
保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジ
スタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Voutの電位も変化することとなる。
おく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上
述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表す
ことができる。
数(const)を用いて、次式のように表される。ここで、ノードAに接続される容量
CAは、容量素子802の容量と他の容量の和である。
時間微分であるから、ノードAの電流IAは次式のように表される。
ドAの電流IAを求めることができる。
ーク電流(オフ電流)を測定することができる。
物半導体を用いてトランジスタ804、トランジスタ805、トランジスタ806、トラ
ンジスタ808を作製した。また、並列された各測定系800において、容量素子802
の各容量値を、100fF、1pF、3pFとした。
おいては、電位V1を原則としてVSSとし、10secから300secの範囲ごとに
、100msecの期間だけVDDとしてVoutを測定した。また、素子に流れる電流
Iの算出に用いられるΔtは、約30000secとした。
図14より、時間の経過にしたがって、電位が変化している様子が確認できる。
なお、図15は、ソース−ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図
15から、ソース−ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmで
あることが分かった。また、ソース−ドレイン電圧が3.1Vの条件において、オフ電流
は10zA/μm以下であることが分かった。なお、1zAは10−21Aを表す。
図16に示す。図16は、85℃の温度環境下におけるソース−ドレイン電圧Vと、オフ
電流Iとの関係を表すものである。図16から、ソース−ドレイン電圧が3.1Vの条件
において、オフ電流は100zA/μm以下であることが分かった。
流が十分に小さくなることが確認された。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
122 金属層
124 金属化合物領域
128 絶縁層
130 絶縁層
142a ソース電極
142b ドレイン電極
143a 絶縁層
143b 絶縁層
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 電極
150 絶縁層
152 絶縁層
154 電極
156 配線
160 トランジスタ
162 トランジスタ
164 容量素子
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
800 測定系
802 容量素子
804 トランジスタ
805 トランジスタ
806 トランジスタ
808 トランジスタ
Claims (1)
- 第1のトランジスタと、第2のトランジスタと、容量素子、第1の導電層と、第2の導電層と、第3の導電層とを有し、
前記第2のトランジスタのソース電極又はドレイン電極の一方は、前記容量素子の一方の電極と、前記第1のトランジスタのゲート電極と電気的に接続され、
前記第1のトランジスタは、第1のチャネル形成領域を有し、
前記第2のトランジスタは、第2のチャネル形成領域を有し、
前記第1のチャネル形成領域と、前記第2のチャネル形成領域とは、互いに異なる半導体材料を有し、
前記第1のトランジスタは、pチャネル型のトランジスタであり、
前記第2のトランジスタは、Inと、Gaと、Znと、を有する酸化物半導体を有し、
前記第1の導電層は、前記第1のトランジスタのゲート電極として機能する領域を有し、
前記第2の導電層は、前記第2のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
前記第3の導電層は、前記容量素子の他方の電極として機能する領域を有し、
前記第1の導電層は、前記第2の導電層と重なる領域を有し、
前記第2の導電層は、前記第3の導電層と重なる領域を有し、
前記第2のトランジスタのオフ電流は、10zA/μm以下であることを特徴とする半導体装置。
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