JP2023041759A - 撮像装置 - Google Patents

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insulator
layer
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義元 黒川
Yoshimoto Kurokawa
達則 井上
Tatsunori Inoue
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Semiconductor Energy Laboratory Co Ltd
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Abstract

【課題】消費電力が低減された撮像装置を提供する。【解決手段】撮像装置は、撮像部と、エンコーダと、を有する。撮像部で取得した第１画像データはエンコーダに送信される。エンコーダは、ニューラルネットワークを構成する第１回路を有し、第１回路は、当該ニューラルネットワークによる特徴抽出を第１画像に施して、第２画像データを生成する。なお、第１回路が重みフィルタを用いた畳み込み処理を行う機能を有することによって、エンコーダは畳み込みニューラルネットワークの計算を行うことができる。【選択図】図１

Description

本発明の一態様は、撮像装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像
装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それら
の検査方法、またはそれらのシステムを一例として挙げることができる。
固体撮像素子を用いた撮像装置の性能が向上し、高感度の銀塩フィルムを用いる場合と
同様に低照度環境でも十分な画質が得られるようになってきている。また、基板上に形成
された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば
、酸化物半導体を有するトランジスタを画素回路に用いる構成の撮像装置が特許文献１に
開示されている。
また、当該固体撮像素子を含む半導体装置、及び電子機器に対して、人工ニューラルネ
ットワークを利用した人工知能を付する開発が進められている。人工ニューラルネットワ
ークは、神経回路網をモデルにした情報処理システムであり、人工ニューラルネットワー
クを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現
できると期待されている。
特に、特許文献２には、チャネル形成領域に酸化物半導体を有するトランジスタを用い
た記憶装置によって、人工ニューラルネットワークの計算に用いる重みデータを保持する
発明が開示されている。
特開２０１１－１１９７１１号公報 米国特許公開第２０１６／０３４３４５２号公報
ところで、テレビジョン（ＴＶ）などに含まれる表示装置の高精細化が進んでおり、当
該表示装置に表示する画像データも高精細であることが望まれている。高精細な画像デー
タを取得するためには、高精細な撮像装置を用いる必要がある。
しかし、撮像装置及び当該撮像装置を有する電子機器の小型化が進む一方、取得する画
像データのデータ容量は、表示装置の高精細化に伴って、大きくなる傾向がある。特に、
データ容量の大きい画像データを転送するには、回路及び配線の数を増やす必要があり、
これが撮像装置及び電子機器の小型化を妨げる要因となっている。
本発明の一態様は、新規な撮像装置を提供することを課題の一つとする。又は、本発明
の一態様は、新規な撮像装置を有する電子機器を提供することを課題の一とする。
又は、本発明の一態様は、回路面積が小さい撮像装置を提供することを課題の一とする
。又は、本発明の一態様は、消費電力が低減された撮像装置を提供することを課題の一と
する。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの
課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題
の全てを解決する必要はない。
（１）
本発明の一態様は、撮像部と、エンコーダと、を有する撮像装置であって、撮像部は、
撮像によって第１画像データを生成する機能を有し、エンコーダは、第１ニューラルネッ
トワークを構成する第１回路を有し、第１回路は、第１ニューラルネットワークによる特
徴抽出を第１画像データに施して、第２画像データを生成する機能を有することを特徴と
する撮像装置である。
（２）
又は、本発明の一態様は、（１）に記載の構成において、第１ニューラルネットワーク
は、重みフィルタを用いて畳み込み処理を行う機能を有することを特徴とする撮像装置で
ある。
（３）
又は、本発明の一態様は、（２）に記載の構成において、シフトレジスタを有し、エン
コーダは、メモリセルアレイを有し、シフトレジスタの入力端子は、撮像部と電気的に接
続され、シフトレジスタの出力端子は、メモリセルアレイと電気的に接続され、メモリセ
ルアレイは、重みフィルタのフィルタ値を格納する機能を有し、シフトレジスタは、第１
画像データを撮像部の画素領域ごとに順次メモリセルアレイに出力する機能を有し、畳み
込み処理には、第１画像データとフィルタ値を用いた積和演算が含まれることを特徴とす
る撮像装置である。
（４）
又は、本発明の一態様は、（３）に記載の構成において、撮像部は、ｎ行ｍ列（ｎ、ｍ
は１以上の整数である。）の画素を有し、撮像部は、撮像によって画素が画素データを取
得することで、第１画像データを生成する機能を有し、画素領域は、ｔ行ｓ列（ｔは１以
上ｎ以下の整数であり、ｓは１以上ｍ以下の整数である。）の画素を有し、シフトレジス
タは、ｔ×ｍ段の保持回路を有し、シフトレジスタは、画素領域に含まれるｔ×ｓ個の画
素データを、メモリセルアレイに一括で出力する機能を有することを特徴とする撮像装置
である。
（５）
又は、本発明の一態様は、（３）、又は（４）に記載の構成において、メモリセルアレ
イは、第１トランジスタを有し、第１トランジスタは、チャネル形成領域に金属酸化物を
有することを特徴とする撮像装置である。
（６）
又は、本発明の一態様は、（１）乃至（５）のいずれか一に記載の撮像装置と、デコー
ダと、を有する電子機器であって、デコーダは、第２ニューラルネットワークを構成する
第２回路を有し、第２回路は、第１回路と電気的に接続され、第２回路は、第２画像デー
タに対して、第２ニューラルネットワークによる復元処理を施して、第３画像データを生
成する機能を有することを特徴とする電子機器である。
（７）
又は、本発明の一態様は、（６）に記載の構成において、表示装置を有することを特徴
する、電子機器である。
本発明の一態様によって、新規な撮像装置を提供することができる。又は、本発明の一
態様によって、新規な撮像装置を有する電子機器を提供することができる。
又は、本発明の一態様によって、回路面積が小さい撮像装置を提供することができる。
又は、本発明の一態様によって、消費電力が低減された撮像装置を提供することができる
。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの
効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果
を有さない場合もある。
電子機器の構成例を示すブロック図。 回路の構成例を示すブロック図。 ＣＮＮの構成例を示す図。 画素及びフィルタの構成例を示す図。 畳み込み処理の例を示す図。 畳み込み処理の例を示す図。 特徴マップの構成例を示す図。 回路の一例を示す図。 回路の一例を示す図。 回路の一例を示す図。 回路の一例を示す図。 階層型の人工ニューラルネットワークの一例を示す図。 階層型の人工ニューラルネットワークの一例を示す図。 階層型の人工ニューラルネットワークの一例を示す図。 回路の構成例を説明する図。 回路の構成例を示すブロック図。 積和演算回路の構成例を示すブロック図と回路図。 プログラマブルスイッチについて説明するブロック図と回路図。 回路の構成例を示すブロック図。 回路の構成例を示すブロック図。 回路の構成例を示すブロック図。 回路の構成例を示すブロック図。 積和演算回路の構成例を示すブロック図。 積和演算回路が有する回路の構成例を示す回路図。 積和演算回路の動作例を示すタイミングチャート。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 トランジスタの構成例を示す上面図および断面図。 トランジスタの構成例を示す断面図。 金属酸化物の原子数比の範囲を説明する図。 トランジスタの構成例を示す上面図および断面図。 画素回路を説明する図、および撮像の動作を説明するタイミングチャート。 撮像装置の画素の構成を示す図、および撮像装置のブロック図。 撮像装置の構成を示す断面図。 撮像装置の構成を示す断面図。 撮像装置の構成を示す断面図。 撮像装置を収めたパッケージの斜視図。 電子機器の構成例を示す図。
本明細書などにおいて、人工ニューラルネットワーク（ＡＮＮ、以後、ニューラルネッ
トワークと呼称する。）とは、生物の神経回路網を模したモデル全般を指す。一般的には
、ニューラルネットワークは、ニューロンを模したユニット同士が、シナプスを模したユ
ニットを介して、互いに結合された構成となっている。
シナプスの結合の強度（ニューロン同士の結合強度、又は重み係数ともいう。）は、ニ
ューラルネットワークに既存の情報を与えることによって、変化させることができる。こ
のように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学
習」と呼ぶ場合がある。
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何ら
かの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができ
る。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づい
て新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型など
が挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネ
ットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「
ディープラーニング」と呼称する。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用
、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構
成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ（又はＯ
Ｓトランジスタ）と記載する場合においては、金属酸化物または酸化物半導体を有するト
ランジスタと換言することができる。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、及び電子機器について説明する
。
図１は、本発明の一態様である電子機器の構成例を示したブロック図である。電子機器
１０は、本発明の一態様の半導体装置である撮像装置２０と、周辺回路３０と、表示装置
５０と、を有する。
撮像装置２０は、撮像部２１と、インターフェース２２と、制御部２４と、を有する。
インターフェース２２は、回路２２ａと、エンコーダＡＩＥと、を有する。
周辺回路３０は、デコーダＡＩＤと、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ）３１と、記憶部３３と、記憶部３４と、を有する。
なお、電子機器は、ＮＮ（Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）回路４０を構成する要素を
含んでおり、撮像装置２０が有するエンコーダＡＩＥと、周辺回路３０が有するデコーダ
ＡＩＤと、は、ＮＮ回路４０に含まれている。エンコーダＡＩＥ及びデコーダＡＩＤの詳
細については、後にＮＮ回路４０と併せて説明する。
撮像部２１は、回路２２ａと電気的に接続され、回路２２ａは、エンコーダＡＩＥと電
気的に接続されている。エンコーダＡＩＥは、デコーダＡＩＤと電気的に接続されている
。デコーダＡＩＤは、ＧＰＵ３１と電気的に接続され、ＧＰＵ３１は、表示装置５０と電
気的に接続されている。記憶部３３は、ＧＰＵ３１と電気的に接続され、記憶部３４は、
ＧＰＵ３１と電気的に接続されている。
＜撮像装置２０＞
ここで、撮像装置２０が有する構成要素について説明する。
撮像部２１は、外部の背景、被写体などを撮像することで、撮像された対象（ｓｕｂｊ
ｅｃｔ）を画像データに変換して、電子機器１０に取り込む機能を有する。なお、撮像部
２１が有する画素については、実施の形態６で詳述する。
回路２２ａは、撮像部２１で取り込んだ画像データをエンコーダＡＩＥに入力する処理
を行う回路である。なお、回路２２ａの構成例については実施の形態２で説明する。
制御部２４は、撮像装置２０が有する撮像部２１と、回路２２ａと、エンコーダＡＩＥ
と、を制御する機能を有する。
＜周辺回路３０＞
次に、周辺回路３０に含まれる各回路について説明する。
ＧＰＵ３１は、デコーダＡＩＤから送られてきた画像データに対して、画像処理を行う
機能を有する。画像処理としては、例えば、調光処理、調色処理などが挙げられる。調光
処理は、画像データの明るさを調整する処理であり、調色処理は、画像データの色彩を調
整する処理である。なお、表示装置５０に画像データを表示する場合において、ＧＰＵ３
１は、画像処理として、当該画像データに対してガンマ補正処理を行ってもよい。
記憶部３３は、撮像装置２０及び／又は周辺回路３０の動作に関わるプログラムや設定
項目を保存する機能を有する。少なくとも記憶部３３の一部は書き換え可能なメモリであ
ることが好ましい。
記憶部３４は、撮像部２１によって取り込んだ画像データを保存するためメモリである
。なお、記憶部３４は、取り外し可能な記憶媒体としてもよい。
表示装置５０は、撮像装置２０で取り込んだ画像データなどを表示する機能を有する。
表示装置５０としては、例えば、液晶素子を有する表示装置、発光素子を有する発光装置
などを用いることができる。
＜ＮＮ回路４０＞
次に、ＮＮ回路４０について説明する。
ＮＮ回路４０は、ニューラルネットワークを利用した回路であり、一例を図２に示す。
なお、図２では、ＮＮ回路４０の他に、回路２２ａ、及びＧＰＵ３１も図示している。
ＮＮ回路４０が有するエンコーダＡＩＥは、入力層ＩＮＬと、中間層ＭＬ１と、中間層
ＭＬ２と、を有し、ＮＮ回路４０が有するデコーダＡＩＤは、中間層ＭＬ３と、中間層Ｍ
Ｌ４と、出力層ＯＵＬと、を有する。つまり、ＮＮ回路４０では、入力層ＩＮＬと、中間
層ＭＬ１乃至中間層ＭＬ４と、出力層ＯＵＬと、によって階層型のニューラルネットワー
クが構成されている。
回路２２ａから送られる画像データは、ＮＮ回路４０が有するエンコーダＡＩＥの入力
層ＩＮＬに入力される。つまり、当該画像データは、階層型のニューラルネットワークの
入力データとして扱われる。階層型のニューラルネットワークについては、実施の形態３
で説明する。
エンコーダＡＩＥにおける階層型のニューラルネットワークは、入力されたデータを特
徴抽出によって圧縮するのが目的である。そのため、入力層ＩＮＬが有するニューロンの
数よりも中間層ＭＬ２が有するニューロンの数が少ない構成となるのが好ましい。なお、
図２に示すエンコーダＡＩＥにおける階層型のニューラルネットワークは、階層が進む毎
に、ニューロンの数が少なくなる構成となっている。つまり、中間層ＭＬ１が有するニュ
ーロンの数は、入力層ＩＮＬが有するニューロンの数よりも少なくなっており、中間層Ｍ
Ｌ２が有するニューロンの数は、中間層ＭＬ１が有するニューロンの数よりも少なくなっ
ている。なお、中間層ＭＬ１のニューロンの数は、入力層ＩＮＬ又は中間層ＭＬ２のそれ
ぞれのニューロン数よりも多くても、又は少なくてもよい。
デコーダＡＩＤにおける階層型のニューラルネットワークは、特徴抽出されたデータを
復元するのが目的である。そのため、中間層ＭＬ３が有するニューロンの数よりも出力層
ＯＵＬが有するニューロンの数が多い構成となるのが好ましい。なお、図２に示すデコー
ダＡＩＤにおける階層型のニューラルネットワークは、階層が進む毎に、ニューロンの数
が多くなる構成となっている。つまり、中間層ＭＬ４が有するニューロンの数は、中間層
ＭＬ３が有するニューロンの数よりも多くなっており、出力層ＯＵＬが有するニューロン
の数は、中間層ＭＬ４が有するニューロンの数よりも多くなっている。なお、中間層ＭＬ
４のニューロンの数は、中間層ＭＬ３又は出力層ＯＵＬのそれぞれのニューロン数よりも
多くても、又は少なくてもよい。
上記の構成により、エンコーダＡＩＥ内では中間層ＭＬ２が有するニューロンの数が一
番少なくなり、デコーダＡＩＤ内では中間層ＭＬ３が有するニューロンの数が一番少なく
なる。そのため、中間層ＭＬ２のニューロンと中間層ＭＬ３のニューロンとの接続する配
線を少なくすることができる。つまり、周辺回路３０のデコーダＡＩＤと撮像装置２０の
エンコーダＡＩＥとを電気的に接続する配線を少なくすることができる。
ＮＮ回路４０のエンコーダＡＩＥでは、撮像部２１から、回路２２ａを介して、画像デ
ータに応じたアナログ信号がエンコーダＡＩＥに送られることによって、当該画像データ
を特徴抽出した画像データに変換する処理が行われる。ＮＮ回路４０のデコーダＡＩＤで
は、特徴抽出された画像データを元の画像データに復元して、元の画像データをアナログ
信号として出力層ＯＵＬから出力する処理が行われる。
ＮＮ回路４０のデコーダＡＩＤの出力層ＯＵＬから出力された、復元された画像データ
は、ＧＰＵ３１に送信される。
なお、ＮＮ回路４０によって構成される階層型のニューラルネットワークでは、各層間
の結合は全結合とすることもでき、又は、部分結合とすることができる。
なお、図２に示すＮＮ回路４０では、入力層ＩＮＬと、中間層ＭＬ１乃至中間層ＭＬ４
と、出力層ＯＵＬと、によって階層型のニューラルネットワークが構成されているが、本
発明の一態様は、これに限定されない。例えば、階層型のニューラルネットワークの構成
は、図２に示すＮＮ回路４０の中間層の数を変更した構成としてもよい。
図１に示した撮像装置２０は、後述する実施の形態６で説明するイメージセンサチップ
として機能することができる。ところで、図１に示すとおり、撮像装置２０に含まれるエ
ンコーダＡＩＥと、周辺回路３０に含まれるデコーダＡＩＤと、によって電子機器１０の
ＮＮ回路を構成することができる。上述したとおり、ＮＮ回路４０は、エンコーダＡＩＥ
とデコーダＡＩＤの間を電気的に接続する配線の数を少なくすることができるため、撮像
装置２０をチップとして電子基板上に実装する場合において、当該チップと当該電子基板
とを電気的に接続する配線数を少なくすることができる。つまり、本実施の形態に示す構
成によって、撮像部２１で取得した高解像度の画像データを、少ない配線で周辺回路３０
に送信することができる。
なお、本発明の一態様は、図１に示す電子機器１０の構成に限定されない。図１に示す
電子機器１０は、撮像装置２０がエンコーダＡＩＥを有し、周辺回路３０がデコーダＡＩ
Ｄを有する構成としているが、ニューラルネットワークを構成する入力層、中間層、及び
出力層は、図２に示す構成とする必要は無い。例えば、撮像装置２０は、入力層ＩＮＬと
中間層ＭＬ１とによってエンコーダＡＩＥが構成され、周辺回路３０は、中間層ＭＬ２と
出力層ＯＵＬとによってデコーダＡＩＤが構成されてもよい。また、例えば、撮像装置２
０は、入力層ＩＮＬと中間層ＭＬ３とによってエンコーダＡＩＥが構成され、周辺回路３
０は、中間層ＭＬ４と出力層ＯＵＬとによってデコーダＡＩＤが構成されてもよい。
また、図１に示す電子機器１０は、表示装置５０を有しているが、電子機器の形態によ
っては、表示装置５０を有さなくてもよい。これは、電子機器１０が有する他の構成要素
に対しても同様である。
なお、本実施の形態において、図２に示すＮＮ回路４０は、１つのニューラルネットワ
ークとして説明しているが、本発明の一態様は、これに限定されない。例えば、本実施の
形態では、特徴抽出を行うエンコーダＡＩＥと、復元を行うデコーダＡＩＤと、のそれぞ
れを独立したニューラルネットワークとして説明することができる。つまり、エンコーダ
ＡＩＥと、デコーダＡＩＤと、のそれぞれが構成するニューラルネットワークを、第１ニ
ューラルネットワーク、第２ニューラルネットワークと呼ぶことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態２）
本実施の形態では、上記実施の形態で説明したＮＮ回路４０として畳み込みニューラル
ネットワーク（ＣＮＮ）を適用した構成例について説明する。
＜畳み込みニューラルネットワーク＞
ＣＮＮは、画像などを特徴抽出する場合において使用される計算モデルの一つである。
図３に、ＣＮＮの構成例を示す。ＣＮＮは、畳み込み層ＣＬ、プーリング層ＰＬ、全結合
層ＦＣＬによって構成されている。エンコーダＡＩＥにＣＮＮを用いる場合、ＣＮＮには
撮像部２１から出力された画像データＩＰＤが入力され、特徴抽出が行われる。
畳み込み層ＣＬは、画像データに対して畳み込み処理を行う機能を有する。畳み込み処
理は、画像データの一部と重みフィルタのフィルタ値との積和演算を繰り返すことにより
行われる。畳み込み層ＣＬにおける畳み込み処理により、画像の特徴抽出が行われる。
畳み込み処理には、一又は複数の重みフィルタを用いることができる。複数の重みフィ
ルタを用いる場合、画像データに含まれる複数の特徴を抽出することができる。図３では
、重みフィルタとして３つのフィルタ（フィルタｆｉｌａ、ｆｉｌｂ、ｆｉｌｃ）が用い
られる例を示している。畳み込み層ＣＬに入力された画像データには、フィルタｆｉｌａ
、ｆｉｌｂ、ｆｉｌｃを用いたフィルタ処理が施され、データＤａ、Ｄｂ、Ｄｃが生成さ
れる。
畳み込み処理が施されたデータＤａ、Ｄｂ、Ｄｃは、活性化関数によって変換された後
、プーリング層ＰＬに出力される。活性化関数としては、ＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ
Ｌｉｎｅａｒ Ｕｎｉｔ）などを用いることができる。ＲｅＬＵは、入力値が負である
場合は“０”を出力し、入力値が“０”以上である場合は入力値をそのまま出力する関数
である。また、活性化関数として、シグモイド関数、ｔａｎｈ関数などを用いることもで
きる。
プーリング層ＰＬは、畳み込み層ＣＬから入力された画像データに対してプーリング処
理を行う機能を有する。プーリング処理は、画像データを複数の領域に分割し、当該領域
ごとに所定のデータを抽出してマトリクス状に配置する処理である。プーリング処理を行
うことにより、畳み込み層ＣＬによって抽出された特徴を残したまま、画像データを縮小
することができる。なお、プーリング処理としては、最大プーリング、平均プーリング、
Ｌｐプーリングなどを用いることができる。
ＣＮＮは、上記の畳み込み処理及びプーリング処理により特徴抽出を行う。なお、ＣＮ
Ｎは、複数の畳み込み層ＣＬ及びプーリング層ＰＬによって構成することができる。畳み
込み層ＣＬ及びプーリング層ＰＬによって構成される層Ｌがｚ層（ここでのｚは１以上の
整数である。）設けられ（層Ｌ１乃至層Ｌｚ）、畳み込み処理及びプーリング処理がｚ回
行われる構成を示している。この場合、各層Ｌにおいて特徴抽出を行うことができ、より
高度な特徴抽出が可能となる。なお、図３には、層Ｌ１、層Ｌ２、層Ｌｚを図示しており
、それ以外の層Ｌについては、省略している。
全結合層ＦＣＬは、畳み込み処理及びプーリング処理が行われた画像データを用いて、
画像の判定を行う機能を有する。全結合層ＦＣＬは、ある層の全てのノードが、次の層の
全てのノードと接続された構成を有する。畳み込み層ＣＬ又はプーリング層ＰＬから出力
された画像データは２次元の特徴マップであり、全結合層ＦＣＬに入力されると１次元に
展開される。そして、全結合層ＦＣＬによる推論によって得られた画像データＯＰＤが出
力される。
なお、ＣＮＮの構成は図３の構成に限定されない。例えば、プーリング層ＰＬが複数の
畳み込み層ＣＬごとに設けられていてもよい。また、抽出された特徴の位置情報を極力残
したい場合は、プーリング層ＰＬが省略されていてもよい。
また、全結合層ＦＣＬの出力データから画像の分類を行う場合は、全結合層ＦＣＬと電
気的に接続された出力層が設けられていてもよい。出力層は、尤度関数としてソフトマッ
クス関数などを用い、分類クラスを出力することができる。
また、ＣＮＮは、画像データを学習データ及び教師データとして用いた教師あり学習を
行うことができる。教師あり学習には、例えば誤差逆伝播法を用いることができる。ＣＮ
Ｎの学習により、重みフィルタのフィルタ値、全結合層の重み係数などを最適化すること
ができる。
＜畳み込み処理＞
次に、畳み込み層ＣＬにおいて行われる畳み込み処理の具体例について説明する。
図４（Ａ）に、撮像部２１にマトリクス状に配置された、ｎ行ｍ列（ここでのｎ、ｍは
１以上の整数である。）の複数の画素ｐｉｘを示す。複数の画素ｐｉｘのそれぞれには、
撮像によって、撮像対象に応じた画素データが取り込まれる。本実施の形態では、画素ｐ
ｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］には、それぞれ画素データｇ［１，１］乃至画
素データｇ［ｎ，ｍ］が取り込まれるものとして説明する。
畳み込みは、画素データｇと重みフィルタのフィルタ値との積和演算によって行われる
。図４（Ｂ）に、ｔ行ｓ列（ここでのｔは１以上ｎ以下の整数であり、ｓは１以上ｍ以下
の整数である。）のアドレスによって構成されるフィルタｆｉｌａを示す。フィルタｆｉ
ｌａのそれぞれのアドレスには、フィルタ値ｆａ［１，１］乃至フィルタ値ｆａ［ｔ，ｓ
］が割り振られている。
畳み込み処理によって特徴抽出を行う場合、フィルタ値ｆａ［１，１］乃至フィルタ値
ｆａ［ｔ，ｓ］には、所定の特徴を示すデータ（特徴データと呼称する。）を格納するこ
とができる。そして、特徴抽出の際は、当該特徴データと画像データの比較が行われる。
また、畳み込み処理によってエッジ処理、又はぼかし処理などの画像処理を行う場合、フ
ィルタ値ｆａ［１，１］乃至フィルタ値ｆａ［ｓ，ｔ］には、画像処理に必要なパラメー
タを格納することができる。以下では一例として、特徴抽出を行う場合の動作の詳細につ
いて説明する。
図５（Ａ）は、画素ｐｉｘ［１，１］と、画素ｐｉｘ［１，ｓ］と、画素ｐｉｘ［ｔ，
１］と、画素ｐｉｘ［ｔ，ｓ］と、を角とする画素領域Ｐ［１，１］に対して、フィルタ
ｆｉｌａを用いたフィルタ処理を行うことにより、データＤａ［１，１］を取得する様子
を示している。このフィルタ処理は、図５（Ｂ）に示すように、画素領域Ｐ［１，１］が
有する一の画素ｐｉｘの画素データと、当該画素ｐｉｘのアドレスに対応するフィルタｆ
ｉｌａのフィルタ値ｆａを乗算し、各画素ｐｉｘにおける乗算結果を足し合わせる処理で
ある。すなわち、画素領域Ｐ［１，１］が有する全ての画素ｐｉｘにおいて、画素データ
ｇ［ｖ，ｗ］（ここでのｖは１以上ｔ以下の整数であり、ｗは１以上ｓ以下の整数である
。）とフィルタ値ｆａ［ｖ，ｗ］を用いた積和演算が行われる。データＤａ［１，１］は
、下式で表すことができる。
Figure 2023041759000002
その後、上記の積和演算が他の画素領域についても順次行われる。具体的には、図６に
示すように、画素ｐｉｘ［１，２］と、画素ｐｉｘ［１，ｓ＋１］と、画素ｐｉｘ［ｔ，
２］と、画素ｐｉｘ［ｔ，ｓ＋１］と、を角とする画素領域Ｐ［１，２］に対してフィル
タ処理を行い、データＤａ［１，２］を取得する。その後も同様に、画素領域Ｐを画素１
列分ずつ移動させ、各画素領域ＰにおいてデータＤａを取得する。
そして、画素ｐｉｘ［１，ｍ－ｓ＋１］と、画素ｐｉｘ［１，ｍ］と、画素ｐｉｘ［ｔ
，ｍ－ｓ＋１］と、画素ｐｉｘ［ｔ，ｍ］と、を角とする画素領域Ｐ［１，ｍ－ｓ＋１］
からデータＤａ［１，ｍ－ｓ＋１］を取得し、１行分のデータＤａの取得が完了した後は
、画素領域Ｐを画素１行分移動させ、同様に１行分のデータＤａを順次取得する。図６に
は、画素領域Ｐ［２，１］乃至画素領域Ｐ［２，ｍ－ｓ＋１］からデータＤａ［２，１］
乃至データＤａ［２，ｍ－ｓ＋１］が取得される様子を示している。
以上の動作を繰り返し、画素ｐｉｘ［ｎ－ｔ＋１，ｍ－ｓ＋１］と、画素ｐｉｘ［ｎ－
ｔ＋１，ｍ］と、画素ｐｉｘ［ｎ，ｍ－ｓ＋１］と、画素ｐｉｘ［ｎ，ｍ］と、を角とす
る画素領域Ｐ［ｎ－ｔ＋１，ｍ－ｓ＋１］からデータＤａ［ｎ－ｔ＋１，ｍ－ｓ＋１］が
取得されると、全ての画素領域Ｐに対する、フィルタｆｉｌａを用いたフィルタ処理が終
了する。
このように、画素ｐｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］から、ｔ行ｓ列のマトリ
クス状の画素領域Ｐが選択され、当該画素領域Ｐに対してフィルタｆｉｌａを用いたフィ
ルタ処理が行われる。画素ｐｉｘ［ｘ，ｙ］（ここでのｘは１以上ｎ－ｔ＋１以下の整数
であり、ｙは１以上ｍ－ｓ＋１以下の整数である。）と、画素ｐｉｘ［ｘ，ｙ＋ｓ－１］
と、画素ｐｉｘ［ｘ＋ｔ－１，ｙ］と、画素ｐｉｘ［ｘ＋ｔ－１，ｙ＋ｓ－１］と、を角
とする画素領域Ｐに対して、フィルタｆｉｌａを用いたフィルタ処理を行うことにより得
られるデータＤａ［ｘ，ｙ］は、下式で表すことができる。
Figure 2023041759000003
上記の通り、画素ｐｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］から選択することができ
る全てのｔ行ｓ列の画素領域Ｐに対して、フィルタｆｉｌａを用いたフィルタ処理を行う
ことにより、データＤａ［１，１］乃至データＤａ［ｎ－ｔ＋１，ｍ－ｓ＋１］を得るこ
とができる。そして、データＤａ［１，１］乃至データＤａ［ｎ－ｔ＋１，ｍ－ｓ＋１］
をアドレスに従ってマトリクス状に配置することにより、図７に示す特徴マップが得られ
る。
以上のように、画像データとフィルタ値を用いた積和演算により、畳み込み処理が行わ
れ、画像の特徴抽出が行われる。
なお、図３に示すように、畳み込み層ＣＬに複数のフィルタｆｉｌが設けられる場合は
、フィルタｆｉｌごとに上記の畳み込み処理を行う。また、ここでは、画素領域Ｐが１列
目乃至ｍ－ｓ列目にあるとき、画素領域Ｐを画素１列分ずつ移動させる、又は画素領域Ｐ
がｍ－ｓ＋１列目にあるとき、画素領域Ｐを１列目に戻しかつ画素領域Ｐを画素１行分移
動させる例について説明したが、画素領域Ｐの移動距離は自由に設定することができる。
＜回路２２ａ＞
ここで、実施の形態１で説明したＮＮ回路４０が上述のＣＮＮの計算を行う場合におけ
る、回路２２ａの構成例について説明する。
図８に、回路２２ａの構成例を示す。なお、図８では、回路２２ａだけでなく、エンコ
ーダＡＩＥも図示している。
ここでは、撮像装置２０の撮像部２１は、マトリクス状に配置されたｎ行ｍ列の画素（
以後、画素ｐｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］と呼称する。）を有するものとし
、ｎ行ｍ列の画素に対して、ｔ行ｓ列のフィルタｆｉｌａを用いて畳み込み処理を行う場
合を例として、回路２２ａの説明を行う。
回路２２ａは、シフトレジスタを有する。当該シフトレジスタは、ｔ×ｍ段の保持回路
ＨＣと、入力端子ＩＰＴと、ｔ×ｓ個の出力端子ＰＴと、クロック信号ＣＬＫが入力され
る端子と、を有する。なお、本明細書等では、ｔ×ｍ段の保持回路ＨＣをそれぞれ保持回
路ＨＣ［１］乃至保持回路ＨＣ［ｔｍ］と記載し、ｔ×ｓ個の出力端子ＰＴを出力端子Ｐ
Ｔ［１］乃至出力端子ＰＴ［ｔｓ］と記載する。また、図８では、保持回路ＨＣ［１］乃
至保持回路ＨＣ［ｔｍ］のうち、保持回路ＨＣ［１］、保持回路ＨＣ［ｓ］、保持回路Ｈ
Ｃ［ｍ］、保持回路ＨＣ［ｍ＋１］、保持回路ＨＣ［ｍ＋ｓ］、保持回路ＨＣ［２ｍ］、
保持回路ＨＣ［（ｔ－１）ｍ＋１］、保持回路ＨＣ［（ｔ－１）ｍ＋ｓ］、保持回路ＨＣ
［ｔｍ］のみ符号を記載している。また、図８では、出力端子ＰＴ［１］乃至出力端子Ｐ
Ｔ［ｔｓ］のうち、出力端子ＰＴ［１］、出力端子ＰＴ［２］、出力端子ＰＴ［ｓ］、出
力端子ＰＴ［ｓ＋１］、出力端子ＰＴ［ｓ＋２］、出力端子ＰＴ［２ｓ］、出力端子ＰＴ
［（ｔ－１）ｓ＋１］、出力端子ＰＴ［（ｔ－１）ｓ＋２］、出力端子ＰＴ［ｔｓ］のみ
符号を記載している。
入力端子ＩＰＴは、撮像部２１と電気的に接続されている。撮像部２１で取得した画像
データは、回路２２ａの入力端子ＩＰＴに、１画素ずつ入力される。
保持回路ＨＣ［１］乃至保持回路ＨＣ［ｔｍ］のうち、保持回路ＨＣ［ｄｍ＋１］乃至
保持回路ＨＣ［ｄｍ＋ｓ］（ここでのｄは０以上ｔ－１以下の整数である。）は、それぞ
れ出力端子ＰＴ［ｄｓ＋１］乃至出力端子ＰＴ［（ｄ＋１）ｓ］と電気的に接続されてい
る。つまり、図８において、保持回路ＨＣ［１］乃至保持回路ＨＣ［ｓ］は、それぞれ出
力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］と電気的に接続され、保持回路ＨＣ［ｍ＋１］
乃至保持回路ＨＣ［ｍ＋ｓ］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至出力端子ＰＴ［２
ｓ］と電気的に接続され、保持回路ＨＣ［（ｔ－１）ｍ＋１］乃至保持回路ＨＣ［（ｔ－
１）ｍ＋ｓ］は、それぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出力端子ＰＴ［ｔｓ］
と電気的に接続されている。
エンコーダＡＩＥは、配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］を有する。配線ＲＷ［１］
乃至配線ＲＷ［ｔｓ］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｔｓ］と電気
的に接続されている。なお、図８では、配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］のうち、配
線ＲＷ［１］、配線ＲＷ［２］、配線ＲＷ［ｓ］、配線ＲＷ［ｓ＋１］、配線ＲＷ［ｓ＋
２］、配線ＲＷ［２ｓ］、配線ＲＷ［（ｔ－１）ｓ＋１］、配線ＲＷ［（ｔ－１）ｓ＋２
］、配線ＲＷ［ｔｓ］のみ符号を記載している。
また、エンコーダＡＩＥは、ｔｓ行のメモリセルアレイを有する（図８には図示しない
。）。当該メモリセルアレイが有する１列のメモリセルには、畳み込み処理時に用いるフ
ィルタｆｉｌａのフィルタ値ｆａ［１，１］乃至フィルタ値ｆａ［ｔ，ｓ］が保持されて
いる。
なお、当該メモリセルアレイの具体的な構成としては、実施の形態３で説明するメモリ
セルアレイＣＡを参照する。
詳細は実施の形態３で説明するが、メモリセルアレイＣＡは、積和演算回路の構成要素
の一つであり、換言すると、エンコーダＡＩＥは、積和演算回路を有する構成となる。積
和演算回路は、メモリセルに保持されているデータ（フィルタ値、重み係数など）と、配
線ＲＷに入力されたデータ（画像データなど）との積和演算を実行することができる。
回路２２ａの入力端子ＩＰＴには、撮像部２１の画素ｐｉｘ［１，１］乃至画素ｐｉｘ
［ｎ，ｍ］に取り込まれた画素データｇ［１，１］乃至画素データｇ［ｎ，ｍ］が順に入
力される。回路２２ａは、クロック信号ＣＬＫが入力される度に、保持回路ＨＣに保持さ
れている画素データを次段の保持回路ＨＣへ送信する。図８では、画素データｇ［１，１
］が保持回路ＨＣ［１］に送信され、画素データｇ［ｔ，ｍ］が保持回路ＨＣ［ｔｍ］に
送信された図を示している。
このとき、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されている
画素データは、それぞれ出力端子ＰＴ［ｄｓ＋１］乃至出力端子ＰＴ［（ｄ＋１）ｓ］か
ら出力される。つまり、図８では、画素データｇ［１，１］乃至画素データｇ［１，ｓ］
は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］から出力され、画素データｇ［
２，１］乃至画素データｇ［２，ｓ］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至出力端子
ＰＴ［２ｓ］から出力され、画素データｇ［ｔ，１］乃至画素データｇ［ｔ，ｓ］は、そ
れぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出力端子ＰＴ［ｔｓ］から出力されている
。
これにより、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されてい
るそれぞれの画素データは、エンコーダＡＩＥのメモリセルアレイの配線ＲＷ［ｄｓ＋１
］乃至配線ＲＷ［（ｄ＋１）ｓ］に送信される。なお、このとき、配線ＲＷ［１］乃至配
線ＲＷ［ｔｓ］に送信される全ての画素データは、図５（Ａ）（Ｂ）に示す画素領域Ｐ［
１，１］の画像データに対応する。
配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］に出力された画素領域Ｐ［１，１］の画像データ
は、エンコーダＡＩＥのｔｓ行のメモリセルアレイが有する１列のメモリセルに供給され
る。ここで、当該１列のメモリセルにはフィルタ値ｆａ［１，１］乃至フィルタ値ｆａ［
ｔ，ｓ］が保持されており、画像データとフィルタ値ｆａの積和演算が行われる。積和演
算の詳細については、実施の形態３を参照する。
画素領域Ｐ［１，１］の画像データと、フィルタｆｉｌａとの積和演算によって、図５
に示すデータＤａ［１，１］を得ることができる。このように、回路２２ａがｔ×ｓの画
像データをエンコーダＡＩＥに一括で出力する機能を有することにより、畳み込み処理を
高速で行うことができる。
なお、図３に示すように、畳み込み処理に使用するフィルタを複数とする場合、エンコ
ーダＡＩＥのメモリセルアレイの列の数を、当該フィルタの数とすればよい。この詳細に
ついては、実施の形態３で説明する。
図８において、回路２２ａに次のクロック信号ＣＬＫのパルスが入力されると、回路２
２ａの保持回路ＨＣ［２］乃至保持回路ＨＣ［ｔｍ］のそれぞれに格納された画素データ
ｇ［１，２］乃至画素データｇ［ｔ，ｍ］は、図９に示すとおり、次段の保持回路ＨＣに
送信される。なお、回路２２ａは、保持回路ＨＣ［１］の次段の保持回路を有さないため
、画素データｇ［１，１］は保持されない。そして、保持回路ＨＣ［１］は、前段の保持
回路ＨＣ［２］から送られる画素データｇ［１，２］を保持する。また、保持回路ＨＣ［
ｔｍ］は、入力端子ＩＰＴから送られる画素データｇ［ｔ，ｍ＋１］を保持する。
このとき、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されている
画素データは、それぞれ出力端子ＰＴ［ｄｓ＋１］乃至出力端子ＰＴ［（ｄ＋１）ｓ］か
ら出力される。つまり、図９では、画素データｇ［１，２］乃至画素データｇ［１，ｓ＋
１］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］から出力され、画素データ
ｇ［２，２］乃至画素データｇ［２，ｓ＋１］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至
出力端子ＰＴ［２ｓ］から出力され、画素データｇ［ｔ，２］乃至画素データｇ［ｔ，ｓ
＋１］は、それぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出力端子ＰＴ［ｔｓ］から出
力されている。
これにより、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されてい
るそれぞれの画素データは、エンコーダＡＩＥのメモリセルアレイの配線ＲＷ［ｄｓ＋１
］乃至配線ＲＷ［（ｄ＋１）ｓ］に送信される。なお、このとき、配線ＲＷ［１］乃至配
線ＲＷ［ｔｓ］に送信される全ての画素データは、図６に示す画素領域Ｐ［１，２］の画
像データに対応する。
配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］によって送られた画素領域Ｐ［１，２］の画像デ
ータは、画素領域Ｐ［１，１］と同様に、フィルタｆｉｌａによるフィルタ処理が施され
る。具体的には、画素領域Ｐ［１，２］の画像データと、ある１列のメモリセルに保持さ
れているフィルタ値ｆａ［１，１］乃至フィルタ値ｆａ［ｔ，ｓ］との積和演算によって
、図６に示すデータＤａ［１，２］を得ることができる。
上述の通り、回路２２ａに対して入力端子ＩＰＴから新たな画素データを入力し、かつ
クロック信号ＣＬＫのパルスを入力することによって、画素１列分ずつ移動した画素領域
Ｐの画像データを、回路２２ａに順次入力することができる。
図１０に示す回路２２ａは、図９に示す状態から、（ｍ－ｓ－１）回のクロック信号Ｃ
ＬＫのパルスが入力され、かつ入力端子ＩＰＴから順次画素データｇが入力された様子を
示している。つまり、図１０では、画素データｇ［１，ｍ－ｓ＋１］乃至画素データｇ［
１，ｍ］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］から出力され、画素デ
ータｇ［２，ｍ－ｓ＋１］乃至画素データｇ［２，ｍ］は、それぞれ出力端子ＰＴ［ｓ＋
１］乃至出力端子ＰＴ［２ｓ］から出力され、画素データｇ［ｔ，ｍ－ｓ＋１］乃至画素
データｇ［ｔ，ｍ］は、それぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出力端子ＰＴ［
ｔｓ］から出力されている。
これにより、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されてい
るそれぞれの画素データは、エンコーダＡＩＥのメモリセルアレイの配線ＲＷ［ｄｓ＋１
］乃至配線ＲＷ［（ｄ＋１）ｓ］に送信される。なお、このとき、配線ＲＷ［１］乃至配
線ＲＷ［ｔｓ］に送信される全ての画素データは、図６に示す画素領域Ｐ［１，ｍ－ｓ＋
１］の画像データに対応する。
配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］によって送られた画素領域Ｐ［１，ｍ－ｓ＋１］
の画像データは、画素領域Ｐ［１，１］及び画素領域Ｐ［１，２］と同様に、フィルタｆ
ｉｌａによるフィルタ処理が施される。具体的には、画素領域Ｐ［１，ｍ－ｓ＋１］の画
像データと、ある１列のメモリセルに保持されているフィルタ値ｆａ［１，１］乃至フィ
ルタ値ｆａ［ｔ，ｓ］との積和演算によって、図６に示すデータＤａ［１，ｍ－ｓ＋１］
を得ることができる。
上述の通り、画素データｇと、クロック信号ＣＬＫと、を順次入力し、画素領域Ｐ［１
，１］乃至画素領域Ｐ［１，ｍ－ｓ＋１］のそれぞれの画像データに対して畳み込み処理
を行うことで、１行分のデータＤａを取得することができる。
なお、図１０に示す状態から引き続き畳み込み処理を行う場合、次に畳み込み処理を行
う画素領域は、画素領域Ｐ［２，１］となる。この場合、図１０に示す状態から、ｓ回の
クロック信号ＣＬＫのパルスと、画素データｇと、を回路２２ａに入力することによって
、画素領域Ｐ［２，１］の画像データをエンコーダＡＩＥのメモリセルアレイに入力する
ことができる。
図１０に示す状態から、ｓ回のクロック信号ＣＬＫのパルスと、画素データｇと、を回
路２２ａに入力した場合、図１１に示す状態となる。図１１では、画素データｇ［２，１
］乃至画素データｇ［２，ｓ］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］
から出力され、画素データｇ［３，１］乃至画素データｇ［３，ｓ］は、それぞれ出力端
子ＰＴ［ｓ＋１］乃至出力端子ＰＴ［２ｓ］から出力され、画素データｇ［ｔ＋１，１］
乃至画素データｇ［ｔ＋１，ｓ］は、それぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出
力端子ＰＴ［ｔｓ］から出力されている。
これにより、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されてい
るそれぞれの画素データは、エンコーダＡＩＥのメモリセルアレイの配線ＲＷ［ｄｓ＋１
］乃至配線ＲＷ［（ｄ＋１）ｓ］に送信される。なお、このとき、配線ＲＷ［１］乃至配
線ＲＷ［ｔｓ］に送信される全ての画素データは、図６に示す画素領域Ｐ［２，１］の画
像データに対応する。
配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］によって送られた画素領域Ｐ［２，１］の画像デ
ータは、画素領域Ｐ［１，１］乃至画素領域Ｐ［１，ｍ－ｓ＋１］と同様に、フィルタｆ
ｉｌａによるフィルタ処理が施される。具体的には、画素領域Ｐ［２，１］の画像データ
と、ある１列のメモリセルに保持されているフィルタ値ｆａ［１，１］乃至フィルタ値ｆ
ａ［ｔ，ｓ］との積和演算によって、図６に示すデータＤａ［２，１］を得ることができ
る。
以上の動作を繰り返し、画素領域Ｐ［ｎ－ｔ＋１，ｍ－ｓ＋１］からデータＤａ［ｎ－
ｔ＋１，ｍ－ｓ＋１］が取得されることで、全ての画素領域Ｐに対する、フィルタｆｉｌ
ａを用いたフィルタ処理が終了する。
以上のように、回路２２ａは、画像データを画素領域ごとに順次、エンコーダＡＩＥの
メモリセルアレイに送信する機能を有する。したがって、回路２２ａを用いることにより
、ＣＮＮにおける積和演算を高速で行うことができる。
なお、本発明の一態様は、図８乃至図１１に示す回路２２ａに限定されない。状況に応
じて、回路２２ａの回路構成を適宜変更することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態３）
本実施の形態では、階層型のニューラルネットワークと、当該ニューラルネットワーク
を構成する回路の例について説明する。
＜階層型のニューラルネットワーク＞
本発明の一態様の半導体装置に利用できるニューラルネットワークの種類の一として、
階層型のニューラルネットワークについて説明する。
図１２は、階層型のニューラルネットワークの一例を示した図である。第（ｋ－１）層
（ここでのｋは２以上の整数である。）は、ニューロンをＰ個（ここでのＰは１以上の整
数である。）有し、第ｋ層は、ニューロンをＱ個（ここでのＱは１以上の整数である。）
有し、第（ｋ＋１）層は、ニューロンをＲ個（ここでのＲは１以上の整数である。）有す
る。
第（ｋ－１）層の第ｐニューロン（ここでのｐは１以上Ｐ以下の整数である。）の出力
信号ｚｐ （ｋ－１）と重み係数ｗｑｐ （ｋ）と、の積が第ｋ層の第ｑニューロン（ここで
のｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの
出力信号ｚｑ （ｋ）と重み係数ｗｒｑ （ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニュー
ロン（ここでのｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）
層の第ｒニューロンの出力信号をｚｒ （ｋ＋１）とする。
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和ｕｑ （ｋ）は、次の式で表
される。
Figure 2023041759000004
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ （ｋ）を次の式で定義する。
Figure 2023041759000005
関数ｆ（ｕｑ （ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、又はシ
グモイド関数などを用いることができる。なお、式（Ｄ１）の積和演算は、乗算回路及び
加算回路などによって実現できる。なお、式（Ｄ２）の演算は、例えば、図１５（Ａ）に
示す回路７１によって実現できる。
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていても
よい。加えて、活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ここで、図１３に示す、全Ｌ層（ここでのＬは３以上の整数とする。）からなる階層型
のニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ－１）以下の整数
とする。）。第１層は、階層型のニューラルネットワークの入力層となり、第Ｌ層は、階
層型のニューラルネットワークの出力層となり、第２層乃至第（Ｌ－１）層は、階層型の
ニューラルネットワークの隠れ層となる。
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［
ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ
個有する。
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号
をｚｓ［１］ （１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以
下の整数である。）の出力信号をｚｓ［ｋ］ （ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン
（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］ （Ｌ）とする。
また、第（ｋ－１）層の第ｓ［ｋ－１］ニューロン（ｓ［ｋ－１］は１以上Ｑ［ｋ－１
］以下の整数である。）の出力信号ｚｓ［ｋ－１］ （ｋ－１）と重み係数ｗｓ［ｋ］ｓ［
ｋ－１］ （ｋ）と、の積ｕｓ［ｋ］ （ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力される
ものとし、第（Ｌ－１）層の第ｓ［Ｌ－１］ニューロン（ｓ［Ｌ－１］は１以上Ｑ［Ｌ－
１］以下の整数である。）の出力信号ｚｓ［Ｌ－１］ （Ｌ－１）と重み係数ｗｓ［Ｌ］ｓ
［Ｌ－１］ （Ｌ）と、の積ｕｓ［Ｌ］ （Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力され
るものとする。
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型のニューラル
ネットワークにおいて、出力した結果と、所望の結果（教師データ、又は教師信号という
場合がある。）と、が異なったときに、階層型のニューラルネットワークの全ての重み係
数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図１
４は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型の
ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変
更する方式である。
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニ
ューロンから出力データｚｓ［Ｌ］ （Ｌ）を出力されたとする。ここで、出力データｚｓ
［Ｌ］ （Ｌ）に対する教師信号をｔｓ［Ｌ］ （Ｌ）としたとき、誤差エネルギーＥは、出
力データｚｓ［Ｌ］ （Ｌ）及び教師信号ｔｓ［Ｌ］ （Ｌ）によって表すことができる。
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［
ｋ－１］ （ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ－１］ （ｋ）とすることで、新たに
重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ
［ｋ］ （ｋ）の誤差δｓ［ｋ］ （ｋ）を∂Ｅ／∂ｕｓ［ｋ］ （ｋ）と定義すると、δｓ［
ｋ］ （ｋ）及び∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ－１］ （ｋ）は、それぞれ次の式で表すことが
できる。
Figure 2023041759000006
Figure 2023041759000007
ｆ’（ｕｓ［ｋ］ （ｋ））は、活性化関数の導関数である。なお、式（Ｄ３）の演算は
、例えば、図１５（Ｂ）に示す回路７３によって実現できる。また、式（Ｄ４）の演算は
、例えば、図１５（Ｃ）に示す回路７４によって実現できる。活性化関数は、例えば、オ
ペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現でき
る。
また、例えば、式（Ｄ３）のΣδｓ［ｋ＋１］ （ｋ＋１）・ｗｓ［ｋ＋１］・ｓ［ｋ］
（ｋ＋１）の部分の演算は、加算回路、及び乗算回路によって実現できる。
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であると
き、δｓ［Ｌ］ （Ｌ）及び∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ－１］ （Ｌ）は、それぞれ次の式で
表すことができる。
Figure 2023041759000008
Figure 2023041759000009
式（Ｄ５）の演算は、図１５（Ｄ）に示す回路７５によって実現できる。また、式（Ｄ
６）の演算は、図１５（Ｃ）に示す回路７４によって実現できる。
つまり、式（Ｄ１）乃至式（Ｄ６）により、全てのニューロン回路の誤差δｓ［ｋ］ （
ｋ）及びδｓ［Ｌ］ （Ｌ）を求めることができる。なお、重み係数の更新量は、誤差δｓ
［ｋ］ （ｋ）、δｓ［Ｌ］ （Ｌ）及び所望のパラメータなどに基づいて、設定される。
以上のように、図１５（Ａ）乃至図１５（Ｄ）に示す回路、及び後述する積和演算回路
ＭＡＣを用いることによって、教師付き学習を適用した階層型のニューラルネットワーク
の計算を行うことができる。
＜階層型のニューラルネットワークの回路構成例＞
図１６は、階層型のニューラルネットワークの回路の構成例を示したブロック図である
。
ＮＮ（ニューラルネットワーク）回路８０は、入力端子ＰＤＬ［１］乃至入力端子ＰＤ
Ｌ［ｌ］（ここでのｌは１以上の整数である。）、出力端子ＰＤＲ［１］乃至出力端子Ｐ
ＤＲ［ｎ］（ここでのｎは１以上の整数である。）、プログラマブルロジックエレメント
ＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］、配線Ｌ［１］乃至配
線Ｌ［ｌ］、配線Ｐ［１］乃至配線Ｐ［ｍ］、配線Ｒ［１］乃至配線Ｒ［ｍ］、配線Ｑ［
１］乃至配線Ｑ［ｍ］、複数のプログラマブルスイッチＰＳＷ１、複数のプログラマブル
スイッチＰＳＷ２、及び複数のプログラマブルスイッチＰＳＷ３を有する。
なお、図１６に示すＮＮ回路８０では、入力端子ＰＤＬ［１］、入力端子ＰＤＬ［２］
、入力端子ＰＤＬ［ｌ］、出力端子ＰＤＲ［１］、出力端子ＰＤＲ［２］、出力端子ＰＤ
Ｒ［ｎ］、プログラマブルロジックエレメントＰＬＥ［１］、プログラマブルロジックエ
レメントＰＬＥ［２］、プログラマブルロジックエレメントＰＬＥ［ｍ］、配線Ｌ［１］
、配線Ｌ［２］、配線Ｌ［ｌ］、配線Ｐ［１］、配線Ｐ［２］、配線Ｐ［ｍ］、配線Ｒ［
１］、配線Ｒ［２］、配線Ｒ［ｍ］、配線Ｑ［１］、配線Ｑ［２］、配線Ｑ［ｍ］、プロ
グラマブルスイッチＰＳＷ１、プログラマブルスイッチＰＳＷ２、プログラマブルスイッ
チＰＳＷ３、後述するスイッチ回路ＳＷＣのみを図示しており、それら以外の回路、素子
、配線、符号を省略している。
ＮＮ回路８０は、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブル
ロジックエレメントＰＬＥ［ｍ］、及びプログラマブルスイッチＰＳＷ１乃至プログラマ
ブルスイッチＰＳＷ３を用いた、マルチコンテキスト方式のプログラマブルな演算処理装
置である。具体的には後述するが、当該演算処理装置は、階層型のニューラルネットワー
クにおいて、各階層間のネットワークの接続状態を各コンテキストに対応させており、コ
ンテキストを順次切り替えることによって、ニューラルネットワークの演算処理を行うこ
とができる。
入力端子ＰＤＬ［ｉ］（ここでのｉは１以上ｌ以下の整数である。）は、配線Ｌ［ｉ］
と電気的に接続されている。出力端子ＰＤＲ［ｋ］（ここでのｋは１以上ｎ以下の整数で
ある。）は、配線Ｒ［１］乃至配線Ｒ［ｍ］のそれぞれと、プログラマブルスイッチＰＳ
Ｗ３を介して、電気的に接続されている。プログラマブルロジックエレメントＰＬＥ［ｊ
］（ここでのｊは１以上ｍ以下の整数である。）の第１端子は、配線Ｑ［ｊ］と電気的に
接続され、配線Ｑ［ｊ］は、配線Ｌ［１］乃至配線Ｌ［ｌ］のそれぞれと、プログラマブ
ルスイッチＰＳＷ１を介して、電気的に接続されている。また、配線Ｑ［ｊ］は、配線Ｐ
［１］乃至配線Ｐ［ｍ］のそれぞれと、プログラマブルスイッチＰＳＷ２を介して、電気
的に接続されている。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子は、配
線Ｒ［ｊ］と電気的に接続されている。配線Ｐ［１］乃至配線Ｐ［ｍ］のそれぞれは、配
線Ｒ［１］乃至配線Ｒ［ｍ］のそれぞれと電気的に接続されている。
ＮＮ回路８０が有するプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰ
ＳＷ３は、後述するコンフィギュレーションメモリＣＭＳに格納されたコンフィギュレー
ションデータによって、導通状態と非導通状態とを切り替えることができるスイッチであ
る。なお、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３のそれ
ぞれは、スイッチ回路ＳＷＣを有する。また、プログラマブルスイッチＰＳＷ１乃至プロ
グラマブルスイッチＰＳＷ３の詳細については、後述する。
プログラマブルロジックエレメントＰＬＥは、図１７（Ａ）に示す演算処理回路９０を
有する。演算処理回路９０は、入力端子Ｉｎ［１］乃至入力端子Ｉｎ［ｓ］（ここでのｓ
は１以上の整数である。）と、出力端子ＯＵＴと、乗算回路ＭＬＴ［１］乃至乗算回路Ｍ
ＬＴ［ｓ］と、加算回路ＡＤと、活性化関数回路ＦＣと、保持回路ＫＣと、コンフィギュ
レーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］と、コン
フィギュレーションメモリＣＭＦと、を有する。なお、コンフィギュレーションメモリＣ
ＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］は一つのコンフィギュレーシ
ョンメモリとしてもよい。また、コンフィギュレーションメモリＣＭＷ［１］乃至コンフ
ィギュレーションメモリＣＭＷ［ｓ］と、コンフィギュレーションメモリＣＭＦと、は一
つのコンフィギュレーションメモリとしてもよい。
入力端子Ｉｎ［ｈ］（ここでのｈは１以上ｓ以下の整数である。）は、乗算回路ＭＬＴ
［ｈ］の入力端子と電気的に接続され、乗算回路ＭＬＴ［ｈ］の出力端子は、加算回路Ａ
Ｄの入力端子と電気的に接続されている。加算回路ＡＤの出力端子は、活性化関数回路Ｆ
Ｃの入力端子と電気的に接続されている。活性化関数回路ＦＣの出力端子は、保持回路Ｋ
Ｃの端子ＴＡ１と電気的に接続されている。保持回路ＫＣの端子ＴＡ２は、出力端子ＯＵ
Ｔと電気的に接続されている。
乗算回路ＭＬＴ［ｈ］は、コンフィギュレーションメモリＣＭＷ［ｈ］に保持されてい
るデータ（以後、重み係数と呼称する。）を乗数とし、入力端子Ｉｎ［ｈ］に入力された
入力信号を被乗数とする乗算を行う回路である。加算回路ＡＤは、乗算回路ＭＬＴ［１］
乃至乗算回路ＭＬＴ［ｓ］から出力されるそれぞれの乗算結果の和を計算する回路である
。つまり、乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］、及び加算回路ＡＤによって
、積和演算回路が構成されている。
活性化関数回路ＦＣは、入力端子に入力された信号、つまり積和演算結果に対して、コ
ンフィギュレーションメモリＣＭＦに保持されているデータにより定義された関数系に従
った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関
数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。
保持回路ＫＣは、活性化関数回路ＦＣから出力された演算結果を端子ＴＡ１から取得し
、当該演算結果を一時的に保持する機能と、一時的に保持した演算結果を端子ＴＡ２に出
力する機能とを有する。加えて、保持回路ＫＣは、端子ＣＫＴに入力されるクロック信号
ＣＬＫに応じて、上述した２つの機能を切り替えることができる。
例えば、クロック信号ＣＬＫが高レベル電位であるとき、保持回路ＫＣは、端子ＴＡ１
から入力された電位を保持することができ、クロック信号ＣＬＫが低レベル電位であると
き、保持回路ＫＣは、端子ＴＡ２から出力端子ＯＵＴに、該電位を出力することができる
。
演算処理回路９０はデジタルデータを扱う回路である場合、保持回路ＫＣは、例えば、
フリップフロップ回路を適用することができる。
また、演算処理回路９０はアナログデータを扱う回路である場合、一例として、図１７
（Ｂ）に示す保持回路ＫＣを適用することができる。図１７（Ｂ）に示す保持回路ＫＣは
、サンプルホールド回路であり、トランジスタＴｒＡと、トランジスタＴｒＢと、容量素
子ＣＰと、アンプＡＭＰと、ＮＯＴ回路ＮＬと、を有する。
トランジスタＴｒＡの第１端子は、端子ＴＡ１と電気的に接続され、トランジスタＴｒ
Ａの第２端子は、容量素子ＣＰの第１端子と電気的に接続され、トランジスタＴｒＡのゲ
ートは、端子ＣＫＴと電気的に接続されている。アンプＡＭＰの入力端子は、トランジス
タＴｒＡの第２端子と電気的に接続され、アンプＡＭＰの出力端子は、トランジスタＴｒ
Ｂの第１端子と電気的に接続されている。トランジスタＴｒＢの第２端子は、端子ＴＡ２
と電気的に接続されている。ＮＯＴ回路ＮＬの入力端子は、端子ＣＫＴと電気的に接続さ
れ、ＮＯＴ回路ＮＬの出力端子は、トランジスタＴｒＢのゲートと電気的に接続されてい
る。容量素子ＣＰの第２端子は、配線ＧＮＤＬと電気的に接続されている。なお、トラン
ジスタＴｒＡの第２端子と、アンプＡＭＰの入力端子と、容量素子ＣＰの第１端子の接続
点を、ノードＮとする。
アンプＡＭＰは、入力端子に入力された信号を１倍に増幅して、出力端子に増幅した信
号を出力する機能を有する。
配線ＧＮＤＬは、基準電位を与える配線である。
端子ＣＫＴに入力されるクロック信号ＣＬＫが高レベル電位であるとき、トランジスタ
ＴｒＡは導通状態となり、トランジスタＴｒＢは非導通状態となる。このとき、端子ＴＡ
１から入力された信号は、トランジスタＴｒＡを介して、アンプＡＭＰに入力される。こ
のため、アンプＡＭＰは該信号を増幅して、アンプＡＭＰの出力端子から増幅した信号を
出力する。なお、トランジスタＴｒＢは非導通状態であるため、増幅した信号は、端子Ｔ
Ａ２から出力されない。
また、ノードＮの電位は、容量素子ＣＰによって、保持される。このとき、ノードＮの
電位は、端子ＴＡ１から入力された信号の電位となる。
端子ＣＫＴに入力されるクロック信号ＣＬＫが低レベル電位であるとき、トランジスタ
ＴｒＡは非導通状態となり、トランジスタＴｒＢは導通状態となる。ノードＮの電位は、
トランジスタＴｒＡが非導通状態となっているので、該電位の変化はない。アンプＡＭＰ
は、ノードＮの電位をトランジスタＴｒＢの第１端子に出力をする。トランジスタＴｒＢ
は導通状態となっているため、ノードＮの電位、つまりクロック信号ＣＬＫが高レベル電
位のときに端子ＴＡ１から入力された信号の電位が、端子ＴＡ２から出力される。
トランジスタＴｒＡ、及び／又はトランジスタＴｒＢは、実施の形態５で説明するＯＳ
トランジスタであることが好ましい。特に、該ＯＳトランジスタは、チャネル形成領域に
インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズな
どが挙げられる。）、亜鉛の少なくとも一を有する酸化物を用いることが好ましい。この
ようなＯＳトランジスタをトランジスタＴｒＡ、及び／又はトランジスタＴｒＢに適用す
ることで、トランジスタのオフ電流を非常に低くすることができる。このため、トランジ
スタのオフ電流による電荷のリークの影響を低くすることができる。
なお、図１７（Ａ）では、入力端子Ｉｎ［１］、入力端子Ｉｎ［２］、入力端子Ｉｎ［
ｓ］、乗算回路ＭＬＴ［１］、乗算回路ＭＬＴ［２］、乗算回路ＭＬＴ［ｓ］、コンフィ
ギュレーションメモリＣＭＷ［１］、コンフィギュレーションメモリＣＭＷ［２］、コン
フィギュレーションメモリＣＭＷ［ｓ］、コンフィギュレーションメモリＣＭＦ、加算回
路ＡＤ、活性化関数回路ＦＣ、保持回路ＫＣ、端子ＴＡ１、端子ＴＡ２、端子ＣＫＴ、出
力端子ＯＵＴ、及びクロック信号ＣＬＫのみを図示しており、それら以外の回路、素子、
配線、符号を省略している。
なお、演算処理回路９０の保持回路ＫＣは、上述の構成に限定されない。状況に応じて
、保持回路ＫＣの構成を適宜変更することができる。
なお、演算処理回路９０が有するコンフィギュレーションメモリＣＭＷ［１］乃至コン
フィギュレーションメモリＣＭＷ［ｓ］及びコンフィギュレーションメモリＣＭＦと、後
述するプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の状態を設
定するコンフィギュレーションメモリＣＭＳと、はそれぞれ異なる駆動回路によって、デ
ータの書き込みを行う構成としてもよい。つまり、プログラマブルスイッチＰＳＷ１乃至
プログラマブルスイッチＰＳＷ３のコンフィギュレーションメモリＣＭＳのデータを更新
せずに、演算処理回路９０のコンフィギュレーションメモリＣＭＷ［１］乃至コンフィギ
ュレーションメモリＣＭＷ［ｓ］及びコンフィギュレーションメモリＣＭＦのデータの更
新を繰り返し行うことができる。これにより、ニューラルネットワークにおいて、効率的
な学習が可能となる。
更に、コンフィギュレーションメモリを複数セット有するマルチコンテキスト方式にお
いて、各コンテキストにおけるコンフィギュレーションデータにニューラルネットワーク
の各層の積和演算の重み係数が対応する場合、コンテキストの切り替えを行うことによっ
て、少ない回路資源で各層の積和演算を順次実行することができる。
なお、上述では、１つのプログラマブルロジックエレメントが単独の演算処理回路９０
を有する構成を説明したが、複数のプログラマブルロジックエレメント及び当該プログラ
マブルロジックエレメント間を接続するプログラマブルスイッチによって、１つの積和演
算回路を構成することも可能である。
次に、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の構成に
ついて説明する。図１８（Ａ）は、ＮＮ回路８０において、配線Ｌ［１］乃至配線Ｌ［ｌ
］と、配線Ｐ［１］乃至配線Ｐ［ｍ］と、配線Ｑ［ｊ］と、プログラマブルスイッチＰＳ
Ｗ１と、プログラマブルスイッチＰＳＷ２と、プログラマブルロジックエレメントＰＬＥ
［ｊ］と、の接続例について示し、図１８（Ｂ）は、スイッチ回路ＳＷＣの構成例を示し
ている。
なお、図１８（Ａ）において、配線Ｑ［ｊ］は、配線ｑ［１］乃至配線ｑ［ｓ］から構
成されている。さらに、図１８（Ａ）において、プログラマブルロジックエレメントＰＬ
Ｅ［ｊ］の第１端子は、図１７（Ａ）で説明した演算処理回路９０の端子Ｉｎ［１］乃至
端子Ｉｎ［ｓ］としている。つまり、図１８（Ａ）において、配線ｑ［ｈ］は、端子Ｉｎ
［ｈ］と電気的に接続されている。
また、図１８（Ａ）では、配線ｑ［１］乃至配線ｑ［ｓ］は、プログラマブルスイッチ
ＰＳＷ１を介して、配線”０”と電気的に接続されている。配線”０”は、０の値の信号
（信号の電位が基準電位）を供給する配線である。
図１８（Ａ）に示す構成例において、プログラマブルスイッチＰＳＷ１及びプログラマ
ブルスイッチＰＳＷ２はスイッチ回路ＳＷＣを有する。スイッチ回路ＳＷＣの構成例を図
１８（Ｂ）に示す。スイッチＳＷの第１端子は、配線ｑ［ｈ］と電気的に接続され、スイ
ッチＳＷの第２端子は、配線Ｘと電気的に接続されている。なお、配線Ｘは、配線”０”
、配線Ｌ［１］乃至配線Ｌ［ｌ］、配線Ｐ［１］乃至配線Ｐ［ｍ］のいずれか一の配線で
ある。スイッチＳＷは、コンフィギュレーションメモリＣＭＳが保持するデータによって
、導通状態、非導通状態を決定する。
つまり、図１８（Ａ）に記載するプログラマブルスイッチＰＳＷ１、及びプログラマブ
ルスイッチＰＳＷ２のそれぞれは、コンフィギュレーションメモリＣＭＳのデータによっ
て、導通状態、または非導通状態となる。つまり、コンフィギュレーションメモリＣＭＳ
のデータによって、配線”０”、配線Ｌ［１］乃至配線Ｌ［ｌ］、配線Ｐ［１］乃至配線
Ｐ［ｍ］のそれぞれと、端子Ｉｎ［１］乃至端子Ｉｎ［ｓ］のそれぞれと、の接続の有無
を制御することができる。
特に、端子Ｉｎ［１］乃至端子Ｉｎ［ｓ］の一部に信号の入力を行わない場合、その一
部の端子と、配線”０”とを接続するスイッチ回路ＳＷＣを導通状態とする。このとき、
該一部の端子に対応する乗算回路は、パワーゲーティングにより消費電力を低減すること
ができる。
図１８（Ｂ）に示すスイッチＳＷとしては、例えば、トランジスタ、ダイオード、デジ
タルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メ
カニカル・システム）技術を用いたスイッチなどを適用することができる。また、スイッ
チＳＷはトランジスタを組み合わせた論理回路でもよい。また、スイッチＳＷを１個のト
ランジスタとする場合、オフ電流が非常に低い特性を有するＯＳトランジスタを用いるの
が好ましい。
図１８（Ｃ）は、ＮＮ回路８０において、配線Ｒ［ｋ］と、プログラマブルスイッチＰ
ＳＷ３と、プログラマブルロジックエレメントＰＬＥ［ｊ］と、出力端子ＰＤＲ［１］乃
至出力端子ＰＤＲ［ｎ］の接続例について示している。
なお、図１８（Ｃ）において、配線Ｒ［ｋ］は、配線ｒ［１］乃至配線ｒ［ｔ］（ここ
でのｔは１以上の整数である。）から構成されている。さらに、図１８（Ｃ）において、
プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子を、端子Ｏ［１］乃至端子Ｏ
［ｔ］と図示している。つまり、配線ｒ［ｕ］は、端子Ｏ［ｕ］（ここでのｕは１以上ｔ
以下の整数である。）と電気的に接続されている。なお、図１８（Ｃ）では、第２端子を
複数図示しているが、１つの端子としてもよい。これにより、配線ｒ［１］乃至配線ｒ［
ｔ］を１本の配線とすることができる。
図１８（Ｃ）に示す構成例において、プログラマブルスイッチＰＳＷ３はスイッチ回路
ＳＷＣを有する。つまり、プログラマブルスイッチＰＳＷ１及びプログラマブルスイッチ
ＰＳＷ２と同様に、コンフィギュレーションメモリＣＭＳが保持するデータによって、ス
イッチ回路ＳＷＣの有するスイッチＳＷの導通状態、非導通状態を決定することができる
。このため、コンフィギュレーションメモリＣＭＳのデータによって、端子Ｏ［１］乃至
端子Ｏ［ｔ］のそれぞれと、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］のそれぞれ
と、の接続の有無を制御することができる。
ところで、上述したコンフィギュレーションメモリＣＭＳ、コンフィギュレーションメ
モリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］、コンフィギュレーシ
ョンメモリＣＭＦは、例えば、ＳＲＡＭ、ＭＲＡＭなどを適用することができる。また、
例えば、ＯＳトランジスタを用いた記憶装置（本明細書では、ＯＳメモリと呼称する。）
を適用することができる。特に、上述したコンフィギュレーションメモリとして、ＯＳメ
モリを適用することによって、少ない素子数で低消費電力のニューラルネットワークを構
成することができる。
上述した乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］、及び加算回路ＡＤをアナロ
グ積和演算回路とすることで、積和演算回路を構成するトランジスタ数を低減することが
できる。なお、アナログ積和演算回路については、本実施の形態で後述する。
＜階層型のニューラルネットワークの回路の動作例＞
次に、ＮＮ回路８０の動作の一例について、図１９乃至図２１を用いて説明する。
なお、本動作例において、ＮＮ回路８０は、コンテキスト数をＮとする。つまり、ＮＮ
回路８０が有する複数のコンフィギュレーションメモリＣＭＳ、コンフィギュレーション
メモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］、及びコンフィギュ
レーションメモリＣＭＦは、それぞれＮセットのコンフィギュレーションデータを有する
ものとする。
また、本動作例で扱うニューラルネットワークは、入力層、第１中間層乃至第Ｎ－１中
間層からなる階層型のニューラルネットワークとする。特に、第Ｎ－１中間層は、階層型
のニューラルネットワークにおける出力層とする。
また、図１９乃至図２１において、導通状態となっているスイッチ回路ＳＷＣは、黒丸
で図示し、非導通状態となっているスイッチ回路ＳＷＣは、白丸で図示している。
また、配線Ｑ［１］乃至配線Ｑ［ｍ］、配線Ｒ［１］乃至配線Ｒ［ｍ］、及びプログラ
マブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の構成は、図１８（Ａ）（
Ｂ）（Ｃ）のそれぞれの説明を参酌する。
初めに、コンテキスト１が選択される。コンテキスト１とは、入力層と第１中間層との
間のネットワークに対応するコンフィギュレーションである。コンテキスト１における、
ＮＮ回路８０を図１９に示す。
このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジッ
クエレメントＰＬＥ［ｍ］と、配線Ｌ［１］乃至配線Ｌ［ｌ］と、の間が電気的に接続さ
れるように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコ
ンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰ
ＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］のそれぞれにおいて、入
力層のニューロンの出力信号に対する第１中間層の各ニューロンの重み係数が設定される
ように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエ
レメントＰＬＥ［ｍ］にコンフィギュレーションデータが設定される。
入力層から第１中間層へ入力される信号は、入力端子ＰＤＬ［１］乃至入力端子ＰＤＬ
［ｌ］から入力される信号に相当する。入力端子ＰＤＬ［ｉ］から入力された信号は、配
線Ｌ［ｉ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信される。そして、
配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬＥ［ｊ］の第
１端子に入力される。
プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメン
トＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメ
ントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的に
は、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結
果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は
、上述したとおり、コンテキスト１のコンフィギュレーションに基づく。
当該活性化関数演算の出力結果は、図１７に示す保持回路ＫＣによって保持される。な
お、保持回路ＫＣへのデータ保持は、クロック信号ＣＬＫの電位が低レベル電位から高レ
ベル電位になったときに行われるものとする。また、保持回路ＫＣに保持しているデータ
の出力は、クロック信号ＣＬＫの電位が高レベル電位から低レベル電位になったときに行
われるものとする。
次に、コンテキスト２が選択される。コンテキスト２とは、第１中間層と第２中間層と
の間のネットワークに対応するコンフィギュレーションである。コンテキスト２における
、ＮＮ回路８０を図２０に示す。
このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジッ
クエレメントＰＬＥ［ｍ］と、配線Ｐ［１］乃至配線Ｐ［ｍ］と、の間が電気的に接続さ
れるように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコ
ンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰ
ＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］のそれぞれにおいて、第
１中間層のニューロンの出力信号に対する第２中間層の各ニューロンの重み係数が設定さ
れるように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジッ
クエレメントＰＬＥ［ｍ］にコンフィギュレーションデータが設定される。
当該コンフィギュレーションにおいて、プログラマブルロジックエレメントＰＬＥ［１
］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータ
は、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキスト１にお
ける、活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信号Ｃ
ＬＫが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレメン
トＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力
される。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子から出力された該結
果は、配線Ｐ［ｊ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信される。
そして、配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬＥ［
ｊ］の第１端子に入力される。
つまり、第１中間層から第２中間層へ入力される信号は、プログラマブルロジックエレ
メントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から
出力される信号に相当する。
プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメン
トＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメ
ントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的に
は、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結
果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は
、上述したとおり、コンテキスト２のコンフィギュレーションに基づく。
当該活性化関数演算の出力結果は、コンテキスト１の動作と同様に、図１７に示す保持
回路ＫＣによって保持される。
以降のＮＮ回路８０の動作は、コンテキスト２と同様に行われる。例えば、コンテキス
トｇ（ここでのｇは３以上Ｎ－１以下の整数）が選択された場合を考える。コンテキスト
ｇは、第ｇ－１中間層と第ｇ中間層との間のネットワークに対応するコンフィギュレーシ
ョンとする。なお、コンテキストｇにおけるＮＮ回路８０の接続の状態は、図２０の内容
を参酌する。
このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジッ
クエレメントＰＬＥ［ｍ］と、配線Ｐ［１］乃至配線Ｐ［ｍ］と、の間が電気的に接続さ
れるように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコ
ンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰ
ＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］のそれぞれにおいて、第
ｇ－１中間層のニューロンの出力信号に対する第ｇ中間層の各ニューロンの重み係数が設
定されるように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロ
ジックエレメントＰＬＥ［ｍ］にコンフィギュレーションデータが設定される。
当該コンフィギュレーションにおいて、プログラマブルロジックエレメントＰＬＥ［１
］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータ
は、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキストｇ－１
における、活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信
号ＣＬＫが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレ
メントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から
出力される。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子から出力された
該結果は、配線Ｐ［ｊ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信され
る。そして、配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬ
Ｅ［ｊ］の第１端子に入力される。
つまり、第ｇ－１中間層から第ｇ中間層へ入力される信号は、プログラマブルロジック
エレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子
から出力される信号に相当する。
プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメン
トＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメ
ントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的に
は、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結
果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は
、上述したとおり、コンテキストｇのコンフィギュレーションに基づく。
当該活性化関数演算の出力結果は、コンテキスト１、コンテキスト２の動作と同様に、
図１７に示す保持回路ＫＣによって保持される。
最後に、コンテキストＮが選択される。コンテキストＮとは、第Ｎ－１中間層（出力層
）と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］との間の接続に対応するコンフィ
ギュレーションである。コンテキストＮにおけるＮＮ回路８０を図２１に示す。
このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジッ
クエレメントＰＬＥ［ｍ］と、配線Ｒ［１］乃至配線Ｒ［ｍ］と、の間が電気的に接続さ
れるように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコ
ンフィギュレーションデータが設定される。
当該コンフィギュレーションにおいて、プログラマブルロジックエレメントＰＬＥ［１
］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータ
は、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキストＮ－１
における、活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信
号ＣＬＫが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレ
メントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から
出力される。プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジッ
クエレメントＰＬＥ［ｍ］のそれぞれの第２端子から出力された該結果は、配線Ｒ［１］
乃至配線Ｒ［ｍ］のそれぞれを介して、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］
のそれぞれに送信される。但し、出力端子ＰＤＲ［ｎ］は、出力端子ＰＤＲ［ｍ］として
いる。
つまり、第Ｎ－１中間層（出力層）から出力される階層型のニューラルネットワークの
出力結果は、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジッ
クエレメントＰＬＥ［ｍ］の第２端子から出力される信号に相当する。
なお、入力層、第１中間層乃至第Ｎ－１中間層、のそれぞれの層において、各層のニュ
ーロンとして使用されないプログラマブルロジックエレメントは、上述したパワーゲーテ
ィングを行うことによって、消費電力を低減することができる。
また、図１７の演算処理回路９０では、学習によって重み係数を更新することが可能で
ある。この場合、所望のニューラルネットワーク構成となる各コンテキストに対応したコ
ンフィギュレーションデータを生成し、対応するコンテキストの重み係数のコンフィギュ
レーションデータのみを繰り返し変更する構成が有効である。なお、重み係数の更新は、
対応する演算処理を実行する専用の回路を実装することによって可能である。
また、図１７の演算処理回路９０において、サーバで対応する演算処理を実行する構成
が可能である。例えば、ニューラルネットワークの階層構成の検討及び学習は、サーバで
行い、学習によって得られた、最適化された階層構造及び重み係数に対応する各コンテキ
ストのコンフィギュレーションデータを生成し、当該コンフィギュレーションデータをサ
ーバ以外の電子機器が有する演算処理回路９０に送信して、当該電子機器において、図１
７の演算処理回路９０を各コンテキストに切り替えながら、推論（認知）を実行するニュ
ーラルネットワークとする構成が可能である。
上述したＮＮ回路８０を構成することによって、学習及び推論に利用することができる
ニューラルネットワークの演算処理回路を実現することができる。また、素子数の削減、
配線数の削減によって回路面積が低減されたマルチコンテキスト方式のプログラマブルな
ニューラルネットワークを提供することができる。
ここで、ＮＮ回路８０を、実施の形態１で説明したＮＮ回路４０のエンコーダＡＩＥ及
びデコーダＡＩＤのそれぞれに適用する場合を考える。図２２に示すＮＮ回路４０は、エ
ンコーダＡＩＥにＮＮ回路８０としてＮＮ回路８０Ａを適用し、デコーダＡＩＤにＮＮ回
路８０としてＮＮ回路８０Ｂを適用した構成例を示している。図２２において、ＮＮ回路
８０ＡとＮＮ回路８０Ｂは電気的に接続されている。なお、図２２では、ＮＮ回路４０の
他に、回路２２ａと、ＧＰＵ３１も図示している。
ところで、ＮＮ回路４０は、図２に示す通り、エンコーダＡＩＥの中間層ＭＬ２と、デ
コーダＡＩＤの中間層ＭＬ３と、を電気的に接続する配線の数が少なくなるように、構成
されている。すなわち、エンコーダＡＩＥは、中間層ＭＬ２が有するニューロンの数が少
なくなるようにし、デコーダＡＩＤは、中間層ＭＬ３が有するニューロンの数が少なくな
るように構成すればよい。
そこで、ＮＮ回路８０Ａは、入力端子ＰＤＬ［１］乃至入力端子ＰＤＬ［Ｌ］（ここで
のＬは１以上の整数である。）と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［Ｎ］（こ
こでのＮは１以上Ｌ未満の整数である。）と、を有し、ＮＮ回路８０Ｂは、入力端子ＰＤ
Ｌ［１］乃至入力端子ＰＤＬ［Ｎ］と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［Ｌ］
と、を有する構成とする。また、図２２において、ＮＮ回路８０Ａ及びＮＮ回路８０Ｂの
それぞれが有する複数のプログラマブルロジックエレメントＰＬＥは、プログラマブルロ
ジックエレメント部ＰＬＥＳ１、プログラマブルロジックエレメント部ＰＬＥＳ２と記載
している。
図２２に図示した通り、エンコーダＡＩＥと、デコーダＡＩＤと、のそれぞれにＮＮ回
路８０を適用することにより、ＮＮ回路４０を構成することができる。これにより、回路
２２ａから送られてきた画像データを、ＮＮ回路８０Ａによって、特徴抽出された画像デ
ータに変換することができる。加えて、特徴抽出された画像データを、ＮＮ回路８０Ｂに
よって、元の画像データに復元することができ、復元した画像データをＧＰＵ３１に送る
ことができる。
なお、図２２において、ＮＮ回路８０Ａの入力端子ＰＤＬと、ＮＮ回路８０Ｂの出力端
子ＰＤＲと、のそれぞれの個数を同じとして記載しているが、状況に応じて、ＮＮ回路８
０Ａの入力端子ＰＤＬと、ＮＮ回路８０Ｂの出力端子ＰＤＲと、をそれぞれ異なる個数と
してもよい。
＜積和演算回路の構成例＞
次に、上述のＮＮ回路８０において、積和演算を行う回路の一例について説明する。
図２３は、積和演算回路ＭＡＣの構成例を示している。図２３に示す積和演算回路ＭＡ
Ｃは、後述するメモリセルに保持された第１データと、入力された第２データと、の積和
演算を行う回路である。なお、第１データ、及び第２データは、アナログデータ、又は多
値のデータ（離散的なデータ）とすることができる。
積和演算回路ＭＡＣは、電流源回路ＣＳと、カレントミラー回路ＣＭと、回路ＷＤＤと
、回路ＷＬＤと、回路ＣＬＤと、オフセット回路ＯＦＳＴと、活性化関数回路ＡＣＴＶと
、メモリセルアレイＣＡを有する。
メモリセルアレイＣＡは、メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリ
セルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、を有する。メモリセルＡＭ［
１］、及びメモリセルＡＭ［２］は、第１データを保持する役割を有し、メモリセルＡＭ
ｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］は、積和演算を行うために必要になる参
照データを保持する機能を有する。なお、参照データも、第１データ、及び第２データと
同様に、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
なお、図２３のメモリセルアレイＣＡは、メモリセルが行方向に２個、列方向に２個、
マトリクス状に配置されているが、メモリセルアレイＣＡは、メモリセルが行方向に３個
以上、列方向に３個以上、マトリクス状に配置されている構成としてもよい。また、積和
演算でなく乗算を行う場合、メモリセルアレイＣＡは、メモリセルが行方向に１個、列方
向に２個以上、マトリクス状に配置されている構成としてもよい。
メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、
メモリセルＡＭｒｅｆ［２］と、は、それぞれトランジスタＴｒ１１と、トランジスタＴ
ｒ１２と、容量素子Ｃ１と、を有する。
なお、トランジスタＴｒ１１は、ＯＳトランジスタであることが好ましい。加えて、ト
ランジスタＴｒ１１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、アル
ミニウム、ガリウム、イットリウム、スズなどが挙げられる。）、亜鉛の少なくとも一を
含む酸化物であることがより好ましい。トランジスタＴｒ１１は、特に実施の形態５に記
載するトランジスタの構造であることが更に好ましい。
トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴ
ｒ１１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現でき
る場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることによ
り、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線への
リーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ
動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
また、トランジスタＴｒ１２に対しても、ＯＳトランジスタを用いることで、トランジ
スタＴｒ１１と同時に作製することができるため、積和演算回路の作製工程を短縮するこ
とができる場合がある。また、トランジスタＴｒ１２のチャネル形成領域を、酸化物でな
く、非晶質シリコン、多結晶シリコンなどとしてもよい。
メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、
メモリセルＡＭｒｅｆ［２］と、のそれぞれにおいて、トランジスタＴｒ１１の第１端子
は、トランジスタＴｒ１２のゲートと電気的に接続されている。トランジスタＴｒ１２の
第１端子は、配線ＶＲと電気的に接続されている。容量素子Ｃ１の第１端子は、トランジ
スタＴｒ１２のゲートと電気的に接続されている。
メモリセルＡＭ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気
的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されて
いる。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量素子Ｃ１
の第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図２３では、メモリセ
ルＡＭ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲ
ートと、容量素子Ｃ１の第１端子と、の接続箇所をノードＮＭ［１］としている。加えて
、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［１］とする。
メモリセルＡＭ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気
的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されて
いる。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量素子Ｃ１
の第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図２３では、メモリセ
ルＡＭ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲ
ートと、容量素子Ｃ１の第１端子と、の接続箇所をノードＮＭ［２］としている。加えて
、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［２］とする。
メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤ
ｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的
に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続
され、容量素子Ｃ１の第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図
２３では、メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第１端子と、
トランジスタＴｒ１２のゲートと、容量素子Ｃ１の第１端子と、の接続箇所をノードＮＭ
ｒｅｆ［１］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子
に流れる電流をＩＡＭｒｅｆ［１］とする。
メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤ
ｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的
に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続
され、容量素子Ｃ１の第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図
２３では、メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第１端子と、
トランジスタＴｒ１２のゲートと、容量素子Ｃ１の第１端子と、の接続箇所をノードＮＭ
ｒｅｆ［２］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子
に流れる電流をＩＡＭｒｅｆ［２］とする。
上述したノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノード
ＮＭｒｅｆ［２］は、それぞれのメモリセルの保持ノードとして機能する。
配線ＶＲは、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［
１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第１端子‐
第２端子間に電流を流すための配線である。そのため、配線ＶＲは、所定の電位を与える
ための配線として機能する。なお、本実施の形態では、配線ＶＲが与える電位は、基準電
位、又は基準電位よりも低い電位とすることができる。
電流源回路ＣＳは、配線ＢＬと、配線ＢＬｒｅｆと、に電気的に接続されている。電流
源回路ＣＳは、配線ＢＬ及び配線ＢＬｒｅｆに対して電流を供給する機能を有する。なお
、配線ＢＬ、配線ＢＬｒｅｆのそれぞれに対して供給する電流量は、互いに異なっていて
もよい。本構成例では、電流源回路ＣＳから配線ＢＬに流れる電流をＩＣとし、電流源回
路ＣＳから配線ＢＬｒｅｆに流れる電流をＩＣｒｅｆとする。
カレントミラー回路ＣＭは、配線ＩＬと、配線ＩＬｒｅｆと、を有する。配線ＩＬは、
配線ＢＬと電気的に接続され、図２３では、配線ＩＬと配線ＢＬの接続箇所をノードＮＰ
として図示している。配線ＩＬｒｅｆは、配線ＢＬｒｅｆと電気的に接続され、図２３で
は、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆとしている。カレン
トミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流を、配線ＢＬｒｅｆのノード
ＮＰｒｅｆから配線ＩＬｒｅｆに排出し、且つ当該電流と同じ量の電流を配線ＢＬのノー
ドＮＰから配線ＩＬに排出する機能を有する。なお、図２３では、ノードＮＰから配線Ｉ
Ｌに排出する電流、及びノードＮＰｒｅｆから配線ＩＬｒｅｆに排出する電流をＩＣＭと
記している。加えて、配線ＢＬにおいて、カレントミラー回路ＣＭからメモリセルアレイ
ＣＡに流れる電流をＩＢと記し、配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭから
メモリセルアレイＣＡに流れる電流をＩＢｒｅｆと記す。
回路ＷＤＤは、配線ＷＤと、配線ＷＤｒｅｆと、に電気的に接続されている。回路ＷＤ
Ｄは、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するためのデータを送
信する機能を有する。
回路ＷＬＤは、配線ＷＬ［１］と、配線ＷＬ［２］と、に電気的に接続されている。回
路ＷＬＤは、メモリセルアレイＣＡが有するメモリセルにデータを書き込む際に、データ
の書き込み先となるメモリセルを選択する機能を有する。
回路ＣＬＤは、配線ＣＬ［１］と、配線ＣＬ［２］と、に電気的に接続されている。回
路ＣＬＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルの容量素子Ｃ１の第２
端子に対して、電位を印加する機能を有する。
回路ＯＦＳＴは、配線ＢＬと、配線ＯＬと、に電気的に接続されている。回路ＯＦＳＴ
は、配線ＢＬから回路ＯＦＳＴに流れる電流量、及び／又は配線ＢＬから回路ＯＦＳＴに
流れる電流の変化量を計測する機能を有する。加えて、回路ＯＦＳＴは、当該計測の結果
を配線ＯＬに出力する機能を有する。なお、回路ＯＦＳＴは、当該計測の結果をそのまま
電流として配線ＯＬに出力する構成としてもよいし、当該計測の結果を電圧に変換して、
配線ＯＬに出力する構成としてもよい。なお、図２３では、配線ＢＬから回路ＯＦＳＴに
流れる電流をＩαと記している。
例えば、回路ＯＦＳＴは、図２４に示す構成とすることができる。図２４において、回
路ＯＦＳＴは、トランジスタＴｒ２１と、トランジスタＴｒ２２と、トランジスタＴｒ２
３と、容量素子Ｃ２と、抵抗素子Ｒ１と、を有する。
容量素子Ｃ２の第１端子は、配線ＢＬと電気的に接続され、抵抗素子Ｒ１の第１端子は
、配線ＢＬと電気的に接続されている。容量素子Ｃ２の第２端子は、トランジスタＴｒ２
１の第１端子と電気的に接続され、トランジスタＴｒ２１の第１端子は、トランジスタＴ
ｒ２２のゲートと電気的に接続されている。トランジスタＴｒ２２の第１端子は、トラン
ジスタＴｒ２３の第１端子と電気的に接続され、トランジスタＴｒ２３の第１端子は、配
線ＯＬと電気的に接続されている。なお、容量素子Ｃ２の第１端子と、抵抗素子Ｒ１の第
１端子と、の電気的接続点をノードＮａとし、容量素子Ｃ２の第２端子と、トランジスタ
Ｔｒ２１の第１端子と、トランジスタＴｒ２２のゲートと、の電気的接続点をノードＮｂ
とする。
抵抗素子Ｒ１の第２端子は、配線ＶｒｅｆＬと電気的に接続されている。トランジスタ
Ｔｒ２１の第２端子は、配線ＶａＬと電気的に接続され、トランジスタＴｒ２１のゲート
は、配線ＲＳＴと電気的に接続されている。トランジスタＴｒ２２の第２端子は、配線Ｖ
ＤＤＬと電気的に接続されている。トランジスタＴｒ２３の第２端子は、配線ＶＳＳＬと
電気的に接続され、トランジスタＴｒ２３のゲートは、配線ＶｂＬと電気的に接続されて
いる。
配線ＶｒｅｆＬは、電位Ｖｒｅｆを与える配線であり、配線ＶａＬは、電位Ｖａを与え
る配線であり、配線ＶｂＬは、電位Ｖｂを与える配線である。配線ＶＤＤＬは、電位ＶＤ
Ｄを与える配線であり、配線ＶＳＳＬは、電位ＶＳＳを与える配線である。特に、ここで
の回路ＯＦＳＴの構成例では、電位ＶＤＤを高レベル電位とし、電位ＶＳＳを低レベル電
位としている。配線ＲＳＴは、トランジスタＴｒ２１の導通状態、非導通状態を切り替え
るための電位を与える配線である。
図２４に示す回路ＯＦＳＴより、トランジスタＴｒ２２と、トランジスタＴｒ２３と、
配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶｂＬと、によって、ソースフォロワ回路が構成
されている。
図２４に示す回路ＯＦＳＴより、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、によって、ノー
ドＮａには、配線ＢＬから流れてくる電流、及び抵抗素子Ｒ１の抵抗に応じた電位が与え
られる。
図２４に示す回路ＯＦＳＴの動作例について説明する。配線ＢＬから１回目の電流（以
後、第１電流と呼称する。）が流れたとき、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、により
、ノードＮａに第１電流と抵抗素子Ｒ１の抵抗とに応じた電位が与えられる。また、この
とき、トランジスタＴｒ２１を導通状態として、ノードＮｂに電位Ｖａを与える。その後
、トランジスタＴｒ２１を非導通状態とする。
次に、配線ＢＬから２回目の電流（以後、第２電流と呼称する。）が流れたとき、第１
電流が流れたときと同様に、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに
第２電流と抵抗素子Ｒ１の抵抗とに応じた電位が与えられる。このとき、ノードＮｂはフ
ローティング状態となっているので、ノードＮａの電位が変化したことで、容量結合によ
って、ノードＮｂの電位も変化する。ノードＮａの電位の変化をΔＶＮａとし、容量結合
係数を１としたとき、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。トランジスタＴｒ２２
のしきい値電圧をＶｔｈとしたとき、配線ＯＬから電位Ｖａ＋ΔＶＮａ－Ｖｔｈが出力さ
れる。ここで、電位Ｖａをしきい値電圧Ｖｔｈとすることで、配線ＯＬから電位ΔＶＮａ
を出力することができる。
電位ΔＶＮａは、第１電流から第２電流への変化量と、抵抗素子Ｒ１と、電位Ｖｒｅｆ
と、に応じて定まる。抵抗素子Ｒ１と、電位Ｖｒｅｆと、は既知とすることができるため
、図２４に示す回路ＯＦＳＴを用いることにより、電位ΔＶＮａから、配線ＢＬに流れる
電流の変化量を求めることができる。
活性化関数回路ＡＣＴＶは、配線ＯＬと、配線ＮＩＬと、に電気的に接続されている。
活性化関数回路ＡＣＴＶには、配線ＯＬを介して、回路ＯＦＳＴで計測した電流の変化量
の結果が入力される。活性化関数回路ＡＣＴＶは、当該結果に対して、あらかじめ定義さ
れた関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関
数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いること
ができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される
。なお、活性化関数回路ＡＣＴＶは、前述した活性化関数回路ＦＣとすることができる。
＜積和演算回路の動作例＞
次に、積和演算回路ＭＡＣの動作例について説明する。
図２５に積和演算回路ＭＡＣの動作例のタイミングチャートを示す。図２５のタイミン
グチャートは、時刻Ｔ０１乃至時刻Ｔ０９における、配線ＷＬ［１］、配線ＷＬ［２］、
配線ＷＤ、配線ＷＤｒｅｆ、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［
１］、ノードＮＭｒｅｆ［２］、配線ＣＬ［１］、及び配線ＣＬ［２］の電位の変動を示
し、電流ＩＢ－Ｉα、及び電流ＩＢｒｅｆの大きさの変動を示している。特に、電流ＩＢ
－Ｉαは、配線ＢＬから、メモリセルアレイＣＡのメモリセルＡＭ［１］、メモリセルＡ
Ｍ［２］に流れる電流の総和を示している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位（図２５
ではＨｉｇｈと表記している。）が印加され、配線ＷＬ［２］に低レベル電位（図２５で
はＬｏｗと表記している。）が印加されている。加えて、配線ＷＤには接地電位（図２５
ではＧＮＤと表記している。）よりもＶＰＲ－ＶＷ［１］大きい電位が印加され、配線Ｗ
Ｄｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］
、及び配線ＣＬ［２］にはそれぞれ基準電位（図２５ではＲＥＦＰと表記している。）が
印加されている。
なお、電位ＶＷ［１］は、第１データの一に対応する電位である。また、電位ＶＰＲは
、参照データに対応する電位である。
このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトラ
ンジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］、及
びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。
そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ［１］とが電気的に接
続されるため、ノードＮＭ［１］の電位は、ＶＰＲ－ＶＷ［１］となる。同様に、メモリ
セルＡＭｒｅｆ［１］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［１］とが電気的に
接続されるため、ノードＮＭｒｅｆ［１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトラン
ジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセル
ＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［
１］，０としたとき、ＩＡＭ［１］，０は次の式で表すことができる。
Figure 2023041759000010
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の
容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧で
ある。
配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を
介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，０としたとき、同様に、ＩＡＭｒｅ
ｆ［１］，０は次の式で表すことができる。
Figure 2023041759000011
なお、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジ
スタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、及びメ
モリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。こ
のため、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］への電位の書き込みは行われな
い。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加さ
れる。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの
トランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］
、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は非導通状態とな
る。
また、配線ＷＬ［２］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されて
いる。このため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの
トランジスタＴｒ１１は、時刻Ｔ０２以前から引き続き非導通状態となっている。
上述のとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ
［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は非導通状
態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮＭ［１］、ノー
ドＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位
が保持される。
特に、積和演算回路ＭＡＣの回路構成の説明で述べたとおり、メモリセルＡＭ［１］、
メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］
のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トラン
ジスタＴｒ１１の第１端子‐第２端子間に流れるリーク電流を小さくすることができるた
め、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒ
ｅｆ［２］のそれぞれの電位を長時間保持することができる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ、及び配線ＷＤｒｅｆには接地
電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭ
ｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、
非導通状態となっているため、配線ＷＤ、及び配線ＷＤｒｅｆからの電位の印加によって
、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅ
ｆ［２］のそれぞれに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加さ
れ、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よ
りもＶＰＲ－ＶＷ［２］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰ
Ｒ大きい電位が印加されている。更に、時刻Ｔ０２以前から引き続き、配線ＣＬ［１］、
及び配線ＣＬ［２］には、それぞれ基準電位が印加されている。
なお、電位ＶＷ［２］は、第１データの一に対応する電位である。
このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトラ
ンジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］、及
びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、導通状態となる。
そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ［２］とが電気的に接
続されるため、ノードＮＭ［２］の電位は、ＶＰＲ－ＶＷ［２］となる。同様に、メモリ
セルＡＭｒｅｆ［２］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［２］とが電気的に
接続されるため、ノードＮＭｒｅｆ［２］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトラン
ジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセル
ＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［
２］，０としたとき、ＩＡＭ［２］，０は次の式で表すことができる。
Figure 2023041759000012
配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を
介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，０としたとき、同様に、ＩＡＭｒｅ
ｆ［２］，０は次の式で表すことができる。
Figure 2023041759000013
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
ここで、時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬ及び配線ＢＬｒｅｆに
流れる電流について説明する。
配線ＢＬｒｅｆには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬｒｅ
ｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒ
ｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、電流源回路ＣＳから供
給される電流をＩＣｒｅｆとし、カレントミラー回路ＣＭによって排出される電流をＩＣ
Ｍ，０としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2023041759000014
配線ＢＬには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬには、カレ
ントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出
される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、電流
源回路ＣＳから供給される電流をＩＣとし、配線ＢＬから回路ＯＦＳＴに流れる電流をＩ
α，０としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2023041759000015
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［
１］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅ
ｆ［１］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、ト
ランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位Ｖｘ［１］は、第２データの一に対応する電位である。
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＣＬ［１］の電位変化に
、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は
、容量素子Ｃ１の容量、トランジスタＴｒ１２のゲート容量、寄生容量などによって算出
される。本動作例では、説明の煩雑さを避けるため、配線ＣＬ［１］の電位の増加分もト
ランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセ
ルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］におけるそれぞれの容量結合係数を１と
していることに相当する。
容量結合係数を１としているため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ
［１］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［１］が印加されることによっ
て、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれＶＸ［１］上昇
する。
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトラン
ジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセル
ＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［
１］，１としたとき、ＩＡＭ［１］，１は次の式で表すことができる。
Figure 2023041759000016
つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモ
リセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、
ＩＡＭ［１］，１－ＩＡＭ［１］，０（図２５では、ΔＩＡＭ［１］と表記する。）増加
する。
同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第
２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，１としたとき、ＩＡＭｒｅ
ｆ［１］，１は次の式で表すことができる。
Figure 2023041759000017
つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬｒｅｆか
らメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流
れる電流は、ＩＡＭｒｅｆ［１］，１－ＩＡＭｒｅｆ［１］，０（図２５では、ΔＩＡＭ
ｒｅｆ［１］と表記する。）増加する。
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳか
らの電流ＩＣｒｅｆが供給される。同時に、配線ＢＬｒｅｆには、カレントミラー回路Ｃ
Ｍ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出
される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭによって排出される電流をＩ
ＣＭ，１としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2023041759000018
配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電
流ＩＣが供給される。同時に、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ
［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路Ｏ
ＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流を
Ｉα，１としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2023041759000019
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから配線ＯＦＳＴに流れる電流
Ｉα，０と、時刻Ｔ０５から時刻Ｔ０６までの間における、配線ＢＬから配線ＯＦＳＴに
流れる電流Ｉα，１と、の差をΔＩαとする。以後、ΔＩαを、積和演算回路ＭＡＣにお
ける、差分電流と呼称する。差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ１０）を用いて、
次の式のとおりに表すことができる。
Figure 2023041759000020
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＣＬ［１］には接地電位が印加され
ている。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれ
の容量素子Ｃ１の第２端子に、接地電位が印加されるため、ノードＮＭ［１］、及びノー
ドＮＭｒｅｆ［１］の電位は、それぞれ時刻Ｔ０４から時刻Ｔ０５までの間の電位に戻る
。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［
１］高い電位が印加され、配線ＣＬ［２］に基準電位よりもＶＸ［２］高い電位が印加さ
れる。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの
容量素子Ｃ１の第２端子に電位ＶＸ［１］が印加され、メモリセルＡＭ［２］、及びメモ
リセルＡＭｒｅｆ［２］のそれぞれの容量素子Ｃ１の第２端子に電位ＶＸ［２］が印加さ
れる。このため、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ
［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のゲートの
電位が上昇する。
メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのノードの電位の
変化は、時刻Ｔ０５から時刻Ｔ０６までの間の動作を参酌する。メモリセルＡＭ［２］、
及びメモリセルＡＭｒｅｆ［２］についても同様に、それぞれのメモリセルの容量結合係
数を１として説明する。
容量結合係数を１としているため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ
［２］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［２］が印加されることによっ
て、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］の電位は、それぞれＶＸ［２］上昇
する。
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトラン
ジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセル
ＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［
２］，１としたとき、ＩＡＭ［２］，１は次の式で表すことができる。
Figure 2023041759000021
つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモ
リセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、
ＩＡＭ［２］，１－ＩＡＭ［２］，０（図２５では、ΔＩＡＭ［２］と表記する。）増加
する。
同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第
２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，１としたとき、ＩＡＭｒｅ
ｆ［２］，１は次の式で表すことができる。
Figure 2023041759000022
つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬｒｅｆか
らメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流
れる電流は、ＩＡＭｒｅｆ［２］，１－ＩＡＭｒｅｆ［２］，０（図２５では、ΔＩＡＭ
ｒｅｆ［２］と表記する。）増加する。
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳか
らの電流ＩＣｒｅｆが供給される。同時に、配線ＢＬｒｅｆには、カレントミラー回路Ｃ
Ｍ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出
される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭによって排出される電流をＩ
ＣＭ，２としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2023041759000023
配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電
流ＩＣが供給される。同時に、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ
［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路Ｏ
ＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流を
Ｉα，３としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2023041759000024
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから配線ＯＦＳＴに流れる電流
Ｉα，０と、時刻Ｔ０７から時刻Ｔ０８までの間における、配線ＢＬから配線ＯＦＳＴに
流れる電流Ｉα，３と、の差となる差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ８）、式（
Ｅ１２）乃至式（Ｅ１５）用いて、次の式のとおりに表すことができる。
Figure 2023041759000025
式（Ｅ１６）に示すとおり、回路ＯＦＳＴに入力される差分電流ΔＩαは、複数の第１
データである電位ＶＷと、複数の第２データである電位ＶＸと、の積の和に応じた値とな
る。つまり、差分電流ΔＩαを回路ＯＦＳＴで計測することによって、第１データと第２
データとの積和の値を求めることができる。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＣＬ［１］、及び配線ＣＬ［２］に
は基準電位が印加されている。このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］
、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量素子
Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、ノードＮＭ［２］、
ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位は、それぞれ時刻Ｔ０６か
ら時刻Ｔ０７までの間の電位に戻る。
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］にＶＸ［１］を印加し、
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］及び配線ＣＬ［２］にそれ
ぞれＶＸ［１］、ＶＸ［２］を印加したが、配線ＣＬ［１］及び配線ＣＬ［２］に印加す
る電位は、基準電位ＲＥＦＰよりも低くてもよい。配線ＣＬ［１］、及び／又は配線ＣＬ
［２］に、基準電位ＲＥＦＰよりも低い電位を印加した場合、配線ＣＬ［１］、及び／又
は配線ＣＬ［２］に接続されているメモリセルの保持ノードの電位を、容量結合によって
低くすることができる。これにより、積和演算において、第１データと、負の値である第
２データの一との積を行うことができる。例えば、時刻Ｔ０７から時刻Ｔ０８までの間に
おいて、配線ＣＬ［２］に、ＶＸ［２］でなく－ＶＸ［２］を印加した場合、差分電流Δ
Ｉαは、次の式の通りに表すことができる。
Figure 2023041759000026
なお、本動作例では、２行２列のマトリクス状に配置されているメモリセルを有するメ
モリセルアレイＣＡについて扱ったが、１行、且つ２列以上のメモリセルアレイ、又は３
行以上、且つ３列以上のメモリセルアレイについても同様に、積和演算を行うことができ
る。この場合の積和演算回路は、複数列のうち１列を、参照データ（電位ＶＰＲ）を保持
するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行
することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算
処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、
積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、差
分電流ΔＩαは、次の式で表すことができる。
Figure 2023041759000027
本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数
ｗｓ［ｋ］ｓ［ｋ－１］ （ｋ）を第１データとして、同じ列の各メモリセルＡＭに格納し
、第（ｋ－１）層の第ｓ［ｋ－１］ニューロンからの出力信号ｚｓ［ｋ－１］ （ｋ－１）
を各行の配線ＣＬから印加する電位（第２データ）とすることで、差分電流ΔＩαから第
１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活
性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニ
ューロンの出力信号ｚｓ［ｋ］ （ｋ）とすることができる。
また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重
み係数ｗｓ［Ｌ］ｓ［Ｌ－１］ （Ｌ）を第１データとして、同じ列の各メモリセルＡＭに
格納し、第（Ｌ－１）層の第ｓ［Ｌ－１］ニューロンからの出力信号ｚｓ［Ｌ－１］ （Ｌ
－１）を各行の配線ＣＬから印加する電位（第２データ）とすることで、差分電流ΔＩα
から、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を
用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ
［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］ （Ｌ）とすることができる。
なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路とし
て機能してもよい。
ところで、本実施の形態で述べた積和演算回路では、メモリセルＡＭの行数が前層のニ
ューロンの数となる。換言すると、メモリセルＡＭの行数は、次層の１つのニューロンに
入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルＡＭの列数
が、次層のニューロンの数となる。換言すると、メモリセルＡＭの列数は、次層のニュー
ロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロ
ンの個数によって、積和演算回路のメモリセルアレイの行数、及び列数が定まるため、構
成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて
、設計すればよい。
ここで、本実施の形態で述べた積和演算回路ＭＡＣと、実施の形態２で述べた回路２２
ａと組み合わせた場合について説明する。実施の形態２で述べたエンコーダＡＩＥの有す
るメモリセルアレイを、本実施の形態で述べたメモリセルアレイＣＡとする場合、メモリ
セルアレイＣＡの行数をｔｓ行とすればよい。これにより、メモリセルアレイＣＡは配線
ＣＬ［１］乃至配線ＣＬ［ｔｓ］を有することになる。加えて、配線ＲＷ［１］乃至配線
ＲＷ［ｔｓ］の各々を、配線ＣＬ［１］乃至配線ＣＬ［ｔｓ］のそれぞれと電気的に接続
する構成とすることによって、回路２２ａが有する出力端子ＰＴ［１］乃至出力端子ＰＴ
［ｔｓ］のそれぞれから出力される信号を、メモリセルアレイＣＡの配線ＣＬ［１］乃至
配線ＣＬ［ｔｓ］に入力することができる。
また、実施の形態２で述べた、重みフィルタのフィルタ値は、メモリセルアレイＣＡの
１列のメモリセルに格納される。例えば、実施の形態２で述べたフィルタｆｉｌａのフィ
ルタ値ｆａ［１，１］乃至フィルタ値ｆａ［ｔ，ｓ］のそれぞれは、ｔｓ行としたメモリ
セルアレイＣＡの１列のメモリセルに格納される。また、フィルタが複数ある場合は、フ
ィルタの数に応じて、メモリセルアレイＣＡの列数を決めればよい。例えば、実施の形態
２で述べたフィルタｆｉｌａ、フィルタｆｉｌｂ、フィルタｆｉｌｃを用いる場合、フィ
ルタｆｉｌａをメモリセルアレイＣＡの１列目のメモリセルＡＭ、フィルタｆｉｌｂをメ
モリセルアレイＣＡの２列目のメモリセルＡＭ、フィルタｆｉｌｃをメモリセルアレイＣ
Ａの３列目のメモリセルＡＭに格納し、参照データＶＰＲをメモリセルアレイＣＡの４列
目のメモリセルＡＭｒｅｆに格納すればよい。つまり、この場合は、メモリセルアレイＣ
Ａを最低４列とした構成とすればよい。このように複数のフィルタのそれぞれを、メモリ
セルアレイに１列ずつ格納することで、回路２２ａから画素領域Ｐの画像データを一回出
力するだけで、それぞれのフィルタに応じた積和演算を並列に実行することができる。よ
って、複数の畳み込み処理を同時に行うことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、上記実施の形態に記載の半導体装置の一形態を、図２６及び図２７
を用いて説明する。なお、本明細書で説明する半導体装置１００としては、例えば、上記
実施の形態で説明した撮像装置２０、周辺回路３０、表示装置５０を指すことができる。
又は、撮像装置２０が有する撮像部２１、回路２２ａ、エンコーダＡＩＥ、制御部２４、
更に加えて、周辺回路３０が有するＧＰＵ３１、記憶部３３、記憶部３４などを指すこと
ができる。
＜半導体装置１００の断面構造＞
図２６は半導体装置１００の一例を示す断面模式図である。半導体装置１００は、トラ
ンジスタ３００と、トランジスタ２００、および容量素子１４０を有する。トランジスタ
２００はトランジスタ３００の上方に設けられ、容量素子１４０はトランジスタ３００、
及びトランジスタ２００の上方に設けられている。
トランジスタ２００はチャネル形成領域に酸化物半導体を有するＯＳトランジスタであ
る。ＯＳトランジスタは微細化しても歩留まり良く形成できるので、トランジスタ２００
の微細化を図ることができる。このようなトランジスタを半導体装置に用いることで、半
導体装置の微細化及び／又は高集積化を図ることができる。ＯＳトランジスタは、オフ電
流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作を必要としないため、あるいは、リフレッ
シュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができ
る。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板
３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域の一方として機能
する低抵抗領域３１４ａ、ソース領域又はドレイン領域の他方として機能する低抵抗領域
３１４ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のどちらでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、低抵抗領域３１４ａ
、低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好まし
く、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（
シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニ
ウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化
させることで有効質量を制御したシリコンを用いた構成としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導
体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型
の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する
元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材
料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる
。
なお、導電体３１６の材料により、仕事関数が定まるため、導電体の材料を変更するこ
とで、しきい値電圧を調整することができる。具体的には、導電体３１６に窒化チタンや
窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立する
ために導電体３１６にタングステンやアルミニウムなどの金属材料を積層として用いるこ
とが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
図２６に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１
１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１
５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数
を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利
用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸
部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半
導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状
を有する半導体膜を形成してもよい。
なお、図２６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構
成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶
縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、
酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の
含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含
有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組
成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組
成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を
平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、
平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化され
ていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジ
スタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を
用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリ
コンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導
体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、
トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いる
ことが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜と
する。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することが
できる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が
５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積
当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａ
ｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶
縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体
３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下
がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低
減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には導電体３２
８、導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３３０はプラグ、
または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体
は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において
、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体
の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もあ
る。
各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、
合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層
して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高
融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アル
ミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用
いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２６にお
いて、絶縁体３５０、絶縁体３５２、絶縁体３５４、絶縁体３６０、絶縁体３６２、絶縁
体３６４、絶縁体３７０、絶縁体３７２、絶縁体３７４、絶縁体３８０、絶縁体３８２及
び絶縁体３８４が順に積層して設けられている。また、これら絶縁体には、導電体３５６
、導電体３６６、導電体３７６および導電体３８６が形成されている。これら導電体は、
プラグ、又は配線としての機能を有する。なおこれら導電体は、導電体３２８、及び導電
体３３０と同様の材料を用いて設けることができる。
なお、絶縁体３５０、絶縁体３６０、絶縁体３７０及び絶縁体３８０は、絶縁体３２４
と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体
３５６、導電体３６６、導電体３７６及び導電体３８６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。例えば、絶縁体３５０と導電体３５６に着目した場合、
絶縁体３５０が有する開口部に導電体３５６が形成されることで、トランジスタ３００か
らトランジスタ２００への水素の拡散を抑制することができる。他の絶縁体と導電体につ
いても同じことが言える。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用い
るとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線とし
ての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができ
る。
絶縁体３８４上には絶縁体２１４及び絶縁体２１６が積層して設けられている。絶縁体
２１４及び絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いる
ことが好ましい。
例えば、絶縁体２１４には、例えば、基板３１１から、又はトランジスタ３００が設け
られている領域から、トランジスタ２００を設ける領域に、水素や不純物が拡散しないよ
うなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を
用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用
いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に
、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジ
スタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好
ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１４には、酸化アル
ミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素
、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸
化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不
純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００
を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２
００に対する保護膜として用いることに適している。
また、例えば、絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。
また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減す
ることができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜な
どを用いることができる。
また、絶縁体２１４および絶縁体２１６には、導電体２１８、トランジスタ２００を構
成する導電体（例えばバックゲートとして機能する電極）等が埋め込まれている。導電体
２１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
導電体２１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好
ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、
および水に対するバリア性を有する層で、分離することができ、トランジスタ３００から
トランジスタ２００への水素の拡散を抑制することができる。
絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ
２００としては、ＯＳトランジスタを用いればよい。トランジスタ２００の詳細は後述す
る実施の形態５で説明を行う。
トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素
領域が形成されていることが好ましい。特に、トランジスタ２００のチャネル形成領域に
酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有
する絶縁体を設けることで、トランジスタ２００が有する酸化物半導体の酸素欠損を低減
することで、信頼性を向上させることができる。また、トランジスタ２００を覆う絶縁体
２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体
２８０は、トランジスタ２００の上部に形成される絶縁体２２５に接して設けられる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸
化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析に
て、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好
ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記Ｔ
ＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以
上５００℃以下の範囲が好ましい。
例えば、このような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用
いることが好ましい。または、金属酸化物を用いることもできる。
絶縁体２８０上に、絶縁体２８２を設ける構成にしてもよい。絶縁体２８２は、酸素や
水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、
絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アル
ミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。ま
た、例えば、絶縁体２８２をスパッタリング法によって、酸素を含むプラズマを用いて成
膜すると該絶縁体の下地層となる絶縁体２８０へ酸素を添加することができる。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素
、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸
化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不
純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００
を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２
００に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体
３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とす
ることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６とし
て、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２５、絶縁体２８０、絶
縁体２８２、及び絶縁体２８６には、導電体２４６、導電体２４８等が埋め込まれている
。
導電体２４６、導電体２４８は、導電体３２８、及び導電体３３０と同様の材料を用い
て設けることができる。
続いて、トランジスタ２００の上方には、容量素子１４０が設けられている。容量素子
１４０は、導電体１１０と、導電体１２０、及び絶縁体１３０とを有する。
また、導電体２４６、及び導電体２４８上に、導電体１１２を設けてもよい。なお、導
電体１１２、及び導電体１１０は、同時に形成することができる。
導電体１１２、及び導電体１１０には、モリブデン、チタン、タンタル、タングステン
、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、
または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モ
リブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物
、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸
化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の導電性材料を適用する
こともできる。
図２６では、導電体１１２、及び導電体１１０は単層構造を示したが、当該構成に限定
されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い
導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が
高い導電体を形成してもよい。
また、導電体１１２、及び導電体１１０上に、容量素子１４０の誘電体として、絶縁体
１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニ
ウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、
窒化ハフニウム等を用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いると
よい。当該構成により、容量素子１４０は、絶縁体１３０を有することで、絶縁耐力が向
上し、容量素子１４０の静電破壊を抑制することができる。
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導
電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いるこ
とができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用
いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他
の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム
）等を用いればよい。
導電体１２０、及び絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５
０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、
その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
また、絶縁体１５０には、導電体１５６が埋め込まれている。なお、導電体１５６は、
導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
また、導電体１５６上に、導電体１６６を設けられている。また、導電体１６６、及び
絶縁体１５０上に、絶縁体１６０が設けられている。また、絶縁体１６０は、その下方の
凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。本構成を用いることで、ＯＳトランジスタを用い
た半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることがで
きる。または、ＯＳトランジスタを用いた半導体装置において、消費電力を低減すること
ができる。または、ＯＳトランジスタを用いた半導体装置において、微細化または高集積
化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提
供することができる。
＜半導体装置１００の変形例＞
また、本実施の形態の変形例の一例を、図２７に示す。
図２７は、図２６のトランジスタ２００をトランジスタ２０１に置き替えた場合の断面
模式図である。トランジスタ２００と同様、トランジスタ２０１はＯＳトランジスタであ
る。なお、トランジスタ２０１の詳細は後述する実施の形態５で説明を行う。
図２７のその他の構成要素の詳細は、図２６の記載を参酌すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態５）
本実施の形態では、実施の形態４に示すトランジスタ２００およびトランジスタ２０１
の詳細について、図２８乃至図３１を用いて説明を行う。
＜＜トランジスタ２００＞＞
まず、図２８に示すトランジスタ２００の詳細について説明を行う。
図２８（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図２
８（Ｂ）は、図２８（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジ
スタ２００のチャネル長方向の断面図でもある。また、図２８（Ｃ）は、図２８（Ａ）に
Ａ３－Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向
の断面図でもある。図２８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて
図示している。
図２８（Ａ）乃至（Ｃ）に示すように、トランジスタ２００は、基板（図示せず）の上
に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金
属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金
属酸化物４０６ｂの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電
体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上
に配置された絶縁体４１９と、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、及び絶
縁体４１９の側面に接して配置された絶縁体４１８と、金属酸化物４０６ｂの上面に接し
、かつ絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。ここで、図２
８（Ｂ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが
好ましい。また、絶縁体２２５は、絶縁体４１９、導電体４０４、絶縁体４１８、および
金属酸化物４０６を覆って設けられることが好ましい。
以下において、金属酸化物４０６ａと金属酸化物４０６ｂをまとめて金属酸化物４０６
という場合がある。なお、トランジスタ２００では、金属酸化物４０６ａおよび金属酸化
物４０６ｂを積層する構成について示しているが、本発明はこれに限られるものではない
。例えば、金属酸化物４０６ｂのみを設ける構成にしてもよい。また、導電体４０４ａと
導電体４０４ｂをまとめて導電体４０４という場合がある。なお、トランジスタ２００で
は、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明
はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい
。
導電体４４０は、絶縁体３８４の開口の内壁に接して導電体４４０ａが形成され、さら
に内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａ及び導電体４４０ｂ
の上面の高さと、絶縁体３８４の上面の高さは同程度にできる。なお、トランジスタ２０
０では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本
発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしても
よい。
導電体３１０は、導電体３１０ａ、導電体３１０ｂを有する。導電体３１０ａは、絶縁
体２１４および絶縁体２１６の開口の内壁に接して形成され、さらに内側に導電体３１０
ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい
。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の
高さは同程度にできる。なお、トランジスタ２００では、導電体３１０ａおよび導電体３
１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例
えば、導電体３１０ｂのみを設ける構成にしてもよい。
導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして
機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や
、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立
して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体３１
０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲート
の配線として機能する導電体４４０の上に積層して、絶縁体２１４および絶縁体２１６に
埋め込まれた導電体３１０を設けることにより、導電体４４０と導電体４０４の間に絶縁
体２１４および絶縁体２１６などが設けられ、導電体４４０と導電体４０４の間の寄生容
量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容
量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有
するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐
圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶
縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体４４０
の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸され
てもよい。
ここで、導電体３１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を
抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タ
ンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、
単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体４４
０および導電体３１０を通じて上層に拡散するのを抑制することができる。なお、導電体
３１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、
窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物
または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能
を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導
電性材料について記載する場合も同様である。導電体３１０ａおよび導電体４４０ａが酸
素の透過を抑制する機能を持つことにより、導電体３１０ｂおよび導電体４４０ｂが酸化
して導電率が低下することを防ぐことができる。
また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電
性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造として
もよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体４４０ｂは、配線として機能するため、導電体３１０ｂより導電性が高い
導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性
材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としてもよ
く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防
ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を
抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として
窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体
２１４より上層に拡散するのを抑制することができる。なお、絶縁体２１４は、水素原子
、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、
銅原子等の不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、
以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も
同様である。
また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子等）の透過を抑制する
機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含ま
れる酸素が下方拡散するのを抑制することができる。
また、導電体４４０の上に導電体３１０を積層して設ける構成にすることにより、導電
体４４０と導電体３１０の間に絶縁体２１４を設けることができる。ここで、導電体４４
０ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設け
ることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能
を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフ
ニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水な
どの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁
体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されている
ことが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ
（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、膜
の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体
２２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好まし
くは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌ
ｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出
される絶縁体を用いて形成することが好ましい。
絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、
および絶縁体２２４は、第２のゲート絶縁膜として機能できる。なお、トランジスタ２０
０では、絶縁体２２０、絶縁体２２２、及び絶縁体２２４を積層する構成について示して
いるが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、
および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を
用いる構造にしてもよい。
金属酸化物４０６は、酸化物半導体として機能する金属酸化物を用いることが好ましい
。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上の
ものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用い
ることで、トランジスタのオフ電流を低減することができる。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいた
め、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法など
を用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることが
できる。
金属酸化物４０６は、少なくともインジウム又は亜鉛を含むことが好ましい。特にイン
ジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム
、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた
一種、または複数種が含まれていてもよい。
ここでは、金属酸化物４０６が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚ
ｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム
またはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン
、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウ
ム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし
、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
ここで、金属酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子
数比が、金属酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数
比より大きいことが好ましい。また、金属酸化物４０６ａに用いる金属酸化物において、
Ｉｎに対する元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、Ｉ
ｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ｂに用
いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ａに用い
る金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
以上のような金属酸化物を金属酸化物４０６ａとして用いて、金属酸化物４０６ａの伝
導帯下端のエネルギーが、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域にお
ける、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属
酸化物４０６ａの電子親和力が、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領
域における電子親和力より小さいことが好ましい。
ここで、金属酸化物４０６ａ及び金属酸化物４０６ｂにおいて、伝導帯下端のエネルギ
ー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうこ
とができる。このようにするためには、金属酸化物４０６ａと金属酸化物４０６ｂとの界
面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、金属酸化物４０６ａと金属酸化物４０６ｂが、酸素以外に共通の元素を有
する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例え
ば、金属酸化物４０６ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、金属酸化物４０６ａとして、
Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は金属酸化物４０６ｂに形成されるナローギャップ部
分となる。金属酸化物４０６ａと金属酸化物４０６ｂとの界面における欠陥準位密度を低
くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流
が得られる。
また、金属酸化物４０６は、領域４２６ａ、領域４２６ｂ、及び領域４２６ｃを有する
。領域４２６ａは、図２８（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる
。領域４２６ｂ及び領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であ
り、領域４２６ａより導電性が高い領域となる。領域４２６ｂ及び領域４２６ｃは、絶縁
体２２５の成膜雰囲気に含まれる、水素、窒素等の不純物元素が添加される。これにより
、金属酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素によ
り酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密
度が高くなり、低抵抗化される。
よって、領域４２６ｂ及び領域４２６ｃは、領域４２６ａより、水素及び窒素の少なく
とも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量
分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ
）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては
、金属酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、金属酸化物４０
６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素また
は窒素の濃度を測定すればよい。
なお、領域４２６ｂ及び領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と
結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には
水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる
。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及び
キセノン等がある。よって、領域４２６ｂ及び領域４２６ｃは、上記元素の一つまたは複
数を含む構成にすればよい。
また、金属酸化物４０６ａは、領域４２６ｂ及び領域４２６ｃにおいて、元素Ｍに対す
るＩｎの原子数比が、金属酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度にな
ることが好ましい。言い換えると、金属酸化物４０６ａは、領域４２６ｂ及び領域４２６
ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎ
の原子数比より大きいことが好ましい。ここで、金属酸化物４０６は、インジウムの含有
率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような
構成にすることにより、トランジスタ２００の作製工程において、金属酸化物４０６ｂの
膜厚が薄くなり、金属酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂ
および領域４２６ｃにおいて、金属酸化物４０６ａが十分低抵抗化されており、金属酸化
物４０６の領域４２６ｂは、ソース領域及びドレイン領域の一方として機能させ、金属酸
化物４０６の領域４２６ｃは、ソース領域及びドレイン領域の他方として機能させること
ができる。
図２８（Ｂ）に示す領域４２６ａ近傍の拡大図を、図２９（Ａ）に示す。図２９（Ａ）
に示すように、領域４２６ｂ及び領域４２６ｃは、金属酸化物４０６の少なくとも絶縁体
２２５と重なる領域に形成される。ここで、金属酸化物４０６ｂの領域４２６ｂ及び領域
４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。
また、金属酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
なお、図２８（Ｂ）及び図２９（Ａ）では、領域４２６ａ、領域４２６ｂ、及び領域４
２６ｃが、金属酸化物４０６ｂ及び金属酸化物４０６ａに形成されているが、これらの領
域は少なくとも金属酸化物４０６ｂに形成されていればよい。また、図２８（Ｂ）などで
は、領域４２６ａと領域４２６ｂの境界、及び領域４２６ａと領域４２６ｃの境界を金属
酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるも
のではない。例えば、領域４２６ｂ及び領域４２６ｃが金属酸化物４０６ｂの表面近傍で
は導電体４０４側に張り出し、金属酸化物４０６ａの下面近傍では、絶縁体２２５側に後
退する形状になる場合がある。
トランジスタ２００では、図２９（Ａ）に示すように、領域４２６ｂ及び領域４２６ｃ
が、金属酸化物４０６の絶縁体２２５と接する領域と、絶縁体４１８及び絶縁体４１２の
両端部近傍と重なる領域に形成される。このとき、領域４２６ｂ及び領域４２６ｃの導電
体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能す
る。Ｌｏｖ領域を有する構造とすることで、金属酸化物４０６のチャネル形成領域と、ソ
ース領域及びドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン
電流及び移動度を大きくすることができる。
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図２
９（Ｂ）に示すように、領域４２６ｂ及び領域４２６ｃが、金属酸化物４０６の絶縁体２
２５及び絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図２９（Ｂ）
に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と
、が概略一致している構成である。図２９（Ｂ）に示す構成とすることで、ソース領域及
びドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大き
くすることができる。また、図２９（Ｂ）に示す構成とすることで、チャネル長方向にお
いて、ソース領域及びドレイン領域と、ゲートとが重ならないため、不要な容量が形成さ
れるのを抑制することができる。
このように、領域４２６ｂ及び領域４２６ｃの範囲を適宜選択することにより、回路設
計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができ
る。
絶縁体４１２は、金属酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁
体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。この
ような絶縁体４１２を金属酸化物４０６ｂの上面に接して設けることにより、金属酸化物
４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体
４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１
２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚に
すればよい。
絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ
分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範
囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅ
ｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、よ
り好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
絶縁体４１２、導電体４０４、及び絶縁体４１９は、金属酸化物４０６ｂと重なる領域
を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、及び絶縁体４１９の
側面は略一致することが好ましい。
導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物４
０６ａまたは金属酸化物４０６ｂとして用いることができる金属酸化物を用いることがで
きる。特に、Ｉｎ－Ｇａ－Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ
］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値のものを用いることが
好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を
抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体
４１２に酸素を添加し、金属酸化物４０６ｂに酸素を供給することが可能となる。これに
より、金属酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電
体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電
性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用い
ることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上に
タングステンなどの金属を積層した構造にしてもよい。
ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、金属酸化
物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる
。従って、ゲート電極としての機能を有する導電体４０４の電界によって、金属酸化物４
０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことがで
きる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタ
の構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
そのため、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチ
ャネルを形成することができるので、ソース－ドレイン間に大電流を流すことができ、導
通時の電流（オン電流）を大きくすることができる。また、金属酸化物４０６ｂの領域４
２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれ
ていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。
導電体４０４ｂの上に絶縁体４１９が配置されることが好ましい。また、絶縁体４１９
、導電体４０４ａ、導電体４０４ｂ、及び絶縁体４１２の側面は略一致することが好まし
い。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ
以上２０ｎｍ以下程度、好ましくは５ｎｍ以上１０ｎｍ以下程度で成膜することができる
。ここで、絶縁体４１９は、絶縁体４１８と同様に、水または水素などの不純物、及び酸
素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アル
ミニウムまたは酸化ハフニウムなどを用いることが好ましい。
このような絶縁体４１９を設けることにより、水、水素等の不純物、及び酸素の透過を
抑制する機能を有する絶縁体４１９と絶縁体４１８で導電体４０４の上面と側面を覆うこ
とができる。これにより、導電体４０４を介して、水、水素等の不純物が金属酸化物４０
６に混入することを防ぐことができる。このように、絶縁体４１８と絶縁体４１９はゲー
トを保護するゲートキャップとしての機能を有する。
絶縁体４１８は、絶縁体４１２、導電体４０４、及び絶縁体４１９の側面に接して設け
られる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい
。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１
８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば
１ｎｍで成膜することができる。
上記の通り、金属酸化物４０６の領域４２６ｂ及び領域４２６ｃは、絶縁体２２５の成
膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長
が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含
まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。
これに対して、本実施の形態に示すように、絶縁体４１８を形成することにより、金属酸
化物４０６の絶縁体２２５と接する領域どうしの間の距離を大きくすることができるので
、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。更に、ＡＬＤ
法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜
厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することを
ふせぐことができる。
ここで、絶縁体４１８は、水、水素などの不純物、及び酸素の透過を抑制する機能を有
する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウ
ムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散するこ
とを防ぐことができる。また、絶縁体４１２の端部等から金属酸化物４０６に水素、水等
の不純物が浸入するのを抑制することができる。
絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って
、当該絶縁膜のうち、絶縁体４１２、導電体４０４、及び絶縁体４１９の側面に接する部
分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を
容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設
けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１
８の絶縁体４１２及び導電体４０４に接する部分を十分残存させることができる。
絶縁体２２５は、絶縁体４１９、絶縁体４１８、金属酸化物４０６及び絶縁体２２４を
覆って設けられる。ここで、絶縁体２２５は、絶縁体４１９および絶縁体４１８の上面に
接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体２２５は、上述の通り、水素
または窒素などの不純物を金属酸化物４０６に添加して、領域４２６ｂおよび領域４２６
ｃを形成する。このため、絶縁体２２５は、水素および窒素の少なくとも一方を有するこ
とが好ましい。
また、絶縁体２２５は、金属酸化物４０６ｂの上面に加えて、金属酸化物４０６ｂの側
面及び金属酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域
４２６ｂ及び領域４２６ｃにおいて、金属酸化物４０６ｂの側面および金属酸化物４０６
ａの側面まで低抵抗化することができる。
また、絶縁体２２５は、水、水素などの不純物、及び酸素の透過を抑制する機能を有す
る絶縁性材料を用いることが好ましい。例えば、絶縁体２２５として、窒化シリコン、窒
化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用
いることが好ましい。このような絶縁体２２５を形成することで、絶縁体２２５を透過し
て酸素が浸入し、領域４２６ｂ及び領域４２６ｃの酸素欠損に酸素を供給して、キャリア
密度が低下するのを防ぐことができる。また、絶縁体２２５を透過して水、水素などの不
純物が浸入し、領域４２６ｂ及び領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防
ぐことができる。
絶縁体２２５の上に絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２
２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好まし
い。
絶縁体２８０及び絶縁体２２５に形成された開口に導電体４５０ａおよび導電体４５１
ａと、導電体４５０ｂおよび導電体４５１ｂと、が配置される。導電体４５０ａ及び導電
体４５１ａと、導電体４５０ｂ及び導電体４５１ｂと、は、導電体４０４を挟んで対向し
て設けられることが好ましい。
ここで、絶縁体２８０及び絶縁体２２５の開口の内壁に接して導電体４５０ａが形成さ
れ、さらに内側に導電体４５１ａが形成されている。当該開口の底部の少なくとも一部に
は金属酸化物４０６の領域４２６ｂが位置しており、導電体４５０ａは領域４２６ｂと接
する。同様に、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ｂが
形成され、さらに内側に導電体４５１ｂが形成されている。当該開口の底部の少なくとも
一部には金属酸化物４０６の領域４２６ｃが位置しており、導電体４５０ｂは領域４２６
ｃと接する。
導電体４５０ａ及び導電体４５１ａは、ソース電極又はドレイン電極の一方として機能
し、導電体４５０ｂ及び導電体４５１ｂは、ソース電極又はドレイン電極の他方として機
能する。
導電体４５０ａ及び導電体４５０ｂは、導電体３１０ａなどと同様に、水、水素等の不
純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタ
ル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウム等を用いることが
好ましく、単層又は積層とすればよい。これにより、絶縁体２８０より上層から水素、水
等の不純物が導電体４５１ａおよび導電体４５１ｂを通じて金属酸化物４０６に混入する
のを抑制することができる。
また、導電体４５１ａ及び導電体４５１ｂは、タングステン、銅、アルミニウム等を主
成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａ及
び導電体４５１ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材
料との積層としてもよい。
次に、トランジスタ２００の構成材料について説明する。
＜基板＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板又は導
電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファ
イア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板な
どがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基
板、又は、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸
化亜鉛、酸化ガリウムからなる化合物半導体基板がある。さらには、前述の半導体基板内
部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板等がある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性
樹脂基板等がある。または、金属の窒化物を有する基板、金属の酸化物を有する基板等が
ある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体
又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがあ
る。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素
子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジス
タを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジス
タを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性
基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこん
だシート、フィルム又は箔などを用いてもよい。また、基板が伸縮性を有してもよい。ま
た、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。ま
たは、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ
以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μ
ｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置
を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも
伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する
場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和す
ることができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、または
それらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほ
ど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線
膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下で
ある材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリ
アミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがあ
る。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である
。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化
物、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で
囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体
２２２、絶縁体２１４として、水素などの不純物及び酸素の透過を抑制する機能を有する
絶縁体を用いればよい。
水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホ
ウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素
、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジ
ム、ハフニウムまたはタンタルを含む絶縁体を、単層で、又は積層で用いればよい。
また、例えば、絶縁体２２２及び絶縁体２１４としては、酸化アルミニウム、酸化マグ
ネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸
化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルなどの金属酸化物、窒化酸
化シリコン又は窒化シリコンなどを用いればよい。なお、絶縁体２２２及び絶縁体２１４
は、酸化アルミニウム又は酸化ハフニウムなどを有することが好ましい。
絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４及び絶縁体４１２としては
、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン
、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ラン
タン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、又は積層で用いれ
ばよい。例えば、絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁
体４１２としては、酸化シリコン、酸化窒化シリコン、又は窒化シリコンを有することが
好ましい。
絶縁体２２０、絶縁体２２２、絶縁体２２４、及び／又は絶縁体４１２は、比誘電率の
高い絶縁体を有することが好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２
４、及び／又は絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、ア
ルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒
化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒
化物、シリコン及びハフニウムを有する窒化物等を有することが好ましい。又は、絶縁体
２２０、絶縁体２２２、絶縁体２２４、及び／又は絶縁体４１２は、酸化シリコン又は酸
化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化
シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み
合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、
絶縁体２２４及び絶縁体４１２において、酸化アルミニウム、酸化ガリウム又は酸化ハフ
ニウムを金属酸化物４０６と接する構造とすることで、酸化シリコン又は酸化窒化シリコ
ンに含まれるシリコンが、金属酸化物４０６に混入することを抑制することができる。ま
た、例えば、絶縁体２２４及び絶縁体４１２において、酸化シリコン又は酸化窒化シリコ
ンを金属酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウム又は
酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが
形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのし
きい値電圧をプラス方向に変動させることができる場合がある。
絶縁体３８４、絶縁体２１６、及び絶縁体２８０は、比誘電率の低い絶縁体を有するこ
とが好ましい。例えば、絶縁体３８４、絶縁体２１６、及び絶縁体２８０は、酸化シリコ
ン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコ
ン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する
酸化シリコン又は樹脂などを有することが好ましい。又は、絶縁体３８４、絶縁体２１６
、及び絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添
加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有するこ
とが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組
み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂と
しては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど
）、ポリイミド、ポリカーボネート又はアクリルなどがある。
絶縁体４１８及び絶縁体４１９としては、水素などの不純物および酸素の透過を抑制す
る機能を有する絶縁体を用いればよい。絶縁体４１８及び絶縁体４１９としては、例えば
、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニ
ウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム酸化タンタル
等の金属酸化物、窒化酸化シリコン、窒化シリコン等を用いればよい。
＜導電体＞
導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ
、導電体４５０ｂ、導電体４５１ａ、及び導電体４５１ｂとしては、アルミニウム、クロ
ム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフ
ニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、イ
ンジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができ
る。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が
高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記導電体、特に導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、及び導電
体４５０ｂとして、金属酸化物４０６に適用可能な金属酸化物に含まれる金属元素及び酸
素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素を含む導電性材料
を用いてもよい。例えば、窒化チタン、窒化タンタル等の窒素を含む導電性材料を用いて
もよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タ
ングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタ
ンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫
酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい
。このような材料を用いることで、金属酸化物４０６に含まれる水素を捕獲することがで
きる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場
合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前
述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用い
ることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けると
よい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から
離脱した酸素がチャネル形成領域に供給されやすくなる。
＜金属酸化物４０６に適用可能な金属酸化物＞
以下に、本発明に係る金属酸化物４０６について説明する。金属酸化物４０６として、
酸化物半導体として機能する金属酸化物を用いることが好ましい。
金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にイ
ンジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリ
ウム、イットリウム、スズ等が含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム等から選ばれた一種、
又は複数種が含まれていてもよい。
ここで、金属酸化物４０６が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。な
お、金属酸化物４０６が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項
を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
以下に、図３０（Ａ）（Ｂ）（Ｃ）を用いて、金属酸化物４０６が有するインジウム、
元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図３０（Ａ）（Ｂ
）（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物４０６が有する
インジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［
Ｚｎ］とする。
図３０（Ａ）（Ｂ）（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α
）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚ
ｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］
＝（１＋α）：（１－α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚ
ｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）と
なるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原
子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となる
ラインを表す。
また、図３０（Ａ）（Ｂ）（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の
原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネ
ル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状
の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結
晶構造の間において、結晶粒界が形成される場合がある。
図３０（Ａ）に示す領域Ａは、金属酸化物４０６が有する、インジウム、元素Ｍ、およ
び亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（
電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物は
インジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低
くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、及びその近傍値
である場合（例えば図３０（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
例えば、金属酸化物４０６ｂに用いる金属酸化物は、キャリア移動度が高い、図３０（
Ａ）の領域Ａで示される原子数比を有することが好ましい。金属酸化物４０６ｂに用いる
金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度
になるようにすればよい。一方、金属酸化物４０６ａに用いる金属酸化物は、絶縁性が比
較的高い、図３０（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。金属酸化
物４０６ａに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるよう
にすればよい。
特に、図３０（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼
性が高い優れた金属酸化物が得られる。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近
傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる
。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、およ
び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
また、金属酸化物４０６として、Ｉｎ－Ｍ－Ｚｎ酸化物を用いる場合、スパッタリング
ターゲットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好まし
い。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含ま
れる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物４０
６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子
数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数
比］の近傍となる場合がある。また、金属酸化物４０６に用いるスパッタリングターゲッ
トの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の
組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数
比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸
化物４０６をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原
子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よ
りも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特
定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密
ではない。
＜金属酸化物の構成＞
以下では、ＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅ
ｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＣは機能、又は材料の構成の一例を表し、後述するＣ
ＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）は、結晶構造の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機
能と、材料の一部では絶縁性の機能と、を有し、材料の全体では半導体としての機能を有
する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活
性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能で
あり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶
縁性の機能と、をそれぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／
Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与するこ
とができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの
機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁
性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁
性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レ
ベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中
に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察さ
れる場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、
絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎ
ｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップ
を有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘ
ｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合
材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌ
ｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多
結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈ
ｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体
などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、七角形等の格子配列を有する場合がある。なお、
ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー
ともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成
が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素
原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化する
ことなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元
素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶
構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置
換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ
）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，
Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な
結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こり
にくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって
低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化
物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安
定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋ
ｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様
の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎ
ｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜金属酸化物を有するトランジスタ＞
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。
なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジ
スタを実現することができる。また、信頼性の高いトランジスタを実現することができる
。
また、トランジスタには、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度の
低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物
中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物
濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例
えば、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０１１／ｃｍ３
未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未
満であり、１×１０－９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低い
ため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる
場合がある。
従って、トランジスタの電気特性を安定にするためには、金属酸化物４０６ｂの領域４
２６ａ中の不純物濃度を低減することが有効である。また、金属酸化物４０６ｂの領域４
２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが
好ましい。不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄
、ニッケル、シリコン等がある。
＜不純物＞
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸
化物において欠陥準位が形成される。このため、金属酸化物４０６ｂの領域４２６ａにお
けるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ
／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成
し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含ま
れている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため
、金属酸化物４０６ｂの領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の
濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物４０６
ｂの領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、金属酸化物４０６ｂの領域４２６ａに窒素が
含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物４０
６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば
、金属酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／
ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。従って、金属酸化物４０６ｂの領域４２６ａに水
素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属
酸化物４０６ｂの領域４２６ａ中の水素はできる限り低減されていることが好ましい。具
体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔ
ｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ
３未満とする。
金属酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタ
に安定した電気特性を付与することができる。
＜＜トランジスタ２０１＞＞
次に、図２７に示すトランジスタ２０１の詳細について説明を行う。
図３１（Ａ）は、トランジスタ２０１の上面図である。また、図３１（Ｂ）は、図３１
（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネ
ル長方向の断面図でもある。また、図３１（Ｃ）は、図３１（Ａ）にＡ３－Ａ４の一点鎖
線で示す部位の断面図であり、トランジスタ２０１のチャネル幅方向の断面図でもある。
図３１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また
、トランジスタ２０１の構成要素のうち、トランジスタ２００と共通のものについては、
符号を同じくする。
図３１（Ａ）（Ｂ）（Ｃ）に示すように、トランジスタ２０１は、基板（図示せず）の
上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、
金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、
金属酸化物４０６ｂの上面の少なくとも一部に接して配置された導電体４５２ａ及び導電
体４５２ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接し且つ導電体４５２ａお
よび導電体４５２ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃの上に
配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０５ａと、導電体４
０５ａの上に配置された導電体４０５ｂと、導電体４０５ｂの上に配置された絶縁体４２
０と、を有する。
導電体４０５（導電体４０５ａ及び導電体４０５ｂ）は、トップゲートとして機能でき
、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲー
トと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート
の電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値
電圧を変化させることができる。
導電体４０５ａは、図２８の導電体４０４ａと同様の材料を用いて設けることができる
。導電体４０５ｂは、図２８の導電体４０４ｂと同様の材料を用いて設けることができる
。
導電体４５２ａはソース電極またはドレイン電極の一方としての機能を有し、導電体４
５２ｂはソース電極またはドレイン電極の他方としての機能を有する。
導電体４５２ａ、４５２ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イット
リウム、ジルコニウム、モリブデン、銀、タンタル、タングステン等の金属、又はこれら
から選ばれる金属を主成分とする合金を用いることができる。また、図では単層構造を示
したが、２層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜
鉛を含む透明導電材料を用いてもよい。
トランジスタ２０１において、チャネルは金属酸化物４０６ｂに形成されることが好ま
しい。そのため、金属酸化物４０６ｃは金属酸化物４０６ｂよりも絶縁性が比較的高い材
料を用いることが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を
用いればよい。
トランジスタ２０１は、金属酸化物４０６ｃを設けることで、トランジスタ２０１を埋
め込みチャネル型のトランジスタとすることができる。また、導電体４５２ａおよび導電
体４５２ｂの端部の酸化を防ぐことができる。また、導電体４０５と導電体４５２ａ（ま
たは導電体４０５と導電体４５２ｂ）との間のリーク電流を防ぐことができる。なお、金
属酸化物４０６ｃは、場合によっては省略してもよい。
また、金属酸化物４０６ｂは、領域４２６ｄを有する。領域４２６ｄは、図３１（Ｂ）
に示すように、金属酸化物４０６ｂが、導電体４５２ａ、及び導電体４５２ｂと接する領
域に位置する。領域４２６ｄは、導電体４５２ａ、及び導電体４５２ｂの成膜時によるダ
メージと、当該成膜雰囲気に含まれる窒素などの不純物が添加されることと、によって形
成される。これによって、金属酸化物４０６ｂの領域４２６ｄにおいて、添加された不純
物元素により酸素欠損が形成され、更に当該不純物元素が酸素欠損に入り込むことで、キ
ャリア密度が高くなり、低抵抗化される。なお、導電体４５２ａ、及び導電体４５２ｂの
成膜条件次第では、領域４２６ｄは、金属酸化物４０６ｂの界面にのみ形成される場合が
ある。
絶縁体４２０は、水、水素等の不純物、及び酸素の透過を抑制する機能を有する絶縁性
材料を用いることが好ましい。例えば、絶縁体４２０として、酸化アルミニウム、酸化マ
グネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウム、又は酸化タンタルなどの金属酸化物、窒
化酸化シリコン、又は窒化シリコンなどを用いればよい。
トランジスタ２０１は、絶縁体４２０を設けることで、導電体４０５が酸化することを
防ぐことができる。また、水、水素などの不純物が、金属酸化物４０６へ侵入することを
防ぐことができる。
トランジスタ２０１は、トランジスタ２００と比べて、金属酸化物４０６ｂと電極（ソ
ース電極またはドレイン電極）との接触面積を大きくすることができる。また、図２８に
示す領域４２６ｂ及び領域４２６ｃを作製する工程が不要になる。そのため、トランジス
タ２０１は、トランジスタ２００よりもオン電流を大きくすることができる。また製造工
程を簡略化することができる。
トランジスタ２０１のその他の構成要素の詳細は、トランジスタ２００の記載を参照す
ればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
本実施の形態では、本発明の一態様の撮像装置の一例について、図面を参照して説明す
る。
図３２（Ａ）は、撮像装置の画素回路を説明する図である。当該画素回路は、光電変換
素子１０５０と、トランジスタ１０５１と、トランジスタ１０５２と、トランジスタ１０
５３と、トランジスタ１０５４と、を有する。
光電変換素子１０５０の一方の電極（アノード）は、トランジスタ１０５１のソース又
はドレインの一方と電気的に接続されている。光電変換素子１０５０の一方の電極は、ト
ランジスタ１０５２のソース又はドレインの一方と電気的に接続されている。トランジス
タ１０５１のソース又はドレインの他方は、トランジスタ１０５３のゲートと電気的に接
続されている。トランジスタ１０５３のソース又はドレインの一方は、トランジスタ１０
５４のソース又はドレインの一方と電気的に接続されている。なお、トランジスタ１０５
３のゲートと電気的に接続される容量素子を設けてもよい。
光電変換素子１０５０の他方の電極（カソード）は、配線１０７２と電気的に接続され
る。トランジスタ１０５１のゲートは、配線１０７５と電気的に接続されている。トラン
ジスタ１０５３のソース又はドレインの他方は、配線１０７９に電気的に接続されている
。トランジスタ１０５２のゲートは、配線１０７６と電気的に接続されている。トランジ
スタ１０５２のソース又はドレインの他方は、配線１０７３と電気的に接続されている。
トランジスタ１０５４のソース又はドレインの他方は、配線１０７１と電気的に接続され
る。トランジスタ１０５４のゲートは、配線１０７８と電気的に接続される。配線１０７
２は、電源１０５６の一方の端子と電気的に接続され、電源１０５６の他方の端子は、配
線１０７７と電気的に接続される。
ここで、配線１０７１は、画素から信号を出力する出力線としての機能を有することが
できる。配線１０７３、配線１０７７、配線１０７９は、電源線としての機能を有するこ
とができる。例えば、配線１０７３及び配線１０７７は、低電位電源線、配線１０７９は
高電位電源線として機能させることができる。配線１０７５、配線１０７６、配線１０７
８は、各トランジスタのオンオフを制御する信号線として機能させることができる。
光電変換素子１０５０には、低照度時の光検出感度を高めるためアバランシェ増倍効果
が生じる光電変換素子を用いることが好ましい。アバランシェ増倍効果を生じさせるため
には、比較的高い電位ＨＶＤＤが必要となる。したがって、電源１０５６は電位ＨＶＤＤ
を供給することのできる機能を有し、光電変換素子１０５０の他方の電極には配線１０７
２を介して電位ＨＶＤＤが供給される。なお、光電変換素子１０５０は、アバランシェ増
倍効果が生じない電位を印加して使用することもできる。
トランジスタ１０５１は、光電変換素子１０５０の出力に応じて変化する電荷蓄積部（
ＮＲ）の電位を電荷検出部（ＮＤ）に転送する機能を有することができる。トランジスタ
１０５２は、電荷蓄積部（ＮＲ）及び電荷検出部（ＮＤ）の電位を初期化する機能を有す
ることができる。トランジスタ１０５３は、電荷検出部（ＮＤ）の電位に応じた信号を出
力する機能を有することができる。トランジスタ１０５４は、信号を読み出す画素を選択
する機能を有することができる。
光電変換素子１０５０の他方の電極に高電圧を印加する場合、光電変換素子１０５０と
接続されるトランジスタには高電圧に耐えられる高耐圧のトランジスタを用いる必要があ
る。当該高耐圧のトランジスタには、例えば、ＯＳトランジスタなどを用いることができ
る。具体的には、トランジスタ１０５１およびトランジスタ１０５２にＯＳトランジスタ
を適用することが好ましい。
トランジスタ１０５１及びトランジスタ１０５２はスイッチング特性が優れていること
が望まれるが、トランジスタ１０５３は増幅特性が優れていることが望まれるため、オン
電流が高いトランジスタであることが好ましい。したがって、トランジスタ１０５３及び
トランジスタ１０５４には、シリコンを活性層または活性領域に用いたトランジスタ（以
下、Ｓｉトランジスタ）を適用することが好ましい。
トランジスタ１０５１乃至トランジスタ１０５４を上述した構成とすることで、低照度
における光の検出感度が高く、ノイズの少ない信号を出力することのできる撮像装置を作
製することができる。また、光の検出感度が高いため、光の取り込み時間を短くすること
ができ、撮像を高速に行うことができる。
なお、上記構成に限らず、トランジスタ１０５３及びトランジスタ１０５４にＯＳトラ
ンジスタを適用してもよい。または、トランジスタ１０５１及びトランジスタ１０５２に
Ｓｉトランジスタを適用してもよい。いずれの場合においても当該画素回路の撮像動作は
可能である。
次に、図３２（Ｂ）のタイミングチャートを用いて、画素の動作を説明する。なお、以
下に説明する一例の動作において、トランジスタ１０５２のゲートに接続された配線１０
７６には、”Ｈ”としてＨＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。
トランジスタ１０５１のゲートに接続された配線１０７５及びトランジスタ１０５４のゲ
ートに接続された配線１０７８には、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が
供給されるものとする。また、トランジスタ１０５３のソースに接続された配線１０７９
には、ＶＤＤの電位が供給されるものとする。なお、各配線に上記以外の電位を供給する
形態とすることもできる。
時刻Ｔ１から時刻Ｔ２までの間において、配線１０７６を”Ｈ”、配線１０７５を”Ｈ
”とし、電荷蓄積部（ＮＲ）及び電荷検出部（ＮＤ）の電位をリセット電位（ＧＮＤ）に
設定する（リセット動作）。なお、リセット動作時に配線１０７６に”Ｈ”として電位Ｖ
ＤＤを供給してもよい。
時刻Ｔ２から時刻Ｔ３までの間において、配線１０７６を”Ｌ”、配線１０７５を”Ｌ
”とすることで、電荷蓄積部（ＮＲ）の電位が変化する（蓄積動作）。電荷蓄積部（ＮＲ
）の電位は、光電変換素子１０５０に入射した光の強度に応じてＧＮＤから最大でＨＶＤ
Ｄまで変化する。
時刻Ｔ３から時刻Ｔ４までの間において、配線１０７５を”Ｈ”とし、電荷蓄積部（Ｎ
Ｒ）の電荷を電荷検出部（ＮＤ）に転送する（転送動作）。
時刻Ｔ４から時刻Ｔ５までの間において、配線１０７６を”Ｌ”、配線１０７５を”Ｌ
”とし、転送動作を終了させる。この時点で電荷検出部（ＮＤ）の電位が確定される。
時刻Ｔ５からＴ６までの間において、配線１０７６を”Ｌ”、配線１０７５を”Ｌ”、
配線１０７８を”Ｈ”とし、電荷検出部（ＮＤ）の電位に応じた信号を配線１０７１に出
力する。すなわち、蓄積動作において光電変換素子１０５０に入射した光の強度に応じた
出力信号を得ることができる。
図３３（Ａ）に、上述した画素回路を有する撮像装置の画素の構成の一例を示す。当該
画素は、層１０６１、層１０６２および層１０６３を有し、それぞれが互いに重なる領域
を有する構成とすることができる。
層１０６１は、光電変換素子１０５０の構成要素を有する。光電変換素子１０５０は、
画素電極に相当する電極１０６５と、光電変換部１０６６と、共通電極に相当する電極１
０６７を有する。
電極１０６５には、低抵抗の金属層などを用いることが好ましい。金属層としては、例
えば、アルミニウム、チタン、タングステン、タンタル、銀などの金属、又はこれらから
選ばれた複数種の金属の積層を用いることができる。
電極１０６７には、可視光（Ｌｉｇｈｔ）に対して高い透光性を有する導電層を用いる
ことが好ましい。導電層としては、例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、
インジウム－錫酸化物、ガリウム－亜鉛酸化物、インジウム－ガリウム－亜鉛酸化物、ま
たはグラフェンなどを用いることができる。なお、電極１０６７を省く構成とすることも
できる。
光電変換部１０６６には、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダ
イオードなどを用いることができる。層１０６６ａとしてはｐ型半導体であるセレン系材
料を用い、層１０６６ｂとしてはｎ型半導体であるガリウム酸化物などを用いることが好
ましい。
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有す
る。当該光電変換素子では、アバランシェ増倍効果を利用することにより、入射される光
量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料
は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。
セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる
。
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレ
ン、銅とインジウムとセレンとの化合物（ＣＩＳ）、又は銅とインジウムとガリウムとセ
レンとの化合物（ＣＩＧＳ）などを用いることができる。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成する
ことが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、
又はそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入
阻止層としての機能も有し、暗電流を小さくすることもできる。
なお、層１０６１は上記構成に限らず、層１０６６ａにｐ型シリコン半導体またはｎ型
シリコン半導体の一方を用い、層１０６６ｂにｐ型シリコン半導体またはｎ型シリコン半
導体の他方を用いたｐｎ接合型フォトダイオードであってもよい。または、層１０６６ａ
と層１０６６ｂとの間にｉ型シリコン半導体層を設けたｐｉｎ接合型フォトダイオードで
あってもよい。
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリ
コンを用いて形成することができる。このとき、層１０６１と層１０６２とは、貼り合わ
せ工程を用いて電気的な接合を得ることが好ましい。また、ｐｉｎ接合型フォトダイオー
ドとしては、非晶質シリコン、微結晶シリコン、多結晶シリコン等の薄膜を用いて形成す
ることもできる。
層１０６２は、例えば、ＯＳトランジスタ（トランジスタ１０５１、トランジスタ１０
５２）を有する層とすることができる。図３２（Ａ）に示す画素の回路構成では、光電変
換素子１０５０に入射される光の強度が小さいときに電荷検出部（ＮＤ）の電位が小さく
なる。ＯＳトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合に
おいても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出
することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ１０５１およびトランジスタ１０５２の低いオフ電流特性によって
、電荷検出部（ＮＤ）および電荷蓄積部（ＮＲ）で電荷を保持できる期間を極めて長くす
ることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に
電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
層１０６３は、支持基板またはＳｉトランジスタ（トランジスタ１０５３、トランジス
タ１０５４）を有する層とすることができる。当該Ｓｉトランジスタは、単結晶シリコン
基板に活性領域を有する構成のほか、絶縁表面上に結晶系のシリコン活性層を有する構成
とすることができる。なお、層１０６３に単結晶シリコン基板を用いる場合は、当該単結
晶シリコン基板にｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードを形
成してもよい。この場合、層１０６１を省くことができる。
図３３（Ｂ）は、本発明の一態様の撮像装置の回路構成を説明するブロック図である。
当該撮像装置は、マトリクス状に配列された画素１０８０を有する画素アレイ１０８１と
、画素アレイ１０８１の行を選択する機能を有する回路１０８２（ロードライバ）と、画
素１０８０の出力信号に対して相関二重サンプリング処理を行うための回路１０８３（Ｃ
ＤＳ回路）と、回路１０８３から出力されたアナログデータをデジタルデータに変換する
機能を有する回路１０８４（Ａ／Ｄ変換回路等）と、回路１０８４で変換されたデータを
選択して読み出す機能を有する回路１０８５（カラムドライバ）と、を有する。なお、回
路１０８３を設けない構成とすることもできる。
例えば、光電変換素子を除く画素アレイ１０８１の要素は、図３３（Ａ）に示す層１０
６２に設けることができる。回路１０８２乃至回路１０８５の要素は、層１０６３に設け
ることができる。これらの回路はシリコントランジスタを用いたＣＭＯＳ回路で構成する
ことができる。
当該構成とすることで、それぞれの回路に適したトランジスタを用いることができ、か
つ撮像装置の面積を小さくすることができる。
図３４（Ａ）（Ｂ）（Ｃ）は、図３３（Ａ）に示す撮像装置の具体的な構成を説明する
図である。図３４（Ａ）は、トランジスタ１０５１、１０５２、１０５３、１０５４のチ
ャネル長方向を示す断面図である。図３４（Ｂ）は一点鎖線Ａ１－Ａ２の断面図であり、
トランジスタ１０５２のチャネル幅方向の断面を示している。図３４（Ｃ）は一点鎖線Ｂ
１－Ｂ２の断面図であり、トランジスタ１０５４のチャネル幅方向の断面を示している。
撮像装置は、層１０６１乃至層１０６３の積層とすることができる。層１０６１は、セ
レン層を有する光電変換素子１０５０の他、隔壁１０９２を有する構成とすることができ
る。隔壁１０９２は、電極１０６５の段差を覆うように設けられる。光電変換素子１０５
０に用いるセレン層は高抵抗であり、画素間で分離しない構成とすることができる。
層１０６２にはＯＳトランジスタであるトランジスタ１０５１、１０５２が設けられる
。トランジスタ１０５１、１０５２はともにバックゲート１０９１を有する構成を示して
いるが、いずれかがバックゲートを有する形態であってもよい。バックゲート１０９１は
、図３４（Ｂ）に示すように対向して設けられるトランジスタのフロントゲートと電気的
に接続する場合がある。または、バックゲート１０９１にフロントゲートとは異なる固定
電位を供給することができる構成であってもよい。
また、図３４（Ａ）では、ＯＳトランジスタとしてセルフアラインのトップゲート型ト
ランジスタを例示しているが、図３５（Ａ）に示すように、ノンセルフアライン型のトラ
ンジスタであってもよい。
層１０６３には、Ｓｉトランジスタであるトランジスタ１０５３およびトランジスタ１
０５４が設けられる。図３４（Ａ）においてＳｉトランジスタはシリコン基板１２００に
設けられたフィン型の半導体層を有する構成を例示しているが、図３５（Ｂ）に示すよう
に、シリコン基板１２０１に活性領域を有するプレーナー型であってもよい。または、図
３５（Ｃ）に示すようにシリコン薄膜の半導体層１２１０を有するトランジスタであって
もよい。半導体層１２１０は、例えば、シリコン基板１２０２上の絶縁層１２２０上に形
成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とす
ることができる。または、ガラス基板などの絶縁表面上に形成された多結晶シリコンであ
ってもよい。この他、層１０６３には画素を駆動するための回路を設けることができる。
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、
水素の拡散を防止する機能を有する絶縁層１０９３が設けられる。トランジスタ１０５３
、１０５４の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンド
を終端する。一方、トランジスタ１０５１、１０５２の活性層である酸化物半導体層の近
傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つと
なる。
絶縁層１０９３により、一方の層に水素を閉じ込めることでトランジスタ１０５３、１
０５４の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散
が抑制されることでトランジスタ１０５１、１０５２の信頼性も向上させることができる
。
絶縁層１０９３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガ
リウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム
、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる
。
図３６（Ａ）は、本発明の一態様の撮像装置にカラーフィルタ等を付加した例を示す断
面図である。当該断面図では、３画素分の画素回路を有する領域の一部を示している。光
電変換素子１０５０が形成される層１０６１上には、絶縁層１３００が形成される。絶縁
層１３００は可視光に対する透光性の高い酸化シリコン膜などを用いることができる。ま
た、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜とし
て、酸化ハフニウムなどの誘電体膜を積層してもよい。
絶縁層１３００上には、遮光層１３１０が形成されてもよい。遮光層１３１０は、上部
のカラーフィルタを通る光の混色を防止する機能を有する。遮光層１３１０には、アルミ
ニウム、タングステン等の金属層を用いることができる。また、当該金属層と反射防止膜
としての機能を有する誘電体膜を積層してもよい。
絶縁層１３００及び遮光層１３１０上には、平坦化膜として有機樹脂層１３２０を設け
ることができる。また、画素別にカラーフィルタ１３３０（カラーフィルタ１３３０ａ、
カラーフィルタ１３３０ｂ、カラーフィルタ１３３０ｃ）が形成される。例えば、カラー
フィルタ１３３０ａ、カラーフィルタ１３３０ｂ及びカラーフィルタ１３３０ｃに、Ｒ（
赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当
てることにより、カラー画像を得ることができる。
カラーフィルタ１３３０上には、可視光に対して透光性を有する絶縁層１３６０などを
設けることができる。
また、図３６（Ｂ）に示すように、カラーフィルタ１３３０の代わりに光学変換層１３
５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得ら
れる撮像装置とすることができる。
例えば、光学変換層１３５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外
線撮像装置とすることができる。また、光学変換層１３５０に近赤外線の波長以下の光を
遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層１３５
０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができ
る。
また、光学変換層１３５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放
射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線
等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や
紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１０５０で検知
することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を
用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収
して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：
Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、
ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いるこ
とができる。
なお、セレン系材料を用いた光電変換素子１０５０においては、Ｘ線等の放射線を電荷
に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図３６（Ｃ）に示すように、カラーフィルタ１３３０ａ、カラーフィルタ１３３
０ｂおよびカラーフィルタ１３３０ｃ上にマイクロレンズアレイ１３４０を設けてもよい
。マイクロレンズアレイ１３４０が有する個々のレンズを通る光が直下のカラーフィルタ
を通り、光電変換素子１０５０に照射されるようになる。また、図３６（Ｂ）に示す光学
変換層１３５０上にマイクロレンズアレイ１３４０を設けてもよい。
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例に
ついて説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることがで
きる。
図３７（Ａ１）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図で
ある。当該パッケージは、イメージセンサチップ１４５０（図３７（Ａ３）に図示）を固
定するパッケージ基板１４１０、カバーガラス１４２０及び両者を接着する接着剤１４３
０等を有する。
図３７（Ａ２）は、当該パッケージの下面側の外観斜視図である。パッケージの下面に
は、半田ボールをバンプ１４４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構
成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧ
Ａ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図３７（Ａ３）は、カバーガラス１４２０および接着剤１４３０の一部を省いて図示し
たパッケージの斜視図である。パッケージ基板１４１０上には電極パッド１４６０が形成
され、電極パッド１４６０およびバンプ１４４０はスルーホールを介して電気的に接続さ
れている。電極パッド１４６０は、イメージセンサチップ１４５０とワイヤ１４７０によ
って電気的に接続されている。
また、図３７（Ｂ１）は、イメージセンサチップをレンズ一体型のパッケージに収めた
カメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセン
サチップ１４５１（図３７（Ｂ３）に図示）を固定するパッケージ基板１４１１、レンズ
カバー１４２１、およびレンズ１４３５等を有する。また、パッケージ基板１４１１およ
びイメージセンサチップ１４５１の間には撮像装置の駆動回路および信号変換回路などの
機能を有するＩＣチップ１４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａ
ｃｋａｇｅ）としての構成を有している。
図３７（Ｂ２）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基
板１４１１の下面および側面には、実装用のランド１４４１が設けられるＱＦＮ（Ｑｕａ
ｄ ｆｌａｔ ｎｏ－ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一
例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であって
もよい。
図３７（Ｂ３）は、レンズカバー１４２１およびレンズ１４３５の一部を省いて図示し
たモジュールの斜視図である。ランド１４４１は電極パッド１４６１と電気的に接続され
、電極パッド１４６１はイメージセンサチップ１４５１またはＩＣチップ１４９０とワイ
ヤ１４７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板
等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込
むことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態７）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パー
ソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯
型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメ
ラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーショ
ンシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写
機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自
動販売機等が挙げられる。これら電子機器の具体例を図３８に示す。
図３８（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有す
る。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮
像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定す
るものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカ
メラとも呼ばれる。
図３８（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３
、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４及びレンズ
９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられて
いる。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様
の撮像装置を備えることができる。
図３８（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク
９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取
得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図３８（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド
９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２は
タッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一
つとして本発明の一態様の撮像装置を備えることができる。
図３８（Ｅ）携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３
、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当
該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入
力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うこ
とができる。当該携帯電話機における画像を取得するための部品の一つとして本発明の一
態様の撮像装置を備えることができる。
図３８（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を
有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる
。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の
撮像装置を備えることができる。
また、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例え
ば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色
ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジ
スタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブ
を用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素
子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例え
ば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ
）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯ
Ｄ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表
示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、
量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、
発光素子または発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射
率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一
例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例として
は、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレ
イ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅ
ｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディ
スプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレ
イ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子
粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパ
ーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディス
プレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部
に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる
。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素
電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば
、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい
。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能であ
る。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用い
る場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置し
てもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。この
ように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例え
ば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その
上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することがで
きる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、
ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで
成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ
半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレ
クトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されてい
る空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されて
いる対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥ
ＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することが
できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の
一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場
合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で
述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わ
せ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実
施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わ
せることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものである。従って、構成要素の数を限定するものではない。また
、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一に
おいて「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲にお
いて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実
施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許
請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の
構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で
説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接
していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば
、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの
間に他の構成要素を含むものを除外しない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要
素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一
方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い
換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２
端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載する
トランジスタが２つ以上のゲートを有するとき（この構成をマルチゲート構造という場合
がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バ
ックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」
という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単
に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、ト
ランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい
、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に
形成される端子のことをいう。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又
はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられ
る電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書
等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によって
は、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替える
ことが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という
用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用
語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によ
っては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」と
いう用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、
「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また
、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更する
ことが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更するこ
とが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」など
の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という
用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更すること
が可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用
語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が
０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体
にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、
特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リ
ン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によっ
て酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性
を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１
３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なく
とも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又
はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形
成領域を有する。ゲート－ソース間にしきい値電圧を超える電圧を与えることによって、
チャネル形成領域にチャネルが形成され、ソース‐ドレイン間に電流を流すことができる
。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ
状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイ
ッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つま
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、
ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、
ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイ
オード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイ
オード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路など
がある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、
トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をい
う。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電
極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチ
として動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のよう
に、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチが
ある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことに
よって、導通と非導通とを制御して動作する。
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気
的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接
接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は
文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含む
ものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子
、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（
電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など
）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電
気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続
されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に
別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合
（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含
むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接
続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など
）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジ
スタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）
、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な
表現方法を用いて、回路構成における接続の順序について規定することにより、トランジ
スタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別し
て、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これ
らの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、
素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されて
いる場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
ＡＩＥ：エンコーダ、ＡＩＤ：デコーダ、ＩＮＬ：入力層、ＯＵＬ：出力層、ＭＬ１：中
間層、ＭＬ２：中間層、ＭＬ３：中間層、ＭＬ４：中間層、ＩＰＴ：入力端子、ＰＴ［１
］：出力端子、ＰＴ［２］：出力端子、ＰＴ［ｓ］：出力端子、ＰＴ［ｓ＋１］：出力端
子、ＰＴ［ｓ＋２］：出力端子、ＰＴ［２ｓ］：出力端子、ＰＴ［（ｔ－１）ｍ＋１］：
出力端子、ＰＴ［（ｔ－１）ｍ＋２］：出力端子、ＰＴ［ｔｓ］：出力端子、ＲＷ［１］
：配線、ＲＷ［２］：配線、ＲＷ［ｓ］：配線、ＲＷ［ｓ＋１］：配線、ＲＷ［ｓ＋２］
：配線、ＲＷ［２ｓ］：配線、ＲＷ［（ｔ－１）ｍ＋１］：配線、ＲＷ［（ｔ－１）ｍ＋
２］：配線、ＲＷ［ｔｓ］：配線、ＨＣ［１］：保持回路、ＨＣ［ｓ］：保持回路、ＨＣ
［ｍ］：保持回路、ＨＣ［ｍ＋１］：保持回路、ＨＣ［ｍ＋ｓ］：保持回路、ＨＣ［２ｍ
］：保持回路、ＨＣ［（ｔ－１）ｍ＋１］：保持回路、ＨＣ［（ｔ－１）ｍ＋ｓ］：保持
回路、ＨＣ［ｔｍ］：保持回路、ＰＤＬ［１］：入力端子、ＰＤＬ［ｌ］：入力端子、Ｐ
ＤＲ［１］：出力端子、ＰＤＲ［ｎ］：出力端子、ＰＬＥ［１］：プログラマブルロジッ
クエレメント、ＰＬＥ［ｍ］：プログラマブルロジックエレメント、ＳＷＣ：スイッチ回
路、ＰＳＷ１：プログラマブルスイッチ、ＰＳＷ２：プログラマブルスイッチ、ＰＳＷ３
：プログラマブルスイッチ、Ｌ［１］：配線、Ｌ［２］：配線、Ｌ［ｌ］：配線、Ｒ［１
］：配線、Ｒ［２］：配線、Ｒ［ｍ］：配線、Ｐ［１］：配線、Ｐ［２］：配線、Ｐ［ｍ
］：配線、Ｑ［１］：配線、Ｑ［２］：配線、Ｑ［ｍ］：配線、Ｉｎ［１］：端子、Ｉｎ
［２］：端子、Ｉｎ［ｓ］：端子、ＭＬＴ［１］：乗算回路、ＭＬＴ［ｓ］：乗算回路、
ＣＭＷ［１］：コンフィギュレーションメモリ、ＣＭＷ［ｓ］：コンフィギュレーション
メモリ、ＣＭＦ：コンフィギュレーションメモリ、ＡＤ：加算回路、ＦＣ：活性化関数回
路、ＫＣ：保持回路、ＴＡ１：端子、ＴＡ２：端子、ＣＫＴ：端子、ＧＮＤＬ：配線、Ｔ
ｒＡ：トランジスタ、ＴｒＢ：トランジスタ、ＣＰ：容量素子、ＡＭＰ：アンプ、ＮＬ：
ＮＯＴ回路、Ｎ：ノード、ＯＵＴ：出力端子、ｑ［１］：配線、ｑ［ｓ］：配線、ｒ［１
］：配線、ｒ［ｔ］：配線、Ｏ［１］：端子、Ｏ［ｔ］：端子、ＳＷ：スイッチ、Ｘ：配
線、ＣＭＳ：コンフィギュレーションメモリ、ＭＡＣ：積和演算回路、ＣＳ：電流源回路
、ＣＭ：カレントミラー回路、ＣＡ：メモリセルアレイ、ＡＭ［１］：メモリセル、ＡＭ
［２］：メモリセル、ＡＭｒｅｆ［１］：メモリセル、ＡＭｒｅｆ［２］：メモリセル、
ＷＤＤ：回路、ＣＬＤ：回路、ＷＬＤ：回路、ＯＦＳＴ：オフセット回路、ＡＣＴＶ：活
性化関数回路、ＢＬ：配線、ＢＬｒｅｆ：配線、ＷＤ：配線、ＷＤｒｅｆ：配線、ＩＬ：
配線、ＩＬｒｅｆ：配線、ＷＬ［１］：配線、ＷＬ［２］：配線、ＣＬ［１］：配線、Ｃ
Ｌ［２］：配線、ＯＬ：配線、ＮＩＬ：、ＶＲ：配線、ＶａＬ：配線、ＶｂＬ：配線、Ｖ
ｒｅｆＬ：配線、ＶＤＤＬ：配線、ＶＳＳＬ：配線、ＲＳＴ：配線、Ｔｒ１１：トランジ
スタ、Ｔｒ１２：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔ
ｒ２３：トランジスタ、Ｃ１：容量素子、Ｃ２：容量素子、ＮＭ［１］：ノード、ＮＭ［
２］：ノード、ＮＭｒｅｆ［１］：ノード、ＮＭｒｅｆ［２］：ノード、Ｎａ：ノード、
Ｎｂ：ノード、Ｔ１：時刻、Ｔ２：時刻、Ｔ３：時刻、Ｔ４：時刻、Ｔ５：時刻、Ｔ６：
時刻、Ｔ７：時刻、Ｔ８：時刻、Ｔ９：時刻、１０：電子機器、２０：撮像装置、２１：
撮像部、２２：インターフェース、２２ａ：回路、２４：制御部、３０：周辺回路、３１
：ＧＰＵ、３３：記憶部、３４：記憶部、４０：ＮＮ回路、５０：表示装置、７１：回路
、７３：回路、７４：回路、７５：回路、８０：ＮＮ回路、８０Ａ：ＮＮ回路、８０Ｂ：
ＮＮ回路、９０：演算処理回路、１００：半導体装置、１１０：導電体、１１２：導電体
、１２０：導電体、１３０：絶縁体、１４０：容量素子、１５０：絶縁体、１５６：導電
体、１６０：絶縁体、１６６：導電体、２００：トランジスタ、２０１：トランジスタ、
２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２０：絶縁体、２２２：絶縁体、
２２４：絶縁体、２２５：絶縁体、２４６：導電体、２４８：導電体、２８０：絶縁体、
２８２：絶縁体、２８６：絶縁体、３００：トランジスタ、３１０：導電体、３１０ａ：
導電体、３１０ｂ：導電体、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域
、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：
絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：
絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：
絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：
絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：
導電体、４０４：導電体、４０４ａ：導電体、４０４ｂ：導電体、４０５：導電体、４０
５ａ：導電体、４０５ｂ：導電体、４０６：金属酸化物、４０６ａ：金属酸化物、４０６
ｂ：金属酸化物、４０６ｃ：金属酸化物、４１２：絶縁体、４１３：絶縁体、４１８：絶
縁体、４１９：絶縁体、４２０：絶縁体、４２６ａ：領域、４２６ｂ：領域、４２６ｃ：
領域、４４０：導電体、４４０ａ：導電体、４４０ｂ：導電体、４５０ａ：導電体、４５
０ｂ：導電体、４５１ａ：導電体、４５１ｂ：導電体、４５２ａ：導電体、４５２ｂ：導
電体、９１１：筐体、９１２：表示部、９１９：カメラ、９３１：筐体、９３２：表示部
、９３３：リストバンド、９３５：ボタン、９３６：竜頭、９３９：カメラ、９５１：筐
体、９５２：レンズ、９５３：支持部、９６１：筐体、９６２：シャッターボタン、９６
３：マイク、９６５：レンズ、９６７：発光部、９７１：第１筐体、９７２：第２筐体、
９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９８１：筐体、
９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９
８６：マイク、９８７：カメラ、１０５０：光電変換素子、１０５１：トランジスタ、１
０５２：トランジスタ、１０５３：トランジスタ、１０５４：トランジスタ、１０５６：
電源、１０６１：層、１０６２：層、１０６３：層、１０６５：電極、１０６６：光電変
換部、１０６６ａ：層、１０６６ｂ：層、１０６７：電極、１０７１：配線、１０７２：
配線、１０７３：配線、１０７５：配線、１０７６：配線、１０７７：配線、１０７８：
配線、１０７９：配線、１０８０：画素、１０８２：回路、１０８１：画素アレイ、１０
８３：回路、１０８４：回路、１０８５：回路、１０９１：バックゲート、１０９２：隔
壁、１０９３：絶縁層、１２００：シリコン基板、１２０１：シリコン基板、１２０２：
シリコン基板、１２１０：半導体層、１２２０：絶縁層、１３００：絶縁層、１３１０：
遮光層、１３２０：有機樹脂層、１３３０：カラーフィルタ、１３３０ａ：カラーフィル
タ、１３３０ｂ：カラーフィルタ、１３３０ｃ：カラーフィルタ、１３４０：マイクロレ
ンズアレイ、１３５０：光学変換層、１３６０：絶縁層、１４１０：パッケージ基板、１
４１１：パッケージ基板、１４２０：カバーガラス、１４２１：レンズカバー、１４３０
：接着剤、１４３５：レンズ、１４４０：バンプ、１４４１：ランド、１４５０：イメー
ジセンサチップ、１４５１：イメージセンサチップ、１４６０：電極パッド、１４６１：
電極パッド、１４７０：ワイヤ、１４７１：ワイヤ、１４９０：ＩＣチップ

Claims (1)

  1. 撮像部と、エンコーダと、を有する撮像装置であって、
    前記撮像部は、撮像によって第１画像データを生成する機能を有し、
    前記エンコーダは、第１ニューラルネットワークを構成する第１回路を有し、
    前記第１回路は、コンテキストを切り替えながらニューラルネットワークによる演算処理を行う機能を有する、撮像装置。
JP2023007852A 2017-05-02 2023-01-23 撮像装置 Pending JP2023041759A (ja)

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