JP6968620B2 - 表示装置 - Google Patents

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Description

本発明の一態様は、表示装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
近年、スマートフォンなどの携帯電話、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）等が有する表示装置において、様々な面で改良が進められている。例えば、解像度を大きくする、色再現性（ＮＴＳＣ比）を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。
また、改良の１つとして、環境の光に応じて、表示装置に映す画像の明るさを自動的に調節する機能を有する表示装置が挙げられる。該表示装置として、例えば、環境の光を反射して画像を映す機能と、発光素子を光らせて画像を映す機能と、を有する表示装置が挙げられる。この構成にすることにより、環境の光が十分に強い場合には、反射光を利用して表示装置に画像を映す表示モード（以下、反射モードという。）とし、又は環境の光が弱い場合には、発光素子を光らせて表示装置に画像を映す表示モード（以下、自発光モードという。）として、表示装置に映す画像の明るさの調節を行うことができる。つまり、該表示装置は、照度計（照度センサという場合もある。）などを用いて環境の光を検知することによって、該光の強さに応じて表示方法を反射モード、自発光モード、又はそれら両方を用いたモードのいずれかを選択して、画像の表示を行うことができる。
ところで、発光素子を光らせて画像を映す機能と、環境の光を反射して画像を映す機能と、を有する表示装置として、例えば、１つの画素に、液晶素子を制御する画素回路と、発光素子を制御する画素回路と、を有する表示装置（以下、ハイブリッド（複合型）表示装置という。）が特許文献１乃至特許文献３に開示されている。
ところで、表示装置に表示する画像の処理として、ニューラルネットワークの利用が検討されている。非特許文献１には、ニューラルネットワークによる自己学習機能を備えたチップに関する技術が記載されている。
米国特許出願公開第２００３／０１０７６８８号明細書 国際公開第２００７／０４１１５０号公報 特開２００８−２２５３８１号公報
Ｙｕｔａｋａ Ａｒｉｍａ ｅｔ ａｌ，"Ａ Ｓｅｌｆ−Ｌｅａｒｎｉｎｇ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｃｈｉｐ ｗｉｔｈ １２５ Ｎｅｕｒｏｎｓ ａｎｄ １０Ｋ Ｓｅｌｆ−Ｏｒｇａｎｉｚａｔｉｏｎ Ｓｙｎａｐｓｅｓ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．２６，ＮＯ．４， ＡＰＲＩＬ １９９１， ｐｐ．６０７−６１１
１種類の表示素子を有する表示装置において、表示素子が含まれる画素回路、駆動回路などに、チャネル形成領域に金属酸化物、又は酸化物半導体を有するトランジスタ（以下、「ＯＳトランジスタ」と呼称する。）を適用することが提案されている。ＯＳトランジスタは、オフ電流が非常に低い性質を有するため、例えば、画素回路にＯＳトランジスタを適用したとき、表示装置において静止画を表示する際には、画素回路に保持されている画像データのリフレッシュの頻度を少なくすることができる。また、例えば、駆動回路にＯＳトランジスタを適用したとき、表示装置において静止画を表示する際には、駆動回路を動作する必要がないため、必要な設定情報などを、ＯＳトランジスタを利用した不揮発性メモリに保存しておくことで電源の供給を遮断することができる。
ところで、上述した画素回路、又は駆動回路には、チャネル形成領域にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」と呼称する。）も適用することができる。特に、駆動回路は、バッファアンプ、レジスタ回路、パストランジスタ論理回路などを有するため、これらの回路の性能を高くするには、Ｓｉトランジスタを用いて構成するのがよい場合がある。
そのため、ＯＳトランジスタとＳｉトランジスタの両方の特徴を活かすため、表示装置の駆動回路を、ＯＳトランジスタとＳｉトランジスタと、の両方によって構成することが提案されている。しかし、ＯＳトランジスタを形成する工程と、ドライバなどに用いる高耐圧用のＳｉトランジスタを形成する工程と、には、熱処理に関する条件（温度、時間、雰囲気などが挙げられる。）が異なるため、ＯＳトランジスタと高耐圧用のＳｉトランジスタを同じ回路内で構成するのが難しい場合がある。
本発明の一態様は、新規な表示装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な表示装置を有する電子機器を提供することを課題の一とする。
又は、本発明の一態様は、駆動性能が高い駆動回路を有する表示装置を提供することを課題の一とする。又は、本発明の一態様は、画素密度が大きい表示装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された表示装置を提供することを課題の一とする。又は、本発明の一態様は、外光環境に応じて、表示部の輝度、色調を調整する機能を有する表示装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、処理回路と、ホスト装置と、を有し、ホスト装置は、ソフトウェア上で、ニューラルネットワークを用いた演算処理を行う機能と、ニューラルネットワークにおいて教師付き学習を行う機能と、を有し、処理回路は、ハードウェア上で、ニューラルネットワークを用いた演算処理を行う機能を有し、ホスト装置は、第１データと教師データとに基づいて、重み係数を生成し、重み係数を処理回路に入力する機能を有し、教師データは、第１輝度及び第１色調に対応する第１設定値を有し、処理回路は、第１データと重み係数とに基づいて、第２データを生成する機能を有することを特徴とする表示装置である。
（２）
又は、本発明の一態様は、前記（１）において、センサと、表示部と、を有し、表示部は、表示素子を有し、センサは、第１データを取得する機能を有し、第２データは、第２輝度及び第２色調に対応する第２設定値を有し、表示素子は、第２設定値に応じた画像を表示する機能を有することを特徴とする表示装置である。
（３）
又は、本発明の一態様は、前記（１）において、センサと、表示部と、を有し、表示部は、第１表示素子と、第２表示素子と、を有し、センサは、第１データを取得する機能を有し、第２データは、第２輝度及び第２色調に対応する第２設定値と、第３輝度及び第３色調に対応する第３設定値と、を有し、第１表示素子は、外光の反射によって、第２設定値に応じた画像を表示する機能を有し、第２表示素子は、自発光によって、第３設定値に応じた画像を表示する機能を有することを特徴とする表示装置である。
（４）
又は、本発明の一態様は、前記（１）乃至（３）のいずれか一においてにおいて、処理回路は、第１メモリセルと、第２メモリセルと、オフセット回路と、を有し、第１メモリセルは、第１メモリセルに保持されている第１アナログデータに応じた第１電流を出力する機能を有し、第２メモリセルは、第２メモリセルに保持されている参照アナログデータに応じた第２電流を出力する機能を有し、オフセット回路は、第１電流と第２電流との差分電流に相当する第３電流を出力する機能を有し、第１メモリセルは、第２アナログデータが選択信号として印加された場合、第１メモリセルに保持されている第１アナログデータに応じた第４電流を出力する機能を有し、第２メモリセルは、第２アナログデータが選択信号として印加された場合、第２メモリセルに保持されている参照アナログデータに応じた第５電流を出力する機能を有し、処理回路は、第４電流と第５電流との差分電流に相当する第６電流から、第３電流を差し引くことで、第１アナログデータと第２アナログデータとの積和に依存した第７電流を出力する機能を有し、第１アナログデータは、重み係数に応じたデータであることを特徴とする表示装置である。
（５）
又は、本発明の一態様は、前記（４）において、第１メモリセルと、第２メモリセルと、オフセット回路と、は、それぞれ第１トランジスタを有し、第１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする表示装置である。
（６）
又は、本発明の一態様は、前記（１）乃至（３）のいずれか一においてにおいて、処理回路は、第１メモリセルと、第２メモリセルと、第１電流生成回路と、第２電流生成回路と、を有し、第１メモリセルは、第１メモリセルに保持されている第１アナログデータに応じた第１電流を出力する機能を有し、第２メモリセルは、第２メモリセルに保持されている参照アナログデータに応じた第２電流を出力する機能を有し、第１電流生成回路は、第１電流が第２電流より小さい場合に、第１電流と第２電流との差分に応じた第３電流を生成する機能と、第３電流に対応する電位を保持する機能と、を有し、第２電流生成回路は、第１電流が第２電流より大きい場合に、第１電流と第２電流との差分に応じた第４電流を生成する機能と、第４電流に対応する電位を保持する機能と、を有し、第１メモリセルは、第２アナログデータが選択信号として印加された場合、第１メモリセルに保持されている第１アナログデータに応じた第５電流を出力する機能を有し、第２メモリセルは、第２アナログデータが選択信号として印加された場合、第２メモリセルに保持されている参照アナログデータに応じた第６電流を出力する機能を有し、処理回路は、第５電流と第６電流との差分電流に相当する第７電流から、第３電流又は第４電流を差し引くことで、第１アナログデータと第２アナログデータとの積和に依存した第８電流を出力する機能を有し、第１アナログデータは、重み係数に応じたデータであることを特徴とする表示装置である。
（７）
又は、本発明の一態様は、前記（６）において、第１メモリセルと、第２メモリセルと、第１電流生成回路と、第２電流生成回路と、は、それぞれ第１トランジスタを有し、第１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする表示装置である。
（８）
又は、本発明の一態様は、前記（４）、又は前記（５）において、基材と、第１集積回路と、を有し、表示部は、基材上に形成され、第１集積回路は、基材上に実装され、処理回路は、基材上に形成され第１集積回路は、画像処理部を有し、画像処理部は、第２データに基づいて画像データを処理する機能を有することを特徴とする表示装置である。
（９）
又は、本発明の一態様は、前記（２）乃至（７）のいずれか一において、基材と、第１集積回路と、を有し、表示部は、基材上に形成され、第１集積回路は、基材上に実装され、第１集積回路は、画像処理部を有し、画像処理部は、処理回路を有し、画像処理部は、第２データに基づいて画像データを処理する機能を有することを特徴とする表示装置である。
（１０）
又は、本発明の一態様は、前記（８）、又は前記（９）において、第１集積回路は、第２トランジスタを有し、第２トランジスタは、チャネル形成領域に、シリコンを有することを特徴とする表示装置である。
（１１）
又は、本発明の一態様は、前記（８）乃至（１０）のいずれか一において、第１集積回路は、第３トランジスタを有し、第３トランジスタは、チャネル形成領域に、金属酸化物を有することを特徴とする表示装置である。
（１２）
又は、本発明の一態様は、前記（８）乃至（１１）のいずれか一においてにおいて、第１回路と、第２回路と、第２集積回路と、を有し、第１回路は、基材上に形成され、第２回路は、基材上に形成され、第２集積回路は、基材上に実装され、第１回路は、表示部のゲートドライバとして動作する機能を有し、第２回路は、入力された電圧を高電位側にレベルシフトする機能を有し、第２集積回路は、表示部のソースドライバとして動作する機能を有することを特徴とする表示装置である。
（１３）
又は、本発明の一態様は、前記（１２）において、表示部と、第１回路と、第２回路と、は、それぞれ第４トランジスタを有し、第４トランジスタは、チャネル形成領域に、金属酸化物を有することを特徴とする表示装置である。
（１４）
又は、本発明の一態様は、前記（１２）、又は前記（１３）において、第２集積回路は、第５トランジスタを有し、第５トランジスタは、チャネル形成領域に、シリコンを有することを特徴とする表示装置である。
（１５）
又は、本発明の一態様は、前記（１２）乃至（１４）のいずれか一において、第１集積回路は、コントローラを有し、コントローラは、第１回路、第２回路、第２集積回路、画像処理部の少なくとも一に対する電源供給を制御する機能を有することを特徴とする表示装置である。
（１６）
又は、本発明の一態様は、前記（１）乃至（１５）のいずれか一に記載の表示装置と、タッチセンサユニットと、筐体と、を有する電子機器である。
本発明の一態様によって、新規な表示装置を提供することができる。又は、本発明の一態様によって、新規な表示装置を有する電子機器を提供することができる。
又は、本発明の一態様によって、駆動性能が高い駆動回路を有する表示装置を提供することができる。又は、本発明の一態様によって、画素密度が大きい表示装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された表示装置を提供することができる。又は、本発明の一態様によって、外光環境に応じて、表示部の輝度、色調を調整する機能を有する表示装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
表示装置の構成例を示すブロック図。 パラメータを説明する図。 フレームメモリの構成例を説明するブロック図。 レジスタの構成例を説明するブロック図。 レジスタの構成例を説明する回路図。 表示装置の構成例を示すブロック図。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 回路の構成例を説明する図。 半導体装置の一例を示す図。 図１１の半導体装置のオフセット回路の一例を示す回路図。 図１１の半導体装置のオフセット回路の一例を示す回路図。 図１１の半導体装置のオフセット回路の一例を示す回路図。 図１１の半導体装置のメモリセルアレイの一例を示す回路図。 図１１の半導体装置のオフセット回路の一例を示す回路図。 図１１の半導体装置のメモリセルアレイの一例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の一例を示す図。 図２０の半導体装置のオフセット回路の一例を示す回路図。 図２０の半導体装置のオフセット回路の一例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 電子機器の動作例を示すフローチャート。 電子機器の動作例を示すフローチャート。 表示ユニットの一例を示す上面図及び斜視図。 表示ユニットの一例を示す上面図及び斜視図。 表示ユニットの一例を示す上面図及び斜視図。 表示装置の構成例を示すブロック図。 タッチセンサユニットの一例を示す上面図。 表示ユニットにタッチセンサユニットを実装した例を示す斜視図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 画素の構成例を示す回路図。 ゲートドライバの構成例を示すブロック図、ならびにゲートドライバを構成する回路を説明する図。 ゲートドライバを構成する回路を説明する回路図。 ゲートドライバを構成する回路を説明する回路図。 ゲートドライバの動作例を示すタイミングチャート。 ゲートドライバの動作例を示すタイミングチャート。 レベルシフタの構成例を示す回路図。 レベルシフタの動作例を示すタイミングチャート。 ソースドライバＩＣの構成例を示すブロック図。 表示ユニットの一例を示す断面図。 画素の一例を説明する上面図。 タッチセンサユニットの一例を説明する回路図。 電子機器の一例を示す斜視図。 電子機器の一例を示す斜視図。 移動体における表示装置の使用例を示す図。
「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ：Ａｕｄｉｏ Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
（実施の形態１）
本実施の形態では、本発明の一態様の表示装置の構成について説明する。
＜表示装置の構成例＞
図１は、表示装置１０００の構成例をブロック図として図示している。表示装置１０００は、表示ユニット１００と、タッチセンサユニット２００と、センサ４４１と、ホスト装置４４０と、を有する。特に、表示ユニット１００が有するコントローラＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）４００の詳細を示している。なお、表示ユニット１００は、表示素子として液晶素子、発光素子などのうち一種類を有する表示ユニットである。
表示ユニット１００は、コントローラＩＣ４００に加え、表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、ソースドライバＩＣ１１１と、を有する。なお、表示素子は、表示部１０２に有する。
コントローラＩＣ４００は、インターフェース４５０、フレームメモリ４５１、デコーダ４５２、センサコントローラ４５３、コントローラ４５４、クロック生成回路４５５、画像処理部４６０、メモリ４７０、タイミングコントローラ４７３、記憶回路４７５、及びタッチセンサコントローラ４８４を有する。
なお、表示ユニット１００において、ソースドライバＩＣ１１１と、コントローラＩＣ４００と、は、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で、表示ユニット１００の基材上に実装されるのが好ましい。又は、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式などで、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）上に実装してもよい。また、詳細は、実施の形態４で説明するが、レベルシフタ１０４、ゲートドライバ１０３、及び表示部１０２は、ＯＳトランジスタを備える構成として、該基材上に形成されていることが好ましい。
ホスト装置４４０は、計算、及び制御などの処理を行うコンピュータであり、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリなどによって構成されている。また、ホスト装置４４０は、ソフトウェア４４７を有しており、ソフトウェア４４７を実行する際は、該ＣＰＵ及び該メモリを用いる。ホスト装置４４０に備えることができるソフトウェア４４７は、例えば、インターネットブラウザ、動画再生ソフトなど、が挙げられる。本発明の一態様の表示装置において、ホスト装置４４０のソフトウェア４４７は、ニューラルネットワークの演算処理を行う機能に加え、ニューラルネットワークの教師付き学習を行う機能を有する。ニューラルネットワークの教師付き学習については実施の形態２で説明し、また、本発明の一態様の表示装置の画像補正の動作については、実施の形態３で説明する。
コントローラＩＣ４００とホスト装置４４０との通信は、インターフェース４５０を介して行われる。ホスト装置４４０からは、画像データ、各種制御信号等がコントローラＩＣ４００に送られる。また、コントローラＩＣ４００からは、タッチセンサコントローラ４８４が取得したタッチ位置などの情報が、ホスト装置４４０に送られる。なお、コントローラＩＣ４００が有するそれぞれの回路は、ホスト装置４４０の規格、表示ユニット１００の仕様等によって、適宜取捨することができる。
センサ４４１は、複数の種類のセンサを有する。図１の構成例において、センサ４４１は、光センサ４４３と、開閉センサ４４４と、加速度センサ４４６と、を有する。センサ４４１は、コントローラＩＣ４００と電気的に接続されている。
タッチセンサユニット２００は、センス回路２１２と、ＴＳドライバＩＣ２１１と、センサアレイ２０２と、を有する。また、本明細書では、センス回路２１２と、ＴＳドライバＩＣ２１１と、を合わせて周辺回路２１５と呼称する。タッチセンサユニット２００は、センサアレイ２０２に入力されるユーザの指の動き、例えば、タッチ、フリック、マルチタッチなどの動きを周辺回路２１５によって検出して、その情報をコントローラＩＣ４００のタッチセンサコントローラ４８４に送信する機能を有する。
また、周辺回路２１５は、ＣＯＧ方式で、タッチセンサユニット２００の基材上に実装されるのが好ましい。また、周辺回路２１５は、ＣＯＦ方式で、ＦＰＣ上などに実装してもよい。
次に、コントローラＩＣ４００について説明する。
フレームメモリ４５１は、コントローラＩＣ４００に入力された画像データを保存するためのメモリである。ホスト装置４４０から圧縮された画像データが送られる場合、フレームメモリ４５１は、圧縮された画像データを格納することが可能である。デコーダ４５２は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ４５２は処理を行わない。または、デコーダ４５２を、フレームメモリ４５１とインターフェース４５０との間に、配置することもできる。
画像処理部４６０は、画像データに対して各種画像処理を行う機能を有する。例えば、画像処理部４６０は、ガンマ補正回路４６１、調光回路４６２、調色回路４６３、情報処理回路４６５を有する。
画像処理部４６０で処理された画像データは、メモリ４７０を経て、図１のソースドライバＩＣ１１１に出力される。メモリ４７０は、画像データを一時的に格納するためのメモリであり、ラインバッファと呼ばれることもある。ソースドライバＩＣ１１１は、入力された画像データを処理し、表示部１０２のソース線に書き込む機能をもつ。
タイミングコントローラ４７３は、ソースドライバＩＣ１１１、タッチセンサコントローラ４８４、表示ユニット１００に形成されているゲートドライバ１０３で使用するタイミング信号を生成する機能を有する。なお、図１の構成例では、ゲートドライバ１０３に入力されるタイミング信号が、表示ユニット１００に形成されているレベルシフタ１０４でレベルシフトされてから、ゲートドライバ１０３に送信される構成となっている。ゲートドライバ１０３は、表示部１０２の画素を選択する機能を有する。
タッチセンサコントローラ４８４は、図１のタッチセンサユニット２００のＴＳドライバＩＣ２１１、センス回路２１２を制御する機能をもつ。センス回路２１２で読み出されたタッチ情報を含む信号は、タッチセンサコントローラ４８４で処理され、インターフェース４５０を介して、ホスト装置４４０に送出される。ホスト装置４４０は、タッチ情報を反映した画像データを生成し、コントローラＩＣ４００に送出する。なお、コントローラＩＣ４００で、画像データにタッチ情報を反映する構成も可能である。
クロック生成回路４５５は、コントローラＩＣ４００で使用されるクロック信号を生成する機能を有する。コントローラ４５４は、インターフェース４５０を介してホスト装置４４０から送られる各種制御信号を処理し、コントローラＩＣ４００内の各種回路を制御する機能を有する。
コントローラ４５４は、コントローラＩＣ４００内の領域４９０内の回路への電源供給を制御する機能を有する。以下、使われていない回路への電源供給を一時的に遮断することを、パワーゲーティングと呼ぶこととする。なお、パワーゲーティングが行われる回路は、領域４９０内の回路に限定せず、例えば、ゲートドライバ１０３、レベルシフタ１０４、ソースドライバＩＣ１１１、表示部１０２などに対しても行ってもよい。
特に、表示部１０２が前述したＯＳトランジスタを有する場合、ＯＳトランジスタはオフ電流が非常に小さい特性を有するため、表示素子に画像データを長時間保持することができる。つまり、静止画の場合において、画像データのリフレッシュを行う必要が無いため、このとき、表示ユニット１００が有する所定の回路をパワーゲーティングすることができる。本明細書では、このような動作をアイドリングストップ（以下、ＩＤＳと呼称する。）駆動と呼ぶこととする。
記憶回路４７５は、コントローラＩＣ４００の動作に用いられるデータを格納する。記憶回路４７５が格納するデータには、画像処理部４６０が補正処理を行うために使用するパラメータ、タイミングコントローラ４７３が各種タイミング信号の波形生成に用いるパラメータなどがある。記憶回路４７５は、複数のレジスタで構成されるスキャンチェーンレジスタを備える。
センサコントローラ４５３には、光センサ４４３が電気的に接続されている。光センサ４４３には外光４４５を検知し、検知信号を生成する。センサコントローラ４５３は該検知信号を基に、制御信号を生成する。センサコントローラ４５３で生成される該制御信号は、例えば、コントローラ４５４に出力される。なお、光センサ４４３は、必ずしも有さなくてもよい。
また、センサコントローラ４５３には、加速度センサ４４６が電気的に接続されている。加速度センサ４４６は、コントローラＩＣ４００を備える表示ユニット１００の傾きを測定し、その情報を電気信号として生成する機能を有する。センサコントローラ４５３は、傾きの情報の信号などを受けることで制御信号を生成する。該制御信号は、例えば、コントローラ４５４に出力される。また、傾きを測定するモジュールは、加速度センサ４４６に限定せず、例えば、ジャイロセンサなどを用いてもよい。
また、センサコントローラ４５３には、開閉センサ４４４が電気的に接続されており、開閉センサ４４４は、表示装置１０００が折りたたみ式の電子機器に含まれている場合に有効である。当該電子機器が折りたたまれて、表示装置１０００が使用されなくなったとき、開閉センサ４４４が信号をセンサコントローラ４５３に送信して、コントローラＩＣ４００内の回路などをパワーゲーティングすることができる。なお、当該電子機器が折りたたみ式の形態を有さない場合、表示装置１０００は、開閉センサ４４４を有さなくてもよい。
調光回路４６２は、表示部１０２に表示する画像データの明るさ（輝度ともいう。）を調整する機能を有する。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。特に、調光処理は、光センサ４４３と組み合わせて行うことができる。この場合、光センサ４４３及びセンサコントローラ４５３を用いて測定した、外光４４５の明るさに応じて、表示部１０２に表示する画像データの輝度を調整することができる。
調色回路４６３は、表示部１０２に表示する画像データの色彩（色調ともいう）を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。
情報処理回路４６５は、利用者の好みに合わせて、表示部１０２の輝度、及び色調の設定を最適化する機能を有する。情報処理回路４６５は、後述するニューラルネットワークを構成するハードウェアを有し、教師付き学習を行う機能を有してもよい。なお、情報処理回路４６５は、ニューラルネットワークのハードウェアとして、積和演算回路４６５ａを有する。
先述したホスト装置４４０のソフトウェア４４７のニューラルネットワークで、光センサ４４３で測定した外光の情報と、加速度センサ４４６で測定した傾きの情報と、を学習データとし、利用者の好みの輝度、及び色調の設定を教師データとしてソフトウェア４４７で学習を行って、パラメータ（重み係数と呼ぶ場合がある。）を得る。その後、情報処理回路４６５のニューラルネットワークで、ソフトウェア４４７上の該学習で得られたパラメータを用いて、光センサ４４３で測定した外光の情報、及び加速度センサ４４６で測定した傾きの情報を入力データとすることで、利用者の好みの輝度、及び色調に対応する設定値を得ることができる。
なお、情報処理回路４６５のハードウェアによるニューラルネットワークと、ホスト装置４４０のソフトウェア４４７によるニューラルネットワークと、は対応した構成とする。例えば、それぞれのニューラルネットワークが階層型パーセプトロンであった場合、情報処理回路４６５のニューラルネットワークと、ソフトウェア４４７のニューラルネットワークと、のそれぞれの階層数は等しいものとする。また、更に、情報処理回路４６５のニューラルネットワークの各階層が有するニューロンの個数は、ソフトウェア４４７のニューラルネットワークの各階層が有するニューロンの個数と等しいものとする。
画像処理部４６０は、表示ユニット１００の仕様によって、ＲＧＢ−ＲＧＢＷ変換回路など、他の処理回路を有する場合がある。ＲＧＢ−ＲＧＢＷ変換回路とは、ＲＧＢ（赤、緑、青）画像データを、ＲＧＢＷ（赤、緑、青、白）画像データに変換する機能をもつ回路である。すなわち、表示ユニット１００がＲＧＢＷ４色の画素を有する場合、画像データ内のＷ（白）成分を、Ｗ（白）画素を用いて表示することで、消費電力を低減することができる。なお、表示ユニット１００がＲＧＢＹの４色の画素を有する場合、例えば、ＲＧＢ−ＲＧＢＹ（赤、緑、青、黄）変換回路を用いることができる。
＜パラメータ＞
ガンマ補正、調光、調色などの画像補正処理は、入力の画像データＸに対して出力の補正データＹを作成する処理に相当する。画像処理部４６０が使用するパラメータは、画像データＸを、補正データＹに変換するためのパラメータである。
パラメータの設定方式には、テーブル方式、関数近似方式がある。図２（Ａ）に示すテーブル方式では、画像データＸｎに対して、補正データＹｎをパラメータとしてテーブルに格納される。テーブル方式では、当該テーブルに対応するパラメータを格納するレジスタを多数必要とするが、補正の自由度が高い。一方、あらかじめ経験的に画像データＸに対する補正データＹを決められる場合には、図２（Ｂ）のように、関数近似方式を採用する構成が有効である。ａ１、ａ２、ｂ２等がパラメータである。ここで、区間毎に線形近似する方法を示しているが、非線形関数で近似する方法も可能である。関数近似方式では、補正の自由度は低いが、関数を定義するパラメータを格納するレジスタが少なくて済む。
タイミングコントローラ４７３が使用するパラメータは、例えば、図２（Ｃ）に示すように、タイミングコントローラ４７３の生成信号が、基準信号に対して低レベル電位“Ｌ”（又は高レベル電位“Ｈ”）となるタイミングを示すものである。パラメータＲａ（またはＲｂ）は、基準信号に対して“Ｌ”（または“Ｈ”）となるタイミングが、クロック何周期分であるかを示している。
上記、補正のためのパラメータは、記憶回路４７５に格納することができる。また、上記以外に記憶回路４７５に格納できるパラメータとしては、後述する図６のＥＬ補正回路４６４のデータ、ユーザが設定した表示ユニット１００の輝度、色調、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、タッチセンサコントローラ４８４の感度などがある。
＜パワーゲーティング＞
コントローラ４５４は、ホスト装置４４０から送られる画像データに変化がない場合、コントローラＩＣ４００内の一部回路をパワーゲーティングすることができる。具体的には、一部回路とは、例えば、領域４９０内の回路（フレームメモリ４５１、デコーダ４５２、画像処理部４６０、メモリ４７０、タイミングコントローラ４７３、記憶回路４７５）を指す。ホスト装置４４０から画像データに変化がないことを示す制御信号をコントローラＩＣ４００に送信し、当該制御信号をコントローラ４５４で検出した場合にパワーゲーティングする構成が可能である。
また、パワーゲーティングを行う回路は、コントローラＩＣ４００が有する回路に限定せず、例えば、ソースドライバＩＣ１１１、レベルシフタ１０４、ゲートドライバ１０３などに対して、行ってもよい。
領域４９０内の回路は、画像データに関する回路と、表示ユニット１００を駆動するための回路であるため、画像データに変化がない場合は、一時的に領域４９０内の回路を停止することができる。なお、画像データに変化がない場合でも、表示部１０２の画素に使用されるトランジスタがデータを保持できる時間（アイドリングストップが可能な時間）を考慮してもよい。また、表示部１０２の画素が反射素子として液晶素子を適用した場合において、液晶素子が焼き付き防止のため行う反転駆動の時間を考慮してもよい。
例えば、コントローラ４５４はタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域４９０内の回路への電源供給を再開するタイミングを決定してもよい。なお、フレームメモリ４５１もしくはメモリ４７０に画像データを保存しておき、当該画像データを反転駆動時に表示部１０２に供給する画像データとする構成が可能である。このような構成とすることで、ホスト装置４４０から画像データを送信することなく反転駆動が実行できる。したがって、ホスト装置４４０からのデータ送信量を低減でき、コントローラＩＣ４００の消費電力を低減することができる。
以下、フレームメモリ４５１、記憶回路４７５の具体的な回路構成を説明する。なお、パワーゲーティングすることができる回路として説明した、領域４９０内の回路、センサコントローラ４５３、およびタッチセンサコントローラ４８４等は、この限りではない。コントローラＩＣ４００の構成、ホスト装置４４０の規格、表示ユニット１００の仕様等によって、様々な組み合わせが考えられる。
＜フレームメモリ４５１＞
図３（Ａ）に、フレームメモリ４５１の構成例を示す。フレームメモリ４５１は、制御部５０２、セルアレイ５０３、周辺回路５０８を有する。周辺回路５０８は、センスアンプ回路５０４、ドライバ５０５、メインアンプ５０６、入出力回路５０７を有する。
制御部５０２は、フレームメモリ４５１を制御する機能を有する。例えば、制御部５０２は、ドライバ５０５、メインアンプ５０６、および入出力回路５０７を制御する。
ドライバ５０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ５０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。
セルアレイ５０３は、複数のメモリセル５０９を有する。メモリセル５０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに、電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢは、ローカルビット線であり、配線ＢＧＬは、後述するトランジスタＭＷ１のバックゲートに電位を与えるための配線である。図３（Ａ）の例では、セルアレイ５０３の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。
図３（Ｂ）に、メモリセル５０９の構成例を示す。メモリセル５０９は、トランジスタＭＷ１、容量素子ＣＳ１を有する。メモリセル５０９は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のメモリセルと同様の回路構成を有する。
トランジスタＭＷ１は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、ＯＳトランジスタでメモリセル５０９を構成することで、容量素子ＣＳ１から電荷がリークすることを抑えられるため、フレームメモリ４５１のリフレッシュ動作の頻度を低減できる。また、電源供給が遮断されても、フレームメモリ４５１は長時間画像データを保持することが可能である。また、電圧Ｖｂｇ＿ｗ１を負電圧にすることで、トランジスタＭＷ１の閾値電圧を正電位側にシフトさせることができ、メモリセル５０９の保持時間を長くすることができる。
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ソースに対するゲートの電圧が負の電圧であるときの、ソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
ＯＳトランジスタのチャネル形成領域に有する金属酸化物（酸化物半導体）のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル形成領域に適用される金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含むことが好ましい。このような金属酸化物としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような金属酸化物は高純度化された金属酸化物と呼ぶことができる。高純度化された金属酸化物を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
セルアレイ５０３が有する複数のメモリセル５０９の、トランジスタＭＷ１はＯＳトランジスタである一方、その他の回路のトランジスタは、例えば、シリコンウエハに作製されるＳｉトランジスタとすることができる。これにより、セルアレイ５０３をセンスアンプ回路５０４に積層して設けることができる。よって、フレームメモリ４５１の回路面積を縮小でき、コントローラＩＣ４００の小型化につながる。
セルアレイ５０３は、センスアンプ回路５０４に積層して設けられている。センスアンプ回路５０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは、配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。
センスアンプ回路５０４には、４本の配線ＬＢＬに対して１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路５０４の構成は、図３（Ａ）の構成例に限定されない。
メインアンプ５０６は、センスアンプ回路５０４および入出力回路５０７に接続されている。メインアンプ５０６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ５０６は省略することができる。
入出力回路５０７は、書き込みデータに対応する電位を配線ＧＢＬと配線ＧＢＬＢ、またはメインアンプ５０６に出力する機能、配線ＧＢＬと配線ＧＢＬＢの電位、またはメインアンプ５０６の出力電位を読み出し、データとして外部に出力する機能を有する。配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。よって、入出力回路５０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。
＜記憶回路４７５＞
図４は、記憶回路４７５の構成例を示すブロック図である。記憶回路４７５は、スキャンチェーンレジスタ部４７５Ａ、およびレジスタ部４７５Ｂを有する。スキャンチェーンレジスタ部４７５Ａは、複数のレジスタ４３０を有する。複数のレジスタ４３０によって、スキャンチェーンレジスタが構成されている。レジスタ部４７５Ｂは、複数のレジスタ４３１を有する。
レジスタ４３０は、電源が遮断された状態でもデータが消失しない不揮発性レジスタである。レジスタ４３０を不揮発化するため、ここでは、レジスタ４３０は、ＯＳトランジスタを用いた保持回路を備えている。
他方、レジスタ４３１は揮発性レジスタである。レジスタ４３１の回路構成には特段の制約はなく、データを記憶することが可能な回路であればよく、ラッチ回路、フリップフロップ回路などで構成すればよい。画像処理部４６０、およびタイミングコントローラ４７３は、レジスタ部４７５Ｂにアクセスし、対応するレジスタ４３１からデータを取り込む。あるいは、画像処理部４６０、およびタイミングコントローラ４７３は、レジスタ部４７５Ｂから供給されるデータにしたがって、処理内容が制御される。
記憶回路４７５に格納しているデータを更新する場合、まず、スキャンチェーンレジスタ部４７５Ａのデータを変更する。スキャンチェーンレジスタ部４７５Ａのデータの変更は、上書きするデータとクロック信号をスキャンチェーンレジスタ部４７５Ａに入力すること（Ｓｃａｎ Ｉｎ）で行うことができる。なお、クロック信号の周波数に合わせて、上書きするデータを順次入力することによって、各レジスタ４３０に上書きするデータを格納することができる。なお、図４では、最後の段のレジスタ４３０からデータを出力する様子（Ｓｃａｎ Ｏｕｔ）を図示している。スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０のデータを書き換えた後、スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０のデータを、レジスタ部４７５Ｂの各レジスタ４３１に一括してロードする。
これにより、画像処理部４６０、およびタイミングコントローラ４７３等は、一括して更新されたデータを使用して、各種処理を行うことができる。データの更新に同時性が保たれるため、コントローラＩＣ４００の安定した動作を実現できる。スキャンチェーンレジスタ部４７５Ａとレジスタ部４７５Ｂとを備えることで、画像処理部４６０、およびタイミングコントローラ４７３が動作中でも、スキャンチェーンレジスタ部４７５Ａのデータを更新することができる。
コントローラＩＣ４００のパワーゲーティング実行時には、レジスタ４３０において、保持回路にデータを格納（セーブ）してから電源を遮断する。電源復帰後、レジスタ４３０のデータをレジスタ４３１に復帰（ロード）して通常動作を再開する。なお、レジスタ４３０に格納されているデータとレジスタ４３１に格納されているデータとが整合しない場合は、レジスタ４３１のデータをレジスタ４３０にセーブした後、あらためて、レジスタ４３０の保持回路にデータを格納する構成が好ましい。データが整合しない場合としては、スキャンチェーンレジスタ部４７５Ａに更新データを挿入中などが挙げられる。
図５に、レジスタ４３０、レジスタ４３１の回路構成例を示す。図５には、スキャンチェーンレジスタ部４７５Ａの２段分のレジスタ４３０と、これらレジスタ４３０に対応する２個のレジスタ４３１を示している。
レジスタ４３０は、保持回路５７、セレクタ５８、フリップフロップ回路５９を有する。セレクタ５８とフリップフロップ回路５９とでスキャンフリップフロップ回路が構成されている。
保持回路５７には、信号ＳＡＶＥ２、ＬＯＡＤ２が入力される。保持回路５７は、トランジスタＴｒ４１乃至Ｔｒ４６、容量素子Ｃ４１、Ｃ４２を有する。トランジスタＴｒ４１、Ｔｒ４２はＯＳトランジスタである。トランジスタＴｒ４１、Ｔｒ４２をメモリセル５０９のトランジスタＭＷ１（図３（Ｂ）参照）と同様にバックゲート付きのＯＳトランジスタとしてもよい。
トランジスタＴｒ４１、Ｔｒ４３、Ｔｒ４４および容量素子Ｃ４１により、３トランジスタ型のゲインセルが構成される。同様に、トランジスタＴｒ４２、Ｔｒ４５、Ｔｒ４６および容量素子Ｃ４２により、３トランジスタ型のゲインセルが構成される。２個のゲインセルによって、フリップフロップ回路５９が保持する相補データを記憶する。トランジスタＴｒ４１、Ｔｒ４２がＯＳトランジスタであるので、保持回路５７は、電源が遮断された状態でも長時間データを保持することが可能である。レジスタ４３０において、トランジスタＴｒ４１、Ｔｒ４２以外のトランジスタはＳｉトランジスタで構成すればよい。
保持回路５７は、信号ＳＡＶＥ２に従い、フリップフロップ回路５９が保持する相補データを格納し、信号ＬＯＡＤ２に従い、保持しているデータをフリップフロップ回路５９にロードする。
フリップフロップ回路５９の入力端子には、セレクタ５８の出力端子が電気的に接続され、データ出力端子には、レジスタ４３１の入力端子が電気的に接続されている。フリップフロップ回路５９は、インバータ６０、インバータ６１、インバータ６２、インバータ６３、インバータ６４、インバータ６５、アナログスイッチ６７、及びアナログスイッチ６８を有する。アナログスイッチ６７、及びアナログスイッチ６８の導通状態は、スキャンクロック（Ｓｃａｎ Ｃｌｏｃｋと表記）信号によって制御される。フリップフロップ回路５９は、図５の回路構成に限定されず、様々なフリップフロップ回路５９を適用することができる。
セレクタ５８の２個の入力端子の一方には、レジスタ４３１の出力端子が電気的に接続され、他方には、前段のフリップフロップ回路５９の出力端子が電気的に接続されている。なお、スキャンチェーンレジスタ部４７５Ａの初段のセレクタ５８の入力端子は、記憶回路４７５の外部からデータが入力される。セレクタ５８は、信号ＳＡＶＥ１に基づいて、２個ある入力端子のどちらかの信号を、出力端子側に出力する。具体的には、セレクタ５８は、前段のフリップフロップ回路５９から送られるデータ、又はレジスタ４３１から送られるデータのどちらかを選択して、フリップフロップ回路５９に入力する機能を有する。
レジスタ４３１は、インバータ７１、インバータ７２、インバータ７３、クロックドインバータ７４、アナログスイッチ７５、及びバッファ７６を有する。レジスタ４３１は信号ＬＯＡＤ１に基づいて、フリップフロップ回路５９のデータをロードする。そして、ロードしたデータは、端子Ｑ１、及び端子Ｑ２から出力される。なお、レジスタ４３１のトランジスタはＳｉトランジスタで構成すればよい。
＜表示装置の他の構成例＞
以下に、表示装置１０００とは別の表示装置の構成例を説明する。
図６は、表示装置１０００Ａの構成例をブロック図として図示している。表示装置１０００Ａは、表示ユニット１００Ａと、タッチセンサユニット２００と、センサ４４１と、ホスト装置４４０と、を有する。特に、表示ユニット１００Ａが有するコントローラＩＣ４００Ａの詳細を示している。なお、表示装置１０００Ａは、ハイブリッド表示装置であり、そのため、表示ユニット１００Ａは、表示素子として反射素子と発光素子を有する。
表示ユニット１００Ａは、コントローラＩＣ４００Ａに加え、表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、ソースドライバＩＣ１１１と、を有する。なお、表示素子である反射素子と発光素子は、表示部１０６に有する。
コントローラＩＣ４００Ａは、コントローラＩＣ４００の変形例である。そのため、本明細書において、コントローラＩＣ４００Ａの説明は、コントローラＩＣ４００と異なる部分のみを扱い、コントローラＩＣ４００と共通する部分に関しては、説明を省略する。
なお、表示ユニット１００Ａにおいて、コントローラＩＣ４００Ａは、ＣＯＧ方式で、表示ユニット１００Ａの基材上に実装されるのが好ましい。また、コントローラＩＣ４００Ａは、ＣＯＦ方式でＦＰＣ上などに実装してもよい。また、詳細は、実施の形態４で説明するが、レベルシフタ１０４ａ、レベルシフタ１０４ｂ、ゲートドライバ１０３ａ、ゲートドライバ１０３ｂ、及び表示部１０６は、ＯＳトランジスタを備える構成として、該基材上に形成されていることが好ましい。
コントローラＩＣ４００Ａは、領域４９１を有し、コントローラ４５４は、領域４９１内の回路に対してパワーゲーティングを行う機能を有する。
前述したとおり、表示ユニット１００Ａは、ハイブリッド表示装置が有する表示ユニットであるため、表示ユニット１００Ａの表示部１０６の画素１０に、表示素子として、反射素子１０ａと発光素子１０ｂと、を有する。反射素子１０ａは、反射光を利用して表示部１０６に画像を映す表示素子であり、液晶素子などを適用することができる。また、発光素子１０ｂは、自発光によって、表示部１０６に画像を映す表示素子であり、有機ＥＬ素子などを適用することができる。なお、発光素子１０ｂは、有機ＥＬに限定せず、例えば、バックライトを備えた透過型液晶素子、ＬＥＤ、又は量子ドットを利用した表示素子などとしてもよい。ここでは、反射素子１０ａとして液晶素子を適用し、発光素子１０ｂとして有機ＥＬ素子を適用した場合のコントローラＩＣ４００Ａの説明を行う。
また、前述したとおり、ソースドライバＩＣ１１１は、表示ユニット１００Ａの基材上にＣＯＧ方式で実装されるのが好ましい。また、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）などの上にＣＯＦ方式で実装してもよい。図６の構成例では、ソースドライバＩＣ１１１は、ソースドライバＩＣ１１１ａ、ソースドライバＩＣ１１１ｂを有している。ソースドライバＩＣ１１１ａは、反射素子１０ａ、及び発光素子１０ｂの一方を駆動する機能を有し、ソースドライバＩＣ１１１ｂは、反射素子１０ａ、及び発光素子１０ｂの他方を駆動する機能を有する。なお、ここでは２種類のソースドライバＩＣ１１１ａ、１１１ｂで表示部１０６のソースドライバを構成しているが、ソースドライバの構成はこれに限定されない。例えば、反射素子１０ａを駆動するためのソースドライバと、発光素子１０ｂを駆動するためのソースドライバと、の双方を駆動できるソースドライバＩＣを表示ユニット１００Ａに備えてもよい。
また、前述したとおり、ゲートドライバ１０３ａ、１０３ｂは、基材上に形成されている。ゲートドライバ１０３ａは、反射素子１０ａ、及び発光素子１０ｂの一方に対して走査線駆動を行う機能を有し、ゲートドライバ１０３ｂは、反射素子１０ａ、及び発光素子１０ｂの他方に対して走査線駆動を行う機能を有する。なお、ここでは２種類のゲートドライバ１０３ａ、１０３ｂで表示部１０６のゲートドライバを構成しているが、ゲートドライバの構成はこれに限定されない。例えば、反射素子１０ａを駆動するためのゲートドライバと、発光素子１０ｂを駆動するためのゲートドライバと、の双方を駆動できるゲートドライバを表示ユニット１００Ａに備えてもよい。
表示ユニット１００Ａは、発光素子１０ｂとして、有機ＥＬ素子を適用しているので、コントローラＩＣ４００Ａの画像処理部４６０に、ＥＬ補正回路４６４を備えることができる。ＥＬ補正回路４６４は、発光素子１０ｂを駆動するソースドライバＩＣ１１１（ソースドライバＩＣ１１１ａ、又はソースドライバＩＣ１１１ｂ）に、発光素子１０ｂを流れる電流を検出する電流検出回路を備えている場合に、設けられる。ＥＬ補正回路４６４は、該電流検出回路から送信される信号に基づいて、発光素子１０ｂの輝度を調節する機能を有する。
コントローラＩＣ４００Ａは、コントローラＩＣ４００と同様に、センサコントローラ４５３に、光センサ４４３を電気的に接続することができる。光センサ４４３には外光４４５を検知し、検知信号を生成する。センサコントローラ４５３は該検知信号を基に、制御信号を生成する。センサコントローラ４５３で生成される該制御信号は、例えば、コントローラ４５４に出力される。
ところで、画像処理部４６０は、反射素子１０ａと発光素子１０ｂが同じ画像データを表示する場合、反射素子１０ａが表示する画像データと、発光素子１０ｂが表示する画像データと、を分けて作成する機能を有する。この場合、上述した光センサ４４３及びセンサコントローラ４５３を用いて測定した、外光４４５の明るさに応じて、反射素子１０ａの反射強度、及び発光素子１０ｂの発光強度を調整する（調光処理を行う）ことができる。
晴れの日の日中に外で表示ユニット１００Ａを使用する場合、反射素子１０ａのみで十分な輝度が得られるときは、発光素子１０ｂを光らせる必要は無い。これは、発光素子１０ｂで表示を行おうとしても、外光の強度に負けて良好な表示が得られないからである。また、夜間や暗所で表示ユニット１００Ａを使用する場合、発光素子１０ｂを光らせて表示を行う。
外光の明るさに応じて、画像処理部４６０は、反射素子１０ａのみで表示を行う画像データを作成、もしくは発光素子１０ｂのみで表示を行う画像データを作成、もしくは反射素子１０ａと発光素子１０ｂを組み合わせて表示を行う画像データを作成することができる。外光の明るい環境においても、又は、外光の暗い環境においても、表示ユニット１００Ａは良好な表示を行うことができる。さらに、外光の明るい環境においては、発光素子１０ｂを光らせないことで、又は発光素子１０ｂの輝度を低くすることで、表示ユニット１００Ａの消費電力を低減することができる。
また、反射素子１０ａの表示に、発光素子１０ｂの表示を組み合わせることで、色調を補正することができる。このような色調補正のためには、上述した光センサ４４３及びセンサコントローラ４５３に、外光４４５の色調を測定する機能を追加すればよい。例えば、夕暮れ時の赤みがかかった環境において表示ユニット１００を使用する場合、反射素子１０ａによる表示のみでは、Ｇ（緑）成分が足りない、Ｂ（青）成分が足りない、またはその両方の成分が足りなくなるため、発光素子１０ｂを発光させることで、色調を補正する（調色処理を行う）ことができる。
また、反射素子１０ａと発光素子１０ｂは、異なる画像データを表示することができる。一般に、反射素子として適用できる液晶や電子ペーパーなどは、動作速度が遅いものが多い（絵を表示するまでに時間を要する。）。そのため、反射素子１０ａに背景となる静止画を表示し、発光素子１０ｂに動きのあるマウスポインタ等を表示することができる。静止画に対しては、ＩＤＳ駆動を行うことができる。動画に対しては、発光素子１０ｂを光らせることで、表示ユニット１００Ａは、なめらかな動画表示と低消費電力を両立することができる。この場合、フレームメモリ４５１には、反射素子１０ａと発光素子１０ｂ、それぞれに表示する画像データを保存する領域を設ければよい。
コントローラＩＣ４００Ａに、ＴＳドライバＩＣ２１１およびセンス回路２１２の一方または双方を設けてもよい。コントローラＩＣ４００についても同様である。
＜動作例＞
表示ユニット１００Ａに関するコントローラＩＣ４００Ａ、と記憶回路４７５の動作例について、出荷前と、表示ユニット１００Ａを有する表示装置の起動時、および通常動作時に分けて説明する。
＜＜出荷前＞＞
出荷前には、表示ユニット１００Ａの仕様等に関するパラメータを、記憶回路４７５に格納する。これらのパラメータには、例えば、画素数、タッチセンサ数、タイミングコントローラ４７３が各種タイミング信号の生成に用いるパラメータ、ソースドライバＩＣ（ソースドライバＩＣ１１１ａ又はソースドライバＩＣ１１１ｂ）に発光素子１０ｂを流れる電流を検出する電流検出回路を備えている場合、ＥＬ補正回路４６４の補正データ等がある。これらのパラメータは、記憶回路４７５以外に、専用のＲＯＭを設けて格納してもよい。
＜＜起動時＞＞
表示ユニット１００Ａを有する表示装置の起動時には、ホスト装置４４０より送られるユーザ設定等のパラメータを、記憶回路４７５に格納する。これらのパラメータには、例えば、表示の輝度や色調、タッチセンサの感度、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、また、ガンマ補正のカーブやテーブル等がある。なお、当該パラメータを記憶回路４７５に格納する際、コントローラ４５４から記憶回路４７５にスキャンクロック信号及び当該スキャンクロック信号に同期して当該パラメータに相当するデータが送信される。
＜＜通常動作＞＞
通常動作には、動画等を表示している状態、静止画を表示中でＩＤＳ駆動が可能な状態、表示を行わない状態等に分けられる。動画等を表示している状態は、画像処理部４６０、およびタイミングコントローラ４７３等は動作中であるが、記憶回路４７５のデータ変更は、スキャンチェーンレジスタ部４７５Ａに対して行われるため、画像処理部４６０等への影響はない。スキャンチェーンレジスタ部４７５Ａのデータ変更が終わった後、スキャンチェーンレジスタ部４７５Ａのデータをレジスタ部４７５Ｂへ一括してロードすることで、記憶回路４７５のデータ変更が完了する。また、画像処理部４６０等は当該データに対応した動作に切り替わる。
静止画を表示中でＩＤＳ駆動が可能な状態では、記憶回路４７５は、例えば、領域４９０内の他の回路と同様、パワーゲーティングすることができる。この場合、パワーゲーティングの前に、スキャンチェーンレジスタ部４７５Ａが有するレジスタ４３０内では、信号ＳＡＶＥ２に従い、フリップフロップ回路５９が保持する相補データを保持回路５７に格納する作業が行われる。
パワーゲーティングから復帰する際は、信号ＬＯＡＤ２に従い、保持回路５７が保持しているデータをフリップフロップ回路５９にロードし、信号ＬＯＡＤ１に従い、フリップフロップ回路５９のデータをレジスタ４３１にロードする。このようにして、パワーゲーティング前と同じ状態で、記憶回路４７５のデータは有効となる。なお、パワーゲーティングの状態であっても、ホスト装置４４０より記憶回路４７５のパラメータ変更要求があった場合、記憶回路４７５のパワーゲーティングを解除し、パラメータを変更することができる。
表示を行わない状態では、例えば、領域４９０内の回路（記憶回路４７５を含む）は、パワーゲーティングすることができる。この場合、ホスト装置４４０も停止することがあるが、フレームメモリ４５１および記憶回路４７５は不揮発性であるので、パワーゲーティングから復帰する際には、ホスト装置４４０の復帰を待たずに、パワーゲーティング前の表示（静止画）を行うことができる。
例えば、表示ユニット１００Ａのセンサコントローラ４５３に、開閉センサ４４４を電気的に接続する構成を考える。特に、折りたたみ式の携帯電話の表示部に、その構成を有する表示ユニット１００Ａを適用した場合、開閉センサ４４４の信号によって、携帯電話が折りたたまれ、表示ユニット１００の表示面が使用されないことが検出されたとき、領域４９０内の回路に加えて、センサコントローラ４５３、およびタッチセンサコントローラ４８４等をパワーゲーティングすることができる。
携帯電話が折りたたまれたとき、ホスト装置４４０の規格によっては、ホスト装置４４０が停止する場合がある。ホスト装置４４０が停止した状態で、携帯電話が再び展開されても、フレームメモリ４５１および記憶回路４７５は不揮発性であるので、ホスト装置４４０から画像データ、各種制御信号等が送られる前に、フレームメモリ４５１内の画像データを表示することができる。
このように、記憶回路４７５はスキャンチェーンレジスタ部４７５Ａとレジスタ部４７５Ｂを有し、スキャンチェーンレジスタ部４７５Ａに対してデータ変更を行うことで、画像処理部４６０およびタイミングコントローラ４７３等へ影響を与えることなく、スムーズなデータ変更を行うことができる。また、スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０は、保持回路５７を有し、パワーゲーティング状態への移行と復帰をスムーズに行うことができる。
なお、本発明の一態様の表示装置の構成は、図１に示す表示装置１０００、又は図６に示す表示装置１０００Ａの構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、図１に示す表示装置１０００、又は図６に示す表示装置１０００Ａの構成要素を適宜取捨選択することができる。例えば、図１に示す表示装置１０００、又は図６に示す表示装置１０００Ａが、折りたたみ式の構造を有さない電子機器の表示装置として適用される場合、図１に示す表示装置１０００、又は図６に示す表示装置１０００Ａは、開閉センサ４４４を有さなくてもよい。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した、ホスト装置４４０と、センサ４４１と、コントローラＩＣ４００又はコントローラＩＣ４００Ａの画像処理部４６０と、を用いた画像補正の方法について説明する。なお、画像補正の方法としては、ニューラルネットワークを用いて行う。
ニューラルネットワークとは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。
例えば、本実施の形態で説明する積和演算回路を畳み込み演算の特徴抽出フィルター、若しくは全結合演算回路として用いることによって、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）による特徴量の抽出を行うことができる。なお、特徴抽出フィルターの各重み係数に乱数を用いて値を設定することができる。
＜階層型ニューラルネットワーク＞
本発明の一態様の表示装置に利用できるニューラルネットワークの種類の一として、階層型ニューラルネットワークについて説明する。
図７は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（ｋは２以上の整数である。）は、ニューロンをＰ個（Ｐは１以上の整数である。）有し、第ｋ層は、ニューロンをＱ個（Ｑは１以上の整数である。）有し、第（ｋ＋１）層は、ニューロンをＲ個（Ｒは１以上の整数である。）有する。
第（ｋ−１）層の第ｐニューロン（ｐは１以上Ｐ以下の整数である。）の出力信号ｚｐ （ｋ−１）と重み係数ｗｑｐ （ｋ）と、の積が第ｋ層の第ｑニューロン（ｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ （ｋ）と重み係数ｗｒｑ （ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ （ｋ＋１）とする。
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和ｕｑ （ｋ）は、次の式で表される。
Figure 0006968620
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ （ｋ）を次の式で定義する。
Figure 0006968620
関数ｆ（ｕｑ （ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、式（Ｄ１）の積和演算は、後述する積和演算処理回路（半導体装置７００）によって実現できる。なお、式（Ｄ２）の演算は、例えば、図１０（Ａ）に示す回路７７１によって実現できる。
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ここで、図８に示す、全Ｌ層（ここでのＬは３以上の整数とする。）からなる階層型ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数とする。）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、階層型ニューラルネットワークの隠れ層となる。
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号をｚｓ［１］ （１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である。）の出力信号をｚｓ［ｋ］ （ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］ （Ｌ）とする。
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数である。）の出力信号ｚｓ［ｋ−１］ （ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）と、の積ｕｓ［ｋ］ （ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数である。）の出力信号ｚｓ［Ｌ−１］ （Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）と、の積ｕｓ［Ｌ］ （Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、又は教師信号という場合がある。）と異なったときに、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図９は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚｓ［Ｌ］ （Ｌ）を出力されたとする。ここで、出力データｚｓ［Ｌ］ （Ｌ）に対する教師信号をｔｓ［Ｌ］としたとき、誤差エネルギーＥは、出力データｚｓ［Ｌ］ （Ｌ）及び教師信号ｔｓ［Ｌ］によって表すことができる。
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ［ｋ］ （ｋ）の誤差δｓ［ｋ］ （ｋ）を∂Ｅ／∂ｕｓ［ｋ］ （ｋ）と定義すると、δｓ［ｋ］ （ｋ）及び∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）は、それぞれ次の式で表すことができる。
Figure 0006968620
Figure 0006968620
ｆ’（ｕｓ［ｋ］ （ｋ））は、活性化関数の導関数である。なお、式（Ｄ３）の演算は、例えば、図１０（Ｂ）に示す回路７７３によって実現できる。また、式（Ｄ４）の演算は、例えば、図１０（Ｃ）に示す回路７７４によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
また、例えば、式（Ｄ３）のΣδｓ［ｋ＋１］ （ｋ＋１）・ｗｓ［ｋ＋１］・ｓ［ｋ］ （ｋ＋１）の部分の演算は、後述する積和演算処理回路（半導体装置７００）によって実現できる。
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δｓ［Ｌ］ （Ｌ）及び∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）は、それぞれ次の式で表すことができる。
Figure 0006968620
Figure 0006968620
式（Ｄ５）の演算は、図１０（Ｄ）に示す回路７７５によって実現できる。また、式（Ｄ６）の演算は、図１０（Ｃ）に示す回路７７４によって実現できる。
つまり、式（Ｄ１）乃至式（Ｄ６）により、全てのニューロン回路の誤差δｓ［ｋ］ （ｋ）及びδｓ［Ｌ］ （Ｌ）を求めることができる。なお、重み係数の更新量は、誤差δｓ［ｋ］ （ｋ）、δｓ［Ｌ］ （Ｌ）及び所望のパラメータなどに基づいて、設定される。
以上のように、図１０（Ａ）乃至図１０（Ｄ）に示す回路、及び後述する積和演算処理回路（半導体装置７００）を用いることによって、教師付き学習を適用した階層型ニューラルネットワークの計算を行うことができる。
＜階層型ニューラルネットワークを構成する回路例１＞
次に、上述した階層型ニューラルネットワークを実現するための積和演算処理回路の構成例について、説明する。
図１１は、積和演算処理回路として、半導体装置７００のブロック図を示している。半導体装置７００は、オフセット回路７１０と、メモリセルアレイ７２０と、を有する。
オフセット回路７１０は、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］（ここでのｎは１以上の整数である。）と、参照列出力回路Ｃｒｅｆと、を有する。
メモリセルアレイ７２０は、列方向にｍ個（ここでのｍは１以上の整数である。）、行方向にｎ個、合計ｍ×ｎ個のメモリセルＡＭと、列方向にｍ個のメモリセルＡＭｒｅｆと、を有する。メモリセルＡＭと、メモリセルＡＭｒｅｆと、は、メモリセルアレイ７２０において、ｍ×（ｎ＋１）のマトリクス状に設けられている。特に、図１１のメモリセルアレイ７２０では、ｉ行目ｊ列目に位置するメモリセルＡＭを、メモリセルＡＭ［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）と表記し、ｉ行目に位置するメモリセルＡＭｒｅｆを、メモリセルＡＭｒｅｆ［ｉ］と表記する。
なお、メモリセルＡＭは、第１アナログデータに応じた電位を保持し、メモリセルＡＭｒｅｆは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。
メモリセルアレイ７２０は、出力端子ＳＰＴ［１］乃至出力端子ＳＰＴ［ｎ］を有する。
列出力回路ＯＵＴ［ｊ］は、出力端子ＯＴ［ｊ］を有し、参照列出力回路Ｃｒｅｆは、出力端子ＯＴｒｅｆを有する。
配線ＯＲＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続され、配線ＯＳＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続されている。配線ＯＲＰ及び配線ＯＳＰは、オフセット回路７１０に制御信号を供給するための配線である。
メモリセルアレイ７２０の出力端子ＳＰＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆは、配線Ｂｒｅｆと電気的に接続されている。
メモリセルＡＭ［ｉ，ｊ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤ［ｊ］と、配線Ｂ［ｊ］と、配線ＶＲと、に電気的に接続されている。
メモリセルＡＭｒｅｆ［ｉ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤｒｅｆと、配線Ｂｒｅｆと、配線ＶＲと、に電気的に接続されている。
配線ＷＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に選択信号を供給するための配線として機能し、配線ＲＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に基準電位、又は第２アナログデータに応じた電位のどちらかを与える配線として機能する。配線ＷＤ［ｊ］は、ｊ列目のメモリセルＡＭに書き込むデータを供給する配線として機能し、配線ＶＲは、メモリセルＡＭ又はメモリセルＡＭｒｅｆからデータを読み出す際に、メモリセルＡＭ又はメモリセルＡＭｒｅｆに所定の電位を与えるための配線として機能する。
配線Ｂ［ｊ］は、列出力回路ＯＵＴ［ｊ］からメモリセルアレイ７２０のｊ列目に有するメモリセルＡＭに信号を供給する配線として機能する。
配線Ｂｒｅｆは、参照列出力回路ＣｒｅｆからメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。
なお、図１１に示す半導体装置７００は、オフセット回路７１０、メモリセルアレイ７２０、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＯＳＰ、配線ＯＲＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、図１１に示す半導体装置７００は構成例であり、状況に応じて、場合によって、又は、必要に応じて、半導体装置７００の構成を変更することができる。例えば、半導体装置７００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、をまとめて１本の配線として共有する構成であってもよい。また、半導体装置７００の回路構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有する構成であってもよい。
＜＜オフセット回路７１０＞＞
次に、オフセット回路７１０に適用できる回路構成の例について説明する。図１２に、オフセット回路７１０の一例として、オフセット回路７１１を示す。
オフセット回路７１１は、電源電圧の供給のため、配線ＶＤＤ１Ｌ、及び配線ＶＳＳＬと電気的に接続されている。具体的には、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］は、それぞれ配線ＶＤＤ１Ｌ、及び配線ＶＳＳＬと電気的に接続され、参照列出力回路Ｃｒｅｆは、配線ＶＤＤ１Ｌと電気的に接続されている。なお、後述するカレントミラー回路ＣＭも、配線ＶＳＳＬと電気的に接続されている場合がある。配線ＶＤＤ１Ｌは、高レベル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。
以下、列出力回路ＯＵＴ［ｊ］の内部の回路構成について説明する。列出力回路ＯＵＴ［ｊ］は、定電流回路ＣＩと、トランジスタＴｒ５１乃至トランジスタＴｒ５３と、容量素子Ｃ５１と、配線ＯＬ［ｊ］と、を有する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆは、カレントミラー回路ＣＭを共有している。
定電流回路ＣＩは、端子ＣＴ１と、端子ＣＴ２と、を有する。端子ＣＴ１は、定電流回路ＣＩの入力端子として機能し、端子ＣＴ２は、定電流回路ＣＩの出力端子として機能する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆで共有しているカレントミラー回路ＣＭは、端子ＣＴ５［１］乃至端子ＣＴ５［ｎ］と、端子ＣＴ６［１］乃至端子ＣＴ６［ｎ］と、端子ＣＴ７と、端子ＣＴ８と、を有する。
定電流回路ＣＩは、端子ＣＴ１から端子ＣＴ２に流れる電流を一定に保つ機能を有する。
列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ５１の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ５１の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ５１のゲートは、容量素子Ｃ５１の第１端子と電気的に接続されている。トランジスタＴｒ５２の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ５２の第２端子は、容量素子Ｃ５１の第１端子と電気的に接続され、トランジスタＴｒ５２のゲートは、配線ＯＳＰと電気的に接続されている。トランジスタＴｒ５３の第１端子は、容量素子Ｃ５１の第１端子と電気的に接続され、トランジスタＴｒ５３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ５３のゲートは、配線ＯＲＰと電気的に接続されている。容量素子Ｃ５１の第１端子は、配線ＶＳＳＬと電気的に接続されている。容量素子Ｃ５１の第２端子は、配線ＶＳＳＬと電気的に接続されている。
なお、トランジスタＴｒ５１乃至トランジスタＴｒ５３は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ５１乃至トランジスタＴｒ５３のそれぞれのチャネル形成領域は、実施の形態９で説明するＣＡＣ−ＯＳを有するのが好ましい。
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、ＯＳトランジスタが非導通状態であるときにソース−ドレイン間に流れるリーク電流を非常に小さくすることができる。トランジスタＴｒ５１乃至トランジスタＴｒ５３として、ＯＳトランジスタを用いることにより、トランジスタＴｒ５１乃至トランジスタＴｒ５３のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ１は、配線ＶＤＤ１Ｌと電気的に接続され、定電流回路ＣＩの端子ＣＴ２は、カレントミラー回路の端子ＣＴ５［ｊ］と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ６［ｊ］は、出力端子ＯＴ［ｊ］と電気的に接続されている。
なお、配線ＯＬ［ｊ］は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］及び端子ＣＴ６［ｊ］を介して、定電流回路ＣＩの端子ＣＴ２と、出力端子ＯＴ［ｊ］と、を電気的に接続する配線である。
次に、参照列出力回路Ｃｒｅｆについて説明する。参照列出力回路Ｃｒｅｆは、定電流回路ＣＩｒｅｆと、配線ＯＬｒｅｆと、を有する。また、上述したとおり、参照列出力回路Ｃｒｅｆは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］と、カレントミラー回路ＣＭを共有している。
定電流回路ＣＩｒｅｆは、端子ＣＴ３と、端子ＣＴ４と、を有する。端子ＣＴ３は、定電流回路ＣＩｒｅｆの入力端子として機能し、端子ＣＴ４は、定電流回路ＣＩｒｅｆの出力端子として機能する。
定電流回路ＣＩｒｅｆは、端子ＣＴ３から端子ＣＴ４に流れる電流を一定に保つ機能を有する。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆの端子ＣＴ３は、配線ＶＤＤ１Ｌと電気的に接続され、定電流回路ＣＩｒｅｆの端子ＣＴ４は、カレントミラー回路ＣＭの端子ＣＴ７と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ８は、出力端子ＯＴｒｅｆと電気的に接続されている。
なお、配線ＯＬｒｅｆは、カレントミラー回路ＣＭの端子ＣＴ７及び端子ＣＴ８を介して、定電流回路ＣＩｒｅｆの端子ＣＴ４と、出力端子ＯＴｒｅｆと、を電気的に接続する配線である。
カレントミラー回路ＣＭにおいて、端子ＣＴ５［ｊ］は、端子ＣＴ６［ｊ］と電気的に接続され、端子ＣＴ７は、端子ＣＴ８と電気的に接続されている。加えて、端子ＣＴ５［ｊ］と端子ＣＴ６［ｊ］の間に、配線ＩＬ［ｊ］が電気的に接続され、端子ＣＴ７と端子ＣＴ８の間に、配線ＩＬｒｅｆが電気的に接続されている。また、端子ＣＴ７と端子ＣＴ８の間と配線ＩＬｒｅｆとの接続箇所をノードＮＣＭｒｅｆとする。カレントミラー回路ＣＭは、ノードＮＣＭｒｅｆの電位を参照して、配線ＩＬｒｅｆに流れる電流の量と、配線ＩＬ［１］乃至配線ＩＬ［ｎ］のそれぞれに流れる電流の量を等しくする機能を有する。
なお、図１２に示すオフセット回路７１１は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ５１、トランジスタＴｒ５２、トランジスタＴｒ５３、容量素子Ｃ５１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤ１Ｌ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、図１１のオフセット回路７１０の構成は、図１２のオフセット回路７１１の構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路７１１の構成を変更することができる。
〔定電流回路ＣＩ、ＣＩｒｅｆ〕
次に、定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成例について説明する。
図１３に示すオフセット回路７１２は、図１２のオフセット回路７１１の定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ５４を有する。トランジスタＴｒ５４は、デュアルゲート構造のトランジスタであり、第１ゲートと第２ゲートを有する。
なお、本明細書において、デュアルゲート構造を有するトランジスタの第１ゲートは、フロントゲートとし、第１ゲートはゲートという語句に置き換えて記載する。加えて、デュアルゲート構造を有するトランジスタの第２ゲートは、バックゲートとし、第２ゲートはバックゲートという語句に置き換えて記載する。
トランジスタＴｒ５４の第１端子は、定電流回路ＣＩの端子ＣＴ１と電気的に接続され、トランジスタＴｒ５４の第２端子は、定電流回路ＣＩの端子ＣＴ２と電気的に接続され、トランジスタＴｒ５４のゲートは、定電流回路ＣＩの端子ＣＴ２と電気的に接続されている。トランジスタＴｒ５４のバックゲートは、配線ＢＧ［ｊ］と電気的に接続されている。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆは、トランジスタＴｒ５６を有する。トランジスタＴｒ５６は、デュアルゲート構造のトランジスタであり、ゲートバックゲートを有する。
トランジスタＴｒ５６の第１端子は、定電流回路ＣＩｒｅｆの端子ＣＴ３と電気的に接続され、トランジスタＴｒ５６の第２端子は、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続され、トランジスタＴｒ５６のゲートは、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続されている。トランジスタＴｒ５６のバックゲートは、配線ＢＧｒｅｆと電気的に接続されている。
この接続構成を適用することで、配線ＢＧ［ｊ］、及び配線ＢＧｒｅｆに電位を印加することにより、トランジスタＴｒ５４、及びトランジスタＴｒ５６のそれぞれのしきい値電圧を制御することができる。
なお、トランジスタＴｒ５４、及びトランジスタＴｒ５６は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ５４、及びトランジスタＴｒ５６のそれぞれのチャネル形成領域は、実施の形態９で説明するＣＡＣ−ＯＳを有するのが好ましい。
トランジスタＴｒ５４、及びトランジスタＴｒ５６として、ＯＳトランジスタを用いることにより、トランジスタＴｒ５４、及びトランジスタＴｒ５６のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。
なお、図１３に示すオフセット回路７１２は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ５１、トランジスタＴｒ５２、トランジスタＴｒ５３、トランジスタＴｒ５４、トランジスタＴｒ５６、容量素子Ｃ５１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＢＧ［１］、配線ＢＧ［ｊ］、配線ＢＧ［ｎ］、配線ＢＧｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤ１Ｌ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
〔カレントミラー回路ＣＭ〕
次に、カレントミラー回路ＣＭの内部の構成例について説明する。
図１４に示すオフセット回路７１３は、図１２のオフセット回路７１１のカレントミラー回路ＣＭの内部の構成の例を示した回路図である。
カレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ５５を有し、参照列出力回路ＣｒｅｆにトランジスタＴｒ５７を有する。
列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５５の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５５の第２端子は、配線ＶＳＳＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５５のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ５７の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ５７の第２端子は、配線ＶＳＳＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ５７のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
この接続構成を適用することで、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５５のゲートに、ノードＮＣＭｒｅｆの電位を印加することができ、トランジスタＴｒ５７のソース−ドレイン間に流れる電流の量と、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５５のソース−ドレイン間に流れる電流の量と、を等しくすることができる。
なお、トランジスタＴｒ５５、及びトランジスタＴｒ５７は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ５５、及びトランジスタＴｒ５７のそれぞれのチャネル形成領域は、実施の形態９で説明するＣＡＣ−ＯＳを有するのが好ましい。
トランジスタＴｒ５５、及びトランジスタＴｒ５７として、ＯＳトランジスタを用いることにより、トランジスタＴｒ５５、及びトランジスタＴｒ５７のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。
なお、図１４に示すオフセット回路７１３は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ５１、トランジスタＴｒ５２、トランジスタＴｒ５３、トランジスタＴｒ５５、トランジスタＴｒ５７、容量素子Ｃ５１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤ１Ｌ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
＜＜メモリセルアレイ７２０＞＞
次に、メモリセルアレイ７２０に適用できる回路構成の例について説明する。図１５に、メモリセルアレイ７２０の一例として、メモリセルアレイ７２１を示す。
メモリセルアレイ７２１は、メモリセルＡＭと、メモリセルＡＭｒｅｆと、を有する。メモリセルアレイ７２１が有する全てのメモリセルＡＭのそれぞれは、トランジスタＴｒ６１と、トランジスタＴｒ６２と、容量素子Ｃ５２と、を有する。メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれは、トランジスタＴｒ６１と、トランジスタＴｒ６２と、容量素子Ｃ５２と、を有する。
メモリセルアレイ７２１の接続構成について、メモリセルＡＭ［ｉ，ｊ］に着目して説明する。トランジスタＴｒ６１の第１端子は、トランジスタＴｒ６２のゲートと、容量素子Ｃ５２の第１端子と、に電気的に接続され、トランジスタＴｒ６１の第２端子は、配線ＷＤ［ｊ］と電気的に接続され、トランジスタＴｒ６１のゲートは、配線ＷＷ［ｉ］と電気体に接続されている。トランジスタＴｒ６２の第１端子は、配線Ｂ［ｊ］と電気的に接続され、トランジスタＴｒ６２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ５２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
メモリセルＡＭ［ｉ，ｊ］において、トランジスタＴｒ６１の第１端子と、トランジスタＴｒ６２のゲートと、容量素子Ｃ５２の第１端子と、の接続箇所をノードＮ［ｉ，ｊ］とする。本実施の形態において、ノードＮ［ｉ，ｊ］には、第１アナログデータに応じた電位を保持する。
次に、メモリセルＡＭｒｅｆ［ｉ］に着目して説明する。トランジスタＴｒ６１の第１端子は、トランジスタＴｒ６２のゲートと、容量素子Ｃ５２の第１端子と、に電気的に接続され、トランジスタＴｒ６１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ６１のゲートは、配線ＷＷ［ｉ］と電気体に接続されている。トランジスタＴｒ６２の第１端子は、配線Ｂｒｅｆと電気的に接続され、トランジスタＴｒ６２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ５２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
メモリセルＡＭｒｅｆ［ｉ］において、トランジスタＴｒ６１の第１端子と、トランジスタＴｒ６２のゲートと、容量素子Ｃ５２の第１端子と、の接続箇所をノードＮｒｅｆ［ｉ］とする。
なお、トランジスタＴｒ６１、及びトランジスタＴｒ６２は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ６１、及びトランジスタＴｒ６２のそれぞれのチャネル形成領域は、実施の形態９で説明するＣＡＣ−ＯＳを有するのが好ましい。
トランジスタＴｒ６１、及びトランジスタＴｒ６２として、ＯＳトランジスタを用いることにより、トランジスタＴｒ６１、及びトランジスタＴｒ６２のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ６１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ６１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、半導体装置の消費電力を低減することができる。
更に、上述したトランジスタＴｒ５１乃至トランジスタＴｒ５７、トランジスタＴｒ６１、及びトランジスタＴｒ６２の全てにＯＳトランジスタを適用することによって、半導体装置の作製工程を短縮することができる。つまり、半導体装置の生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。また、トランジスタＴｒ５１乃至トランジスタＴｒ５７、トランジスタＴｒ６１、及びトランジスタＴｒ６２の全てにＯＳトランジスタを適用する場合、半導体装置７００を直接表示ユニット１００の基材上に実装することができる。この構成の詳細は、実施の形態４で説明する。
なお、トランジスタＴｒ５１、トランジスタＴｒ５４乃至トランジスタＴｒ５７、及びトランジスタＴｒ６２は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ５１、トランジスタＴｒ５４乃至トランジスタＴｒ５７、及びトランジスタＴｒ６２のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ５１、トランジスタＴｒ５４乃至トランジスタＴｒ５７、及びトランジスタＴｒ６２の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ５１、トランジスタＴｒ５４乃至トランジスタＴｒ５７、及びトランジスタＴｒ６２のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。
なお、図１５に示すメモリセルアレイ７２１は、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＲ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、ノードＮ［１，１］、ノードＮ［ｉ，１］、ノードＮ［ｍ，１］、ノードＮ［１，ｊ］、ノードＮ［ｉ，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮ［１，ｎ］、ノードＮ［ｉ，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒｅｆ［１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｍ］、トランジスタＴｒ６１、トランジスタＴｒ６２、容量素子Ｃ５２のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
また、半導体装置７００は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。
＜動作例１＞
ここでは、半導体装置７００の動作の一例について説明する。なお、本動作例で説明する半導体装置７００は、オフセット回路７１０として、図１６に示すオフセット回路７５０を適用し、かつ半導体装置７００のメモリセルアレイ７２０として、図１７に示すメモリセルアレイ７６０を適用した構成とする。
図１６に示すオフセット回路７５０は、図１３のオフセット回路７１２の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆと、図１４のオフセット回路７１３が有するカレントミラー回路ＣＭと、を適用させた回路構成となっている。図１６に示す構成を適用することによって、オフセット回路７５０を、全て同一の極性のトランジスタによって構成することができる。なお、本動作例の説明として、図１６は、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、及び参照列出力回路Ｃｒｅｆを図示している。
なお、図１６には、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩが有するトランジスタＴｒ５４の第１端子から第２端子に流れる電流をＩＣ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩが有するトランジスタＴｒ５４の第１端子から第２端子に流れる電流をＩＣ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆが有するトランジスタＴｒ５６の第１端子から第２端子に流れる電流をＩＣｒｅｆと記載する。また、カレントミラー回路ＣＭにおいて、列出力回路ＯＵＴ［ｊ］の配線ＩＬ［ｊ］を介してトランジスタＴｒ５５の第１端子に流れる電流と、列出力回路ＯＵＴ［ｊ＋１］の配線ＩＬ［ｊ＋１］を介してトランジスタＴｒ５５の第１端子に流れる電流と、参照列出力回路Ｃｒｅｆの配線ＩＬｒｅｆを介してトランジスタＴｒ５７に流れる電流と、をＩＣＭと記載する。更に、列出力回路ＯＵＴ［ｊ］の配線ＯＬ［ｊ］からトランジスタＴｒ５１の第１端子又はトランジスタＴｒ５２の第１端子に流れる電流をＩＣＰ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の配線ＯＬ［ｊ＋１］からトランジスタＴｒ５１の第１端子又はトランジスタＴｒ５２の第１端子に流れる電流をＩＣＰ［ｊ＋１］と記載する。そして、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に出力する電流をＩＢ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに出力する電流をＩＢｒｅｆと記載する。
図１７に示すメモリセルアレイ７６０は、図１５に示すメモリセルアレイ７２１と同様の構成であり、本動作例の説明として、図１７は、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］を図示している。
なお、図１７には、配線Ｂ［ｊ］から入力される電流をＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］から入力される電流をＩＢ［ｊ＋１］と記載し、配線Ｂｒｅｆから入力される電流をＩＢｒｅｆと記載する。また、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される電流をΔＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される電流をΔＩＢ［ｊ＋１］と記載する。
図１８及び図１９に、半導体装置７００の動作例のタイミングチャートを示す。図１８のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０８における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］、配線ＯＳＰ、及び配線ＯＲＰの電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２に流れる電流をｉについて和をとった値である。図１９のタイミングチャートは、図１８のタイミングチャートの時刻Ｔ０９以降を示しており、時刻Ｔ１４まで記載している。なお、時刻Ｔ０９以降において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図１９のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰの電位の変動の記載を省略している。また、図１９のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流の大きさの変動を記載している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＷ［ｉ］に高レベル電位（図１８ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図１８ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図１８ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図１８ではＲＥＦＰと表記している。）が印加されている。
なお、電位ＶＸ［ｉ，ｊ］、及び電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、次の式で表すことができる。
Figure 0006968620
ｋは、トランジスタＴｒ６２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ６２のしきい値電圧である。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、次の式で表すことができる。
Figure 0006968620
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、次の式で表すことができる。
Figure 0006968620
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］となる。
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１は非導通状態となる。
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、時刻Ｔ０２以前から非導通状態となっている。
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
特に、半導体装置７００の回路構成の説明で述べたとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１にＯＳトランジスタを適用することによって、トランジスタＴｒ６１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。
なお、電位ＶＸ［ｉ＋１，ｊ］、及び電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、次の式で表すことができる。
Figure 0006968620
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、次の式で表すことができる。
Figure 0006968620
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、次の式で表すことができる。
Figure 0006968620
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、時刻Ｔ０１から時刻Ｔ０２までの間の動作、又は時刻Ｔ０３から時刻Ｔ０４までの間の動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ６２に流れる電流の総和は、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れる。
ところで、図１６において、配線ＩＬｒｅｆに流れる電流をＩＣＭと記載しているが、本明細書では、時刻Ｔ０９より前の時刻において、配線ＩＬｒｅｆに流れる電流をＩＣＭ０と記載する。
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を満たすように、トランジスタＴｒ５７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定され、ＩＣＭ０が決まる。
Figure 0006968620
なお、カレントミラー回路ＣＭは、トランジスタＴｒ５７のゲートの電位（ノードＮＣＭｒｅｆの電位）を参照しているため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの配線ＩＬ［１］乃至配線ＩＬ［ｎ］に、同じ電流ＩＣＭ０が流れる。
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＯＲＰを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５３のゲートに高レベル電位が印加されるため、トランジスタＴｒ５３は導通状態となる。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ５１の第１端子に低レベル電位が印加され、容量素子Ｃ５１の電位が初期化される。なお、時刻Ｔ０６の時点において、配線ＯＲＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５３を非導通状態としている。
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＯＲＰを低レベル電位としている。上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５３のゲートに低レベル電位が印加されるため、トランジスタＴｒ５３は非導通状態となる。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＯＳＰを高レベル電位としている。上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５２のゲートに高レベル電位が印加されるため、トランジスタＴｒ５２は導通状態となる。このとき、トランジスタＴｒ５２の第１端子から、トランジスタＴｒ５２の第２端子を経由して、容量素子Ｃ５１の第１端子に電流が流れ、容量素子Ｃ５１によって電位が保持される。これにより、トランジスタＴｒ５１のゲートの電位が保持されるため、トランジスタＴｒ５１のソース−ドレイン間に、トランジスタＴｒ５１のゲートの電位に応じた電流が流れる。
なお、時刻Ｔ０８の時点において、配線ＯＳＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５２を非導通状態としている。このとき、トランジスタＴｒ５１のゲートの電位は、容量素子Ｃ５１に保持されているため、時刻Ｔ０８以降もトランジスタＴｒ５１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
ここで、列出力回路ＯＵＴ［ｊ］に着目する。列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ５１のソース−ドレイン間に流れる電流をＩＣＰ［ｊ］とし、定電流回路ＣＩ［ｊ］のトランジスタＴｒ５４のソース−ドレイン間に流れる電流をＩＣ［ｊ］とする。また、トランジスタＴｒ５５のソース−ドレイン間に流れる電流は、カレントミラー回路ＣＭによってＩＣＭ０となる。時刻Ｔ０１から時刻Ｔ０８までの間では出力端子ＳＰＴ［ｊ］から電流を出力しないものとした場合、列出力回路ＯＵＴ［ｊ］の配線Ｂ［ｊ］には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｎ，ｊ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂ［ｊ］には、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）の電流が流れる。したがって、上記より次の式が成り立つ。
Figure 0006968620
＜＜時刻Ｔ０９から時刻Ｔ１０まで＞＞
時刻Ｔ０９以降は、図１９を用いて説明する。時刻Ｔ０９から時刻Ｔ１０までにおいて、配線ＲＷ［ｉ］に基準電位（図１９ではＲＥＦＰと表記している。）よりもＶＷ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ６２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
なお、トランジスタＴｒ６２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ５２の容量、トランジスタＴｒ５２のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ６２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、次の式で表すことができる。
Figure 0006968620
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図１９では、ΔＩ［ｉ，ｊ］と表記する。）増加する。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、次の式で表すことができる。
Figure 0006968620
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図１９では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、次の式で表すことができる。
Figure 0006968620
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図１９では、ΔＩｒｅｆ［ｉ］と表記する。）増加する。
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｎ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］の電流が流れる。
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を満たすように、トランジスタＴｒ５７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定され、ＩＣＭが決まる。
Figure 0006968620
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ０８乃至時刻Ｔ０９では、数式（Ｅ８）を満たすため、配線Ｂ［ｊ］に電気的に接続されている端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］は出力されない。
時刻Ｔ０９から時刻Ｔ１０までの間においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れるソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＯＵＴ［ｊ］では、定電流回路ＣＩの端子ＣＴ２から電流ＩＣ［ｊ］が出力され、トランジスタＴｒ５５のソース−ドレイン間に電流ＩＣＭが流れ、トランジスタＴｒ５１のソース−ドレイン間に電流ＩＣＰ［ｊ］が流れるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。
Figure 0006968620
数式（Ｅ１３）に、数式（Ｅ１）、数式（Ｅ３）、数式（Ｅ７）乃至数式（Ｅ９）、数式（Ｅ１１）、数式（Ｅ１２）を用いることで、次の式が得られる。
Figure 0006968620
つまり、数式（Ｅ１４）より、電流ΔＩＢ［ｊ］は、複数の第１アナログデータである電位ＶＸ［ｉ，ｊ］と、複数の第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応じた値となる。つまり、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和の値を求めることができる。
時刻Ｔ０９から時刻Ｔ１０までにおいて、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ここでのｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｅ１４）より、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＲＷ［ｉ］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ０８から時刻Ｔ０９までの間の電位に戻る。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ６２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋１］上昇する。
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］（図１９では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図１９では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２に流れる電流をＩｒｅｆ［ｉ＋１］としたとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図１９では、ΔＩｒｅｆ［ｉ＋１］と表記する。）増加することになる。
時刻Ｔ１１から時刻Ｔ１２までの間の動作は、時刻Ｔ０９から時刻Ｔ１０までの間の動作と同様に考えることができるので、時刻Ｔ１１から時刻Ｔ１２までの間の動作に対して、数式（Ｅ１４）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ＋１］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１０から時刻Ｔ１１までの間の電位に戻る。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２のゲートの電位が下降する。
なお、電位ＶＷ２［ｉ］、及び電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそれぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２に流れる電流をＩｒｅｆ［ｉ］とする。
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２に流れる電流をＩ２ｒｅｆ［ｉ＋１］とする。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］）（図１９では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］）（図１９では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、（Ｉｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］）＋（Ｉｒｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］）（図１９では、ΔＩＢｒｅｆと表記する。）増加することになる。
時刻Ｔ１３から時刻Ｔ１４までの動作は、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に考えることができるので、時刻Ｔ１３から時刻Ｔ１４までの動作に対して、数式（Ｅ１４）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１４以降＞＞
時刻Ｔ１４以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１２から時刻Ｔ１３までの間の電位に戻る。
以上のように、図１１に示す回路を構成することによって、上述したニューラルネットワークの計算に必要な積和演算処理を実行できる。また、該積和演算はデジタル値による演算でないため、大規模なデジタル回路を構成する必要が無いため、回路規模をより小さくすることができる。
ここで、第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］・１ （ｋ）乃至ｗｓ［ｋ］・Ｑ［ｋ−１］ （ｋ）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ−１）層の各ニューロンの出力信号ｚ１・ｓ［ｋ］ （ｋ−１）乃至ｚＱ［ｋ−１］・ｓ［ｋ］ （ｋ−１）を第２アナログデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和ｕｓ［ｋ］ （ｋ）を計算することができる。つまり、式（Ｄ１）に示した積和演算を半導体装置７００によって実現することができる。
また、教師付き学習で重み係数の更新を行うとき、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニューロンに信号が送られるときに掛けられる重み係数ｗ１・ｓ［ｋ］ （ｋ＋１）乃至ｗＱ［ｋ＋１］ｓ［ｋ］ （ｋ＋１）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ１ （ｋ＋１）乃至δＱ［ｋ＋１］ （ｋ＋１）を第２アナログデータとして供給すると、式（Ｄ３）におけるΣｗｓ［ｋ＋１］・ｓ［ｋ］ （ｋ＋１）・δｓ［ｋ＋１］ （ｋ＋１）の値を、配線Ｂ［ｊ］に流れる差分電流ΔＩＢ［ｊ］から得ることができる。つまり、式（Ｄ３）に示した演算の一部を半導体装置７００によって実現することができる。
ここで、センサ４４１と表示ユニット１００を備える電子機器において、光センサ４４３から得ることができる外光の入射角度と照度の情報、そして該電子機器が有する加速度センサ４４６から得ることができる該電子機器の傾きの情報を、入力層（第１層）のニューロンへの入力データとし、該電子機器の利用者の好みの輝度及び色調に対応する設定値を教師データとする。これにより、情報処理回路４６５は、上述の階層型ニューラルネットワークの計算にしたがって、利用者の好みにあった輝度及び色調に対応する設定値を出力層（第Ｌ層）から出力することができる。
＜階層型ニューラルネットワークを構成する回路例２＞
次に、上述した半導体装置７００とは別の積和演算処理回路の構成例について、説明する。
図２０は、積和演算処理回路として、半導体装置８００のブロック図を示している。半導体装置８００は、オフセット回路８１０と、メモリセルアレイ７２０と、を有する。
オフセット回路８１０は、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］（ここでのｎは１以上の整数である。）と、電流源回路ＣＵＲＥＦと、を有する。
この階層型ニューラルネットワークを構成する回路例２の説明において、本回路例２のメモリセルアレイ７２０と、階層型ニューラルネットワークを構成する回路例１のメモリセルアレイ７２０とそれぞれに共通する箇所については、説明を省略する。また、本会路例２のメモリセルアレイ７２０が有するメモリセルＡＭ、メモリセルＡＭｒｅｆ、及びそれらとの配線の接続構成についても同様である。
列出力回路ＣＯＴ［ｊ］は、端子ＣＴ１１［ｊ］と、端子ＣＴ１２［ｊ］を有する。また、電流源回路ＣＵＲＥＦは、端子ＣＴ１３［１］乃至端子ＣＴ１３［ｎ］と、端子ＣＴｒｅｆを有する。
配線ＯＲＰは、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］に電気的に接続され、配線ＯＳＰは、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］に電気的に接続され、配線ＯＲＭは、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］に電気的に接続され、配線ＯＳＭは、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］に電気的に接続されている。配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＰは、オフセット回路８１０に制御信号を供給するための配線である。
列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆは、配線Ｂｒｅｆと電気的に接続されている。加えて、電流源回路ＣＵＲＥＦの端子ＣＴ１３［ｊ］は、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１２［ｊ］と電気的に接続されている。
配線Ｂ［ｊ］は、列出力回路ＣＯＴ［ｊ］からメモリセルアレイ７２０のｊ列目に有するメモリセルＡＭに信号を供給する配線として機能する。
配線Ｂｒｅｆは、電流源回路ＣＵＲＥＦからメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。
なお、図２０に示す半導体装置８００は、オフセット回路８１０、メモリセルアレイ７２０、列出力回路ＣＯＴ［１］、列出力回路ＣＯＴ［ｊ］、列出力回路ＣＯＴ［ｎ］、電流源回路ＣＵＲＥＦ、端子ＣＴ１１［１］、端子ＣＴ１１［ｊ］、端子ＣＴ１１［ｎ］、端子ＣＴ１２［１］、端子ＣＴ１２［ｊ］、端子ＣＴ１２［ｎ］、端子ＣＴ１３［１］、端子ＣＴ１３［ｊ］、端子ＣＴ１３［ｎ］、端子ＣＴｒｅｆ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＯＳＰ、配線ＯＲＰ、配線ＯＲＭ、配線ＯＳＭ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、図２０に示す半導体装置８００は構成例であり、状況に応じて、場合によって、又は、必要に応じて、半導体装置８００の構成を変更することができる。例えば、半導体装置８００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、をまとめて１本の配線として共有する構成であってもよい。また、半導体装置８００の回路構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有し、また、配線ＯＲＭと配線ＯＳＭと、をまとめて１本の配線として共有する構成であってもよい。
＜＜オフセット回路８１０＞＞
次に、オフセット回路８１０に適用できる回路構成の例について説明する。図２１に、オフセット回路８１０の一例として、オフセット回路８１１を示す。
オフセット回路８１１は、電源電圧の供給のため、配線ＶＤＤ１Ｌ、及び配線ＶＳＳＬと電気的に接続されている。具体的には、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］は、それぞれ配線ＶＤＤ１Ｌ、及び配線ＶＳＳＬと電気的に接続され、電流源回路ＣＵＲＥＦは、配線ＶＤＤ１Ｌと電気的に接続されている。配線ＶＤＤ１Ｌは、高レベル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。
初めに、列出力回路ＣＯＴ［ｊ］の内部の回路構成について説明する。列出力回路ＣＯＴ［ｊ］は、回路ＳＩ［ｊ］と、回路ＳＯ［ｊ］と、配線ＯＬ［ｊ］と、を有する。加えて、回路ＳＩ［ｊ］は、トランジスタＴｒ７１乃至トランジスタＴｒ７３と、容量素子Ｃ７１と、を有し、回路ＳＯ［ｊ］は、トランジスタＴｒ７４乃至トランジスタＴｒ７６と、容量素子Ｃ７２と、を有する。なお、トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６は、ｎチャネル型のトランジスタであり、トランジスタＴｒ７４は、ｐチャネル型のトランジスタである。
列出力回路ＣＯＴ［ｊ］の回路ＳＩ［ｊ］において、トランジスタＴｒ７１の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ７１の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ７１のゲートは、容量素子Ｃ７１の第１端子と電気的に接続されている。トランジスタＴｒ７２の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ７２の第２端子は、容量素子Ｃ７１の第１端子と電気的に接続され、トランジスタＴｒ７２のゲートは、配線ＯＳＰと電気的に接続されている。トランジスタＴｒ７３の第１端子は、容量素子Ｃ７１の第１端子と電気的に接続され、トランジスタＴｒ７３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ７３のゲートは、配線ＯＲＰと電気的に接続されている。容量素子Ｃ７１の第２端子は、配線ＶＳＳＬと電気的に接続されている。回路ＳＩ［ｊ］をこのような構成にすることによって、回路ＳＩ［ｊ］は、配線ＯＬ［ｊ］に流れる電流を排出する電流シンク回路として機能する。
列出力回路ＣＯＴ［ｊ］の回路ＳＯ［ｊ］において、トランジスタＴｒ７４の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ７４の第２端子は、配線ＶＤＤ１Ｌと電気的に接続され、トランジスタＴｒ７４のゲートは、容量素子Ｃ７２の第１端子と電気的に接続されている。トランジスタＴｒ７５の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ７５の第２端子は、容量素子Ｃ７２の第１端子と電気的に接続され、トランジスタＴｒ７５のゲートは、配線ＯＳＭと電気的に接続されている。トランジスタＴｒ７６の第１端子は、容量素子Ｃ７２の第１端子と電気的に接続され、トランジスタＴｒ７６の第２端子は、配線ＶＤＤ１Ｌと電気的に接続され、トランジスタＴｒ７６のゲートは、配線ＯＲＭと電気的に接続されている。容量素子Ｃ７２の第２端子は、配線ＶＤＤ１Ｌと電気的に接続されている。回路ＳＯ［ｊ］をこのような構成にすることによって、回路ＳＯ［ｊ］は、配線ＯＬ［ｊ］に電流を吐き出す電流ソース回路として機能する。
なお、トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６のそれぞれのチャネル形成領域は、実施の形態９で説明するＣＡＣ−ＯＳを有するのが好ましい。
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、ＯＳトランジスタが非導通状態であるときにソース−ドレイン間に流れるリーク電流を非常に小さくすることができる。トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６として、ＯＳトランジスタを用いることにより、トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。
次に、電流源回路ＣＵＲＥＦの内部構成について説明する。電流源回路ＣＵＲＥＦは、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］と、トランジスタＴｒ７８と、を有する。なお、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］と、トランジスタＴｒ７８と、は、それぞれｐチャネル型トランジスタである。
トランジスタＴｒ７７［ｊ］の第１端子は、端子ＣＴ１３［ｊ］と電気的に接続され、トランジスタＴｒ７７［ｊ］の第２端子は、配線ＶＤＤ１Ｌと電気的に接続され、トランジスタＴｒ７７［ｊ］のゲートは、トランジスタＴｒ７８のゲートと電気的に接続されている。トランジスタＴｒ７８の第１端子は、端子ＣＴｒｅｆと電気的に接続され、トランジスタＴｒ７８の第２端子は、配線ＶＤＤ１Ｌと電気的に接続され、トランジスタＴｒ７８のゲートは、端子ＣＴｒｅｆと電気的に接続されている。つまり、電流源回路ＣＵＲＥＦは、カレントミラー回路として機能する。
そのため、電流源回路ＣＵＲＥＦは、端子ＣＴｒｅｆの電位を参照して、トランジスタＴｒ７８のソース−ドレイン間に流れる電流と、トランジスタＴｒ７７［ｊ］のソース−ドレイン間に流れる電流と、のそれぞれを等しくする機能を有する。
なお、配線ＯＬ［ｊ］は、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］と、端子ＣＴ１２［ｊ］と、を電気的に接続する配線である。
なお、図２１に示すオフセット回路８１１は、列出力回路ＣＯＴ［１］、列出力回路ＣＯＴ［ｊ］、列出力回路ＣＯＴ［ｎ］、電流源回路ＣＵＲＥＦ、回路ＳＩ［１］、回路ＳＩ［ｊ］、回路ＳＩ［ｎ］、回路ＳＯ［１］、回路ＳＯ［ｊ］、回路ＳＯ［ｎ］、端子ＣＴ１１［１］、端子ＣＴ１１［ｊ］、端子ＣＴ１１［ｎ］、端子ＣＴ１２［１］、端子ＣＴ１２［ｊ］、端子ＣＴ１２［ｎ］、端子ＣＴ１３［１］、端子ＣＴ１３［ｊ］、端子ＣＴ１３［ｎ］、端子ＣＴｒｅｆ、トランジスタＴｒ７１、トランジスタＴｒ７２、トランジスタＴｒ７３、トランジスタＴｒ７４、トランジスタＴｒ７５、トランジスタＴｒ７６、トランジスタＴｒ７７［１］、トランジスタＴｒ７７［ｊ］、トランジスタＴｒ７７［ｎ］、トランジスタＴｒ７８、容量素子Ｃ７１、容量素子Ｃ７２、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、配線ＯＳＭ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＤＤ１Ｌ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、図２０のオフセット回路８１０の構成は、図２１のオフセット回路８１１の構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路８１１の構成を変更することができる。
＜動作例２＞
ここでは、半導体装置８００の動作の一例について説明する。なお、本動作例で説明する半導体装置８００は、オフセット回路８１０として、図２２に示すオフセット回路８１５を適用し、かつ半導体装置８００のメモリセルアレイ７２０として、図１７に示すメモリセルアレイ７６０を適用した構成とする。
図２２に示すオフセット回路８１５は、図２１のオフセット回路８１１と同様の構成とであり、列出力回路ＣＯＴ［ｊ］と、列出力回路ＣＯＴ［ｊ＋１］と、電流源回路ＣＵＲＥＦと、を図示している。
なお、図２２には、列出力回路ＣＯＴ［ｊ］において、回路ＳＯ［ｊ］のトランジスタＴｒ７４の第１端子とトランジスタＴｒ７５の第１端子との電気的接続点から配線ＯＬ［ｊ］に流れる電流をＩＣ［ｊ］と記載し、列出力回路ＣＯＴ［ｊ＋１］において、回路ＳＯ［ｊ＋１］のトランジスタＴｒ７４の第１端子とトランジスタＴｒ７５の第１端子との電気的接続点から配線ＯＬ［ｊ＋１］に流れる電流をＩＣ［ｊ＋１］と記載する。また、電流源回路ＣＵＲＥＦにおいて、端子ＣＴ１３［ｊ］から流れる電流と、端子ＣＴ１３［ｊ＋１］から流れる電流と、端子ＣＴｒｅｆから流れる電流と、をＩＣＭｒｅｆと記載する。更に、列出力回路ＣＯＴ［ｊ］において、配線ＯＬ［ｊ］から回路ＳＩ［ｊ］のトランジスタＴｒ７１の第１端子とトランジスタＴｒ７２の第１端子との電気的接続点に流れる電流をＩＣＰ［ｊ］と記載し、列出力回路ＣＯＴ［ｊ＋１］において、配線ＯＬ［ｊ＋１］から回路ＳＩ［ｊ＋１］のトランジスタＴｒ７１の第１端子とトランジスタＴｒ７２の第１端子との電気的接続点に流れる電流をＩＣＰ［ｊ＋１］と記載する。そして、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］から配線Ｂ［ｊ］に出力する電流をＩＢ［ｊ］と記載し、列出力回路ＣＯＴ［ｊ＋１］の端子ＣＴ１１［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載する。
動作例２で説明するメモリセルアレイ７６０については、動作例１のメモリセルアレイ７６０の説明を参酌する。
図２３乃至図２５に、半導体装置８００の動作例のタイミングチャートを示す。図２３のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０５における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２に流れる電流をｉについて和をとった値である。また、図２３のタイミングチャートにおいて、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位は、常に低レベル電位である（図示しない。）。
図２４のタイミングチャートは、図２３のタイミングチャートの時刻Ｔ０５より先の時刻の動作を示しており、時刻Ｔ１１まで記載している。図２４のタイミングチャートは、時刻Ｔ０６乃至時刻Ｔ１１における配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動を示している。なお、時刻Ｔ０６乃至時刻Ｔ１１において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動はなく、また、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動はないので、図２４では省略している。
図２５のタイミングチャートは、図２４のタイミングチャートの時刻Ｔ１１より先の時刻の動作を示しており、時刻Ｔ１７まで記載している。図２３のタイミングチャートは、時刻Ｔ１２乃至時刻Ｔ１７におけるノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図２５のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動の記載を省略している。また、図２５のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流の大きさの変動も記載している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までにおいて、配線ＷＷ［ｉ］に高レベル電位（図２３ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図２３ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図２３ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図２３ではＲＥＦＰと表記している。）が印加されている。
なお、電位ＶＸ［ｉ，ｊ］、及び電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、動作例１で説明した数式（Ｅ１）で表すことができる。
ｋは、トランジスタＴｒ６２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ６２のしきい値電圧である。
このとき、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］から、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、動作例１で説明した数式（Ｅ２）で表すことができる。
このとき、列出力回路ＣＯＴ［ｊ＋１］の端子ＣＴ１１［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、動作例１で説明した数式（Ｅ３）で表すことができる。
このとき、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］となる。
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１は非導通状態となる。
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、時刻Ｔ０２以前から非導通状態となっている。
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
特に、半導体装置７００の回路構成で述べたのと同様に、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１にＯＳトランジスタを適用することによって、トランジスタＴｒ６１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。
なお、電位ＶＸ［ｉ＋１，ｊ］、及び電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、動作例１で説明した数式（Ｅ４）で表すことができる。
このとき、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、動作例１で説明した数式（Ｅ５）で表すことができる。
このとき、列出力回路ＣＯＴ［ｊ＋１］の端子ＣＴ１１［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、動作例１で説明した数式（Ｅ６）で表すことができる。
このとき、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、時刻Ｔ０１から時刻Ｔ０２までの間の動作、又は時刻Ｔ０３から時刻Ｔ０４までの間の動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ６２に流れる電流の総和は、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］からＢ［ｊ］に流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。
ここで、電流源回路ＣＵＲＥＦについて着目する。電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆと電気的に接続されている配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れるため、該電流は、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆの電位に応じて、トランジスタＴｒ７８の第２端子から第１端子への方向に出力される。
ところで、図２３において、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから出力される電流をＩＣＭｒｅｆと記載しているが、本明細書では、時刻Ｔ０１から時刻Ｔ０９において、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから出力される電流をＩＣＭｒｅｆ０と記載する。
したがって、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから出力される電流ＩＣＭｒｅｆ０は、次の式のように示すことができる。
Figure 0006968620
なお、電流源回路ＣＵＲＥＦは、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］のゲートの電位がトランジスタＴｒ７８のゲートの電位（端子ＣＴｒｅｆの電位）と等しいため、端子ＣＴ１３［１］乃至端子ＣＴ１３［ｎ］のそれぞれから同じ電流ＩＣＭｒｅｆ０を出力する。ただし、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］とトランジスタＴｒ７８と、のそれぞれのトランジスタサイズ、構成は同じものとする。
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６以降かつ時刻Ｔ１１以前については、図２４を用いて説明する。時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＯＲＰを高レベル電位とし、配線ＯＲＭを高レベル電位とする。このとき、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７３のゲートに高レベル電位が印加されるため、トランジスタＴｒ７３は導通状態となる。そのため、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれの容量素子Ｃ７１の第１端子に低レベル電位が印加され、容量素子Ｃ５１の電位が初期化される。また、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７６のゲートに高レベル電位が印加されるため、トランジスタＴｒ７６は導通状態となる。そのため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ７２の第１端子に低レベル電位が印加され、容量素子Ｃ７２の電位が初期化される。なお、時刻Ｔ０６の時点において、配線ＯＳＰには低レベル電位が印加されて、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７３を非導通状態とし、配線ＯＳＭには低レベル電位が印加されて、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７６を非導通状態としている。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＯＲＰ及び配線ＯＲＭを低レベル電位とする。このとき、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７３のゲートに低レベル電位が印加されるため、トランジスタＴｒ７３は非導通状態となる。また、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７６のゲートに低レベル電位が印加されるため、トランジスタＴｒ７６は非導通状態となる。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＯＳＰを高レベル電位とする。このとき、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７２のゲートに高レベル電位が印加されるため、トランジスタＴｒ７２は導通状態となる。ところで、列出力回路ＣＯＴ［ｊ］から出力される電流ＩＢ［ｊ］は、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流ＩＢ［ｊ］よりも電流ＩＣＭｒｅｆ０が大きいとき、トランジスタＴｒ７２の第１端子から、トランジスタＴｒ７２の第２端子を経由して、容量素子Ｃ７１の第１端子に電流が流れ、容量素子Ｃ７１によって正の電位が保持される。これにより、トランジスタＴｒ７１のゲートの電位が保持されるため、トランジスタＴｒ７１のソース−ドレイン間に、トランジスタＴｒ７１のゲートの電位に応じた電流が流れる。
なお、時刻Ｔ０９の時点において、配線ＯＳＰには低レベル電位を印加して、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７２を非導通状態としている。このとき、トランジスタＴｒ７１のゲートの電位は、容量素子Ｃ７１によって保持されているため、時刻Ｔ０９以降もトランジスタＴｒ７１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＯＳＭを高レベル電位とする。このとき、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７５のゲートに高レベル電位が印加されるため、トランジスタＴｒ７５は導通状態となる。ところで、列出力回路ＣＯＴ［ｊ］から出力される電流ＩＢ［ｊ］は、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流ＩＢ［ｊ］よりも電流ＩＣＭｒｅｆ０が小さいとき、容量素子Ｃ７２の第１端子から、トランジスタＴｒ７５の第２端子を経由して、トランジスタＴｒ７５の第１端子に電流が流れ、容量素子Ｃ７２によって負の電位が保持される。これにより、トランジスタＴｒ７４のゲートの電位が保持されるため、トランジスタＴｒ７４のソース−ドレイン間に、トランジスタＴｒ７４のゲートの電位に応じた電流が流れる。
なお、時刻Ｔ１１の時点において、配線ＯＳＭには低レベル電位を印加して、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７５を非導通状態としている。このとき、トランジスタＴｒ７４のゲートの電位は、容量素子Ｃ７２によって保持されているため、時刻Ｔ１１以降もトランジスタＴｒ７４のソース−ドレイン間に同じ大きさの電流が流れ続ける。
なお、図２４のタイミングチャートでは、トランジスタＴｒ７２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ０８から時刻Ｔ０９までの間の動作）は、トランジスタＴｒ７５を導通状態、又は非導通状態の切り替え動作（時刻Ｔ１０から時刻Ｔ１１までの間の動作）の前に行っていたが、オフセット回路８１５の動作の順序はこれに限定されない。例えば、トランジスタＴｒ７５を導通状態、又は非導通状態の切り替え動作（時刻Ｔ１０から時刻Ｔ１１までの間の動作）を先に行い、後に、トランジスタＴｒ７２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ０８から時刻Ｔ０９までの間の動作）を行ってもよい。
ここで、時刻Ｔ０６以降から時刻Ｔ１２（図２５に記載）までにおける、列出力回路ＣＯＴ［ｊ］に着目する。列出力回路ＣＯＴ［ｊ］において、配線ＯＬ［ｊ］からトランジスタＴｒ７１の第１端子に流れる電流をＩＣＰ［ｊ］とし、トランジスタＴｒ７４の第１端子から配線ＯＬ［ｊ］に流れる電流をＩＣ［ｊ］とする。また、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１２［ｊ］には、電流源回路ＣＵＲＥＦの端子ＣＴ１３［ｊ］からの電流ＩＣＭｒｅｆ０が入力される。時刻Ｔ１から時刻Ｔ１２までの間では出力端子ＳＰＴ［ｊ］から電流を出力しないものとした場合、列出力回路ＣＯＴ［ｊ］と電気的に接続されている配線Ｂ［ｊ］には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｎ，ｊ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂ［ｊ］には、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）の電流が流れる。時刻Ｔ０６から時刻Ｔ１２までの間では、列出力回路ＣＯＴ［ｊ］において、入力される電流ＩＣＭｒｅｆ０と出力されるΣＩ０［ｉ，ｊ］と、に過不足が生じたとき、回路ＳＯ［ｊ］によって電流ＩＣ［ｊ］を配線ＯＬ［ｊ］に供給する、又は、回路ＳＩ［ｊ］によって電流ＩＣＰ［ｊ］を配線ＯＬ［ｊ］から排出する、動作が行われる。したがって、上記より次の式が成り立つ。
Figure 0006968620
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２以降は、図２５を用いて説明する。時刻Ｔ１２から時刻Ｔ１３までにおいて、配線ＲＷ［ｉ］に基準電位（図２５ではＲＥＦＰと表記している。）よりもＶＷ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ６２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
なお、トランジスタＴｒ６２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ５２の容量、トランジスタＴｒ６２のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ６２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、動作例１で説明した数式（Ｅ９）で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図２５では、ΔＩ［ｉ，ｊ］と表記する。）増加する。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、動作例１で説明した数式（Ｅ１０）で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図２５では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、動作例１で説明した数式（Ｅ１１）で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図２５では、ΔＩｒｅｆ［ｉ］と表記する。）増加する。
ここで、電流源回路ＣＵＲＥＦについて着目する。電流源回路ＣＵＲＥＦと電気的に接続されている配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｎ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］（このΣはｉについて和をとっている。）の電流が流れる。該電流は、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆの電位に応じて、トランジスタＴｒ７８の第２端子から第１端子への方向に出力される。
したがって、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから出力される電流ＩＣＭｒｅｆは、次の式のように示すことができる。
Figure 0006968620
なお、電流源回路ＣＵＲＥＦは、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］のゲートの電位がトランジスタＴｒ７８のゲートの電位（端子ＣＴｒｅｆの電位）と等しいため、端子ＣＴ１３［１］乃至端子ＣＴ１３［ｎ］のそれぞれから同じ電流ＩＣＭｒｅｆを出力する。
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ１１乃至時刻Ｔ１２では、数式（Ｅ１６）を満たすため、配線Ｂ［ｊ］に電気的に接続されている端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］は出力されない。
時刻Ｔ１２から時刻Ｔ１３までの間においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れるソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＣＯＴ［ｊ］において、回路ＳＯでは、トランジスタＴｒ７４の第１端子から配線ＯＬ［ｊ］に電流ＩＣ［ｊ］が流れ、回路ＳＩでは、配線ＯＬ［ｊ］からトランジスタＴｒ７１の第１端子に電流ＩＣＰ［ｊ］が流れる。そして、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１２［ｊ］には、電流源回路ＣＵＲＥＦの端子ＣＴ１３［ｊ］からの電流ＩＣＭｒｅｆが入力されるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。
Figure 0006968620
数式（Ｅ１８）に、数式（Ｅ１）、数式（Ｅ３）、数式（Ｅ９）、数式（Ｅ１１）数式（Ｅ１５）、数式（Ｅ１６）、数式（Ｅ１７）を用いることで、動作例１で説明した式（Ｅ１４）と同じ式が得られる。
つまり、数式（Ｅ１４）より、電流ΔＩＢ［ｊ］は、複数の第１アナログデータである電位ＶＸ［ｉ，ｊ］と、複数の第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応じた値となる。つまり、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和値を求めることができる。
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ここでのｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｅ９）より、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＲＷ［ｉ］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ１１から時刻Ｔ１２までの間の電位に戻る。
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ６２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋１］上昇する。
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］（図２５では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、列出力回路ＣＯＴ［ｊ＋１］の端子ＣＴ１１［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図２５では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２に流れる電流をＩｒｅｆ［ｉ＋１］としたとき、電流源回路ＣＵＲＥＦの出力端子ＣＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図２５では、ΔＩｒｅｆ［ｉ＋１］と表記する。）増加することになる。
時刻Ｔ１４から時刻Ｔ１５までの間の動作は、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に考えることができるので、時刻Ｔ１４から時刻Ｔ１５までの動作に対して、数式（Ｅ９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１２から時刻Ｔ１３までにおいて、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１３から時刻Ｔ１４までの間の電位に戻る。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２のゲートの電位が下降する。
なお、電位ＶＷ２［ｉ］、及び電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそれぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２に流れる電流をＩｒｅｆ［ｉ］とする。
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２に流れる電流をＩ２ｒｅｆ［ｉ＋１］とする。
このとき、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］から配線Ｂ［ｊ］に流れる電流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］）（図２５では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路ＣＯＴ［ｊ＋１］の端子ＣＴ１１［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］）（図２５では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、電流源回路ＣＵＲＥＦの出力端子ＣＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］＋Ｉｒｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］（図２５では、ΔＩＢｒｅｆと表記する。）増加することになる。
時刻Ｔ１６から時刻Ｔ１７までの間の動作は、時刻Ｔ１２から時刻Ｔ１３までの間の動作と同様に考えることができるので、時刻Ｔ１６から時刻Ｔ１７までの間の動作に対して、数式（Ｅ９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１７以降＞＞
時刻Ｔ１７以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１５から時刻Ｔ１６までの間の電位に戻る。
以上のように、図１１とは異なる回路として、図２０に示す回路を構成することによって、上述したニューラルネットワークの計算に必要な積和演算処理を実行できる。また、該積和演算はデジタル値による演算でないため、大規模なデジタル回路を構成する必要が無いため、回路規模をより小さくすることができる。
階層型ニューラルネットワークを構成する回路例１及び階層型ニューラルネットワークを構成する回路例２において、第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］・１ （ｋ）乃至ｗｓ［ｋ］・Ｑ［ｋ−１］ （ｋ）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ−１）層の各ニューロンの出力信号ｚ１・ｓ［ｋ］ （ｋ−１）乃至ｚＱ［ｋ−１］・ｓ［ｋ］ （ｋ−１）を第２アナログデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和ｕｓ［ｋ］ （ｋ）を計算することができる。つまり、式（Ｄ１）に示した積和演算を半導体装置７００、又は半導体装置８００によって実現することができる。
また、教師付き学習で重み係数の更新を行うとき、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニューロンに信号が送られるときに掛かる重み係数ｗ１・ｓ［ｋ］ （ｋ＋１）乃至ｗＱ［ｋ＋１］ｓ［ｋ］ （ｋ＋１）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ１ （ｋ＋１）乃至δＱ［ｋ＋１］ （ｋ＋１）を第２アナログデータとして供給すると、式（Ｄ３）におけるΣｗｓ［ｋ＋１］・ｓ［ｋ］ （ｋ＋１）・δｓ［ｋ＋１］ （ｋ＋１）の値を、配線Ｂ［ｊ］に流れる差分電流ΔＩＢ［ｊ］から得ることができる。つまり、式（Ｄ３）に示した演算の一部を半導体装置７００又は、半導体装置８００によって実現することができる。
ここで、センサ４４１と表示ユニット１００を備える電子機器において、光センサ４４３から得ることができる外光の入射角度と照度の情報、そして該電子機器が有する加速度センサ４４６から得ることができる該電子機器の傾きの情報を、入力層（第１層）のニューロンへの入力データとし、該電子機器の利用者の好みの輝度及び色調に対応する設定値を教師データとする。これにより、情報処理回路４６５は、上述の階層型ニューラルネットワークの計算にしたがって、利用者の好みにあった輝度及び色調に対応する設定値を出力層（第Ｌ層）から出力することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明した表示ユニット１００又は表示ユニット１００Ａの輝度、及び色調を調整する動作例（調光、及び調色の動作例）について説明する。なお、輝度、及び色調の調整には、図１の構成例の場合では、ホスト装置４４０と、センサ４４１と、コントローラＩＣ４００の画像処理部４６０と、を用いて、実施の形態２で説明したニューラルネットワークの計算を行い、また、図６の構成例の場合では、ホスト装置４４０と、センサ４４１と、コントローラＩＣ４００Ａの画像処理部４６０と、を用いて、実施の形態２で説明したニューラルネットワークの計算を行う。
図２６及び図２７に、該動作例を示すフローチャートを示す。表示装置の輝度、及び色調の調整は、ステップＳ１−０乃至ステップＳ１−５、及びステップＳ２−１乃至ステップＳ２−６を経ることによって行われる。なお、ステップＳ１−０乃至ステップＳ１−５は、ニューラルネットワークにおける学習の動作を示し、ステップＳ２−１乃至ステップＳ２−６は、最適な輝度、及び色調をニューラルネットワークによって出力する動作を示している。なお、本実施の形態で説明する動作例が行われる電子機器は、表示装置１０００Ａを有するものとする。
＜学習＞
ステップＳ１−０では、利用者が電子機器を操作して、該電子機器の表示部１０６に対して、好みの輝度、及び色調を選択することで間接的に当該輝度、及び色調に対応するレジスタの設定データを選択する。このレジスタの設定データは、実施の形態２で説明するニューラルネットワークによる情報処理システムにおいて、教師データとして扱われる。なお、該設定データは、反射素子１０ａに表示する画像データの輝度及び色調に対応する設定値と、発光素子１０ｂに表示する画像データの輝度及び色調に対応する設定値と、を有する。
具体的の動作方法として、利用者は、電子機器に備わっているタッチセンサユニット２００などから、好みの輝度、及び色調を選択する。タッチセンサユニット２００から操作を行うことにより、タッチセンサコントローラ４８４、及びインターフェース４５０を介して、選択した好みの輝度、及び色調に対応するレジスタの設定データ（教師データ）の読み出す命令を送ることができる。なお、選択した好みの輝度、及び色調に対応するレジスタの設定データ（教師データ）は、コントローラＩＣ４００Ａが有する記憶装置、又はホスト装置４４０が有する記憶装置などから読み出される。
コントローラＩＣ４００Ａが有する記憶装置からレジスタの設定データが読み出された場合、設定データ（教師データ）は、ホスト装置４４０に送られ、ホスト装置４４０が有するメモリなどに一時的に格納される。ホスト装置４４０が有する記憶装置から設定データ（教師データ）を読み出した場合、ホスト装置４４０が有するメモリなどに一時的に格納される。
ステップＳ１−１では、光センサ４４３によって、外光の照度、及び入射角度の測定が行われる。
ステップＳ１−２では、加速度センサ４４６によって、電子機器の傾き角度の測定が行われる。
ステップＳ１−３では、ステップＳ１−１で取得した外光の入射角度、照度、及びステップＳ１−２で取得した傾き角度のそれぞれを、ニューラルネットワークの入力層に入力される学習データとして、ホスト装置４４０に送信される動作が行われる。具体的には、外光の入射角度及び照度の情報は、光センサ４４３からセンサコントローラ４５３に検知信号として送られ、その後、コントローラ４５４及びインターフェース４５０を介して、ホスト装置４４０に送られる。
また、電子機器の傾き角度の情報は、加速度センサ４４６からセンサコントローラ４５３に電気信号として送られ、その後、コントローラ４５４を介して、ホスト装置４４０に送られる。
ステップＳ１−４では、ステップＳ１−１で取得した外光の入射角度及び照度と、ステップＳ１−２で取得した傾き角度と、が、パラメータとしてソフトウェア４４７に入力される。具体的には、外光の入射角度及び照度と、傾き角度と、は、ソフトウェア４４７にプログラムとして構築されているニューラルネットワークの入力層（第１層）のニューロンへ入力される学習データとして扱われる。これにより、ソフトウェア４４７において、ニューラルネットワークによる学習が行われる。
なお、初回の計算において、該ニューラルネットワークの有するそれぞれ重みの初期値は、乱数によって決めてもよい。なお、初期値によって学習の進み具合（例えば、重み係数の収束速度、ニューラルネットワークの予測精度など）が影響を受ける場合がある。学習速度が悪い場合は、初期値を変更して、再度学習を行うことも可能である。
ソフトウェア４４７のニューラルネットワークの入力層（第１層）のニューロンに入力データが入力されたとき、計算結果として、ソフトウェア４４７のニューラルネットワークの出力層（第Ｌ層）から出力データが出力される。該出力データと、教師データとの差が許容範囲でない場合、教師データを用いて重みの値の更新が行われる。なお、重みの値の更新の方法として、実施の形態２で説明した誤差逆伝播方式などが挙げられる。
重みの値が更新されたあと、外光の入射角度と、照度と、傾き角度と、が、ソフトウェア４４７のニューラルネットワークの入力層（第１層）のニューロンに入力され、再度計算が行われる。その計算結果（ニューラルネットワークの出力層（第Ｌ層）から出力される出力データ）と、教師データとの差が許容範囲内になるまで、重みの更新と、ニューラルネットワークによる計算を繰り返す。なお、計算を終了するための誤差の許容範囲は小さい必要は無く、電子機器の利用者が許容できる範囲であれば、誤差の許容範囲を広くしてもよい。
このようにニューラルネットワークによる計算を繰り返し行うことにより、最終的に教師データと差の無い、又は差の小さい出力データが出力層（第Ｌ層）から出力される。このときのニューラルネットワークが有するそれぞれの重み係数を、利用者の好みの輝度、及び色調に対応する設定値（教師データ）と、外光の入射角度、照度、及び傾き角度（学習データ）と、紐付けできるように、所定の記憶装置に記憶する。なお、ここの所定の記憶装置とは、例えば、コントローラＩＣ４００Ａが有する記憶装置、又はホスト装置４４０が有する記憶装置などが挙げられる。
上記のとおり、ステップＳ１−０乃至ステップＳ１−４を行い、教師データと、出力データと、の差が無いとき、又は差が小さくなるときの重み係数を取得することによって、ニューラルネットワークにおける学習が終了する。
ステップＳ１−５では、学習が引き続き行うか否かの判定が行われる。例えば、電子機器の外光環境が変わる場合は、その外光環境に合わせて、再度学習を行うのが好ましい。その場合は、改めて、ステップＳ１−１に移行して、再度ステップＳ１−１乃至ステップＳ１−３によって、外光の入射角度、照度、電子機器の傾き角度を取得して、ステップＳ１−４で学習を行えばよい。また、利用者の好みの輝度、及び色調に対応するレジスタの設定データ（教師データ）を変更したい場合は、ステップＳ１−０に移行して、再度設定データ（教師データ）を変更して、ステップＳ１−１以降の動作を行えばよい。
ステップＳ１−５において、学習を引き続き行う必要が無い場合、図２６のＡに進む。図２６のＡに進んだ場合、図２７のフローチャートのＡに移行し、引き続き処理が続行される。
なお、上述の動作例は、表示ユニット１００Ａに限定せず、表示ユニット１００に対しても同様に適用できる。その場合、選択した好みの輝度、及び色調に対応するレジスタの設定データ（教師データ）を、液晶素子、又は発光素子などのうち一種類の表示素子に表示する画像データの輝度及び色調に対応する設定値として、計算を行えばよい。
＜輝度及び色調の取得＞
ステップＳ２−１では、ステップＳ１−１と同様に、光センサ４４３によって、外光の入射角度、及び照度の測定が行われる。
ステップＳ２−２では、ステップＳ１−２と同様に、加速度センサ４４６によって、電子機器の傾き角度の測定が行われる。
ステップＳ２−３では、ステップＳ１−３と同様に、ステップＳ２−１で取得した外光の入射角度、照度、及びステップＳ２−２で取得した傾き角度のそれぞれを、ニューラルネットワークの入力層に入力されるデータとして、画像処理部４６０に送信される動作が行われる。
また、ステップＳ２−３では、ステップＳ２−１及びステップＳ２−２で取得した、外光の入射角度、照度、及び電子機器の傾き角度に対応した重み係数を、所定の記憶装置から読み出す動作が行われる。具体的には、ステップＳ２−１及びステップＳ２−２で取得した、外光の入射角度、照度、及び電子機器の傾き角度と、所定の記憶装置に保持されている、ステップＳ１−１及びステップＳ１−２で取得した学習データと一致するものを検索する。次に、ステップＳ１−１及びステップＳ１−２で取得した学習データに紐付けされた、ステップＳ１−４で取得した重み係数が、所定の記憶装置から読み出され、画像処理部４６０に送られる。
ステップＳ２−４では、ステップＳ２−１で取得した外光の入射角度及び照度と、ステップＳ２−２で取得した傾き角度と、が、情報処理回路４６５に入力される。具体的には、外光の入射角度及び照度と、傾き角度と、は、情報処理回路４６５が有するニューラルネットワークの入力層（第１層）のニューロンへ入力される入力データとして扱われる。
さらに、先のステップで読み出された重み係数が、情報処理回路４６５に入力される。具体的には、該重み係数は、情報処理回路４６５のニューラルネットワークの重みとして設定される。
上述の動作によって、ニューラルネットワークによる計算が行われ、ニューラルネットワークの出力層（第Ｌ層）から、利用者の好みの輝度、及び色調に対応する設定データが出力される。これにより、電子機器の利用者の好みにあった設定データを得ることができる。具体的には、該設定データが有する、反射素子１０ａに表示する画像に反映させる輝度及び色調に対応する設定値（以下、設定値Ａと呼称する。）と、発光素子１０ｂに表示する画像に反映させる輝度及び色調に対応する設定値（以下、設定値Ｂと呼称する。）と、を得ることができる。
ステップＳ２−５では、ステップＳ２−４によって得られた該設定データを記憶回路４７５に送信して、記憶回路４７５で保持する動作が行われる。
ステップＳ２−６では、記憶回路４７５に保持された該設定データの情報を、調光回路４６２、調色回路４６３に送信して、該設定値に基づいて画像データの補正を行う。なお、画像データは、反射素子１０ａ、及び発光素子１０ｂによって表示されるため、それぞれの素子に表示する画像データ毎に補正が行われる。つまり、反射素子１０ａに表示する画像データは、設定値Ａによって補正され、発光素子１０ｂに表示する画像データには、設定値Ｂによって補正される。補正されたそれぞれの画像データは、ソースドライバＩＣ１１１に送られ、ソースドライバＩＣ１１１によってシリアルパラレル変換、デジタルアナログ変換などの処理が行われる。ソースドライバＩＣ１１１によって処理されたそれぞれの画像データは、表示部１０６の反射素子１０ａ、及び発光素子１０ｂに送られて、表示部１０６に画像が表示される。
上述のステップＳ１−０乃至ステップＳ１−５、及びステップＳ２−１乃至ステップＳ２−６を行うことにより、利用者の好みにあった輝度、及び色調の設定が施された画像を表示装置１０００Ａに映すことができる。また、ニューラルネットワークの学習をホスト装置４４０のソフトウェア４４７で行うことで、画像処理部４６０の情報処理回路４６５でニューラルネットワークの学習の計算を行う必要が無くなるため、画像処理部４６０の情報処理回路４６５に対して学習機能を有する回路を不要とすることができる。そのため、輝度及び色調を取得するためのニューラルネットワークの処理を効率的に行うことができる。
なお、上述の動作例は、表示ユニット１００Ａに限定せず、表示ユニット１００に対しても同様に適用できる。その場合、ニューラルネットワークの計算によって、液晶素子、又は発光素子などのうち一種類の表示素子で表示する画像データの輝度及び色調に対応する設定値を取得することができる。つまり、この設定値を用いて画像を補正することによって、電子機器の利用者の好みにあった輝度、及び色調の設定が施された画像を表示ユニット１００に映すことができる。
また、画像補正の動作方法は、上述のステップＳ１−０乃至ステップＳ１−５、及びステップＳ２−１乃至ステップＳ２−６に限定されない。本明細書等において、フローチャートに示す処理は、機能毎に分類し、互いに独立したステップとして示している。しかしながら実際の処理等においては、フローチャートに示す処理を機能毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合や、複数のステップにわたって一つのステップが関わる場合があり得る。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、場合によって、又は、必要に応じて、ステップの順序の入れ替え、ステップの追加、及び削除などを行うことができる。
例えば、光センサ４４３からの外光の入射角度、及び加速度センサ４４６による電子機器の傾き角度の取得の順序は、図２６のフローチャートに限定されない。そのため、図２６のフローチャートは、ステップＳ１−１と、ステップＳ１−２と、を入れ替えてもよい。
また、電子機器は、所定の記憶装置に、ステップＳ２−１で取得した外光の入射角度、照度、ステップＳ２−２で取得した傾き角度、それらに対応するステップＳ２−４の計算結果の設定値を保存する構成としてもよい。かつ入射角度、照度、傾き角度から計算結果の設定値を読み出すような構成にしてもよい。このような構成にすることによって、ステップＳ２−１で取得した外光の入射角度、照度、及びステップＳ２−２で取得した傾き角度が過去に取得したデータと同じとき、該記憶装置から対応する過去の設定値を読み出すことができる。これにより、ニューラルネットワークの計算を省略することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１で説明した表示ユニット１００、及び表示ユニット１００Ａについて説明する。
図２８（Ａ）に、表示ユニット１００の外観の一例を示す。表示ユニット１００は、基材１０１上に表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、を有する。コントローラＩＣ１１２は、実施の形態１で説明したコントローラＩＣ４００の一例として、図２８（Ａ）に示している。表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、は、基材１０１上に形成されている。ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ方式で基材１０１上に実装されている。なお、その実装する様子は、図２８（Ｂ）に示している。そして、表示ユニット１００は、外部からの信号などの入力手段として、ＦＰＣ１１０と電気的に接続されている。なお、ソースドライバＩＣ１１１、及び／又はコントローラＩＣ１１２は、ＣＯＧ方式でなく、ＣＯＦ方式でＦＰＣ１１０などに実装されてもよい。
加えて、基材１０１上には、各回路を電気的に接続するための配線１３１乃至配線１３４が形成されている。表示ユニット１００において、コントローラＩＣ１１２は、配線１３１を介して、ＦＰＣ１１０と電気的に接続され、また、ソースドライバＩＣ１１１は、配線１３２を介して、コントローラＩＣ１１２と電気的に接続されている。表示部１０２は、配線１３３を介して、ソースドライバＩＣ１１１と電気的に接続されている。レベルシフタ１０４は、配線１３４を介して、コントローラＩＣ１１２と電気的に接続されている。
ゲートドライバ１０３は、表示部１０２と電気的に接続され、レベルシフタ１０４は、ゲートドライバ１０３と電気的に接続されている。
配線１３１とＦＰＣ１１０と、の接続部１２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ１１０と配線１３１との間で電気的な導通が可能となる。
ゲートドライバ１０３は、表示部１０２が有する複数の画素回路を選択する機能を有し、ソースドライバＩＣ１１１は、表示部１０２が有する画素回路に対して画像データを送信する機能を有する。
基材１０１上に形成されている表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、は、例えば、ＯＳトランジスタを備えることで構成することができる。つまり、基材１０１上にＯＳトランジスタを形成する工程を行うことで、表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、を構成することができる。
一方、基材１０１上に実装されているソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、例えば、Ｓｉトランジスタを備えることで構成することができる。Ｓｉトランジスタによって、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、のそれぞれのＩＣチップ（集積回路）を構成する場合、Ｓｉトランジスタを形成する基材は、Ｓｉウェハを用いるのが好適である。つまり、Ｓｉウェハなどの上面にＳｉトランジスタを形成することによって、ソースドライバＩＣ１１１と、又はコントローラＩＣ１１２と、を構成することができる。
ところで、コントローラＩＣ１１２は、実施の形態１で説明したとおり、フレームメモリ、レジスタなどを有する。これらのような回路の場合、ロジックプロセスのＳｉトランジスタ（以後、ロジック用Ｓｉトランジスタと呼称する。）を適用して、構成するのが好適である。
更に、フレームメモリ、レジスタなど、情報を保持する回路を構成する場合、該情報に相当する電位を保持するトランジスタは、オフ電流が非常に低い性質を有するＯＳトランジスタとするのが好適である。つまり、コントローラＩＣ１１２は、ロジック用Ｓｉトランジスタと、ＯＳトランジスタと、を備える構成であるのがより好適である。具体例としては、Ｓｉウェハ上にロジック用Ｓｉトランジスタを形成し、次に該ロジック用Ｓｉトランジスタ上に層間膜を形成し、当該層間膜上に、ＯＳトランジスタを形成すればよい。
ソースドライバＩＣ１１１の詳細は実施の形態６で説明するが、ソースドライバＩＣ１１１は、シフトレジスタ、レベルシフタ、デジタルアナログ変換回路、バッファなどを有する。これらのような回路の場合、ドライバＩＣ向けのプロセス（高耐圧プロセス）のＳｉトランジスタ（以後、高耐圧用Ｓｉトランジスタと呼称する。）を適用して、構成するのが好適である。
なお、高耐圧用Ｓｉトランジスタは、ロジック用Ｓｉトランジスタと比較して、熱処理への耐性が低い場合がある。そのため、高耐圧用Ｓｉトランジスタと、熱処理が必要なＯＳトランジスタと、を適用してソースドライバＩＣ１１１を構成した場合、本来の性能を発揮することが困難な場合がある。そのため、ソースドライバＩＣ１１１は、高耐圧用Ｓｉトランジスタのみで構成するのが好ましい。
上述のとおり、ＯＳトランジスタを形成した基材１０１上に、ロジック用Ｓｉトランジスタ、及びＯＳトランジスタを適用したコントローラＩＣ１１２と、高耐圧用Ｓｉトランジスタを適用したソースドライバＩＣ１１１と、を実装することによって、熱処理の耐性がそれぞれ異なる、ロジック用Ｓｉトランジスタと、高耐圧用Ｓｉトランジスタと、ＯＳトランジスタと、を表示ユニット１００に備えることができる。つまり、このような構成にすることによって、熱処理の条件の違いによるトランジスタ特性の劣化を防ぐことができ、トランジスタ特性の良好なロジック用Ｓｉトランジスタ、高耐圧用Ｓｉトランジスタ、ＯＳトランジスタ、の全てを一つの装置に用いることができる。その結果、駆動性能が高い表示装置を実現することができる。
また、図２８（Ａ）の表示ユニット１００と別の構成例の表示ユニットを図２９（Ａ）に示す。
表示ユニット１００Ａは、基材１０１上に表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、を有する。コントローラＩＣ１１２は、実施の形態１で説明したコントローラＩＣ４００Ａの一例として、図２９（Ａ）に示している。表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、は、基材１０１上に形成されている。ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ方式で、基材１０１上に実装されている。なお、その実装の様子は、図２９（Ｂ）に示している。そして、表示ユニット１００Ａは、外部からの信号などの入力手段として、ＦＰＣ１１０と電気的に接続されている。なお、ソースドライバＩＣ１１１、及び／又はコントローラＩＣ１１２は、ＣＯＧ方式でなく、ＣＯＦ方式でＦＰＣ１１０などに実装されてもよい。
加えて、基材１０１上には、各回路を電気的に接続するための配線１３１乃至配線１３５が形成されている。表示ユニット１００において、コントローラＩＣ１１２は、配線１３１を介して、ＦＰＣ１１０と電気的に接続され、ソースドライバＩＣ１１１は、配線１３２を介して、コントローラＩＣ１１２と電気的に接続され、表示部１０６は、配線１３３を介して、ソースドライバＩＣ１１１と電気的に接続されている。レベルシフタ１０４ａは、配線１３４を介して、コントローラＩＣ１１２と電気的に接続され、レベルシフタ１０４ｂは、配線１３５を介して、コントローラＩＣ１１２と電気的に接続されている。
配線１３１とＦＰＣ１１０と、の接続部１２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ１１０と配線１３１との間で電気的な導通が可能となる。
ゲートドライバ１０３ａは、表示部１０６が有する反射素子又は発光素子の一方を選択する機能を有し、ゲートドライバ１０３ｂは、表示部１０６が有する反射素子又は発光素子の他方を選択する機能を有する。ソースドライバＩＣ１１１は、表示部１０６が有する反射素子、又は発光素子に対して画像データを送信する機能を有する。
基材１０１上に形成されている表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、は、例えば、ＯＳトランジスタを備えることで構成することができる。つまり、基材１０１上にＯＳトランジスタを形成する工程を行うことで、表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、を構成することができる。
ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、のそれぞれのＩＣチップに備えることができるトランジスタは、表示ユニット１００の説明を参照する。つまり、表示ユニット１００と同様に、ソースドライバＩＣ１１１は、高耐圧用Ｓｉトランジスタを適用して構成し、コントローラＩＣ１１２は、ロジック用ＳｉトランジスタとＯＳトランジスタとを適用して構成するのが好ましい。
上述のとおり、表示ユニット１００と同様に、ＯＳトランジスタを形成した基材１０１上に、ロジック用Ｓｉトランジスタ、及びＯＳトランジスタを適用したコントローラＩＣ１１２と、高耐圧用Ｓｉトランジスタを適用したソースドライバＩＣ１１１と、を実装することによって、熱処理の耐性がそれぞれ異なる、ロジック用Ｓｉトランジスタと、高耐圧用Ｓｉトランジスタと、ＯＳトランジスタと、を表示ユニット１００Ａに備えることができる。その結果、駆動性能が高い表示装置を実現することができる。
ところで、表示ユニット１００、又は表示ユニット１００Ａの画像処理部４６０の情報処理回路４６５、特に積和演算回路４６５ａは、実施の形態２で説明したとおり、Ｓｉトランジスタを使用せず、ＯＳトランジスタで構成することができる。したがって、ＯＳトランジスタで構成できる情報処理回路４６５は、コントローラＩＣ１１２の内部ではなく、基材１０１上に形成することができる。その場合の表示ユニットの外観の一例を図３０（Ａ）に示す。表示ユニット１００Ｂは、コントローラＩＣ１１２の内部にある情報処理回路４６５を情報処理回路１０７として、表示ユニット１００の基材１０１上に形成した構成となっている。情報処理回路１０７は、配線１３５を介して、コントローラＩＣ１１２と電気的に接続されている。
また、この場合のブロック図を、図３１に示す。表示装置１０００Ｂにおいて、コントローラＩＣ４００Ｂは、コントローラＩＣ４００の情報処理回路４６５を、情報処理回路１０７として、コントローラＩＣ４００の外部に設けた構成となっている。また、積和演算回路４６５ａは、積和演算回路１０７ａとして図示している。このように、画像処理部４６０を構成する回路のうち、Ｓｉトランジスタを用いずにＯＳトランジスタを用いて構成される回路は、表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、同様にコントローラＩＣ４００Ｂの外部に、つまり基材１０１上に形成することができる。この構成にすることにより、コントローラＩＣのチップ作製のコストを低減できる場合がある。
ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、については、図２８（Ｂ）の説明と同様に、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ方式で、表示ユニット１００Ｂに実装すればよい。なお、その実装する様子は、図３０（Ｂ）に示している。また、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、ＣＯＦ方式で、ＦＰＣなどに実装してもよい。
また、表示ユニット１００、表示ユニット１００Ａ、又は表示ユニット１００Ｂにタッチセンサユニットを設けることができる。図３２に、表示ユニット１００、表示ユニット１００Ａ、又は表示ユニット１００Ｂに設けることができるタッチセンサユニットを示し、図３３に表示ユニット１００にタッチセンサユニットを設けた例を示す。
タッチセンサユニット２００は、基材２０１上にセンサアレイ２０２と、ＴＳ（タッチセンサ）ドライバＩＣ２１１と、センス回路２１２と、を有する。また、図３３では、ＴＳドライバＩＣ２１１と、センス回路２１２と、をまとめて周辺回路２１５と図示している。センサアレイ２０２は、基材２０１上に形成され、ＴＳドライバＩＣ２１１と、センス回路２１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ方式、又はＣＯＦ方式で、基材２０１上に実装されている。そして、タッチセンサユニット２００は、外部との信号の入出力手段として、ＦＰＣ２１３、ＦＰＣ２１４と電気的に接続されている。なお、ＴＳドライバＩＣ２１１と、センス回路２１２と、はＣＯＧ方式でなく、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式でそれぞれＦＰＣ２１３、ＦＰＣ２１４などに実装されてもよい。
加えて、基材２０１上には、各回路を電気的に接続するための配線２３１乃至配線２３４が形成されている。タッチセンサユニット２００において、ＴＳドライバＩＣ２１１は、配線２３１を介して、センサアレイ２０２と電気的に接続され、更に、ＴＳドライバＩＣ２１１は、配線２３３を介して、ＦＰＣ２１３と電気的に接続されている。センス回路２１２は、配線２３２を介して、センサアレイ２０２と電気的に接続され、更に、ＴＳドライバＩＣ２１１は、配線２３４を介して、ＦＰＣ２１４と電気的に接続されている。
配線２３３とＦＰＣ２１３と、の接続部２２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ２１３と配線２３３との間で電気的な導通を行うことができる。同様に、配線２３４とＦＰＣ２１４と、の接続部２２１にも、異方性を有する導電性の接着剤などを有しており、これによって、ＦＰＣ２１４と配線２３４との間で電気的な導通を行うことができる。
タッチセンサユニット２００は、表示ユニット１００、表示ユニット１００Ａ、又は表示ユニット１００Ｂと重畳するように設けることによって、表示ユニット１００、表示ユニット１００Ａ、又は表示ユニット１００Ｂにタッチパネルの機能を付加することができる。図３３は、表示ユニット１００にタッチセンサユニット２００を重ねて、表示ユニット１００にタッチパネルの機能を実装した例を示している。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で説明した表示ユニット１００、表示ユニット１００Ａ、又は表示ユニット１００Ｂに適用できる基材１０１、及び基材１０１上に形成することができる回路について説明する。
＜基材１０１＞
基材１０１としては、例えば、絶縁体基板、導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。導電体基板としては、例えば、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。更には、絶縁体基板に導電体、又は半導体が設けられた基板、導電体基板に半導体、又は絶縁体が設けられた基板などがある。またはこれらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基材１０１としては、可撓性を有する基板を用いることができる。なお、可撓性を有する基板に素子を設ける方法としては、非可撓性の基板上に素子を作成した後、該素子を剥離し、可撓性を有する基板に該素子を転置する方法がある。その場合には、非可撓性の基板と該素子との間に剥離層を設けるとよい。なお、基材１０１として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基材１０１が伸縮性を有してもよい。また、基材１０１は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基材１０１の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基材１０１を薄くすると、表示ユニット１００を軽量化することができる。また、基材１０１を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基材１０１上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な表示装置を提供することができる。
可撓性を有する基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可撓性を有する基板としては、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性を有する基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル樹脂、ポリオレフィン樹脂、ポリアミド樹脂（ナイロン、アラミドなど）、ポリイミド樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリテトラフルオロエチレン樹脂（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性を有する基板として好適である。
＜表示部が有する画素回路＞
次に、表示部１０２、及び表示部１０６のそれぞれが有する画素回路について、説明する。
表示部１０２の画素回路は、前述したとおり、表示素子として液晶素子、発光素子などのうち一種類を有し、表示素子の種類によって、表示部１０２の画素回路の構成が異なる。
例えば、表示部１０２の表示素子として、液晶素子を適用した場合の画素回路の一例を図３４（Ａ）に示す。画素回路２１は、トランジスタＴｒ１と、容量素子Ｃ１と、液晶素子ＬＤと、を有する。
トランジスタＴｒ１の第１端子は、配線ＳＬと電気的に接続され、トランジスタＴｒ１の第２端子は、液晶素子ＬＤの第１端子と電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１と電気的に接続されている。容量素子Ｃ１の第１端子は、配線ＣＳＬと電気的に接続され、容量素子Ｃ１の第２端子は、液晶素子ＬＤの第１端子と電気的に接続されている。液晶素子ＬＤの第２端子は、配線ＶＣＯＭ１と電気的に接続されている。
配線ＳＬは、画素回路２１に画像信号を供給する信号線として機能する。配線ＧＬ２は、画素回路２１を選択する走査線として機能する。配線ＣＳＬは、容量素子Ｃ１の第１端子の電位、換言すると、液晶素子ＬＤの第１端子の電位を保持するための容量配線として機能する。配線ＶＣＯＭ１は、液晶素子ＬＤの第２端子に、共通電位として、０Ｖ、またはＧＮＤ電位などの固定電位を与えるための配線である。
表示部１０２の表示素子として、液晶素子を適用した場合、表示部１０２の画素回路を上述した画素回路２１にすることによって、表示部１０２に画像を表示することができる。
また、例えば、表示部１０２の表示素子として、発光素子を適用した場合の画素回路の一例を図３４（Ｂ）に示す。なお、該発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子とする。画素回路２２は、トランジスタＴｒ２と、トランジスタＴｒ３と、容量素子Ｃ２と、発光素子ＥＤと、を有する。
トランジスタＴｒ２の第１端子は、配線ＤＬと電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＧＬ２と電気的に接続されている。トランジスタＴｒ３の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。容量素子Ｃ２の第１端子は、トランジスタＴｒ３の第２端子と電気的に接続され、容量素子Ｃ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続されている。発光素子ＥＤの第２端子は、配線ＶＣＯＭ２と電気的に接続されている。
配線ＤＬは、画素回路２２に画像信号を供給する信号線として機能する。配線ＧＬ２は、画素回路２２を選択する走査線として機能する。配線ＡＬは、発光素子ＥＤに電流を与えるための電流供給線として機能する。配線ＶＣＯＭ２は、発光素子ＥＤの第２端子に、共通電位として、０Ｖ、またはＧＮＤ電位などの固定電位を与えるための配線である。
容量素子Ｃ２は、トランジスタＴｒ３の第２端子と、トランジスタＴｒ３のゲートと、の間の電圧を保持する機能を有する。これにより、トランジスタＴｒ３に流れるオン電流を一定に保持することができる。なお、トランジスタＴｒ３の第２端子と、トランジスタＴｒ３のゲートと、の寄生容量が大きい場合、容量素子Ｃ２を設けなくてもよい。
また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２と別の構成である、図３４（Ｃ）に示す画素回路２３の構成としてもよい。
画素回路２３は、画素回路２２が有するトランジスタＴｒ３にバックゲートを設けた構成であり、トランジスタＴｒ３のバックゲートは、トランジスタＴｒ３のゲートと電気的に接続されている。このような構成にすることにより、トランジスタＴｒ３に流れるオン電流を増加することができる。
また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２、及び画素回路２３と別の構成として、図３４（Ｄ）に示す画素回路２４の構成としてもよい。
画素回路２４は、画素回路２２が有するトランジスタＴｒ３にバックゲートを設けた構成であり、トランジスタＴｒ３のバックゲートは、トランジスタＴｒ３の第１端子と電気的に接続されている。このような構成にすることにより、トランジスタＴｒ３のしきい値電圧のシフトを抑えることができる。そのため、トランジスタＴｒ３の信頼性を高めることができる。
また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２乃至画素回路２４と別の構成として、図３４（Ｅ）に示す画素回路２５の構成としてもよい。
画素回路２５は、トランジスタＴｒ２乃至トランジスタＴｒ４と、容量素子Ｃ３と、発光素子ＥＤと、を有する。
トランジスタＴｒ２の第１端子は、配線ＤＬと電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＭＬと電気的に接続され、トランジスタＴｒ２のバックゲートは、配線ＧＬ３と電気的に接続されている。トランジスタＴｒ３の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続され、トランジスタＴｒ３のゲートは、トランジスタＴｒ３のバックゲートと電気的に接続されている。トランジスタＴｒ４の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ４の第２端子は、配線ＭＬと電気的に接続され、トランジスタＴｒ４のゲートは、配線ＭＬと電気的に接続され、トランジスタＴｒ４のバックゲートは配線ＧＬ３と電気的に接続されている。容量素子Ｃ３の第１端子は、トランジスタＴｒ３のゲートと電気的に接続され、容量素子Ｃ３の第２端子は、トランジスタＴｒ３の第１端子と電気的に接続されている。発光素子ＥＤの第２端子は、配線ＶＣＯＭ２と電気的に接続されている。
配線ＤＬは、画素回路２５に画像信号を供給する信号線として機能する。配線ＧＬ３は、トランジスタＴｒ２及びトランジスタＴｒ４のしきい値電圧を制御するために、定電位を印加する配線として機能する。配線ＭＬは、トランジスタＴｒ２のゲート、トランジスタＴｒ４の第２端子、及びトランジスタＴｒ４のゲートに、定電位を印加する配線であり、画素回路２２を選択する走査線として機能する。配線ＡＬと、配線ＶＣＯＭ２と、については、画素回路２２の配線ＡＬ、及び配線ＶＣＯＭ２の説明を参照する。
このような構成にすることにより、トランジスタＴｒ２及びトランジスタＴｒ４のしきい値電圧を制御することで、表示部１０６が有する複数の発光素子ＥＤの輝度のばらつきを補正することができる。そのため、画素回路２５を表示部１０２に適用することで、表示品質が良好な表示ユニット１００を提供することができる。
次いで、表示部１０６の画素回路について、説明する。表示部１０６は、前述したとおり、ハイブリッド表示装置が備える表示部であるため、反射素子と、発光素子と、を有する。つまり、表示部１０６が有する画素構成は、表示部１０２が有する画素構成と異なる。ここでは、反射素子として、液晶素子を用い、かつ発光素子として、有機ＥＬ素子を用いる場合を例に挙げて、表示部１０６に適用できる画素回路について説明する。
図３５（Ａ）は、表示部１０６に適用できる画素回路の一例を示している。画素回路３１は、前述した画素回路２１と、画素回路２２と、を有する。画素回路３１では、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２２に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。
なお、図３５（Ａ）では、画素回路２１と、画素回路２２と、を１つずつ有する画素回路の例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２２を有してもよい。
一例として、図３５（Ｂ）に、１つの画素回路２１と、４つの画素回路２２と、を有する画素回路を示す。画素回路３２は、画素回路２１と、画素回路２２ａ乃至画素回路２２ｄと、を有し、画素回路２２ａ乃至画素回路２２ｄは、いずれも画素回路２２と同じ構成となっている。
画素回路２２ａと、画素回路２２ｃと、のそれぞれが有するトランジスタＴｒ２のゲートは、配線ＧＬ２ａと電気的に接続され、画素回路２２ｂと、画素回路２２ｄと、のそれぞれが有するトランジスタＴｒ２のゲートは、配線ＧＬ２ｂと電気的に接続されている。
画素回路２２ａと、画素回路２２ｂと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬａと電気的に接続され、画素回路２２ｃと、画素回路２２ｄと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬｂと電気的に接続されている。
画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。
配線ＧＬ２ａ、及び配線ＧＬ２ｂは、画素回路２２の配線ＧＬ２と同様の機能を有し、配線ＤＬａ、及び配線ＤＬｂは、画素回路２２の配線ＤＬと同様の機能を有する。
上述したように、画素回路２２ａ乃至画素回路２２ｄでは、画素回路２２ａと画素回路２２ｃが配線ＧＬ２ａを共有し、画素回路２２ｂと画素回路２２ｄが配線ＧＬ２ｂを共有しているが、画素回路２２ａ乃至画素回路２２ｄの全てが一の配線ＧＬ２を共有していてもよい。この場合、画素回路２２ａ乃至画素回路２２ｄは、互いに異なる４つの配線ＤＬに電気的に接続されるようにすることが望ましい。
ところで、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有する発光素子ＥＤから発せられる光が、異なる領域の波長を有することで、表示部１０６を備える表示装置は、カラー画像を表示することができる。
例えば、画素回路２２ａが有する発光素子ＥＤから発せられる光を赤色光とし、画素回路２２ｂが有する発光素子ＥＤから発せられる光を緑色光とし、画素回路２２ｃが有する発光素子ＥＤから発せられる光を青色光とすることによって、画素回路３２は、光の三原色を発光することができる。そのため、画素回路３２は、供給される画像信号によって、様々な色を再現することができる。
また、上述に加えて、例えば、画素回路２２ｄが有する発光素子ＥＤから発せられる光を白色光とすることによって、表示部１０６の発光輝度を高めることができる。また、該白色光の色温度を調整することにより、表示部１０６を備える表示装置の表示品位を高めることができる。
図３６（Ａ）は、表示部１０６に適用でき、かつ画素回路３１、及び画素回路３２と異なる画素回路を示している。画素回路３３は、前述した画素回路２１と、画素回路２３と、を有する。画素回路３３では、画素回路３１と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２３に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。
また、画素回路２３は、前述したとおり、トランジスタＴｒ３のゲートと、トランジスタＴｒ３のバックゲートと、が電気的に接続されているので、トランジスタＴｒ３のオン電流を増加することができる。
なお、図３６（Ａ）の画素回路３３では、画素回路２１と、画素回路２３と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２３を有してもよい。例えば、表示部１０６が有する画素回路は、図３５（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２３と、を有する構成であってもよい。その場合の回路構成は、図３５（Ｂ）に示した画素回路３２の回路構成において、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３のゲートと、トランジスタＴｒ３のバックゲートと、を電気的に接続した構成となる（図示しない。）。
図３６（Ｂ）は、表示部１０６に適用でき、かつ画素回路３１乃至画素回路３３と異なる画素回路を示している。画素回路３４は、前述した画素回路２１と、画素回路２４と、を有する。画素回路３４では、画素回路３１及び画素回路３３と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２４に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。
また、画素回路２４は、前述したとおり、トランジスタＴｒ３の第１端子と、トランジスタＴｒ３のバックゲートと、が電気的に接続されているので、トランジスタＴｒ３のしきい値電圧のシフトを抑えることができる。
なお、図３６（Ｂ）の画素回路３４では、画素回路２１と、画素回路２３と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２４を有してもよい。例えば、表示部１０６が有する画素回路は、図３５（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２４と、を有する構成であってもよい。その場合の回路構成は、図３５（Ｂ）に示した画素回路３２の回路構成において、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３の第１端子と、トランジスタＴｒ３のバックゲートと、を電気的に接続した構成となる（図示しない。）。
図３７は、表示部１０６に適用でき、かつ画素回路３１乃至画素回路３４と異なる画素回路を示している。画素回路３５は、前述した画素回路２１と、画素回路２５と、を有する。画素回路３５では、画素回路３１及び画素回路３４と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２５に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。
また、画素回路２５は、前述したとおり、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ４のバックゲートと、が配線ＧＬ３と電気的に接続されているので、トランジスタＴｒ２と、トランジスタＴｒ４と、のそれぞれのしきい値電圧を制御することができる。これにより、表示部１０６が有する複数の発光素子ＥＤの輝度のばらつきを補正することができる。
なお、図３７の画素回路３５では、画素回路２１と、画素回路２５と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２５を有してもよい。例えば、表示部１０６が有する画素回路は、図３５（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２５と、を有する構成であってもよい。その場合の回路構成を図３８に示す。画素回路３６は、画素回路２１と、画素回路２５ａ乃至画素回路２５ｄと、を有し、画素回路２５ａ乃至画素回路２５ｄは、いずれも画素回路２５と同じ構成となっている。
画素回路２５ａと、画素回路２５ｃと、のそれぞれが有するトランジスタＴｒ２のバックゲートとトランジスタＴｒ４のバックゲートは、配線ＧＬ３ａと電気的に接続され、画素回路２５ｂと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ２のバックゲートとトランジスタＴｒ４のバックゲートは、配線ＧＬ３ｂと電気的に接続されている。
画素回路２５ａと、画素回路２５ｂと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬａと電気的に接続され、画素回路２５ｃと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬｂと電気的に接続されている。
画素回路２５ａと、画素回路２５ｂと、のそれぞれが有するトランジスタＴｒ４の第２端子は、配線ＭＬａと電気的に接続され、画素回路２５ｃと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ４の第２端子は、配線ＭＬｂと電気的に接続されている。
画素回路２５ａ乃至画素回路２５ｄのそれぞれが有するトランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。
配線ＧＬ３ａ、及び配線ＧＬ３ｂは、画素回路２５の配線ＧＬ２と同様の機能を有し、配線ＤＬａ、及び配線ＤＬｂは、画素回路２５の配線ＤＬと同様の機能を有し、配線ＭＬａ、及び配線ＭＬｂは、画素回路２５の配線ＭＬと同様の機能を有する。
上述したように、画素回路２５ａ乃至画素回路２５ｄでは、画素回路２５ａと画素回路２５ｃが配線ＧＬ３ａを共有し、画素回路２５ｂと画素回路２５ｄが配線ＧＬ３ｂを共有しているが、画素回路２５ａ乃至画素回路２５ｄの全てが一の配線ＧＬ３を共有していてもよい。この場合、画素回路２５ａ乃至画素回路２５ｄは、互いに異なる４つの配線ＤＬに電気的に接続されるようにすることが望ましい。
ところで、画素回路２５ａ乃至画素回路２５ｄのそれぞれが有する発光素子ＥＤから発せられる光が、画素回路３２と同様に、異なる領域の波長を有することで、表示部１０６を備える表示装置は、カラー画像を表示することができる。この構成については、画素回路３２の記載を参酌する。
＜ゲートドライバ＞
次に、基材１０１上に形成できるゲートドライバ１０３の一例について、説明する。
＜＜ゲートドライバの回路構成＞＞
図３９（Ａ）は、ゲートドライバ１０３の一例の回路図を示す。ゲートドライバ１０３は、回路ＳＲ［１］乃至回路ＳＲ［ｍ］と、回路ＳＲ＿Ｄ［１］と、回路ＳＲ＿Ｄ［２］と、を有する。ゲートドライバ１０３では、回路ＳＲ［１］乃至回路ＳＲ［ｍ］と、回路ＳＲ＿Ｄ［１］と、回路ＳＲ＿Ｄ［２］と、によって、シフトレジスタが構成されている。なお、ｍは、１以上の整数で、表示部１０２、又は表示部１０６の１列に有する画素回路の数を有する。
図３９（Ｂ）、（Ｃ）を用いて、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれが有する各端子について、説明する。図３９（Ｂ）において、回路ＳＲは、回路ＳＲ［１］乃至回路ＳＲ［ｍ］のうちの一として、表記し、図３９（Ｃ）において、回路ＳＲ＿Ｄは、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のどちからとして表記している。
回路ＳＲは、端子ＩＴ、端子ＯＴ、端子ＲＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、及び端子Ｃ３Ｔを有する。また、回路ＳＲ＿Ｄは、端子ＩＴ、端子ＯＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、及び端子Ｃ３Ｔを有する。
端子ＩＴは、スタートパルス信号、又は、前段の回路ＳＲの端子ＳＴから出力される信号が入力される入力端子である。端子ＯＴは、表示部１０２が有する画素回路と電気的に接続される出力端子である。端子ＳＴは、次段の回路ＳＲに信号を送信するための出力端子である。端子ＲＴには、次々段の回路ＳＲの端子ＳＴからの信号が入力される。
スタートパルス信号ＳＰは、ゲートドライバ１０３を駆動するときに入力される信号である。スタートパルス信号ＳＰは、１フレーム分の画像を表示ユニット１００に映す度に、コントローラＩＣ１１２から、レベルシフタ１０４を介して、ゲートドライバ１０３に入力される。
端子ＰＴには、端子ＯＴから出力される信号のパルス幅を制御する信号（以後、パルス幅制御信号と表記する。）が入力される。パルス幅制御信号ＰＷＣ１乃至パルス幅制御信号ＰＷＣ４は、配線ＧＬ［１］乃至配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、及び配線ＧＬ＿ＯＵＴに出力するパルス信号の幅を制御する信号である。
端子ＩＲＴには、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔには、それぞれ異なるクロック信号が入力される。
クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１と同じ波形、周期であり、クロック信号ＣＬＫ１の周期の１／４遅れて送信される。クロック信号ＣＬＫ３は、クロック信号ＣＬＫ１の反転信号となっており、クロック信号ＣＬＫ４は、クロック信号ＣＬＫ２の反転信号となっている。
次に、ゲートドライバ１０３の具体的な回路構成について、説明する。回路ＳＲ［１］の端子ＩＴには、スタートパルス信号ＳＰが入力される。回路ＳＲ［ｉ］（ｉは、１以上ｍ−１以下の整数である。）の端子ＳＴは、回路ＳＲ［ｉ＋１］の端子ＩＴと電気的に接続されている。回路ＳＲ［ｍ］の端子ＳＴは、回路ＳＲ＿Ｄ［１］の端子ＩＴと電気的に接続され、回路ＳＲ＿Ｄ［１］の端子ＳＴは、回路ＳＲ＿Ｄ［２］の端子ＩＴと電気的に接続される。
回路ＳＲ［ｐ］（ｐは、１以上ｍ−２以下の整数である。）の端子ＲＴは、回路ＳＲ［ｐ＋２］の端子ＳＴと電気的に接続される。回路ＳＲ［ｍ−１］の端子ＲＴは、回路ＳＲ＿Ｄ［１］の端子ＳＴと電気的に接続され、回路ＳＲ［ｍ］の端子ＲＴは、回路ＳＲ＿Ｄ［２］の端子ＳＴと電気的に接続されている。
回路ＳＲ［ｘ］（ｘは、１以上ｍ以下の整数である。）の端子ＯＴは、配線ＧＬ［ｘ］と電気的に接続されている。回路ＳＲ＿Ｄ［１］の端子ＯＴは、配線ＧＬ＿ＤＵＭと電気的に接続され、回路ＳＲ＿Ｄ［２］の端子ＯＴは、配線ＧＬ＿ＯＵＴと電気的に接続されている。配線ＧＬ＿ＤＵＭは、ダミー配線として機能し、配線ＧＬ＿ＯＵＴは、回路ＳＲ＿Ｄ［２］（ゲートドライバ１０３のシフトレジスタの最終段）にまでスタートパルス信号が達したことを、情報信号として送信する機能を有する。
回路ＳＲ［ｘ］の端子ＩＲＴは、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。
回路ＳＲ［ｓ］（ｓは１以上ｍ以下で、かつｓ＝４ａ＋１を満たす整数である。なお、ａは０以上の整数である。）の端子Ｃ１Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［ｓ］の端子Ｃ２Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［ｓ］の端子Ｃ３Ｔには、クロック信号ＣＬＫ３が入力される。回路ＳＲ［ｓ］の端子ＰＴには、パルス幅制御信号ＰＷＣ１が入力される。
回路ＳＲ［ｓ＋１］の端子Ｃ１Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［ｓ＋１］の端子Ｃ２Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［ｓ＋１］の端子Ｃ３Ｔには、クロック信号ＣＬＫ４が入力される。回路ＳＲ［ｓ＋１］の端子ＰＴには、パルス幅制御信号ＰＷＣ２が入力される。
回路ＳＲ［ｓ＋２］の端子Ｃ１Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［ｓ＋２］の端子Ｃ２Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［ｓ＋２］の端子Ｃ３Ｔには、クロック信号ＣＬＫ１が入力される。回路ＳＲ［ｓ＋２］の端子ＰＴには、パルス幅制御信号ＰＷＣ３が入力される。
回路ＳＲ［ｓ＋３］の端子Ｃ１Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［ｓ＋３］の端子Ｃ２Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［ｓ＋３］の端子Ｃ３Ｔには、クロック信号ＣＬＫ２が入力される。回路ＳＲ［ｓ＋３］の端子ＰＴには、パルス幅制御信号ＰＷＣ４が入力される。
なお、図３９（Ａ）のゲートドライバ１０３において、回路ＳＲ［ｍ−１］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋２］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。また、回路ＳＲ［ｍ］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋３］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。加えて、回路ＳＲ＿Ｄ［１］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様であり、回路ＳＲ＿Ｄ［２］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋１］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。
なお、本明細書において、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４、及びスタートパルス信号ＳＰをまとめてタイミング信号と呼称する場合がある。そして、本発明の一態様の表示装置において、該タイミング信号は、コントローラＩＣ１１２によって生成されるものとする。
なお、図３９（Ａ）のゲートドライバ１０３は、回路ＳＲ［１］、回路ＳＲ［２］、回路ＳＲ［３］、回路ＳＲ［４］、回路ＳＲ［５］、回路ＳＲ［６］、回路ＳＲ［ｍ−１］、回路ＳＲ［ｍ］、ＳＲ＿Ｄ［１］、ＳＲ＿Ｄ［２］、配線ＧＬ［１］、配線ＧＬ［２］、配線ＧＬ［３］、配線ＧＬ［４］、配線ＧＬ［５］、配線ＧＬ［６］、配線ＧＬ［ｍ−１］、配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、配線ＧＬ＿ＯＵＴ、端子ＩＴ、端子ＯＴ、端子ＲＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔ、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４、初期化リセット信号ＩＮＩ＿ＲＥＳのみ記載しており、それ以外の回路、配線、符号については省略している。
次に、回路ＳＲ［１］乃至回路ＳＲ［ｍ］の回路構成について説明する。図４０は、図３９（Ｂ）の回路ＳＲの構成を示している。
回路ＳＲは、ｐチャネル型トランジスタを用いず、ｎチャネル型トランジスタを用いて構成されている。回路ＳＲは、トランジスタＴｒ１１乃至トランジスタＴｒ２３と、容量素子Ｃ１１と、を有している。なお、トランジスタＴｒ１１乃至トランジスタＴｒ２３は、バックゲートを有する構成となっている。
図４０の回路ＳＲに記載している配線ＶＤＤ２Ｌは、高レベル電位である電位ＶＤＤを与える配線である。また、図４０の回路ＳＲに記載している配線ＧＮＤＬは、ＧＮＤ電位を与える配線である。
トランジスタＴｒ１１の第１端子は、配線ＶＤＤ２Ｌと電気的に接続され、トランジスタＴｒ１１の第２端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１１のゲート及びバックゲートは、端子ＩＴと電気的に接続されている。トランジスタＴｒ１２の第１端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ１２のゲート及びバックゲートは、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続されている。なお、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１２の第１端子と、の接続部を、ノードＮ１１と記載する。
トランジスタＴｒ１３の第１端子は、配線ＶＤＤ２Ｌと電気的に接続され、トランジスタＴｒ１３の第２端子は、トランジスタＴｒ１４の第１端子と電気的に接続され、トランジスタＴｒ１３のゲート及びバックゲートは、端子Ｃ３Ｔと電気的に接続されている。トランジスタＴｒ１４の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１４のゲート及びバックゲートは、端子Ｃ２Ｔと電気的に接続されている。容量素子Ｃ１１の第１端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、容量素子Ｃ１１の第２端子は、配線ＧＮＤＬと電気的に接続されている。
トランジスタＴｒ１５の第１端子は、配線ＶＤＤ２Ｌと電気的に接続され、トランジスタＴｒ１５の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１５のゲート及びバックゲートは、端子ＲＴと電気的に接続されている。トランジスタＴｒ１６の第１端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１６の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ１６のゲート及びバックゲートは、端子ＩＴと電気的に接続されている。
トランジスタＴｒ１７の第１端子は、配線ＶＤＤ２Ｌと電気的に接続され、トランジスタＴｒ１７の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１７のゲート及びバックゲートは、端子ＩＲＴと電気的に接続されている。
トランジスタＴｒ１８の第１端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１８の第２端子は、トランジスタＴｒ１９のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１８のゲート及びバックゲートは、配線ＶＤＤ２Ｌと電気的に接続されている。トランジスタＴｒ１９の第１端子は、端子Ｃ１Ｔと電気的に接続され、トランジスタＴｒ１９の第２端子は、端子ＳＴと電気的に接続されている。トランジスタＴｒ２０の第１端子は、端子ＳＴと電気的に接続され、トランジスタＴｒ２０の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ２０のゲート及びバックゲートは、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続されている。
トランジスタＴｒ２１の第２端子は、トランジスタＴｒ２２のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ２１のゲート及びバックゲートは、配線ＶＤＤ２Ｌと電気的に接続されている。トランジスタＴｒ２２の第１端子は、端子ＰＴと電気的に接続され、トランジスタＴｒ２２の第２端子は、端子ＯＴと電気的に接続されている。トランジスタＴｒ２３の第１端子は、端子ＯＴと電気的に接続され、トランジスタＴｒ２３の第２端子は、端子ＯＴと電気的に接続されている。
次に、回路ＳＲ＿Ｄ［１］及び回路ＳＲ＿Ｄ［２］の回路構成について説明する。図４１は、図３９（Ｃ）の回路ＳＲ＿Ｄの構成を示している。
回路ＳＲ＿Ｄは、回路ＳＲから端子ＲＴを除いた構成になっている。そのため、回路ＳＲ＿Ｄは、回路ＳＲからトランジスタＴｒ１５を除いた構成になっている。
なお、図４０の回路ＳＲ、及び図４１の回路ＳＲ＿Ｄが有する全てのトランジスタは、バックゲートを備える構成となっており、ゲートとバックゲートとが電気的に接続されている構成となっている。この構成にすることにより、トランジスタに流れるオン電流を増加することができる。
なお、図４０の回路ＳＲ、及び図４１の回路ＳＲ＿Ｄが有する全てのトランジスタは、バックゲートを備える構成となっているが、バックゲートを備えないトランジスタで回路ＳＲ、及び回路ＳＲ＿Ｄを構成してもよい。この場合、回路ＳＲ、及び回路ＳＲ＿Ｄが有する全てのトランジスタは、ゲートとバックゲートとが電気的に接続されている構成になっているので、ゲートのみを所定の素子、又は配線に電気的に接続する構成とすればよい。
＜＜ゲートドライバの動作＞＞
次に、ゲートドライバ１０３の動作について説明する。図４２は、ゲートドライバ１０３の動作例を示すタイミングチャートであり、時刻Ｔ０から時刻Ｔ１０までにおける、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４の電位の変化を示している。また、ゲートドライバ１０３の出力配線となる、配線ＧＬ［１］、配線ＧＬ［２］、配線ＧＬ［３］、配線ＧＬ［４］、配線ＧＬ［ｍ−１］、配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、配線ＧＬ＿ＯＵＴの電位の変化も示している。
〔回路ＳＲ［１］〕
図３９より、回路ＳＲ［１］の端子Ｃ１Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［１］の端子Ｃ２Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［１］の端子Ｃ３Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［１］の端子ＰＴには、パルス幅制御信号ＰＷＣ１が入力される。
時刻Ｔ１において、ゲートドライバ１０３の回路ＳＲ［１］の端子ＩＴに、スタートパルス信号として、高レベル電位が入力される。これにより、トランジスタＴｒ１１と、トランジスタＴｒ１６と、が導通状態となる。
トランジスタＴｒ１１が導通状態になることにより、トランジスタＴｒ１２の第１端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、に電位ＶＤＤが印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、に電位ＶＤＤが印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が導通状態となる。
そのため、端子ＰＴと端子ＯＴとが電気的に導通し、かつ端子Ｃ１Ｔと端子ＳＴとが電気的に導通する。
トランジスタＴｒ１６が導通状態になることにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、にＧＮＤ電位が印加される。このため、トランジスタＴｒ１２と、トランジスタＴｒ２０と、トランジスタＴｒ２３と、は非導通状態となる。
時刻Ｔ２において、ゲートドライバ１０３に、クロック信号ＣＬＫ１として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ１Ｔから高レベル電位が入力され、トランジスタＴｒ１９を介して、端子ＳＴに高レベル電位が印加される。
時刻Ｔ３において、ゲートドライバ１０３に、パルス幅制御信号ＰＷＣ１として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子ＰＴから高レベル電位が入力され、トランジスタＴｒ２２を介して、端子ＯＴに高レベル電位が印加される。このため、回路ＳＲ［１］の端子ＯＴと電気的に接続されている配線ＧＬ［１］は、高レベル電位となる。
時刻Ｔ４において、ゲートドライバ１０３に、クロック信号ＣＬＫ２として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ２Ｔから高レベル電位が入力され、トランジスタＴｒ１４のゲート及びバックゲートに高レベル電位が印加される。このため、トランジスタＴｒ１４は、導通状態となる。
時刻Ｔ５において、ゲートドライバ１０３の回路ＳＲ［１］の端子ＩＴに、スタートパルス信号として、低レベル電位が入力される。これにより、トランジスタＴｒ１１と、トランジスタＴｒ１６と、が非導通状態となる。
トランジスタＴｒ１１が非導通状態になることにより、ノードＮ１１はフローティング状態となる。このため、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、の電位は、ＶＤＤを保持することになる。したがって、トランジスタＴｒ１９と、トランジスタＴｒ２２と、は、導通状態のままとなる。
時刻Ｔ６において、ゲートドライバ１０３に、パルス幅制御信号ＰＷＣ１として低レベル電位が入力される。これにより、回路ＳＲ［１］において、端子ＰＴから低レベル電位が入力され、トランジスタＴｒ２２を介して、端子ＯＴに低レベル電位が印加される。このため、回路ＳＲ［１］の端子ＯＴと電気的に接続されている配線ＧＬ［１］は、低レベル電位となる。
時刻Ｔ７において、ゲートドライバ１０３に、クロック信号ＣＬＫ１として低レベル電位が入力され、加えて、クロック信号ＣＬＫ３として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ１Ｔから低レベル電位が入力され、トランジスタＴｒ１９を介して、端子ＳＴに低レベル電位が印加される。また、回路ＳＲ［１］において、端子Ｃ３Ｔから高レベル電位が印加されるため、トランジスタＴｒ１３のゲート及びバックゲートに高レベル電位が印加される。このため、トランジスタＴｒ１３は、導通状態となる。
このとき、トランジスタＴｒ１４も導通状態であるため、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１と、に電位ＶＤＤが印加される。このため、トランジスタＴｒ１２と、トランジスタＴｒ２０と、トランジスタＴｒ２３と、は導通状態となる。
トランジスタＴｒ２０が導通状態となることにより、端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、端子ＯＴにＧＮＤ電位が印加されることになる。
トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。
容量素子Ｃ１１の第１端子には、電位ＶＤＤが印加される。トランジスタＴｒ１６は、非導通状態であるため、容量素子Ｃ１１には、電位ＶＤＤが保持される。ところで、トランジスタＴｒ１６は、端子ＩＴから高レベル電位が入力されないと、導通状態とならない。換言すれば、容量素子Ｃ１１は、端子ＩＴから高レベル電位が入力されるまで、電位ＶＤＤを保持することになる。
〔回路ＳＲ［２］以降〕
回路ＳＲ［２］の場合、図３９（Ａ）より、回路ＳＲ［２］の端子Ｃ１Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［２］の端子Ｃ２Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［２］の端子Ｃ３Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［２］の端子ＰＴには、パルス幅制御信号ＰＷＣ２が入力される。
また、回路ＳＲ［１］の動作では、時刻Ｔ２から時刻Ｔ７の間において、端子ＳＴが高レベル電位となる、と説明した。つまり、時刻Ｔ２から時刻Ｔ７の間で、回路ＳＲ［１］の端子ＳＴから出力された高レベル電位が、回路ＳＲ［２］の端子ＩＴに入力される。
回路ＳＲ［２］は、回路ＳＲ［１］と同様の回路構成となっているので、回路ＳＲ［２］は、回路ＳＲ［１］と同様に動作する。つまり、回路ＳＲ［２］の端子ＩＴには、時刻Ｔ２から時刻Ｔ７までの間に、高レベル電位が入力される。回路ＳＲ［２］の端子ＩＴが高レベル電位で、かつ回路ＳＲ［２］の端子ＰＴにパルス幅制御信号ＰＷＣ２として高レベル電位が入力されたとき、回路ＳＲ［２］の端子ＯＴから高レベル電位が出力される。また、クロック信号ＣＬＫ２が高レベル電位のときに（時刻Ｔ４から時刻Ｔ８までの間に）、回路ＳＲ［２］の端子ＳＴから高レベル電位が出力される。そして、時刻Ｔ８から時刻Ｔ９までの間において、回路ＳＲ［２］の端子ＳＴから、低レベル電位が出力され、回路ＳＲ［２］の容量素子Ｃ１１に、電位ＶＤＤが保持される。
回路ＳＲ［３］以降も、端子ＩＴに高レベル電位が入力され、かつ所定のタイミングで、端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔ、端子ＰＴに高レベル電位が入力されることによって、回路ＳＲ［１］及び回路ＳＲ［２］と同様の動作で、端子ＯＴ、及び端子ＳＴから高レベル電位を出力することができる。図４３に、ゲートドライバ１０３の、時刻Ｔ０から時刻Ｔ１０までを含め、時刻Ｔ１０以降のタイミングチャートを示す。配線ＧＬ［ｍ］から高レベル電位が出力されたあとは、帰線期間の途中で、回路ＳＲ［１］の端子ＩＴにスタートパルス信号として、高レベル電位が入力される。なお、帰線期間とは、配線ＧＬ［ｍ］の電位が高レベル電位から低レベル電位に下がってから、スタートパルス信号の電位が高レベル電位から低レベル電位に下がるまでの期間をいう。
〔回路ＳＲの端子ＲＴ〕
ところで、回路ＳＲ［ｐ］の端子ＲＴは、回路ＳＲ［ｐ＋２］の端子ＳＴと電気的に接続されている。つまり、回路ＳＲ［ｐ＋２］の端子ＳＴから高レベル電位が出力されたときに、回路ＳＲ［ｐ］の端子ＲＴに高レベル電位が入力されるため、回路ＳＲ［ｐ］のトランジスタＴｒ１５が導通状態となる。これにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１と、電位ＶＤＤに印加される。
トランジスタＴｒ２０が導通状態となることにより、端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、端子ＯＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。
つまり、回路ＳＲ［ｐ］の端子ＲＴに、回路ＳＲ［ｐ＋２］の端子ＳＴから高レベル電位が出力されたとき、回路ＳＲ［１］の、時刻Ｔ７から時刻Ｔ８までの動作と同様に、端子ＯＴ、及び端子ＳＴから、それぞれＧＮＤ電位が出力される。
〔回路ＳＲの端子ＩＲＴ〕
また、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれの端子ＩＲＴには、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。初期化リセット信号ＩＮＩ＿ＲＥＳが高レベル電位のとき、上述の各回路のそれぞれの端子ＩＲＴには、高レベル電位が入力される。このため、各回路のトランジスタＴｒ１７は導通状態となる。
これにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１と、電位ＶＤＤに印加される。
トランジスタＴｒ２０が導通状態となることにより、各回路の端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、各回路の端子ＯＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。
つまり、初期化リセット信号ＩＮＩ＿ＲＥＳとして、高レベル電位が入力されたとき、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれの端子ＯＴ、端子ＳＴは、ＧＮＤ電位を出力する。
＜レベルシフタ＞
次に、基材１０１上に形成できるレベルシフタ１０４について説明する。レベルシフタ１０４の一例として、図４４に構成例を示す。
図４４に示すレベルシフタ１０４は、ｐチャネル型トランジスタを用いず、ｎチャネル型トランジスタを用いて構成されている。レベルシフタ１０４は、トランジスタＴｒ３１乃至トランジスタＴｒ３６と、容量素子Ｃ３１と、容量素子Ｃ３２と、を有する。
トランジスタＴｒ３１の第１端子は、入力端子ＩＮ１と電気的に接続され、トランジスタＴｒ３１の第２端子は、トランジスタＴｒ３５のゲートと電気的に接続され、トランジスタＴｒ３１のゲートは、トランジスタＴｒ３１の第１端子と電気的に接続されている。つまり、トランジスタＴｒ３１はダイオード接続の構成となっている。トランジスタＴｒ３２の第１端子は、入力端子ＩＮ０と電気的に接続され、トランジスタＴｒ３２の第２端子は、トランジスタＴｒ３６のゲートと電気的に接続され、トランジスタＴｒ３２のゲートは、トランジスタＴｒ３２の第１端子と電気的に接続されている。トランジスタＴｒ３２はダイオード接続の構成となっている。トランジスタＴｒ３３の第１端子は、トランジスタＴｒ３５のゲートと電気的に接続され、トランジスタＴｒ３３の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ３３のゲートは、入力端子ＩＮ０と電気的に接続されている。トランジスタＴｒ３４の第１端子は、トランジスタＴｒ３６のゲートと電気的に接続され、トランジスタＴｒ３４の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ３４のゲートは、入力端子ＩＮ１と電気的に接続されている。トランジスタＴｒ３５の第１端子は、配線ＶＤＤ３Ｌと電気的に接続され、トランジスタＴｒ３５の第２端子は、出力端子ＯＵＴと電気的に接続されている。トランジスタＴｒ３６の第１端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ３６の第２端子は、出力端子ＯＵＴと電気的に接続されている。
容量素子Ｃ３１の第１端子は、トランジスタＴｒ３５のゲートと電気的に接続され、容量素子Ｃ３１の第２端子は、出力端子ＯＵＴと電気的に接続されている。容量素子Ｃ３２の第１端子は、トランジスタＴｒ３６のゲートと電気的に接続され、容量素子のＣ３２の第２端子は、配線ＧＮＤＬと電気的に接続されている。
なお、容量素子Ｃ３１の第１端子と、トランジスタＴｒ３５のゲートと、の接続部をノードＮ３１と呼称する。加えて、容量素子Ｃ３２の第１端子と、トランジスタＴｒ３６のゲートと、の接続部をノードＮ３２と呼称する。
配線ＶＤＤ３Ｌは、後述する高レベル電位よりも高い電位を供給する配線であり、配線ＧＮＤＬは、ＧＮＤ電位を供給する配線である。
図４５は、レベルシフタ１０４の動作例を示すタイミングチャートである。該タイミングチャートは、時刻Ｔ１乃至時刻Ｔ４における、入力端子ＩＮ１、入力端子ＩＮ０、出力端子ＯＵＴ、ノードＮ３１、及びノードＮ３２の電位の変化を示している。
入力端子ＩＮ１には、低レベル電位（図４５ではＬｏｗと表記している。）、又は、高レベル電位（図４５ではＨｉｇｈと表記している。）、のどちらかが印加され、入力端子ＩＮ０には、低レベル電位、又は、高レベル電位、のどちらかが印加される。
出力端子ＯＵＴには、高レベル電位よりも高い電位ＶＤＤ、またはＧＮＤ電位が出力される。
時刻Ｔ１において、入力端子ＩＮ１には、高レベル電位が入力され、入力端子ＩＮ０には、低レベル電位が入力される。トランジスタＴｒ３１は、ダイオード接続の構成となっているため、トランジスタＴｒ３１の第２端子と電気的に接続されているノードＮ３１の電位が高レベル電位まで上昇する（図４５では、Ｖ１まで上昇する旨を図示している。）。また、トランジスタＴｒ３４のゲートに高レベル電位が印加されるため、トランジスタＴｒ３４は、導通状態となり、トランジスタＴｒ３４の第１端子と電気的に接続されているノードＮ３２の電位はＧＮＤ電位まで下降する。トランジスタＴｒ３３のゲートには、低レベル電位が印加されるため、トランジスタＴｒ３３は、非導通状態となる。
ここで、ノードＮ３１と、トランジスタＴｒ３５と、に着目する。トランジスタＴｒ３５は導通状態であるため、出力端子ＯＵＴから出力される電位は、徐々に上昇する。加えて、トランジスタＴｒ３６は、非導通状態であるため、出力端子ＯＵＴから出力される電位の上昇に伴って、容量素子Ｃ３１の第２端子の電位も上昇する。このため、容量素子Ｃ３１のブースティング効果により、ノードＮ３１の電位も上昇する（図４５では、Ｖ２まで上昇する旨を図示している。）。つまり、トランジスタＴｒ３５のゲートの電位が高くなるため、トランジスタＴｒ３５に流れるオン電流が増加する。これにより、出力端子ＯＵＴから出力される電位は、ＶＤＤまで上昇することになる。
時刻Ｔ２において、入力端子ＩＮ１には、低レベル電位が入力される。また、入力端子ＩＮ０には、時刻Ｔ２以前から引き続き、低レベル電位が入力される。トランジスタＴｒ３１は、入力端子ＩＮ１から入力された低レベル電位により、非導通状態となり、トランジスタＴｒ３２は、入力端子ＩＮ０から入力された低レベル電位により、引き続き、非導通状態となる。加えて、トランジスタＴｒ３４のゲートには、低レベル電位が入力されるため、トランジスタＴｒ３４は、非導通状態となる。上述の動作によって、ノードＮ３１、及びノードＮ３２は、フローティング状態となり、ノードＮ３１、及びノードＮ３２のそれぞれの電位は保持される。このため出力端子ＯＵＴから出力される電位に変化は生じない。
時刻Ｔ３において、入力端子ＩＮ１には、時刻Ｔ３以前から引き続き、低レベル電位が入力される。また、入力端子ＩＮ０には、高レベル電位が入力される。トランジスタＴｒ３２は、ダイオード接続の構成となっているため、トランジスタＴｒ３２の第２端子と電気的に接続されているノードＮ３２の電位が上昇する。トランジスタＴｒ３３のゲートは、入力端子ＩＮ０からの高レベル電位が入力されるため、導通状態となり、トランジスタＴｒ３３の第１端子と電気的に接続されているノードＮ３１の電位はＧＮＤ電位まで下降する。
ここで、トランジスタＴｒ３６に着目する。トランジスタＴｒ３６は導通状態であるため、出力端子ＯＵＴから出力される電位は、徐々に下降し、最終的にＧＮＤ電位となる。
時刻Ｔ４において、入力端子ＩＮ１には、時刻Ｔ４以前から引き続き、低レベル電位が入力される。また、入力端子ＩＮ０には、低レベル電位が入力される。トランジスタＴｒ３１は、入力端子ＩＮ１から入力された低レベル電位により、引き続き、非導通状態となり、トランジスタＴｒ３２は、入力端子ＩＮ０から入力された低レベル電位により、非導通状態となる。加えて、トランジスタＴｒ３３のゲートには、低レベル電位が入力されるため、トランジスタＴｒ３３は、非導通状態となる。上述の動作によって、ノードＮ３１、及びノードＮ３２は、フローティング状態となり、ノードＮ３１、及びノードＮ３２のそれぞれの電位は保持される。このため出力端子ＯＵＴから出力される電位に変化は生じない。
このように、レベルシフタ１０４を図４４に示す構成にすることによって、入力電圧を高電位側にレベルシフトすることができる。
上述した、画素回路２１乃至画素回路２５、画素回路３１乃至画素回路３６が有するトランジスタＴｒ１乃至トランジスタＴｒ４、トランジスタＴｒ１１乃至トランジスタＴｒ２３、トランジスタＴｒ３１乃至トランジスタＴｒ３６は、ＯＳトランジスタを適用することができる。
特に、上述のゲートドライバ１０３をＯＳトランジスタのみで構成する場合、ＯＳトランジスタはＳｉトランジスタよりも電界効果移動度が低い場合があるため、ゲートドライバ１０３に入力するタイミング信号は、高電圧にするのが好ましい。その場合、ゲートドライバ１０３に入力するタイミング信号を、上述したレベルシフタ１０４によって昇圧するような構成にする必要がある。つまり、図２８に示したとおり、表示ユニット１００は、コントローラＩＣ１１２から、タイミング信号をレベルシフタ１０４に送信し、該タイミング信号をレベルシフタ１０４によってレベルシフトして、ゲートドライバ１０３に入力する構成にするのがよい。
このような構成とする場合、レベルシフタ１０４もＯＳトランジスタのみで構成するのがよい。このような構成にすることによって、消費電力の低減、信号遅延の低減、そして、動作特性の向上を実現することができる。また、基材１０１上にゲートドライバ１０３と同時に形成することができるため、表示ユニット１００の作製工程を短縮することができる。
なお、本実施の形態は、表示ユニット１００だけでなく、表示ユニット１００Ａ、及び表示ユニット１００Ｂに対しても有効である。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、先の実施の形態で説明した表示ユニット１００、又は表示ユニット１００Ａに実装できるソースドライバＩＣについて説明する。
＜ソースドライバＩＣ＞
図４６にソースドライバＩＣの一例をブロック図として示す。ソースドライバＩＣ１１１は、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）レシーバ１７１０と、シリアルパラレル変換回路１７２０と、シフトレジスタ回路１７３０と、ラッチ回路１７４０と、レベルシフタ１７５０と、パストランジスタ論理回路１７６０と、抵抗ストリング回路１７７０と、外部補正回路１７８０と、ＢＧＲ回路１７９０（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）と、バイアスジェネレータ１８００と、バッファアンプ１９００と、を有している。なお、図４６では、ソースドライバＩＣ１１１は、バイアスジェネレータ１８００を２つ有している。
ＬＶＤＳレシーバ１７１０は、外部のホストプロセッサと電気的に接続されている。ＬＶＤＳレシーバ１７１０は、該ホストプロセッサからのビデオ信号を受信する機能を有し、ＬＶＤＳレシーバ１７１０は、差動信号をシングルエンドの信号に変換して、シリアルパラレル変換回路１７２０に該信号を送信する。図４６では、ビデオ信号として、アナログ電圧信号ＤＡ，ＤＢ０、アナログ電圧信号ＤＡ，ＤＢ１、アナログ電圧信号ＤＡ，ＤＢ２、アナログ電圧信号ＤＡ，ＤＢ３、アナログ電圧信号ＤＡ，ＤＢ４、アナログ電圧信号ＤＡ，ＤＢ５、アナログ電圧信号ＤＡ，ＤＢ６、及びアナログ電圧信号ＤＡ，ＤＢ７がＬＶＤＳレシーバに入力されている。なお、ＬＶＤＳレシーバ１７１０は、クロック信号ＣＬＯＣＫ及びクロック信号ＣＬＯＣＫＢの入力により、逐次動作が行われ、また、ＬＶＤＳレシーバ１７１０は、スタンバイ信号ＳＴＢＹにより、スタンバイ状態にする（一時停止する）ことができる。なお、クロック信号ＣＬＯＣＫＢは、クロック信号ＣＬＯＣＫの反転信号である。
シリアルパラレル変換回路１７２０は、ＬＶＤＳレシーバ１７１０と電気的に接続されている。シリアルパラレル変換回路１７２０は、ＬＶＤＳレシーバ１７１０からのシングルエンドの信号を受信する機能を有し、シリアルパラレル変換回路１７２０は、シングルエンドの信号をパラレル変換して、ＢＵＳ［１２７：０］の信号として内部バスに送信する。
シフトレジスタ回路１７３０は、シリアルパラレル変換回路１７２０と電気的に接続され、ラッチ回路１７４０はシフトレジスタ回路１７３０と電気的に接続されている。シフトレジスタ回路１７３０は、シリアルパラレル変換回路１７２０と同期して、内部バス上のデータを各ラインのラッチ回路１７４０に格納するタイミングを指定する機能を有する。
レベルシフタ１７５０は、ラッチ回路１７４０と電気的に接続されている。レベルシフタ１７５０は、ラッチ回路１７４０に全てのラインのデータが格納されたときに、それぞれのデータをレベルシフトする機能を有する。
パストランジスタ論理回路１７６０は、レベルシフタ１７５０と、抵抗ストリング回路１７７０と電気的に接続されている。なお、パストランジスタ論理回路１７６０と抵抗ストリング回路１７７０によってＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）が構成される。抵抗ストリング回路１７７０には、８ビットの信号（図４６ではＶＲ０−ＶＲ２５５と記載）が入力され、該信号に応じた電位をパストランジスタ論理回路１７６０に出力する。パストランジスタ論理回路１７６０は、該電位の供給によって、レベルシフトされた各データをデジタルアナログ変換する機能を有する。
バッファアンプ１９００は、パストランジスタ論理回路１７６０と電気的に接続されている。バッファアンプ１９００は、デジタルアナログ変換されたデータを増幅して、データ信号として増幅されたデータ（図４６ではＳ［２１５９：０］と記載）を画素アレイに送信する機能を有する。
ＢＧＲ回路１７９０は、ソースドライバＩＣ１１１を駆動するための基準となる電圧を生成する機能を有する。ＢＧＲ回路１７９０は、バイアスジェネレータの一方及び他方のそれぞれと電気的に接続されている。
バイアスジェネレータ１８００の一方は、ＢＧＲ回路１７９０と、バッファアンプ１９００と、に電気的に接続されている。バイアスジェネレータ１８００の一方は、ＢＧＲ回路１７９０で生成した基準となる電圧から、バッファアンプ１９００を動作させるためのバイアス電圧を生成する機能を有する。なお、バイアスジェネレータ１８００の一方には、ＬＶＤＳレシーバ１７１０と同じタイミングでスタンバイ信号ＳＴＢＹが入力され、この信号によって、バイアスジェネレータ１８００の一方をスタンバイ状態にする（一時停止する、又はアイドリングストップの状態にする）ことができる。
バイアスジェネレータ１８００の他方は、外部補正回路１７８０に電気的に接続されている。バイアスジェネレータ１８００の他方は、ＢＧＲ回路１７９０で生成した基準となる電圧から、外部補正回路１７８０を動作させるためのバイアス電圧を生成する機能を有する。なお、外部補正回路１７８０を動作させる必要が無いとき、バイアスジェネレータ１８００の他方には、スタンバイ信号ＣＭＳＴＢＹが送信され、この信号によって、バイアスジェネレータ１８００の他方をスタンバイ状態にする（一時停止する、又はアイドリングストップの状態にする）ことができる。
外部補正回路１７８０は、画素が有するトランジスタと電気的に接続されている。画素アレイにおいて、それぞれの画素トランジスタに電圧電流特性のバラツキが存在する場合、その表示装置に映す画像に対して影響を与えるため、表示装置の表示品位の低下を引き起こす要因となる。外部補正回路１７８０は、該画素トランジスタに流れる電流量を計測して、該電流量に応じて該画素トランジスタに流れる電流量を適切にする機能を有する。なお、外部補正回路１７８０には、セット信号ＣＭＳＥＴが入力され、この信号によって、外部補正回路１７８０の初期化が行われる。また、外部補正回路１７８０には、クロック信号ＣＭＣＬＫが入力され、この信号によって外部補正回路１７８０が動作する。また、外部補正回路１７８０には、画素回路が有するトランジスタからの信号（図４６ではＳ［７１９：０］と記載）が入力され、外部補正回路１７８０に別に印加されている参照電位ＶＲＥＦ１、及び参照電位ＶＲＥＦ２を基準として、画像補正に関する判定が行われる。その補正に関する判定結果を、出力信号としてＣＭＯＵＴ［１１：０］がソースドライバＩＣ１１１の外部にあるイメージプロセッサに送信される。該イメージプロセッサはＣＭＯＵＴ［１１：０］の内容に基づいて、映像データの補正を行う。
なお、ソースドライバＩＣ１１１は、外部補正回路１７８０を有する構成でなくてもよい。例えば、外部補正回路１７８０は、ソースドライバＩＣ１１１に設けず、画素アレイが有するそれぞれの画素に補正回路を設ける構成であってもよい。また、例えば、外部補正回路１７８０は、ソースドライバＩＣ１１１設けず、後述するコントローラＩＣに設ける構成としてもよい。
ソースドライバＩＣ１１１の各回路を実現するには、高耐圧Ｓｉトランジスタを用いるのが好適である。また、高耐圧Ｓｉトランジスタを用いることで、ソースドライバＩＣ１１１が有する回路の微細化が可能となる場合があるため、これによって、高精細な表示装置を実現することができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、ハイブリッド表示装置が有する表示ユニット１００Ａの具体的な構成例について、説明する。
＜断面図＞
図４７は、表示ユニット１００Ａの断面図を示している。なお、図４７の表示ユニット１００Ａは、実施の形態５で説明した画素回路３５、又は画素回路３６を有する構成とする。
図４７の表示ユニット１００Ａは、基板３００と基板３０１の間に、表示部３０６Ｅと、表示部３０６Ｌとが積層された構成となっている。具体的に、図４７では、表示部３０６Ｅと表示部３０６Ｌとが接着層３０４により接着されている。
そして、図４７では、表示部３０６Ｅの画素が有する発光素子３０２、トランジスタＴｒ３、及び容量素子Ｃ２と、表示部３０６Ｅの駆動回路が有するトランジスタＴｒＥＤとを図示している。なお、発光素子３０２は、他の実施の形態で示した発光素子１０ｂに相当する。また、トランジスタＴｒ３、及び容量素子Ｃ２は、それぞれ実施の形態５で説明している。
また、図４７では、表示部３０６Ｌの画素が有する液晶素子３０３と、トランジスタＴｒ１と、容量素子Ｃ１と、表示部３０６Ｌの駆動回路が有するトランジスタＴｒＬＤとを図示している。なお、液晶素子３０３は、他の実施の形態で示した反射素子１０ａに相当する。トランジスタＴｒ１、及び容量素子Ｃ１は、実施の形態５で説明している。
トランジスタＴｒ３は、バックゲートとしての機能を有する導電層３１１と、導電層３１１上の絶縁層３１２と、絶縁層３１２上において導電層３１１と重なる半導体層３１３と、半導体層３１３上の絶縁層３１６と、絶縁層３１６上に位置し、ゲートとしての機能を有する導電層３１７と、導電層３１７上に位置する絶縁層３１８のさらに上に位置し、半導体層３１３と電気的に接続されている導電層３１４及び導電層３１５と、を有する。
また、導電層３１５は、導電層３１９と電気的に接続され、導電層３１９は導電層３２０に電気的に接続されている。導電層３１９は導電層３１７と同一の層に形成されており、導電層３２０は導電層３１１と同一の層に形成されている。
また、導電層３１１及び導電層３２０と同一の層に、トランジスタＴｒ２（図示しない。）のバックゲートとしての機能を有する導電層３２１が位置している。導電層３２１上には絶縁層３１２が位置し、絶縁層３１２上には導電層３２１と重なる領域を有する半導体層３２２が位置する。半導体層３２２にはトランジスタＴｒ２（図示しない。）のチャネル形成領域が含まれる。半導体層３２２上には絶縁層３１８が位置し、絶縁層３１８上には導電層３２３が位置する。導電層３２３は半導体層３２２に電気的に接続されており、導電層３２３はトランジスタＴｒ２（図示しない。）のソース電極またはドレインとしての機能を有する。
トランジスタＴｒＥＤは、トランジスタＴｒ３と同様の構成を有するので、詳細な説明は省略する。
トランジスタＴｒ３、導電層３２３、トランジスタＴｒＥＤ上には、絶縁層３２４が位置し、絶縁層３２４上には絶縁層３２５が位置する。絶縁層３２５上には導電層３２６及び導電層３２７が位置する。導電層３２６は導電層３１４と電気的に接続されており、導電層３２７は導電層３２３と電気的に接続されている。導電層３２６及び導電層３２７上には絶縁層３２８が位置し、絶縁層３２８上には導電層３２９が位置する。導電層３２９は導電層３２６に電気的に接続されており、発光素子３０２の画素電極としての機能を有する。
導電層３２７と絶縁層３２８と導電層３２９とが重なる領域が、容量素子Ｃ２として機能する。
導電層３２９上には絶縁層３３０が位置し、絶縁層３３０上にはＥＬ層３３１が位置し、ＥＬ層３３１上には対向電極としての機能を有する導電層３３２が位置する。導電層３２９とＥＬ層３３１と導電層３３２とは、絶縁層３３０の開口部において電気的に接続されており、導電層３２９とＥＬ層３３１と導電層３３２とが電気的に接続された領域が発光素子３０２として機能する。発光素子３０２は、導電層３３２側から破線の矢印で示す方向に光を放射する、トップエミッション構造を有する。
導電層３２９と導電層３３２とは、一方が陽極として機能し、他方が陰極として機能する。導電層３２９と導電層３３２の間に、発光素子３０２の閾値電圧より高い電圧を印加すると、ＥＬ層３３１に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層３３１において再結合し、ＥＬ層３３１に含まれる発光物質が発光する。
なお、半導体層３１３、３２２に金属酸化物（酸化物半導体）を用いる場合、表示ユニット１００Ａの信頼性を高めるには、絶縁層３１８は酸素を含む絶縁材料を用いることが望ましく、絶縁層３２４には水又は水素などの不純物が拡散しにくい材料を用いることが望ましい。
絶縁層３２５または絶縁層３３０として有機材料を用いる場合、絶縁層３２５または絶縁層３３０が表示ユニット１００Ａの端部に露出していると、絶縁層３２５または絶縁層３３０を介して発光素子３０２等に表示ユニット１００Ａの外部から水分等の不純物が侵入する恐れがある。不純物の侵入により、発光素子３０２が劣化すると、表示装置の劣化につながる。そのため、図４７に示すように、絶縁層３２５及び絶縁層３３０が、表示ユニット１００Ａの端部に位置しないことが好ましい。
発光素子３０２は、接着層３３３を介して着色層３３４と重なる。スペーサ３３５は、接着層３３３を介して遮光層３３６と重なる。図４７では、導電層３３２と遮光層３３６との間に隙間がある場合を示しているが、これらが接していてもよい。
着色層３３４は特定の波長帯域の光を透過する有色層である。例えば、赤色、緑色、青色、又は黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。
なお、本発明の一態様は、カラーフィルタ方式に限られず、塗り分け方式、色変換方式、又は量子ドット方式等を適用してもよい。
表示部３０６Ｌにおいて、トランジスタＴｒ１は、バックゲートとしての機能を有する導電層３４０と、導電層３４０上の絶縁層３４１と、絶縁層３４１上において導電層３４０と重なる半導体層３４２と、半導体層３４２上の絶縁層３４３と、絶縁層３４３上に位置し、ゲートとしての機能を有する導電層３４４と、導電層３４４上に位置する絶縁層３４５のさらに上に位置し、半導体層３４２と電気的に接続されている導電層３４６及び導電層３４７と、を有する。
また、導電層３４０と同一の層に導電層３４８が位置する。導電層３４８上には絶縁層３４１が位置し、絶縁層３４１上には導電層３４８と重なる領域に導電層３４７が位置する。導電層３４７と絶縁層３４１と導電層３４８とが重なる領域が、容量素子Ｃ１として機能する。
トランジスタＴｒＬＤは、トランジスタＴｒ１と同様の構成を有するので、詳細な説明は割愛する。
トランジスタＴｒ１、容量素子Ｃ１、トランジスタＴｒＬＤ上には、絶縁層３６０が位置し、絶縁層３６０上には導電層３４９が位置する。導電層３４９は導電層３４７と電気的に接続されており、液晶素子３０３の画素電極としての機能を有する。導電層３４９上には配向膜３６４が位置する。
基板３０１には、共通電極としての機能を有する導電層３６１が位置する。具体的に、図４７では、基板３０１上に接着層３６２を介して絶縁層３６３が接着されており、絶縁層３６３上に導電層３６１が位置する。そして、導電層３６１上には配向膜３６５が位置し、配向膜３６４と配向膜３６５の間には液晶層３６６が位置する。
図４７では、導電層３４９が可視光を反射する機能を有し、導電層３６１が可視光を透過する機能を有することで、破線の矢印で示すように基板３０１側から入射した光を、導電層３４９において反射させ、再度基板３０１側から放射させることができる。
可視光を透過する導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。具体的には、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、ガリウムを含む酸化亜鉛などが挙げられる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。
可視光を反射する導電性材料としては、例えば、アルミニウム、銀、またはこれらの金属材料を含む合金等が挙げられる。そのほか、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、またはこれら金属材料を含む合金を用いることができる。また、上記金属材料または合金に、ランタン、ネオジム、またはゲルマニウム等が添加されていてもよい。アルミニウムとチタンの合金、アルミニウムとニッケルの合金、アルミニウムとネオジムの合金、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、銀と銅の合金、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）、銀とマグネシウムの合金等の銀を含む合金を用いてもよい。
なお、図４７では、バックゲートを有するトップゲート型のトランジスタを用いた表示ユニットの構成について説明したが、本実施の形態で説明する表示ユニットはバックゲートを有さないトランジスタを用いていても良いし、バックゲート型のトランジスタを用いていても良い。
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
また、トランジスタに用いる半導体材料としては、金属酸化物（酸化物半導体）を用いることができる。代表的には、インジウムを含む金属酸化物などを適用できる。特に、トランジスタに用いる金属酸化物は、実施の形態９で説明するＣＡＣ−ＯＳを用いるのが好ましい。
特にシリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
半導体層は、例えば少なくともインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜を含むことが好ましい。また、該金属酸化物を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。
半導体層を構成する金属酸化物として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
なお、本実施の形態では、反射型表示素子として液晶素子を用いた表示ユニットの構成を例示したが、反射型表示素子として、液晶素子のほかに、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を適用した表示素子などを用いることができる。
また、発光型表示素子として、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの自発光性の発光素子を用いることができる。
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。
また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。
なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示ユニットの不良や破損を軽減することができる。
＜画素部＞
図４８は、表示ユニット１００Ａの表示部１０６が有する１つの画素の上面図の一例を示している。具体的には、図４８は、表示部１０６が有する画素５１３における、液晶素子の表示領域のレイアウトと、発光素子の表示領域のレイアウトとを示している。
図４８では、画素５１３が、液晶素子の表示領域５１４と、黄色に対応する発光素子の表示領域５１５と、緑色に対応する発光素子の表示領域５１６と、赤色に対応する発光素子の表示領域５１７と、青色に対応する発光素子の表示領域５１８とを有する。
なお、緑色、青色、赤色、黄色にそれぞれ対応する発光素子を用いて色再現性の良い黒を表示する際、発光素子の面積あたりに流れる電流量は、黄色に対応する発光素子が最も小さいことが求められる。図４８では、緑色に対応する発光素子の表示領域５１６と、赤色に対応する発光素子の表示領域５１７と、青色に対応する発光素子の表示領域５１８とが、ほぼ同等の面積を有し、それらに対して黄色に対応する発光素子の表示領域５１５の面積はやや小さいため、色再現性の良い黒を表示することが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、タッチセンサユニット２００について、説明する。
図４９に、タッチセンサユニット２００の回路の構成例を示す。タッチセンサユニット２００は、センサアレイ２０２、ＴＳドライバＩＣ２１１、センス回路２１２を有する。また、図４９では、ＴＳドライバＩＣ２１１と、センス回路２１２と、をまとめて周辺回路２１５と図示している。
ここでは、タッチセンサユニット２００が相互容量タッチセンサユニットである例を示す。センサアレイ２０２は、ｍ本（ｍは１以上の整数）の配線ＤＲＬ、ｎ本（ｎは１以上の整数）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。ここでは、第α番目の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、第β番目の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量素子ＣＴαβは、配線ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量素子である。
ｍ本の配線ＤＲＬはＴＳドライバＩＣ２１１に電気的に接続されている。ＴＳドライバＩＣ２１１は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路２１２に電気的に接続されている。センス回路２１２は、配線ＳＮＬの信号を検出する機能を有する。ＴＳドライバＩＣ２１１によって配線ＤＲＬ＜α＞が駆動されているときの配線ＳＮＬ＜β＞の信号は、容量素子ＣＴαβの容量値の変化量の情報をもつ。ｎ本の配線ＳＮＬの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様に係るトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１０）
本実施の形態では、先の実施の形態で説明した表示ユニット１００、表示ユニット１００Ａ、又は表示ユニット１００Ｂを有する電子機器の一例について、説明する。下記の一例に示す電子機器は、先の実施の形態で説明した表示ユニット１００、表示ユニット１００Ａ、又は表示ユニット１００Ｂを有することができる。又は、下記の一例に示す電子機器は、表示ユニット１００、表示ユニット１００Ａ、又は表示ユニット１００Ｂに加えて、先の実施の形態で説明したタッチセンサユニット２００を有することができる。更に、先の実施の形態で説明したコントローラＩＣを下記に例示する電子機器に備えることによって、該電子機器の消費電力を低減することができる。
特に、表示装置、またハイブリッド表示装置に実装する、ソースドライバなどのＩＣチップは、微細化が容易であるため、高解像度の表示装置を実現することができる。
＜タブレット型情報端末＞
図５０（Ａ）は、タブレット型の情報端末５２００であり、筐体５２２１、表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３に情報端末５２００を起動する電源スイッチ、情報端末５２００のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５２２２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図５０（Ａ）に示した情報端末５２００では、操作ボタン５２２３の数を４個示しているが、情報端末５２００の有する操作ボタンの数及び配置は、これに限定されない。
また、図示していないが、図５０（Ａ）に示した情報端末５２００は、マイクを有する構成であってもよい。この構成により、例えば、情報端末５２００に携帯電話のような通話機能を付することができる。
また、図示していないが、図５０（Ａ）に示した情報端末５２００は、カメラを有する構成であってもよい。また、図示していないが、図５０（Ａ）に示した情報端末５２００は、フラッシュライト、又は照明の用途とする発光装置を有する構成であってもよい。
また、図示していないが、図５０（Ａ）に示した情報端末５２００は、筐体５２２１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図５０（Ａ）に示す情報端末５２００の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部５２２２の画面表示を、情報端末５２００の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図５０（Ａ）に示した情報端末５２００は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する情報端末５２００を実現することができる。
また、情報端末がマイクを有することによって、情報端末５２００に音声解読機能を付することができる場合がある。情報端末５２００に音声解読機能を設けることで、音声認識によって情報端末５２００を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などを情報端末５２００に有することができる。これにより、例えば、会議などの議事録作成として活用することができる。
また、表示部５２２２として、可撓性を有する基材を用いてもよい。具体的には、表示部５２２２は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図５０（Ａ）に示した情報端末５２００のように平らな面を有する筐体５２２１だけでなく、曲面を有するような筐体の電子機器を実現することができる。
また、情報端末５２００は、表示部５２２２として可撓性を有する基材を用いて、表示部５２２２を自由に折りたたむことができる構造を有してもよい。このような構成を図５０（Ｂ）に示す。情報端末５３００は、情報端末５２００と同様のタブレット型の情報端末であり、筐体５３２１ａ、筐体５３２１ｂ、表示部５３２２、操作ボタン５３２３、スピーカ５３２４を有している。
筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。
表示部５２２２に適用できる可撓性を有する基材としては、可視光に対する透光性を有する材料として、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。
なお、図５０（Ｂ）に示す情報端末５３００において、表示部５２２２にコントローラＩＣやドライバＩＣなどを実装する場合、表示部５２２２の２つ折りの部分には、コントローラＩＣやドライバＩＣなどを実装しないように作製するのが好ましい。このように実装することで、２つ折りした際にできる湾曲部とコントローラＩＣやドライバＩＣなどと、の干渉が起こらなくなる。
情報端末５２００、又は情報端末５３００に本明細書に開示する表示装置１０００、表示装置１０００Ａ、又は表示装置１０００Ｂを適用することにより、ＩＤＳ駆動時において、情報端末５２００、又は情報端末５３００の消費電力を低減することができ、また、情報端末５２００、又は情報端末５３００に高精細な画像を表示することができる。
＜携帯型ゲーム機＞
図５１（Ａ）は携帯型ゲーム機であり、筐体５１０１、筐体５１０２、表示部５１０３、表示部５１０４、マイクロフォン５１０５、スピーカ５１０６、操作キー５１０７、スタイラス５１０８等を有する。本発明の一態様の表示装置は、携帯型ゲーム機に適用することができる。なお、図５１（Ａ）に示した携帯型ゲーム機は、２つの表示部５１０３と表示部５１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
＜携帯情報端末＞
図５１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様の表示装置は、携帯情報端末に適用することができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
＜ノート型パーソナルコンピュータ＞
図５１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様の表示装置は、表示部５４０２に用いることができる。
＜スマートウォッチ＞
図５１（Ｄ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様の表示装置は、スマートウォッチに適用することができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図５１（Ｄ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図５１（Ｄ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
＜ビデオカメラ＞
図５１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様の表示装置は、ビデオカメラに適用することができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
＜携帯電話＞
図５１（Ｆ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。本発明の一態様の表示装置は、携帯電話に適用することができる。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図５１（Ｆ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図５１（Ｆ）に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図５１（Ｆ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
＜移動体＞
上述した表示装置は、移動体である自動車の運転席周辺に適用することもできる。
例えば図５２は、自動車の室内におけるフロントガラス周辺を表す図である。図５２では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることも可能である。
また、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子または発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ゲート−ソース間に電圧を与えることでチャネル形成領域にチャネルを形成することができ、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ１１ トランジスタ
Ｔｒ１２ トランジスタ
Ｔｒ１３ トランジスタ
Ｔｒ１４ トランジスタ
Ｔｒ１５ トランジスタ
Ｔｒ１６ トランジスタ
Ｔｒ１７ トランジスタ
Ｔｒ１８ トランジスタ
Ｔｒ１９ トランジスタ
Ｔｒ２０ トランジスタ
Ｔｒ２１ トランジスタ
Ｔｒ２２ トランジスタ
Ｔｒ２３ トランジスタ
Ｔｒ３１ トランジスタ
Ｔｒ３２ トランジスタ
Ｔｒ３３ トランジスタ
Ｔｒ３４ トランジスタ
Ｔｒ３５ トランジスタ
Ｔｒ３６ トランジスタ
Ｔｒ４１ トランジスタ
Ｔｒ４２ トランジスタ
Ｔｒ４３ トランジスタ
Ｔｒ４４ トランジスタ
Ｔｒ４５ トランジスタ
Ｔｒ４６ トランジスタ
Ｔｒ５１ トランジスタ
Ｔｒ５２ トランジスタ
Ｔｒ５３ トランジスタ
Ｔｒ５４ トランジスタ
Ｔｒ５５ トランジスタ
Ｔｒ５６ トランジスタ
Ｔｒ５７ トランジスタ
Ｔｒ６１ トランジスタ
Ｔｒ６２ トランジスタ
Ｔｒ７１ トランジスタ
Ｔｒ７２ トランジスタ
Ｔｒ７３ トランジスタ
Ｔｒ７４ トランジスタ
Ｔｒ７５ トランジスタ
Ｔｒ７６ トランジスタ
Ｔｒ７７［１］ トランジスタ
Ｔｒ７７［ｊ］ トランジスタ
Ｔｒ７７［ｎ］ トランジスタ
Ｔｒ７７［ｊ＋１］ トランジスタ
Ｔｒ７８ トランジスタ
ＴｒＥＤ トランジスタ
ＴｒＬＤ トランジスタ
ＭＷ１ トランジスタ
Ｃ１ 容量素子
Ｃ２ 容量素子
Ｃ３ 容量素子
Ｃ１１ 容量素子
Ｃ３１ 容量素子
Ｃ３２ 容量素子
Ｃ４１ 容量素子
Ｃ４２ 容量素子
Ｃ５１ 容量素子
Ｃ５２ 容量素子
Ｃ７１ 容量素子
Ｃ７２ 容量素子
ＣＳ１ 容量素子
ＣＴαβ 容量素子
Ｎ１１ ノード
Ｎ３１ ノード
Ｎ３２ ノード
ＬＤ 液晶素子
ＥＤ 発光素子
ＳＬ 配線
ＤＬ 配線
ＤＬａ 配線
ＤＬｂ 配線
ＧＬ１ 配線
ＧＬ２ 配線
ＧＬ２ａ 配線
ＧＬ２ｂ 配線
ＧＬ３ 配線
ＧＬ３ａ 配線
ＧＬ３ｂ 配線
ＣＳＬ 配線
ＡＬ 配線
ＭＬ 配線
ＭＬａ 配線
ＭＬｂ 配線
ＶＣＯＭ１ 配線
ＶＣＯＭ２ 配線
ＷＬ 配線
ＬＢＬ 配線
ＬＢＬＢ 配線
ＢＧＬ 配線
ＣＳＥＬ 配線
ＧＢＬ 配線
ＧＢＬＢ 配線
ＳＲ 回路
ＳＲ［１］ 回路
ＳＲ［２］ 回路
ＳＲ［３］ 回路
ＳＲ［４］ 回路
ＳＲ［５］ 回路
ＳＲ［６］ 回路
ＳＲ［ｍ−１］ 回路
ＳＲ［ｍ］ 回路
ＳＲ＿Ｄ 回路
ＳＲ＿Ｄ［１］ 回路
ＳＲ＿Ｄ［２］ 回路
ＩＴ 端子
ＯＴ 端子
ＲＴ 端子
ＳＴ 端子
ＰＴ 端子
ＩＲＴ 端子
Ｃ１Ｔ 端子
Ｃ２Ｔ 端子
Ｃ３Ｔ 端子
ＧＬ［１］ 配線
ＧＬ［２］ 配線
ＧＬ［３］ 配線
ＧＬ［４］ 配線
ＧＬ［５］ 配線
ＧＬ［６］ 配線
ＧＬ［ｍ−１］ 配線
ＧＬ［ｍ］ 配線
ＧＬ＿ＤＵＭ 配線
ＧＬ＿ＯＵＴ 配線
ＳＰ スタートパルス信号
ＣＬＫ１ クロック信号
ＣＬＫ２ クロック信号
ＣＬＫ３ クロック信号
ＣＬＫ４ クロック信号
ＰＷＣ１ パルス幅制御信号
ＰＷＣ２ パルス幅制御信号
ＰＷＣ３ パルス幅制御信号
ＰＷＣ４ パルス幅制御信号
ＩＮＩ＿ＲＥＳ 初期化リセット信号
ＳＡＶＥ１ 信号
ＳＡＶＥ２ 信号
ＬＯＡＤ１ 信号
ＬＯＡＤ２ 信号
ＶＤＤ２Ｌ 配線
ＶＤＤ３Ｌ 配線
ＧＮＤＬ 配線
ＩＮ０ 入力端子
ＩＮ１ 入力端子
ＯＵＴ 出力端子
Ｑ１ 端子
Ｑ２ 端子
ＳＮＬ 配線
ＤＲＬ 配線
ＯＵＴ［１］ 列出力回路
ＯＵＴ［ｊ］ 列出力回路
ＯＵＴ［ｎ］ 列出力回路
Ｃｒｅｆ 参照列出力回路
ＣＩ 定電流回路
ＣＩｒｅｆ 定電流回路
ＣＭ カレントミラー回路
ＣＯＴ［１］ 列出力回路
ＣＯＴ［ｊ］ 列出力回路
ＣＯＴ［ｎ］ 列出力回路
ＣＯＴ［ｊ＋１］ 列出力回路
ＣＵＲＥＦ 電流源回路
ＳＩ［１］ 回路
ＳＩ［ｊ］ 回路
ＳＩ［ｎ］ 回路
ＳＩ［ｊ＋１］ 回路
ＳＯ［１］ 回路
ＳＯ［ｊ］ 回路
ＳＯ［ｎ］ 回路
ＳＯ［ｊ＋１］ 回路
ＡＭ［１，１］ メモリセル
ＡＭ［ｉ，１］ メモリセル
ＡＭ［ｍ，１］ メモリセル
ＡＭ［１，ｊ］ メモリセル
ＡＭ［ｉ，ｊ］ メモリセル
ＡＭ［ｍ，ｊ］ メモリセル
ＡＭ［１，ｎ］ メモリセル
ＡＭ［ｉ，ｎ］ メモリセル
ＡＭ［ｍ，ｎ］ メモリセル
ＡＭ［ｉ＋１，ｊ］ メモリセル
ＡＭ［ｉ，ｊ＋１］ メモリセル
ＡＭ［ｉ＋１，ｊ＋１］ メモリセル
ＡＭｒｅｆ［１］ メモリセル
ＡＭｒｅｆ［ｉ］ メモリセル
ＡＭｒｅｆ［ｍ］ メモリセル
ＡＭｒｅｆ［ｉ＋１］ メモリセル
Ｎ［１，１］ ノード
Ｎ［ｉ，１］ ノード
Ｎ［ｍ，１］ ノード
Ｎ［１，ｊ］ ノード
Ｎ［ｉ，ｊ］ ノード
Ｎ［ｍ，ｊ］ ノード
Ｎ［１，ｎ］ ノード
Ｎ［ｉ，ｎ］ ノード
Ｎ［ｍ，ｎ］ ノード
Ｎ［ｉ，ｊ＋１］ ノード
Ｎ［ｉ＋１，ｊ］ ノード
Ｎ［ｉ＋１，ｊ＋１］ ノード
Ｎｒｅｆ［１］ ノード
Ｎｒｅｆ［ｉ］ ノード
Ｎｒｅｆ［ｍ］ ノード
Ｎｒｅｆ［ｉ＋１］ ノード
ＮＣＭｒｅｆ ノード
ＯＴ［１］ 出力端子
ＯＴ［ｊ］ 出力端子
ＯＴ［ｎ］ 出力端子
ＯＴｒｅｆ 出力端子
ＣＴ１ 端子
ＣＴ２ 端子
ＣＴ３ 端子
ＣＴ４ 端子
ＣＴ５［１］ 端子
ＣＴ５［ｊ］ 端子
ＣＴ５［ｎ］ 端子
ＣＴ６［１］ 端子
ＣＴ６［ｊ］ 端子
ＣＴ６［ｎ］ 端子
ＣＴ７ 端子
ＣＴ８ 端子
ＣＴ１１［１］ 端子
ＣＴ１１［ｊ］ 端子
ＣＴ１１［ｎ］ 端子
ＣＴ１２［１］ 端子
ＣＴ１２［ｊ］ 端子
ＣＴ１２［ｎ］ 端子
ＣＴ１３［１］ 端子
ＣＴ１３［ｊ］ 端子
ＣＴ１３［ｎ］ 端子
ＣＴｒｅｆ 端子
ＢＧ 配線
ＢＧｒｅｆ 配線
ＯＳＰ 配線
ＯＲＰ 配線
ＯＳＭ 配線
ＯＲＭ 配線
ＲＷ［１］ 配線
ＲＷ［ｉ］ 配線
ＲＷ［ｍ］ 配線
ＲＷ［ｉ＋１］ 配線
ＷＷ［１］ 配線
ＷＷ［ｉ］ 配線
ＷＷ［ｍ］ 配線
ＷＷ［ｉ＋１］ 配線
ＷＤ［１］ 配線
ＷＤ［ｊ］ 配線
ＷＤ［ｎ］ 配線
ＷＤ［ｊ＋１］ 配線
ＷＤｒｅｆ 配線
Ｂ［１］ 配線
Ｂ［ｊ］ 配線
Ｂ［ｎ］ 配線
Ｂｒｅｆ 配線
ＩＬ［１］ 配線
ＩＬ［ｊ］ 配線
ＩＬ［ｎ］ 配線
ＩＬｒｅｆ 配線
ＯＬ［１］ 配線
ＯＬ［ｊ］ 配線
ＯＬ［ｎ］ 配線
ＯＬｒｅｆ 配線
ＶＲ 配線
ＶＤＤ１Ｌ 配線
ＶＳＳＬ 配線
１０ 画素
１０ａ 反射素子
１０ｂ 発光素子
２１ 画素回路
２２ 画素回路
２２ａ 画素回路
２２ｂ 画素回路
２２ｃ 画素回路
２２ｄ 画素回路
２３ 画素回路
２４ 画素回路
２５ 画素回路
２５ａ 画素回路
２５ｂ 画素回路
２５ｃ 画素回路
２５ｄ 画素回路
３１ 画素回路
３２ 画素回路
３３ 画素回路
３４ 画素回路
３５ 画素回路
３６ 画素回路
５７ 保持回路
５８ セレクタ
５９ フリップフロップ回路
６０ インバータ
６１ インバータ
６２ インバータ
６３ インバータ
６４ インバータ
６５ インバータ
６７ アナログスイッチ
６８ アナログスイッチ
７１ インバータ
７２ インバータ
７３ インバータ
７４ クロックドインバータ
７５ アナログスイッチ
７６ バッファ
１００ 表示ユニット
１００Ａ 表示ユニット
１００Ｂ 表示ユニット
１０１ 基材
１０２ 表示部
１０３ ゲートドライバ
１０３ａ ゲートドライバ
１０３ｂ ゲートドライバ
１０４ レベルシフタ
１０４ａ レベルシフタ
１０４ｂ レベルシフタ
１０６ 表示部
１０７ 情報処理回路
１０７ａ 積和演算回路
１１０ ＦＰＣ
１１１ ソースドライバＩＣ
１１１ａ ソースドライバＩＣ
１１１ｂ ソースドライバＩＣ
１１２ コントローラＩＣ
１２０ 接続部
１３１ 配線
１３２ 配線
１３３ 配線
１３４ 配線
１３５ 配線
２００ タッチセンサユニット
２０１ 基材
２０２ センサアレイ
２１１ ＴＳドライバＩＣ
２１２ センス回路
２１３ ＦＰＣ
２１４ ＦＰＣ
２１５ 周辺回路
２２０ 接続部
２２１ 接続部
２３１ 配線
２３２ 配線
２３３ 配線
２３４ 配線
３００ 基板
３０１ 基板
３０２ 発光素子
３０３ 液晶素子
３０４ 接着層
３０６Ｅ 表示部
３０６Ｌ 表示部
３１１ 導電層
３１２ 絶縁層
３１３ 半導体層
３１４ 導電層
３１５ 導電層
３１６ 絶縁層
３１７ 導電層
３１８ 絶縁層
３１９ 導電層
３２０ 導電層
３２１ 導電層
３２２ 半導体層
３２３ 導電層
３２４ 絶縁層
３２５ 絶縁層
３２６ 導電層
３２７ 導電層
３２８ 絶縁層
３２９ 導電層
３３０ 絶縁層
３３１ ＥＬ層
３３２ 導電層
３３３ 接着層
３３４ 着色層
３３５ スペーサ
３３６ 遮光層
３４０ 導電層
３４１ 絶縁層
３４２ 半導体層
３４３ 絶縁層
３４４ 導電層
３４５ 絶縁層
３４６ 導電層
３４７ 導電層
３４８ 導電層
３４９ 導電層
３６０ 絶縁層
３６１ 導電層
３６２ 接着層
３６３ 絶縁層
３６４ 配向膜
３６５ 配向膜
３６６ 液晶層
４００ コントローラＩＣ
４００Ａ コントローラＩＣ
４００Ｂ コントローラＩＣ
４３０ レジスタ
４３１ レジスタ
４４０ ホスト装置
４４３ 光センサ
４４４ 開閉センサ
４４５ 外光
４５０ インターフェース
４５１ フレームメモリ
４５２ デコーダ
４５３ センサコントローラ
４５４ コントローラ
４５５ クロック生成回路
４６０ 画像処理部
４６１ ガンマ補正回路
４６２ 調光回路
４６３ 調色回路
４６４ ＥＬ補正回路
４６５ 情報処理回路
４６５ａ 積和演算回路
４７０ メモリ
４７３ タイミングコントローラ
４７５ 記憶回路
４７５Ａ スキャンチェーンレジスタ部
４７５Ｂ レジスタ部
４８４ タッチセンサコントローラ
４９０ 領域
４９１ 領域
５０４ センスアンプ回路
５０５ ドライバ
５０６ メインアンプ
５０７ 入出力回路
５０８ 周辺回路
５０９ メモリセル
５１３ 画素
５１４ 表示領域
５１５ 表示領域
５１６ 表示領域
５１７ 表示領域
５１８ 表示領域
７００ 半導体装置
７１０ オフセット回路
７１１ オフセット回路
７１２ オフセット回路
７１３ オフセット回路
７２０ メモリセルアレイ
７２１ メモリセルアレイ
７５０ オフセット回路
７６０ メモリセルアレイ
７７１ 回路
７７３ 回路
７７４ 回路
７７５ 回路
８００ 半導体装置
８１０ オフセット回路
８１１ オフセット回路
８１５ オフセット回路
１０００ 表示装置
１０００Ａ 表示装置
１０００Ｂ 表示装置
１７１０ ＬＶＤＳレシーバ
１７２０ シリアルパラレル変換回路
１７３０ シフトレジスタ回路
１７４０ ラッチ回路
１７５０ レベルシフタ
１７６０ パストランジスタ論理回路
１７７０ 抵抗ストリング回路
１７８０ 外部補正回路
１７９０ ＢＧＲ回路
１８００ バイアスジェネレータ
１９００ バッファアンプ
５１０１ 筐体
５１０２ 筐体
５１０３ 表示部
５１０４ 表示部
５１０５ マイクロフォン
５１０６ スピーカ
５１０７ 操作キー
５１０８ スタイラス
５２００ 情報端末
５２２１ 筐体
５２２２ 表示部
５２２３ 操作ボタン
５２２４ スピーカ
５３００ 情報端末
５３２１ａ 筐体
５３２１ｂ 筐体
５３２１ｃ ヒンジ部
５３２２ 表示部
５３２３ 操作ボタン
５３２４ スピーカ
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５６０１ 第１筐体
５６０２ 第２筐体
５６０３ 第１表示部
５６０４ 第２表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド

Claims (4)

  1. 処理回路と、ホスト装置と、を有し、
    前記ホスト装置は、ソフトウェア上で、ニューラルネットワークを用いた演算処理を行う機能と、前記ニューラルネットワークにおいて教師付き学習を行う機能と、を有し、
    前記処理回路は、ハードウェア上で、ニューラルネットワークを用いた演算処理を行う機能を有し、
    前記ホスト装置は、第１データと教師データとに基づいて、重み係数を生成し、前記重み係数を前記処理回路に入力する機能を有し、
    前記教師データは、第１輝度及び第１色調に対応する第１設定値を有し、
    前記処理回路は、前記第１データと前記重み係数とに基づいて、第２データを生成する機能を有し、
    前記処理回路は、第１メモリセルと、第２メモリセルと、オフセット回路と、を有し、
    前記第１メモリセルは、前記第１メモリセルに保持されている第１アナログデータに応じた第１電流を出力する機能を有し、
    前記第２メモリセルは、前記第２メモリセルに保持されている参照アナログデータに応じた第２電流を出力する機能を有し、
    前記オフセット回路は、前記第１電流と前記第２電流との差分電流に相当する第３電流を出力する機能を有し、
    前記第１メモリセルは、第２アナログデータが選択信号として印加された場合、前記第１メモリセルに保持されている前記第１アナログデータに応じた第４電流を出力する機能を有し、
    前記第２メモリセルは、前記第２アナログデータが前記選択信号として印加された場合、前記第２メモリセルに保持されている前記参照アナログデータに応じた第５電流を出力する機能を有し、
    前記処理回路は、前記第４電流と前記第５電流との差分電流に相当する第６電流から、前記第３電流を差し引くことで、前記第１アナログデータと前記第２アナログデータとの積和に依存した第７電流を出力する機能を有し、
    前記第１アナログデータは、前記重み係数に応じたデータである表示装置。
  2. 処理回路と、ホスト装置と、を有し、
    前記ホスト装置は、ソフトウェア上で、ニューラルネットワークを用いた演算処理を行う機能と、前記ニューラルネットワークにおいて教師付き学習を行う機能と、を有し、
    前記処理回路は、ハードウェア上で、ニューラルネットワークを用いた演算処理を行う機能を有し、
    前記ホスト装置は、第１データと教師データとに基づいて、重み係数を生成し、前記重み係数を前記処理回路に入力する機能を有し、
    前記教師データは、第１輝度及び第１色調に対応する第１設定値を有し、
    前記処理回路は、前記第１データと前記重み係数とに基づいて、第２データを生成する機能を有し、
    前記処理回路は、第１メモリセルと、第２メモリセルと、第１電流生成回路と、第２電流生成回路と、を有し、
    前記第１メモリセルは、前記第１メモリセルに保持されている第１アナログデータに応じた第１電流を出力する機能を有し、
    前記第２メモリセルは、前記第２メモリセルに保持されている参照アナログデータに応じた第２電流を出力する機能を有し、
    前記第１電流生成回路は、前記第１電流が前記第２電流より小さい場合に、前記第１電流と前記第２電流との差分に応じた第３電流を生成する機能と、前記第３電流に対応する電位を保持する機能と、を有し、
    前記第２電流生成回路は、前記第１電流が前記第２電流より大きい場合に、前記第１電流と前記第２電流との差分に応じた第４電流を生成する機能と、前記第４電流に対応する電位を保持する機能と、を有し、
    前記第１メモリセルは、第２アナログデータが選択信号として印加された場合、前記第１メモリセルに保持されている前記第１アナログデータに応じた第５電流を出力する機能を有し、
    前記第２メモリセルは、前記第２アナログデータが前記選択信号として印加された場合、前記第２メモリセルに保持されている前記参照アナログデータに応じた第６電流を出力する機能を有し、
    前記処理回路は、前記第５電流と前記第６電流との差分電流に相当する第７電流から、前記第３電流又は前記第４電流を差し引くことで、前記第１アナログデータと前記第２アナログデータとの積和に依存した第８電流を出力する機能を有し、
    前記第１アナログデータは、前記重み係数に応じたデータである表示装置。
  3. 請求項１または２において、
    センサと、表示部と、を有し、
    前記表示部は、表示素子を有し、
    前記センサは、前記第１データを取得する機能を有し、
    前記第２データは、第２輝度及び第２色調に対応する第２設定値を有し、
    前記表示素子は、前記第２設定値に応じた画像を表示する機能を有する表示装置。
  4. 請求項１または２において、
    センサと、表示部と、を有し、
    前記表示部は、第１表示素子と、第２表示素子と、を有し、
    前記センサは、前記第１データを取得する機能を有し、
    前記第２データは、第２輝度及び第２色調に対応する第２設定値と、第３輝度及び第３色調に対応する第３設定値と、を有し、
    前記第１表示素子は、外光の反射によって、前記第２設定値に応じた画像を表示する機能を有し、
    前記第２表示素子は、自発光によって、前記第３設定値に応じた画像を表示する機能を有する表示装置。
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