JP4181837B2 - 演算回路およびこれを用いたニューラルネットワーク - Google Patents
演算回路およびこれを用いたニューラルネットワーク Download PDFInfo
- Publication number
- JP4181837B2 JP4181837B2 JP2002272181A JP2002272181A JP4181837B2 JP 4181837 B2 JP4181837 B2 JP 4181837B2 JP 2002272181 A JP2002272181 A JP 2002272181A JP 2002272181 A JP2002272181 A JP 2002272181A JP 4181837 B2 JP4181837 B2 JP 4181837B2
- Authority
- JP
- Japan
- Prior art keywords
- analog
- voltage
- arithmetic
- circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Description
【発明の属する技術分野】
本発明は、アナログ回路により、非線形変換演算と積和演算を行う演算回路に関する。
【0002】
【従来の技術】
現在、コンピュータは大きな進展を見せ、世の中の様々な場面で使用されている。しかしながら、これらノイマン型と呼ばれるコンピュータは、その処理方式自体の特性により、人が容易に行うことができる処理(リアルタイムでの人の顔の認識等)を非常に不得意としている。
【0003】
これに対して、脳の情報処理様式を真似た演算処理モデルである、ニューラルネットワークの研究が行われている。
【0004】
ニューラルネットワークを構成するニューロンのモデルとしては、ニューロンに相当するユニットに対して、他の複数のユニット(ニューロン)の出力値をシナプス荷重値で重み付けした乗算値が入力され、その入力値の総和値をさらに非線形変換した値を出力値とするものが一般的である。
【0005】
すなわち、一般的なニューラルネットワークにおいては、各ユニット、及びユニット間における積和演算と非線形変換により、所望の処理が実現される。
【0006】
このニューロンモデルを用いたニューラルネットワークアーキテクチャとしては、これまでに、非線形な入出力特性を有するユニットを相互に結合した連想メモリや、同じく非線型な入出力特性を有するユニットを階層的に結合したパターン認識モデル等が提案されている。
【0007】
ここでニューラルネットワークは、超並列・分散型の情報処理モデルであるため、逐次処理方式であるノイマン型コンピュータでの実行は極めて効率が悪い。従って、ニューラルネットワークの実用化に際しては、専用のハードウェアとしての集積回路化が必須である。
【0008】
また集積回路化に際しては、前記の積和演算や非線形変換を実現する演算回路としてアナログ演算回路を使用することで、デジタル演算回路に比較して、素子数の大幅な削減が可能である。
【0009】
すなわちアナログ演算回路で前記の積和演算や非線形変換を実現する場合は、デバイスや材料の物理的性質を機能的に利用することにより、デジタル演算回路よりも桁違いに少ない素子で所望の機能を実現することが可能となる。
【0010】
そこで、上記のようなニューロンモデル、及びニューラルネットワークアーキテクチャに適するアナログ演算回路が、各種提案されている。
【0011】
例えば、特許第3256738号公報では、任意に非線形変換可能な回路の原理が開示されている。
【0012】
【特許文献1】
特許第3256738号公報
【発明が解決しようとする課題】
しかしながら、上記従来技術においては、複数個の非線形変換を同時に行う場合、非線形変換関数に対応する電圧の時間波形を各回路に共通に与えるため、それぞれの回路において、重み付けなどの独立した演算を行うことができないという問題があった。
【0013】
本発明は、上記課題を鑑みてなされたものであり、各回路で独立した非線形変換演算と重み付け演算とを同時に実行することができる演算回路を得ることを目的とするものである。
【0014】
【課題を解決するための手段】
上記の目的を達成するために本発明に係る演算回路は以下のような構成を備える。即ち、
複数の入力値に対して、各々に独立な非線形変換処理と独立な重み付け演算処理とを施し、処理後の総和値を算出するための演算回路であって、
並列に接続された複数のアナログ演算回路と、
前記複数のアナログ演算回路と直列に接続されたキャパシタと、を備え、
前記各々のアナログ演算回路は、
前記独立な非線形変換処理に対応した時間的に非線形に変化するアナログ非線形電圧を発生させる発生回路と、
前記発生回路で発生したアナログ非線形電圧がゲート電極に印加される第1のトランジスタと、
前記独立な重みに応じたアナログ定常電圧を発生させる電圧源と、
前記電圧源で発生したアナログ定常電圧がゲート電極に印加され、前記第1のトランジスタに直列に接続された第2のトランジスタと、を備え、
前記各々のアナログ演算回路において、前記第2のトランジスタに対して、前記アナログ定常電圧を前記複数の入力値のそれぞれに比例する時間印加することを特徴とする。
【0015】
【発明の実施の形態】
【第一の実施形態】
以下、図面を参照して本発明の第一の実施形態を説明する。
【0016】
図1は、本実施形態での積和演算回路100の全体構成図を示す。図1に示すように、積和演算回路100は、複数(本実施形態では4個)のアナログ演算回路1と、複数のアナログ演算回路1に接続する複数のスイッチング回路2と、複数のアナログ演算回路1に接続するキャパシタ3とから構成される。なおスイッチング回路2は、図2に示すように、トランジスタを用いて、スイッチ4とTGスイッチ5より構成される。
【0017】
図2は、本実施形態でのアナログ演算回路1の詳細な回路構成を示す。図2に示すように、本実施形態でのアナログ演算回路1は、2つのPMOSトランジスタM1、M2が直列に接続され、M1のソース端子は電源に接続され、M2のドレイン端子はキャパシタ3に接続されている。
【0018】
また、M1のゲート端子には、波形発生回路15により、時間的に非線形に変化するアナログ非線形電圧(Vf)を加える。また、M2のゲート端子には、電圧源16により、TGスイッチ5を介してアナログ定常電圧(Vw)を加える。また、TGスイッチ5およびスイッチ4には、制御信号としてパルス変調信号(PWM信号Vx)を加える。
【0019】
図3は、シグモイド関数の形状を示す。図4は、時間的に非線形に変化するアナログ非線形電圧の特性を示す。図5は、本実施形態における積和演算回路100のシミュレーションによる演算結果の一例を示す。
【0020】
以下では、まず図2、図3、図4および図5を用いて、単一のアナログ演算回路1による演算処理過程について説明し、続いて図1を用いて、本実施形態における積和演算回路100による演算処理過程を説明する。
【0021】
本実施形態において、図2に示すアナログ演算回路1は、以下の演算式(1)で示される演算を実現する。
【0022】
【数1】
【0023】
演算式(1)より、アナログ演算回路1によって実現される演算は、入力値をシグモイド変換した後に重み付け係数を乗算するものとして定義される。
【0024】
アナログ演算回路1で演算式(1)を演算する際には、ωによる乗算を実現するためにアナログ定常電圧VwをM2のゲートにTGスイッチ5を介して与え、シグモイド変換関数を実現するために時間的に非線形に変化するアナログ非線形電圧VfをM1のゲートに与える。
【0025】
また、xの値を入力するために、PWM信号VxによりTGスイッチ5およびスイッチ4の開閉を制御する。
【0026】
ここで、PWM信号の特性について簡単に説明しておく。PWM(PulseWidth Modulation)は、情報をパルス波形の幅に持たせた変調方式であり、ノイズに強いデジタル的な特性(電圧方向にHighレベルとLowレベルの2値の情報を有するという特性)と、連続情報を1パルスで表現することができるアナログ的な特性(時間方向に連続な情報を有するという特性)の両者を併せ持つものである。
【0027】
なお本実施形態では、PWM信号Vxは、Lowレベルを0V、Highレベルを電源電圧を3.3Vに設定している。
【0028】
ここで、PWM信号VxがLowレベルの間は、TGスイッチ5がOFF、スイッチ4がONとなり、M2のゲートには、電源電圧3.3Vが与えられるため、M2のゲート−ソース間電位は正または0Vとなり、M2(およびM1)のソース−ドレイン間に電流は流れない。すなわちPWM信号VxがLowレベルの時、アナログ演算回路は演算動作を停止する。
【0029】
逆に、PWM信号VxがHighレベルに立ち上がると、TGスイッチ5がON、スイッチ4がOFFとなるため、M2のゲートには、アナログ定常電圧Vwが与えられる。ここで、PWM信号Vxのパルス幅は、演算式(1)中のxの値に比例するように換算されている。
【0030】
従ってアナログ演算回路1は、PWM信号Vxの入力に伴い、xの値に比例した時間中(PWM信号の時間幅に相当)、演算動作を行う。なお本実施形態において、PWM信号Vxの時間幅は0〜1000nsec.の範囲で設定した。
【0031】
またさらに、アナログ定常電圧はM2が飽和領域で動作するように、Vwを適切な電圧範囲に設定している。本実施形態では、1.6V≦Vw≦2.7Vの範囲に設定した。
【0032】
この時、M2を流れる電流量は、M2のゲート−ソース間電圧で決定される。ここでVwは、M2のゲート−ソース間電圧によって決定される電流量がωに比例するように換算されている。またさらに、図2に示すようにPWM信号がHighレベルに立ち上がるのと同時に、M1のゲートに時間的に非線形に変化するアナログ非線形電圧Vfの付与を開始する(PWM信号Vxの立ち上がりタイミングと、時間的に非線形に変化するアナログ非線形電圧Vfの開始タイミングを同期させる)。
【0033】
ここで、時間的に非線形に変化するアナログ非線形電圧Vfは、Vwを一定とした時にM2のゲート−ソース間電圧によって決定される電流量の時間に関する関数形状が、図3に特性図を示す以下のシグモイド変換関数式部分(2)の、xに関する関数形状と、相似な形状となるように決定する。
【0034】
【数2】
【0035】
本実施形態においては、前記時間的に変化するアナログ非線形電圧Vfを以下のよに設定した(図4の特性図参照)。
【0036】
【数3】
【0037】
以上のようにアナログ演算回路1を設定することにより、入力されたPWM信号Vxの時間幅の間、アナログ演算回路1の演算動作が実行され、演算動作中に出力された総電荷量が、演算式(1)の演算結果としてキャパシタ3に蓄積される。この際キャパシタ3においては、演算結果が電圧の増加分として観察される。なお本実施形態では、キャパシタ3の容量値を6pFに設定した。
【0038】
ここで、本実施形態における積和演算回路100の演算処理を回路シミュレータによってシミュレーションした結果を、PWM信号Vxの時間幅に対して、キャパシタ3が保持する電圧の増加分(すなわち演算結果)のグラフとしてプロットし、さらにアナログ定常電圧Vw の電圧値を変化させたグラフを重ね書きした形で図5に示す。
【0039】
以上説明したように、本実施形態におけるアナログ演算回路では、時間に関して非線形な特性を有し、かつ重み付け係数に対応した比例関係を有する電流を、入力されたPWM信号の時間幅の間キャパシタ3に流し込み、その演算結果をキャパシタ3の総電荷量もしくは電圧値として保持することにより、非線形変換演算と重み付け演算を実行する。
【0040】
続いて、図1を用いて、本実施形態における積和演算回路100による演算処理過程を説明する。
【0041】
図1に示す通り、本実施形態における積和演算回路100は、4個のアナログ演算回路1が並列に接続され、かつバスを介して直列にキャパシタ3に接続されている。
【0042】
各アナログ演算回路1では、前述したように非線形変換変算と重み付け演算が行われるのであるが、各アナログ演算回路1による演算結果は、電荷としてバスを経由してキャパシタ3に流れ込むため、4個のアナログ演算回路1による演算動作を並列に実行した場合、キャパシタ3に蓄積される総電荷量は、4個のアナログ演算回路1により算出した演算結果の、総和値に相当する。
【0043】
従って、本実施形態における積和演算回路100では、以下の(5)式の演算を実現することができる。
【0044】
【数4】
【0045】
ここで、各アナログ演算回路1におけるパラメータωiおよびaiの値は、前述したように、アナログ演算回路1におけるM2のゲート端子に与えるアナログ定常電圧値Vw、およびM1のゲート端子に与える時間的に非線形に変化するアナログ非線形電圧値Vfとして与えられる。
【0046】
従って、一部もしくは全てのアナログ演算回路1において、それぞれにおけるM1およびM2のゲート端子に対して、それぞれ独立な電圧源および独立な波形発生回路15を用意し、互いに独立な電圧特性を設定することにより、それぞれの回路において独立な非線形変換演算および独立な重み付け演算を行うことができる。
【0047】
もちろん、一部もしくは全てのアナログ演算回路1において、それぞれにおけるM1およびM2のゲート端子に対して共通の電圧特性を設定することも可能であり、その際にはそれぞれの回路において共通な非線形変換演算および共通な重み付け演算を行うことができる。
【0048】
【第二の実施形態】
以下、図面を参照して本発明の第二の実施形態を説明する。図6は、本実施形態での積和演算回路200の全体構成図を示す。
【0049】
図6に示すように、積和演算回路200は、複数(本実施形態では4個)のアナログ演算回路6、前記複数のアナログ演算回路6に接続するスイッチング回路7、前記複数のアナログ演算回路に接続するキャパシタ8から構成される。
【0050】
なおスイッチング回路7は、図7に示すように2個のインバータA(9)、インバータB(10)により構成される。
【0051】
図7は、本実施形態での前記アナログ演算回路6の詳細な回路構成を示す。図7に示すように、本実施形態でのアナログ演算回路6は、2つのPMOSトランジスタM1、M2が直列に接続され、M1のソース端子はインバータBの出力に接続され、M2のドレイン端子はキャパシタ8に接続されている。
【0052】
また、M1のゲート端子には、波形発生回路15により、時間的に非線形に変化するアナログ非線形電圧Vfを加える。また、M2のゲート端子には、電圧源16により、アナログ定常電圧Vwを加える。また2個のインバータは直列に接続し、入力端子にパルス変調信号であるPWM信号Vxを加える。
【0053】
以下では図6、図7を用いて、単一のアナログ演算回路6による演算処理過程における第一の実施形態と異なる箇所について詳しく説明し、それ以外の箇所については、第一の実施形態と同様として、説明を省略する。
【0054】
本実施形態において、図7に示すアナログ演算回路6は、第一の実施形態と同様に演算式(1)を実現するものである。
【0055】
また、アナログ演算回路6で演算式(1)を実現するために、時間的に非線形に変化するアナログ非線形電圧VfをM1のゲート端子に与え、さらにアナログ定常電圧VwをM2のゲート端子に与えることも第一の実施形態と同様である。
【0056】
ただし本実施形態においては、アナログ定常電圧をM2のゲート端子に与える際に、スイッチを介した制御を行わない点が、第一の実施形態と異なっている。
【0057】
また、直列に接続されたインバータA(9)の入力端子にPWM信号Vxが入力され、アナログ演算回路6の演算動作を制御する点も、第一の実施形態と異なっている。なお、PWM信号Vxは第一の実施形態と同様の性質を有するものであり、説明を省略する。
【0058】
ここで、PWM信号VxがLowレベルの間は、インバータA(9)の出力がHigh、インバータB(10)の出力がLowとなるため、M1のソース端子電圧はLowレベル(0V)となり、M1のゲート−ソース電位が正であるため、M1(およびM2)のソース−ドレイン間に電流は流れない。すなわちPWM信号VxがLowレベルの時、アナログ演算回路6は演算動作を停止する。
【0059】
逆に、PWM信号VxがHighレベルに立ち上がると、インバータA(9)の出力がLow、インバータB(10)の出力がHighとなるため、M1のソース端子電圧はHighレベル(3.3V)となり、M1のソース端子に電源3.3Vが接続されるのと同一となる。
【0060】
そして、第一の実施形態と同様に、PWM信号がHighレベルに立ち上がるのと同時に、M1のゲート端子に対して、時間的に非線形に変化するアナログ非線形電圧Vfの付与を開始する(PWM信号Vxの立ち上がりタイミングと、時間的に非線形に変化するアナログ非線形電圧Vfの開始タイミングを同期させる)ため、PWM信号VxがHighレベルの間(演算動作中)は、本実施形態におけるアナログ演算回路6は、第一の実施形態と同様に機能することが分かる。
【0061】
なお本実施形態のアナログ演算回路6において、M1のゲート端子に与えられる時間的に非線形に変化するアナログ非線形電圧Vfと、M2のゲート端子に与えられるアナログ定常電圧Vwの特性は、第一の実施形態と全く同様に与えた。
【0062】
また図6のように、複数のアナログ演算回路6をキャパシタ8に並列に接続した積和演算回路200においても、第一の実施形態と同様に、各アナログ演算回路6による演算結果が、電荷としてバスを経由してキャパシタ8に流れ込み、キャパシタ8の総電荷量として、4個のアナログ演算回路6による演算結果の総和値が算出される。
【0063】
また、一部もしくは全てのアナログ演算回路6において、それぞれにおけるM1およびM2のゲート端子に対して、それぞれ独立な電圧源16および独立な波形発生回路15を用意し、互いに独立な電圧特性を設定することにより、それぞれの回路において独立な非線形変換演算および独立な重み付け演算を行うことができるのも、第一の実施形態と同様である。
【0064】
また、一部もしくは全てのアナログ演算回路6において、それぞれにおけるM1およびM2のゲート端子に対して共通の電圧特性を設定することも可能であり、その際にはそれぞれの回路において共通な非線形変換演算および共通な重み付け演算を行うことができるのも、第一の実施形態と同様である。
【0065】
【第三の実施形態】
本発明の第三の実施形態におけるニューラルネットワークモデルの一部を図8に示す。また、本実施形態におけるニューラルネットワーク回路の一部を図9に示す。
【0066】
図9に示すように、本実施形態におけるニューロン素子回路は、第一もしくは第二の実施形態で説明した積和演算回路から構成される。
【0067】
ニューラルネットワークにおけるニューロン素子のモデルとしては、ニューロン素子11に対して、前段の複数のニューロン素子13において非線形変換処理が施された出力値をシナプス荷重値12で重み付けした乗算値が入力され、その入力値の総和値をとることでニューロン素子11の内部状態値を決定するものが一般的である。
【0068】
本実施形態におけるニューロン素子回路は、ニューロン素子のモデルとして、第一もしくは第二の実施形態で説明した積和演算回路を用いている。
【0069】
すなわち第一もしくは第二の実施形態で説明した積和演算回路における重み付け演算が、ニューロン素子モデルにおけるシナプス荷重値による重み付けに相当し、かつ積和演算回路における非線形変換演算が、ニューロン素子モデルにおいて入力値の総和値を非線形変換した値を出力値とすることに相当する。
【0070】
ただしここで、一般的なニューロン素子モデルにおいては、入力値の総和値を非線形変換した後に出力値とするのに対して、第一もしくは第二の実施形態で説明した積和演算回路においては、入力値に対して非線形変換演算を施した後に重み付け演算を行い、さらにその総和値を算出している点が異なっている。
【0071】
しかしながら、図9に示すように、積和演算回路Aにおいてキャパシタに保持された演算結果を例えばコンパレータ14によってPWM信号Vinとして読み出し、そのPWM信号Vinを別の積和演算回路Bに入力する場合、入力されたPWM信号Vinは、積和演算回路Bにおいて非線形変換演算を施され、さらに重み付け演算を施された後、演算結果がキャパシタに蓄積される。
【0072】
なお、キャパシタに保持された電圧値をコンパレータ14によってPWM信号として読み出す際には、図9に示すように、コンパレータ14に入力したランプ電圧波形とキャパシタの電圧値とをコンパレータ14により比較し、ランプ電圧波形のスタート時にHighレベルに立ち上がった出力が、ランプ電圧値とキャパシタの電圧値が等しくなった時点でLowレベルに立ち下がることによってPWM信号Vinが生成される。
【0073】
なお、PWM信号Vinの生成過程に関しては、本発明の主眼とするところではないため、これ以上の詳しい説明は省略する。
【0074】
ここで、上述した積和演算回路A、Bによる演算をニューロン素子モデルと比較すると、非線形演算処理が、ニューロン素子からの出力の時点で行われるか、もしくはニューロン素子への入力の時点で行われるかの点に関して相違があるものの、本質的な演算手法に関しては全く同一であることが分かる。
【0075】
すなわち、本実施形態におけるニューロン素子回路で行われる演算は、一般的なニューロン素子モデルにおいて行われる重み付け演算および非線形変換演算と、本質的に同一な演算であるとみなすことができる。
【0076】
また、第一および第二の実施形態で説明したように、ニューロン素子回路における重み付け演算および非線形変換演算は、それぞれのアナログ演算回路に対して、それぞれ独立な電圧源および独立な波形発生回路を用意することで、それぞれのニューロン素子回路において独立に設定することが可能なため、一般的なニューロン素子モデルにおける、それぞれ異なるシナプス荷重値および非線形変換特性を実現することが可能である。
【0077】
したがって、本実施形態におけるニューロン素子回路を結合して構成したニューラルネットワーク回路は、一般的なニューラルネットワークと同等の演算を行うことが可能であることが分かる。
【0078】
【発明の効果】
以上説明したように本発明によれば、各回路で独立した非線形変換演算と重み付け演算とを同時に実行することができる演算回路を得ることができる。
【図面の簡単な説明】
【図1】本発明の第一の実施形態にかかる積和演算回路の全体構成を示す図である。
【図2】本発明の第一の実施形態にかかる積和演算回路を構成するアナログ演算回路とキャパシタとを示す図である。
【図3】本発明の第一の実施形態にかかる積和演算回路を構成するシグモイド関数の特性を示す図である。
【図4】本発明の第一の実施形態にかかる積和演算回路において、時間的に非線形に変化するアナログ電圧の特性を示す図である。
【図5】本発明の第一の実施形態にかかる積和演算回路のシミュレーションによる演算結果例を示す図である。
【図6】本発明の第一の実施形態にかかる積和演算回路の全体構成を示す図である。
【図7】本発明の第二の実施形態にかかる積和演算回路を構成するアナログ演算回路とキャパシタの構成を示す図である。
【図8】ニューラルネットワークモデルの一部を示す図である。
【図9】ニューラルネットワーク回路の一部を示す図である。
【符号の説明】
1 アナログ演算回路
2 スイッチング回路
3 キャパシタ
4 スイッチ
5 TGスイッチ
6 アナログ演算回路
7 スイッチング回路
8 キャパシタ
9 インバータA
10 インバータB
11 ニューロン素子
12 シナプス荷重値
13 前段のニューロン素子
14 コンパレータ
15 波形発生回路
16 電圧源
M1 PMOSトランジスタ
M2 PMOSトランジスタ
100 積和演算回路
200 積和演算回路
Claims (7)
- 複数の入力値に対して、各々に独立な非線形変換処理と独立な重み付け演算処理とを施し、処理後の総和値を算出するための演算回路であって、
並列に接続された複数のアナログ演算回路と、
前記複数のアナログ演算回路と直列に接続されたキャパシタと、を備え、
前記各々のアナログ演算回路は、
前記独立な非線形変換処理に対応した時間的に非線形に変化するアナログ非線形電圧を発生させる発生回路と、
前記発生回路で発生したアナログ非線形電圧がゲート電極に印加される第1のトランジスタと、
前記独立な重みに応じたアナログ定常電圧を発生させる電圧源と、
前記電圧源で発生したアナログ定常電圧がゲート電極に印加され、前記第1のトランジスタに直列に接続された第2のトランジスタと、を備え、
前記各々のアナログ演算回路において、前記第2のトランジスタに対して、前記アナログ定常電圧を前記複数の入力値のそれぞれに比例する時間印加することを特徴とする演算回路。 - 前記アナログ定常電圧は、スイッチング回路を介して前記第2のトランジスタに印加され、
前記第2のトランジスタへの電圧印加時間は、該アナログ定常電圧が、該スイッチング回路により、導通と非導通とを切り替えられることにより、制御されることを特徴とする請求項1に記載の演算回路。 - 前記スイッチング回路は、トランジスタを備えることを特徴とする請求項2に記載の演算回路。
- 前記第1のトランジスタのソース端子にスイッチング回路を設けたことを特徴とする請求項1に記載の演算回路。
- 前記スイッチング回路は、インバータを備えることを特徴とする請求項4に記載の演算回路。
- 前記スイッチング回路は、パルス幅変調信号により制御されることを特徴とする請求項2または4に記載の演算回路。
- 請求項1乃至6のいずれか1項に記載の演算回路をニューロン素子として用いたことを特徴とするニューラルネットワーク。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002272181A JP4181837B2 (ja) | 2002-09-18 | 2002-09-18 | 演算回路およびこれを用いたニューラルネットワーク |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002272181A JP4181837B2 (ja) | 2002-09-18 | 2002-09-18 | 演算回路およびこれを用いたニューラルネットワーク |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004110421A JP2004110421A (ja) | 2004-04-08 |
JP4181837B2 true JP4181837B2 (ja) | 2008-11-19 |
Family
ID=32269275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002272181A Expired - Fee Related JP4181837B2 (ja) | 2002-09-18 | 2002-09-18 | 演算回路およびこれを用いたニューラルネットワーク |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4181837B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112015001241T5 (de) * | 2014-03-14 | 2016-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Analoge Rechenschaltung, Halbleitervorrichtung und elektronische Vorrichtung |
WO2017153864A1 (en) | 2016-03-10 | 2017-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10109633B2 (en) | 2016-04-27 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and authentication system |
JP2017207747A (ja) | 2016-05-17 | 2017-11-24 | 株式会社半導体エネルギー研究所 | 表示システムおよび移動体 |
KR102403307B1 (ko) * | 2016-08-19 | 2022-05-30 | 소니그룹주식회사 | 곱합 연산 장치 |
KR102473839B1 (ko) | 2016-08-26 | 2022-12-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 전자 기기 |
-
2002
- 2002-09-18 JP JP2002272181A patent/JP4181837B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004110421A (ja) | 2004-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4620943B2 (ja) | 積和演算回路及びその方法 | |
Krestinskaya et al. | Analog backpropagation learning circuits for memristive crossbar neural networks | |
CN103650350B (zh) | 尖峰域电路及建模方法 | |
CA2926824A1 (en) | Implementing synaptic learning using replay in spiking neural networks | |
CN110097182B (zh) | 用神经激活梯度λ控制的三维Hopfield神经网络模型实现电路 | |
JPH07114524A (ja) | 信号処理装置 | |
JP3582737B2 (ja) | 信号処理装置 | |
JP4181837B2 (ja) | 演算回路およびこれを用いたニューラルネットワーク | |
JP2007066258A (ja) | 演算装置 | |
Sahin et al. | Fuzzy logic controlled synchronous buck DC-DC converter IOR solar energy-hydrogen systems | |
Vohra et al. | CMOS circuit implementation of spiking neural network for pattern recognition using on-chip unsupervised STDP learning | |
US20140365413A1 (en) | Efficient implementation of neural population diversity in neural system | |
Ahmadi et al. | A modified Izhikevich model for circuit implementation of spiking neural networks | |
JP3508783B2 (ja) | パルス密度型信号処理回路網における結合係数更新方法並びに結合係数更新装置 | |
JPH09185596A (ja) | パルス密度型信号処理回路網における結合係数更新方法 | |
JP2004157757A (ja) | アナログ演算回路 | |
JP2612640B2 (ja) | 信号処理回路、信号処理回路網、信号処理装置及び信号処理方法 | |
JP3338713B2 (ja) | 信号処理装置 | |
JPH05307624A (ja) | 信号処理装置 | |
Bahuguna et al. | 32nm CMOS Analog Circuit Implementation of STDP for SNNs | |
Gomar et al. | A modified adaptive exponential integrate and fire neuron model for circuit implementation of spiking neural networks | |
JP3463890B2 (ja) | 神経回路模倣素子 | |
JPH05108594A (ja) | 信号処理装置 | |
JPH06131482A (ja) | アナログニューラルネットワーク回路 | |
JPH0418661A (ja) | 信号処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050920 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080602 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080730 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080822 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080901 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4181837 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |