KR102473839B1 - 표시 장치 및 전자 기기 - Google Patents

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요시유키 구로카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

외광 환경에 따라 화상 보정을 수행하는 표시 장치를 제공한다. 표시 장치는 호스트 장치 및 광 센서를 포함한다. 또한, 표시 장치는 처리 회로를 포함한다. 호스트 장치는, 소프트웨어에서 뉴럴 네트워크를 사용하여 산술 연산을 수행하는 기능 및 뉴럴 네트워크에 의하여 지도 학습을 수행하는 기능을 갖는다. 처리 회로는 하드웨어에서 뉴럴 네트워크를 사용하여 연산 처리를 수행하는 기능을 갖는다. 광 센서는 외광의 조도를 얻는 기능을 갖는다. 얻어진 외광의 조도를 호스트 장치에 입력하고, 사용자가 선호하는 휘도 및 색조를 교사 데이터로 간주하여, 호스트 장치의 뉴럴 네트워크에서 학습을 수행한다. 학습을 통하여 얻어진 가중 계수를 처리 회로의 뉴럴 네트워크의 가중 계수로서 사용한다. 외광의 조도가 처리 회로에 입력됨으로써, 사용자에 의하여 선택된 휘도 및 색조의 설정값이 처리 회로의 뉴럴 네트워크에서 계산된다.

Description

표시 장치 및 전자 기기
본 발명의 일 형태는 표시 장치 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 프로세서, 전자 기기, 이들 중 임의의 것의 구동 방법, 이들 중 임의의 것의 제작 방법, 이들 중 임의의 것의 검사 방법, 및 이들 중 임의의 것을 포함하는 시스템이 포함된다.
근년, 스마트폰 등의 휴대 전화, 태블릿 정보 단말, 및 노트북 PC(퍼스널 컴퓨터)에 포함되는 표시 장치는 다양하게 개량되고 있다. 예를 들어, 더 높은 해상도, 더 높은 색 재현성(더 높은 NTSC비), 더 작은 구동 회로, 및 더 낮은 소비전력 등의 특징을 갖는 표시 장치가 개발되고 있다.
예로서, 개량된 표시 장치는 환경광에 따라, 표시 장치에 표시되는 화상의 밝기를 자동으로 조정하는 기능을 갖는다. 이러한 표시 장치의 예에는, 환경광을 반사함으로써 화상을 표시하는 기능 및 발광 소자를 발광시킴으로써 화상을 표시하는 기능을 갖는 표시 장치가 있다. 이 구조는, 환경광이 충분히 강한 경우에는 반사광을 사용하여 화상을 표시하는 표시 모드(이하, 반사 모드라고 함)로 표시 장치를 설정하고, 환경광이 약한 경우에는 발광 소자로부터 방출되는 광에 의하여 화상을 표시하는 표시 모드(이하, 자발광 모드라고 함)로 표시 장치를 설정함으로써, 표시 장치에 표시되는 화상의 밝기를 조정할 수 있다. 바꿔 말하면 표시 장치는, 조도계(조도 센서)에 의하여 검지되는 환경광의 강도에 따라, 반사 모드, 자발광 모드, 및 반사 모드 및 자발광 모드의 양쪽 모두를 사용하는 모드에서 선택된 표시 모드에서, 화상을 표시할 수 있다.
발광 소자를 발광시킴으로써 화상을 표시하는 기능 및 환경광을 반사함으로써 화상을 표시하는 기능을 갖는 표시 장치의 예로서, 특허문헌 1 내지 특허문헌 3에는, 하나의 화소에 액정 소자를 제어하기 위한 화소 회로 및 발광 소자를 제어하기 위한 화소 회로가 포함되는 표시 장치(이러한 표시 장치를 하이브리드 표시 장치라고 함)가 각각 개시되어 있다.
화상을 표시하기 위한 표시 장치의 화상 처리에는, 뉴럴 네트워크의 이용이 검토되고 있다. 또한, 비특허문헌 1에는 뉴럴 네트워크에 의한 자기 학습 기능을 갖는 칩에 관한 기술이 개시되어 있다.
미국 특허출원공개공보 US2003/0107688호 국제공개공보 WO2007/041150호 일본 공개특허공보 특개2008-225381호
Y. Arima et al., "A Self-Learning Neural Network Chip with 125 Neurons and 10K Self-Organization Synapses", IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 607-611
1종류의 표시 소자를 포함하는 표시 장치에서, 채널 형성 영역에 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터(이하, 이 트랜지스터를 "OS 트랜지스터"라고 함)를, 표시 소자를 포함하는 화소 회로, 또는 구동 회로 등에 사용하는 것이 제안되고 있다. OS 트랜지스터는 오프 상태 전류가 매우 낮은 특성을 갖는다. 따라서, 예를 들어 OS 트랜지스터를 화소 회로에 사용하면, 표시 장치로 정지 화상을 표시할 때, 화소 회로에 유지된 화상 데이터를 리프레시하는 빈도를 저감할 수 있다. 또는, 예를 들어 OS 트랜지스터를 구동 회로에 사용하면, 구동 회로의 동작은 표시 장치로 정지 화상을 표시하는 데 필요하지 않다. 따라서, 필요한 설정 정보 등을, OS 트랜지스터를 사용한 비휘발성 메모리에 저장하여, 전원 공급을 차단할 수 있다.
상술한 화소 회로 또는 구동 회로에는, 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, 이 트랜지스터를 "Si 트랜지스터"라고 함)를 사용할 수 있다. 특히, 구동 회로에서의 버퍼 증폭기, 레지스터 회로, 또는 패스 트랜지스터 논리 회로 등의 성능을 향상시키기 위해서는, Si 트랜지스터를 사용하는 것이 바람직한 경우가 있다.
OS 트랜지스터의 특성과 Si 트랜지스터의 특성의 양쪽 모두를 활용하기 위하여, OS 트랜지스터 및 Si 트랜지스터의 양쪽 모두를 사용하여 형성되는, 표시 장치의 구동 회로가 제안되고 있다. 그러나, 온도, 시간, 및 분위기 등의 가열 처리의 조건은, OS 트랜지스터를 형성하는 공정과 구동 회로 등에서의 내전압이 높은 Si 트랜지스터를 형성하는 공정 사이에서 상이하다. 따라서, 하나의 회로에서 OS 트랜지스터 및 내전압이 높은 Si 트랜지스터를 형성하기 어려운 경우가 있다.
본 발명의 일 형태의 다른 과제는 신규 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 표시 장치를 포함하는 전자 기기를 제공하는 것이다.
본 발명의 일 형태의 다른 과제는 구동 성능이 높은 구동 회로를 포함하는 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 화소 밀도가 높은 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는, 환경광의 환경에 따라 표시부의 휘도 및 색조를 조정하는 기능을 갖는 표시 장치를 제공하는 것이다.
또한, 본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하지 않는다. 다른 과제는 상술하지 않은 과제이며 이하에서 설명한다. 다른 과제는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이고 추출될 수 있다. 본 발명의 일 형태는 상술한 과제 및 다른 과제 중 적어도 하나를 달성한다. 본 발명의 일 형태는 상술한 과제 및 다른 과제 모두를 반드시 달성할 필요는 없다.
(1)
본 발명의 일 형태는 처리 회로 및 호스트 장치를 포함하는 표시 장치이고, 호스트 장치는 소프트웨어에서 뉴럴 네트워크를 사용하여 산술 연산을 수행하고 뉴럴 네트워크에 의하여 지도 학습을 수행하고, 처리 회로는 하드웨어에서 뉴럴 네트워크를 사용하여 산술 연산을 수행하고, 호스트 장치는 제 1 데이터 및 교사 데이터(teacher data)에 기초하여 가중 계수를 생성하고 처리 회로에 가중 계수를 입력하고, 교사 데이터는 제 1 휘도 및 제 1 색조에 대응하는 제 1 설정값을 갖고, 처리 회로는 제 1 데이터 및 가중 계수에 기초하여 제 2 데이터를 생성한다.
(2)
본 발명의 다른 형태는, 센서 및 표시부를 포함하는, (1)에 따른 표시 장치이고, 표시부는 표시 소자를 포함하고, 센서는 제 1 데이터를 얻고, 제 2 데이터는 제 2 휘도 및 제 2 색조에 대응하는 제 2 설정값을 갖고, 표시 소자는 제 2 설정값에 대응하는 화상을 표시한다.
(3)
본 발명의 다른 형태는, 센서 및 표시부를 포함하는, (1)에 따른 표시 장치이고, 표시부는 제 1 표시 소자 및 제 2 표시 소자를 포함하고, 센서는 제 1 데이터를 얻고, 제 2 데이터는 제 2 휘도 및 제 2 색조에 대응하는 제 2 설정값 및 제 3 휘도 및 제 3 색조에 대응하는 제 3 설정값을 갖고, 제 1 표시 소자는 외광의 반사에 의하여, 제 2 설정값에 대응하는 화상을 표시하고, 제 2 표시 소자는 자발광에 의하여, 제 3 설정값에 대응하는 화상을 표시한다.
(4)
본 발명의 다른 형태는 (1) 내지 (3) 중 어느 하나에 따른 표시 장치이고, 처리 회로는 제 1 메모리 셀, 제 2 메모리 셀, 및 오프셋 회로를 포함하고, 제 1 메모리 셀은 제 1 메모리 셀에 저장된 제 1 아날로그 데이터에 대응하는 제 1 전류를 출력하고, 제 2 메모리 셀은 제 2 메모리 셀에 저장된 참조 아날로그 데이터에 대응하는 제 2 전류를 출력하고, 오프셋 회로는 제 1 전류와 제 2 전류의 차분 전류에 대응하는 제 3 전류를 출력하고, 제 1 메모리 셀은 제 2 아날로그 데이터가 선택 신호로서 공급되는 경우, 제 1 메모리 셀에 저장된 제 1 아날로그 데이터에 대응하는 제 4 전류를 출력하고, 제 2 메모리 셀은 제 2 아날로그 데이터가 선택 신호로서 공급되는 경우, 제 2 메모리 셀에 저장된 참조 아날로그 데이터에 대응하는 제 5 전류를 출력하고, 처리 회로는 제 4 전류와 제 5 전류의 차분 전류에 대응하는 제 6 전류를 얻고, 제 6 전류에서 제 3 전류를 뺌으로써 제 1 아날로그 데이터와 제 2 아날로그 데이터의 곱의 합에 의존하는 제 7 전류를 출력하고, 제 1 아날로그 데이터는 가중 계수에 대응하는 데이터이다.
(5)
본 발명의 다른 형태는, (4)에 따른 표시 장치이고, 제 1 메모리 셀, 제 2 메모리 셀, 및 오프셋 회로 각각은 제 1 트랜지스터를 포함하고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함한다.
(6)
본 발명의 다른 형태는, (1) 내지 (3) 중 어느 하나에 따른 표시 장치이고, 처리 회로는 제 1 메모리 셀, 제 2 메모리 셀, 제 1 전류 생성 회로, 및 제 2 전류 생성 회로를 포함하고, 제 1 메모리 셀은 제 1 메모리 셀에 저장된 제 1 아날로그 데이터에 대응하는 제 1 전류를 출력하고, 제 2 메모리 셀은 제 2 메모리 셀에 저장된 참조 아날로그 데이터에 대응하는 제 2 전류를 출력하고, 제 1 전류 생성 회로는 제 1 전류의 양이 제 2 전류의 양보다 적은 경우, 제 1 전류와 제 2 전류의 차이에 대응하는 제 3 전류를 생성하고, 제 3 전류에 대응하는 전위를 유지하고, 제 2 전류 생성 회로는 제 1 전류의 양이 제 2 전류의 양보다 많은 경우, 제 1 전류와 제 2 전류의 차이에 대응하는 제 4 전류를 생성하고, 제 4 전류에 대응하는 전위를 유지하고, 제 1 메모리 셀은 제 2 아날로그 데이터가 선택 신호로서 공급되는 경우, 제 1 메모리 셀에 저장된 제 1 아날로그 데이터에 대응하는 제 5 전류를 출력하고, 제 2 메모리 셀은 제 2 아날로그 데이터가 선택 신호로서 공급되는 경우, 제 2 메모리 셀에 저장된 참조 아날로그 데이터에 대응하는 제 6 전류를 출력하고, 처리 회로는 제 5 전류와 제 6 전류의 차분 전류에 대응하는 제 7 전류를 얻고, 제 7 전류에서 제 3 전류 또는 제 4 전류를 뺌으로써 제 1 아날로그 데이터와 제 2 아날로그 데이터의 곱의 합에 의존하는 제 8 전류를 출력하고, 제 1 아날로그 데이터는 가중 계수에 대응하는 데이터이다.
(7)
본 발명의 다른 형태는, (6)에 따른 표시 장치이고, 제 1 메모리 셀, 제 2 메모리 셀, 제 1 전류 생성 회로, 및 제 2 전류 생성 회로 각각은 제 1 트랜지스터를 포함하고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함한다.
(8)
본 발명의 다른 형태는, 기재 및 제 1 집적 회로를 더 포함하는, (4) 또는 (5)에 따른 표시 장치이고, 표시부는 기재 위에 형성되고, 제 1 집적 회로는 기재 위에 실장되고, 처리 회로는 기재 위에 형성되고, 제 1 집적 회로는 화상 처리부를 포함하고, 화상 처리부는 제 2 데이터에 기초하여 화상 데이터를 처리한다.
(9)
본 발명의 다른 형태는, 기재 및 제 1 집적 회로를 더 포함하는, (2) 내지 (7) 중 어느 하나에 따른 표시 장치이고, 표시부는 기재 위에 형성되고, 제 1 집적 회로는 기재 위에 실장되고, 제 1 집적 회로는 화상 처리부를 포함하고, 화상 처리부는 처리 회로를 포함하고, 화상 처리부는 제 2 데이터에 기초하여 화상 데이터를 처리한다.
(10)
본 발명의 다른 형태는, (8) 또는 (9)에 따른 표시 장치이고, 제 1 집적 회로는 제 2 트랜지스터를 포함하고, 제 2 트랜지스터는 채널 형성 영역에 실리콘을 포함한다.
(11)
본 발명의 다른 형태는, (8) 내지 (10) 중 어느 하나에 따른 표시 장치이고, 제 1 집적 회로는 제 3 트랜지스터를 포함하고, 제 3 트랜지스터는 채널 형성 영역에 금속 산화물을 포함한다.
(12)
본 발명의 다른 형태는, 제 1 회로, 제 2 회로, 및 제 2 집적 회로를 더 포함하는, (8) 내지 (11) 중 어느 하나에 따른 표시 장치이고, 제 1 회로는 기재 위에 형성되고, 제 2 회로는 기재 위에 형성되고, 제 2 집적 회로는 기재 위에 실장되고, 제 1 회로는 표시부의 게이트 드라이버로서 동작하고, 제 2 회로는 입력된 전압의 레벨을 고전위 측에 시프트시키고, 제 2 집적 회로는 표시부의 소스 드라이버로서 동작한다.
(13)
본 발명의 다른 형태는, (12)에 따른 표시 장치이고, 표시부, 제 1 회로, 및 제 2 회로 각각은 제 4 트랜지스터를 포함하고, 제 4 트랜지스터는 채널 형성 영역에 금속 산화물을 포함한다.
(14)
본 발명의 다른 형태는, (12) 또는 (13)에 따른 표시 장치이고, 제 2 집적 회로는 제 5 트랜지스터를 포함하고, 제 5 트랜지스터는 채널 형성 영역에 실리콘을 포함한다.
(15)
본 발명의 다른 형태는, (12) 내지 (14) 중 어느 하나에 따른 표시 장치이고, 제 1 집적 회로는 컨트롤러를 포함하고, 컨트롤러는 제 1 회로, 제 2 회로, 제 2 집적 회로, 및 화상 처리부 중 적어도 하나에 대한 전원 공급을 제어한다.
(16)
본 발명의 다른 형태는, (1) 내지 (15) 중 어느 하나에 따른 표시 장치, 터치 센서 유닛, 및 하우징을 포함하는 전자 기기이다.
본 발명의 일 형태에 따르면, 신규 표시 장치를 제공할 수 있다. 본 발명의 다른 형태에 따르면, 신규 표시 장치를 포함하는 전자 기기를 제공할 수 있다.
본 발명의 다른 형태에 따르면, 구동 성능이 높은 구동 회로를 포함하는 표시 장치를 제공할 수 있다. 본 발명의 다른 형태에 따르면, 화소 밀도가 높은 표시 장치를 제공할 수 있다. 본 발명의 다른 형태에 따르면, 소비전력이 낮은 표시 장치를 제공할 수 있다. 본 발명의 다른 형태에 따르면, 환경광의 환경에 따라 표시 장치의 휘도 및 색조를 조정하는 기능을 갖는 표시 장치.
또한 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하지 않는다. 다른 효과는 상술하지 않은 효과이며 이하에서 설명한다. 다른 효과는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이고 추출될 수 있다. 본 발명의 일 형태는 상술한 효과 및 다른 효과 중 적어도 하나를 갖는다. 따라서, 본 발명의 일 형태는 상술한 효과를 갖지 않는 경우가 있다.
도 1은 표시 장치의 구조예를 도시한 블록도이다.
도 2의 (A) 내지 (C)는 파라미터를 설명하는 그래프이다.
도 3의 (A) 및 (B)는 프레임 메모리의 구성예를 도시한 블록도이다.
도 4는 레지스터의 구성예를 도시한 블록도이다.
도 5는 레지스터의 구성예를 도시한 회로도이다.
도 6은 표시 장치의 구조예를 도시한 블록도이다.
도 7은 계층형 뉴럴 네트워크의 예를 도시한 것이다.
도 8은 계층형 뉴럴 네트워크의 예를 도시한 것이다.
도 9는 계층형 뉴럴 네트워크의 예를 도시한 것이다.
도 10의 (A) 내지 (D)는 각각 회로의 구성예를 도시한 것이다.
도 11은 반도체 장치의 예를 도시한 것이다.
도 12는 도 11의 반도체 장치의 오프셋 회로의 예를 도시한 회로도이다.
도 13은 도 11의 반도체 장치의 오프셋 회로의 예를 도시한 회로도이다.
도 14는 도 11의 반도체 장치의 오프셋 회로의 예를 도시한 회로도이다.
도 15는 도 11의 반도체 장치의 메모리 셀 어레이의 예를 도시한 회로도이다.
도 16은 도 11의 반도체 장치의 오프셋 회로의 예를 도시한 회로도이다.
도 17은 도 11의 반도체 장치의 메모리 셀 어레이의 예를 도시한 회로도이다.
도 18은 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 19는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 20은 반도체 장치의 예를 도시한 것이다.
도 21은 도 20의 반도체 장치의 오프셋 회로의 예를 나타낸 회로도이다.
도 22는 도 20의 반도체 장치의 오프셋 회로의 예를 나타낸 회로도이다.
도 23은 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 24는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 25는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 26은 전자 기기의 동작예를 나타낸 흐름도이다.
도 27은 전자 기기의 동작예를 나타낸 흐름도이다.
도 28의 (A) 및 (B)는 표시 유닛의 예를 도시한 상면도 및 사시도이다.
도 29의 (A) 및 (B)는 표시 유닛의 예를 도시한 상면도 및 사시도이다.
도 30의 (A) 및 (B)는 표시 유닛의 예를 도시한 상면도 및 사시도이다.
도 31은 표시 장치의 구성예를 나타낸 블록도이다.
도 32는 터치 센서 유닛의 예를 도시한 상면도이다.
도 33은 터치 센서 유닛이 표시 유닛 위에 실장된 예를 도시한 사시도이다.
도 34의 (A) 내지 (E)는 화소의 구성예를 각각 도시한 회로도이다.
도 35의 (A) 및 (B)는 화소의 구성예를 각각 도시한 회로도이다.
도 36의 (A) 및 (B)는 화소의 구성예를 각각 도시한 회로도이다.
도 37은 화소의 구성예를 도시한 회로도이다.
도 38은 화소의 구성예를 도시한 회로도이다.
도 39의 (A) 내지 (C)는, 게이트 드라이버의 구성예를 도시한 블록도 및 게이트 드라이버에 포함되는 회로를 도시한 도면이다.
도 40은 게이트 드라이버에 포함되는 회로를 도시한 회로도이다.
도 41은 게이트 드라이버에 포함되는 회로를 도시한 회로도이다.
도 42는 게이트 드라이버의 동작예를 도시한 타이밍 차트이다.
도 43은 게이트 드라이버의 동작예를 도시한 타이밍 차트이다.
도 44는 레벨 시프터의 구성예를 나타낸 회로도이다.
도 45는 레벨 시프터의 동작예를 도시한 타이밍 차트이다.
도 46은 소스 드라이버 IC의 구조예를 도시한 블록도이다.
도 47은 표시 유닛의 예를 도시한 단면도이다.
도 48은 화소의 예를 도시한 상면도이다.
도 49는 터치 센서 유닛의 예를 도시한 회로도이다.
도 50의 (A) 및 (B)는 전자 기기의 예를 각각 도시한 사시도이다.
도 51의 (A) 내지 (F)는 전자 기기의 예를 각각 도시한 사시도이다.
도 52는 이동차량에서의 표시 장치의 사용예를 도시한 것이다.
"전자 기기", "전자 부품", "모듈", 및 "반도체 장치"에 대하여 설명한다. 일반적으로 "전자 기기"는 예를 들어, 퍼스널 컴퓨터, 휴대 전화, 태블릿 단말, 전자 서적 리더, 웨어러블 단말, AV(audiovisual) 장치, 전자 제품, 가전용 기기, 산업용 기기, 디지털 사이니지, 자동차, 또는 시스템을 포함한 전기 제품을 말하는 경우가 있다. "전자 부품" 또는 "모듈"은 전자 기기에 포함되는, 프로세서, 기억 장치, 센서, 배터리, 표시 장치, 발광 장치, 인터페이스 기기, RF(radio frequency) 태그, 수신기, 또는 송신기 등을 포함하는 경우가 있다. "반도체 장치"는 반도체 소자를 포함한 장치, 또는 반도체 소자를 포함하고 전자 부품 또는 모듈에 포함되는, 구동 회로, 제어 회로, 논리 회로, 신호 생성 회로, 신호 변환 회로, 전위 레벨 변환 회로, 전압원, 전류원, 스위칭 회로, 증폭 회로, 기억 회로, 메모리 셀, 표시 회로, 또는 표시 화소 등을 말하는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란 넓은 의미에서 금속의 산화물을 의미한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 사용한 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 증폭 기능, 정류 기능, 및 스위칭 기능 중 적어도 하나를 갖는 트랜지스터의 채널 형성 영역에, 금속 산화물이 포함되는 경우, 상기 금속 산화물을 금속 산화물 반도체 또는 생략하여 OS라고 부를 수 있다. 또한, OS FET는 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
본 명세서 등에서는, 질소를 포함하는 금속 산화물도 금속 산화물이라고 부르는 경우가 있다. 또한, 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 하여도 좋다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치의 구조에 대하여 설명한다.
<표시 장치의 구성예>
도 1은 표시 장치(1000)의 구성예를 나타낸 블록도이다. 표시 장치(1000)는 표시 유닛(100), 터치 센서 유닛(200), 센서(441), 및 호스트 장치(440)를 포함한다. 특히, 표시 유닛(100)에 포함되는 컨트롤러 IC(integrated circuit)(400)의 자세한 사항에 대하여 나타낸다. 표시 유닛(100)은 표시 소자로서 액정 소자 및 발광 소자 등 중 하나를 포함하는 표시 유닛이다.
표시 유닛(100)은 컨트롤러 IC(400)에 더하여, 표시부(102), 게이트 드라이버(103), 레벨 시프터(104), 및 소스 드라이버 IC(111)를 포함한다. 또한, 표시 소자는 표시부(102)에 포함된다.
컨트롤러 IC(400)는 인터페이스(450), 프레임 메모리(451), 디코더(452), 센서 컨트롤러(453), 컨트롤러(454), 클록 생성 회로(455), 화상 처리부(460), 메모리(470), 타이밍 컨트롤러(473), 기억 회로(475), 및 터치 센서 컨트롤러(484)를 포함한다.
표시 유닛(100)에서, 소스 드라이버 IC(111) 및 컨트롤러 IC(400)는 COG(chip on glass)법에 의하여 표시 유닛(100)의 기재 위에 실장되는 것이 바람직하다. 또는, 소스 드라이버 IC(111) 및 컨트롤러 IC(400)는 COF(chip on film)법에 의하여 FPC(flexible printed circuit) 등 위에 실장되어도 좋다. 또한, 실시형태 4에서 자세히 설명하는 바와 같이, 레벨 시프터(104), 게이트 드라이버(103), 및 표시부(102) 각각은, OS 트랜지스터를 사용하여 상기 기재 위에 형성되는 것이 바람직하다.
호스트 장치(440)는, 계산 및 제어 등을 수행하는 컴퓨터이고, CPU(central processing unit) 및 메모리 등으로 구성된다. 호스트 장치(440)는 소프트웨어(447)를 포함하고, 소프트웨어(447)를 실행하기 위하여 상기 CPU 및 상기 메모리를 사용한다. 호스트 장치(440)에 제공할 수 있는 소프트웨어(447)의 예에는 인터넷 브라우저 및 영상을 재생하기 위한 소프트웨어가 포함된다. 본 발명의 일 형태의 표시 장치에서, 호스트 장치(440)의 소프트웨어(447)는 뉴럴 네트워크의 연산 처리를 수행하는 기능에 더하여, 뉴럴 네트워크의 지도 학습을 수행하는 기능을 갖는다. 뉴럴 네트워크의 지도 학습에 대하여 실시형태 2에서 설명하고, 본 발명의 일 형태의 표시 장치의 화상을 보정하는 동작에 대해서는 실시형태 3에서 설명한다.
컨트롤러 IC(400)와 호스트 장치(440) 사이의 통신은 인터페이스(450)를 통하여 수행된다. 화상 데이터 및 다양한 제어 신호 등은 호스트 장치(440)로부터 컨트롤러 IC(400)로 전송된다. 터치 센서 컨트롤러(484)에 의하여 얻어진 터치 위치 등의 정보는, 컨트롤러 IC(400)로부터 호스트 장치(440)로 전송된다. 또한, 컨트롤러 IC(400)에 포함되는 어느 회로를 사용할지는, 예를 들어 호스트 장치(440)의 규격 및 표시 유닛(100)의 사양 등에 따라, 적절히 결정된다.
센서(441)는 복수 종류의 센서를 포함한다. 도 1에 나타낸 구성예에서, 센서(441)는 광 센서(443), 개폐 센서(444), 및 가속도 센서(446)를 포함한다. 센서(441)는 컨트롤러 IC(400)와 전기적으로 접속된다.
터치 센서 유닛(200)은 검지 회로(212), TS 드라이버 IC(211), 및 센서 어레이(202)를 포함한다. 본 명세서에서는, 검지 회로(212) 및 TS 드라이버 IC(211)를 통틀어 주변 회로(215)라고 부른다. 터치 센서 유닛(200)의 기능으로서, 센서 어레이(202)에 입력되는, 터치, 플릭, 또는 멀티 터치 등의 사용자의 손가락의 움직임은 주변 회로(215)에 의하여 검지되고 컨트롤러 IC(400)의 터치 센서 컨트롤러(484)로 전송된다.
주변 회로(215)는 COG법에 의하여 터치 센서 유닛(200)의 기재 위에 실장되는 것이 바람직하다. 또는, 주변 회로(215)는 COF법에 의하여 FPC 등 위에 실장되어도 좋다.
다음으로, 컨트롤러 IC(400)에 대하여 설명한다.
프레임 메모리(451)는 컨트롤러 IC(400)에 입력된 화상 데이터를 저장하기 위한 메모리이다. 압축된 화상 데이터가 호스트 장치(440)로부터 전송되는 경우, 프레임 메모리(451)는 압축된 화상 데이터를 저장할 수 있다. 디코더(452)는 압축된 화상 데이터의 압축을 풀기 위한 회로이다. 화상 데이터의 압축을 풀 필요가 없는 경우, 디코더(452)에서 처리를 수행하지 않는다. 또는, 디코더(452)는 프레임 메모리(451)와 인터페이스(450) 사이에 제공될 수 있다.
화상 처리부(460)는 화상 데이터에 다양한 종류의 화상 처리를 수행하는 기능을 갖는다. 예를 들어, 화상 처리부(460)는 감마 보정 회로(461), 조광(dimming) 회로(462), 조색(toning) 회로(463), 및 데이터 처리 회로(465)를 포함한다.
화상 처리부(460)에서 처리된 화상 데이터는 메모리(470)를 통하여 도 1의 소스 드라이버 IC(111)에 출력된다. 메모리(470)는 화상 데이터를 일시적으로 저장하기 위한 메모리이고, 라인 버퍼라고 불리는 경우가 있다. 소스 드라이버 IC(111)는 입력된 화상 데이터를 처리하고 표시부(102)의 소스선에 화상 데이터를 기록하는 기능을 갖는다.
타이밍 컨트롤러(473)는 소스 드라이버 IC(111), 터치 센서 컨트롤러(484), 및 표시 유닛(100)의 게이트 드라이버(103)에서 사용되는 타이밍 신호를 생성하는 기능을 갖는다. 도 1의 구성예에서는, 게이트 드라이버(103)에 입력되는 타이밍 신호의 레벨이 표시 유닛(100)에서의 레벨 시프터(104)에 의하여 시프트된 다음에, 신호가 게이트 드라이버(103)로 전송된다. 게이트 드라이버(103)는 표시부(102)에서의 화소를 선택하는 기능을 갖는다.
터치 센서 컨트롤러(484)는 도 1의 터치 센서 유닛(200)의 TS 드라이버 IC(211) 및 검지 회로(212)를 제어하는 기능을 갖는다. 검지 회로(212)에서 판독된 터치 정보를 포함하는 신호는 터치 센서 컨트롤러(484)에서 처리되고, 인터페이스(450)를 통하여 호스트 장치(440)로 전송된다. 호스트 장치(440)는 터치 정보를 반영한 화상 데이터를 생성하고, 그 화상 데이터를 컨트롤러 IC(400)로 전송한다. 또한, 컨트롤러 IC(400)는 화상 데이터에 터치 정보를 반영할 수 있다.
클록 생성 회로(455)는 컨트롤러 IC(400)에서 사용되는 클록 신호를 생성하는 기능을 갖는다. 컨트롤러(454)는 인터페이스(450)를 통하여 호스트 장치(440)로부터 전송된 다양한 제어 신호를 처리하고, 컨트롤러 IC(400) 내의 다양한 회로를 제어하는 기능을 갖는다.
컨트롤러(454)는 컨트롤러 IC(400) 내의 영역(490)에서의 회로로의 전원 공급을 제어하는 기능도 갖는다. 이하, 사용되지 않는 회로로의 전원 공급을 일시적으로 정지하는 것을 파워 게이팅이라고 한다. 또한, 파워 게이팅이 수행되는 회로는 영역(490)에서의 회로에 한정되지 않는다. 예를 들어, 파워 게이팅은 게이트 드라이버(103), 레벨 시프터(104), 소스 드라이버 IC(111), 및 표시부(102)에 대하여 수행되어도 좋다.
특히, 표시부(102)가 OS 트랜지스터를 포함하는 경우, OS 트랜지스터의 오프 상태 전류는 매우 낮기 때문에, 오랫동안 표시 소자에 화상 데이터를 저장할 수 있다. 바꿔 말하면, 정지 화상을 표시하는 경우에는 화상 데이터의 리프레시 동작을 반드시 수행할 필요는 없기 때문에, 표시 유닛(100)의 소정의 회로에 대하여 파워 게이팅을 수행할 수 있다. 본 명세서에서는, 이러한 동작을 아이들링(idling) 스톱(IDS라고도 함) 구동이라고 한다.
기억 회로(475)는 컨트롤러 IC(400)의 동작에 사용되는 데이터를 저장한다. 기억 회로(475)에 저장되는 데이터에는, 화상 처리부(460)에서 보정 처리를 수행하기 위하여 사용되는 파라미터, 및 타이밍 컨트롤러(473)에서 각종 타이밍 신호의 파형을 생성하기 위하여 사용되는 파라미터 등이 포함된다. 기억 회로(475)에는 복수의 레지스터를 포함하는 스캔 체인 레지스터가 제공된다.
센서 컨트롤러(453)는 광 센서(443)와 전기적으로 접속된다. 광 센서(443)는 외광(445)을 검지하고, 검지 신호를 생성한다. 센서 컨트롤러(453)는 검지 신호에 기초하여 제어 신호를 생성한다. 센서 컨트롤러(453)에서 생성되는 제어 신호는 예를 들어 컨트롤러(454)에 출력된다. 또한, 광 센서(443)를 반드시 제공할 필요는 없다.
가속도 센서(446)는 센서 컨트롤러(453)와 전기적으로 접속된다. 가속도 센서(446)는 컨트롤러 IC(400)를 포함하는 표시 유닛(100)의 기울기를 판정하고, 그 정보를 포함하는 전기 신호를 생성하는 기능을 갖는다. 예를 들어, 센서 컨트롤러(453)는 기울기에 대한 정보의 신호를 수신하는 경우에 제어 신호를 생성한다. 예를 들어, 상기 제어 신호는 컨트롤러(454)에 출력된다. 또한, 기울기를 판정하는 모듈은 가속도 센서(446)에 한정되지 않고, 예를 들어 자이로스코프 센서를 사용하여도 좋다.
또한, 표시 장치(1000)가 폴더블 전자 기기에 포함되는 경우에 효과적인 개폐 센서(444)는, 센서 컨트롤러(453)와 전기적으로 접속된다. 상기 전자 기기가 접혀 있고 표시 장치(1000)가 사용되지 않는 경우, 개폐 센서(444)가 센서 컨트롤러(453)에 신호를 송신함으로써, 컨트롤러 IC(400)의 회로 등의 파워 게이팅이 수행된다. 전자 기기가 폴더블형이 아닌 경우, 표시 장치(1000)는 개폐 센서(444)를 반드시 포함할 필요는 없다.
조광 회로(462)는 표시부(102)에 표시되는 화상 데이터의 밝기(휘도라고도 부름)를 조정하는 기능을 갖는다. 여기서, 조정은 조광 또는 조광 처리라고 할 수 있다. 특히, 조광 처리는 광 센서(443)와 조합하여 수행할 수 있다. 이 경우, 광 센서(443) 및 센서 컨트롤러(453)를 사용하여 측정을 수행한다. 표시부(102)에 표시되는 화상 데이터의 휘도는 외광(445)의 밝기에 따라 조정할 수 있다.
조색 회로(463)는 표시부(102)에 표시되는 화상 데이터의 색(색조라고도 부름)을 보정할 수 있다. 여기서는, 상기 보정을 조색 또는 조색 처리라고 한다.
데이터 처리 회로(465)는 사용자의 기호에 따라, 표시부(102)의 휘도 및 색조를 최적화하는 기능을 갖는다. 또한, 데이터 처리 회로(465)는 나중에 설명하는 뉴럴 네트워크를 구성하는 하드웨어를 포함하고, 지도 학습을 수행하는 기능을 가져도 좋다. 또한, 데이터 처리 회로(465)는 뉴럴 네트워크의 하드웨어로서, 적화 연산 회로(465a)를 포함한다.
호스트 장치(440)의 소프트웨어(447)의 뉴럴 네트워크에서는, 광 센서(443)에 의하여 측정되는 외광의 데이터 및 가속도 센서(446)에 의하여 측정되는 기울기의 데이터를 학습 데이터로 간주하고, 사용자가 선호하는 휘도 및 색조의 설정을 교사 데이터로 간주한다. 또한, 소프트웨어(447)의 뉴럴 네트워크에서는, 학습 데이터와 교사 데이터를 사용하여 학습이 수행됨으로써, 파라미터(가중 계수라고 부르는 경우가 있음)가 얻어진다. 다음으로, 데이터 처리 회로(465)의 뉴럴 네트워크에서는, 광 센서(443)에 의하여 측정되는 외광의 데이터 및 가속도 센서(446)에 의하여 측정되는 기울기의 데이터를 입력 데이터로서 입력하고, 소프트웨어(447)에서의 학습을 통하여 얻어진 파라미터를 사용하여 연산 처리를 수행함으로써, 사용자가 선호하는 휘도 및 색조에 대응하는 설정값을 얻을 수 있다.
데이터 처리 회로(465)의 하드웨어에 구성되는 뉴럴 네트워크의 구성은 호스트 장치(440)의 소프트웨어(447)에 구성되는 뉴럴 네트워크의 구성과 호환된다. 예를 들어, 각 뉴럴 네트워크가 계층형 퍼셉트론 뉴럴 네트워크인 경우, 데이터 처리 회로(465)의 뉴럴 네트워크의 층의 수는, 소프트웨어(447)의 뉴럴 네트워크의 층의 수와 동등하다. 또한, 데이터 처리 회로(465)의 뉴럴 네트워크의 각 층에서의 뉴런의 수는, 소프트웨어(447)의 뉴럴 네트워크의 각 층에서의 뉴런의 수와 동등하다.
화상 처리부(460)는 표시 유닛(100)의 사양에 따라, RGB-RGBW 변환 회로 등, 다른 처리 회로를 포함할 수 있다. RGB-RGBW 변환 회로는, RGB(적색, 녹색, 및 청색)의 화상 데이터를 RGBW(적색, 녹색, 청색, 및 백색)의 화상 신호로 변환하는 기능을 갖는다. 즉, 표시 유닛(100)이 RGBW의 4개의 색의 화소를 포함하는 경우, 화상 데이터 내의 백색(W) 성분을 백색(W) 화소를 사용하여 표시함으로써, 소비전력을 저감할 수 있다. 또한, 표시 유닛(100)이 RGBY의 4개의 색의 화소를 포함하는 경우, 예를 들어 RGB-RGBY(적색, 녹색, 청색, 및 황색) 변환 회로를 사용할 수 있다.
<파라미터>
감마 보정, 조광, 또는 조색 등의 화상 보정 처리는 입력의 화상 데이터 X에 대하여 출력의 보정 데이터 Y를 생성하는 처리에 상당한다. 화상 처리부(460)가 사용하는 파라미터는 화상 데이터 X를 보정 데이터 Y로 변환하기 위한 파라미터이다.
파라미터의 설정 방식으로서는 테이블 방식 및 함수 근사 방식이 있다. 도 2의 (A)에서 설명하는 테이블 방식에서는, 화상 데이터 Xn에 대하여 보정 데이터 Yn을 파라미터로서 테이블에 저장한다. 테이블 방식에서는, 상기 테이블에 대응하는 파라미터를 저장하는 레지스터가 다수 필요하지만, 자유도 높게 보정할 수 있다. 한편, 미리 경험적으로 화상 데이터 X에 대한 보정 데이터 Y를 결정할 수 있는 경우에는, 도 2의 (B)에서 나타낸 바와 같이, 함수 근사 방식을 채용하는 것이 유효하다. 또한, a1, a2, 및 b2 등은 파라미터이다. 여기서, 구간마다 선형 근사를 수행하는 방식을 나타내었지만, 비선형 함수로 근사를 수행하는 방식을 채용할 수 있다. 함수 근사 방식에서는, 자유도 낮게 보정이 수행되지만, 함수를 정의하는 파라미터를 저장하는 레지스터의 수를 적게 할 수 있다.
타이밍 컨트롤러(473)가 사용하는 파라미터는 도 2의 (C)에서 설명되는 바와 같이 타이밍 컨트롤러(473)의 생성 신호가 기준 신호에 대하여 저레벨 전위 "L"(또는 고레벨 전위 "H")이 되는 타이밍을 나타낸다. 파라미터(Ra(또는 Rb))는, 기준 신호에 대하여 파라미터가 "L"(또는 "H")이 되는 타이밍에 대응하는 클록 사이클의 수를 나타낸다.
보정을 위한 상기 파라미터를 기억 회로(475)에 저장할 수 있다. 기억 회로(475)에 저장할 수 있는 다른 파라미터는, 나중에 설명하는 도 6에서의 EL 보정 회로(464)의 데이터, 사용자에 의하여 설정된 표시 유닛(100)의 휘도, 색조, 및 에너지 절약의 설정(표시를 어둡게 하거나, 또는 표시를 오프로 할 때까지의 시간), 및 터치 센서 컨트롤러(484)의 감도 등을 포함한다.
<파워 게이팅>
호스트 장치(440)로부터 전송된 화상 데이터에 변화가 없는 경우, 컨트롤러(454)는 컨트롤러 IC(400) 내의 일부 회로에 대하여 파워 게이팅을 수행할 수 있다. 구체적으로는 예를 들어, 파워 게이팅이 수행되는 회로는 영역(490) 내의 회로(프레임 메모리(451), 디코더(452), 화상 처리부(460), 메모리(470), 타이밍 컨트롤러(473), 및 기억 회로(475))이다. 화상 데이터에 변화가 없는 것을 나타내는 제어 신호를 호스트 장치(440)로부터 컨트롤러 IC(400)로 전송하고, 컨트롤러(454)에 의하여 검출한 경우에 파워 게이팅을 수행할 수 있다.
파워 게이팅이 수행되는 회로는 컨트롤러 IC(400)의 회로에 한정되지 않는다. 예를 들어, 소스 드라이버 IC(111), 레벨 시프터(104), 및 게이트 드라이버(103) 등에 대하여, 파워 게이팅을 수행하여도 좋다.
영역(490) 내의 회로는 화상 데이터에 관한 회로와, 표시 유닛(100)을 구동하기 위한 회로이므로, 화상 데이터에 변화가 없는 경우에는 영역(490) 내의 회로를 일시적으로 정지할 수 있다. 또한, 화상 데이터에 변화가 없는 경우에도, 표시부(102)의 화소에 사용되는 트랜지스터가 데이터를 저장할 수 있는 시간(아이들링 스톱을 위한 시간)을 고려하여도 좋다. 또한, 액정 소자가 표시부(102)의 화소의 반사 소자로서 사용되는 경우, 액정 소자의 잔상(burn-in)을 방지하기 위하여 수행되는 반전 구동을 위한 시간을 고려하여도 좋다.
예를 들어, 컨트롤러(454)는 타이머 기능을 내장함으로써, 타이머로 측정한 시간에 기초하여, 영역(490) 내의 회로로의 전원 공급을 재개하는 타이밍을 결정하여도 좋다. 또한, 프레임 메모리(451) 또는 메모리(470)에 화상 데이터를 미리 저장하고, 상기 화상 데이터를 반전 구동 시에 표시부(102)에 공급하는 것이 가능하다. 이러한 구성에 의하여, 호스트 장치(440)로부터 화상 데이터를 전송하지 않고 반전 구동을 수행할 수 있다. 따라서, 호스트 장치(440)로부터 전송되는 데이터양을 저감시킬 수 있고, 컨트롤러 IC(400)의 소비전력을 저감시킬 수 있다.
프레임 메모리(451) 및 기억 회로(475)의 구체적인 회로 구성에 대하여 이하에서 설명한다. 또한, 파워 게이팅할 수 있는 회로는 여기서 설명한 영역(490) 내의 회로, 센서 컨트롤러(453), 및 터치 센서 컨트롤러(484) 등에 한정되지 않는다. 컨트롤러 IC(400)의 구성, 호스트 장치(440)의 규격, 및 표시 유닛(100)의 사양 등에 따라 다양한 조합을 생각할 수 있다.
<프레임 메모리(451)>
도 3의 (A)는 프레임 메모리(451)의 구성예를 도시한 것이다. 프레임 메모리(451)는 제어부(502), 셀 어레이(503), 및 주변 회로(508)를 포함한다. 주변 회로(508)는 감지 증폭기 회로(504), 드라이버(505), 메인 증폭기(506), 및 입출력 회로(507)를 포함한다.
제어부(502)는 프레임 메모리(451)를 제어하는 기능을 갖는다. 예를 들어, 제어부(502)는 드라이버(505), 메인 증폭기(506), 및 입출력 회로(507)를 제어한다.
드라이버(505)는 복수의 배선(WL 및 CSEL)과 전기적으로 접속된다. 드라이버(505)는 복수의 배선(WL 및 CSEL)에 출력되는 신호를 생성한다.
셀 어레이(503)는 복수의 메모리 셀(509)을 포함한다. 메모리 셀(509)은 배선(WL, LBL(또는 LBLB), 및 BGL)과 전기적으로 접속된다. 배선(WL)은 워드선이고, 배선(LBL 및 LBLB)은 로컬 비트선이고, 배선(BGL)은 나중에 설명하는 트랜지스터(MW1)의 백 게이트의 전위를 인가하는 배선이다. 도 3의 (A)의 예에서 셀 어레이(503)의 구성에는 폴디드 비트선 방식(folded-bit-line method)이 채용되지만, 오픈 비트선 방식(open-bit-line method)이 채용될 수도 있다.
도 3의 (B)는 메모리 셀(509)의 구성예를 도시한 것이다. 메모리 셀(509)은 트랜지스터(MW1) 및 용량 소자(CS1)를 포함한다. 메모리 셀(509)은 DRAM(dynamic random access memory)의 메모리 셀과 비슷한 회로 구성을 갖는다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터는 오프 상태 전류가 매우 낮기 때문에, OS 트랜지스터를 사용하여 메모리 셀(509)을 형성함으로써 용량 소자(CS1)로부터의 전하의 누설을 억제할 수 있다. 따라서, 프레임 메모리(451)의 리프레시 동작의 빈도를 저감할 수 있다 왜냐하면. 전원 공급이 정지되어도 프레임 메모리(451)는 화상 데이터를 오랫동안 유지할 수 있다. 또한, 전압(Vbg_w1)을 음의 전압으로 설정함으로써 트랜지스터(MW1)의 문턱 전압을 양의 전위 측으로 시프트할 수 있기 때문에, 메모리 셀(509)의 유지 시간을 늘릴 수 있다.
여기서, 오프 상태 전류란 오프 상태에서 트랜지스터의 소스와 드레인 사이를 흐르는 전류를 말한다. n채널 트랜지스터의 경우, 예를 들어, 트랜지스터의 문턱 전압이 0V 내지 2V 정도라면, 소스에 대한 게이트의 전입이 음일 때 소스와 드레인 사이를 흐르는 전류를 오프 상태 전류라고 할 수 있다. 매우 낮은 오프 상태 전류는 예를 들어, 채널 폭 1μm당 오프 상태 전류가 100zA(z는 젭토를 나타내고, 10-21의 인수(factor)를 나타냄) 이하인 것을 의미한다. 오프 상태 전류는 가능한 한 낮은 것이 바람직하기 때문에, 정규화된 오프 상태 전류는 10zA/μm 이하 또는 1zA/μm 이하가 바람직하고, 10yA/μm(y는 욕토를 나타내고, 10-24의 인수를 나타냄) 이하가 더 바람직하다.
OS 트랜지스터의 채널 형성 영역의 금속 산화물(산화물 반도체)은 밴드 갭이 3.0eV 이상이기 때문에, OS 트랜지스터는 열 여기로 인한 누설 전류가 낮고, 상술한 바와 같이 오프 상태 전류가 매우 낮다. 채널 형성 영역의 금속 산화물은 인듐(In) 및 아연(Zn) 중 적어도 하나를 포함하는 것이 바람직하다. 이러한 금속 산화물의 대표적인 예에는 In-M-Zn 산화물(M은 예를 들어 Al, Ga, Y, 또는 Sn임)이 포함된다. 전자 공여체로서 기능하는 수분 또는 수소 등의 불순물을 저감하고, 산소 결손도 저감함으로써, i형(진성) 또는 실질적으로 i형의 산화물 반도체를 얻을 수 있다. 이러한 금속 산화물은 고순도화된 금속 산화물이라고 할 수 있다. 예를 들어 고순도화된 금속 산화물을 사용함으로써, 채널 폭으로 정규화된 OS 트랜지스터의 오프 상태 전류를 수yA/μm 내지 수zA/μm 정도로 낮게 할 수 있다.
셀 어레이(503)에 포함되는 복수의 메모리 셀(509)의 트랜지스터(MW1)는 OS 트랜지스터이기 때문에, 예를 들어 실리콘 웨이퍼 위에 형성된 Si 트랜지스터는 다른 회로의 트랜지스터로서 사용될 수 있다. 그 결과, 셀 어레이(503)는 감지 증폭기 회로(504) 위에 적층될 수 있다. 따라서, 프레임 메모리(451)의 회로 면적을 축소할 수 있어, 컨트롤러 IC(400)가 소형화된다.
셀 어레이(503)는 감지 증폭기 회로(504) 위에 적층된다. 감지 증폭기 회로(504)는 복수의 감지 증폭기(SA)를 포함한다. 감지 증폭기(SA)는 인접되는 배선(LBL 및 LBLB)(한 쌍의 로컬 비트선), 배선(GBL 및 GBLB)(한 쌍의 글로벌 비트선), 및 복수의 배선(CSEL)과 전기적으로 접속된다. 감지 증폭기(SA)는 배선(LBL와 LBLB)의 전위차를 증폭하는 기능을 갖는다.
감지 증폭기 회로(504)에서 하나의 배선(GBL)은 4개의 배선(LBL)에 제공되고, 하나의 배선(GBLB)은 4개의 배선(LBLB)에 제공된다. 그러나, 감지 증폭기 회로(504)의 구성은 도 3의 (A)의 구성예에 한정되지 않는다.
메인 증폭기(506)는 감지 증폭기 회로(504) 및 입출력 회로(507)와 접속된다. 메인 증폭기(506)는 배선(GBL과 GBLB)의 전위차를 증폭하는 기능을 갖는다. 메인 증폭기(506)는 반드시 제공될 필요는 없다.
입출력 회로(507)는 기록 데이터에 대응하는 전위를 배선(GBL 및 GBLB) 또는 메인 증폭기(506)에 출력하는 기능, 및 배선(GBL 및 GBLB)의 전위 또는 메인 증폭기(506)의 출력 전위를 판독하고 이 전위를 데이터로서 외부에 출력하는 기능을 갖는다. 배선(CSEL)의 신호에 따라, 데이터를 판독하는 감지 증폭기(SA) 및 데이터를 기록하는 감지 증폭기(SA)를 선택할 수 있다. 그 결과, 입출력 회로(507)에는 멀티플렉서 등의 선택 회로를 제공할 필요가 없다. 따라서, 입출력 회로(507)는 회로 구성을 간략화할 수 있고, 점유 면적을 작게 할 수 있다.
<기억 회로(475)>
도 4는 기억 회로(475)의 구성예를 도시한 블록도이다. 기억 회로(475)는 스캔 체인 레지스터부(475A) 및 레지스터부(475B)를 포함한다. 스캔 체인 레지스터부(475A)는 복수의 레지스터(430)를 포함한다. 스캔 체인 레지스터는 복수의 레지스터(430)에 의하여 형성된다. 레지스터부(475B)는 복수의 레지스터(431)를 포함한다.
레지스터(430)는 전원 공급이 정지되어도 데이터를 잃지 않는 비휘발성 레지스터이다. 여기서는 비휘발화하기 위하여, 레지스터(430)에는 OS 트랜지스터를 포함하는 유지 회로가 제공된다.
다른 쪽의 레지스터(431)는 휘발성 레지스터이다. 레지스터(431)의 회로 구성에 특별한 한정은 없고, 데이터를 저장할 수 있기만 하면 래치 회로 또는 플립플롭 회로 등이 사용된다. 화상 처리부(460) 및 타이밍 컨트롤러(473)는 레지스터부(475B)에 액세스하고, 대응하는 레지스터(431)로부터 데이터를 취득한다. 또는 화상 처리부(460) 및 타이밍 컨트롤러(473)의 처리 내용은 레지스터부(475B)로부터 공급되는 데이터에 따라 제어된다.
기억 회로(475)에 저장된 데이터를 갱신하기 위해서는, 우선 스캔 체인 레지스터부(475A)의 데이터를 변경한다. 스캔 체인 레지스터부(475A)의 데이터의 변경은, 스캔 체인 레지스터부(475A)에 클록 신호 및 덮어 쓰기 위한 데이터를 입력함으로써 수행할 수 있다. 덮어 쓰기 위한 데이터가 클록 신호의 주파수에 따라 순차적으로 입력(Scan In)됨으로써, 덮어 쓰기 위한 데이터를 각 레지스터(430)에 저장할 수 있다. 또한, 도 4는 마지막 단의 레지스터(430)로부터 데이터가 출력(Scan Out)되는 상태를 도시한 것이다. 스캔 체인 레지스터부(475A)의 레지스터(430)의 데이터가 재기록된 후, 데이터는 레지스터부(475B)의 레지스터(431)로 동시에 로드된다.
이에 의하여, 화상 처리부(460) 및 타이밍 컨트롤러(473) 등은 동시에 갱신된 데이터를 사용하여 각종 처리를 수행할 수 있다. 데이터의 갱신에서 동시성이 유지될 수 있기 때문에 컨트롤러 IC(400)의 동작을 안정시킬 수 있다. 스캔 체인 레지스터부(475A) 및 레지스터부(475B)를 제공함으로써, 화상 처리부(460) 및 타이밍 컨트롤러(473)의 동작 중에도 스캔 체인 레지스터부(475A)의 데이터를 갱신할 수 있다.
컨트롤러 IC(400)에서 파워 게이팅이 수행될 때에는, 레지스터(430)의 유지 회로에서 데이터가 저장(세이브)된 후에 전원 공급이 정지된다. 전원이 복원된 후, 레지스터(430)의 데이터가 레지스터(431)에 복원(로드)되고 나서 통상 동작이 재개된다. 또한, 레지스터(430)에 저장되는 데이터와 레지스터(431)에 저장되는 데이터가 서로 정합하지 않는 경우에는, 레지스터(431)의 데이터를 레지스터(430)에 세이브하고 나서, 레지스터(430)의 유지 회로에 다시 데이터를 저장하는 것이 바람직하다. 예를 들어, 스캔 체인 레지스터부(475A)에 갱신 데이터가 삽입되는 동안, 데이터는 서로 정합되지 않는다.
도 5는 레지스터(430) 및 레지스터(431)의 회로 구성의 예를 도시한 것이다. 도 5는 스캔 체인 레지스터부(475A)의 2개의 레지스터(430) 및 대응하는 2개의 레지스터(431)를 도시한 것이다.
레지스터(430)는 유지 회로(57), 실렉터(58), 및 플립플롭 회로(59)를 포함한다. 실렉터(58) 및 플립플롭 회로(59)는 스캔 플립플롭 회로를 형성한다.
신호(SAVE2) 및 신호(LOAD2)는 유지 회로(57)에 입력된다. 유지 회로(57)는 트랜지스터(Tr41 내지 Tr46) 및 용량 소자(C41 및 C42)를 포함한다. 각 트랜지스터(Tr41 및 Tr42)는 OS 트랜지스터이다. 트랜지스터(Tr41 및 Tr42)는 각각 메모리 셀(509)의 트랜지스터(MW1)(도 3의 (B) 참조)와 비슷한, 백 게이트를 갖는 OS 트랜지스터이어도 좋다.
트랜지스터(Tr41), 트랜지스터(Tr43), 트랜지스터(Tr44), 및 용량 소자(C41)에 의하여 3트랜지스터형 게인 셀이 형성된다. 마찬가지로 트랜지스터(Tr42), 트랜지스터(Tr45), 트랜지스터(Tr46), 및 용량 소자(C42)에 의하여 3트랜지스터형 게인 셀이 형성된다. 2개의 게인 셀은 플립플롭 회로(59)에 유지된 상보 데이터를 저장한다. 트랜지스터(Tr41) 및 트랜지스터(Tr42)는 OS 트랜지스터이기 때문에 유지 회로(57)는 전원 공급이 정지되어도 데이터를 오랫동안 유지할 수 있다. 레지스터(430)에서 트랜지스터(Tr41) 및 트랜지스터(Tr42) 이외의 트랜지스터는 Si 트랜지스터를 사용하여 형성되어도 좋다.
유지 회로(57)는 플립플롭 회로(59)에서 유지된 상보 데이터를 신호(SAVE2)에 응하여 저장하고, 플립플롭 회로(59)에서 유지된 데이터를 신호(LOAD2)에 응하여 로드한다.
실렉터(58)의 출력 단자는 플립플롭 회로(59)의 입력 단자와 전기적으로 접속되고, 레지스터(431)의 입력 단자는 데이터 출력 단자와 전기적으로 접속된다. 플립플롭 회로(59)는 인버터(60), 인버터(61), 인버터(62), 인버터(63), 인버터(64), 인버터(65), 아날로그 스위치(67), 및 아날로그 스위치(68)를 포함한다. 아날로그 스위치(67) 및 아날로그 스위치(68) 각각의 온 또는 오프 상태는 스캔 클록 신호에 의하여 제어된다. 플립플롭 회로(59)는 도 5의 회로 구성에 한정되지 않고, 다양한 플립플롭 회로(59)를 채용할 수 있다.
레지스터(431)의 출력 단자는 실렉터(58)의 2개의 입력 단자 중 한쪽과 전기적으로 접속되고, 전단의 플립플롭 회로(59)의 출력 단자는 실렉터(58)의 다른 쪽 입력 단자와 전기적으로 접속된다. 또한, 데이터는 스캔 체인 레지스터부(475A)의 첫 번째 단의 실렉터(58)의 입력 단자에 기억 회로(475)의 외부로부터 입력된다. 실렉터(58)는 신호(SAVE1)에 따라, 2개의 입력 단자 중 한쪽으로부터 출력 단자에 신호를 출력한다. 구체적으로는, 실렉터(58)는 전단의 플립플롭 회로(59)로부터 전송되는 데이터 또는 레지스터(431)로부터 전송되는 데이터를 선택하고, 선택된 데이터를 플립플롭 회로(59)에 입력하는 기능을 갖는다.
레지스터(431)는 인버터(71), 인버터(72), 인버터(73), 클록드 인버터(74), 아날로그 스위치(75), 및 버퍼(76)를 포함한다. 레지스터(431)는 신호(LOAD1)에 기초하여 플립플롭 회로(59)의 데이터를 로드한다. 다음으로, 로드된 데이터를 단자(Q1) 및 단자(Q2)로부터 출력한다. 레지스터(431)의 트랜지스터는 Si 트랜지스터를 사용하여 형성하여도 좋다.
<표시 장치의 다른 구성예>
표시 장치(1000)와 상이한 표시 장치의 구성예에 대하여 이하에서 설명한다.
도 6은 표시 장치(1000A)의 구성예를 도시한 블록도이다. 표시 장치(1000A)는 표시 유닛(100A), 터치 센서 유닛(200), 센서(441), 및 호스트 장치(440)를 포함한다. 특히, 표시 유닛(100A)에 포함되는 컨트롤러 IC(400A)의 자세한 사항에 대하여 나타낸다. 또한, 표시 장치(1000A)는 하이브리드 표시 장치이기 때문에, 표시 유닛(100A)은 표시 소자로서 반사 소자 및 발광 소자를 포함한다.
표시 유닛(100A)은 컨트롤러 IC(400A)에 더하여, 표시부(106), 게이트 드라이버(103a), 게이트 드라이버(103b), 레벨 시프터(104a), 레벨 시프터(104b), 및 소스 드라이버 IC(111)를 포함한다. 표시 소자인 반사 소자 및 표시 소자는 표시부(106)에 포함된다.
컨트롤러 IC(400A)는 컨트롤러 IC(400)의 변형예이다. 따라서, 본 명세서에서는 컨트롤러 IC(400A)의 설명으로서, 컨트롤러 IC(400)와 상이한 부분에 대해서만 말하지만, 컨트롤러 IC(400)와 같은 부분의 설명은 생략한다.
표시 유닛(100A)에서는, COG법에 의하여 표시 유닛(100A)의 기재 위에 컨트롤러 IC(400A)를 실장하는 것이 바람직하다. 또는, 컨트롤러 IC(400A)는 COF법에 의하여 FPC 위 등에 실장되어도 좋다. 레벨 시프터(104a), 레벨 시프터(104b), 게이트 드라이버(103a), 게이트 드라이버(103b), 및 표시부(106) 각각은, 기재 위에 OS 트랜지스터를 사용하여 형성되는 것이 바람직하다. 자세한 사항에 대해서는, 실시형태 4에서 설명한다.
컨트롤러 IC(400A)는 영역(491)을 포함하고, 컨트롤러(454)는 영역(491) 내의 회로에 파워 게이팅을 수행하는 기능을 갖는다.
상술한 바와 같이, 표시 유닛(100A)은 하이브리드 표시 장치에 포함되는 표시 유닛이다. 따라서, 표시 유닛(100A)의 표시부(106)의 화소(10)는 표시 소자로서 반사 소자(10a) 및 발광 소자(10b)를 포함한다. 반사 소자(10a)는 반사광을 사용하여 표시부(106)에 화상을 표시하는 표시 소자이고, 예를 들어 액정 소자를 사용할 수 있다. 발광 소자(10b)는 표시부(106)에 자발광에 의하여 화상을 표시하는 표시 소자이고, 예를 들어 유기 EL 소자를 사용할 수 있다. 또한, 발광 소자(10b)는 유기 EL 소자에 한정되지 않는다. 예를 들어, 백라이트가 제공된 투과 액정 소자, LED, 또는 퀀텀닷(quantum dot)을 이용하는 표시 소자를 사용하여도 좋다. 이 경우, 액정 소자를 반사 소자(10a)로서 사용하고 유기 EL 소자를 발광 소자(10b)로서 사용하는 컨트롤러 IC(400A)에 대하여 설명한다.
상술한 바와 같이, 소스 드라이버 IC(111)는 COG법에 의하여 표시 유닛(100A)의 기재 위에 실장되는 것이 바람직하다. 또는, 소스 드라이버 IC(111)는 COF법에 의하여 FPC 등 위에 실장되어도 좋다. 도 6의 구성예에서는, 소스 드라이버 IC(111)는 소스 드라이버 IC(111a) 및 소스 드라이버 IC(111b)를 포함한다. 소스 드라이버 IC(111a)는 반사 소자(10a) 및 발광 소자(10b) 중 한쪽을 구동시키는 기능을 갖고, 소스 드라이버 IC(111b)는 반사 소자(10a) 및 발광 소자(10b) 중 다른 쪽을 구동시키는 기능을 갖는다. 표시부(106)의 소스 드라이버는, 2종류의 소스 드라이버 IC(111a 및 111b)를 사용하여 형성되지만, 소스 드라이버의 구성은 이에 한정되지 않는다. 예를 들어, 표시 유닛(100A)은 반사 소자(10a)를 구동시키기 위한 소스 드라이버 및 발광 소자(10b)를 구동시키기 위한 소스 드라이버를 구동시킬 수 있는 소스 드라이버 IC를 포함하여도 좋다.
실시형태 1에서 설명한 바와 같이, 게이트 드라이버(103a 및 103b)를 기재 위에 형성한다. 게이트 드라이버(103a)는 반사 소자(10a) 및 발광 소자(10b) 중 한쪽에 대하여 주사선을 구동하는 기능을 갖고, 게이트 드라이버(103b)는 반사 소자(10a) 및 발광 소자(10b) 중 다른 쪽에 대하여 주사선을 구동하는 기능을 갖는다. 표시부(106)의 2종류의 게이트 드라이버(게이트 드라이버(103a 및 103b))를 사용하지만, 게이트 드라이버의 구조는 이에 한정되지 않는다. 예를 들어, 표시 유닛(100A)은 반사 소자(10a) 및 발광 소자(10b)의 양쪽 모두를 구동할 수 있는 게이트 드라이버를 포함하여도 좋다.
표시 유닛(100A)은 발광 소자(10b)로서 유기 EL 소자를 포함하므로, EL 보정 회로(464)를 컨트롤러 IC(400A)의 화상 처리부(460)에 제공할 수 있다. 발광 소자(10b)를 흐르는 전류를 검출하기 위한 전류 검출 회로가 발광 소자(10b)를 구동시키기 위한 소스 드라이버 IC(111)(소스 드라이버 IC(111a) 또는 소스 드라이버 IC(111b))에 제공되는 경우에, EL 보정 회로(464)가 제공된다. EL 보정 회로(464)는 전류 검출 회로로부터 전송되는 신호에 기초하여, 발광 소자(10b)의 휘도를 조정하는 기능을 갖는다.
컨트롤러 IC(400A)에서는, 컨트롤러 IC(400)에서와 같이 센서 컨트롤러(453)를 광 센서(443)에 전기적으로 접속할 수 있다. 광 센서(443)는 외광(445)을 검지하고, 검지 신호를 생성한다. 센서 컨트롤러(453)는 검지 신호에 기초하여 제어 신호를 생성한다. 센서 컨트롤러(453)에서 생성되는 제어 신호는 예를 들어 컨트롤러(454)에 출력된다.
반사 소자(10a) 및 발광 소자(10b)가 같은 화상 데이터를 표시하는 경우, 화상 처리부(460)는 반사 소자(10a)가 표시하는 화상 데이터와 발광 소자(10b)가 표시하는 화상 데이터를 별도로 생성하는 기능을 갖는다. 이 경우, 광 센서(443) 및 센서 컨트롤러(453)를 사용하여 측정한 외광(445)의 밝기에 응하여, 반사 소자(10a)의 반사 강도 및 발광 소자(10b)의 발광 강도를 조정(조광 처리)할 수 있다.
날씨가 좋은 날의 낮에 야외에서 표시 유닛(100A)을 사용하는 경우, 반사 소자(10a)만으로 충분한 휘도를 얻을 수 있으면, 발광 소자(10b)를 발광시킬 필요는 없다. 이는, 발광 소자(10b)를 사용하여 표시를 수행하여도, 발광 소자(10b)로부터 방출되는 광의 강도를 초과하는 외광의 강도로 인하여, 양호한 표시를 얻을 수 없기 때문이다. 한편, 야간 또는 어두운 곳에서 표시 유닛(100A)을 사용하는 경우, 발광 소자(10b)를 발광시킴으로써 표시를 수행한다.
외광의 밝기에 응하여, 화상 처리부(460)는 반사 소자(10a)만이 표시를 하는 화상 데이터, 발광 소자(10b)만이 표시를 하는 화상 데이터, 또는 반사 소자(10a)와 발광 소자(10b)가 조합되어 표시를 하는 화상 데이터를 생성할 수 있다. 외광이 밝은 환경 또는 외광이 약한 환경에서도, 표시 유닛(100A)은 양호한 표시를 수행할 수 있다. 또한 외광이 밝은 환경에서는, 발광 소자(10b)를 발광시키지 않음으로써, 또는 발광 소자(10b)의 휘도를 저하시킴으로써, 표시 유닛(100A)의 소비전력을 저감시킬 수 있다.
반사 소자(10a)에 의한 표시에 발광 소자(10b)에 의한 표시를 조합시킴으로써, 색조를 보정할 수 있다. 이러한 색조 보정을 수행하기 위해서는, 광 센서(443) 및 센서 컨트롤러(453)에, 외광(445)의 색조를 측정하는 기능을 추가하여도 좋다. 예를 들어, 해 질 녘의 불그스름한 환경에서 표시 유닛(100)을 사용하는 경우, 반사 소자(10a)에 의한 표시만으로는, 청색(B) 성분 또는 녹색(G) 성분이 충분하지 않거나, 또는 상기 성분의 양쪽 모두가 충분하지 않기 때문에, 발광 소자(10b)를 발광시킴으로써 색조를 보정(교정(較正) 처리)할 수 있다.
반사 소자(10a) 및 발광 소자(10b)는 다른 화상 데이터를 표시할 수 있다. 일반적으로, 반사 소자로서 사용할 수 있는 액정 또는 전자 종이 등의 동작 속도는 느린 경우가 많다(그림을 표시하는 데 시간이 걸린다). 따라서, 반사 소자(10a)에 배경이 되는 정지 화상을 표시하고, 발광 소자(10b)에 움직이는 마우스 포인터 등을 표시할 수 있다. 정지 화상에 대해서는 상술한 IDS 구동을 수행하고, 동영상을 표시하기 위해서는 발광 소자(10b)를 발광시킴으로써, 표시 유닛(100A)은 원활한 동영상 표시와 소비전력의 저감을 동시에 달성할 수 있다. 이 경우, 프레임 메모리(451)에는 반사 소자(10a)에 표시되는 화상 데이터와 발광 소자(10b)에 표시되는 화상 데이터를 저장하는 영역이 제공되어도 좋다.
컨트롤러 IC(400A)에는 TS 드라이버 IC(211) 및 검지 회로(212) 중 한쪽 또는 양쪽이 제공되어도 좋다. 컨트롤러 IC(400)에 대해서도 마찬가지이다.
<동작예>
출하 전, 표시 유닛(100A)을 포함하는 표시 장치의 기동 시, 및 통상 동작 시의, 표시 유닛(100A)의 컨트롤러 IC(400A) 및 기억 회로(475)의 동작예에 대하여 따로따로 설명한다.
<<출하 전>>
출하 전에, 표시 유닛(100A)의 사양 등에 관한 파라미터를 기억 회로(475)에 저장한다. 이들 파라미터에는 예를 들어, 화소 수, 터치 센서 수, 타이밍 컨트롤러(473)에서 각종 타이밍 신호의 생성에 사용하는 파라미터, 그리고 소스 드라이버 IC(소스 드라이버 IC(111a) 또는 소스 드라이버 IC(111b))에 발광 소자(10b)를 통하여 흐르는 전류를 검출하는 전류 검출 회로가 제공되는 경우의 EL 보정 회로(464)의 보정 데이터가 포함된다. 기억 회로(475) 이외에, 전용 ROM을 제공하여 이들 파라미터를 저장하여도 좋다.
<<기동 시>>
표시 유닛(100A)을 포함하는 표시 장치의 기동 시, 호스트 장치(440)로부터 전송되는, 사용자 등에 의하여 설정되는 파라미터를 기억 회로(475)에 저장한다. 이들 파라미터는 예를 들어, 휘도, 색조, 터치 센서의 감도, 에너지 절약의 설정(표시를 어둡게 하거나 또는 표시를 오프로 하는 데 걸리는 시간), 및 감마 보정의 커브 또는 테이블 등을 포함한다. 또한, 기억 회로(475)에 파라미터를 저장하는 경우, 스캔 클록 신호 및 이 스캔 클록 신호와 동기하여 상기 파라미터에 상당하는 데이터가 컨트롤러(454)로부터 기억 회로(475)로 전송된다.
<<통상 동작>>
통상 동작은, 동영상 등을 표시하는 상태, 정지 화상을 표시하면서 IDS 구동을 수행할 수 있는 상태, 및 화상을 표시하지 않는 상태 등으로 분류될 수 있다. 동영상 등을 표시하는 상태에서는 화상 처리부(460) 및 타이밍 컨트롤러(473) 등이 동작하고 있지만, 스캔 체인 레지스터부(475A)에서 기억 회로(475)의 데이터만이 변경되므로, 화상 처리부(460) 등은 영향을 받지 않는다. 스캔 체인 레지스터부(475A)의 데이터가 변경된 후, 스캔 체인 레지스터부(475A)의 데이터를 레지스터부(475B)에 동시에 로드함으로써, 기억 회로(475)의 데이터 변경이 완료된다. 화상 처리부(460) 등의 동작은 상기 데이터에 대응한 동작으로 전환된다.
정지 화상을 표시하면서 IDS 구동을 수행할 수 있는 상태에서는, 기억 회로(475)는 영역(490) 내의 다른 회로와 비슷한 식으로, 파워 게이팅할 수 있다. 이 경우, 스캔 체인 레지스터부(475A)에 포함되는 레지스터(430) 내에서는, 파워 게이팅 전에, 플립플롭 회로(59)에서 유지되는 상보 데이터를 신호(SAVE2)에 응하여 유지 회로(57)에 저장한다.
유지 회로(57)에 유지된 데이터를 파워 게이팅으로부터 복원하기 위하여, 신호(LOAD2)에 응하여 플립플롭 회로(59)에서 데이터가 로드되고, 신호(LOAD1)에 응하여 레지스터(431)에서 플립플롭 회로(59)의 데이터가 로드된다. 이와 같이 하여, 파워 게이팅 전과 같은 상태에서, 기억 회로(475)의 데이터는 유효하게 된다. 또한, 기억 회로(475)가 파워 게이팅의 상태에 있어도, 호스트 장치(440)에 의하여 파라미터의 변경이 요구된 경우, 파워 게이팅을 해제함으로써, 기억 회로(475)의 파라미터를 변경할 수 있다.
화상을 표시하지 않는 상태에서는, 예를 들어, 영역(490) 내의 회로(기억 회로(475)를 포함함)는 파워 게이팅할 수 있다. 이 경우, 호스트 장치(440)의 동작도 정지될 수 있지만, 프레임 메모리(451) 및 기억 회로(475)는 비휘발성이므로, 이들의 데이터가 파워 게이팅으로부터 복원될 때, 호스트 장치(440)의 복원을 기다리지 않고, 프레임 메모리(451) 및 기억 회로(475)는 파워 게이팅 전의 표시(정지 화상)를 수행할 수 있다.
예를 들어, 개폐 센서(444)가 표시 유닛(100A)의 센서 컨트롤러(453)와 전기적으로 접속되는 구성을 생각한다. 특히, 폴더블 휴대 전화의 표시부에 상술한 구성을 갖는 표시 유닛(100A)을 적용한 경우, 개폐 센서(444)로부터의 신호에 의하여, 휴대 전화가 접히고 표시 유닛(100)의 표시면이 사용되지 않는 것이 검출되면, 영역(490) 내의 회로에 더하여, 센서 컨트롤러(453) 및 터치 센서 컨트롤러(484) 등을 파워 게이팅할 수 있다.
휴대 전화가 접혔을 때, 호스트 장치(440)의 규격에 따라 호스트 장치(440)의 동작이 정지되는 경우가 있다. 호스트 장치(440)의 동작이 정지되는 동안에 휴대 전화가 펼쳐져도, 프레임 메모리(451) 및 기억 회로(475)는 비휘발성이므로, 호스트 장치(440)로부터 화상 데이터 및 각종 제어 신호 등이 전송되기 전에, 프레임 메모리(451) 내의 화상 데이터를 표시할 수 있다.
이러한 식으로, 기억 회로(475)는 스캔 체인 레지스터부(475A) 및 레지스터부(475B)를 포함하고, 스캔 체인 레지스터부(475A)의 데이터를 변경하므로, 화상 처리부(460) 및 타이밍 컨트롤러(473) 등에 영향을 미치지 않고 데이터를 원활하게 변경할 수 있다. 스캔 체인 레지스터부(475A)의 각 레지스터(430)는 유지 회로(57)를 포함하고 파워 게이팅 상태로의 이행과 파워 게이팅 상태로부터의 복원을 원활하게 수행할 수 있다.
또한, 본 발명의 일 형태의 표시 장치의 구성은 도 1의 표시 장치(1000) 또는 도 6의 표시 장치(1000A)에 한정되지 않는다. 상황 또는 조건, 또는 필요에 따라, 도 1의 표시 장치(1000) 또는 도 6의 표시 장치(1000A)의 구성 요소를 적절히 선택할 수 있다. 예를 들어, 도 1의 표시 장치(1000) 또는 도 6의 표시 장치(1000A)를 폴더블 장치가 아닌 전자 기기의 표시 장치로서 사용하는 경우, 도 1의 표시 장치(1000) 또는 도 6의 표시 장치(1000A)에 개폐 센서(444)를 반드시 제공할 필요는 없다.
본 실시형태는 본 명세서의 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 설명한, 호스트 장치(440), 센서(441), 및 컨트롤러 IC(400 또는 400A)의 화상 처리부(460)를 사용하는, 화상의 보정 방법에 대하여 설명한다. 또한, 화상의 보정 방법에는, 뉴럴 네트워크를 사용한다.
뉴럴 네트워크는 생물학적 신경망을 본뜬 정보 처리 시스템이다. 뉴럴 네트워크를 이용함으로써 종래의 노이만 컴퓨터보다 성능이 높은 컴퓨터가 제공되는 것으로 기대되고 있고, 근년에는 전자 회로 위에 형성되는 뉴럴 네트워크에 대한 다양한 연구가 진행되고 있다.
뉴럴 네트워크에서는, 뉴런과 비슷한 유닛이 시냅스와 비슷한 유닛을 통하여 서로 접속되어 있다. 이 접속 강도를 변경함으로써, 다양한 입력 패턴이 학습되고, 패턴 인식 또는 연상 기억 등을 고속으로 수행할 수 있다.
예를 들어, 본 실시형태에서 설명하는 적화 연산 회로를 콘벌루션을 위한 특징 추출 필터, 또는 완전 연결 연산 회로로서 사용함으로써, CNN(convolutional neural network)을 사용하여 특징량을 추출할 수 있다. 또한, 특징 추출 필터의 가중 계수는 난수를 사용하여 설정할 수 있다.
<계층형 뉴럴 네트워크>
본 발명의 일 형태의 표시 장치에 사용할 수 있는 뉴럴 네트워크의 일종으로서 계층형 뉴럴 네트워크에 대하여 설명한다.
도 7은, 계층형 뉴럴 네트워크의 예를 나타낸 도면이다. 제 (k-1) 층(k는 2 이상의 정수(整數))은 P개(P는 1 이상의 정수)의 뉴런을 포함한다. 제 k 층은 Q개(Q는 1 이상의 정수)의 뉴런을 포함한다. 제 (k+1) 층은 R개(R는 1 이상의 정수)의 뉴런을 포함한다.
제 (k-1) 층의 제 p 뉴런(p는 1 이상 P 이하의 정수)의 출력 신호(z p ( k -1))와 가중 계수(w qp ( k ))의 곱은, 제 k 층의 제 q 뉴런(q는 1 이상 Q 이하의 정수)에 입력된다. 제 k 층의 제 q 뉴런의 출력 신호(z q ( k ))와 가중 계수(w rq ( k +1))의 곱은, 제 (k+1) 층의 제 r 뉴런(r는 1 이상 R 이하의 정수)에 입력된다. 제 (k+1) 층의 제 r 뉴런의 출력 신호는 z r (k+1)이다.
이 경우, 제 k 층의 제 q 뉴런에 입력되는 신호의 합계(uq ( k ))는 이하의 식으로 나타내어진다.
[식 1]
Figure 112019019042279-pct00001
제 k 층의 제 q 뉴런으로부터의 출력 신호(z q ( k ))는 이하의 식으로 나타내어진다.
[식 2]
Figure 112019019042279-pct00002
함수(f(u q ( k )))는 활성화 함수이다. 계단 함수, 선형 램프 함수, 또는 시그모이드 함수 등을 함수(f(u q ( k )))로서 사용할 수 있다. 식(D1)의 적화 연산은 나중에 설명하는 적화 연산 회로(반도체 장치(700))에 의하여 수행할 수 있다. 식(D2)은, 예를 들어 도 10의 (A)에 도시된 회로(771)에 의하여 계산할 수 있다.
또한, 활성화 함수는 모든 뉴런에서 같아도 좋고, 뉴런 간에서 상이하여도 좋다. 또한, 하나의 층에서의 활성화 함수는 다른 층에서의 활성화 함수와 같아도 좋고, 상이하여도 좋다.
여기서는, 도 8에 나타낸 총 L개(여기서, L은 3 이상의 정수)의 층을 포함하는 계층형 뉴럴 네트워크에 대하여 설명한다(즉, 여기서, k는 2 이상 (L-1) 이하의 정수임). 제 1 층은 계층형 뉴럴 네트워크의 입력층이고, 제 L 층은 계층형 뉴럴 네트워크의 출력층이고, 제 2 내지 제 (L-1) 층은 계층형 뉴럴 네트워크의 은닉층이다.
제 1 층(입력층)은 P개이 뉴런을 포함하고, 제 k 층(은닉층)은 Q[k]개(여기서, Q[k]는 1 이상의 정수)의 뉴런을 포함하고, 제 L 층(출력층)은 R개의 뉴런을 포함한다.
제 1 층의 제 s[1] 뉴런(여기서, s[1]는 1 이상 P 이하의 정수)의 출력 신호는 zs[1] (1)이고, 제 k 층의 제 s[k] 뉴런(여기서, s[k]는 1 이상 Q[k] 이하의 정수)의 출력 신호는 z s [ k ] ( k )이고, 제 L 층의 제 s[L] 뉴런(여기서, s[L]는 1 이상 R 이하의 정수)의 출력 신호는 z s [ L ] ( L )이다.
제 (k-1) 층의 제 s[k-1] 뉴런(여기서, s[k-1]는 1 이상 Q[k-1] 이하의 정수)의 출력 신호(z s [ k -1] ( k -1))와 가중 계수(w s [ k ] s [ k -1] ( k ))의 곱(u s [ k ] ( k ))은, 제 k 층의 제 s[k] 뉴런에 입력된다. 제 (L-1) 층의 제 s[L-1] 뉴런(여기서, s[L-1]는 1 이상 Q[L-1] 이하의 정수)의 출력 신호(z s [ L -1] ( L -1))와 가중 계수(w s [ L ] s [ L -1] ( L) )의 곱(u s [ L ] ( L ))은, 제 L 층의 제 s[L] 뉴런에 입력된다.
다음으로, 지도 학습에 대하여 설명한다. 지도 학습이란, 계층형 뉴럴 네트워크의 기능에서, 출력 결과와 소망의 결과(교사 데이터 또는 교사 신호라고 하는 경우도 있음)가 서로 상이한 경우에, 출력 결과 및 소망의 결과에 기초하여, 계층형 뉴럴 네트워크의 모든 가중 계수를 갱신하는 동작을 말한다.
지도 학습의 구체적인 예로서, 역전파를 사용하는 학습 방법에 대하여 설명한다. 도 9는 역전파를 사용하는 학습 방법을 도시한 도면이다. 역전파는, 계층형 뉴럴 네트워크의 출력과 교사 데이터 사이의 오차가 작아지도록, 가중 계수를 변경하는 방법이다.
예를 들어, 제 1 층의 제 s[1] 뉴런에 입력 데이터를 입력하고, 제 L 층의 제 s[L] 뉴런으로부터 출력 데이터(z s [ L ] ( L ))를 출력한다고 가정한다. 여기서, 출력 데이터(z s [ L ] ( L ))에 대한 교사 신호가 t s [ L ] ( L )인 경우, 출력 데이터(z s [ L ] ( L )) 및 교사 신호(t s [ L ] ( L ))를 사용하여 오차 에너지(E)를 나타낼 수 있다.
오차 에너지(E)에 대한 제 k 층의 제 s[k] 뉴런의 가중 계수(w s [ k ] s [ k -1] ( k ))의 갱신량을 ∂E/∂w s [ k ] s [ k -1] ( k )로 설정함으로써, 가중 계수를 갱신할 수 있다. 여기서는, 제 k 층의 제 s[k] 뉴런의 출력 값(z s [ k ] ( k ))의 오차(δ s[ k ] ( k ))가 ∂E/∂u s [ k ] ( k )로 정의되는 경우, δ s [ k ] ( k ) 및 ∂E/∂w s [ k ] s [ k -1] ( k )를 이하의 각 식에 의하여 나타낼 수 있다.
[식 3]
Figure 112019019042279-pct00003
[식 4]
Figure 112019019042279-pct00004
함수(f'(u s [ k ] ( k )))는 활성화 함수의 도함수이다. 식(D3)은, 예를 들어 도 10의 (B)에 도시된 회로(773)에 의하여 계산할 수 있다. 식(D4)은, 예를 들어 도 10의 (C)에 도시된 회로(774)에 의하여 계산할 수 있다. 출력 함수의 도함수는 연산 증폭기의 출력 단자에, 소망의 도함수를 실행할 수 있는 연산 회로를 접속함으로써 얻을 수 있다.
예를 들어, 식(D3)의 ∑δ s [ k +1] ( k +1)·w s [ k +1]· s [ k ] ( k +1)는 나중에 설명하는 적화 연산 회로(반도체 장치(700))에 의하여 계산할 수 있다.
여기서, 제 (k+1) 층이 출력층, 즉 제 L 층인 경우, δ s [ L ] ( L ) 및 ∂E/∂w s [ L ] s [ L -1] ( L )를 이하의 각 식에 의하여 나타낼 수 있다.
[식 5]
Figure 112019019042279-pct00005
[식 6]
Figure 112019019042279-pct00006
또한, 식(D5)은 도 10의 (D)에 도시된 회로(775)에 의하여 계산할 수 있다. 식(D6)은 도 10의 (C)에 도시된 회로(774)에 의하여 계산할 수 있다.
즉, 모든 뉴런 회로의 오차(δ s [ k ] ( k ) 및 δ s [ L ] ( L ))를 식(D1 내지 D6)에 의하여 계산할 수 있다. 또한, 오차(δ s [ k ] ( k ) 및 δ s [ L ] ( L )) 및 소정의 파라미터 등에 기초하여 가중 계수의 갱신량을 설정할 수 있다.
상술한 바와 같이, 도 10의 (A) 내지 (D)에 도시된 회로 및 적화 연산 회로(반도체 장치(700))를 사용함으로써, 지도 학습을 사용하는 계층형 뉴럴 네트워크의 계산을 수행할 수 있다.
<계층형 뉴럴 네트워크를 구성하는 회로의 예 1>
다음으로, 상술한 계층형 뉴럴 네트워크를 구성하는 적화 연산 회로의 구성예에 대하여 설명한다.
도 11은 적화 연산 회로로서 기능하는 반도체 장치(700)의 블록도이다. 반도체 장치(700)는 오프셋 회로(710) 및 메모리 셀 어레이(720)를 포함한다.
오프셋 회로(710)는 열 출력 회로(OUT[1] 내지 OUT[n])(여기서, n은 1 이상의 정수) 및 참조 열 출력 회로(Cref)를 포함한다.
메모리 셀 어레이(720)에서는, m개(여기서, m은 1 이상의 정수)의 메모리 셀(AM)이 열 방향으로 배치되어 있고, n개의 메모리 셀(AM)이 행 방향으로 배치되어 있다; 즉 m×n개의 메모리 셀(AM)이 제공되어 있다. 메모리 셀 어레이(720)에 매트릭스로 배치되는 메모리 셀(AM) 및 메모리 셀(AMref)의 총 개수는 m×(n+1)개이다. 특히, 도 11의 메모리 셀 어레이(720)에서는, i행째 j열째에 위치하는 메모리 셀(AM)을 메모리 셀(AM[i,j])(여기서, i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)로 나타내고, i행째에 위치하는 메모리 셀(AMref)을 메모리 셀(AMref[i])로 나타낸다.
메모리 셀(AM)은 제 1 아날로그 데이터에 대응하는 전위를 유지하고, 메모리 셀(AMref)은 소정의 전위를 유지한다. 또한, 이 소정의 전위는 적화 연산에 필요한 전위이고, 본 명세서에서는 이 소정의 전위에 대응하는 데이터를 참조 아날로그 데이터라고 말하는 경우가 있다.
메모리 셀 어레이(720)는 출력 단자(SPT[1] 내지 SPT[n])를 포함한다.
열 출력 회로(OUT[j])는 출력 단자(OT[j])를 포함하고, 참조 열 출력 회로(Cref)는 출력 단자(OTref)를 포함한다.
배선(ORP)은 열 출력 회로(OUT[1] 내지 OUT[n])와 전기적으로 접속되고, 배선(OSP)은 열 출력 회로(OUT[1] 내지 OUT[n])와 전기적으로 접속된다. 배선(ORP) 및 배선(OSP)은 오프셋 회로(710)에 제어 신호를 공급하기 위한 배선이다.
메모리 셀 어레이(720)의 출력 단자(SPT[j])는 배선(B[j])과 전기적으로 접속된다.
열 출력 회로(OUT[j])의 출력 단자(OT[j])는 배선(B[j])과 전기적으로 접속된다.
참조 열 출력 회로(Cref)의 출력 단자(OTref)는 배선(Bref)과 전기적으로 접속된다.
메모리 셀(AM[i,j])은 배선(RW[i]), 배선(WW[i]), 배선(WD[j]), 배선(B[j]), 및 배선(VR)과 전기적으로 접속된다.
메모리 셀(AMref[i])은 배선(RW[i]), 배선(WW[i]), 배선(WDref), 배선(Bref), 및 배선(VR)과 전기적으로 접속된다.
배선(WW[i])은 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])에 선택 신호를 공급하기 위한 배선으로서 기능한다. 배선(RW[i])은 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])에 기준 전위, 또는 제 2 아날로그 데이터에 대응하는 전위 중 어느 쪽을 공급하기 위한 배선으로서 기능한다. 배선(WD[j])은 j열째 메모리 셀(AM)에 기록하는 데이터를 공급하기 위한 배선으로서 기능한다. 배선(VR)은, 메모리 셀(AM) 또는 메모리 셀(AMref)로부터 데이터를 판독하는 경우에, 메모리 셀(AM) 또는 메모리 셀(AMref)에 소정의 전위를 공급하기 위한 배선으로서 기능한다.
배선(B[j])은 열 출력 회로(OUT[j])로부터 메모리 셀 어레이(720)의 j열째의 메모리 셀(AM)에 신호를 공급하기 위한 배선으로서 기능한다.
배선(Bref)은 참조 열 출력 회로(Cref)로부터 메모리 셀(AMref[1] 내지 AMref[m])에 신호를 공급하기 위한 배선으로서 기능한다.
도 11의 반도체 장치(700)에서는, 이하의 구성 요소만을 나타내었다: 오프셋 회로(710); 메모리 셀 어레이(720); 열 출력 회로(OUT[1]); 열 출력 회로(OUT[j]); 열 출력 회로(OUT[n]); 참조 열 출력 회로(Cref); 출력 단자(OT[1]); 출력 단자(OT[j]); 출력 단자(OT[n]); 출력 단자(OTref); 출력 단자(SPT[1]); 출력 단자(SPT[j]); 출력 단자(SPT[n]); 메모리 셀(AM[1,1]); 메모리 셀(AM[i,1]); 메모리 셀(AM[m,1]); 메모리 셀(AM[1,j]); 메모리 셀(AM[i,j]); 메모리 셀(AM[m,j]); 메모리 셀(AM[1,n]); 메모리 셀(AM[i,n]); 메모리 셀(AM[m,n]); 메모리 셀(AMref[1]); 메모리 셀(AMref[i]); 메모리 셀(AMref[m]); 배선(OSP); 배선(ORP); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(WD[1]); 배선(WD[j]); 배선(WD[n]); 배선(WDref); 배선(VR); 배선(RW[1]); 배선(RW[i]); 배선(RW[m]); 배선(WW[1]); 배선(WW[i]); 및 배선(WW[m])이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
도 11의 반도체 장치(700)의 구성은 예일 뿐이다. 상황 또는 조건, 또는 필요에 따라서는, 반도체 장치(700)의 구성을 변경할 수 있다. 예를 들어, 반도체 장치(700)의 회로 구성에 따라, 배선(WD[j]) 및 배선(VR)으로서 기능하도록 하나의 배선을 제공하여도 좋다. 또는, 반도체 장치(700)의 회로 구성에 따라, 배선(ORP) 및 배선(OSP)으로서 기능하도록 하나의 배선을 제공하여도 좋다.
<<오프셋 회로(710)>>
다음으로, 오프셋 회로(710)에 적용할 수 있는 회로 구성의 예에 대하여 설명한다. 도 12에는 오프셋 회로(710)의 예로서 오프셋 회로(711)를 나타내었다.
오프셋 회로(711)는, 전원 전압을 공급하기 위하여 배선(VDD1L) 및 배선(VSSL)과 전기적으로 접속된다. 구체적으로는, 열 출력 회로(OUT[1] 내지 OUT[n]) 각각은 배선(VDD1L) 및 배선(VSSL)과 전기적으로 접속되고, 참조 열 출력 회로(Cref)는 배선(VDD1L)과 전기적으로 접속된다. 또한, 나중에 설명하는 커런트 미러 회로(CM)는 배선(VSSL)과 전기적으로 접속되는 경우가 있다. 배선(VDD1L)은 고레벨 전위를 공급한다. 배선(VSSL)은 저레벨 전위를 공급한다.
열 출력 회로(OUT[j]) 내부의 회로 구성에 대하여 이하에서 설명한다. 열 출력 회로(OUT[j])는 정전류 회로(CI), 트랜지스터(Tr51 내지 Tr53), 용량 소자(C51), 및 배선(OL[j])을 포함한다. 커런트 미러 회로(CM)는 열 출력 회로(OUT[1] 내지 OUT[n])와 참조 열 출력 회로(Cref) 사이에서 공유된다.
정전류 회로(CI)는 단자(CT1) 및 단자(CT2)를 포함한다. 단자(CT1)는 정전류 회로(CI)의 입력 단자로서 기능하고, 단자(CT2)는 정전류 회로(CI)의 출력 단자로서 기능한다. 열 출력 회로(OUT[1] 내지 OUT[n])와 참조 열 출력 회로(Cref) 사이에서 공유되는 커런트 미러 회로(CM)는 단자(CT5[1] 내지 CT5[n]), 단자(CT6[1] 내지 CT6[n]), 단자(CT7), 및 단자(CT8)를 포함한다.
정전류 회로(CI)는 단자(CT1)로부터 단자(CT2)로 흐르는 전류량을 일정하게 유지하는 기능을 갖는다.
열 출력 회로(OUT[j])에서, 트랜지스터(Tr51)의 제 1 단자는 배선(OL[j])과 전기적으로 접속되고, 트랜지스터(Tr51)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되고, 트랜지스터(Tr51)의 게이트는 용량 소자(C51)의 제 1 단자와 전기적으로 접속된다. 트랜지스터(Tr52)의 제 1 단자는 배선(OL[j])과 전기적으로 접속되고, 트랜지스터(Tr52)의 제 2 단자는 용량 소자(C51)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(Tr52)의 게이트는 배선(OSP)과 전기적으로 접속된다. 트랜지스터(Tr53)의 제 1 단자는 용량 소자(C51)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(Tr53)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되고, 트랜지스터(Tr53)의 게이트는 배선(ORP)과 전기적으로 접속된다. 용량 소자(C51)의 제 1 단자는 배선(VSSL)과 전기적으로 접속된다. 용량 소자(C51)의 제 2 단자는 배선(VSSL)과 전기적으로 접속된다.
또한, 트랜지스터(Tr51 내지 Tr53)는 각각 OS 트랜지스터인 것이 바람직하다. 또한, 트랜지스터(Tr51 내지 Tr53)의 채널 형성 영역은 각각 실시형태 9에서 설명하는 CAC-OS를 포함하는 것이 바람직하다.
OS 트랜지스터는 오프 상태 전류가 매우 낮은 특성을 갖는다. 따라서, OS 트랜지스터가 오프 상태일 때, 소스와 드레인 사이를 흐르는 누설 전류의 양을 매우 적게 할 수 있다. 트랜지스터(Tr51 내지 Tr53)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr51 내지 Tr53) 각각의 누설 전류를 억제할 수 있어, 적화 연산 회로의 계산 정확도를 높게 할 수 있는 경우가 있다.
열 출력 회로(OUT[j])에서는, 정전류 회로(CI)의 단자(CT1)가 배선(VDD1L)과 전기적으로 접속되고, 정전류 회로(CI)의 단자(CT2)가 커런트 미러 회로(CM)의 단자(CT5[j])와 전기적으로 접속된다. 커런트 미러 회로(CM)의 단자(CT6[j])는 출력 단자(OT[j])와 전기적으로 접속된다.
또한, 배선(OL[j])은, 커런트 미러 회로(CM)의 단자(CT5[j]) 및 단자(CT6[j])를 통하여 정전류 회로(CI)의 단자(CT2)를 출력 단자(OT[j])와 전기적으로 접속시키는 배선이다.
다음으로, 참조 열 출력 회로(Cref)에 대하여 설명한다. 참조 열 출력 회로(Cref)는 정전류 회로(CIref) 및 배선(OLref)을 포함한다. 상술한 바와 같이, 참조 열 출력 회로(Cref)는 열 출력 회로(OUT[1] 내지 OUT[n])와 공유되는 커런트 미러 회로(CM)를 포함한다.
정전류 회로(CIref)는 단자(CT3) 및 단자(CT4)를 포함한다. 단자(CT3)는 정전류 회로(CIref)의 입력 단자로서 기능하고, 단자(CT4)는 정전류 회로(CIref)의 출력 단자로서 기능한다.
정전류 회로(CIref)는 단자(CT3)로부터 단자(CT4)로 흐르는 전류량을 일정하게 유지하는 기능을 갖는다.
참조 열 출력 회로(Cref)에서는, 정전류 회로(CIref)의 단자(CT3)가 배선(VDD1L)과 전기적으로 접속되고, 정전류 회로(CIref)의 단자(CT4)가 커런트 미러 회로(CM)의 단자(CT7)와 전기적으로 접속된다. 커런트 미러 회로(CM)의 단자(CT8)는 출력 단자(OTref)와 전기적으로 접속된다.
배선(OLref)은 커런트 미러 회로(CM)의 단자(CT7) 및 단자(CT8)를 통하여 정전류 회로(CIref)의 단자(CT4)를 출력 단자(OTref)와 전기적으로 접속시키는 배선이다.
커런트 미러 회로(CM)에서, 단자(CT5[j])는 단자(CT6[j])와 전기적으로 접속되고, 단자(CT7)는 단자(CT8)와 전기적으로 접속된다. 또한, 배선(IL[j])이 단자(CT5[j])와 단자(CT6[j]) 사이에 전기적으로 접속되고, 배선(ILref)이 단자(CT7)와 단자(CT8) 사이에 전기적으로 접속된다. 또한, 단자(CT7)와 단자(CT8) 사이의 배선(ILref)의 접속 부분은 노드(NCMref)이다. 커런트 미러 회로(CM)는 노드(NCMref)의 전위를 참조하여, 배선(ILref)을 흐르는 전류량과, 배선(IL[1] 내지 IL[n]) 각각을 흐르는 전류량을 동등하게 하는 기능을 갖는다.
도 12의 오프셋 회로(711)에서는, 이하의 구성 요소만을 나타내었다: 열 출력 회로(OUT[1]); 열 출력 회로(OUT[j]); 열 출력 회로(OUT[n]); 참조 열 출력 회로(Cref); 정전류 회로(CI); 정전류 회로(CIref); 커런트 미러 회로(CM); 출력 단자(OT[1]); 출력 단자(OT[j]); 출력 단자(OT[n]); 출력 단자(OTref); 단자(CT1); 단자(CT2); 단자(CT3); 단자(CT4); 단자(CT5[1]); 단자(CT5[j]); 단자(CT5[n]); 단자(CT6[1]); 단자(CT6[j]); 단자(CT6[n]); 단자(CT7); 단자(CT8); 트랜지스터(Tr51); 트랜지스터(Tr52); 트랜지스터(Tr53); 용량 소자(C51); 배선(OL[1]); 배선(OL[j]); 배선(OL[n]); 배선(OLref); 배선(ORP); 배선(OSP); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(IL[1]); 배선(IL[j]); 배선(IL[n]); 배선(ILref); 노드(NCMref); 배선(VDD1L); 및 배선(VSSL)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
또한, 도 11의 오프셋 회로(710)의 구성은 도 12의 오프셋 회로(711)의 구성에 한정되지 않는다. 상황 또는 조건, 또는 필요에 따라서는, 오프셋 회로(711)의 구성을 변경할 수 있다.
[정전류 회로(CI 및 CIref)]
다음으로, 정전류 회로(CI) 및 정전류 회로(CIref)의 내부의 구성예에 대하여 설명한다.
도 13에 나타낸 오프셋 회로(712)는, 도 12에 나타낸 오프셋 회로(711)에 포함되는 정전류 회로(CI) 및 정전류 회로(CIref)의 내부의 구성예를 나타낸 회로도이다.
열 출력 회로(OUT[j])에서, 정전류 회로(CI)는 트랜지스터(Tr54)를 포함한다. 트랜지스터(Tr54)는 제 1 게이트 및 제 2 게이트를 포함하는 듀얼 게이트 구조를 갖는다.
또한, 본 명세서에서, 듀얼 게이트 구조를 갖는 트랜지스터의 제 1 게이트는 프런트 게이트를 나타내고, "제 1 게이트"라는 용어는 "게이트"라는 단순한 용어와 치환할 수 있다. 또한, 듀얼 게이트 구조를 갖는 트랜지스터의 제 2 게이트는 백 게이트를 나타내고, "제 2 게이트"라는 용어는 "백 게이트"라는 용어와 치환할 수 있다.
트랜지스터(Tr54)의 제 1 단자는 정전류 회로(CI)의 단자(CT1)와 전기적으로 접속된다. 트랜지스터(Tr54)의 제 2 단자는 정전류 회로(CI)의 단자(CT2)와 전기적으로 접속된다. 트랜지스터(Tr54)의 게이트는 정전류 회로(CI)의 단자(CT2)와 전기적으로 접속된다. 트랜지스터(Tr54)의 백 게이트는 배선(BG[j])과 전기적으로 접속된다.
참조 열 출력 회로(Cref)에서, 정전류 회로(CIref)는 트랜지스터(Tr56)를 포함한다. 트랜지스터(Tr56)는 게이트 및 백 게이트를 포함하는 듀얼 게이트 구조를 갖는다.
트랜지스터(Tr56)의 제 1 단자는 정전류 회로(CIref)의 단자(CT3)와 전기적으로 접속된다. 트랜지스터(Tr56)의 제 2 단자는 정전류 회로(CIref)의 단자(CT4)와 전기적으로 접속된다. 트랜지스터(Tr56)의 게이트는 정전류 회로(CIref)의 단자(CT4)와 전기적으로 접속된다. 트랜지스터(Tr56)의 백 게이트는 배선(BGref)과 전기적으로 접속된다.
상술한 접속 구조에서는, 배선(BG[j]) 및 배선(BGref)에 전위를 공급함으로써 트랜지스터(Tr54) 및 트랜지스터(Tr56)의 문턱 전압을 제어할 수 있다.
트랜지스터(Tr54) 및 트랜지스터(Tr56)는 각각 OS 트랜지스터인 것이 바람직하다. 또한, 트랜지스터(Tr54 및 Tr56)의 채널 형성 영역은 각각 실시형태 9에서 설명하는 CAC-OS를 포함하는 것이 바람직하다.
트랜지스터(Tr54 및 Tr56)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr54 및 Tr56) 각각의 누설 전류를 억제할 수 있어, 계산 정확도가 높은 적화 연산 회로를 제작할 수 있는 경우가 있다.
도 13에 나타낸 오프셋 회로(712)에서는, 이하의 구성 요소만을 나타내었다: 열 출력 회로(OUT[1]); 열 출력 회로(OUT[j]); 열 출력 회로(OUT[n]); 참조 열 출력 회로(Cref); 정전류 회로(CI); 정전류 회로(CIref); 커런트 미러 회로(CM); 출력 단자(OT[1]); 출력 단자(OT[j]); 출력 단자(OT[n]); 출력 단자(OTref); 단자(CT1); 단자(CT2); 단자(CT3); 단자(CT4); 단자(CT5[1]); 단자(CT5[j]); 단자(CT5[n]); 단자(CT6[1]); 단자(CT6[j]); 단자(CT6[n]); 단자(CT7); 단자(CT8); 트랜지스터(Tr51); 트랜지스터(Tr52); 트랜지스터(Tr53); 트랜지스터(Tr54); 트랜지스터(Tr56); 용량 소자(C51); 배선(OL[1]); 배선(OL[j]); 배선(OL[n]); 배선(OLref); 배선(ORP); 배선(OSP); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(BG[1]); 배선(BG[j]); 배선(BG[n]); 배선(BGref); 배선(IL[1]); 배선(IL[j]); 배선(IL[n]); 배선(ILref); 노드(NCMref); 배선(VDD1L); 및 배선(VSSL)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
[커런트 미러 회로(CM)]
다음으로, 커런트 미러 회로(CM)의 내부의 구성예에 대하여 설명한다.
도 14에 나타낸 오프셋 회로(713)는, 도 12에 나타낸 오프셋 회로(711)에 포함되는 커런트 미러 회로(CM)의 내부의 구성예의 회로도이다.
커런트 미러 회로(CM)에서는, 열 출력 회로(OUT[1] 내지 OUT[n]) 각각이 트랜지스터(Tr55)를 포함하고, 참조 열 출력 회로(Cref)가 트랜지스터(Tr57)를 포함한다.
열 출력 회로(OUT[j])의 트랜지스터(Tr55)의 제 1 단자는 커런트 미러 회로(CM)의 단자(CT5[j]) 및 단자(CT6[j])와 전기적으로 접속된다. 열 출력 회로(OUT[j])의 트랜지스터(Tr55)의 제 2 단자는 배선(VSSL)과 전기적으로 접속된다. 열 출력 회로(OUT[j])의 트랜지스터(Tr55)의 게이트는 커런트 미러 회로(CM)의 단자(CT7) 및 단자(CT8)와 전기적으로 접속된다.
참조 열 출력 회로(Cref)의 트랜지스터(Tr57)의 제 1 단자는 커런트 미러 회로(CM)의 단자(CT7) 및 단자(CT8)와 전기적으로 접속된다. 참조 열 출력 회로(Cref)의 트랜지스터(Tr57)의 제 2 단자는 배선(VSSL)과 전기적으로 접속된다. 참조 열 출력 회로(Cref)의 트랜지스터(Tr57)의 게이트는 커런트 미러 회로(CM)의 단자(CT7) 및 단자(CT8)와 전기적으로 접속된다.
상술한 접속 구조에서는, 열 출력 회로(OUT[1] 내지 OUT[n]) 각각의 트랜지스터(Tr55)의 게이트에 노드(NCMref)의 전위를 인가할 수 있고, 트랜지스터(Tr57)의 소스와 드레인 사이를 흐르는 전류량을, 열 출력 회로(OUT[1] 내지 OUT[n]) 각각의 트랜지스터(Tr55)의 소스와 드레인 사이를 흐르는 전류량과 동등하게 할 수 있다.
트랜지스터(Tr55) 및 트랜지스터(Tr57)는 각각 OS 트랜지스터인 것이 바람직하다. 또한, 트랜지스터(Tr55 및 Tr57)의 채널 형성 영역은 각각 실시형태 9에서 설명하는 CAC-OS를 포함하는 것이 바람직하다.
트랜지스터(Tr55 및 Tr57)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr55 및 Tr57) 각각의 누설 전류를 억제할 수 있어, 계산 정확도가 높은 적화 연산 회로를 제작할 수 있는 경우가 있다.
도 14에 나타낸 오프셋 회로(713)에서는, 이하의 구성 요소만을 나타내었다: 열 출력 회로(OUT[1]); 열 출력 회로(OUT[j]); 열 출력 회로(OUT[n]); 참조 열 출력 회로(Cref); 정전류 회로(CI); 정전류 회로(CIref); 커런트 미러 회로(CM); 출력 단자(OT[1]); 출력 단자(OT[j]); 출력 단자(OT[n]); 출력 단자(OTref); 단자(CT1); 단자(CT2); 단자(CT3); 단자(CT4); 단자(CT5[1]); 단자(CT5[j]); 단자(CT5[n]); 단자(CT6[1]); 단자(CT6[j]); 단자(CT6[n]); 단자(CT7); 단자(CT8); 트랜지스터(Tr51); 트랜지스터(Tr52); 트랜지스터(Tr53); 트랜지스터(Tr55); 트랜지스터(Tr57); 용량 소자(C51); 배선(OL[1]); 배선(OL[j]); 배선(OL[n]); 배선(OLref); 배선(ORP); 배선(OSP); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(IL[1]); 배선(IL[j]); 배선(IL[n]); 배선(ILref); 노드(NCMref); 배선(VDD1L); 및 배선(VSSL)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
<<메모리 셀 어레이(720)>>
다음으로, 메모리 셀 어레이(720)에 채용할 수 있는 회로 구성의 예에 대하여 설명한다. 도 15는 메모리 셀 어레이(720)의 예로서 메모리 셀 어레이(721)를 나타낸 것이다.
메모리 셀 어레이(721)는 메모리 셀(AM) 및 메모리 셀(AMref)을 포함한다. 메모리 셀 어레이(721)에 포함되는 메모리 셀(AM) 각각은 트랜지스터(Tr61), 트랜지스터(Tr62), 및 용량 소자(C52)를 포함한다. 메모리 셀(AMref[1] 내지 AMref[m])은 각각 트랜지스터(Tr61), 트랜지스터(Tr62), 및 용량 소자(C52)를 포함한다.
메모리 셀 어레이(721)의 접속 구조에 대하여, 메모리 셀(AM[i,j])에 초점을 맞춰 설명한다. 트랜지스터(Tr61)의 제 1 단자는 트랜지스터(Tr62)의 게이트 및 용량 소자(C52)의 제 1 단자와 전기적으로 접속된다. 트랜지스터(Tr61)의 제 2 단자는 배선(WD[j])과 전기적으로 접속된다. 트랜지스터(Tr61)의 게이트는 배선(WW[i])과 전기적으로 접속된다. 트랜지스터(Tr62)의 제 1 단자는 배선(B[j])과 전기적으로 접속되고, 트랜지스터(Tr62)의 제 2 단자는 배선(VR)과 전기적으로 접속된다. 용량 소자(C52)의 제 2 단자는 배선(RW[i])과 전기적으로 접속된다.
메모리 셀(AM[i,j])에서는, 트랜지스터(Tr61)의 제 1 단자, 트랜지스터(Tr62)의 게이트, 및 용량 소자(C52)의 제 1 단자의 접속 부분이 노드(N[i,j])이다. 본 실시형태에서, 노드(N[i,j])에는 제 1 아날로그 데이터에 대응하는 전위가 유지된다.
다음으로, 메모리 셀(AMref[i])에 초점을 맞춰 설명한다. 트랜지스터(Tr61)의 제 1 단자는 트랜지스터(Tr62)의 게이트 및 용량 소자(C52)의 제 1 단자와 전기적으로 접속된다. 트랜지스터(Tr61)의 제 2 단자는 배선(WDref)과 전기적으로 접속된다. 트랜지스터(Tr61)의 게이트는 배선(WW[i])과 전기적으로 접속된다. 트랜지스터(Tr62)의 제 1 단자는 배선(Bref)과 전기적으로 접속된다. 트랜지스터(Tr62)의 제 2 단자는 배선(VR)과 전기적으로 접속된다. 용량 소자(C52)의 제 2 단자는 배선(RW[i])과 전기적으로 접속된다.
메모리 셀(AMref[i])에서는, 트랜지스터(Tr61)의 제 1 단자, 트랜지스터(Tr62)의 게이트, 및 용량 소자(C52)의 제 1 단자의 접속 부분이 노드(Nref[i])이다.
트랜지스터(Tr61) 및 트랜지스터(Tr62)는 각각 OS 트랜지스터인 것이 바람직하다. 또한, 트랜지스터(Tr61 및 Tr62)의 채널 형성 영역은 각각 실시형태 9에서 설명하는 CAC-OS를 포함하는 것이 바람직하다.
트랜지스터(Tr61 및 Tr62)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr61 및 Tr62) 각각의 누설 전류를 억제할 수 있어, 적화 연산 회로의 계산 정확도를 높게 할 수 있는 경우가 있다. 또한, 트랜지스터(Tr61)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr61)가 오프 상태일 때, 유지 노드로부터 기록 워드선으로의 누설 전류의 양을 매우 적게 할 수 있다. 바꿔 말하면, 유지 노드에서의 리프레시 동작의 빈도를 줄일 수 있어, 반도체 장치의 소비전력을 저감시킬 수 있다.
또한, 상술한 트랜지스터(Tr51 내지 Tr57, Tr61, 및 Tr62) 모두가 OS 트랜지스터인 경우에는, 반도체 장치의 제작 공정을 단축할 수 있다. 따라서, 반도체 장치의 제작에 필요한 시간을 단축할 수 있어, 일정한 기간에 제작되는 장치의 수를 늘릴 수 있다. 트랜지스터(Tr51 내지 Tr57), 트랜지스터(Tr61), 및 트랜지스터(Tr62) 모두가 OS 트랜지스터인 경우, 반도체 장치(700)를 표시 유닛(100)의 기재 위에 직접 실장할 수 있다. 이 구조는 실시형태 4에서 자세히 설명한다.
또한, 특별히 언급되지 않는 한, 트랜지스터(Tr51, Tr54 내지 Tr57, 및 Tr62)는 포화 영역에서 동작한다. 바꿔 말하면, 트랜지스터(Tr51), 트랜지스터(Tr54 내지 Tr57), 및 트랜지스터(Tr62) 각각의 게이트 전압, 소스 전압, 및 드레인 전압은, 포화 영역에서 트랜지스터가 동작하도록 적절히 바이어스되어 있다. 또한, 트랜지스터(Tr51, Tr54 내지 Tr57, 및 Tr62)의 동작이 이상적인 포화 영역에서의 동작에서 벗어나더라도, 출력 데이터의 정확도가 소망의 범위 내에서 얻어지기만 하면, 각 트랜지스터(Tr51, Tr54 내지 Tr57, 및 Tr62)의 게이트 전압, 소스 전압, 및 드레인 전압은 적절히 바이어스되어 있는 것으로 생각된다.
도 15에 나타낸 메모리 셀 어레이(721)에서는, 이하의 구성 요소만을 나타내었다: 메모리 셀(AM[1,1]); 메모리 셀(AM[i,1]); 메모리 셀(AM[m,1]); 메모리 셀(AM[1,j]); 메모리 셀(AM[i,j]); 메모리 셀(AM[m,j]); 메모리 셀(AM[1,n]); 메모리 셀(AM[i,n]); 메모리 셀(AM[m,n]); 메모리 셀(AMref[1]); 메모리 셀(AMref[i]); 메모리 셀(AMref[m]); 배선(RW[1]); 배선(RW[i]); 배선(RW[m]); 배선(WW[1]); 배선(WW[i]); 배선(WW[m]); 배선(WD[1]); 배선(WD[j]); 배선(WD[n]); 배선(WDref); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(VR); 출력 단자(SPT[1]); 출력 단자(SPT[j]); 출력 단자(SPT[n]); 노드(N[1,1]); 노드(N[i,1]); 노드(N[m,1]); 노드(N[1,j]); 노드(N[i,j]); 노드(N[m,j]); 노드(N[1,n]); 노드(N[i,n]); 노드(N[m,n]); 노드(Nref[1]); 노드(Nref[i]); 노드(Nref[m]); 트랜지스터(Tr61); 트랜지스터(Tr62); 및 용량 소자(C52)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
반도체 장치(700)는, 상황 또는 조건, 또는 필요에 따라, 상술한 구조가 조합된 구조를 가져도 좋다.
<동작예 1>
반도체 장치(700)의 동작예에 대하여 설명한다. 또한, 본 동작예에서 설명하는 반도체 장치(700)는, 오프셋 회로(710)로서 도 16에 나타낸 오프셋 회로(750)와, 반도체 장치(700)의 메모리 셀 어레이(720)로서 도 17에 나타낸 메모리 셀 어레이(760)를 포함한다.
도 16에 나타낸 오프셋 회로(750)는, 도 13의 오프셋 회로(712)의 정전류 회로(CI) 및 정전류 회로(CIref)와, 도 14의 오프셋 회로(713)의 커런트 미러 회로(CM)가 사용된 회로 구성을 갖는다. 도 16에 나타낸 구성을 사용함으로써, 오프셋 회로(750)의 모든 트랜지스터의 극성을 같게 할 수 있다. 본 동작예의 설명을 위하여, 도 16에는 열 출력 회로(OUT[j]), 열 출력 회로(OUT[j+1]), 및 참조 열 출력 회로(Cref)를 나타내었다.
도 16에서, I C[j]는 열 출력 회로(OUT[j])의 정전류 회로(CI)에서의 트랜지스터(Tr54)의 제 1 단자로부터 제 2 단자로 흐르는 전류를 나타내고, I C[j+1]는 열 출력 회로(OUT[j+1])의 정전류 회로(CI)에서의 트랜지스터(Tr54)의 제 1 단자로부터 제 2 단자로 흐르는 전류를 나타내고, ICref는 참조 열 출력 회로(Cref)의 정전류 회로(CIref)에서의 트랜지스터(Tr56)의 제 1 단자로부터 제 2 단자로 흐르는 전류를 나타낸다. 커런트 미러 회로(CM)에서, I CM은 열 출력 회로(OUT[j])의 배선(IL[j])을 통하여 트랜지스터(Tr55)의 제 1 단자로 흐르는 전류, 열 출력 회로(OUT[j+1])의 배선(IL[j+1])을 통하여 트랜지스터(Tr55)의 제 1 단자로 흐르는 전류, 및 참조 열 출력 회로(Cref)의 배선(ILref)을 통하여 트랜지스터(Tr57)를 흐르는 전류를 통틀어 나타낸다. 또한, I CP[j]는 열 출력 회로(OUT[j])의 배선(OL[j])으로부터 트랜지스터(Tr51 또는 Tr52)의 제 1 단자로 흐르는 전류를 나타내고, I CP[j+1]는 열 출력 회로(OUT[j+1])의 배선(OL[j+1])으로부터 트랜지스터(Tr51 또는 Tr52)의 제 1 단자로 흐르는 전류를 나타낸다. 또한, I B[j]는 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])에 출력되는 전류를 나타내고, I B[j+1]는 열 출력 회로(OUT[j+1])의 출력 단자(OT[j+1])로부터 배선(B[j+1])에 출력되는 전류를 나타내고, I Bref는 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)에 출력되는 전류를 나타낸다.
도 17에 나타낸 메모리 셀 어레이(760)는, 도 15에 나타낸 메모리 셀 어레이(721)와 비슷한 구조를 갖는다. 이 동작예의 설명을 위하여, 도 17에는 메모리 셀(AM[i,j]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])을 나타내었다.
도 17에서, I B[j]는 배선(B[j])으로부터 입력되는 전류를 나타내고, I B[j+1]는 배선(B[j+1])으로부터 입력되는 전류를 나타내고, I Bref는 배선(Bref)으로부터 입력되는 전류를 나타낸다. 또한, △I B[j]는 배선(B[j])과 전기적으로 접속되어 있는 출력 단자(SPT[j])로부터 출력되는 전류를 나타내고, △I B[j+1]는 배선(B[j+1])과 전기적으로 접속되어 있는 출력 단자(SPT[j+1])로부터 출력되는 전류를 나타낸다.
도 18 및 도 19는 반도체 장치(700)의 동작예를 나타낸 타이밍 차트이다. 도 18의 타이밍 차트에는, 배선(WW[i]), 배선(WW[i+1]), 배선(WD[j]), 배선(WD[j+1]), 배선(WDref), 노드(N[i,j]), 노드(N[i,j+1]), 노드(N[i+1,j]), 노드(N[i+1,j+1]), 노드(Nref[i]), 노드(Nref[i+1]), 배선(RW[i]), 배선(RW[i+1]), 배선(OSP), 및 배선(ORP)의 시간 T01부터 시간 T08까지의 전위의 변화를 나타내었다. 이 타이밍 차트에는 전류(∑I[i,j]), 전류(∑I[i,j+1]), 및 전류(I Bref)의 시간 T01부터 시간 T08까지의 변화량도 나타내었다. 또한, 전류(∑I[i,j])는 i에 대하여 1부터 m까지를 합하여 얻은, 메모리 셀(AM[i,j])의 트랜지스터(Tr62)를 흐르는 전류량의 합계이고, 전류(∑I[i,j+1])는 i에 대하여 1부터 m까지를 합하여 얻은, 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)를 흐르는 전류량의 합계이다. 도 18의 타이밍 차트에 나타낸 동작의 나머지로서, 시간 T09부터 시간 T14까지의 동작예를 도 19에 나타내었다. 시간 T09 이후에 배선(WW[i]), 배선(WW[i+1]), 배선(ORP), 및 배선(OSP)의 전위는 아무런 변화 없이 저레벨로 유지되고, 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)의 전위는 아무런 변화 없이 접지 전위로 유지된다. 따라서, 도 19의 타이밍 차트에는, 배선(WW[i]), 배선(WW[i+1]), 배선(WD[j]), 배선(WD[j+1]), 배선(WDref), 배선(ORP), 및 배선(OSP)의 전위의 변화를 나타내지 않았다. 또한, 도 19의 타이밍 차트에는, 나중에 설명하는 △I B[j]의 전류량 및 △I B[j+1]의 전류량의 변동을 나타내었다.
<<시간 T01부터 시간 T02까지의 기간>>
시간 T01부터 시간 T02까지의 기간에는, 배선(WW[i])에 고레벨 전위(도 18에서 High로 나타냄)가 인가되고, 배선(WW[i+1])에 저레벨 전위(도 18에서 Low로 나타냄)가 인가된다. 또한, 배선(WD[j])에는 접지 전위(도 18에서 GND로 나타냄)보다 V PR-V X[i,j]만큼 높은 전위가 공급되고, 배선(WD[j+1])에는 접지 전위보다 V PR-V X[i,j+1]만큼 높은 전위가 공급되고, 배선(WDref)에는 접지 전위보다 V PR만큼 높은 전위가 공급된다. 또한, 배선(RW[i]) 및 배선(RW[i+1])에는 기준 전위(도 18에서 REFP로 나타냄)가 공급된다.
전위(V X[i,j]) 및 전위(V X[i,j+1])는 각각 제 1 아날로그 데이터에 대응한다. 전위(V PR)는 참조 아날로그 데이터에 대응한다.
이 기간에는, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr61)의 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr61)가 온이 된다. 따라서, 메모리 셀(AM[i,j])에서, 배선(WD[j])과 노드(N[i,j])가 서로 전기적으로 접속되고, 노드(N[i,j])의 전위가 V PR-V X[i,j]가 된다. 메모리 셀(AM[i,j+1])에서는, 배선(WD[j+1])과 노드(N[i,j+1])가 서로 전기적으로 접속되고, 노드(N[i,j+1])의 전위가 V PR-V X[i,j+1]가 된다. 메모리 셀(AMref[i])에서는, 배선(WDref)과 노드(Nref[i])가 서로 전기적으로 접속되고, 노드(Nref[i])의 전위가 V PR가 된다.
메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i]) 각각의 트랜지스터(Tr62)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 생각한다. 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I 0[i,j])는 이하의 식으로 나타낼 수 있다.
[식 7]
Figure 112019019042279-pct00007
식에서, k는 트랜지스터(Tr62)의 채널 길이, 채널 폭, 이동도, 및 게이트 절연막의 용량 등에 의하여 결정되는 상수이다. 또한, V th는 트랜지스터(Tr62)의 문턱 전압이다.
이때, 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])으로 흐르는 전류는 I 0[i,j]이다.
마찬가지로, 배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I 0[i,j+1])는 이하의 식으로 나타낼 수 있다.
[식 8]
Figure 112019019042279-pct00008
이때, 열 출력 회로(OUT[j+1])의 출력 단자(OT[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 I 0[i,j+1]이다.
배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr62)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I ref0[i])는 이하의 식으로 나타낼 수 있다.
[식 9]
Figure 112019019042279-pct00009
이때, 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)으로 흐르는 전류는 I ref0[i]이다.
또한, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)의 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)가 오프가 된다. 따라서, 노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])에 전위가 유지되지 않는다.
<<시간 T02부터 시간 T03까지의 기간>>
시간 T02부터 시간 T03까지의 기간에는, 배선(WW[i])에 저레벨 전위가 인가된다. 이때, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr61)의 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(AM[i,j], AM[i,j+1], 및 AMref[i])의 트랜지스터(Tr61)가 오프가 된다.
배선(WW[i+1])에는 시간 T02 전부터 저레벨 전위가 연속적으로 인가되어 있다. 따라서, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)는 시간 T02 전부터 오프 상태를 유지하고 있다.
상술한 바와 같이, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)는 각각 오프 상태에 있기 때문에, 시간 T02부터 시간 T03까지의 기간에는 노드(N[i,j]), 노드(N[i,j+1]), 노드(N[i+1,j]), 노드(N[i+1,j+1]), 노드(Nref[i]), 및 노드(Nref[i+1])의 전위가 유지된다.
특히, 반도체 장치(700)의 회로 구성에서 설명한 바와 같이, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr61)로서 OS 트랜지스터를 사용하면, 각 트랜지스터(Tr61)의 소스와 드레인 사이를 흐르는 누설 전류의 양을 적게 할 수 있어, 노드에 전위를 오랫동안 유지할 수 있다.
시간 T02부터 시간 T03까지의 기간에는, 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)에 접지 전위가 인가된다. 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)는 각각 오프 상태에 있기 때문에, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 노드에 유지되는 전위는 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)으로부터의 전위의 인가에 의하여 재기록되지는 않는다.
<<시간 T03부터 시간 T04까지의 기간>>
시간 T03부터 시간 T04까지의 기간에는, 배선(WW[i])에 저레벨 전위가 인가되고, 배선(WW[i+1])에 고레벨 전위가 인가된다. 또한, 배선(WD[j])에는 접지 전위보다 V PR-V x[i+1,j]만큼 높은 전위가 인가되고, 배선(WD[j+1])에는 접지 전위보다 V PR-V x[i+1,j+1]만큼 높은 전위가 인가되고, 배선(WDref)에는 접지 전위보다 V PR만큼 높은 전위가 인가된다. 또한, 배선(RW[i]) 및 배선(RW[i+1])에는 시간 T02부터 계속하여 기준 전위가 연속적으로 인가되어 있다.
또한, 전위(V x[i+1,j]) 및 전위(V x[i+1,j+1])는 각각 제 1 아날로그 데이터에 대응하는 전위이다.
이 기간에는, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)의 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)가 각각 온이 된다. 따라서, 메모리 셀(AM[i+1,j])의 노드(N[i+1,j])가 배선(WD[j])과 전기적으로 접속되고, 노드(N[i+1,j])의 전위가 V PR-V x[i+1,j]가 된다. 메모리 셀(AM[i+1,j+1])에서는, 배선(WD[j+1])과 노드(N[i+1,j+1])가 서로 전기적으로 접속되고, 노드(N[i+1,j+1])의 전위가 V PR-V x[i+1,j+1]가 된다. 메모리 셀(AMref[i+1])에서는, 배선(WDref) 및 노드(Nref[i+1])가 서로 전기적으로 접속되고, 노드(Nref[i+1])의 전위가 V PR가 된다.
메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1]) 각각의 트랜지스터(Tr62)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 생각한다. 배선(B[j])으로부터 메모리 셀(AM[i+1,j])의 트랜지스터(Tr62)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I 0[i+1,j])는 이하의 식으로 나타낼 수 있다.
[식 10]
Figure 112019019042279-pct00010
이때, 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])으로 흐르는 전류는 I 0[i,j]+I 0[i+1,j]이다.
마찬가지로, 배선(B[j+1])으로부터 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I 0[i+1,j+1])는 이하의 식으로 나타낼 수 있다.
[식 11]
Figure 112019019042279-pct00011
이때, 열 출력 회로(OUT[j+1])의 출력 단자(OT[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 I 0[i,j+1]+I 0[i+1,j+1]이다.
배선(Bref)으로부터 메모리 셀(AMref[i+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I ref0[i+1])는 이하의 식으로 나타낼 수 있다.
[식 12]
Figure 112019019042279-pct00012
이때, 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)으로 흐르는 전류는 I ref0[i]+I ref0[i+1]이다.
<<시간 T04부터 시간 T05까지의 기간>>
시간 T04부터 시간 T05까지의 기간에는, 시간 T01부터 시간 T02까지의 기간의 동작 및 시간 T03부터 시간 T04까지의 기간의 동작과 비슷한 식으로, 나머지 메모리 셀(AM)에 제 1 아날로그 데이터에 대응하는 전위가 기록되고, 나머지 메모리 셀(AMref)에 전위(V PR)가 기록된다. 따라서, 모든 메모리 셀(AM)의 트랜지스터(Tr62)를 흐르는 전류량의 합계는, ∑I 0[i,j](∑I 0[i,j]은 i에 대한 1부터 m까지의 전류(I 0[i,j])의 합계를 나타냄)으로 나타내어지는, 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])으로 흐르는 전류량에 대응한다.
여기서, 참조 열 출력 회로(Cref)에 초점을 맞춘다. 참조 열 출력 회로(Cref)의 배선(Bref)에는, 메모리 셀(AMref[1] 내지 AMref[m])의 트랜지스터(Tr62)를 통하여 흐르는 전류량의 합계가 흐른다. 바꿔 말하면, 배선(Bref)에는 전류(I Bref=∑I ref0[i])(∑는 i에 대하여 1부터 m까지를 합하여 얻은 전류를 나타냄)가 흐른다.
도 16에서는 배선(ILref)을 흐르는 전류를 I CM으로 나타내었지만, 본 명세서에서는 시간 T09 전에 배선(ILref)을 흐르는 전류를 I CM0으로 나타낸다.
정전류 회로(CIref)의 단자(CT4)로부터 전류(ICref)가 출력된다. 그러므로, 이하의 식을 만족시키도록 트랜지스터(Tr57)의 게이트의 전위(노드(NCMref)의 전위)가 설정됨으로써, I CM0이 결정된다.
[식 13]
Figure 112019019042279-pct00013
또한, 커런트 미러 회로(CM)에서는, 트랜지스터(Tr57)의 게이트의 전위(노드(NCMref)의 전위)를 참조로 사용하기 때문에, 전류(I CM0)는 열 출력 회로(OUT[1] 내지 OUT[n])의 배선(IL[1] 내지 IL[n])에도 흐른다.
<<시간 T05부터 시간 T06까지의 기간>>
시간 T05부터 시간 T06까지의 기간에는, 배선(ORP)을 고레벨 전위로 설정한다. 이때, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr53)의 게이트에 고레벨 전위가 공급되기 때문에, 트랜지스터(Tr53)가 온이 된다. 따라서, 열 출력 회로(OUT[1] 내지 OUT[n])의 용량 소자(C51)의 제 1 단자에 저레벨 전위가 공급되므로, 용량 소자(C51)의 전위가 초기화된다. 시간 T06이 시작되면, 배선(ORP)에 저레벨 전위가 인가되기 때문에, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr53)가 오프 상태가 된다.
<<시간 T06부터 시간 T07까지의 기간>>
시간 T06부터 시간 T07까지의 기간에는, 배선(ORP)을 저레벨 전위로 설정한다. 상술한 식으로, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr53)의 게이트에 저레벨 전위가 공급되기 때문에, 트랜지스터(Tr53)가 오프가 된다.
<<시간 T07부터 시간 T08까지의 기간>>
시간 T07부터 시간 T08까지의 기간에는, 배선(OSP)을 고레벨 전위로 설정한다. 상술한 바와 같이, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr52)의 게이트에 고레벨 전위가 공급되기 때문에, 트랜지스터(Tr52)가 온이 된다. 이때, 트랜지스터(Tr52)의 제 1 단자로부터 트랜지스터(Tr52)의 제 2 단자를 통하여 용량 소자(C51)의 제 1 단자로 전류가 흐르고, 용량 소자(C51)에서 전위가 유지된다. 따라서, 트랜지스터(Tr51)의 게이트의 전위가 유지되기 때문에, 트랜지스터(Tr51)의 게이트의 전위에 대응하는 전류가 트랜지스터(Tr51)의 소스와 드레인 사이를 흐른다.
시간 T08이 시작되면, 배선(OSP)에 저레벨 전위가 공급되기 때문에, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr52)가 오프가 된다. 트랜지스터(Tr51)의 게이트의 전위는 용량 소자(C51)에서 유지되기 때문에, 시간 T08 후에도 트랜지스터(Tr51)의 소스와 드레인 사이를 같은 양의 전류가 계속 흐른다.
여기서, 열 출력 회로(OUT[j])에 초점을 맞춘다. 열 출력 회로(OUT[j])에서는, 트랜지스터(Tr51)의 소스와 드레인 사이를 흐르는 전류를 I CP[j]로 나타내고, 정전류 회로(CI[j])의 트랜지스터(Tr54)의 소스와 드레인 사이를 흐르는 전류를 I C[j]로 나타낸다. 커런트 미러 회로(CM)를 통하여 트랜지스터(Tr55)의 소스와 드레인 사이를 흐르는 전류는 I CM0이다. 시간 T01부터 시간 T08까지의 기간에 출력 단자(SPT[j])로부터 전류가 출력되지 않는 것으로 상정하면, 열 출력 회로(OUT[j])의 배선(B[j])에는 메모리 셀(AM[1,j] 내지 AM[n,j])의 각 트랜지스터(Tr62)를 통하여 흐르는 전류량의 합계가 흐른다. 바꿔 말하면, 배선(B[j])에는 전류(∑I 0[i,j])(∑는 i에 대하여 1부터 m까지를 합하여 얻은 전류를 나타냄)가 흐른다. 그러므로, 상기는 이하의 식을 만족시킨다.
[식 14]
Figure 112019019042279-pct00014
<<시간 T09부터 시간 T10까지의 기간>>
시간 T09 후의 동작에 대하여 도 19를 참조하여 설명한다. 시간 T09부터 시간 T10까지의 기간에는, 배선(RW[i])에 기준 전위(도 19에서 REFP로 나타냄)보다 V W[i]만큼 높은 전위가 인가된다. 이때, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 전위(V W[i])가 인가되기 때문에, 트랜지스터(Tr62)의 게이트의 전위가 증가한다.
또한, 전위(V W[i])는 제 2 아날로그 데이터에 대응하는 전위이다.
트랜지스터(Tr62)의 게이트의 전위의 증가는, 배선(RW[i])의 전위의 변화에 대하여, 메모리 셀의 구성에 의하여 결정되는 용량 결합 계수를 곱함으로써 얻은 전위에 대응한다. 상기 용량 결합 계수는, 용량 소자(C52)의 용량, 트랜지스터(Tr52)의 게이트 용량, 및 기생 용량에 기초하여 산출된다. 본 동작예에서, 설명의 복잡화를 피하기 위하여, 배선(RW[i])의 전위의 증가에 대응하는 값을 트랜지스터(Tr62)의 게이트의 전위의 증가에 대응하는 값과 같은 것으로 간주한다. 이는, 메모리 셀(AM) 및 메모리 셀(AMref) 각각의 용량 결합 계수를 1로 간주한다는 것을 의미한다.
또한, 용량 결합 계수는 각각 1이다. 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 전위(V W[i])가 인가되면, 노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 전위는 각각 V W[i]만큼 증가한다.
메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i]) 각각의 트랜지스터(Tr62)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 생각한다. 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I[i,j])는 이하의 식으로 나타낼 수 있다.
[식 15]
Figure 112019019042279-pct00015
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 공급함으로써, 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류는 I[i,j]-I 0[i,j](도 19에서 △I[i,j]로 나타냄)만큼 증가한다.
마찬가지로, 배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I[i,j+1])는 이하의 식으로 나타낼 수 있다.
[식 16]
Figure 112019019042279-pct00016
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 공급함으로써, 배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류는 I[i,j+1]-I 0[i,j+1](도 19에서 △I[i,j+1]로 나타냄)만큼 증가한다.
또한, 배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I ref[i])는 이하의 식으로 나타낼 수 있다.
[식 17]
Figure 112019019042279-pct00017
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 공급함으로써, 배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류는 I ref[i]-I ref0[i](도 19에서 △I ref[i]로 나타냄)만큼 증가한다.
여기서, 참조 열 출력 회로(Cref)에 초점을 맞춘다. 참조 열 출력 회로(Cref)의 배선(Bref)에는, 메모리 셀(AMref[1] 내지 AMref[m])의 트랜지스터(Tr62)를 통하여 흐르는 전류량의 합계가 흐른다. 바꿔 말하면, 배선(Bref)에는 전류(I Bref=∑I ref0[i])가 흐른다.
정전류 회로(CIref)의 단자(CT4)로부터 전류(ICref)가 출력된다. 그러므로, 이하의 식을 만족시키도록 트랜지스터(Tr57)의 게이트의 전위(노드(NCMref)의 전위)가 설정됨으로써, I CM이 결정된다.
[식 18]
Figure 112019019042279-pct00018
여기서, 배선(B[j])으로부터 출력되는 전류(△I B[j])에 초점을 맞춘다. 시간 T08부터 시간 T09까지의 기간에서는, 식(E8)을 만족시키고, 배선(B[j])과 전기적으로 접속되는 단자(SPT[j])로부터 전류(△I B[j])가 출력되지 않는다.
시간 T09부터 시간 T10까지의 기간에는, 배선(RW[i])에 기준 전위보다 V W[i]만큼 높은 전위가 공급되고, 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 소스와 드레인 사이를 흐르는 전류가 변화된다. 구체적으로는, 열 출력 회로(OUT[j])에서는 정전류 회로(CI)의 단자(CT2)로부터 전류(I C[j])가 출력되고, 트랜지스터(Tr55)의 소스와 드레인 사이를 전류(I CM)가 흐르고, 트랜지스터(Tr51)의 소스와 드레인 사이를 전류(I CP[j])가 흐른다. 따라서, 전류(△I B[j])는, 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 소스와 드레인 사이를 흐르는 전류를 i에 대하여 1부터 m까지를 합하여 산출한 ∑I[i,j]를 사용하여 이하의 식으로 나타낼 수 있다.
[식 19]
Figure 112019019042279-pct00019
식(E13)에 식(E1, E3, E7 내지 E9, E11, 및 E12)을 사용함으로써, 이하의 식을 얻을 수 있다.
[식 20]
Figure 112019019042279-pct00020
식(E14)에 따르면, 전류(△I B[j])는 제 1 아날로그 데이터인 전위(V X[i,j])와 제 2 아날로그 데이터인 전위(V W[i])의 곱의 합에 대응하는 값이다. 따라서, 전류(△I B[j])를 계산하면, 제 1 아날로그 데이터와 제 2 아날로그 데이터의 곱의 합의 값을 얻을 수 있다.
시간 T09부터 시간 T10까지의 기간에는, 배선(RW[i])을 제외한 배선(RW[1] 내지 RW[m]) 모두를 기준 전위를 갖도록 설정하면, V W[g]=0(여기서, g는 1 이상 m 이하이고, i가 아닌 정수임)의 관계를 만족시킨다. 따라서, 식(E14)에 따르면, △I B[j]=2kV X[i,j]V W[i]가 출력된다. 바꿔 말하면, 메모리 셀(AM[i,j])에 저장된 제 1 아날로그 데이터와, 배선(RW[i])에 공급된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되는 출력 단자(SPT[j])로부터 출력된다.
또한, 배선(B[j+1])과 전기적으로 접속되는 출력 단자(SPT[j+1])로부터 출력되는 차분 전류는 △I B[j+1]=2kV X[i,j+1]V W[i]로 나타내어진다. 메모리 셀(AM[i,j+1])에 저장된 제 1 아날로그 데이터와, 배선(RW[i])에 공급된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j+1])과 전기적으로 접속되는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T10부터 시간 T11까지의 기간>>
시간 T10부터 시간 T11까지의 기간에는, 배선(RW[i])에 접지 전위가 인가된다. 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 접지 전위가 인가된다. 따라서, 노드(N[i,1] 내지 N[i,n]) 및 노드(Nref[i])의 전위는 시간 T08부터 시간 T09까지의 기간의 전위로 돌아간다.
<<시간 T11부터 시간 T12까지의 기간>>
시간 T11부터 시간 T12까지의 기간에는, 배선(RW[i+1])을 제외한 배선(RW[1] 내지 RW[m])을 기준 전위를 갖도록 설정하고, 배선(RW[i+1])에 기준 전위보다 V W[i+1]만큼 높은 전위를 인가한다. 이때, 시간 T09부터 시간 T10까지의 기간의 동작과 같이, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에는 전위(V W[i+1])가 인가되기 때문에, 트랜지스터(Tr62)의 게이트의 전위가 증가한다.
전위(V W[i+1])는 제 2 아날로그 데이터에 대응한다.
상술한 바와 같이, 메모리 셀(AM) 및 메모리 셀(AMref)의 용량 결합 계수는 각각 1이다. 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 전위(V W[i+1])가 인가되면, 노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위는 각각 V W[i+1]만큼 증가한다.
노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위가 V W[i+1]만큼 증가하면, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr62)를 흐르는 전류량이 증가한다. 메모리 셀(AM[i+1,j])의 트랜지스터(Tr62)를 흐르는 전류를 I[i+1,j]로 나타내는 경우, 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])으로 흐르는 전류는 I[i+1,j]-I 0[i+1,j](도 19에서 △I[i+1,j]로 나타냄)만큼 증가한다. 마찬가지로, 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr62)를 흐르는 전류를 I[i+1,j+1]로 나타내는 경우, 열 출력 회로(OUT[j+1])의 출력 단자(OT[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 I[i+1,j+1]-I 0[i+1,j+1](도 19에서 △I[i+1,j+1]로 나타냄)만큼 증가한다. 메모리 셀(AMref[i+1])의 트랜지스터(Tr62)를 흐르는 전류를 I ref[i+1]로 나타내는 경우, 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)으로 흐르는 전류는 I ref[i+1]-I ref0[i+1](도 19에서 △I ref[i+1]로 나타냄)만큼 증가한다.
시간 T11부터 시간 T12까지의 기간의 동작은, 시간 T09부터 시간 T10까지의 기간의 동작과 비슷할 수 있다. 따라서, 시간 T11부터 시간 T12까지의 기간의 동작에 식(E14)을 적용하면, 배선(B[j])으로부터 출력되는 차분 전류는 △I B[j]=2kV x[i+1,j]V W[i+1]로 나타내어진다. 바꿔 말하면, 메모리 셀(AM[i+1,j])에 저장된 제 1 아날로그 데이터와, 배선(RW[i+1])에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되는 출력 단자(SPT[j])로부터 출력된다.
또한, 배선(B[j+1])으로부터 출력되는 차분 전류는 △I B[j+1]=2kV x[i+1,j+1]V W[i+1]로 나타내어진다. 메모리 셀(AM[i+1,j+1])에 저장된 제 1 아날로그 데이터와, 배선(RW[i+1])에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터는, 배선(B[j+1])과 전기적으로 접속되는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T12부터 시간 T13까지의 기간>>
시간 T12부터 시간 T13까지의 기간에는, 배선(RW[i+1])에 접지 전위가 인가된다. 이 기간에는, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 접지 전위가 인가되어, 노드(N[i+1,1] 내지 N[i+1,n]) 및 노드(Nref[i+1])의 전위는 시간 T10부터 시간 T11까지의 기간의 전위로 돌아간다.
<<시간 T13부터 시간 T14까지의 기간>>
시간 T13부터 시간 T14까지의 기간에는, 배선(RW[i]) 및 배선(RW[i+1])을 제외한 배선(RW[1] 내지 RW[m])을 기준 전위를 갖도록 설정하고, 배선(RW[i])에 기준 전위보다 V W2[i]만큼 높은 전위를 인가하고, 배선(RW[i+1])에 기준 전위보다 V W2[i+1]만큼 낮은 전위를 인가한다. 이때, 시간 T09부터 시간 T10까지의 기간의 동작과 같이, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 전위(V W2[i])가 공급되기 때문에, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 트랜지스터(Tr62)의 게이트의 전위가 증가한다. 동시에, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 전위(-V W2[i+1])가 인가되기 때문에, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr62)의 게이트의 전위가 하강한다.
전위(V W2[i]) 및 전위(V W2[i+1])는 각각 제 2 아날로그 데이터에 대응하는 전위이다.
또한, 메모리 셀(AM) 및 메모리 셀(AMref)의 용량 결합 계수는 각각 1이다. 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 전위(V W2[i])가 공급되면, 노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 전위는 각각 V W2[i]만큼 증가한다. 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 전위(-V W2[i+1])가 공급되면, 노드(N[i+1,j]), 노드(N[i+1, j+1]), 및 노드(Nref[i+1])의 전위는 각각 V W2[i+1]만큼 하강한다.
노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 각 전위가 V W2[i]만큼 증가하면, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 각 트랜지스터(Tr62)를 흐르는 전류량이 증가한다. 여기서, 메모리 셀(AM[i,j])의 트랜지스터(Tr62)를 흐르는 전류를 I[i,j]로 나타내고, 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)를 흐르는 전류를 I[i,j+1]로 나타내고, 메모리 셀(AMref[i])의 트랜지스터(Tr62)를 흐르는 전류를 I ref[i]로 나타낸다.
노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위가 각각 V W2[i+1]만큼 하강되면, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr62)를 흐르는 전류량이 감소된다. 여기서, 메모리 셀(AM[i+1,j])의 트랜지스터(Tr62)를 흐르는 전류를 I 2[i,j]로 나타내고, 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr62)를 흐르는 전류를 I 2[i,j+1]로 나타내고, 메모리 셀(AMref[i+1])의 트랜지스터(Tr62)를 흐르는 전류를 I 2ref[i+1]로 나타낸다.
이때, 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])으로 흐르는 전류는 (I 2[i,j]-I 0[i,j])+(I 2[i+1,j]-I 0[i+1,j])(도 19에서 △I[j]로 나타냄)만큼 증가한다. 열 출력 회로(OUT[j+1])의 출력 단자(OT[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 (I 2[i,j+1]-I 0[i,j+1])+(I 2[i+1,j+1]-I 0[i+1,j+1])(도 19에서 음의 전류인 △I[j+1]로 나타냄)만큼 증가한다. 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)으로 흐르는 전류는 (I ref[i,j]-Iref0[i,j])+(I ref[i+1,j]-I ref0[i+1,j])(도 19에서 △I Bref로 나타냄)만큼 증가한다.
시간 T13부터 시간 T14까지의 기간의 동작은, 시간 T09부터 시간 T10까지의 기간의 동작과 비슷할 수 있다. 시간 T13부터 시간 T14까지의 기간의 동작에 식(E14)을 적용하면, 배선(B[j])으로부터 출력되는 차분 전류는 △I B[j]=2k{V X[i,j]V W2[i]-V x[i+1,j]V W2[i+1]}로 나타내어진다. 따라서, 메모리 셀(AM[i,j]) 및 메모리 셀(AM[i+1,j]) 각각에 저장된 제 1 아날로그 데이터와, 배선(RW[i]) 및 배선(RW[i+1]) 각각에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱의 합에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되는 출력 단자(SPT[j])로부터 출력된다.
배선(B[j+1])으로부터 출력되는 차분 전류는 △IB[j+1]=2k{V X[i,j+1]V W2[i]-V x[i+1,j+1]V W2[i+1]}로 나타내어진다. 메모리 셀(AM[i,j+1]) 및 메모리 셀(AM[i+1,j+1]) 각각에 저장된 제 1 아날로그 데이터와, 배선(RW[i]) 및 배선(RW[i+1]) 각각에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터는, 배선(B[j+1])과 전기적으로 접속되는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T14 후>>
시간 T14 후에는, 배선(RW[i]) 및 배선(RW[i+1])에 접지 전위가 인가된다. 이때, 메모리 셀(AM[i,1] 내지 AM[i,n]), 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 접지 전위가 인가된다. 따라서, 노드(N[i,1] 내지 N[i,n]), 노드(N[i+1,1] 내지 N[i+1,n]), 노드(Nref[i]), 및 노드(Nref[i+1])의 전위는 시간 T12부터 시간 T13까지의 기간의 전위로 돌아간다.
상술한 바와 같이, 도 11에 나타낸 회로 구성에 의하여, 상술한 뉴럴 네트워크의 계산에 필요한 적화 연산을 실행할 수 있다. 또한, 상기 적화 연산은 디지털 값을 사용하는 연산이 아니기 때문에, 대규모 디지털 회로가 필요하지 않고, 회로의 크기를 저감할 수 있다.
여기서, 제 1 아날로그 데이터가 가중 계수로서 기능하고, 제 2 아날로그 데이터가 뉴런 출력에 대응함으로써, 뉴런 출력의 가중합의 계산을 동시에 수행할 수 있다. 따라서, 가중합의 계산 결과에 대응하는 데이터, 즉 시냅스 입력을 출력 신호로서 얻을 수 있다. 구체적으로는, 제 k 층의 제 s[k] 뉴런의 가중 계수(w s [ k ]·1 ( k ) 내지 w s [ k ]· Q [ k -1] ( k ))를 메모리 셀(AM[1,j] 내지 AM[m,j])에 제 1 아날로그 데이터로서 저장하고, 제 (k-1) 층의 뉴런의 출력 신호(z1·s[ k ] ( k -1) 내지 z Q [ k -1]· s [ k ] ( k -1))를 제 2 아날로그 데이터로서 배선(RW[1] 내지 RW[m])에 공급함으로써, 제 k 층의 제 s[k] 뉴런에 입력되는 신호의 합계(u s [ k ] ( k ))를 얻을 수 있다. 즉, 식(D1)으로 나타내어지는 적화 연산을 반도체 장치(700)에 의하여 수행할 수 있다.
가중 계수를 지도 학습에서 갱신하는 경우, 신호를 제 k 층의 제 s[k] 뉴런으로부터 제 (k+1) 층의 뉴런으로 전송할 때 곱하는 가중 계수(w1· s [ k ] ( k +1) 내지 w Q [ k +1] s [ k ] ( k +1))를 메모리 셀(AM[1,j] 내지 AM[m,j])에 제 1 아날로그 데이터로서 저장하고, 제 (k+1) 층의 뉴런의 오차(δ 1 ( k +1) 내지 δ Q [ k +1] ( k +1))를 배선(RW[1] 내지 RW[m])에 제 2 아날로그 데이터로서 공급함으로써, 식(D3)의 ∑w s [ k +1]· s [ k ] ( k +1)·δ s [ k +1] ( k +1)의 값을 배선(B[j])을 통하여 흐르는 차분 전류(△I B[j])로부터 얻을 수 있다. 즉, 식(D3)으로 나타내어지는 연산의 일부를 반도체 장치(700)에 의하여 수행할 수 있다.
센서(441) 및 표시 유닛(100)을 포함하는 전자 기기에서, 광 센서(443)로부터 얻어지는 외광의 입사각 및 조도에 대한 정보 및 상기 전자 기기의 가속도 센서(446)에 의하여 검지되는 상기 전자 기기의 기울기에 대한 정보를 입력층(제 1 층)의 뉴런에 입력되는 데이터로서 설정하고, 상기 전자 기기의 사용자의 기호에 맞는 휘도 및 색조에 대응하는 설정값을 교사 데이터로서 설정한다. 이에 의하여, 데이터 처리 회로(465)는 계층형 뉴럴 네트워크의 계산 결과에 따라, 사용자의 기호에 맞는 휘도 및 색조에 대응하는 설정값을 출력층(제 L 층)으로부터 출력할 수 있다.
<계층형 뉴럴 네트워크를 구성하는 회로의 예 2>
다음으로, 반도체 장치(700)와 상이한 적화 연산 회로의 다른 구성예에 대하여 설명한다.
도 20은 적화 연산 회로로서 기능하는 반도체 장치(800)의 블록도이다. 반도체 장치(800)는 오프셋 회로(810) 및 메모리 셀 어레이(720)를 포함한다.
오프셋 회로(810)는 열 출력 회로(COT[1] 내지 COT[n])(여기서, n은 1 이상의 정수) 및 전원 회로(CUREF)를 포함한다.
계층형 뉴럴 네트워크를 구성하는 회로의 예 2에서는, 계층형 뉴럴 네트워크를 구성하는 회로의 예 1에서의 메모리 셀 어레이(720)의 각 부분과 공통된 메모리 셀 어레이(720)의 부분에 대한 설명을 생략한다. 이는, 예 2에서의 메모리 셀 어레이(720)에 포함되는 메모리 셀(AM) 및 메모리 셀(AMref), 그리고 그들과 배선의 접속 구성에도 마찬가지로 적용된다.
열 출력 회로(COT[j])는 단자(CT11[j]) 및 단자(CT12[j])를 포함한다. 전원 회로(CUREF)는 단자(CT13[1] 내지 CT13[n]) 및 단자(CTref)를 포함한다.
배선(ORP)은 열 출력 회로(COT[1] 내지 COT[n])와 전기적으로 접속된다. 배선(OSP)은 열 출력 회로(COT[1] 내지 COT[n])와 전기적으로 접속된다. 배선(ORM)은 열 출력 회로(COT[1] 내지 COT[n])와 전기적으로 접속된다. 배선(OSM)은 열 출력 회로(COT[1] 내지 COT[n])와 전기적으로 접속된다. 배선(ORP, OSP, ORM, 및 OSP)은 각각, 오프셋 회로(810)에 제어 신호를 공급하기 위한 배선이다.
열 출력 회로(COT[j])의 단자(CT11[j])는 배선(B[j])과 전기적으로 접속된다.
전원 회로(CUREF I)의 단자(CTref)는 배선(Bref)과 전기적으로 접속된다. 또한, 전원 회로(CUREF)의 단자(CT13[j])는 열 출력 회로(COT[j])의 단자(CT12[j])와 전기적으로 접속된다.
배선(B[j])은 열 출력 회로(COT[j])로부터 메모리 셀 어레이(720)의 j열째의 메모리 셀(AM)에 신호를 공급하기 위한 배선으로서 기능한다.
배선(Bref)은 전원 회로(CUREF)로부터 메모리 셀(AMref[1] 내지 AMref[m])에 신호를 공급하기 위한 배선으로서 기능한다.
도 20의 반도체 장치(800)에서는, 이하의 구성 요소만을 나타내었다: 오프셋 회로(810); 메모리 셀 어레이(720); 열 출력 회로(COT[1]); 열 출력 회로(COT[j]); 열 출력 회로(COT[n]); 전원 회로(CUREF); 단자(CT11[1]); 단자(CT11[j]); 단자(CT11[n]); 단자(CT12[1]); 단자(CT12[n]); 단자(CT13[1]); 단자(CT13[j]); 단자(CT13[n]); 단자(CTref); 출력 단자(SPT[j]); 출력 단자(SPT[n]); 메모리 셀(AM[1,1]), 메모리 셀(AM[i,1]); 메모리 셀(AM[m,1]); 메모리 셀(AM[1,j]); 메모리 셀(AM[i,j]); 메모리 셀(AM[m,j]); 메모리 셀(AM[1,n]); 메모리 셀(AM[i,n]); 메모리 셀(AM[m,n]); 메모리 셀(AMref[1]); 메모리 셀(AMref[i]); 메모리 셀(AMref[m]); 배선(OSP); 배선(ORP); 배선(ORM); 배선(OSM); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(WD[1]); 배선(WD[j]); 배선(WD[n]); 배선(WDref); 배선(VR); 배선(RW[1]); 배선(RW[i]); 배선(RW[m]); 배선(WW[1]); 배선(WW[i]); 및 배선(WW[m])이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
도 20은 반도체 장치(800)의 구성예를 나타낸 것이고, 상황 또는 조건, 또는 필요에 따라, 반도체 장치(800)의 구성을 변경할 수 있다. 예를 들어, 반도체 장치(800)의 회로 구성에 따라서는, 배선(WD[j]) 및 배선(VR)으로서 기능하도록 하나의 배선을 제공하여도 좋다. 또는, 반도체 장치(800)의 회로 구성에 따라서는, 배선(ORP) 및 배선(OSP)으로서 기능하도록 하나의 배선을 제공하여도 좋고, 또는 배선(ORM) 및 배선(OSM)으로서 기능하도록 하나의 배선을 제공하여도 좋다.
<<오프셋 회로(810)>>
다음으로, 오프셋 회로(810)에 적용할 수 있는 회로 구성의 예에 대하여 설명한다. 도 21에는 오프셋 회로(810)의 예로서 오프셋 회로(811)를 나타내었다.
오프셋 회로(811)는, 전원 전압을 공급하기 위하여 배선(VDD1L) 및 배선(VSSL)과 전기적으로 접속된다. 구체적으로, 열 출력 회로(COT[1] 내지 COT[n]) 각각은 배선(VDD1L) 및 배선(VSSL)과 전기적으로 접속되고, 전류원 회로(CUREF)는 배선(VDD1L)과 전기적으로 접속된다. 배선(VDD1L)은 고레벨 전위를 공급한다. 배선(VSSL)은 저레벨 전위를 공급한다.
우선, 열 출력 회로(COT[j]) 내부의 회로 구성에 대하여 설명한다. 열 출력 회로(COT[j])는 회로(SI[j]), 회로(SO[j]), 및 배선(OL[j])을 포함한다. 또한, 회로(SI[j])는 트랜지스터(Tr71 내지 Tr73) 및 용량 소자(C71)를 포함하고, 회로(SO[j])는 트랜지스터(Tr74 내지 Tr76) 및 용량 소자(C72)를 포함한다. 트랜지스터(Tr71 내지 Tr73), 트랜지스터(Tr75), 및 트랜지스터(Tr76)는 n채널 트랜지스터이고, 트랜지스터(Tr74)는 p채널 트랜지스터이다.
열 출력 회로(COT[j])의 회로(SI[j])에서, 트랜지스터(Tr71)의 제 1 단자는 배선(OL[j])과 전기적으로 접속되고, 트랜지스터(Tr71)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되고, 트랜지스터(Tr71)의 게이트는 용량 소자(C71)의 제 1 단자와 전기적으로 접속된다. 트랜지스터(Tr72)의 제 1 단자는 배선(OL[j])과 전기적으로 접속되고, 트랜지스터(Tr72)의 제 2 단자는 용량 소자(C71)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(Tr72)의 게이트는 배선(OSP)과 전기적으로 접속된다. 트랜지스터(Tr73)의 제 1 단자는 용량 소자(C71)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(Tr73)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되고, 트랜지스터(Tr73)의 게이트는 배선(ORP)과 전기적으로 접속된다. 용량 소자(C71)의 제 2 단자는 배선(VSSL)과 전기적으로 접속된다. 회로(SI[j])의 이러한 구성에 의하여, 회로(SI[j])는 배선(OL[j])를 흐르는 전류를 배출하는 전류 싱크 회로로서 기능한다.
열 출력 회로(COT[j])의 회로(SO[j])에서, 트랜지스터(Tr74)의 제 1 단자는 배선(OL[j])과 전기적으로 접속되고, 트랜지스터(Tr74)의 제 2 단자는 배선(VDD1L)과 전기적으로 접속되고, 트랜지스터(Tr74)의 게이트는 용량 소자(C72)의 제 1 단자와 전기적으로 접속된다. 트랜지스터(Tr75)의 제 1 단자는 배선(OL[j])과 전기적으로 접속되고, 트랜지스터(Tr75)의 제 2 단자는 용량 소자(C72)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(Tr75)의 게이트는 배선(OSM)과 전기적으로 접속된다. 트랜지스터(Tr76)의 제 1 단자는 용량 소자(C72)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(Tr76)의 제 2 단자는 배선(VDD1L)과 전기적으로 접속되고, 트랜지스터(Tr76)의 게이트는 배선(ORM)과 전기적으로 접속된다. 용량 소자(C72)의 제 2 단자는 배선(VDD1L)과 전기적으로 접속된다. 회로(SO[j])의 이러한 구성에 의하여, 회로(SO[j])는 배선(OL[j])를 흐르는 전류를 배출하는 전류 싱크 회로로서 기능한다.
또한, 트랜지스터(Tr71 내지 Tr73), 트랜지스터(Tr75), 및 트랜지스터(Tr76)는 각각 OS 트랜지스터인 것이 바람직하다. 트랜지스터(Tr71 내지 Tr73), 트랜지스터(Tr75), 및 트랜지스터(Tr76)의 각 채널 형성 영역은 실시형태 9에서 설명하는 CAC-OS를 포함하는 것이 바람직하다.
OS 트랜지스터는 오프 상태 전류가 매우 낮은 특성을 갖는다. 따라서, OS 트랜지스터가 오프 상태일 때, 소스와 드레인 사이를 흐르는 누설 전류의 양을 매우 적게 할 수 있다. 트랜지스터(Tr71 내지 Tr73), 트랜지스터(Tr75), 및 트랜지스터(Tr76)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr71 내지 Tr73), 트랜지스터(Tr75), 및 트랜지스터(Tr76) 각각의 누설 전류를 억제할 수 있어, 적화 연산 회로의 계산 정확도를 높게 할 수 있는 경우가 있다.
다음으로, 전류원 회로(CUREF)의 내부 구조에 대하여 설명한다. 전류원 회로(CUREF)는 트랜지스터(Tr77[1] 내지 Tr77[n]) 및 트랜지스터(Tr78)를 포함한다. 또한, 트랜지스터(Tr77[1] 내지 Tr77[n]) 및 트랜지스터(Tr78) 각각은 p채널 트랜지스터이다.
트랜지스터(Tr77[j])의 제 1 단자는 단자(CT13[j])와 전기적으로 접속되고, 트랜지스터(Tr77[j])의 제 2 단자는 배선(VDD1L)과 전기적으로 접속되고, 트랜지스터(Tr77[j])의 게이트는 트랜지스터(Tr78)의 게이트와 전기적으로 접속된다. 트랜지스터(Tr78)의 제 1 단자는 단자(CTref)와 전기적으로 접속되고, 트랜지스터(Tr78)의 제 2 단자는 배선(VDD1L)과 전기적으로 접속되고, 트랜지스터(Tr78)의 게이트는 단자(CTref)와 전기적으로 접속된다. 바꿔 말하면, 전류원 회로(CUREF)는 커런트 미러 회로로서 기능한다.
따라서, 전류원 회로(CUREF)는 단자(CTref)의 전위를 참조로 사용하여, 트랜지스터(Tr78)의 소스와 드레인 사이를 흐르는 전류량과, 트랜지스터(Tr77[j])의 소스와 드레인 사이의 전류량을 동등하게 하는 기능을 갖는다.
배선(OL[j])은 열 출력 회로(COT[j])의 단자(CT11[j])와 단자(CT12[j])를 전기적으로 접속시키기 위한 배선이다.
도 21에 나타낸 오프셋 회로(811)에서는, 이하의 구성 요소만을 나타내었다: 열 출력 회로(COT[1]); 열 출력 회로(COT[j]); 열 출력 회로(COT[n]); 전류원 회로(CUREF); 회로(SI[1]); 회로(SI[j]); 회로(SI[n]); 회로(SO[1]); 회로(SO[j]); 회로(SO[n]); 단자(CT11[1]); 단자(CT11[j]); 단자(CT11[n]); 단자(CT12[1]); 단자(CT12[j]); 단자(CT12[n]); 단자(CT13[1]); 단자(CT13[j]); 단자(CT13[n]); 단자(CTref); 트랜지스터(Tr71); 트랜지스터(Tr72); 트랜지스터(Tr73); 트랜지스터(Tr74); 트랜지스터(Tr75); 트랜지스터(Tr76); 트랜지스터(Tr77[1]); 트랜지스터(Tr77[j]); 트랜지스터(Tr77[n]); 트랜지스터(Tr78); 용량 소자(C71); 용량 소자(C72); 배선(OL[1]); 배선(OL[j]); 배선(OL[n]); 배선(ORP); 배선(OSP); 배선(ORM); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(VDD1L); 및 배선(VSSL)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
도 20의 오프셋 회로(810)의 구성은 도 21의 오프셋 회로(811)에 한정되지 않는다. 상황 또는 조건, 또는 필요에 따라서는, 오프셋 회로(811)의 구성을 변경할 수 있다.
<동작예 2>
반도체 장치(800)의 동작예에 대하여 설명한다. 또한, 본 동작예에서 설명하는 반도체 장치(800)는, 오프셋 회로(810)로서 도 22에 나타낸 오프셋 회로(815)와, 반도체 장치(800)의 메모리 셀 어레이(720)로서 도 17에 나타낸 메모리 셀 어레이(760)를 포함한다.
도 22의 오프셋 회로(815)는 도 21의 오프셋 회로(811)와 비슷한 구성을 갖고, 열 출력 회로(COT[j]), 열 출력 회로(COT[j+1]), 및 전류원 회로(CUREF)를 포함한다.
도 22의 열 출력 회로(COT[j])에서는, 회로(SO[j])의 트랜지스터(Tr74)의 제 1 단자와 트랜지스터(Tr75)의 제 1 단자 사이의 전기적 접속으로부터 배선(OL[j])으로 흐르는 전류를 I C[j]로 나타낸다. 열 출력 회로(COT[j+1])에서는, 회로(SO[j+1])의 트랜지스터(Tr74)의 제 1 단자와 트랜지스터(Tr75)의 제 1 단자 사이의 전기적 접속으로부터 배선(OL[j+1])으로 흐르는 전류를 I C[j+1]로 나타낸다. 전류원 회로(CUREF)에서는, 단자(CT13[j])로부터 흐르는 전류, 단자(CT13[j+1])로부터 흐르는 전류, 및 단자(CTref)로부터 흐르는 전류를 각각 I CMref로 나타낸다. 또한, 열 출력 회로(COT[j])에서는, 배선(OL[j])으로부터 회로(SI[j])의 트랜지스터(Tr71)의 제 1 단자와 트랜지스터(Tr72)의 제 1 단자 사이의 전기적 접속으로 흐르는 전류를 I CP[j]로 나타낸다. 열 출력 회로(COT[j+1])에서는, 배선(OL[j+1])으로부터 회로(SI[j+1])의 트랜지스터(Tr71)의 제 1 단자와 트랜지스터(Tr72)의 제 1 단자 사이의 전기적 접속으로 흐르는 전류를 I CP[j+1]로 나타낸다. 또한, 열 출력 회로(COT[j])의 단자(CT11[j])로부터 배선(B[j])으로 흐르는 전류를 I B[j]로 나타내고, 열 출력 회로(COT[j+1])의 단자(CT11[j+1])로부터 배선(B[j+1])으로 흐르는 전류를 I B[j+1]로 나타낸다.
동작예 2에서 설명하는 메모리 셀 어레이(760)에 대해서는, 동작예 1의 메모리 셀 어레이(760)의 설명을 참조한다.
도 23 내지 도 25는 반도체 장치(800)의 동작예를 나타낸 타이밍 차트이다. 도 23의 타이밍 차트에는, 배선(WW[i]), 배선(WW[i+1]), 배선(WD[j]), 배선(WD[j+1]), 배선(WDref), 노드(N[i,j]), 노드(N[i,j+1]), 노드(N[i+1,j]), 노드(N[i+1,j+1]), 노드(Nref[i]), 노드(Nref[i+1]), 배선(RW[i]), 및 배선(RW[i+1])의 시간 T01부터 시간 T05까지의 기간의 전위의 변화를 나타내었다. 이 타이밍 차트에는 전류(∑I[i,j]), 전류(∑I[i,j+1]), 및 전류(I Bref)의 변화량도 나타내었다. 또한, 전류(∑I[i,j])는 i에 대하여 1부터 m까지를 합하여 얻은, 메모리 셀(AM[i,j])의 트랜지스터(Tr62)를 흐르는 전류의 값이고, 전류(∑I[i,j+1])는 i에 대하여 1부터 m까지를 합하여 얻은, 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)를 흐르는 전류량의 합계이다. 도 23의 타이밍 차트에서, 배선(ORP, OSP, ORM, 및 OSM)의 전위는 항상 저레벨 전위이다(도시되지 않았음).
도 24의 타이밍 차트는, 도 23의 타이밍 차트에 나타낸 시간 T05 후의 기간의 동작을 시간 T11까지 나타낸 것이다. 도 24의 타이밍 차트는, 배선(ORP, OSP, ORM, 및 OSM)의 시간 T06부터 시간 T11까지의 기간의 전위의 변화를 나타낸 것이다. 또한, 시간 T06 내지 시간 T11에서, 배선(WW[i]), 배선(WW[i+1]), 배선(WD[j]), 배선(WD[j+1]), 배선(WDref), 노드(N[i,j]), 노드(N[i,j+1]), 노드(N[i+1,j]), 노드(N[i+1,j+1]), 노드(Nref[i]), 노드(Nref[i+1]), 배선(RW[i]), 및 배선(RW[i+1])의 전위, 그리고 전류(∑I[i,j]), 전류(∑I[i,j+1]), 및 전류(I Bref)의 양은 변화하지 않기 때문에, 배선 및 노드의 전위, 그리고 전류의 변화를 도 24에는 나타내지 않았다.
도 25의 타이밍 차트는, 도 24의 타이밍 차트에 나타낸 시간 T11 후의 기간의 동작을 시간 T17까지 나타낸 것이다. 도 23의 타이밍 차트는, 노드(N[i,j]), 노드(N[i,j+1]), 노드(N[i+1,j]), 노드(N[i+1,j+1]), 노드(Nref[i]), 노드(Nref[i+1]), 배선(RW[i]), 및 배선(RW[i+1])의 시간 T12부터 시간 T17까지의 기간의 전위, 그리고 전류(∑I[i,j]), 전류(∑I[i,j+1]), 및 전류(I Bref)의 양의 변화를 나타낸 것이다. 배선(WW[i]), 배선(WW[i+1]), 배선(ORP), 배선(OSP), 배선(ORM), 및 배선(OSM)의 전위는 아무런 변화 없이 저레벨로 유지되고, 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)의 전위는 아무런 변화 없이 접지 전위로 유지된다. 따라서, 도 25의 타이밍 차트에는, 배선(WW[i]), 배선(WW[i+1]), 배선(WD[j]), 배선(WD[j+1]), 배선(WDref), 배선(ORP), 배선(OSP), 배선(ORM), 및 배선(OSM)의 전위의 변화를 나타내지 않았다. 도 25의 타이밍 차트에는, 나중에 설명하는 전류(△I B[j]) 및 전류(△I B[j+1])의 양의 변화도 나타내었다.
<<시간 T01부터 시간 T02까지의 기간>>
시간 T01부터 시간 T02까지의 기간에는, 배선(WW[i])에 고레벨 전위(도 23에서 High로 나타냄)가 공급되고, 배선(WW[i+1])에 저레벨 전위(도 23에서 Low로 나타냄)가 공급된다. 또한, 배선(WD[j])에는 접지 전위(도 23에서 GND로 나타냄)보다 V PR-V X[i,j]만큼 높은 전위가 인가되고, 배선(WD[j+1])에는 접지 전위보다 V PR-V X[i,j+1]만큼 높은 전위가 인가되고, 배선(WDref)에는 접지 전위보다 V PR만큼 높은 전위가 인가된다. 또한, 배선(RW[i]) 및 배선(RW[i+1])에는 기준 전위(도 23에서 REFP로 나타냄)가 인가된다.
전위(V X[i,j]) 및 전위(V X[i,j+1])는 각각 제 1 아날로그 데이터에 대응한다. 전위(V PR)는 참조 아날로그 데이터에 대응한다.
이 기간에는, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr61)의 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr61)가 온이 된다. 따라서, 메모리 셀(AM[i,j])에서, 배선(WD[j])과 노드(N[i,j])가 서로 전기적으로 접속되고, 노드(N[i,j])의 전위가 V PR-V X[i,j]가 된다. 메모리 셀(AM[i,j+1])에서는, 배선(WD[j+1])과 노드(N[i,j+1])가 서로 전기적으로 접속되고, 노드(N[i,j+1])의 전위가 V PR-V X[i,j+1]가 된다. 메모리 셀(AMref[i])에서는, 배선(WDref)과 노드(Nref[i])가 서로 전기적으로 접속되고, 노드(Nref[i])의 전위가 V PR가 된다.
메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i]) 각각의 트랜지스터(Tr62)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 생각한다. 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I 0[i,j])는 동작예 1에서 설명한 식(E1)으로 나타낼 수 있다.
식에서, k는 트랜지스터(Tr62)의 채널 길이, 채널 폭, 이동도, 및 게이트 절연막의 용량 등에 의하여 결정되는 상수이다. 또한, V th는 트랜지스터(Tr62)의 문턱 전압이다.
이때, 열 출력 회로(COT[j])의 단자(CT11[j])로부터 배선(B[j])으로 흐르는 전류는 I 0[i,j]이다.
마찬가지로, 배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I 0[i,j+1])는 동작예 1과 같이 식(E2)으로 나타낼 수 있다.
이때, 열 출력 회로(COT[j+1])의 단자(CT11[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 I 0[i,j+1]이다.
배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I ref0[i])는 동작예 1에서 설명한 식(E3)으로 나타낼 수 있다.
이때, 전류원 회로(CUREF)의 단자(CTref)로부터 배선(Bref)으로 흐르는 전류는 I ref0[i]이다.
또한, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)의 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)가 오프가 된다. 따라서, 노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])에 전위가 유지되지 않는다.
<<시간 T02부터 시간 T03까지의 기간>>
시간 T02부터 시간 T03까지의 기간에는, 배선(WW[i])에 저레벨 전위가 인가된다. 이때, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr61)의 게이트에 저레벨 전위가 공급되기 때문에, 메모리 셀(AM[i,j], AM[i,j+1], 및 AMref[i])의 트랜지스터(Tr61)가 오프가 된다.
배선(WW[i+1])에는 시간 T02 전부터 저레벨 전위가 연속적으로 인가되어 있다. 따라서, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)는 시간 T02 전부터 오프 상태를 유지하고 있다.
상술한 바와 같이, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)는 각각 오프 상태에 있기 때문에, 시간 T02부터 시간 T03까지의 기간에는 노드(N[i,j]), 노드(N[i,j+1]), 노드(N[i+1,j]), 노드(N[i+1,j+1]), 노드(Nref[i]), 및 노드(Nref[i+1])의 전위가 유지된다.
특히, 반도체 장치(700)의 회로 구성에서 설명한 바와 같이, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr61)로서 OS 트랜지스터를 사용하면, 각 트랜지스터(Tr61)의 소스와 드레인 사이를 흐르는 누설 전류의 양을 적게 할 수 있어, 노드에 전위를 오랫동안 유지할 수 있다.
시간 T02부터 시간 T03까지의 기간에는, 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)에 접지 전위가 인가된다. 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)는 각각 오프 상태에 있기 때문에, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 노드에 유지되는 전위는 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)으로부터의 전위의 인가에 의하여 재기록되지는 않는다.
<<시간 T03부터 시간 T04까지의 기간>>
시간 T03부터 시간 T04까지의 기간에는, 배선(WW[i])에 저레벨 전위가 인가되고, 배선(WW[i+1])에 고레벨 전위가 인가된다. 또한, 배선(WD[j])에는 접지 전위보다 V PR-V x[i+1,j]만큼 높은 전위가 인가되고, 배선(WD[j+1])에는 접지 전위보다 V PR-V x[i+1,j+1]만큼 높은 전위가 인가되고, 배선(WDref)에는 접지 전위보다 V PR만큼 높은 전위가 인가된다. 또한, 배선(RW[i]) 및 배선(RW[i+1])에는 시간 T02부터 계속하여 기준 전위가 연속적으로 인가되어 있다.
또한, 전위(V x[i+1,j]) 및 전위(V x[i+1,j+1])는 각각 제 1 아날로그 데이터에 대응하는 전위이다.
이 기간에는, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)의 게이트에 고레벨 전위가 공급되기 때문에, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr61)가 각각 온이 된다. 따라서, 메모리 셀(AM[i+1,j])의 노드(N[i+1,j])가 배선(WD[j])과 전기적으로 접속되고, 노드(N[i+1,j])의 전위가 V PR-V x[i+1,j]가 된다. 메모리 셀(AM[i+1,j+1])에서는, 배선(WD[j+1])과 노드(N[i+1,j+1])가 서로 전기적으로 접속되고, 노드(N[i+1,j+1])의 전위가 V PR-V x[i+1,j+1]가 된다. 메모리 셀(AMref[i+1])에서는, 배선(WDref) 및 노드(Nref[i+1])가 서로 전기적으로 접속되고, 노드(Nref[i+1])의 전위가 V PR가 된다.
메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1]) 각각의 트랜지스터(Tr62)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 생각한다. 배선(B[j])으로부터 메모리 셀(AM[i+1,j])의 트랜지스터(Tr62)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I 0[i+1,j])는 식(E4)으로 나타낼 수 있다.
이때, 열 출력 회로(COT[j])의 단자(CT11[j])로부터 배선(B[j])으로 흐르는 전류는 I 0[i,j]+I 0[i+1,j]이다.
마찬가지로, 배선(B[j+1])으로부터 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I 0[i+1,j+1])는 동작예 1에서 설명한 식(E5)으로 나타낼 수 있다.
이때, 열 출력 회로(COT[j+1])의 단자(CT11[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 I 0[i,j+1]+I 0[i+1,j+1]이다.
배선(Bref)으로부터 메모리 셀(AMref[i+1])의 트랜지스터(Tr62)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I ref0[i+1])는 식(E6)으로 나타낼 수 있다.
이때, 전류원 회로(CUREF)의 단자(CTref)로부터 배선(Bref)으로 흐르는 전류는 I ref0[i]+I ref0[i+1]이다.
<<시간 T04부터 시간 T05까지의 기간>>
시간 T04부터 시간 T05까지의 기간에는, 시간 T01부터 시간 T02까지의 기간의 동작 및 시간 T03부터 시간 T04까지의 기간의 동작과 비슷한 식으로, 나머지 메모리 셀(AM)에 제 1 아날로그 데이터에 대응하는 전위가 기록되고, 나머지 메모리 셀(AMref)에 전위(V PR)가 기록된다. 따라서, 모든 메모리 셀(AM)의 트랜지스터(Tr62)를 흐르는 전류량의 합계는, ∑I 0[i,j](∑I 0[i,j]은 i에 대한 1부터 m까지의 전류(I 0[i,j])의 합계를 나타냄)으로 나타내어지는, 열 출력 회로(COT[j])의 단자(CT11[j])로부터 배선(B[j])으로 흐르는 전류량에 대응한다.
여기서는, 전류원 회로(CUREF)에 초점을 맞춰 설명한다. 전류원 회로(CUREF)의 단자(CTref)와 전기적으로 접속되는 배선(Bref)에는, 메모리 셀(AMref[1] 내지 AMref[m])의 트랜지스터(Tr62)를 통하여 흐르는 전류량의 합계가 흐른다. 바꿔 말하면, I Bref=∑I ref0[i](여기서, ∑I ref0[i]은 i에 대한 1부터 m까지의 I ref0[i]의 합계임)에 대응하는 전류가 배선(Bref)으로 흐르기 때문에, 전류원 회로(CUREF)의 단자(CTref)의 전위에 따라, 상기 전류가 트랜지스터(Tr78)의 제 2 단자로부터 제 1 단자에 출력된다.
도 23에서, 전류원 회로(CUREF)의 단자(CTref)로부터 출력되는 전류를 I CMref로 나타낸다. 본 명세서에서는, 시간 T01 내지 시간 T09에 전류원 회로(CUREF)의 단자(CTref)로부터 출력되는 전류를 I CMref0으로 나타낸다.
그러므로, 전류원 회로(CUREF)의 단자(CTref)로부터 출력되는 전류(I CMref0)는 이하의 식으로 나타낼 수 있다.
[식 21]
Figure 112019019042279-pct00021
또한, 전류원 회로(CUREF)에서는, 트랜지스터(Tr77[1] 내지 Tr77[n])의 게이트의 전위가 트랜지스터(Tr78)의 게이트의 전위(단자(CTref)의 전위)와 각각 동등하기 때문에, 단자(CT13[1] 내지 CT13[n])로부터 출력되는 전류(I CMref0)가 서로 동등하다. 트랜지스터(Tr77[1] 내지 Tr77[n]) 및 트랜지스터(Tr78)의 크기 및 구성은 서로 같다.
<<시간 T06부터 시간 T07까지의 기간>>
시간 T06부터 시간 T11까지의 기간에 대하여 도 24를 참조하여 설명한다. 시간 T06부터 시간 T07까지의 기간에는, 배선(ORP)을 고레벨 전위로 설정하고, 배선(ORM)을 고레벨 전위로 설정한다. 이때, 회로(SI[1] 내지 SI[n])의 트랜지스터(Tr73)의 게이트에 고레벨 전위가 공급되기 때문에, 트랜지스터(Tr73)가 온이 된다. 따라서, 회로(SI[1] 내지 SI[n])의 용량 소자(C71)의 제 1 단자에 저레벨 전위가 공급되기 때문에, 용량 소자(C51)의 전위가 초기화된다. 또한, 회로(SO[1] 내지 SO[n])의 트랜지스터(Tr76)의 게이트에 고레벨 전위가 공급되기 때문에, 트랜지스터(Tr76)가 온이 된다. 따라서, 열 출력 회로(OUT[1] 내지 OUT[n])의 용량 소자(C72)의 제 1 단자에 저레벨 전위가 공급되기 때문에, 용량 소자(C72)의 전위가 초기화된다. 시간 T06이 시작되면, 배선(OSP)에 저레벨 전위가 공급되기 때문에, 회로(SI[1] 내지 SI[n])의 트랜지스터(Tr73)가 오프가 되고, 배선(OSM)에 저레벨 전위가 공급되기 때문에, 회로(SO[1] 내지 SO[n])의 트랜지스터(Tr76)가 오프가 된다.
<<시간 T07부터 시간 T08까지의 기간>>
시간 T07부터 시간 T08까지의 기간에는, 배선(ORP 및 ORM)을 각각 저레벨 전위로 설정한다. 이때, 회로(SI[1] 내지 SI[n])의 트랜지스터(Tr73)의 게이트에 저레벨 전위가 공급되기 때문에, 트랜지스터(Tr73)가 오프가 된다. 또한, 회로(SO[1] 내지 SO[n])의 트랜지스터(Tr76)의 게이트에 저레벨 전위가 공급되기 때문에, 트랜지스터(Tr76)가 오프가 된다.
<<시간 T08부터 시간 T09까지의 기간>>
시간 T08부터 시간 T09까지의 기간에는, 배선(OSP)을 고레벨 전위로 설정한다. 이때, 회로(SI[1] 내지 SI[n])의 트랜지스터(Tr72)의 게이트에 고레벨 전위가 인가되기 때문에, 트랜지스터(Tr72)가 온 상태가 된다. 열 출력 회로(COT[j])로부터 출력되는 전류(I B[j])는 ∑I 0[i,j](여기서, ∑I 0[i,j]은 i에 대한 1부터 m까지의 I 0[i,j]의 합계임)이다. 전류(I B[j])보다 전류(I CMref0)가 큰 경우, 트랜지스터(Tr72)의 제 2 단자를 통하여 트랜지스터(Tr72)의 제 1 단자로부터 용량 소자(C71)의 제 1 단자로 전류가 흐르고, 용량 소자(C71)에서 양의 전위가 유지된다. 따라서, 트랜지스터(Tr71)의 게이트의 전위가 유지되기 때문에, 트랜지스터(Tr71)의 게이트의 전위에 대응하는 전류가 트랜지스터(Tr71)의 소스와 드레인 사이를 흐른다.
시간 T09가 시작되면, 배선(OSP)에 저레벨 전위가 공급되기 때문에, 회로(SI[1] 내지 SI[n])의 트랜지스터(Tr72)가 오프가 된다. 트랜지스터(Tr71)의 게이트의 전위는 용량 소자(C71)에서 유지되기 때문에, 시간 T09 후에도 트랜지스터(Tr71) 각각의 소스와 드레인 사이를 같은 양의 전류가 계속 흐른다.
<<시간 T10부터 시간 T11까지의 기간>>
시간 T10부터 시간 T11까지의 기간에는, 배선(OSM)을 고레벨 전위로 설정한다. 이때, 회로(SO[1] 내지 SO[n])의 트랜지스터(Tr75)의 게이트에 고레벨 전위가 공급되기 때문에, 트랜지스터(Tr75)가 온이 된다. 열 출력 회로(COT[j])로부터 출력되는 전류(I B[j])는 ∑I 0[i,j](여기서, ∑I 0[i,j]은 i에 대한 1부터 m까지의 I 0[i,j]의 합계임)이다. 전류(I B[j])보다 전류(I CMref0)가 작은 경우, 트랜지스터(Tr75)의 제 2 단자를 통하여 용량 소자(C72)의 제 1 단자로부터 트랜지스터(Tr75)의 제 1 단자로 전류가 흐르고, 용량 소자(C72)에서 음의 전위가 유지된다. 따라서, 트랜지스터(Tr74)의 게이트의 전위가 유지되기 때문에, 트랜지스터(Tr74)의 게이트의 전위에 대응하는 전류가 트랜지스터(Tr74)의 소스와 드레인 사이를 흐른다.
시간 T11이 시작되면, 배선(OSM)에 저레벨 전위가 공급되기 때문에, 회로(SO[1] 내지 SO[n])의 트랜지스터(Tr75)가 오프가 된다. 트랜지스터(Tr74)의 게이트의 전위는 용량 소자(C72)에서 유지되기 때문에, 시간 T11 후에도 트랜지스터(Tr74) 각각의 소스와 드레인 사이를 같은 양의 전류가 계속 흐른다.
또한, 도 24의 타이밍 차트에서는, 트랜지스터(Tr72)의 도통 상태 및 비도통 상태를 전환하는 동작(시간 T08부터 시간 T09까지의 기간)을, 트랜지스터(Tr75)의 도통 상태 및 비도통 상태를 전환하는 동작(시간 T10부터 시간 T11까지의 기간) 전에 수행하지만, 오프셋 회로(815)의 동작의 순서는 이에 한정되지 않는다. 예를 들어, 우선, 트랜지스터(Tr75)의 도통 상태 및 비도통 상태를 전환하는 동작(시간 T10부터 시간 T11까지의 기간)을 수행한 다음에, 트랜지스터(Tr72)의 도통 상태 및 비도통 상태를 전환하는 동작(시간 T08부터 시간 T09까지의 기간)을 수행하여도 좋다.
여기서는, 시간 T06부터 시간 T12까지의 기간(도 25에 나타내었음)의 열 출력 회로(COT[j])에 초점을 맞춰 설명한다. 열 출력 회로(COT[j])에서는, 배선(OL[j])으로부터 트랜지스터(Tr71)의 제 1 단자로 흐르는 전류를 I CP[j]로 나타내고, 트랜지스터(Tr74)의 제 1 단자로부터 배선(OL[1])으로 흐르는 전류를 I C[j]로 나타낸다. 열 출력 회로(COT[j])의 단자(CT12[j])에는, 전류원 회로(CUREF)의 단자(CT13[j])로부터의 전류(I CMref0)가 입력된다. 시간 T1부터 시간 T12까지의 기간에 출력 단자(SPT[j])로부터 전류가 출력되지 않는 것으로 상정하면, 열 출력 회로(COT[j])와 전기적으로 접속되는 배선(B[j])에서는 메모리 셀(AM[1,i] 내지 AM[n,i])의 각 트랜지스터(Tr62)를 통하여 흐르는 전류량의 합계가 흐른다. 바꿔 말하면, 배선(B[j])에는 전류(∑I 0[i,j])(∑는 i에 대하여 1부터 m까지를 합하여 얻은 전류를 나타냄)가 흐른다. 시간 T06부터 시간 T12까지의 기간에 열 출력 회로(COT[j])에서는, 출력되는 ∑I 0[i,j]과 입력되는 전류(I CMref0)가 상이하고, 회로(SO[j])를 통하여 배선(OL[j])에 전류(I C[j])가 공급되거나, 또는 회로(SI[j])를 통하여 배선(OL[j])으로부터 전류(I CP[j])가 배출된다. 그러므로, 상기는 이하의 식을 제공한다.
[식 22]
Figure 112019019042279-pct00022
<<시간 T12부터 시간 T13까지의 기간>>
시간 T12 후의 동작에 대하여 도 25를 참조하여 설명한다. 시간 T12부터 시간 T13까지의 기간에는, 배선(RW[i])에 기준 전위(도 25에서 REFP로 나타냄)보다 V W[i]만큼 높은 전위가 인가된다. 이때, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 전위(V W[i])가 인가되기 때문에, 트랜지스터(Tr62)의 게이트의 전위가 증가한다.
또한, 전위(V W[i])는 제 2 아날로그 데이터에 대응하는 전위이다.
트랜지스터(Tr62)의 게이트의 전위의 증가는, 배선(RW[i])의 전위의 변화에 대하여, 메모리 셀의 구성에 의하여 결정되는 용량 결합 계수를 곱함으로써 얻은 전위에 대응한다. 상기 용량 결합 계수는, 용량 소자(C52)의 용량, 트랜지스터(Tr62)의 게이트 용량, 및 기생 용량에 기초하여 산출된다. 본 동작예에서, 설명의 복잡화를 피하기 위하여, 배선(RW[i])의 전위의 증가에 대응하는 값을 트랜지스터(Tr62)의 게이트의 전위의 증가에 대응하는 값과 같은 것으로 간주한다. 이는, 메모리 셀(AM) 및 메모리 셀(AMref) 각각의 용량 결합 계수를 1로 간주한다는 것을 의미한다.
또한, 용량 결합 계수는 각각 1이다. 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 전위(V W[i])가 인가되면, 노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 전위는 각각 V W[i]만큼 증가한다.
메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i]) 각각의 트랜지스터(Tr62)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 생각한다. 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I[i,j])는 동작예 1에서 설명한 식(E9)으로 나타낼 수 있다.
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 공급함으로써, 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류는 I[i,j]-I 0[i,j](도 25에서 △I[i,j]로 나타냄)만큼 증가한다.
마찬가지로, 배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I[i,j+1])는 동작예 1에서 설명한 식(E10)으로 나타낼 수 있다.
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 공급함으로써, 배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류는 I[i,j+1]-I 0[i,j+1](도 25에서 △I[i,j+1]로 나타냄)만큼 증가한다.
또한, 배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류(I ref[i])는 동작예 1에서 설명한 식(E11)으로 나타낼 수 있다.
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 공급함으로써, 배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr62)의 제 2 단자로 그 제 1 단자를 통하여 흐르는 전류는 I ref[i]-I ref0[i](도 25에서 △I ref[i]로 나타냄)만큼 증가한다.
여기서는, 전류원 회로(CUREF)에 초점을 맞춰 설명한다. 전류원 회로(CUREF)와 전기적으로 접속되는 배선(Bref)에는, 메모리 셀(AMref[1] 내지 AMref[n])의 트랜지스터(Tr62)를 통하여 흐르는 전류량의 합계가 흐른다. 즉, 전류(∑I ref0[i])인 전류(I Bref)는 배선(Bref)으로 흐른다(여기서, ∑I ref0[i]은 i에 대한 1부터 m까지의 I ref0[i]의 합계임). 상기 전류는 전류원 회로(CUREF)의 단자(CTref)의 전위에 따라, 트랜지스터(Tr78)의 제 2 단자로부터 제 1 단자로 흐른다.
따라서, 전류원 회로(CUREF)의 단자(CTref)로부터 출력되는 전류(I CMref)는 이하의 식으로 나타낼 수 있다.
[식 23]
Figure 112019019042279-pct00023
또한, 전류원 회로(CUREF)에서는, 트랜지스터(Tr77[1] 내지 Tr77[n])의 게이트의 전위가 트랜지스터(Tr78)의 게이트의 전위(단자(CTref)의 전위)와 동등하기 때문에, 단자(CT13[1] 내지 CT13[n])로부터 출력되는 전류(I CMref)가 서로 동등하다.
여기서, 배선(B[j])으로부터 출력되는 전류(△I B[j])에 초점을 맞춘다. 시간 T11부터 시간 T12까지의 기간에서는, 식(E16)을 만족시키고, 배선(B[j])과 전기적으로 접속되는 단자(SPT[j])로부터 전류(△I B[j])가 출력되지 않는다.
시간 T12부터 시간 T13까지의 기간에는, 배선(RW[i])에 기준 전위보다 V W[i]만큼 높은 전위가 인가되고, 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 소스와 드레인 사이를 흐르는 전류가 변화된다. 따라서, 배선(B[j])과 전기적으로 접속되는 출력 단자(SPT[j])로부터 전류(△I B[j])가 출력된다. 구체적으로, 열 출력 회로(COT[j])에서는, 회로(SO)의 트랜지스터(Tr74)의 제 1 단자로부터 배선(OL[j])으로 전류(I C[j])가 흐르고, 배선(OL[j])으로부터 회로(SI)의 트랜지스터(Tr71)의 제 1 단자로 전류(I CP[j])가 흐른다. 그리고, 열 출력 회로(COT[j])의 단자(CT12[j])에는, 전류원 회로(CUREF)의 단자(CT13[j])로부터 전류(I CMref)가 입력된다. 따라서 전류(△I B[j])는, i에 대한 1부터 m까지의 전류(I[i,j])의 합계인 ∑I[i,j]를 사용하여, 이하의 식으로 나타낼 수 있다. 여기서, 전류(I[i,j])는 메모리 셀(AM[i,j])의 트랜지스터(Tr62)의 소스와 드레인 사이를 흐르는 전류이다.
[식 24]
Figure 112019019042279-pct00024
식(E18)에 식(E1, E3, E9, E11, E15, E16, 및 E17)을 사용함으로써, 동작예 1에서 설명한 식(E14)과 같은 식을 얻을 수 있다.
식(E14)에 따르면, 전류(△I B[j])는 제 1 아날로그 데이터인 전위(V X[i,j])와 제 2 아날로그 데이터인 전위(V W[i])의 곱의 합에 대응하는 값이다. 즉, 전류(△I B[j])를 계산하면, 제 1 아날로그 데이터와 제 2 아날로그 데이터의 곱의 합의 값을 얻을 수 있다.
시간 T12부터 시간 T13까지의 기간에는, 배선(RW[i])을 제외한 배선(RW[1] 내지 RW[m]) 모두를 기준 전위를 갖도록 설정하면, V W[g]=0(여기서, g는 1 이상 m 이하이고, i가 아닌 정수임)의 관계를 만족시킨다. 따라서, 식(E9)에 따르면, △I B[j]=2kV X[i,j]V W[i]가 출력된다. 바꿔 말하면, 메모리 셀(AM[i,j])에 저장된 제 1 아날로그 데이터와, 배선(RW[i])에 공급된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되는 출력 단자(SPT[j])로부터 출력된다.
또한, 배선(B[j+1])과 전기적으로 접속되는 출력 단자(SPT[j+1])로부터 출력되는 차분 전류는 △I B[j+1]=2kV X[i,j+1]V W[i]로 나타내어진다. 메모리 셀(AM[i,j+1])에 저장된 제 1 아날로그 데이터와, 배선(RW[i])에 공급된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j+1])과 전기적으로 접속되는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T13부터 시간 T14까지의 기간>>
시간 T13부터 시간 T14까지의 기간에는, 배선(RW[i])에 접지 전위가 공급된다. 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 접지 전위가 공급된다. 따라서, 노드(N[i,1] 내지 N[i,n]) 및 노드(Nref[i])의 전위는 시간 T11부터 시간 T12까지의 기간의 전위로 돌아간다.
<<시간 T14부터 시간 T15까지의 기간>>
시간 T14부터 시간 T15까지의 기간에는, 배선(RW[i+1])을 제외한 배선(RW[1] 내지 RW[m])을 기준 전위를 갖도록 설정하고, 배선(RW[i+1])에 기준 전위보다 V W[i+1]만큼 높은 전위를 인가한다. 이때, 시간 T12부터 시간 T13까지의 기간의 동작과 같이, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에는 전위(V W[i+1])가 공급되기 때문에, 트랜지스터(Tr62)의 게이트의 전위가 증가한다.
전위(V W[i+1])는 제 2 아날로그 데이터에 대응한다.
상술한 바와 같이, 메모리 셀(AM) 및 메모리 셀(AMref)의 용량 결합 계수는 각각 1이다. 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 전위(V W[i+1])가 인가되면, 노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위는 각각 V W[i+1]만큼 증가한다.
노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위가 V W[i+1]만큼 증가하면, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr62)를 흐르는 전류량이 증가한다. 메모리 셀(AM[i+1,j])의 트랜지스터(Tr62)를 흐르는 전류를 I[i+1,j]로 나타내는 경우, 열 출력 회로(COT[j])의 단자(CT11[j])로부터 배선(B[j])으로 흐르는 전류는 I[i+1,j]-I 0[i+1,j](도 25에서 △I[i+1,j]로 나타냄)만큼 증가한다. 마찬가지로, 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr62)를 흐르는 전류를 I[i+1,j+1]로 나타내는 경우, 열 출력 회로(COT[j+1])의 단자(CT11[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 I[i+1,j+1]-I 0[i+1,j+1](도 25에서 △I[i+1,j+1]로 나타냄)만큼 증가한다. 메모리 셀(AMref[i+1])의 트랜지스터(Tr62)를 흐르는 전류를 I ref[i+1]로 나타내는 경우, 전류원 회로(CUREF)의 출력 단자(CTref)로부터 배선(Bref)으로 흐르는 전류는 I ref[i+1]-I ref0[i+1](도 25에서 △I ref[i+1]로 나타냄)만큼 증가한다.
시간 T14부터 시간 T15까지의 기간의 동작은, 시간 T12부터 시간 T13까지의 기간의 동작과 비슷할 수 있다. 따라서, 시간 T14부터 시간 T15까지의 기간의 동작에 식(E9)을 적용하면, 배선(B[j])으로부터 출력되는 차분 전류는 △I B[j]=2kV x[i+1,j]V W[i+1]로 나타내어진다. 바꿔 말하면, 메모리 셀(AM[i+1,j])에 저장된 제 1 아날로그 데이터와, 배선(RW[i+1])에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되는 출력 단자(SPT[j])로부터 출력된다.
또한, 배선(B[j+1])으로부터 출력되는 차분 전류는 △I B[j+1]=2kV x[i+1,j+1]V W[i+1]로 나타내어진다. 메모리 셀(AM[i+1,j+1])에 저장된 제 1 아날로그 데이터와, 배선(RW[i+1])에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터는, 배선(B[j+1])과 전기적으로 접속되는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T15부터 시간 T16까지의 기간>>
시간 T12부터 시간 T13까지의 기간에는, 배선(RW[i+1])에 접지 전위가 공급된다. 이 기간에는, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 접지 전위가 공급되어, 노드(N[i+1,1] 내지 N[i+1,n]) 및 노드(Nref[i+1])의 전위는 시간 T13부터 시간 T14까지의 기간의 전위로 돌아간다.
<<시간 T16부터 시간 T17까지의 기간>>
시간 T16부터 시간 T17까지의 기간에는, 배선(RW[i]) 및 배선(RW[i+1])을 제외한 배선(RW[1] 내지 RW[m])을 기준 전위를 갖도록 설정하고, 배선(RW[i])에 기준 전위보다 V W2[i]만큼 높은 전위를 인가하고, 배선(RW[i+1])에 기준 전위보다 V W2[i+1]만큼 낮은 전위를 인가한다. 이때, 시간 T12부터 시간 T13까지의 기간의 동작과 같이, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 전위(V W2[i])가 공급되기 때문에, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 트랜지스터(Tr62)의 게이트의 전위가 증가한다. 동시에, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 전위(-V W2[i+1])가 인가되기 때문에, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr62)의 게이트의 전위가 하강한다.
전위(V W2[i]) 및 전위(V W2[i+1])는 각각 제 2 아날로그 데이터에 대응하는 전위이다.
또한, 메모리 셀(AM) 및 메모리 셀(AMref)의 용량 결합 계수는 각각 1이다. 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 용량 소자(C52)의 제 2 단자에 전위(V W2[i])가 공급되면, 노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 전위는 각각 V W2[i]만큼 증가한다. 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 전위(-V W2[i+1])가 공급되면, 노드(N[i+1,j]), 노드(N[i+1, j+1]), 및 노드(Nref[i+1])의 전위는 각각 V W2[i+1]만큼 하강한다.
노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 각 전위가 V W2[i]만큼 증가하면, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 각 트랜지스터(Tr62)를 흐르는 전류량이 증가한다. 여기서, 메모리 셀(AM[i,j])의 트랜지스터(Tr62)를 흐르는 전류를 I[i,j]로 나타내고, 메모리 셀(AM[i,j+1])의 트랜지스터(Tr62)를 흐르는 전류를 I[i,j+1]로 나타내고, 메모리 셀(AMref[i])의 트랜지스터(Tr62)를 흐르는 전류를 I ref[i]로 나타낸다.
노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위가 각각 V W2[i+1]만큼 하강되면, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr62)를 흐르는 전류량이 감소된다. 여기서, 메모리 셀(AM[i+1,j])의 트랜지스터(Tr62)를 흐르는 전류를 I 2[i,j]로 나타내고, 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr62)를 흐르는 전류를 I 2[i,j+1]로 나타내고, 메모리 셀(AMref[i+1])의 트랜지스터(Tr62)를 흐르는 전류를 I 2ref[i+1]로 나타낸다.
이때, 열 출력 회로(COT[j])의 단자(CT11[j])로부터 배선(B[j])으로 흐르는 전류는 (I 2[i,j]-I 0[i,j])+(I 2[i+1,j]-I 0[i+1,j])(도 25에서 △I[j]로 나타냄)만큼 증가한다. 열 출력 회로(COT[j+1])의 단자(CT11[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 (I 2[i,j+1]-I 0[i,j+1])+(I 2[i+1,j+1]-I 0[i+1,j+1])(도 25에서 음의 전류인 △I[j+1]로 나타냄)만큼 증가한다. 전류원 회로(CUREF)의 출력 단자(CTref)로부터 배선(Bref)으로 흐르는 전류는 I ref[i,j]-Iref0[i,j]+I ref[i+1,j]-I ref0[i+1,j](도 25에서 △IBref로 나타냄)만큼 증가한다.
시간 T16부터 시간 T17까지의 기간의 동작은, 시간 T12부터 시간 T13까지의 기간의 동작과 비슷할 수 있다. 시간 T16부터 시간 T17까지의 기간의 동작에 식(E9)을 적용하면, 배선(B[j])으로부터 출력되는 차분 전류는 △I B[j]=2k{V X[i,j]V W2[i]-V x[i+1,j]V W2[i+1]}로 나타내어진다. 따라서, 메모리 셀(AM[i,j]) 및 메모리 셀(AM[i+1,j]) 각각에 저장된 제 1 아날로그 데이터와, 배선(RW[i]) 및 배선(RW[i+1]) 각각에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱의 합에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되는 출력 단자(SPT[j])로부터 출력된다.
배선(B[j+1])으로부터 출력되는 차분 전류는 △IB[j+1]=2k{V X[i,j+1]V W2[i]-V x[i+1,j+1]V W2[i+1]}로 나타내어진다. 메모리 셀(AM[i,j+1]) 및 메모리 셀(AM[i+1,j+1]) 각각에 저장된 제 1 아날로그 데이터와, 배선(RW[i]) 및 배선(RW[i+1]) 각각에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터는, 배선(B[j+1])과 전기적으로 접속되는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T17 후>>
시간 T17 후에는, 배선(RW[i]) 및 배선(RW[i+1])에 접지 전위가 공급된다. 이때, 메모리 셀(AM[i,1] 내지 AM[i,n]), 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 용량 소자(C52)의 제 2 단자에 접지 전위가 공급된다. 따라서, 노드(N[i,1] 내지 N[i,n]), 노드(N[i+1,1] 내지 N[i+1,n]), 노드(Nref[i]), 및 노드(Nref[i+1])의 전위는 시간 T15부터 시간 T16까지의 기간의 전위로 돌아간다.
상술한 바와 같이, 도 11의 회로와 상이한 도 20의 회로 구성에 의하여, 상기 뉴럴 네트워크의 계산에 필요한 적화 연산을 실행할 수 있다. 상기 적화 연산은 디지털 값을 사용하는 연산이 아니기 때문에, 대규모 디지털 회로가 필요하지 않고, 회로의 크기를 작게 할 수 있다.
계층형 뉴럴 네트워크를 구성하는 회로의 예 1 및 계층형 뉴럴 네트워크를 구성하는 회로의 예 2에서, 제 1 아날로그 데이터가 가중 계수로서 기능하고, 제 2 아날로그 데이터가 뉴런 출력에 대응함으로써, 뉴런 출력의 가중합의 계산을 동시에 수행할 수 있다. 따라서, 가중합의 계산 결과에 대응하는 데이터, 즉 시냅스 입력을 출력 신호로서 얻을 수 있다. 구체적으로는, 제 k 층의 제 s[k] 뉴런의 가중 계수(w s [ k ]·1 ( k ) 내지 w s [ k ]· Q [ k -1] ( k ))를 메모리 셀(AM[1,j] 내지 AM[m,j])에 제 1 아날로그 데이터로서 저장하고, 제 (k-1) 층의 뉴런의 출력 신호(z1·s[ k ] ( k -1) 내지 z Q [ k -1]· s [ k ] ( k -1))를 제 2 아날로그 데이터로서 배선(RW[1] 내지 RW[m])에 공급함으로써, 제 k 층의 제 s[k] 뉴런에 입력되는 신호의 합계(u s [ k ] ( k ))를 얻을 수 있다. 즉, 식(D1)으로 나타내어지는 적화 연산을 반도체 장치(700) 또는 반도체 장치(800)에 의하여 수행할 수 있다.
가중 계수를 지도 학습에서 갱신하는 경우, 신호를 제 k 층의 제 s[k] 뉴런으로부터 제 (k+1) 층의 뉴런으로 전송할 때 곱하는 가중 계수(w1· s [ k ] ( k +1) 내지 w Q [ k +1] s [ k ] ( k +1))를 메모리 셀(AM[1,j] 내지 AM[m,j])에 제 1 아날로그 데이터로서 저장하고, 제 (k+1) 층의 뉴런의 오차(δ 1 ( k +1) 내지 δ Q [ k +1] ( k +1))를 배선(RW[1] 내지 RW[m])에 제 2 아날로그 데이터로서 공급함으로써, 식(D3)의 ∑w s [ k +1]· s [ k ] ( k +1)·δ s [ k +1] ( k +1)의 값을 배선(B[j])을 통하여 흐르는 차분 전류(△I B[j])로부터 얻을 수 있다. 즉, 식(D3)으로 나타내어지는 연산의 일부를 반도체 장치(700) 또는 반도체 장치(800)에 의하여 수행할 수 있다.
센서(441) 및 표시 유닛(100)을 포함하는 전자 기기에서, 광 센서(443)로부터 얻어지는 외광의 입사각 및 조도에 대한 정보 및 상기 전자 기기의 가속도 센서(446)에 의하여 검지되는 상기 전자 기기의 기울기에 대한 정보를 입력층(제 1 층)의 뉴런에 입력되는 데이터로서 설정하고, 사용자의 기호에 맞는 휘도 및 색조에 대응하는 설정값을 교사 데이터로서 설정한다. 이에 의하여, 데이터 처리 회로(465)는 계층형 뉴럴 네트워크의 계산 결과에 따라, 사용자의 기호에 맞는 휘도 및 색조에 대응하는 설정값을 출력층(제 L 층)으로부터 출력할 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 설명한 표시 유닛(100) 또는 표시 유닛(100A)의 휘도 및 색조를 조절하는 동작예(조광 및 조색의 동작예)에 대하여 설명한다. 도 1에 나타낸 구성예에서는 휘도 및 색조를 조절하기 위하여 호스트 장치(440), 센서(441), 및 컨트롤러 IC(400)의 화상 처리부(460)를 사용하여 실시형태 2에서 설명한 뉴럴 네트워크의 계산을 수행한다. 도 6에 나타낸 구성예에서는 휘도 및 색조를 조절하기 위하여 호스트 장치(440), 센서(441), 및 컨트롤러 IC(400A)의 화상 처리부(460)를 사용하여 실시형태 2에서 설명한 뉴럴 네트워크의 계산을 수행한다.
도 26 및 도 27은 상기 동작예를 나타내는 흐름도이다. 표시 장치의 휘도 및 색조는 단계 S1-0 내지 S1-5 및 단계 S2-1 내지 S2-6을 거쳐 조절된다. 단계 S1-0 내지 S1-5는 뉴럴 네트워크에서의 학습의 동작 프로세스이고, 단계 S2-1 내지 S2-6은 최적의 휘도 및 색조를 뉴럴 네트워크를 통하여 출력하는 동작 프로세스이다. 또한 본 실시형태에서 설명한 동작예가 수행되는 전자 기기는 표시 장치(1000A)를 포함하였다.
<학습>
단계 S1-0에서는, 사용자가 전자 기기를 조작하여 전자 기기의 표시부(106)의 휘도 및 색조를 기호에 맞추어 선택함으로써 상기 휘도 및 색조에 대응하는 레지스터의 설정 데이터를 간접적으로 선택한다. 레지스터의 설정 데이터는 실시형태 2에서 설명한 뉴럴 네트워크를 사용한 정보 처리 시스템에서 교사 데이터로서 취급된다. 설정 데이터에는 반사 소자(10a)에 의하여 표시되는 화상 데이터의 휘도 및 색조에 대응하는 설정값, 및 발광 소자(10b)에 의하여 표시되는 화상 데이터의 휘도 및 색조에 대응하는 설정값이 포함된다.
구체적으로 사용자는 전자 기기에 포함되는 터치 센서 유닛(200)을 사용하여 기호에 따라 휘도 및 색조를 선택한다. 터치 센서 유닛(200)에 의하여 조작하면, 기호에 맞는 선택된 휘도 및 색조에 대응하는 레지스터의 설정 데이터(교사 데이터)를 판독하는 명령을 터치 센서 컨트롤러(484) 및 인터페이스(450)를 통하여 전송할 수 있다. 기호에 맞는 선택된 휘도 및 색조에 대응하는 설정 데이터(교사 데이터)는 예를 들어 컨트롤러 IC(400A)에 포함되는 기억 장치 또는 호스트 장치(440)에 포함되는 기억 장치로부터 판독된다.
컨트롤러 IC(400A)에 포함되는 기억 장치로부터 레지스터의 설정 데이터(교사 데이터)가 판독되는 경우, 설정 데이터는 호스트 장치(440)에 전송되고, 호스트 장치(440)의 메모리 등에 일시적으로 저장된다. 호스트 장치(440)에 포함되는 기억 장치로부터 설정 데이터(교사 데이터)가 판독되는 경우, 설정 데이터는 호스트 장치(440)의 메모리 등에 일시적으로 저장된다.
단계 S1-1에서는 광 센서(443)가 외광의 조도 및 입사각을 측정한다.
단계 S1-2에서는 가속도 센서(446)에 의하여 전자 기기의 경사각이 측정된다.
단계 S1-3에서는 단계 S1-1에서 얻어진 외광의 입사각 및 조도와, 단계 S1-2에서 얻어진 경사각이 뉴럴 네트워크의 입력층에 입력되는 학습 데이터로서 호스트 장치(440)에 전송된다. 구체적으로는 외광의 입사각 및 조도에 대한 정보가 검지 신호로서 광 센서(443)로부터 센서 컨트롤러(453)에 전송된 후, 컨트롤러(454) 및 인터페이스(450)를 통하여 호스트 장치(440)에 전송된다.
전자 기기의 경사각에 대한 정보는 전기 신호로서 가속도 센서(446)로부터 센서 컨트롤러(453)에 전송된 후, 컨트롤러(454)를 통하여 호스트 장치(440)에 전송된다.
단계 S1-4에서는 단계 S1-1에서 얻어진 외광의 입사각 및 조도와, 단계 S1-2에서 얻어진 경사각이 파라미터로서 소프트웨어(447)에 입력된다. 구체적으로는 외광의 입사각 및 조도와 경사각은 프로그램으로서 소프트웨어(447)의 뉴럴 네트워크의 입력층(제 1 층)의 뉴런에 입력되는 학습 데이터로서 취급된다. 이런 식으로 소프트웨어(447)에서 뉴럴 네트워크를 사용한 학습이 수행된다.
또한 초기 계산에서는 뉴럴 네트워크의 가중치의 초기값은 난수이어도 좋다. 초기값은 학습의 정도(예를 들어 가중 계수의 수렴 속도 및 뉴럴 네트워크의 예측 정확도)에 영향을 줄 수도 있다. 학습 속도가 느리면, 초기 값을 변경하여 다시 학습하여도 좋다.
소프트웨어(447)의 뉴럴 네트워크의 입력층(제 1 층)의 뉴런에 입력 데이터가 입력되면, 소프트웨어(447)의 뉴럴 네트워크의 출력층(제 L 층)으로부터 계산 결과로서 출력 데이터가 출력된다. 출력 데이터와 교사 데이터 사이의 차이가 허용 범위를 벗어나는 경우, 교사 데이터를 사용하여 가중치 값이 갱신된다. 또한 예를 들어 가중치 값의 갱신에는 실시형태 2에서 설명한 역전파를 사용할 수 있다.
가중치 값이 갱신된 후, 소프트웨어(447)의 뉴럴 네트워크의 입력층(제 1 층)의 뉴런에 외광의 입사각 및 조도와, 경사각이 입력되고, 다시 계산이 수행된다. 계산 결과(뉴럴 네트워크의 출력층(제 L 층)으로부터 출력되는 출력 데이터)와 교사 데이터 사이의 오차가 허용 범위에 들어갈 때까지 가중치 값의 갱신 및 뉴럴 네트워크를 사용한 계산은 반복된다. 또한 계산이 종료되는 오차의 허용 범위는 좁지 않아도 되고, 전자 기기의 사용자의 허용 범위 내에서 넓혀도 좋다.
뉴럴 네트워크를 사용한 계산은 이런 식으로 반복하여 수행되고, 마지막에는 교사 데이터와 차이가 없거나 또는 차이가 작은 출력 데이터가 출력층(제 L 층)으로부터 출력된다. 이때 뉴럴 네트워크에 포함되는 가중 계수는 사용자의 기호에 맞는 휘도 및 색조에 대응하는 설정값(교사 데이터)과, 외광의 입사각 및 조도와, 경사각(학습 데이터)과 관련지어질 수 있도록 소정의 기억 장치에 저장된다. 또한 소정의 기억 장치란 예를 들어 컨트롤러 IC(400A)에 포함된 기억 장치 또는 호스트 장치(440)에 포함된 기억 장치를 말한다.
단계 S1-0 내지 단계 S1-4는 상술한 식으로 수행되고, 교사 데이터와 출력 데이터 사이에 차이가 없거나 또는 차이가 작을 때의 가중 계수가 얻어짐으로써, 뉴럴 네트워크를 사용한 학습이 완료된다.
단계 S1-5에서는, 학습이 계속되는지 여부가 결정된다. 예를 들어 전자 기기의 외광 환경에 변화가 있는 경우에는, 외광 환경에 따라 학습이 다시 수행된다. 이 경우에는, 동작은 단계 S1-1로부터 다시 수행된다; 외광의 입사각 및 조도와, 전자 기기의 경사각은 단계 S1-1 내지 S1-3을 통하여 얻어지고, 단계 S1-4에서 학습이 수행된다. 사용자의 기호에 맞는 휘도 및 색조에 대응하는 레지스터의 설정 데이터(교사 데이터)를 변경하고자 하는 경우에는 동작을 단계 S1-0으로부터 다시 수행하여 설정 데이터(교사 데이터)를 변경하고, 단계 S1-1 이후의 단계를 수행한다.
단계 S1-5에서 학습이 계속될 필요가 없는 경우에는, 프로세스는 도 26의 단계 A로 넘어간다. 이 경우에는, 프로세스는 도 27의 흐름도의 단계 A로 이동하고 처리가 계속된다.
상술한 동작예의 적용은 표시 유닛(100A)에 한정되지 않는다. 상술한 동작예는 표시 유닛(100)에도 마찬가지로 적용할 수 있다. 이 경우에는, 사용자의 기호에 맞는 선택된 휘도 및 색조에 대응하는 레지스터의 설정 데이터(교사 데이터)를 액정 소자 및 발광 소자 등의 표시 소자 중 1종에 표시되는 화상 데이터의 휘도 및 색조에 대응하는 설정값으로서 사용하여 계산을 수행하면 좋다.
<휘도 및 색조의 취득>
단계 S2-1에서는, 단계 S1-1과 같이 광 센서(443)에 의하여 외광의 입사각 및 조도가 측정된다.
단계 S2-2에서는, 단계 S1-2와 같이 가속도 센서(446)에 의하여 전자 기기의 경사각이 측정된다.
단계 S2-3에서는, 단계 S1-3과 같이 단계 S2-1에서 얻어진 외광의 입사각 및 조도와, 단계 S2-2에서 얻어진 경사각이 뉴럴 네트워크의 입력층에 입력되는 데이터로서 화상 처리부(460)에 전송된다.
단계 S2-3에서는, 단계 S2-1 및 S2-2에서 얻어진, 외광의 입사각 및 조도와 전자 기기의 경사각에 대응하는 가중 계수가 소정의 기억 장치로부터 판독된다. 구체적으로는 단계 S1-1 및 S1-2를 통하여 얻어지고 소정의 기억 장치에 저장된 학습 데이터와 일치하는, 단계 S2-1 및 S2-2를 통하여 얻어진 외광의 입사각 및 조도와 전자 기기의 경사각이 검색된다. 이 후, 단계 S1-1 및 S1-2에서 얻어진 학습 데이터와 관련지어지는, 단계 S1-4에서 얻어진 가중 계수가 소정의 기억 장치로부터 판독되고 화상 처리부(460)에 전송된다.
단계 S2-4에서는, 단계 S2-1에서 얻어진 외광의 입사각 및 조도와, 단계 S2-2에서 얻어진 경사각이 데이터 처리 회로(465)에 입력된다. 구체적으로는 외광의 입사각 및 조도와 경사각은 데이터 처리 회로(465)의 뉴럴 네트워크의 입력층(제 1 층)의 뉴런에 입력되는 입력 데이터로서 취급된다.
다음에, 이전의 단계에서 판독된 가중 계수가 데이터 처리 회로(465)에 입력된다. 구체적으로는 상기 가중 계수가 데이터 처리 회로(465)의 뉴럴 네트워크에 포함되는 가중치로서 설정된다.
상술한 동작에 의하여, 뉴럴 네트워크를 사용한 계산이 수행되고, 사용자의 기호에 맞는 휘도 및 색조에 대응하는 설정 데이터가 뉴럴 네트워크의 출력층(제 L층)으로부터 출력된다. 그래서 전자 기기의 사용자의 기호에 맞는 설정 데이터를 취득할 수 있다. 구체적으로는 설정 데이터에 포함되는, 반사 소자(10a)에 의하여 표시되는 화상에 반영되는 휘도 및 색조에 대응하는 설정값(이후 설정값 A라고 함), 및 발광 소자(10b)에 의하여 표시되는 화상에 반영되는 휘도 및 색조에 대응하는 설정값(이후 설정값 B라고 함)을 취득할 수 있다.
단계 S2-5에서는, 단계 S2-4에서 취득한 설정 데이터가 기억 회로(475)에 전송되고 거기서 유지된다.
단계 S2-6에서는, 기억 회로(475)에 유지된 설정 데이터가 조광(dimming) 회로(462) 및 조색(toning) 회로(463)에 전송되어, 설정값에 기초하여 화상 데이터가 보정된다. 화상 데이터는 반사 소자(10a) 및 발광 소자(10b)에 의하여 표시되기 때문에, 소자에 의하여 표시되는 각 화상 데이터마다 보정이 수행된다. 즉, 반사 소자(10a)에 의하여 표시되는 화상 데이터는 설정값 A에 의하여 보정되고, 발광 소자(10b)에 의하여 표시되는 화상 데이터는 설정값 B에 의하여 보정된다. 보정된 화상 데이터는 소스 드라이버 IC(111)에 전송되고, 예를 들어 소스 드라이버 IC(111)에 의하여 직병렬 변환 또는 디지털-아날로그 변환된다. 소스 드라이버 IC(111)에 의하여 처리된 화상 데이터는 표시부(106)의 반사 소자(10a) 및 발광 소자(10b)에 전송되고, 표시부(106)에 화상이 표시된다.
단계 S1-0 내지 S1-5 및 S2-1 내지 S2-6을 통하여, 표시 장치(1000A)는 휘도 및 색조가 사용자의 기호에 따라 설정된 화상을 표시할 수 있다. 호스트 장치(440)의 소프트웨어(447)에 의하여 뉴럴 네트워크의 학습을 수행하면, 화상 처리부(460)의 데이터 처리 회로(465)에서 뉴럴 네트워크의 학습을 위한 계산을 수행할 필요가 없기 때문에, 화상 처리부(460)의 데이터 처리 회로(465)에 대하여, 학습 기능을 갖는 회로를 반드시 제공할 필요는 없다. 결과적으로 휘도 및 색조를 얻기 위한 뉴럴 네트워크의 처리를 효율적으로 수행할 수 있다.
상술한 동작예의 적용은 표시 유닛(100A)에 한정되지 않는다. 상술한 동작예는 표시 유닛(100)에도 마찬가지로 적용할 수 있다. 이 경우에는, 뉴럴 네트워크의 계산에 의하여 액정 소자 및 표시 소자 등의 표시 소자 중 1종에 표시되는 화상 데이터의 휘도 및 색조에 대응하는 설정값을 얻을 수 있다. 바꿔 말하면, 설정값을 사용하여 화상을 보정함으로써, 휘도 및 색조가 사용자의 기호에 따라 설정된 화상을 표시 유닛(100)에서 표시할 수 있다.
또한 화상을 보정하는 동작 방법은 상술한 단계 S1-0 내지 S1-5 및 S2-1 내지 S2-6에 한정되지 않는다. 본 명세서 등에서는 흐름도에 나타내어진 처리는 기능에 따라 분류되고 독립된 단계로서 나타내어진다. 그러나 실제의 처리 등에서는, 흐름도에 나타내어진 처리를 기능적으로 분류하기 어려운 경우가 있고, 복수의 단계가 하나의 단계와 관련지어지는 경우 또는 하나의 단계가 복수의 단계와 관련지어지는 경우가 있다. 그래서 흐름도에 나타내어진 처리는 명세서에서 설명한 단계에 한정되지 않고, 상황에 따라 적절히 바뀔 수 있다. 구체적으로는 상황, 조건, 또는 필요에 따라, 예를 들어 단계의 순서를 바꾸거나 단계를 추가 또는 생략할 수 있다.
예를 들어 광 센서(443)에 의하여 외광의 입사각을 얻는 단계와, 가속도 센서(446)에 의하여 전자 기기의 경사각을 얻는 단계의 순서는 도 26의 흐름도에서의 순서에 한정되지 않는다. 그래서 도 26의 흐름도에서 단계 S1-1 및 S1-2는 교환될 수 있다.
또한 전자 기기는 단계 S2-1에서 얻은 외광의 입사각 및 단계 S2-2에서 얻은 경사각을 단계 S2-4의 계산 결과로서 얻어진 설정값과 관련지어지도록 소정의 기억 장치에 저장하여도 좋다. 또한 입사각, 조도, 및 경사각으로부터 계산 결과인 설정값을 판독하여도 좋다. 이러한 구성으로 함으로써, 단계 S2-1에서 얻어진 외광의 입사각, 조도, 및 단계 S2-2에서 얻어진 경사각이 과거에 취득한 데이터와 일치할 때, 대응하는 과거의 설정값을 기억 장치로부터 판독할 수 있다. 이로써 뉴럴 네트워크를 사용한 계산을 생략할 수 있다.
또한 본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에서 설명한 표시 유닛(100) 및 표시 유닛(100A)에 대하여 설명한다.
도 28의 (A)는 표시 유닛(100)의 외관도의 예를 도시한 것이다. 표시 유닛(100)은 기재(101) 위에 표시부(102), 게이트 드라이버(103), 레벨 시프터(104), 소스 드라이버 IC(111), 및 컨트롤러 IC(112)를 포함한다. 도 28의 (A)의 컨트롤러 IC(112)는 실시형태 1에서 설명한 컨트롤러 IC(400)의 예이다. 표시부(102), 게이트 드라이버(103), 및 레벨 시프터(104)는 기재(101) 위에 형성된다. 소스 드라이버 IC(111) 및 컨트롤러 IC(112)는 IC 칩 등의 구성 요소로서 이방성 도전 접착제 또는 이방성 도전 필름을 사용하여 COG 방식에 의하여 기재(101) 위에 실장된다. 도 28의 (B)는 소스 드라이버 IC(111) 및 컨트롤러 IC(112)가 실장된 상태를 도시한 것이다. 표시 유닛(100)은 외부로부터 신호 등을 입력하기 위한 수단으로서 FPC(110)에 전기적으로 접속된다. 소스 드라이버 IC(111) 및/또는 컨트롤러 IC(112)는 COG 방식 대신에 COF 방식에 의하여 FPC(110) 등에 실장되어도 좋다.
또한 회로를 서로 전기적으로 접속시키기 위하여, 기재(101) 위에 배선(131 내지 134)이 형성된다. 표시 유닛(100)에서 컨트롤러 IC(112)는 배선(131)을 통하여 FPC(110)에 전기적으로 접속되고, 소스 드라이버 IC(111)는 배선(132)을 통하여 컨트롤러 IC(112)에 전기적으로 접속된다. 표시부(102)는 배선(133)을 통하여 소스 드라이버 IC(111)에 전기적으로 접속된다. 레벨 시프터(104)는 배선(134)을 통하여 컨트롤러 IC(112)에 전기적으로 접속된다.
게이트 드라이버(103)는 표시부(102)에 전기적으로 접속되고, 레벨 시프터(104)는 게이트 드라이버(103)에 전기적으로 접속된다.
배선(131)과 FPC(110) 사이의 접속부(120)가 이방성 도전 접착제를 가짐으로써 FPC(110)와 배선(131) 사이의 전기적 도통을 얻을 수 있다.
게이트 드라이버(103)는 표시부(102)의 복수의 화소 회로를 선택하는 기능을 갖고, 소스 드라이버 IC(111)는 표시부(102)의 화소 회로에 화상 데이터를 전송하는 기능을 갖는다.
기재(101) 위에 예를 들어 OS 트랜지스터를 사용하여 표시부(102), 게이트 드라이버(103), 및 레벨 시프터(104)를 형성할 수 있다. 바꿔 말하면, 기재(101) 위에 OS 트랜지스터를 형성하는 단계를 수행함으로써 표시부(102), 게이트 드라이버(103), 및 레벨 시프터(104)를 형성할 수 있다.
기재(101) 위에 예를 들어 Si 트랜지스터를 사용하여 소스 드라이버 IC(111) 및 컨트롤러 IC(112)를 형성할 수 있다. Si 트랜지스터를 사용하여 소스 드라이버 IC(111) 및 컨트롤러 IC(112)용 IC 칩(집적 회로)을 형성하는 경우, Si 트랜지스터가 형성되는 기재에 Si 웨이퍼를 사용하는 것이 바람직하다. 이로써 Si 웨이퍼 등의 상면에 Si 트랜지스터를 형성함으로써 소스 드라이버 IC(111) 및/또는 컨트롤러 IC(112)를 형성할 수 있다.
컨트롤러 IC(112)는 실시형태 1에서 설명한 바와 같이 프레임 메모리 또는 레지스터 등을 포함한다. 이러한 회로는 논리 프로세스를 갖는 Si 트랜지스터(이후 논리 Si 트랜지스터라고 함)를 사용하여 형성하는 것이 바람직하다.
또한 프레임 메모리 또는 레지스터 등의, 데이터를 저장하는 회로를 형성할 때, 상기 데이터에 대응하는 전위를 유지하는 트랜지스터로서 오프 상태 전류가 매우 낮은 OS 트랜지스터를 사용하는 것이 바람직하다. 바꿔 말하면, 컨트롤러 IC(112)는 논리 Si 트랜지스터 및 OS 트랜지스터를 포함하는 것이 더 바람직하다. 구체적으로는 논리 Si 트랜지스터를 Si 웨이퍼에 형성하고, 논리 Si 트랜지스터 위에 층간막을 형성하고, 층간막 위에 OS 트랜지스터를 형성한다.
소스 드라이버 IC(111)에 대해서는 실시형태 6에서 자세히 설명하지만, 소스 드라이버 IC(111)는 시프트 레지스터, 레벨 시프터, 디지털 아날로그 변환 회로, 및 버퍼 등을 포함한다. 이러한 회로는 드라이버 IC용 프로세스(고내압 프로세스)를 갖는 Si 트랜지스터(이후 이러한 Si 트랜지스터를 고내압 Si 트랜지스터라고 함)를 사용하여 형성하는 것이 바람직하다.
고내압 Si 트랜지스터는 논리 Si 트랜지스터보다 가열 처리에 대한 내성이 낮은 경우가 있다. 고내압 Si 트랜지스터와, 가열 처리가 필요한 OS 트랜지스터를 사용하여 소스 드라이버 IC(111)를 형성하면, 본래의 성능을 발휘하기 어려운 경우가 있다. 그래서 소스 드라이버 IC(111)는 고내압 Si 트랜지스터만을 사용하여 형성하는 것이 바람직하다.
상술한 바와 같이, OS 트랜지스터가 형성된 기재(101) 위에, 논리 Si 트랜지스터 및 OS 트랜지스터를 포함하는 컨트롤러 IC(112)와, 고내압 Si 트랜지스터를 포함하는 소스 드라이버 IC(111)를 실장하기 때문에, 가열 처리에 대한 내성의 수준이 다른 트랜지스터, 즉 논리 Si 트랜지스터, 고내압 Si 트랜지스터, 및 OS 트랜지스터를 표시 유닛(100)에 제공할 수 있다. 이러한 구성에 의하여, 가열 처리 조건의 차이로 인하여 발생하는, 트랜지스터 특성의 저하를 방지할 수 있고, 양호한 트랜지스터 특성을 갖는 논리 Si 트랜지스터, 고내압 Si 트랜지스터, 및 OS 트랜지스터 모두를 하나의 장치에서 사용할 수 있다. 결과적으로 구동 성능이 높은 표시 장치를 달성할 수 있다.
도 29의 (A)는 도 28의 (A)의 표시 유닛(100)과 다른 구조를 갖는 표시 유닛을 도시한 것이다.
표시 유닛(100A)은 기재(101) 위에 표시부(106), 게이트 드라이버(103a), 게이트 드라이버(103b), 레벨 시프터(104a), 레벨 시프터(104b), 소스 드라이버 IC(111), 및 컨트롤러 IC(112)를 포함한다. 도 29의 (A)의 컨트롤러 IC(112)는 실시형태 1에서 설명한 컨트롤러 IC(400A)의 예이다. 표시부(106), 게이트 드라이버(103a), 게이트 드라이버(103b), 레벨 시프터(104a), 및 레벨 시프터(104b)는 기재(101) 위에 형성된다. 소스 드라이버 IC(111) 및 컨트롤러 IC(112)는 IC 칩 등의 구성 요소로서 이방성 도전 접착제 또는 이방성 도전 필름을 사용하여 COG 방식에 의하여 기재(101) 위에 실장된다. 도 29의 (B)는 소스 드라이버 IC(111) 및 컨트롤러 IC(112)가 실장된 상태를 도시한 것이다. 표시 유닛(100A)은 외부로부터 신호 등을 입력하기 위한 수단으로서 FPC(110)에 전기적으로 접속된다. 소스 드라이버 IC(111) 및/또는 컨트롤러 IC(112)는 COG 방식 대신에 COF 방식에 의하여 FPC(110) 등에 실장되어도 좋다.
또한 회로를 서로 전기적으로 접속시키기 위하여, 기재(101) 위에 배선(131 내지 135)이 형성된다. 표시 유닛(100)에서 컨트롤러 IC(112)는 배선(131)을 통하여 FPC(110)에 전기적으로 접속되고, 소스 드라이버 IC(111)는 배선(132)을 통하여 컨트롤러 IC(112)에 전기적으로 접속된다. 표시부(106)는 배선(133)을 통하여 소스 드라이버 IC(111)에 전기적으로 접속된다. 레벨 시프터(104a)는 배선(134)을 통하여 컨트롤러 IC(112)에 전기적으로 접속되고, 레벨 시프터(104b)는 배선(135)을 통하여 컨트롤러 IC(112)에 전기적으로 접속된다.
배선(131)과 FPC(110) 사이의 접속부(120)가 이방성 도전 접착제를 가짐으로써 FPC(110)와 배선(131) 사이의 전기적 도통을 얻을 수 있다.
게이트 드라이버(103a)는 표시부(106)의 반사 소자 및 발광 소자 중 하나를 선택하는 기능을 갖는다. 게이트 드라이버(103b)는 표시부(106)의 반사 소자 및 발광 소자 중 다른 하나를 선택하는 기능을 갖는다. 소스 드라이버 IC(111)는 표시부(106)의 반사 소자 또는 발광 소자에 화상 데이터를 전송하는 기능을 갖는다.
기재(101) 위에 예를 들어 OS 트랜지스터를 사용하여 표시부(106), 게이트 드라이버(103a), 게이트 드라이버(103b), 레벨 시프터(104a), 및 레벨 시프터(104b)를 형성할 수 있다. 바꿔 말하면, 기재(101) 위에 OS 트랜지스터를 형성하는 단계를 수행함으로써 표시부(106), 게이트 드라이버(103a), 게이트 드라이버(103b), 레벨 시프터(104a), 및 레벨 시프터(104b)를 형성할 수 있다.
소스 드라이버 IC(111) 및 컨트롤러 IC(112)의 IC 칩에 포함되는 트랜지스터에 관해서는 표시 유닛(100)의 설명을 참조할 수 있다. 표시 유닛(100)의 경우와 같이 소스 드라이버 IC(111)는 고내압 Si 트랜지스터를 사용하여 형성하고, 컨트롤러 IC(112)는 논리 Si 트랜지스터 및 OS 트랜지스터를 사용하여 형성하는 것이 바람직하다.
상술한 바와 같이, 표시 유닛(100)의 경우와 같이, OS 트랜지스터가 형성된 기재(101) 위에, 논리 Si 트랜지스터 및 OS 트랜지스터를 포함하는 컨트롤러 IC(112)와, 고내압 Si 트랜지스터를 포함하는 소스 드라이버 IC(111)를 실장하기 때문에, 가열 처리에 대한 내성의 수준이 다른 트랜지스터, 즉 논리 Si 트랜지스터, 고내압 Si 트랜지스터, 및 OS 트랜지스터를 표시 유닛(100A)에 제공할 수 있다. 결과적으로 구동 성능이 높은 표시 장치를 달성할 수 있다.
표시 유닛(100) 또는 표시 유닛(100A)의 화상 처리부(460)에서, 데이터 처리 회로(465), 특히 적화 연산 회로(465a)는 실시형태 2에서 설명한 바와 같이 Si 트랜지스터를 사용하지 않고 OS 트랜지스터를 사용하여 형성할 수 있다. 이로써 OS 트랜지스터를 사용하여 형성할 수 있는 데이터 처리 회로(465)는 컨트롤러 IC(112)에 형성되지 않고 기재(101) 위에 형성될 수 있다. 도 30의 (A)는 그 경우의 표시 유닛의 외관도의 예를 도시한 것이다. 표시 유닛(100B)에서는, 컨트롤러 IC(112) 내의 데이터 처리 회로(465) 대신에, 표시 유닛(100)의 기재(101) 위에 데이터 처리 회로(107)를 형성한다. 데이터 처리 회로(107)는 배선(135)을 통하여 컨트롤러 IC(112)에 전기적으로 접속된다.
이 경우의 블록도를 도 31에 나타내었다. 표시 장치(1000B)에서는, 컨트롤러 IC(400B)에는, 컨트롤러 IC(400)의 데이터 처리 회로(465) 대신에, 컨트롤러 IC(400) 외부에 데이터 처리 회로(107)가 제공된다. 이 블록도에서는, 적화 연산 회로(107a)는 적화 연산 회로(465a)에 대응한다. 화상 처리부(460)에 포함되는 회로 중에서 Si 트랜지스터를 사용하지 않고 OS 트랜지스터를 사용하여 형성된 회로는 표시부(102), 게이트 드라이버(103), 및 레벨 시프터(104)와 마찬가지로 컨트롤러 IC(400B) 외부, 즉 기재(101) 위에 형성된다. 이 구성에 의하여, 컨트롤러 IC의 칩을 제작하는 비용을 삭감할 수 있는 경우가 있다.
도 28의 (B)에서 설명한 바와 같이, 소스 드라이버 IC(111) 및 컨트롤러 IC(112)는 이방성 도전 접착제 또는 이방성 도전 필름을 사용하여 COG 방식에 의하여 표시 유닛(100B) 위에 실장되어도 좋다. 도 30의 (B)는 소스 드라이버 IC(111) 및 컨트롤러 IC(112)가 실장된 상태를 도시한 것이다. 또한 소스 드라이버 IC(111) 및 컨트롤러 IC(112)는 COF 방식에 의하여 FPC 등 위에 실장되어도 좋다.
표시 유닛(100), 표시 유닛(100A), 또는 표시 유닛(100B)에는 터치 센서 유닛을 제공하여도 좋다. 도 32는 표시 유닛(100), 표시 유닛(100A), 또는 표시 유닛(100B)에 제공할 수 있는 터치 센서 유닛을 도시한 것이고, 도 33은 터치 센서 유닛을 표시 유닛(100)에 제공한 예를 도시한 것이다.
터치 센서 유닛(200)은 기재(201) 위에 센서 어레이(202), 터치 센서(TS) 드라이버 IC(211), 및 검지 회로(212)를 포함한다. 도 33에서는 TS 드라이버 IC(211) 및 검지 회로(212)를 통틀어 주변 회로(215)로서 나타내었다. 센서 어레이(202)는 기재(201) 위에 형성된다. TS 드라이버 IC(211) 및 검지 회로(212)는 IC 칩 등의 구성 요소로서 이방성 도전 접착제 또는 이방성 도전 필름을 사용하여 COG 방식에 의하여 기재(201) 위에 실장된다. 터치 센서 유닛(200)은 외부로부터 신호 등을 입력하기 위한 수단으로서 FPC(213) 및 FPC(214)에 전기적으로 접속된다. TS 드라이버 IC(211) 및 검지 회로(212)를 COG 방식 대신에 COF 방식에 의하여 FPC(213) 또는 FPC(214) 등에 실장하여도 좋다.
또한 회로를 서로 전기적으로 접속시키기 위하여, 기재(201) 위에 배선(231 내지 234)이 형성된다. 터치 센서 유닛(200)에서는 TS 드라이버 IC(211)는 배선(231)을 통하여 센서 어레이(202)에 전기적으로 접속되고, TS 드라이버 IC(211)는 배선(233)을 통하여 FPC(213)에 전기적으로 접속된다. 검지 회로(212)는 배선(232)을 통하여 센서 어레이(202)에 전기적으로 접속되고, TS 드라이버 IC(211)는 배선(234)을 통하여 FPC(214)에 전기적으로 접속된다.
배선(233)과 FPC(213) 사이의 접속부(220)가 이방성 도전 접착제를 가짐으로써 FPC(213)와 배선(233) 사이의 전기적 도통을 얻을 수 있다. 또한 배선(234)과 FPC(214) 사이의 접속부(221)가 이방성 도전 접착제를 가짐으로써 FPC(214)와 배선(234) 사이의 전기적 도통을 얻을 수 있다.
터치 센서 유닛(200)을 표시 유닛(100), 표시 유닛(100A), 또는 표시 유닛(100B)과 중첩되도록 제공함으로써, 표시 유닛(100), 표시 유닛(100A), 또는 표시 유닛(100B)은 터치 패널의 기능을 가질 수 있다. 도 33은 표시 유닛(100)이 터치 패널의 기능을 갖도록 터치 센서 유닛(200)을 표시 유닛(100)과 중첩시킨 예를 도시한 것이다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에서 설명한 표시 유닛(100), 표시 유닛(100A), 또는 표시 유닛(100B)에 사용할 수 있는 기재(101)와, 기재(101) 위에 형성할 수 있는 회로에 대하여 설명한다.
<기재(101)>
기재(101)로서는 예를 들어 절연체 기판 또는 도전체 기판을 사용할 수 있다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 도전체 기판으로서는 예를 들어 그래파이트 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등을 사용한다. 금속 질화물을 포함하는 기판 또는 금속 산화물을 포함하는 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 또는 반도체 또는 절연체가 제공된 도전체 기판 등을 사용한다. 또는 이들 기판 중 어느 것 위에 소자가 제공된 것을 사용하여도 좋다. 기판 위에 제공되는 소자로서는, 용량 소자, 레지스터, 스위칭 소자, 발광 소자, 또는 기억 소자 등을 사용한다.
또한 기재(101)로서 가요성 기판을 사용할 수 있다. 가요성 기판 위에 소자를 제공하는 방법으로서, 비가요성 기판 위에 소자를 형성한 후, 소자를 분리하고, 가요성 기판으로 전치한다. 이 경우, 비가요성 기판과 소자 사이에 분리층을 제공하는 것이 바람직하다. 기재(101)로서는 섬유를 포함하는 시트, 필름, 또는 박을 사용하여도 좋다. 기재(101)는 신축성을 가져도 좋다. 기재(101)는 구부리거나 잡아당기는 것을 멈췄을 때 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는 기재(101)는 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기재(101)의 두께는 예를 들어 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하이다. 기재(101)의 두께가 얇으면, 표시 유닛(100)의 무게를 줄일 수 있다. 기재(101)의 두께가 얇으면, 유리 등을 사용한 경우에도 기재(101)는 신축성, 또는 구부리거나 잡아당기는 것을 멈췄을 때 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 이로써, 낙하 등에 의하여 기재(101) 위의 반도체 장치에 가해지는 충격을 저감시킬 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
가요성 기판에는 예를 들어 금속, 합금, 수지, 유리, 또는 그 섬유를 사용할 수 있다. 가요성 기판은 선팽창률이 낮을수록 환경에 의한 변형이 억제되기 때문에 바람직하다. 가요성 기판은 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성한다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 아크릴, 및 폴리테트라플루오로에틸렌(PTFE)이 포함된다. 특히, 아라미드는 선팽창률이 낮기 때문에 가요성 기판에 바람직하게 사용된다.
<표시부에 포함되는 화소 회로>
다음으로 표시부(102)에 포함되는 화소 회로 및 표시부(106)에 포함되는 화소 회로에 대하여 설명한다.
표시부(102)의 화소 회로는 액정 소자 또는 발광 소자 등의 표시 소자 중 1종을 포함한다. 표시부(102)의 화소 회로의 구성은 표시 소자의 종류에 의존한다.
도 34의 (A)는 표시부(102)의 표시 소자로서 액정 소자를 사용한 화소 회로의 예를 도시한 것이다. 화소 회로(21)는 트랜지스터(Tr1), 용량 소자(C1), 및 액정 소자(LD)를 포함한다.
트랜지스터(Tr1)의 제 1 단자는 배선(SL)에 전기적으로 접속되고, 트랜지스터(Tr1)의 제 2 단자는 액정 소자(LD)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr1)의 게이트는 배선(GL1)에 전기적으로 접속된다. 용량 소자(C1)의 제 1 단자는 배선(CSL)에 전기적으로 접속되고, 용량 소자(C1)의 제 2 단자는 액정 소자(LD)의 제 1 단자에 전기적으로 접속된다. 액정 소자(LD)의 제 2 단자는 배선(VCOM1)에 전기적으로 접속된다.
배선(SL)은 화소 회로(21)에 화상 신호를 공급하는 신호선으로서 기능한다. 배선(GL2)은 화소 회로(21)를 선택하는 주사선으로서 기능한다. 배선(CSL)은 용량 소자(C1)의 제 1 단자의 전위, 즉 액정 소자(LD)의 제 1 단자의 전위를 유지하는 용량 배선으로서 기능한다. 배선(VCOM1)은 액정 소자(LD)의 제 2 단자에 공통 전위로서 0V 또는 GND 전위 등의 고정 전위를 공급하는 배선이다.
표시부(102)의 표시 소자로서 액정 소자를 사용하는 경우, 표시부(102)에 화소 회로(21)를 채용함으로써 표시부(102)에 화상을 표시할 수 있다.
도 34의 (B)는 표시부(102)의 표시 소자로서 발광 소자를 사용한 화소 회로의 예를 도시한 것이다. 또한 발광 소자는 유기 EL(electroluminescence) 소자이다. 화소 회로(22)는 트랜지스터(Tr2), 트랜지스터(Tr3), 용량 소자(C2), 및 발광 소자(ED)를 포함한다.
트랜지스터(Tr2)의 제 1 단자는 배선(DL)에 전기적으로 접속되고, 트랜지스터(Tr2)의 제 2 단자는 트랜지스터(Tr3)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr2)의 게이트는 배선(GL2)에 전기적으로 접속된다. 트랜지스터(Tr3)의 제 1 단자는 발광 소자(ED)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr3)의 제 2 단자는 배선(AL)에 전기적으로 접속된다. 용량 소자(C2)의 제 1 단자는 트랜지스터(Tr3)의 제 2 단자에 전기적으로 접속되고, 용량 소자(C2)의 제 2 단자는 트랜지스터(Tr3)의 게이트에 전기적으로 접속된다. 발광 소자(ED)의 제 2 단자는 배선(VCOM2)에 전기적으로 접속된다.
배선(DL)은 화소 회로(22)에 화상 신호를 공급하는 신호선으로서 기능한다. 배선(GL2)은 화소 회로(22)를 선택하는 주사선으로서 기능한다. 배선(AL)은 발광 소자(ED)에 전류를 공급하는 전류 공급선으로서 기능한다. 배선(VCOM2)은 발광 소자(ED)의 제 2 단자에 공통 전위로서 0V 또는 GND 전위 등의 고정 전위를 공급하는 배선이다.
용량 소자(C2)는 트랜지스터(Tr3)의 제 2 단자와 트랜지스터(Tr3)의 게이트 사이의 전압을 유지하는 기능을 갖는다. 이로써 트랜지스터(Tr3)를 흐르는 온 상태 전류를 일정하게 유지할 수 있다. 트랜지스터(Tr3)의 제 2 단자와 트랜지스터(Tr3)의 게이트 사이의 기생 용량이 큰 경우에는, 용량 소자(C2)를 반드시 제공할 필요는 없다.
표시부(102)의 표시 소자로서 발광 소자를 사용하는 경우에는, 화소 회로(22)와 구성이 다른, 도 34의 (C)에 도시된 화소 회로(23)를 채용하여도 좋다.
화소 회로(23)는 화소 회로(22)의 트랜지스터(Tr3)에 백 게이트가 제공되고, 트랜지스터(Tr3)의 백 게이트가 트랜지스터(Tr3)의 게이트에 전기적으로 접속되는 구성을 갖는다. 이러한 구성에 의하여, 트랜지스터(Tr3)를 흐르는 온 상태 전류의 양을 증가시킬 수 있다.
표시부(102)의 표시 소자로서 발광 소자를 사용하는 경우에는, 화소 회로(22) 및 화소 회로(23)와 구성이 다른, 도 34의 (D)에 도시된 화소 회로(24)를 사용하여도 좋다.
화소 회로(24)는 화소 회로(22)의 트랜지스터(Tr3)에 백 게이트가 제공되고, 트랜지스터(Tr3)의 백 게이트가 트랜지스터(Tr3)의 제 1 단자에 전기적으로 접속되는 구성을 갖는다. 이러한 구성에 의하여, 트랜지스터(Tr3)의 문턱 전압의 시프트를 억제할 수 있다. 이러한 이유로 트랜지스터(Tr3)의 신뢰성을 향상시킬 수 있다.
표시부(102)의 표시 소자로서 발광 소자를 사용하는 경우에는, 화소 회로(22 내지 24)와 구성이 다른, 도 34의 (E)에 도시된 화소 회로(25)를 사용하여도 좋다.
화소 회로(25)는 트랜지스터(Tr2), 트랜지스터(Tr3), 및 트랜지스터(Tr4)와, 용량 소자(C3)와, 발광 소자(ED)를 포함한다.
트랜지스터(Tr2)의 제 1 단자는 배선(DL)에 전기적으로 접속되고, 트랜지스터(Tr2)의 제 2 단자는 트랜지스터(Tr3)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr2)의 게이트는 배선(ML)에 전기적으로 접속되고, 트랜지스터(Tr2)의 백 게이트는 배선(GL3)에 전기적으로 접속된다. 트랜지스터(Tr3)의 제 1 단자는 발광 소자(ED)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr3)의 제 2 단자는 배선(AL)에 전기적으로 접속되고, 트랜지스터(Tr3)의 게이트는 트랜지스터(Tr3)의 백 게이트에 전기적으로 접속된다. 트랜지스터(Tr4)의 제 1 단자는 발광 소자(ED)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr4)의 제 2 단자는 배선(ML)에 전기적으로 접속되고, 트랜지스터(Tr4)의 게이트는 배선(ML)에 전기적으로 접속되고, 트랜지스터(Tr4)의 백 게이트는 배선(GL3)에 전기적으로 접속된다. 용량 소자(C3)의 제 1 단자는 트랜지스터(Tr3)의 게이트에 전기적으로 접속되고, 용량 소자(C3)의 제 2 단자는 트랜지스터(Tr3)의 제 1 단자에 전기적으로 접속된다. 발광 소자(ED)의 제 2 단자는 배선(VCOM2)에 전기적으로 접속된다.
배선(DL)은 화소 회로(25)에 화상 신호를 공급하는 신호선으로서 기능한다. 배선(GL3)은 트랜지스터(Tr2) 및 트랜지스터(Tr4)의 문턱 전압을 제어하기 위하여 고정 전위를 인가하는 배선으로서 기능한다. 배선(ML)은 트랜지스터(Tr2)의 게이트, 트랜지스터(Tr4)의 제 2 단자, 및 트랜지스터(Tr4)의 게이트에 고정 전위를 인가하는 배선이고, 화소 회로(22)를 선택하는 주사선으로서 기능한다. 배선(AL) 및 배선(VCOM2)에 대해서는, 화소 회로(22)의 배선(AL) 및 배선(VCOM2)의 설명을 참조한다.
이러한 구성에 의하여, 트랜지스터(Tr2) 및 트랜지스터(Tr4)의 문턱 전압을 제어함으로써 표시부(106)의 복수의 발광 소자(ED)의 휘도의 편차를 보정할 수 있다. 이로써 화소 회로(25)를 표시부(102)에 사용하면, 양호한 표시 품질을 갖는 표시 유닛(100)을 제공할 수 있다.
다음으로, 표시부(106)의 화소 회로에 대하여 설명한다. 상술한 바와 같이, 표시부(106)는 하이브리드 표시 장치에 제공되기 때문에, 반사 소자 및 발광 소자의 양쪽이 제공된다. 바꿔 말하면, 표시부(106)의 화소 구성은 표시부(102)의 화소 구성과 다르다. 여기서는 반사 소자로서 액정 소자를 사용하고, 발광 소자로서 유기 EL 소자를 사용하는 경우에 대하여 생각한다. 이 경우에는, 표시부(106)에 사용되는 화소 회로에 대하여 설명한다.
도 35의 (A)는 표시부(106)에 사용되는 화소 회로의 예를 도시한 것이다. 화소 회로(31)는 화소 회로(21) 및 화소 회로(22)를 포함한다. 화소 회로(31)에서는 화소 회로(21)에 배선(SL)으로부터의 화상 신호를 공급하고, 화소 회로(22)에 배선(DL)으로부터의 화상 신호를 공급함으로써, 액정 소자(LD)에 의하여 표현되는 휘도 및 발광 소자(ED)에 의하여 표현되는 휘도를 독립적으로 제어할 수 있다.
도 35의 (A)에는 하나의 화소 회로(21) 및 하나의 화소 회로(22)를 포함하는 화소 회로의 예를 도시하였지만, 표시부(106)의 화소 회로의 구성은 이에 한정되지 않는다. 표시부(106)의 화소 회로는 복수의 화소 회로(21) 또는 복수의 화소 회로(22)를 포함하여도 좋다.
예로서, 도 35의 (B)에 하나의 화소 회로(21) 및 4개의 화소 회로(22)를 포함하는 화소 회로를 도시하였다. 화소 회로(32)는 화소 회로(21) 및 화소 회로(22a 내지 22d)를 포함한다. 각 화소 회로(22a 내지 22d)는 화소 회로(22)와 같은 구성을 갖는다.
각 화소 회로(22a 및 22c)에 포함되는 트랜지스터(Tr2)의 게이트는 배선(GL2a)에 전기적으로 접속된다. 각 화소 회로(22b 및 22d)에 포함되는 트랜지스터(Tr2)의 게이트는 배선(GL2b)에 전기적으로 접속된다.
각 화소 회로(22a 및 22b)에 포함되는 트랜지스터(Tr2)의 제 1 단자는 배선(DLa)에 전기적으로 접속된다. 각 화소 회로(22c 및 22d)에 포함되는 트랜지스터(Tr2)의 제 1 단자는 배선(DLb)에 전기적으로 접속된다.
각 화소 회로(22a 내지 22d)에 포함되는 트랜지스터(Tr3)의 제 2 단자는 배선(AL)에 전기적으로 접속된다.
배선(GL2a) 및 배선(GL2b) 각각은 화소 회로(22)의 배선(GL2)과 비슷한 기능을 갖는다. 배선(DLa) 및 배선(DLb) 각각은 화소 회로(22)의 배선(DL)과 비슷한 기능을 갖는다.
상술한 바와 같이, 화소 회로(22a 내지 22d)에서는 배선(GL2a)은 화소 회로(22a)와 화소 회로(22c) 사이에서 공유되고, 배선(GL2b)은 화소 회로(22b)와 화소 회로(22d) 사이에서 공유된다. 그러나 하나의 배선(GL2)이 모든 화소 회로(22a 내지 22d) 사이에서 공유되는 구성을 채용하여도 좋다. 이 경우, 화소 회로(22a 내지 22d)는 4개의 배선(DL) 중 각 배선에 전기적으로 접속되는 것이 바람직하다.
화소 회로(22a 내지 22d)에 포함되는 발광 소자(ED)는 다른 영역의 파장을 갖는 광을 방출하기 때문에 표시부(106)를 포함하는 표시 장치는 컬러 화상을 표시할 수 있다.
예를 들어 화소 회로(22a)에 포함되는 발광 소자(ED)로부터 방출되는 광은 적색광이고, 화소 회로(22b)에 포함되는 발광 소자(ED)로부터 방출되는 광은 녹색광이고, 화소 회로(22c)에 포함되는 발광 소자(ED)로부터 방출되는 광은 청색광이다. 따라서 화소 회로(32)는 삼원색의 광을 방출할 수 있다. 이로써 화소 회로(32)는 공급된 화상 신호에 따라 다양한 색깔을 표현할 수 있다.
상기에 더하여, 예를 들어 화소 회로(22d)에 포함되는 발광 소자(ED)로부터 방출되는 광이 백색광인 경우, 표시부(106)의 발광 휘도를 향상시킬 수 있다. 또한 백색광의 색 온도를 조정함으로써 표시부(106)를 포함하는 표시 장치의 표시 품질을 향상시킬 수 있다.
도 36의 (A)는 표시부(106)에 사용할 수 있고, 화소 회로(31) 및 화소 회로(32)와 다른 화소 회로를 도시한 것이다. 화소 회로(33)는 화소 회로(21) 및 화소 회로(23)를 포함한다. 화소 회로(31)와 같이, 화소 회로(33)에서는 화소 회로(21)에 배선(SL)으로부터의 화상 신호를 공급하고, 화소 회로(23)에 배선(DL)으로부터의 화상 신호를 공급함으로써, 액정 소자(LD)에 의하여 표현되는 휘도 및 발광 소자(ED)에 의하여 표현되는 휘도를 독립적으로 제어할 수 있다.
상술한 바와 같이, 화소 회로(23)에서 트랜지스터(Tr3)의 게이트는 트랜지스터(Tr3)의 백 게이트에 전기적으로 접속되기 때문에 트랜지스터(Tr3)의 온 상태 전류를 증가시킬 수 있다.
도 36의 (A)의 화소 회로(33)는 하나의 화소 회로(21) 및 하나의 화소 회로(23)를 포함하지만, 표시부(106)의 화소 회로의 구성은 이에 한정되지 않는다. 표시부(106)에 포함되는 화소 회로는 복수의 화소 회로(21) 또는 복수의 화소 회로(23)를 포함하여도 좋다. 예를 들어 표시부(106)의 화소 회로는 도 35의 (B)에 도시된 화소 회로(32)와 같이 하나의 화소 회로(21) 및 4개의 화소 회로(23)를 포함하여도 좋다. 이러한 회로 구성(미도시)은 도 35의 (B)에 도시된 화소 회로(32)에서 화소 회로(22a 내지 22d)의 트랜지스터(Tr3)의 게이트를 트랜지스터(Tr3)의 각 백 게이트에 전기적으로 접속시킴으로써 얻어진다.
도 36의 (B)는 표시부(106)에 사용할 수 있고, 화소 회로(31 내지 33)와 다른 화소 회로를 도시한 것이다. 화소 회로(34)는 화소 회로(21) 및 화소 회로(24)를 포함한다. 화소 회로(34)에서, 화소 회로(31) 및 화소 회로(33)와 같이, 화소 회로(21)에 배선(SL)으로부터의 화상 신호가 공급되고, 화소 회로(24)에 배선(DL)으로부터의 화상 신호가 공급됨으로써, 액정 소자(LD)에 의하여 표현되는 휘도 및 발광 소자(ED)에 의하여 표현되는 휘도를 독립적으로 제어할 수 있다.
상술한 바와 같이, 화소 회로(24)에서 트랜지스터(Tr3)의 제 1 단자는 트랜지스터(Tr3)의 백 게이트에 전기적으로 접속되기 때문에 트랜지스터(Tr3)의 문턱 전압의 시프트를 억제할 수 있다.
도 36의 (B)의 화소 회로(34)는 하나의 화소 회로(21) 및 하나의 화소 회로(23)를 포함하지만, 표시부(106)의 화소 회로의 구성은 이에 한정되지 않는다. 표시부(106)에 포함되는 화소 회로는 복수의 화소 회로(21) 또는 복수의 화소 회로(24)를 포함하여도 좋다. 예를 들어 표시부(106)의 화소 회로는 도 35의 (B)에 도시된 화소 회로(32)와 같이 하나의 화소 회로(21) 및 4개의 화소 회로(24)를 포함하여도 좋다. 이러한 회로 구성(미도시)은 도 35의 (B)에 도시된 화소 회로(32)에서 화소 회로(22a 내지 22d)의 트랜지스터(Tr3)의 제 1 단자를 트랜지스터(Tr3)의 각 백 게이트에 전기적으로 접속시킴으로써 얻어진다.
도 37은 표시부(106)에 사용할 수 있고, 화소 회로(31 내지 34)와 다른 화소 회로를 도시한 것이다. 화소 회로(35)는 화소 회로(21) 및 화소 회로(25)를 포함한다. 화소 회로(35)에서, 화소 회로(31) 및 화소 회로(34)와 같이, 화소 회로(21)에 배선(SL)으로부터의 화상 신호를 공급하고, 화소 회로(25)에 배선(DL)으로부터의 화상 신호를 공급함으로써, 액정 소자(LD)에 의하여 표현되는 휘도 및 발광 소자(ED)에 의하여 표현되는 휘도를 독립적으로 제어할 수 있다.
상술한 바와 같이, 화소 회로(25)에서는 트랜지스터(Tr2)의 백 게이트와 트랜지스터(Tr4)의 백 게이트가 배선(GL3)에 전기적으로 접속되기 때문에, 트랜지스터(Tr2) 및 트랜지스터(Tr4)의 문턱 전압을 제어할 수 있다. 이로써 표시부(106)의 복수의 발광 소자(ED)의 휘도의 편차를 보정할 수 있다.
도 38의 화소 회로(35)는 하나의 화소 회로(21) 및 하나의 화소 회로(25)를 포함하지만, 표시부(106)의 화소 회로의 구성은 이에 한정되지 않는다. 표시부(106)에 포함되는 화소 회로는 복수의 화소 회로(21) 또는 복수의 화소 회로(25)를 포함하여도 좋다. 예를 들어 표시부(106)의 화소 회로는 도 35의 (B)에 도시된 화소 회로(32)와 같이 하나의 화소 회로(21) 및 4개의 화소 회로(25)이어도 좋다. 이 경우의 회로 구성을 도 38에 도시하였다. 화소 회로(36)는 화소 회로(21) 및 화소 회로(25a 내지 25d)를 포함한다. 각 화소 회로(25a 내지 25d)는 화소 회로(25)와 같은 구성을 갖는다.
각 화소 회로(25a 및 25c)에 포함되는 트랜지스터(Tr2)의 백 게이트 및 트랜지스터(Tr4)의 백 게이트는 배선(GL3a)에 전기적으로 접속된다. 각 화소 회로(25b 및 25d)에 포함되는 트랜지스터(Tr2)의 백 게이트 및 트랜지스터(Tr4)의 백 게이트는 배선(GL3b)에 전기적으로 접속된다.
각 화소 회로(25a 및 25b)에 포함되는 트랜지스터(Tr2)의 제 1 단자는 배선(DLa)에 전기적으로 접속된다. 각 화소 회로(25c 및 25d)에 포함되는 트랜지스터(Tr2)의 제 1 단자는 배선(DLb)에 전기적으로 접속된다.
각 화소 회로(25a 및 25b)에 포함되는 트랜지스터(Tr4)의 제 2 단자는 배선(MLa)에 전기적으로 접속된다. 각 화소 회로(25c 및 25d)에 포함되는 트랜지스터(Tr4)의 제 2 단자는 배선(MLb)에 전기적으로 접속된다.
각 화소 회로(25a 내지 25d)에 포함되는 트랜지스터(Tr3)의 제 2 단자는 배선(AL)에 전기적으로 접속된다.
배선(GL3a) 및 배선(GL3b)은 화소 회로(25)의 배선(GL2)과 비슷한 기능을 갖는다. 배선(DLa) 및 배선(DLb)은 화소 회로(25)의 배선(DL)과 비슷한 기능을 갖는다. 배선(MLa) 및 배선(MLb)은 화소 회로(25)의 배선(ML)과 비슷한 기능을 갖는다.
상술한 바와 같이, 화소 회로(25a 내지 25d)에서는 배선(GL3a)은 화소 회로(25a)와 화소 회로(25c) 사이에서 공유되고, 배선(GL3b)은 화소 회로(25b)와 화소 회로(25d) 사이에서 공유된다. 그러나 하나의 배선(GL3)이 모든 화소 회로(25a 내지 25d) 사이에서 공유되는 구성을 채용하여도 좋다. 이 경우, 화소 회로(25a 내지 25d)는 4개의 배선(DL) 중 각 배선에 전기적으로 접속되는 것이 바람직하다.
화소 회로(25a 내지 25d)에 포함되는 발광 소자(ED)가 화소 회로(32)의 경우와 같이 다른 영역의 파장을 갖는 광을 방출할 때, 표시부(106)를 포함하는 표시 장치는 컬러 화상을 표시할 수 있다. 이 구성에 대해서는 화소 회로(32)의 설명을 참조한다.
<게이트 드라이버>
다음으로 기재(101) 위에 형성할 수 있는 게이트 드라이버(103)의 예에 대하여 설명한다.
<<게이트 드라이버의 회로 구성>>
도 39의 (A)는 게이트 드라이버(103)의 예를 도시한 회로도이다. 게이트 드라이버(103)는 회로(SR[1] 내지 SR[m]), 회로(SR_D[1]), 및 회로(SR_D[2])를 포함한다. 게이트 드라이버(103)에서는 시프트 레지스터는 회로(SR[1] 내지 SR[m]), 회로(SR_D[1]), 및 회로(SR_D[2])로 구성된다. 또한 m은 1 이상의 정수이고, 표시부(102) 또는 표시부(106)의 하나의 열에서의 화소 회로의 수를 나타낸다.
도 39의 (B) 및 (C)를 사용하여 회로(SR[1] 내지 SR[m]), 회로(SR_D[1]), 및 회로(SR_D[2])에 제공되는 단자에 대하여 설명한다. 도 39의 (B)에서 회로(SR)는 회로(SR[1] 내지 SR[m]) 중 하나를 나타낸다. 도 39의 (C)에서 회로(SR_D)는 회로(SR_D[1]) 및 회로(SR_D[2]) 중 어느 쪽을 나타낸다.
회로(SR)는 단자(IT), 단자(OT), 단자(RT), 단자(ST), 단자(PT), 단자(IRT), 단자(C1T), 단자(C2T), 및 단자(C3T)를 포함한다. 회로(SR_D)는 단자(IT), 단자(OT), 단자(ST), 단자(PT), 단자(IRT), 단자(C1T), 단자(C2T), 및 단자(C3T)를 포함한다.
단자(IT)는 스타트 펄스 신호, 또는 전단의 회로(SR)의 단자(ST)로부터 출력되는 신호가 입력되는 입력 단자이다. 단자(OT)는 표시부(102)의 화소 회로에 전기적으로 접속되는 출력 단자이다. 단자(ST)는 다음 단의 회로(SR)에 신호를 전송하는 출력 단자이다. 단자(RT)에는 다다음 단의 회로(SR)의 단자(ST)로부터의 신호.
스타트 펄스 신호(SP)는 게이트 드라이버(103)를 구동할 때 입력되는 신호이다. 스타트 펄스 신호(SP)는 1프레임의 화상을 표시 유닛(100)에 표시할 때마다 컨트롤러 IC(112)로부터 레벨 시프터(104)를 통하여 게이트 드라이버(103)에 입력된다.
단자(PT)에는, 단자(OT)로부터 출력되는 신호의 펄스 폭을 제어하는 신호(펄스 폭 제어 신호)가 입력된다. 펄스 폭 제어 신호(PWC1 내지 PWC4)는 배선(GL[1] 내지 GL[m]), 배선(GL_DUM), 및 배선(GL_OUT)에 출력되는 펄스 신호의 폭을 제어하는 신호이다.
단자(IRT)에는 초기화 리셋 신호(INI_RES)가 입력된다. 단자(C1T), 단자(C2T), 및 단자(C3T)에는 서로 다른 클록 신호가 입력된다.
클록 신호(CLK2)는 클록 신호(CLK1)와 같은 파장 및 같은 사이클을 갖고, 클록 신호(CLK2)의 전송은 클록 신호(CLK1)의 전송보다 1/4 사이클만큼 지연된다. 클록 신호(CLK3)는 클록 신호(CLK1)의 반전 신호이고, 클록 신호(CLK4)는 클록 신호(CLK2)의 반전 신호이다.
다음으로 게이트 드라이버(103)의 구체적인 회로 구성에 대하여 설명한다. 스타트 펄스 신호(SP)는 회로(SR[1])의 단자(IT)에 입력된다. 회로(SR[i])(i는 1 이상 (m-1) 이하의 정수임)의 단자(ST)는 회로(SR[i+1])의 단자(IT)에 전기적으로 접속된다. 회로(SR[m])의 단자(ST)는 회로(SR_D[1]))의 단자(IT)에 전기적으로 접속되고, 회로(SR_D[1])의 단자(ST)는 회로(SR_D[2]))의 단자(IT)에 전기적으로 접속된다.
회로(SR[p])(p는 1 이상 (m-2) 이하의 정수임)의 단자(RT)는 회로(SR[p+2])의 단자(ST)에 전기적으로 접속된다. 회로(SR[m-1])의 단자(RT)는 회로(SR_D[1])의 단자(ST)에 전기적으로 접속되고, 회로(SR[m])의 단자(RT)는 회로(SR_D[2])의 단자(ST)에 전기적으로 접속된다.
회로(SR[x])(x는 1 이상 m 이하의 정수임)의 단자(OT)는 배선(GL[x])에 전기적으로 접속된다. 회로(SR_D[1])의 단자(OT)는 배선(GL_DUM)에 전기적으로 접속되고, 회로(SR_D[2])의 단자(OT)는 배선(GL_OUT)에 전기적으로 접속된다. 배선(GL_DUM)은 더미 배선으로서 기능하고, 배선(GL_OUT)은 스타트 펄스 신호가 회로(SR_D[2])(게이트 드라이버(103)의 시프트 레지스터의 마지막 단)에 도달한 것을 알리는 데이터 신호를 전송하는 기능을 갖는다.
회로(SR[x])의 단자(IRT)에는 초기화 리셋 신호(INI_RES)가 입력된다.
회로(SR[s])(s는 1 이상 m 이하이고 s=4a+1의 관계를 만족시키는 정수이고, a는 0 이상의 정수임)의 단자(C1T)에는 클록 신호(CLK1)가 입력된다. 회로(SR[s])의 단자(C2T)에는 클록 신호(CLK2)가 입력된다. 회로(SR[s])의 단자(C3T)에는 클록 신호(CLK3)가 입력된다. 회로(SR[s])의 단자(PT)에는 펄스 폭 제어 신호(PWC1)가 입력된다.
회로(SR[s+1])의 단자(C1T)에는 클록 신호(CLK2)가 입력된다. 회로(SR[s+1])의 단자(C2T)에는 클록 신호(CLK3)가 입력된다. 회로(SR[s+1])의 단자(C3T)에는 클록 신호(CLK4)가 입력된다. 회로(SR[s+1])의 단자(PT)에는 펄스 폭 제어 신호(PWC2)가 입력된다.
회로(SR[s+2])의 단자(C1T)에는 클록 신호(CLK3)가 입력된다. 회로(SR[s+2])의 단자(C2T)에는 클록 신호(CLK4)가 입력된다. 회로(SR[s+2])의 단자(C3T)에는 클록 신호(CLK1)가 입력된다. 회로(SR[s+2])의 단자(PT)에는 펄스 폭 제어 신호(PWC3)가 입력된다.
회로(SR[s+3])의 단자(C1T)에는 클록 신호(CLK4)가 입력된다. 회로(SR[s+3])의 단자(C2T)에는 클록 신호(CLK1)가 입력된다. 회로(SR[s+3])의 단자(C3T)에는 클록 신호(CLK2)가 입력된다. 회로(SR[s+3])의 단자(PT)에는 펄스 폭 제어 신호(PWC4)가 입력된다.
또한 도 39의 (A)의 게이트 드라이버(103)에서, 회로(SR[m-1])로의 클록 신호 및 펄스 폭 제어 신호의 입력은 회로(SR[s+2])로의 클록 신호 및 펄스 폭 제어 신호의 입력과 비슷한 방법으로 수행된다. 또한 회로(SR[m])로의 클록 신호 및 펄스 폭 제어 신호의 입력은 회로(SR[s+3])로의 클록 신호 및 펄스 폭 제어 신호의 입력과 비슷한 방법으로 수행된다. 또한 회로(SR_D[1])로의 클록 신호 및 펄스 폭 제어 신호의 입력은 회로(SR[s])로의 클록 신호 및 펄스 폭 제어 신호의 입력과 비슷한 방법으로 수행된다. 회로(SR_D[2])로의 클록 신호 및 펄스 폭 제어 신호의 입력은 회로(SR[s+1])로의 클록 신호 및 펄스 폭 제어 신호의 입력과 비슷한 방법으로 수행된다.
또한 본 명세서에서는 클록 신호(CLK1), 클록 신호(CLK2), 클록 신호(CLK3), 클록 신호(CLK4), 펄스 폭 제어 신호(PWC1), 펄스 폭 제어 신호(PWC2), 펄스 폭 제어 신호(PWC3), 펄스 폭 제어 신호(PWC4), 및 스타트 펄스 신호(SP)를 통틀어 타이밍 신호라고 하는 경우가 있다. 본 발명의 일 형태의 표시 장치에서는 타이밍 신호가 컨트롤러 IC(112)에 의하여 생성된다.
또한 도 39의 (A)의 게이트 드라이버(103)에는, 회로(SR[1]), 회로(SR[2]), 회로(SR[3]), 회로(SR[4]), 회로(SR[5]), 회로(SR[6]), 회로(SR[m-1]), 회로(SR[m]), 회로(SR_D[1]), 회로(SR_D[2]), 배선(GL[1]), 배선(GL[2]), 배선(GL[3]), 배선(GL[4]), 배선(GL[5]), 배선(GL[6]), 배선(GL[m-1]), 배선(GL[m]), 배선(GL_DUM), 배선(GL_OUT), 단자(IT), 단자(OT), 단자(RT), 단자(ST), 단자(PT), 단자(IRT), 단자(C1T), 단자(C2T), 단자(C3T), 클록 신호(CLK1), 클록 신호(CLK2), 클록 신호(CLK3), 클록 신호(CLK4), 펄스 폭 제어 신호(PWC1), 펄스 폭 제어 신호(PWC2), 펄스 폭 제어 신호(PWC3), 펄스 폭 제어 신호(PWC4), 및 초기화 리셋 신호(INI_RES)만을 도시하였다. 다른 회로, 배선, 및 부호의 설명은 생략한다.
다음으로, 회로(SR[1] 내지 SR[m])의 회로 구성에 대하여 설명한다. 도 40은 도 39의 (B)의 회로(SR)의 구성을 도시한 것이다.
회로(SR)는 p채널 트랜지스터를 사용하지 않고 n채널 트랜지스터를 사용하여 형성된다. 회로(SR)는 트랜지스터(Tr11 내지 Tr23) 및 용량 소자(C11)를 포함한다. 또한 각 트랜지스터(Tr11 내지 Tr23)에는 백 게이트가 제공된다.
도 40의 회로(SR)에 도시된 배선(VDD2L)은 고레벨 전위인 전위(VDD)를 인가하기 위한 배선이다. 도 40의 회로(SR)에 도시된 배선(GNDL)은 GND 전위를 인가하기 위한 배선이다.
트랜지스터(Tr11)의 제 1 단자는 배선(VDD2L)에 전기적으로 접속되고, 트랜지스터(Tr11)의 제 2 단자는 트랜지스터(Tr21)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr11)의 게이트 및 백 게이트는 단자(IT)에 전기적으로 접속된다. 트랜지스터(Tr12)의 제 1 단자는 트랜지스터(Tr21)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr12)의 제 2 단자는 배선(GNDL)에 전기적으로 접속되고, 트랜지스터(Tr12)의 게이트 및 백 게이트는 트랜지스터(Tr23)의 게이트 및 백 게이트에 전기적으로 접속된다. 트랜지스터(Tr11)의 제 2 단자와 트랜지스터(Tr12)의 제 1 단자 사이의 접속 부분을 노드(N11)라고 한다.
트랜지스터(Tr13)의 제 1 단자는 배선(VDD2L)에 전기적으로 접속되고, 트랜지스터(Tr13)의 제 2 단자는 트랜지스터(Tr14)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr13)의 게이트 및 백 게이트는 단자(C3T)에 전기적으로 접속된다. 트랜지스터(Tr14)의 제 2 단자는 트랜지스터(Tr23)의 게이트 및 백 게이트에 전기적으로 접속되고, 트랜지스터(Tr14)의 게이트 및 백 게이트는 단자(C2T)에 전기적으로 접속된다. 용량 소자(C11)의 제 1 단자는 트랜지스터(Tr23)의 게이트 및 백 게이트에 전기적으로 접속되고, 용량 소자(C11)의 제 2 단자는 배선(GNDL)에 전기적으로 접속된다.
트랜지스터(Tr15)의 제 1 단자는 배선(VDD2L)에 전기적으로 접속되고, 트랜지스터(Tr15)의 제 2 단자는 트랜지스터(Tr23)의 게이트 및 백 게이트에 전기적으로 접속되고, 트랜지스터(Tr15)의 게이트 및 백 게이트는 단자(RT)에 전기적으로 접속된다. 트랜지스터(Tr16)의 제 1 단자는 트랜지스터(Tr23)의 게이트 및 백 게이트에 전기적으로 접속되고, 트랜지스터(Tr16)의 제 2 단자는 배선(GNDL)에 전기적으로 접속되고, 트랜지스터(Tr16)의 게이트 및 백 게이트는 단자(IT)에 전기적으로 접속된다.
트랜지스터(Tr17)의 제 1 단자는 배선(VDD2L)에 전기적으로 접속되고, 트랜지스터(Tr17)의 제 2 단자는 트랜지스터(Tr23)의 게이트 및 백 게이트에 전기적으로 접속되고, 트랜지스터(Tr17)의 게이트 및 백 게이트는 단자(IRT)에 전기적으로 접속된다.
트랜지스터(Tr18)의 제 1 단자는 트랜지스터(Tr21)의 제 1 단자에 전기적으로 접속되고, 트랜지스터(Tr18)의 제 2 단자는 트랜지스터(Tr19)의 게이트 및 백 게이트에 전기적으로 접속되고, 트랜지스터(Tr18)의 게이트 및 백 게이트는 배선(VDD2L)에 전기적으로 접속된다. 트랜지스터(Tr19)의 제 1 단자는 단자(C1T)에 전기적으로 접속되고, 트랜지스터(Tr19)의 제 2 단자는 단자(ST)에 전기적으로 접속된다. 트랜지스터(Tr20)의 제 1 단자는 단자(ST)에 전기적으로 접속되고, 트랜지스터(Tr20)의 제 2 단자는 배선(GNDL)에 전기적으로 접속되고, 트랜지스터(Tr20)의 게이트 및 백 게이트는 트랜지스터(Tr23)의 게이트 및 백 게이트에 전기적으로 접속된다.
트랜지스터(Tr21)의 제 2 단자는 트랜지스터(Tr22)의 게이트 및 백 게이트에 전기적으로 접속되고, 트랜지스터(Tr21)의 게이트 및 백 게이트는 배선(VDD2L)에 전기적으로 접속된다. 트랜지스터(Tr22)의 제 1 단자는 단자(PT)에 전기적으로 접속되고, 트랜지스터(Tr22)의 제 2 단자는 단자(OT)에 전기적으로 접속된다. 트랜지스터(Tr23)의 제 1 단자는 단자(OT)에 전기적으로 접속되고, 트랜지스터(Tr23)의 제 2 단자는 단자(OT)에 전기적으로 접속된다.
다음으로, 회로(SR_D[1]) 및 회로(SR_D[2])의 회로 구성에 대하여 설명한다. 도 41은 도 39의 (C)의 회로(SR_D)의 회로 구성을 도시한 것이다.
회로(SR_D)는 회로(SR)에서 단자(RT)를 제거한 구성을 갖는다. 그래서 회로(SR_D)는 회로(SR)에서 트랜지스터(Tr15)를 제거한 구성을 갖는다.
또한 도 40의 회로(SR) 및 도 41의 회로(SR_D)에 포함되는 모든 트랜지스터에는 백 게이트가 제공되고, 백 게이트는 각 게이트에 전기적으로 접속된다. 이 구성에 의하여, 트랜지스터를 흐르는 온 상태 전류의 양을 증가시킬 수 있다.
도 40의 회로(SR) 및 도 41의 회로(SR_D)에 포함되는 모든 트랜지스터에는 백 게이트가 제공되지만, 회로(SR) 및 회로(SR_D)는 백 게이트가 없는 트랜지스터를 포함하여도 좋다. 이 경우에는, 회로(SR) 및 회로(SR_D)의 각 트랜지스터에서 게이트와 백 게이트가 서로 전기적으로 접속되기 때문에, 게이트만을 소정의 소자 또는 소정의 배선에 전기적으로 접속시키면 좋다.
<<게이트 드라이버의 동작>>
다음으로 게이트 드라이버(103)의 동작에 대하여 설명한다. 도 42는 게이트 드라이버(103)의 동작예를 나타낸 타이밍 차트이고, 시각 T0 내지 시각 T10에서의, 클록 신호(CLK1), 클록 신호(CLK2), 클록 신호(CLK3), 클록 신호(CLK4), 펄스 폭 제어 신호(PWC1), 펄스 폭 제어 신호(PWC2), 펄스 폭 제어 신호(PWC3), 및 펄스 폭 제어 신호(PWC4)의 전위 변화를 나타낸다. 또한 이 타이밍 차트는 각각이 게이트 드라이버(103)의 출력 배선으로서 기능하는 배선(GL[1]), 배선(GL[2]), 배선(GL[3]), 배선(GL[4]), 배선(GL[m-1]), 배선(GL[m]), 배선(GL_DUM), 및 배선(GL_OUT)의 전위 변화를 나타낸다.
[회로(SR[1])]
도 39의 (A) 내지 (C)에 나타낸 바와 같이, 회로(SR[1])의 단자(C1T)에 클록 신호(CLK1)가 입력되고, 회로(SR[1])의 단자(C2T)에 클록 신호(CLK2)가 입력되고, 회로(SR[1])의 단자(C3T)에 클록 신호(CLK3)가 입력되고, 회로(SR[1])의 단자(PT)에 펄스 폭 제어 신호(PWC1)가 입력된다.
시각(T1)에서, 게이트 드라이버(103)의 회로(SR[1])의 단자(IT)에 스타트 펄스 신호로서 고레벨 전위가 입력된다. 이로써 트랜지스터(Tr11) 및 트랜지스터(Tr16)는 온이 된다.
트랜지스터(Tr11)가 온이 되면, 트랜지스터(Tr12)의 제 1 단자, 트랜지스터(Tr18)의 제 1 단자, 및 트랜지스터(Tr21)의 제 1 단자에 전위(VDD)가 인가된다. 또한 트랜지스터(Tr18) 및 트랜지스터(Tr21)는 회로 구성상 항상 온 상태에 있다. 따라서 트랜지스터(Tr19)의 게이트 및 백 게이트, 및 트랜지스터(Tr22)의 게이트 및 백 게이트에 전위(VDD)가 인가되어, 트랜지스터(Tr19) 및 트랜지스터(Tr22)는 온이 된다.
이로써 단자(PT) 및 단자(OT)는 서로 전기적으로 접속되고, 단자(C1T) 및 단자(ST)는 서로 전기적으로 접속된다.
트랜지스터(Tr16)가 온이 되면, 트랜지스터(Tr12)의 게이트 및 백 게이트, 트랜지스터(Tr20)의 게이트 및 백 게이트, 및 트랜지스터(Tr23)의 게이트 및 백 게이트에 GND 전위가 인가된다. 이로써 트랜지스터(Tr12), 트랜지스터(Tr20), 및 트랜지스터(Tr23)는 오프 상태에 있다.
시각(T2)에서, 게이트 드라이버(103)에 클록 신호(CLK1)로서 고레벨 전위가 입력된다. 이로써, 회로(SR[1])에서 고레벨 전위가 단자(C1T)로부터 트랜지스터(Tr19)를 통하여 단자(ST)에 입력된다.
시각(T3)에서, 게이트 드라이버(103)에 펄스 폭 제어 신호(PWC1)로서 고레벨 전위가 입력된다. 이로써, 회로(SR[1])에서 고레벨 전위가 단자(PT)로부터 트랜지스터(Tr22)를 통하여 단자(OT)에 입력된다. 이로써, 회로(SR[1])의 단자(OT)에 전기적으로 접속되는 배선(GL[1])은 고레벨 전위를 갖는다.
시각(T4)에서, 게이트 드라이버(103)에 클록 신호(CLK2)로서 고레벨 전위가 입력된다. 이로써, 회로(SR[1])에서 단자(C2T)로부터 고레벨 전위가 입력되고, 트랜지스터(Tr14)의 게이트 및 백 게이트에 고레벨 전위가 인가된다. 이로써 트랜지스터(Tr14)는 온이 된다.
시각(T5)에서, 게이트 드라이버(103)의 회로(SR[1])의 단자(IT)에 스타트 펄스 신호로서 저레벨 전위가 입력된다. 이로써 트랜지스터(Tr11) 및 트랜지스터(Tr16)는 오프가 된다.
트랜지스터(Tr11)가 오프가 되면, 노드(N11)는 부유 상태가 된다. 이로써 트랜지스터(Tr19)의 게이트 및 백 게이트, 및 트랜지스터(Tr22)의 게이트 및 백 게이트는 전위(VDD)를 유지한다. 이로써 트랜지스터(Tr19) 및 트랜지스터(Tr22) 각각은 온 상태를 유지한다.
시각(T6)에서, 게이트 드라이버(103)에 펄스 폭 제어 신호(PWC1)로서 저레벨 전위가 입력된다. 이로써, 회로(SR[1])에서 저레벨 전위가 단자(PT)로부터 트랜지스터(Tr22)를 통하여 단자(OT)에 입력된다. 이로써, 회로(SR[1])의 단자(OT)에 전기적으로 접속되는 배선(GL[1])은 저레벨 전위를 갖는다.
시각(T7)에서, 게이트 드라이버(103)에 클록 신호(CLK1)로서 저레벨 전위가 입력되고, 게이트 드라이버(103)에 클록 신호(CLK3)로서 고레벨 전위가 입력된다. 이로써, 회로(SR[1])에서 저레벨 전위가 단자(C1T)로부터 트랜지스터(Tr19)를 통하여 단자(ST)에 입력된다. 또한 회로(SR[1])에서 단자(C3T)로부터 고레벨 전위가 인가되어, 트랜지스터(Tr13)의 게이트 및 백 게이트에 고레벨 전위가 인가된다. 이로써 트랜지스터(Tr13)는 온이 된다.
이때, 트랜지스터(Tr14)도 온 상태에 있기 때문에 트랜지스터(Tr12)의 게이트 및 백 게이트, 트랜지스터(Tr20)의 게이트 및 백 게이트, 트랜지스터(Tr23)의 게이트 및 백 게이트, 및 용량 소자(C11)에 전위(VDD)가 인가된다. 이로써 트랜지스터(Tr12), 트랜지스터(Tr20), 및 트랜지스터(Tr23)는 온이 된다.
트랜지스터(Tr20)가 온이 되면, 단자(ST)에 GND 전위가 인가된다. 또한 트랜지스터(Tr23)가 온이 되면, 단자(OT)에 GND 전위가 인가된다.
트랜지스터(Tr12)가 온이 되면, 트랜지스터(Tr11)의 제 2 단자, 트랜지스터(Tr18)의 제 1 단자, 및 트랜지스터(Tr21)의 제 1 단자에 GND 전위가 인가된다. 또한 트랜지스터(Tr18) 및 트랜지스터(Tr21)는 회로 구성상 항상 온 상태에 있으므로, 트랜지스터(Tr19)의 게이트 및 백 게이트, 및 트랜지스터(Tr22)의 게이트 및 백 게이트에 GND 전위가 인가된다. 이로써, 트랜지스터(Tr19) 및 트랜지스터(Tr22)는 오프가 된다.
전위(VDD)는 용량 소자(C11)의 제 1 단자에 인가된다. 트랜지스터(Tr16)는 오프 상태에 있기 때문에 용량 소자(C11)는 전위(VDD)를 유지한다. 트랜지스터(Tr16)는 단자(IT)로부터 고레벨 전위가 입력되지 않는 한 온이 되지 않는다. 바꿔 말하면, 용량 소자(C11)는 단자(IT)로부터 고레벨 전위가 입력될 때까지 전위(VDD)를 유지한다.
[회로(SR[2]) 이후]
회로(SR[2])의 경우, 도 39의 (A)에 나타낸 바와 같이, 회로(SR[2])의 단자(C1T)에 클록 신호(CLK2)가 입력되고, 회로(SR[2])의 단자(C2T)에 클록 신호(CLK3)가 입력되고, 회로(SR[2])의 단자(C3T)에 클록 신호(CLK4)가 입력되고, 회로(SR[2])의 단자(PT)에 펄스 폭 제어 신호(PWC2)가 입력된다.
회로(SR[1])의 동작에서, 시각(T2) 내지 시각(T7)에서, 단자(ST)는 고레벨 전위를 갖는다. 바꿔 말하면, 시각(T2) 내지 시각(T7)에서, 회로(SR[1])의 단자(ST)로부터 출력된 고레벨 전위가 회로(SR[2])의 단자(IT)에 입력된다.
회로(SR[2])는 회로(SR[1])와 비슷한 회로 구성을 갖기 때문에, 회로(SR[2])는 회로(SR[1])와 비슷한 방법으로 동작한다. 시각(T2) 내지 시각(T7)에서, 회로(SR[2])의 단자(IT)에 고레벨 전위가 입력된다. 회로(SR[2])의 단자(IT)가 고레벨 전위를 갖는 상태에서 회로(SR[2])의 단자(PT)에 펄스 폭 제어 신호(PWC2)로서 고레벨 전위가 입력되면, 회로(SR[2])의 단자(OT)로부터 고레벨 전위가 출력된다. 또한 클록 신호(CLK2)가 고레벨 전위를 갖는 경우(시각(T4) 내지 시각(T8)), 회로(SR[2])의 단자(ST)로부터 고레벨 전위가 출력된다. 시각(T8) 내지 시각(T9)에서, 회로(SR[2])의 단자(ST)로부터 저레벨 전위가 출력되고, 회로(SR[2])의 용량 소자(C11)에 전위(VDD)가 유지된다.
회로(SR[3]) 이후의 회로(SR)에서, 단자(IT)에 고레벨 전위가 입력되고, 단자(C1T), 단자(C2T), 단자(C3T), 및 단자(PT)에 소정의 타이밍에서 고레벨 전위가 입력됨으로써, 회로(SR[1]) 및 회로(SR[2])와 비슷한 동작에서 단자(OT) 및 단자(ST)로부터 고레벨 전위를 출력할 수 있다. 도 43은 시각(T0) 내지 시각(T10)의 동작에 더하여 시각(T10) 이후의 게이트 드라이버(103)의 동작을 나타내는 타이밍 차트이다. 배선(GL[m])으로부터 고레벨 전위가 출력된 후, 귀선(retrace) 기간에 회로(SR[1])의 단자(IT)에 스타트 펄스 신호로서 고레벨 전위가 입력된다. 또한 귀선 기간은 배선(GL[m])의 전위가 고레벨 전위로부터 저레벨 전위로 하강할 때부터 스타트 펄스 신호의 전위가 고레벨 전위로부터 저레벨 전위로 하강할 때까지의 기간을 나타낸다.
[회로(SR)의 단자(RT)]
회로(SR[p])의 단자(RT)는 회로(SR[p+2])의 단자(ST)에 전기적으로 접속된다. 바꿔 말하면, 회로(SR[p+2])의 단자(ST)로부터 고레벨 전위가 출력되면, 회로(SR[p])의 단자(RT)에 고레벨 전위가 입력되어, 회로(SR[p])의 트랜지스터(Tr15)는 온이 된다. 이로써, 트랜지스터(Tr12)의 게이트 및 백 게이트, 트랜지스터(Tr20)의 게이트 및 백 게이트, 트랜지스터(Tr23)의 게이트 및 백 게이트, 및 용량 소자(C11)에 전위(VDD)가 인가된다.
트랜지스터(Tr20)가 온이 되면, 단자(ST)에 GND 전위가 인가된다. 또한 트랜지스터(Tr23)가 온이 되면, 단자(OT)에 GND 전위가 인가된다. 또한 트랜지스터(Tr12)가 온이 되면, 트랜지스터(Tr11)의 제 2 단자, 트랜지스터(Tr18)의 제 1 단자, 및 트랜지스터(Tr21)의 제 1 단자에 GND 전위가 인가된다. 또한 트랜지스터(Tr18) 및 트랜지스터(Tr21)는 회로 구성상 항상 온 상태에 있으므로, 트랜지스터(Tr19)의 게이트 및 백 게이트, 및 트랜지스터(Tr22)의 게이트 및 백 게이트에 GND 전위가 인가된다. 이로써, 트랜지스터(Tr19) 및 트랜지스터(Tr22)는 오프가 된다.
바꿔 말하면, 회로(SR[p+2])의 단자(ST)로부터 회로(SR[p])의 단자(RT)에 고레벨 전위가 출력되면, 시각(T7) 내지 시각(T8)의 회로(SR[1])와 비슷한 방법으로 단자(OT) 및 단자(ST) 각각으로부터 GND 전위가 출력된다.
[회로(SR)의 단자(IRT)]
회로(SR[1] 내지 SR[m]), 회로(SR_D[1]), 및 회로(SR_D[2])의 단자(IRT) 각각에 초기화 리셋 신호(INI_RES)가 입력된다. 초기화 리셋 신호(INI_RES)가 고레벨 전위를 가지면, 상술한 회로의 각 단자(IRT)에 고레벨 전위가 입력된다. 각 회로의 트랜지스터(Tr17)는 온이 된다.
이로써, 트랜지스터(Tr12)의 게이트 및 백 게이트, 트랜지스터(Tr20)의 게이트 및 백 게이트, 트랜지스터(Tr23)의 게이트 및 백 게이트, 및 용량 소자(C11)에 전위(VDD)가 인가된다.
트랜지스터(Tr20)가 온이 되면, 각 회로의 단자(ST)에 GND 전위가 인가된다. 또한 트랜지스터(Tr23)가 온이 되면, 각 회로의 단자(OT)에 GND 전위가 인가된다. 또한 트랜지스터(Tr12)가 온이 되면, 트랜지스터(Tr11)의 제 2 단자, 트랜지스터(Tr18)의 제 1 단자, 및 트랜지스터(Tr21)의 제 1 단자에 GND 전위가 인가된다. 또한 트랜지스터(Tr18) 및 트랜지스터(Tr21)는 회로 구성상 항상 온 상태에 있으므로, 트랜지스터(Tr19)의 게이트 및 백 게이트, 및 트랜지스터(Tr22)의 게이트 및 백 게이트에 GND 전위가 인가된다. 이로써, 트랜지스터(Tr19) 및 트랜지스터(Tr22)는 오프가 된다.
바꿔 말하면, 초기화 리셋 신호(INI_RES)로서 고레벨 전위가 입력되고, 회로(SR[1] 내지 SR[m]), 회로(SR_D[1]), 및 회로(SR_D[2]) 각각의 단자(OT) 및 단자(ST)로부터 GND 전위가 출력된다.
<레벨 시프터>
다음으로 기재(101) 위에 형성할 수 있는 레벨 시프터(104)에 대하여 설명한다. 도 44는 레벨 시프터(104)의 구성예를 도시한 것이다.
도 44에 도시된 레벨 시프터(104)는 p채널 트랜지스터를 사용하지 않고 n채널 트랜지스터만을 사용하여 형성된다. 레벨 시프터(104)는 트랜지스터(Tr31) 내지 트랜지스터(Tr36), 용량 소자(C31), 및 용량 소자(C32)를 포함한다.
트랜지스터(Tr31)의 제 1 단자는 입력 단자(IN1)에 전기적으로 접속되고, 트랜지스터(Tr31)의 제 2 단자는 트랜지스터(Tr35)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr31)의 게이트는 트랜지스터(Tr31)의 제 1 단자에 전기적으로 접속된다. 즉 트랜지스터(Tr31)는 다이오드 접속 구조를 갖는다. 트랜지스터(Tr32)의 제 1 단자는 입력 단자(IN0)에 전기적으로 접속되고, 트랜지스터(Tr32)의 제 2 단자는 트랜지스터(Tr36)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr32)의 게이트는 트랜지스터(Tr32)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(Tr32)는 다이오드 접속 구조를 갖는다. 트랜지스터(Tr33)의 제 1 단자는 트랜지스터(Tr35)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr33)의 제 2 단자는 배선(GNDL)에 전기적으로 접속되고, 트랜지스터(Tr33)의 게이트는 입력 단자(IN0)에 전기적으로 접속된다. 트랜지스터(Tr34)의 제 1 단자는 트랜지스터(Tr36)의 게이트에 전기적으로 접속되고, 트랜지스터(Tr34)의 제 2 단자는 배선(GNDL)에 전기적으로 접속되고, 트랜지스터(Tr34)의 게이트는 입력 단자(IN1)에 전기적으로 접속된다. 트랜지스터(Tr35)의 제 1 단자는 배선(VDD3L)에 전기적으로 접속되고, 트랜지스터(Tr35)의 제 2 단자는 출력 단자(OUT)에 전기적으로 접속된다. 트랜지스터(Tr36)의 제 1 단자는 배선(GNDL)에 전기적으로 접속되고, 트랜지스터(Tr36)의 제 2 단자는 출력 단자(OUT)에 전기적으로 접속된다.
용량 소자(C31)의 제 1 단자는 트랜지스터(Tr35)의 게이트에 전기적으로 접속되고, 용량 소자(C31)의 제 2 단자는 출력 단자(OUT)에 전기적으로 접속된다. 용량 소자(C32)의 제 1 단자는 트랜지스터(Tr36)의 게이트에 전기적으로 접속되고, 용량 소자(C32)의 제 2 단자는 배선(GNDL)에 전기적으로 접속된다.
또한 용량 소자(C31)의 제 1 단자와 트랜지스터(Tr35)의 게이트 사이의 접속 부분을 노드(N31)라고 한다. 또한 용량 소자(C32)의 제 1 단자와 트랜지스터(Tr36)의 게이트 사이의 접속 부분을 노드(N32)라고 한다.
배선(VDD3L)은 후술하는 고레벨 전위보다 높은 전위를 공급하는 배선이다. 배선(GNDL)은 GND 전위를 공급하는 배선이다.
도 45는 레벨 시프터(104)의 동작예를 나타내는 타이밍 차트이다. 이 타이밍 차트는 시각(T1) 내지 시각(T4)에서의 입력 단자(IN1), 입력 단자(IN0), 출력 단자(OUT), 노드(N31), 및 노드(N32)의 전위 변화를 나타낸다.
입력 단자(IN1)에는 저레벨 전위(도 45에서 "Low"라고 나타냄) 및 고레벨 전위(도 45에서 "High"라고 나타냄) 중 어느 쪽이 인가되고, 입력 단자(IN0)에는 저레벨 전위 및 고레벨 전위 중 어느 쪽이 인가된다.
고레벨 전위보다 높은 전위(VDD), 또는 GND 전위가 출력 단자(OUT)로부터 출력된다.
시각(T1)에서, 입력 단자(IN1)에 고레벨 전위가 입력되고, 입력 단자(IN0)에 저레벨 전위가 입력된다. 트랜지스터(Tr31)는 다이오드 접속 구조를 갖기 때문에 트랜지스터(Tr31)의 제 2 단자에 전기적으로 접속되는 노드(N31)의 전위는 고레벨 전위까지 상승한다(도 45의 V1까지). 트랜지스터(Tr34)의 게이트에 고레벨 전위가 인가되기 때문에, 트랜지스터(Tr34)는 온이 되고, 트랜지스터(Tr34)의 제 1 단자에 전기적으로 접속되는 노드(N32)의 전위는 GND 전위까지 하강한다. 트랜지스터(Tr33)의 게이트에 저레벨 전위가 인가되기 때문에 트랜지스터(Tr33)는 오프가 된다.
여기서 노드(N31) 및 트랜지스터(Tr35)에 초점을 맞춘다. 트랜지스터(Tr35)는 온 상태에 있기 때문에 출력 단자(OUT)로부터 출력되는 전위는 서서히 상승한다. 트랜지스터(Tr36)는 오프 상태에 있기 때문에, 용량 소자(C31)의 제 2 단자의 전위는 출력 단자(OUT)로부터 출력되는 전위의 상승에 따라 상승한다. 이로써 용량 소자(C31)의 부스팅 효과에 의하여, 노드(N31)의 전위도 상승한다(도 45의 V2까지). 즉, 트랜지스터(Tr35)의 게이트의 전위가 상승함으로써 트랜지스터(Tr35)를 흐르는 온 상태 전류의 양이 증가된다. 이로써 출력 단자(OUT)로부터 출력되는 전위는 VDD까지 상승한다.
시각(T2)에서, 입력 단자(IN1)에는 저레벨 전위가 입력된다. 입력 단자(IN0)에는 시각(T2) 전부터 계속적으로 저레벨 전위가 입력된다. 트랜지스터(Tr31)는 입력 단자(IN1)로부터 입력된 저레벨 전위 때문에 오프 상태가 되고, 트랜지스터(Tr32)는 입력 단자(IN0)로부터 입력된 저레벨 전위 때문에 계속적으로 오프 상태에 있다. 또한 트랜지스터(Tr34)의 게이트에 저레벨 전위가 입력되기 때문에 트랜지스터(Tr34)는 오프 상태에 있다. 상술한 동작에 의하여, 노드(N31) 및 노드 (N32)는 부유 상태에 있고, 노드(N31) 및 노드 (N32)의 전위는 유지된다. 이로써 출력 단자(OUT)로부터 출력되는 전위는 변하지 않는다.
시각(T3)에서, 입력 단자(IN1)에는 시각(T3) 전부터 계속적으로 저레벨 전위가 입력된다. 입력 단자(IN0)에는 고레벨 전위가 입력된다. 트랜지스터(Tr32)는 다이오드 접속 구조를 갖기 때문에 트랜지스터(Tr32)의 제 2 단자에 전기적으로 접속되는 노드(N32)의 전위는 상승한다. 트랜지스터(Tr33)의 게이트에는 입력 단자(IN0)로부터 입력된 고레벨 전위가 입력되기 때문에, 트랜지스터(Tr33)의 제 1 단자에 전기적으로 접속되는 노드(N31)의 전위는 상승한다.
여기서 트랜지스터(Tr36)에 초점을 맞춘다. 트랜지스터(Tr36)는 온 상태에 있기 때문에 출력 단자(OUT)로부터 출력되는 전위는 서서히 하강하고, GND 전위가 된다.
시각(T4)에서, 입력 단자(IN1)에는 시각(T4) 전부터 계속적으로 저레벨 전위가 입력된다. 입력 단자(IN0)에는 저레벨 전위가 입력된다. 입력 단자(IN1)로부터 입력된 저레벨 전위 때문에 트랜지스터(Tr31)는 계속적으로 오프 상태에 있고, 입력 단자(IN0)로부터 입력된 저레벨 전위 때문에 트랜지스터(Tr32)는 오프 상태에 있다. 또한 트랜지스터(Tr33)의 게이트에 저레벨 전위가 입력됨으로써 트랜지스터(Tr33)는 오프 상태가 된다. 상술한 동작에 의하여, 노드(N31) 및 노드 (N32)는 부유 상태에 있고, 노드(N31) 및 노드 (N32)의 전위는 유지된다. 이로써 출력 단자(OUT)로부터 출력되는 전위는 변하지 않는다.
레벨 시프터(104)가 도 44에 도시된 구성을 가지면, 입력 전압의 전위 레벨을 더 높게 시프트시킬 수 있다.
화소 회로(21 내지 25) 및 화소 회로(31 내지 36)에 포함되는 트랜지스터(Tr1 내지 Tr4), 트랜지스터(Tr11 내지 Tr23), 및 트랜지스터(Tr31 내지 Tr36)에 OS 트랜지스터를 사용할 수 있다.
특히 게이트 드라이버(103)를 OS 트랜지스터만을 사용하여 형성하는 경우, OS 트랜지스터는 Si 트랜지스터보다 전계 효과 이동도가 낮은 경우가 있기 때문에 게이트 드라이버(103)에 입력되는 타이밍 신호는 고전압으로 설정되는 것이 바람직하다. 이러한 경우, 게이트 드라이버(103)에 입력되는 타이밍 신호를 레벨 시프터(104)에 의하여 상승시킬 필요가 있다. 이로써, 도 28의 (A) 및 (B)에 도시된 바와 같이, 표시 유닛(100)은 컨트롤러 IC(112)로부터 타이밍 신호를 레벨 시프터(104)에 전송하고, 타이밍 신호의 전위를 레벨 시프터(104)에 의하여 시프트시켜 게이트 드라이버(103)에 입력하는 구성을 갖는 것이 바람직하다.
이러한 구성에서 레벨 시프터(104)는 OS 트랜지스터만을 사용하여 형성하는 것이 바람직하다. 이러한 구성에 의하여, 소비전력의 저감, 신호 지연의 저감, 및 동작 특성의 향상을 달성할 수 있다. 또한 레벨 시프터(104)는 기재(101) 위의 게이트 드라이버(103)와 동시에 형성할 수 있기 때문에 표시 유닛(100)의 제작 공정을 단축할 수 있다.
또한 본 실시형태는 표시 유닛(100)뿐만 아니라 표시 유닛(100A) 및 표시 유닛(100B)에도 효과적이다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 상술한 실시형태에서 설명한 표시 유닛(100) 또는 표시 유닛(100A) 위에 실장할 수 있는 소스 드라이버 IC.
<소스 드라이버 IC>
도 46은 소스 드라이버 IC의 예를 도시한 블록도이다. 소스 드라이버 IC(111)는 저전압 차동 신호 전송 방식(LVDS) 수신기(1710), 직병렬 변환 회로(1720), 시프트 레지스터 회로(1730), 래치 회로(1740), 레벨 시프터(1750), 패스 트랜지스터 논리 회로(1760), 저항 스트링 회로(1770), 외부 보정 회로(1780), 밴드 갭 기준(BGR) 회로(1790), 바이어스 제너레이터(1800), 및 버퍼 증폭기(1900)를 포함한다. 또한 도 46의 소스 드라이버 IC(111)에 포함되는 바이어스 제너레이터(1800)의 수는 2개이다.
LVDS 수신기(1710)는 외부의 호스트 프로세서에 전기적으로 접속된다. LVDS 수신기(1710)는 호스트 프로세서로부터 비디오 신호를 수신하는 기능을 갖는다. 또한 LVDS 수신기(1710)는 차동 신호를 싱글 엔드 신호로 변환하고, 이 신호를 직병렬 변환 회로(1720)로 송신한다. 도 46에서는, 아날로그 전압 신호(DA, DB0), 아날로그 전압 신호(DA, DB1), 아날로그 전압 신호(DA, DB2), 아날로그 전압 신호(DA, DB3), 아날로그 전압 신호(DA, DB4), 아날로그 전압 신호(DA, DB5), 아날로그 전압 신호(DA, DB6), 및 아날로그 전압 신호(DA, DB7)가 비디오 신호로서 LVDS 수신기에 입력된다. 또한 LVDS 수신기(1710)는 클록 신호(CLOCK) 및 클록 신호(CLOCKB)의 입력에 응하여 순차적으로 동작하고, 스탠바이 신호(STBY)에 응하여 구동 상태로부터 스탠바이 상태로 변화될 수 있다(일시적으로 정지할 수 있다). 또한 클록 신호(CLOCKB)는 클록 신호(CLOCK)의 반전 신호이다.
직병렬 변환 회로(1720)는 LVDS 수신기(1710)에 전기적으로 접속된다. 직병렬 변환 회로(1720)는 LVDS 수신기(1710)로부터의 싱글 엔드 신호를 수신하는 기능을 갖는다. 또한 직병렬 변환 회로(1720)는 싱글 엔드 신호를 병렬 신호로 변환하고, 이 신호를 신호(BUS[127:0])로서 내부 버스에 전송한다.
시프트 레지스터 회로(1730)는 직병렬 변환 회로(1720)에 전기적으로 접속되고, 래치 회로(1740)는 시프트 레지스터 회로(1730)에 전기적으로 접속된다. 시프트 레지스터 회로(1730)는 직병렬 변환 회로(1720)와 동기하여, 내부 버스의 데이터가 각 선의 래치 회로(1740)에 저장되는 타이밍을 지정하는 기능을 갖는다.
레벨 시프터(1750)는 래치 회로(1740)에 전기적으로 접속된다. 레벨 시프터(1750)는 모든 선의 데이터가 래치 회로(1740)에 저장되었을 때, 모든 선의 데이터의 레벨을 시프트시키는 기능을 갖는다.
패스 트랜지스터 논리 회로(1760)는 레벨 시프터(1750) 및 저항 스트링 회로(1770)에 전기적으로 접속된다. 또한 패스 트랜지스터 논리 회로(1760)와 저항 스트링 회로(1770)에 의하여 디지털 아날로그 변환기(DAC)가 구성된다. 저항 스트링 회로(1770)에는 8비트의 신호(도 46에서 VR0-VR255라고 나타냄)가 입력되고, 저항 스트링 회로(1770)는 상기 신호에 대응하는 전위를 패스 트랜지스터 논리 회로(1760)에 출력한다. 패스 트랜지스터 논리 회로(1760)는 상기 전위가 공급되면 레벨이 시프트된 데이터를 디지털 아날로그 변환하는 기능을 갖는다.
버퍼 증폭기(1900)는 패스 트랜지스터 논리 회로(1760)에 전기적으로 접속된다. 버퍼 증폭기(1900)는 디지털 아날로그 변환된 데이터를 증폭하고, 이 증폭된 데이터를 데이터 신호(도 46에서 S[2159:0]라고 나타냄)로서 화소 어레이로 송신하는 기능을 갖는다.
BGR 회로(1790)는 소스 드라이버 IC(111)를 구동하기 위한 기준이 되는 전압을 생성하는 기능을 갖는다. BGR 회로(1790)는 각 바이어스 제너레이터에 전기적으로 접속된다.
한쪽의 바이어스 제너레이터(1800)는 BGR 회로(1790) 및 버퍼 증폭기(1900)에 전기적으로 접속된다. 한쪽의 바이어스 제너레이터(1800)는 BGR 회로(1790)에서 생성된, 기준이 되는 전압에 의거하여, 버퍼 증폭기(1900)를 구동시키기 위한 바이어스 전압을 생성하는 기능을 갖는다. 또한 한쪽의 바이어스 제너레이터(1800)에, LVDS 수신기(1710)로의 스탠바이 신호(STBY)의 입력과 같은 타이밍에 스탠바이 신호(STBY)가 입력됨으로써, 한쪽의 바이어스 제너레이터(1800)는 스탠바이 상태에 들어간다(일시적으로 정지하거나 아이들링 스톱 상태에 들어간다).
다른 쪽의 바이어스 제너레이터(1800)는 외부 보정 회로(1780)에 전기적으로 접속된다. 다른 쪽의 바이어스 제너레이터(1800)는 BGR 회로(1790)에서 생성된, 기준으로서 기능하는 전압에 의거하여, 외부 보정 회로(1780)를 구동시키기 위한 바이어스 전압을 생성하는 기능을 갖는다. 또한 외부 보정 회로(1780)를 동작시킬 필요가 없을 때, 다른 쪽의 바이어스 제너레이터(1800)에 스탠바이 신호(CMSTBY)가 전송됨으로써, 다른 쪽의 바이어스 제너레이터(1800)는 스탠바이 상태에 들어간다(일시적으로 정지하거나 아이들링 스톱 상태에 들어간다).
외부 보정 회로(1780)는 화소에 포함되는 트랜지스터에 전기적으로 접속된다. 화소 어레이에서 화소 트랜지스터가 전압-전류 특성에 편차를 갖는 경우, 그 편차가 표시 장치에 표시되는 화상에 영향을 미쳐, 표시 장치의 표시 품위의 저하를 초래한다. 외부 보정 회로(1780)는 화소 트랜지스터를 흐르는 전류량을 측정하고, 이 전류량에 따라 상기 화소 트랜지스터를 흐르는 전류량을 적절히 조정하는 기능을 갖는다. 외부 보정 회로(1780)는 세트 신호(CMSET)의 입력에 의하여 초기화된다. 클록 신호(CMCLK)는 외부 보정 회로(1780)에 입력되어 외부 보정 회로(1780)를 동작시킨다. 외부 보정 회로(1780)에는 화소 회로에 포함되는 트랜지스터로부터 신호(도 46에서 S[719:0]로 나타냄)가 공급되고, 외부 보정 회로(1780)에 공급된, 기준으로서 사용되는 기준 전위(VREF1) 및 기준 전위(VREF2)를 사용하여 화상 보정에 관한 판정을 한다. 보정에 관한 판정 결과는 출력 신호(CMOUT[11:0])로서 소스 드라이버 IC(111) 외부에 제공된 이미지 프로세서에 전송된다. 이미지 프로세서는 CMOUT[11:0]의 내용에 의거하여 화상 데이터를 보정한다.
또한 소스 드라이버 IC(111)에 외부 보정 회로(1780)를 반드시 제공할 필요는 없다. 예를 들어 소스 드라이버 IC(111)에 제공된 외부 보정 회로(1780) 대신에 화소 어레이에 포함되는 각 화소에 보정 회로를 제공하여도 좋다. 또는 외부 보정 회로(1780)를 소스 드라이버 IC(111)에 제공하지 않고 예를 들어 후술하는 컨트롤러 IC에 제공하여도 좋다.
소스 드라이버 IC(111)의 회로를 형성하기 위하여 고내압 Si 트랜지스터를 사용하는 것이 바람직하다. 고내압 Si 트랜지스터를 사용하면 소스 드라이버 IC(111)의 회로의 미세화가 가능하게 되는 경우가 있기 때문에 해상도가 높은 표시 장치를 달성할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 하이브리드 표시 장치에 포함되는 표시 유닛(100A)의 구체적인 구조예에 대하여 설명한다.
<단면도>
도 47은 표시 유닛(100A)을 도시한 단면도이다. 도 47의 표시 유닛(100A)은 실시형태 5에서 설명한 화소 회로(35) 또는 화소 회로(36)를 포함한다.
도 47의 표시 유닛(100A)은 기판(300)과 기판(301) 사이에 표시부(306E) 및 표시부(306L)가 적층된 구조를 갖는다. 구체적으로는 도 47에서 표시부(306E) 및 표시부(306L)는 접착층(304)을 사용하여 서로 접착된다.
또한 도 47에 표시부(306E)의 화소에 포함되는 발광 소자(302), 트랜지스터(Tr3), 및 용량 소자(C2)와, 표시부(306E)의 구동 회로에 포함되는 트랜지스터(TrED)를 도시하였다. 발광 소자(302)는 다른 실시형태의 발광 소자(10b)에 대응한다. 트랜지스터(Tr3) 및 용량 소자(C2)의 각각은 실시형태 5에서 설명한 것이다.
도 47에는 표시부(306L)의 화소에 포함되는 액정 소자(303), 트랜지스터(Tr1), 및 용량 소자(C1)와, 표시부(306L)의 구동 회로에 포함되는 트랜지스터(TrLD)도 도시하였다. 액정 소자(303)는 다른 실시형태에서 설명한 반사 소자(10a)에 대응한다. 트랜지스터(Tr1) 및 용량 소자(C1)는 실시형태 5에서 설명한 것이다.
트랜지스터(Tr3)는 백 게이트로서 기능하는 도전층(311), 도전층(311) 위의 절연층(312), 도전층(311)과 중첩되도록 절연층(312) 위에 제공된 반도체층(313), 반도체층(313) 위의 절연층(316), 게이트로서 기능하고 절연층(316) 위에 위치하는 도전층(317), 및 도전층(317) 위의 절연층(318) 위에 위치하고 반도체층(313)에 전기적으로 접속되는 도전층(314 및 315)을 포함한다.
도전층(315)은 도전층(319)에 전기적으로 접속되고, 도전층(319)은 도전층(320)에 전기적으로 접속된다. 도전층(319)은 도전층(317)과 같은 층에 형성된다. 도전층(320)은 도전층(311)과 같은 층에 형성된다.
트랜지스터(Tr2)(미도시)의 백 게이트로서 기능하는 도전층(321)은 도전층(311 및 320)과 같은 층에 위치한다. 절연층(312)은 도전층(321) 위에 위치하고, 도전층(321)과 중첩되는 영역을 갖는 반도체층(322)은 절연층(312) 위에 위치한다. 반도체층(322)은 트랜지스터(Tr2)(미도시)의 채널 형성 영역을 포함한다. 절연층(318)은 반도체층(322) 위에 위치하고, 도전층(323)은 절연층(318) 위에 위치한다. 도전층(323)은 반도체층(322)에 전기적으로 접속되고, 트랜지스터(Tr2)(미도시)의 소스 전극 또는 드레인 전극으로서 기능한다.
트랜지스터(TrED)는 트랜지스터(Tr3)와 같은 구조를 갖기 때문에 상세한 설명은 생략한다.
절연층(324)은 트랜지스터(Tr3), 도전층(323), 및 트랜지스터(TrED) 위에 위치하고, 절연층(325)은 절연층(324) 위에 위치한다. 도전층(326) 및 도전층(327)은 절연층(325) 위에 위치한다. 도전층(326)은 도전층(314)에 전기적으로 접속된다. 도전층(327)은 도전층(323)에 전기적으로 접속된다. 절연층(328)은 도전층(326 및 327) 위에 위치하고, 도전층(329)은 절연층(328) 위에 위치한다. 도전층(329)은 도전층(326)에 전기적으로 접속되고, 발광 소자(302)의 화소 전극으로서 기능한다.
도전층(327), 절연층(328), 및 도전층(329)이 서로 중첩되는 영역이 용량 소자(C2)로서 기능한다.
절연층(330)은 도전층(329) 위에 위치하고, EL층(331)은 절연층(330) 위에 위치하고, 대향 전극으로서 기능하는 도전층(332)은 EL층(331) 위에 위치한다. 도전층(329), EL층(331), 및 도전층(332)은 절연층(330)의 개구에서 서로 전기적으로 접속된다. 도전층(329), EL층(331), 및 도전층(332)이 서로 전기적으로 접속되는 영역이 발광 소자(302)로서 기능한다. 발광 소자(302)는 도전층(332) 측으로부터 파선 화살표로 나타낸 방향으로 광이 방출되는 톱 이미션 구조를 갖는다.
도전층(329 및 332) 중 한쪽은 양극으로서 기능하고, 다른 쪽은 음극으로서 기능한다. 발광 소자(302)의 문턱 전압보다 높은 전압이 도전층(329)과 도전층(332) 사이에 인가되면, 양극 측으로부터 EL층(331)에 정공이 주입되고, 음극 측으로부터 EL층(331)에 전자가 주입된다. 주입된 전자와 정공은 EL층(331)에서 재결합하고, EL층(331)에 포함된 발광 물질이 발광한다.
또한 반도체층(313 및 322)에 금속 산화물(산화물 반도체)을 사용하는 경우에는, 표시 유닛(100A)의 신뢰성을 향상시키기 위하여, 절연층(318)에 산소를 포함한 절연 재료를 사용하고, 절연층(324)에 물 및 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다.
절연층(325 또는 330)에 유기 재료를 사용하는 경우에는, 절연층(325 또는 330)이 표시 유닛(100A)의 단부에서 노출되면, 절연층(325 또는 330)을 통하여 표시 유닛(100A)의 외부로부터 발광 소자(302) 등에 물 등의 불순물이 침입할 수 있다. 불순물의 침입으로 인한 발광 소자(302)의 열화는 표시 장치의 열화로 이어진다. 이러한 이유로 절연층(325 및 330)은 도 47에 도시된 바와 같이, 표시 유닛(100A)의 단부에 위치하지 않는 것이 바람직하다.
발광 소자(302)는 접착층(333)을 개재(介在)하여 착색층(334)과 중첩된다. 스페이서(335)는 접착층(333)을 개재하여 차광층(336)과 중첩된다. 도 47에는 도전층(332)과 차광층(336) 사이에 틈이 제공되는 경우를 도시하였지만, 도전층(332)과 차광층(336)은 서로 접촉되어도 좋다.
착색층(334)은 특정의 파장 영역의 광을 투과시키는 유색층이다. 예를 들어 적색, 녹색, 청색, 또는 황색의 광 등 특정의 파장 영역의 광을 투과시키는 컬러 필터를 사용할 수 있다.
또한 본 발명의 일 형태는 컬러 필터 방식에 한정되지 않고, 독립 화소 방식, 색 변환 방식, 및 퀀텀닷 방식 등을 채용하여도 좋다.
표시부(306L)의 트랜지스터(Tr1)는 백 게이트로서 기능하는 도전층(340), 도전층(340) 위의 절연층(341), 도전층(340)과 중첩되도록 절연층(341) 위에 제공된 반도체층(342), 반도체층(342) 위의 절연층(343), 게이트로서 기능하고 절연층(343) 위에 위치하는 도전층(344), 및 도전층(344) 위의 절연층(345) 위에 위치하고 반도체층(342)에 전기적으로 접속되는 도전층(346 및 347)을 포함한다.
도전층(348)은 도전층(340)과 같은 층에 위치한다. 도전층(348) 위에는 절연층(341)이 위치하고, 절연층(341) 위에는 도전층(348)과 중첩되는 영역에 도전층(347)이 위치한다. 도전층(347), 절연층(341), 및 도전층(348)이 서로 중첩되는 영역이 용량 소자(C1)로서 기능한다.
트랜지스터(TrLD)는 트랜지스터(Tr1)와 같은 구조를 갖기 때문에 상세한 설명은 생략한다.
절연층(360)은 트랜지스터(Tr1), 용량 소자(C1), 및 트랜지스터(TrLD) 위에 위치한다. 절연층(360) 위에는 도전층(349)이 위치한다. 도전층(349)은 도전층(347)에 전기적으로 접속되고, 액정 소자(303)의 화소 전극으로서 기능한다. 도전층(349) 위에는 배향막(364)이 위치한다.
기판(301) 위에는 공통 전극으로서 기능하는 도전층(361)이 위치한다. 구체적으로는 도 47에서는 접착층(362)을 개재하여 기판(301)에 절연층(363)이 접합되고, 절연층(363) 위에는 도전층(361)이 위치한다. 도전층(361) 위에는 배향막(365)이 위치하고, 배향막(364)과 배향막(365) 사이에는 액정층(366)이 위치한다.
도 47에서는, 도전층(349)이 가시광을 반사하는 기능을 갖고, 도전층(361)이 가시광을 투과시키는 기능을 갖기 때문에, 파선의 화살표로 나타낸 바와 같이, 기판(301)을 통하여 들어간 광은 도전층(349)에 의하여 반사된 후 기판(301)을 통하여 나갈 수 있다.
예를 들어 가시광을 투과시키는 도전 재료에는 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함한 재료를 사용하는 것이 바람직하다. 구체적으로는, 예를 들어 산화 인듐, 인듐 주석 산화물(ITO: indium tin oxide), 인듐 아연 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 산화 실리콘을 포함한 인듐 주석 산화물(ITSO), 산화 아연, 및 갈륨을 포함한 산화 아연이 있다. 또한 그래핀을 포함하는 막을 사용할 수도 있다. 그래핀을 포함한 막은 예를 들어 산화 그래핀을 포함한 막을 환원함으로써 형성될 수 있다.
가시광을 반사하는 도전 재료의 예에는, 알루미늄, 은, 및 이들 금속 원소 중 어느 것을 포함한 합금이 포함된다. 또한 금, 백금, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료 또는 이들 금속 재료 중 어느 것을 포함한 합금을 사용할 수 있다. 또한 란타넘, 네오디뮴, 또는 저마늄 등을 이 금속 재료 또는 합금에 첨가하여도 좋다. 또한 알루미늄과 타이타늄의 합금, 알루미늄과 니켈의 합금, 알루미늄과 네오디뮴의 합금, 또는 알루미늄, 니켈, 및 란타넘의 합금(Al-Ni-La) 등의 알루미늄을 포함한 합금(알루미늄 합금), 또는 은과 구리의 합금, 은, 팔라듐, 및 구리의 합금(Ag-Pd-Cu 또는 APC라고도 함), 또는 은과 마그네슘의 합금 등의 은을 포함한 합금을 사용하여도 좋다.
도 47에는 백 게이트를 갖는 톱 게이트 트랜지스터를 포함하는 표시 유닛의 구조를 도시하였지만, 본 실시형태에서 설명한 표시 유닛은 백 게이트를 포함하지 않는 트랜지스터를 포함하여도 좋고 백 게이트를 포함하는 트랜지스터를 포함하여도 좋다.
트랜지스터에 사용하는 반도체 재료의 결정성에 특별한 제한은 없고, 비정질 반도체 또는 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 부분적으로 결정 영역을 포함하는 반도체)를 사용하여도 좋다. 결정성을 갖는 반도체를 사용함으로써, 트랜지스터 특성의 열화를 억제할 수 있기 때문에 바람직하다.
트랜지스터에 사용하는 반도체 재료로서 금속 산화물(산화물 반도체)을 사용할 수 있다. 대표적으로는 인듐을 포함한 금속 산화물 등을 사용할 수 있다. 트랜지스터의 금속 산화물로서는 특히 실시형태 9에서 설명한 CAC-OS를 사용하는 것이 바람직하다.
특히 실리콘보다 밴드 갭이 넓고 캐리어 밀도가 낮은 반도체 재료를 사용하면, 트랜지스터의 오프 상태 전류를 저감할 수 있기 때문에 바람직하다.
반도체층은 예를 들어 적어도 인듐, 아연, M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함한 In-M-Zn계 산화물에 의하여 나타내어지는 막을 포함하는 것이 바람직하다. 금속 산화물을 포함하는 트랜지스터의 전기 특성의 편차를 저감시키기 위하여, 산화물은 In 및 Zn에 더하여 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저의 예로서, M으로서 사용할 수 있는 금속을 포함하여, 갈륨, 주석, 하프늄, 알루미늄, 및 지르코늄이 있다. 다른 스태빌라이저로서, 란타넘, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 터븀, 디스프로슘, 홀뮴, 어븀, 툴륨, 이터븀, 또는 루테튬 등의 란타노이드를 들 수 있다.
반도체층에 포함되는 금속 산화물로서는 예를 들어 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물 중 어느 것을 사용할 수 있다.
또한 여기서 예를 들어 "In-Ga-Zn계 산화물"은 In, Ga, 및 Zn을 주성분으로 포함한 산화물을 뜻하고, In:Ga:Zn의 비율에 한정은 없다. 또한 In, Ga, 및 Zn에 더하여 금속 원소를 포함하여도 좋다.
또한 본 실시형태에서는 반사 표시 소자로서 액정 소자를 사용하는 표시 유닛의 구조를 예시하였지만, MEMS(micro electro mechanical systems) 셔터 소자 또는 광 간섭형 MEMS 소자 외에도, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, electronic liquid powder(등록 상표)) 방식 등을 사용한 표시 소자를 사용할 수도 있다.
발광 표시 소자로서는, OLED(organic light-emitting diode), LED(light-emitting diode), 및 QLED(quantum-dot light-emitting diode) 등의 자기 발광의 발광 소자를 사용할 수 있다.
액정 소자는 예를 들어 VA(vertical alignment) 모드를 채용할 수 있다. 수직 배향 모드의 예에는 MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 및 ASV(advanced super view) 모드가 포함된다.
액정 소자는 다양한 모드를 채용할 수 있다. 예를 들어 VA(vertical alignment) 모드 대신에, TN(twisted nematic) 모드, IPS(in-plane switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용한 액정 소자를 사용할 수 있다.
액정 소자에 사용되는 액정으로서, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전성 액정, 또는 반강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
액정 재료로서는, 포지티브형 액정 및 네거티브형 액정 중 어느 쪽을 사용하여도 좋고, 사용되는 모드 또는 디자인에 따라 적절한 액정 재료를 사용할 수 있다.
액정의 배향을 조정하기 위하여 배향막을 제공할 수 있다. 횡전계 방식을 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상이 등방상으로 전이하기 직전에 발현한다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위하여, 수중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 가지기 때문에, 배향 처리가 불필요하다. 또한 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 시야각 의존성이 작다. 또한 배향막을 제공할 필요가 없고 러빙 처리가 불필요하기 때문에, 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서 액정 표시 장치의 결함 또는 대미지를 줄일 수 있다.
<화소부>
도 48은 표시 유닛(100A)의 표시부(106)에 포함되는 하나의 화소를 도시한 상면도의 예이다. 구체적으로는 도 48은 표시부(106)의 화소(513)에서의 액정 소자의 표시 영역의 레이아웃 및 발광 소자의 표시 영역의 레이아웃의 예를 도시한 것이다.
도 48의 화소(513)는 액정 소자의 표시 영역(514), 황색에 대응하는 발광 소자의 표시 영역(515), 녹색에 대응하는 발광 소자의 표시 영역(516), 적색에 대응하는 발광 소자의 표시 영역(517), 및 청색에 대응하는 발광 소자의 표시 영역(518)을 포함한다.
또한 녹색, 청색, 적색, 및 황색에 대응하는 발광 소자를 사용하여 색 재현성이 높은 흑색을 표시하기 위하여, 발광 소자를 흐르는 면적당 전류량 중에서 황색에 대응하는 발광 소자를 흐르는 면적당 전류량이 가장 작아야 한다. 도 48에서는, 녹색에 대응하는 발광 소자의 표시 영역(516), 적색에 대응하는 발광 소자의 표시 영역(517), 및 청색에 대응하는 발광 소자의 표시 영역(518)은 면적이 실질적으로 같고, 황색에 대응하는 발광 소자의 표시 영역(515)은 다른 표시 영역보다 면적이 약간 작다. 이로써, 색 재현성이 높은 흑색을 표시할 수 있다.
본 실시형태는 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는 터치 센서 유닛(200)에 대하여 설명한다.
도 49는 터치 센서 유닛(200)의 구성예를 도시한 것이다. 터치 센서 유닛(200)은 센서 어레이(202), TS 드라이버 IC(211), 및 검지 회로(212)를 포함한다. 도 49에서는 TS 드라이버 IC(211) 및 검지 회로(212)를 통틀어 주변 회로(215)라고 한다.
여기서는, 예로서 터치 센서 유닛(200)은 상호 용량 터치 센서이다. 센서 어레이(202)는 m개의 배선(DRL) 및 n개의 배선(SNL)(m은 1 이상의 정수이고 n은 1 이상의 정수임)을 포함한다. 배선(DRL)은 구동선이고, 배선(SNL)은 검지선이다. 여기서는, α번째의 배선(DRL)을 배선(DRL<α>)이라고 하고 β번째의 배선(SNL)을 배선(SNL<β>)이라고 한다. 용량 소자(CT αβ )는 배선(DRL<α>)과 배선(SNL<β>) 사이에 형성되는 용량 소자를 나타낸다.
m개의 배선(DRL)은 TS 드라이버 IC(211)에 전기적으로 접속된다. TS 드라이버 IC(211)는 배선(DRL)을 구동하는 기능을 갖는다. n개의 배선(SNL)은 검지 회로(212)에 전기적으로 접속된다. 검지 회로(212)는 배선(SNL)의 신호를 검지하는 기능을 갖는다. TS 드라이버 IC(211)에 의하여 배선(DRL<α>)이 구동될 때의 배선(SNL<β>)의 신호는 용량 소자(CT αβ )의 용량의 변화량의 정보를 갖는다. n개의 배선(SNL)의 신호를 해석함으로써, 터치의 유무 및 터치 위치 등의 정보를 얻을 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 9)
<CAC-OS의 구성>
본 발명의 일 형태의 트랜지스터에 적용할 수 있는 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 이하에서 설명한다.
CAC-OS는 예를 들어 금속 산화물에 포함되는 원소가 고르지 않게 분포되는 구성을 갖는다. 고르지 않게 분포된 원소를 포함하는 각 재료는 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이와 비슷한 크기를 갖는다. 또한 금속 산화물에 대한 다음 설명에서는 하나 이상의 금속 원소가 고르지 않게 분포되고 금속 원소를 포함한 영역이 혼합된 상태를 모자이크 패턴 또는 패치상 패턴이라고 한다. 상기 영역의 각각은 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이와 비슷한 크기를 갖는다.
또한 금속 산화물은 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연이 포함되는 것이 바람직하다. 또한 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등이 포함되어도 좋다.
예를 들어 CAC-OS의 CAC 구성을 갖는 In-Ga-Zn 산화물(이러한 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)은 인듐 산화물(InO X1 (X1은 0보다 큰 실수임)) 또는 인듐 아연 산화물(In X2 Zn Y2 O Z2 (X2, Y2, 및 Z2는 0보다 큰 실수임))과, 갈륨 산화물(GaO X3 (X3은 0보다 큰 실수임)) 또는 갈륨 아연 산화물(Ga X4 Zn Y4 O Z4 (X4, Y4, 및 Z4는 0보다 큰 실수임))로 재료가 분리되고 모자이크 패턴이 형성되는 구성을 가진다. 그리고 모자이크 패턴을 형성하는 InO X1 또는 In X2 Zn Y2 O Z2 가 막 내에 균일하게 분포된다. 이 구성을 클라우드상 구성이라고도 한다.
즉 CAC-OS는 GaO X3 을 주성분으로 포함한 영역과, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역이 혼합되는 구성을 갖는 복합 금속 산화물이다. 또한 본 명세서에서, 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 클 때, 제 1 영역은 제 2 영역보다 In 농도가 높다.
또한 In, Ga, Zn, 및 O를 포함하는 화합물도 IGZO로서 알려져 있다. 대표적인 IGZO의 예에는 InGaO3(ZnO) m1 (m1은 자연수임)로 나타내어지는 결정성 화합물 및 In(1+ x0 )Ga(1- x0 )O3(ZnO) m0 (-1≤x0≤1(m0은 임의의 수임))으로 나타내어지는 결정성 화합물이 포함된다.
상술한 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한 CAAC 구조는 복수의 IGZO 나노 결정이 c축 배향을 가지고 a-b면 방향에서는 배향하지 않고 연결된 결정 구조이다.
한편, CAC-OS는 금속 산화물의 재료 구성에 관한 것이다. In, Ga, Zn, 및 O를 포함하는 CAC-OS의 재료 구성에서, Ga를 주성분으로 포함한 나노 입자 영역이 CAC-OS의 일부에 관찰되고, In을 주성분으로 포함한 나노 입자 영역이 CAC-OS의 일부에 관찰된다. 이들 나노 입자 영역은 무작위로 분산되어 모자이크 패턴을 형성한다. 그러므로, 이 결정 구조는 CAC-OS에서 부차적인 요소이다.
또한 CAC-OS에서, 원자수비가 상이한 2개 이상의 막을 포함하는 적층 구조는 포함되지 않는다. 예를 들어 In을 주성분으로 포함한 막과 Ga를 주성분으로 포함한 막의 2층 구조는 포함되지 않는다.
GaO X3 을 주성분으로 포함한 영역과, In X2 Zn Y2 O Z2 또는 InO X 1을 주성분으로 포함한 영역 사이의 경계가 명확하게 관찰되지 않는 경우가 있다.
CAC-OS에서 갈륨 대신에, 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상이 포함되는 경우, 선택된 금속 원소(들)를 주성분으로 포함한 나노 입자 영역이 CAC-OS의 일부에 관찰되고, In을 주성분으로 포함한 나노 입자 영역이 CAC-OS의 일부에 관찰되고, 이들 나노 입자 영역은 CAC-OS에서 무작위로 분산되어 모자이크 패턴을 형성한다.
예를 들어 기판을 가열하지 않는 조건하에서 스퍼터링법에 의하여 CAC-OS를 형성할 수 있다. 스퍼터링법에 의하여 CAC-OS를 형성하는 경우, 퇴적 가스로서, 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 하나 이상을 사용하여도 좋다. 퇴적 시의 퇴적 가스의 총유량에 대한 산소 가스의 유량비는 가능한 한 낮은 것이 바람직하고, 예를 들어 산소 가스의 유량비는 0% 이상 30% 미만인 것이 바람직하고, 0% 이상 10% 이하인 것이 더 바람직하다.
CAC-OS는 X선 회절(XRD) 측정법인, out-of-plane법에 의한 θ/2θ 스캔을 사용한 측정에서 명확한 피크가 관찰되지 않는 특징을 갖는다. 즉, X선 회절은 측정 영역에서 a-b면 방향 및 c축 방향에서의 배향성을 나타내지 않는다.
프로브 직경 1nm의 전자 빔(나노미터 크기의 전자 빔이라고도 함)에 의한 조사에 의하여 얻어지는, CAC-OS의 전자 회절 패턴에서, 휘도가 높은 링 형상의 영역, 및 이 링 형성의 영역에서 복수의 휘점이 관찰된다. 그러므로, 전자 회절 패턴은 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성이 없는 나노 결정(nc) 구조를 포함하는 것을 가리킨다.
예를 들어 에너지 분산형 X선 분광법(EDX)의 매핑 화상으로부터, CAC 구성을 갖는 In-Ga-Zn 산화물은 GaOX3을 주성분으로 포함한 영역 및 InX2ZnY2OZ2 또는 InOX1을 주성분으로 포함한 영역이 고르지 않게 분포되고 혼합되는 구조를 갖는 것이 확인된다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과 상이한 구조를 가지고, IGZO 화합물의 특징과 상이한 특징을 가진다. 즉 CAC-OS에서, GaO X3 등을 주성분으로 포함한 영역과, In X2 Zn Y2 O Z2 또는 InO X 1을 주성분으로 포함한 영역은 분리되어 모자이크 패턴이 형성된다.
In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역의 도전성은, GaO X3 등을 주성분으로 포함한 영역의 도전성보다 높다. 바꿔 말하면, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역을 캐리어가 흐를 때, 금속 산화물의 도전성이 나타난다. 따라서, InX2ZnY2OZ2 또는 InOX1을 주성분으로 포함한 영역이 금속 산화물에서 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 달성할 수 있다.
한편으로 GaO X3 등을 주성분으로 포함한 영역의 절연성은 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로 포함한 영역의 절연성보다 높다. 바꿔 말하면, GaO X3 등을 주성분으로 포함한 영역이 금속 산화물에 분포되면 누설 전류를 억제할 수 있고 양호한 스위칭 동작을 달성할 수 있다.
따라서, CAC-OS를 반도체 소자에 사용한 경우, GaO X3 등에서 유래하는 절연성과 In X2 Zn Y2 O Z2 또는 InO X1 에서 유래하는 도전성이 서로를 보완함으로써, 높은 온 상태 전류(Ion) 및 높은 전계 효과 이동도(μ)를 달성할 수 있다.
CAC-OS를 포함하는 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 디스플레이로 대표되는 다양한 반도체 장치에 적합하게 사용된다.
본 실시형태의 적어도 일부는 본 명세서에서 설명한 다른 실시형태 및 다른 실시예 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 10)
본 실시형태에서는, 상술한 실시형태에서 설명한 표시 유닛(100), 표시 유닛(100A), 또는 표시 유닛(100B)을 포함하는 전자 기기의 예에 대하여 설명한다. 다음 예에서 설명하는 전자 기기는 상술한 실시형태에서 설명한 표시 유닛(100), 표시 유닛(100A), 또는 표시 유닛(100B)을 포함할 수 있다. 또는, 다음 예에서 설명하는 전자 기기는 표시 유닛(100), 표시 유닛(100A), 또는 표시 유닛(100B)에 더하여 상술한 실시형태에서 설명한 터치 센서 유닛(200)을 포함할 수 있다. 또한, 다음 예에서 설명하는 각 전자 기기가 상술한 실시형태에서 설명한 컨트롤러 IC를 포함하는 경우, 상기 전자 기기의 소비전력을 저감시킬 수 있다.
특히, 표시 장치 또는 하이브리드 표시 장치에 실장하는 소스 드라이버 등의 IC 칩은 미세화하기 용이하므로, 해상도가 높은 표시 장치를 달성할 수 있다.
<태블릿 정보 단말>
도 50의 (A)는 태블릿 정보 단말(5200)을 도시한 것이고, 하우징(5221), 표시부(5222), 조작 버튼(5223), 및 스피커(5224)를 포함한다. 표시부(5222)에는, 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한 표시 장치에 터치 패널을 제공함으로써, 위치 입력 기능을 부가할 수 있다. 또는 표시 장치의 화소부에 포토센서라고 불리는 광전 변환 소자를 제공함으로써, 위치 입력 기능을 부가할 수 있다. 조작 버튼(5223)으로서는, 정보 단말(5200)을 기동하는 전원 스위치, 정보 단말(5200)의 애플리케이션을 조작하는 버튼, 음량 제어 버튼, 및 표시부(5222)를 온 또는 오프로 하는 스위치 등을 제공할 수 있다. 도 50의 (A)에 도시된 정보 단말(5200)에서, 조작 버튼(5223)의 수는 4개이지만, 정보 단말(5200)에 포함되는 조작 버튼의 수 및 위치는 이 예에 한정되지 않는다.
도시하지 않았지만, 도 50의 (A)에 도시된 정보 단말(5200)은 마이크로폰을 포함하여도 좋다. 이 구성에 의하여 정보 단말(5200)은 예를 들어 휴대 전화와 같이 전화 기능을 가질 수 있다.
도시하지 않았지만, 도 50의 (A)에 도시된 정보 단말(5200)은 카메라를 포함하여도 좋다. 도시하지 않았지만, 도 50의 (A)에 도시된 정보 단말(5200)은 손전등 또는 조명 장치의 용도로서 발광 장치를 포함하여도 좋다.
도시하지 않았지만, 도 50의 (A)에 도시된 정보 단말(5200)은 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새, 또는 적외선 등을 측정함)를 하우징(5221) 내부에 포함하여도 좋다. 특히, 자이로스코프 센서 또는 가속도 센서 등의 기울기를 검지하는 센서를 포함하는 검지 장치를 제공하면, 정보 단말(5200)의 방향(수직 방향에 대한 정보 단말의 방향)을 판정함으로써, 도 50의 (A)에 도시된 정보 단말(5200)의 방향에 따라 표시부(5222)의 화면의 표시를 자동으로 변경할 수 있다.
도시하지 않았지만, 도 50의 (A)에 도시된 정보 단말(5200)은 지문, 정맥, 홍채, 또는 성문 등의 생체 정보를 취득하기 위한 장치를 포함하여도 좋다. 이 구성에 의하여, 정보 단말(5200)은 생체 인증 기능을 가질 수 있다.
정보 단말(5200)이 마이크로폰을 포함하는 경우, 음성 해독 기능을 가질 수 있다. 음성 해독 기능에 의하여, 정보 단말(5200)은 음성 인식에 의하여 정보 단말(5200)을 조작하는 기능, 및 음성 또는 회화를 판독하고 음성 또는 회화의 요약을 작성하는 기능 등을 가질 수 있다. 이에 의하여, 예를 들어, 회의록 등을 작성하는 데 이용할 수 있다.
표시부(5222)에 가요성 기재를 사용하여도 좋다. 구체적으로는 가요성 기재 위에, 예를 들어 트랜지스터, 용량 소자, 및 표시 소자를 제공함으로써 표시부(5222)를 형성하여도 좋다. 이 구성에 의하여, 도 50의 (A)에 도시된 정보 단말(5200)과 같이 평탄한 면을 갖는 하우징(5221)을 갖는 전자 기기뿐만 아니라 곡면을 갖는 하우징을 갖는 전자 기기를 제작할 수 있다.
또한, 표시부(5222)를 자유로이 접을 수 있도록 정보 단말(5200)의 표시부(5222)에 가요성 기재를 사용하여도 좋다. 이러한 구성을 도 50의 (B)에 도시하였다. 정보 단말(5300)은 정보 단말(5200)과 비슷한 태블릿 정보 단말이고, 하우징(5321a), 하우징(5321b), 표시부(5322), 조작 버튼(5323), 및 스피커(5324)를 포함한다.
하우징(5321a)과 하우징(5321b)은 표시부(5322)를 반으로 접을 수 있게 하는 힌지부(5321c)에 의하여 서로 접속된다. 표시부(5322)는 하우징(5321a) 및 하우징(5321b)에 제공되고, 힌지부(5321c) 위에 제공된다.
표시부(5222)에 사용할 수 있는 가요성 기재로서는, 가시광을 투과시키는, 폴리(에틸렌테레프탈레이트) 수지(PET), 폴리(에틸렌나프탈레이트) 수지(PEN), 폴리(에터설폰) 수지(PES), 폴리아크릴로나이트릴 수지, 아크릴 수지, 폴리이미드 수지, 폴리(메틸메타크릴레이트) 수지, 폴리카보네이트 수지, 폴리아마이드 수지, 폴리사이클로올레핀 수지, 폴리스타이렌 수지, 폴리(아마이드이미드) 수지, 폴리프로필렌 수지, 폴리에스터 수지, 폴리(할로젠화바이닐) 수지, 아라미드 수지, 또는 에폭시 수지 등 중 어느 것을 사용할 수 있다. 또는 이들의 재료 중 어느 것을 포함한 혼합물 또는 적층을 사용하여도 좋다.
도 50의 (B)에 도시된 정보 단말(5300)에서, 표시부(5222) 위에 컨트롤러 IC 또는 드라이버 IC 등을 실장하는 경우에는, 표시부(5222)의 접히는 부분에는 컨트롤러 IC 또는 드라이버 IC 등을 실장하지 않는 것이 바람직하다. 이런 식으로, 접음으로써 생기는 만곡부와, 컨트롤러 IC 또는 드라이버 IC 등 사이의 간섭이 방지된다.
본 명세서에 개시된 표시 장치(1000), 표시 장치(1000A), 또는 표시 장치(1000B)를 정보 단말(5200) 또는 정보 단말(5300)에 사용함으로써, IDS 구동 시의 정보 단말(5200) 또는 정보 단말(5300)의 소비전력을 저감시킬 수 있고, 정보 단말(5200) 또는 정보 단말(5300)에 해상도가 높은 화상을 표시할 수 있다.
<휴대용 게임기>
도 51의 (A)는 하우징(5101), 하우징(5102), 표시부(5103), 표시부(5104), 마이크로폰(5105), 스피커(5106), 조작 키(5107), 및 스타일러스(stylus)(5108) 등을 포함하는 휴대용 게임기를 도시한 것이다. 본 발명의 일 형태의 표시 장치를 휴대용 게임기에 사용할 수 있다. 도 51의 (A)의 휴대용 게임기는 2개의 표시부(5103 및 5104)를 갖지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
<휴대 정보 단말>
도 51의 (B)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 및 조작 키(5606) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 본 발명의 일 형태의 표시 장치를 휴대 정보 단말에 사용할 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 제 1 하우징(5601)과 제 2 하우징(5602)은 접속부(5605)로 서로 접속되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 접속부(5605)로 변경될 수 있다. 제 1 표시부(5603)에 표시되는 화상을 접속부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환하여도 좋다. 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 하나로서 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능을 부가할 수 있다. 또는 표시 장치의 화소부에 포토센서라고 불리는 광전 변환 소자를 제공함으로써 위치 입력 기능을 부가할 수 있다.
<노트북형 퍼스널 컴퓨터>
도 51의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 및 포인팅 디바이스(5404) 등을 포함한 노트북형 퍼스널 컴퓨터를 도시한 것이다. 본 발명의 일 형태에 따른 표시 장치를 표시부(5402)로서 사용할 수 있다.
<스마트 워치>
도 51의 (D)는 웨어러블 단말 중 하나인 스마트 워치를 도시한 것이다. 상기 스마트 워치는 하우징(5901), 표시부(5902), 조작 버튼(5903), 조작자(5904), 및 밴드(5905)를 포함한다. 본 발명의 일 형태의 표시 장치를 스마트워치에 적용할 수 있다. 표시부(5902)로서 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한 표시 장치에 터치 패널을 제공함으로써, 위치 입력 기능을 부가할 수 있다. 또는 표시 장치의 화소부에 포토센서라고 불리는 광전 변환 소자를 제공함으로써, 위치 입력 기능을 부가할 수 있다. 조작 버튼(5903)으로서는, 스마트 워치를 기동시키기 위한 전원 스위치, 스마트 워치의 애플리케이션을 조작하기 위한 버튼, 음량 조정 버튼, 및 표시부(5902)를 온 또는 오프로 하기 위한 스위치 등 중 어느 하나를 사용할 수 있다. 도 51의 (D)의 스마트 워치는 2개의 조작 버튼(5903)을 포함하지만, 스마트 워치에 포함되는 조작 버튼의 수는 2개에 한정되지 않는다. 조작자(5904)는 스마트 워치의 시각 보정을 수행하는 용두로서 기능한다. 조작자(5904)는 시각 보정을 위한 용두뿐만 아니라 스마트 워치의 애플리케이션을 조작하기 위한 입력 인터페이스로서 사용되어도 좋다. 도 51의 (D)에 도시된 스마트 워치는 조작자(5904)를 포함하지만, 본 발명의 일 형태는 이에 한정되지 않고, 조작자(5904)를 반드시 제공할 필요는 없다.
<비디오 카메라>
도 51의 (E)는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 및 접속부(5806) 등을 포함한 비디오 카메라를 도시한 것이다. 본 발명의 일 형태의 표시 장치를 비디오 카메라에 사용할 수 있다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 제 1 하우징(5801)과 제 2 하우징(5802)은 접속부(5806)로 서로 접속되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 접속부(5806)로 변경될 수 있다. 표시부(5803)에 표시되는 화상을, 접속부(5806)에서의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환하여도 좋다.
<휴대 전화>
도 51의 (F)는 정보 단말의 기능을 갖는 휴대 전화를 도시한 것이다. 휴대 전화는 하우징(5501), 표시부(5502), 마이크로폰(5503), 스피커(5504), 및 조작 버튼(5505)을 포함한다. 본 발명의 일 형태의 표시 장치를 휴대 전화에 사용할 수 있다. 표시부(5502)로서 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한 표시 장치에 터치 패널을 제공함으로써, 위치 입력 기능을 부가할 수 있다. 또는 표시 장치의 화소부에 포토센서라고 불리는 광전 변환 소자를 제공함으로써, 위치 입력 기능을 부가할 수 있다. 조작 버튼(5505)으로서, 휴대 전화를 기동시키기 위한 전원 스위치, 휴대 전화의 애플리케이션을 조작하기 위한 버튼, 음량 조정 버튼, 및 표시부(5502)를 온 또는 오프로 하기 위한 스위치 등 중 어느 하나를 사용할 수 있다.
도 51의 (F)의 휴대 전화는 2개의 조작 버튼(5505)을 포함하지만, 휴대 전화에 포함되는 조작 버튼의 수는 2개에 한정되지 않는다. 도시하지 않았지만, 도 51의 (F)에 도시된 휴대 전화에는 카메라가 제공되어도 좋다. 도시하지 않았지만, 도 51의 (F)에 도시된 휴대 전화는 손전등 또는 조명 용도로 사용되는 발광 장치를 포함하여도 좋다.
<이동차량>
상술한 표시 장치는 이동차량인 자동차의 운전석 주변에 사용할 수도 있다.
예를 들어 도 52는 자동차 내부의 프런트 유리 및 그 주변을 도시한 것이다. 도 52는 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 및 표시 패널(5703)과, 필러에 장착된 표시 패널(5704)을 도시한 것이다.
표시 패널(5701 내지 5703)은 내비게이션 정보, 속도계, 태코미터(tachometer), 주행 거리, 연료 미터, 기어 시프트 인디케이터, 및 에어컨디셔너의 설정 등 다양한 종류의 정보를 표시할 수 있다. 표시 패널에 표시되는 항목 또는 레이아웃 등은 사용자의 기호에 맞추어 자유로이 변경할 수 있어, 디자인성을 높일 수 있다. 표시 패널(5701 내지 5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)은, 차체에 제공된 촬상 수단에 의하여 촬영된 화상을 표시시킴으로써, 필러로 차단되는 시계(사각(死角))를 보완할 수 있다. 즉 차체 외측에 제공된 촬상 수단에 의하여 촬영된 화상을 표시시킴으로써 사각이 없어지고 안전성이 높아진다. 또한 운전자에게 보이지 않는 부분을 보완하기 위한 화상을 표시시킴으로써 운전자는 쉽고 편하게 안전을 확인할 수 있다. 발광 장치로서 표시 패널(5704)을 사용할 수도 있다.
본 명세서 등에서 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용하거나 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어 EL(일렉트로루미네선스) 소자(예를 들어 유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED 칩(예를 들어 백색 LED 칩, 적색 LED 칩, 녹색 LED 칩, 또는 청색 LED 칩), 트랜지스터(전류에 따라 발광하는 트랜지스터), 플라스마 디스플레이 패널(PDP), 전자 방출체, 카본 나노튜브를 포함한 표시 소자, 액정 소자, 전자 잉크, 일렉트로 웨팅(electrowetting) 소자, 전기 영동 소자, MEMS를 사용한 표시 소자(GLV(grating light valve), DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulation) 소자, MEMS 셔터 표시 소자, 광 간섭형 MEMS 표시 소자, 또는 압전 세라믹 디스플레이 등), 및 퀀텀닷 등 중 적어도 하나를 포함한다. 상기 외에도, 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치에는 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체가 포함되어도 좋다. 또한 EL 소자를 갖는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED(surface-conduction electron-emitter display) 방식의 평판 디스플레이 등이 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크, 전자 분류체(등록 상표), 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 종이가 포함된다. 각 화소에 퀀텀닷을 포함한 표시 장치의 예에는 퀀텀닷 디스플레이가 포함된다. 또한 퀀텀닷은 표시 소자로서가 아니라 백라이트의 일부로서 제공되어도 좋다. 퀀텀닷을 사용함으로써, 색 순도가 높은 표시가 가능하게 된다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우에는 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 포함하도록 형성된다. 이러한 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있다. 이로써, 소비전력을 더 저감할 수 있다. 또한 LED 칩을 사용하는 경우, LED 칩의 전극 또는 질화물 반도체 아래에 그래핀 또는 그래파이트를 제공하여도 좋다. 그래핀 또는 그래파이트는 복수의 층이 적층된 다층막이어도 좋다. 상술한 바와 같이, 그래핀 또는 그래파이트를 제공함으로써, 그 위에, 결정을 포함하는 n형 GaN 반도체층 등의 질화물 반도체를 용이하게 형성할 수 있다. 또한 그 위에 결정을 포함한 p형 GaN 반도체층 등을 제공할 수 있기 때문에 LED 칩을 형성할 수 있다. 또한 결정을 포함하는 n형 GaN 반도체층과, 그래핀 또는 그래파이트 사이에 AlN층을 제공하여도 좋다. LED 칩에 포함된 GaN 반도체층은 MOCVD에 의하여 형성하여도 좋다. 또한 그래핀이 제공되는 경우, LED 칩에 포함되는 GaN 반도체층은 스퍼터링법에 의하여 형성할 수도 있다. MEMS를 포함한 표시 소자의 경우에는 표시 소자가 밀봉되어 있는 공간(예를 들어 표시 소자가 배치되어 있는 소자 기판과, 소자 기판과 대향하는 대향 기판 사이)에 건조제를 제공하여도 좋다. 건조제를 제공함으로써, MEMS 등이 수분 등 때문에 동작하기 어렵게 되거나 열화되기 쉽게 되는 것을 방지할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(본 명세서 등의 설명에 관한 부기)
다음은 상술한 실시형태에서의 구조에 관한 부기이다.
<실시형태에서 설명한 본 발명의 일 형태에 관한 부기>
본 발명의 일 형태는 실시형태에서 설명한 구조를 다른 실시형태에서 설명한 구조 중 어느 것과 적절히 조합하여 구성할 수 있다. 또한 하나의 실시형태에서 복수의 구조예가 설명되는 경우에는 구조예 중 몇 개를 적절히 조합할 수 있다.
또한 실시형태에서 설명한 내용(또는 그 일부)은 같은 실시형태의 다른 내용 및/또는 다른 하나의 실시형태 또는 다른 실시형태들에서 설명한 내용(또는 그 일부)에 적용, 조합, 또는 치환될 수 있다.
또한 각 실시형태에서, 그 실시형태에서 설명한 내용은 다양한 도면을 참조하여 설명된 내용, 또는 본 명세서에 개시된 문장으로 설명된 내용이다.
또한 하나의 실시형태에서 설명한 도면(또는 그 일부)을 그 도면의 다른 부분, 그 실시형태에서 설명한 다른 도면(또는 그 일부), 및/또는 다른 하나의 실시형태 또는 다른 실시형태들에서 설명한 도면(또는 그 일부)과 조합함으로써 더 많은 도면을 형성할 수 있다.
<서수사에 관한 부기>
본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소 간의 혼동을 피하기 위하여 사용한다. 따라서, 이들 용어는 구성 요소의 수 또는 순서를 한정하지 않는다. 따라서, 이들 용어는 구성 요소의 수 또는 순서를 한정하지 않는다. 예를 들어 본 명세서 등에서는, 하나의 실시형태의 "제 1" 구성 요소를 다른 실시형태 또는 청구항에서 "제 2" 구성 요소라고 부를 수 있다. 또한 예를 들어 본 명세서 등에서는, 하나의 실시형태의 "제 1" 구성 요소를 다른 실시형태 또는 청구항에서 서수사 없이 부를 수 있다.
<도면의 설명에 관한 부기>
다만, 실시형태는 다양한 형태로 실시될 수 있다. 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에게 쉽게 이해될 것이다. 따라서, 본 발명은 실시형태의 설명에 한정하여 해석되는 것은 아니다. 또한 실시형태의 구조에서는, 같은 부분 또는 비슷한 기능을 갖는 부분을 다른 도면에서 같은 부호로 나타내고, 이러한 부분에 대한 설명은 반복하지 않는다.
본 명세서 등에서, "위에" 및 "아래에" 등 배치를 설명하는 용어는 구성 요소의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용된다. 또한 구성 요소의 위치 관계는 구성 요소를 설명하는 방향에 따라 적절히 바뀐다. 따라서, 배치를 설명하는 용어는 본 명세서에서 사용한 것들에 한정되지 않고, 상황에 따라 적절히 다른 용어로 바꿔도 좋다.
"위" 또는 "아래"라는 용어는 반드시 구성 요소가 다른 구성 요소 바로 위 또는 바로 아래에 있고 직접 접촉하는 것을 뜻하지는 않는다. 예를 들어 "절연층 A 위의 전극 B"라는 표현은 반드시 전극 B가 절연층 A 상에서 직접 접촉하는 것을 뜻하지는 않고, 절연층 A와 전극 B 사이에 다른 구성 요소가 제공되어 있는 경우를 뜻할 수 있다.
또한 본 명세서 등의 블록도에서는, 구성 요소를 기능마다 분류하고 서로 독립된 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 이러한 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우, 또는 복수의 회로에 하나의 기능이 관련되는 경우가 있다. 따라서, 블록도의 블록은 반드시 명세서에서 설명한 구성 요소를 나타내는 것은 아니고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
도면에서, 크기, 층 두께, 또는 영역은 설명의 편의상 임의로 정한 것이다. 따라서, 크기, 층 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한 도면은 명확성을 위하여 모식적으로 나타낸 것이며, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어 노이즈 또는 타이밍의 어긋남에 기인한 신호, 전압, 또는 전류의 편차가 포함될 수 있다.
사시도 등의 도면에서는, 도면의 명확성을 위하여 일부의 구성 요소를 도시하지 않은 경우가 있다.
도면에서, 같은 구성 요소, 비슷한 기능을 갖는 구성 요소, 같은 재료로 형성되는 구성 요소, 또는 동시에 형성되는 구성 요소는 같은 참조 부호로 나타내어지는 경우가 있고, 그 설명은 반복하지 않는 경우가 있다.
<바꿔 말할 수 있는 표현에 관한 부기>
본 명세서 등에서는 "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자) 및 "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 용어를 사용하여 트랜지스터의 접속 관계를 설명한다. 이는, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스 또는 드레인은 상황에 따라 적절히 소스(또는 드레인) 단자 또는 소스(또는 드레인) 전극 등이라고 할 수 있다. 본 명세서 등에서, 게이트를 제외한 2개의 단자를 제 1 단자 및 제 2 단자 또는 제 3 단자 및 제 4 단자라고 하는 경우가 있다.
트랜지스터는 게이트, 소스, 및 드레인의 3개의 단자를 갖는 소자이다. 게이트는 트랜지스터의 도통 상태를 제어하기 위한 제어 단자로서 기능하는 단자이다. 트랜지스터의 입출력 단자의 기능은 형태 및 단자에 인가되는 전위의 레벨에 의존하고, 2개의 단자 중 한쪽이 소스로서 기능하고, 다른 쪽이 드레인으로서 기능한다. 따라서, 본 명세서 등에서는 "소스" 및 "드레인"이라는 용어를 서로 바꿀 수 있다. 본 명세서 등에서, 게이트를 제외한 2개의 단자를 제 1 단자 및 제 2 단자 또는 제 3 단자 및 제 4 단자라고 하는 경우가 있다.
또한 본 명세서 등에서 "전극" 또는 "배선" 등의 용어는 그 구성 요소의 기능을 한정하지 않는다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극" 또는 "배선"이라는 용어는 일체로 형성된 복수의 "전극" 및 "배선"의 조합을 뜻할 수도 있다.
본 명세서 등에서, "전압" 및 "전위"는 서로 바꿀 수 있다. "전압"이라는 용어는 기준 전위로부터의 전위차를 말한다. 기준 전위가 그라운드 전위인 경우에는 예를 들어 "전압"을 "전위"로 바꿀 수 있다. 그라운드 전위는 반드시 0V를 뜻하지는 않는다. 전위는 상대적인 값이며, 기준 전위에 따라서는 배선 등에 인가되는 전위가 변화되는 경우가 있다.
본 명세서 등에서는, 경우 또는 상황에 따라 "막" 및 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있거나, 경우 또는 상황에 따라서는 "막" 또는 "층"이라는 용어를 포함하지 않는 용어로 치환할 수 있다. 예를 들어 "도전층" 또는 "도전막"이라는 용어를 "도전체"라는 용어로 바꿀 수 있는 경우가 있다. 또한 예를 들어 "절연층" 또는 "절연막"이라는 용어를 "절연체"라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서 등에서, "배선", "신호선", 및 "전원선" 등의 용어를 상황 또는 조건에 따라 서로 교체할 수 있다. 예를 들어 "배선"이라는 용어를 "신호선"이라는 용어로 바꿀 수 있는 경우가 있다. 예를 들어 "배선"이라는 용어를 "신호선" 또는 "전원선" 등의 용어로 바꿀 수 있는 경우가 있다. "신호선" 또는 "전원선" 등의 용어를 "배선"이라는 용어로 바꿀 수 있는 경우가 있다. "전원선" 등의 용어를 "신호선" 등의 용어로 바꿀 수 있는 경우가 있다. "신호선" 등의 용어를 "전원선" 등의 용어로 바꿀 수 있는 경우가 있다. 배선에 인가되는 "전위"라는 용어를 상황 또는 조건에 따라 "신호" 등이라는 용어로 바꿀 수 있다. 반대로, "신호" 등이라는 용어를 "전위"라는 용어로 바꿀 수 있는 경우가 있다.
<용어의 정의에 관한 부기>
상술한 실시형태에서 언급한 용어의 정의는 다음과 같다.
<<반도체의 불순물>>
또한 반도체의 불순물이란 예를 들어 반도체층의 주성분 외의 원소를 말한다. 예를 들어 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함되면, DOS(density of states)가 반도체에 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 반도체의 주성분 외의 전이 금속이 포함되고, 구체적으로는 예를 들어 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 반도체가 산화물 반도체인 경우, 예를 들어 수소 등의 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 또한 반도체층이 실리콘인 경우에는, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
<<트랜지스터>>
본 명세서에서, 트랜지스터는 게이트, 드레인, 및 소스 중 적어도 3개의 단자를 갖는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 갖는다. 게이트와 소스 사이에 전압을 인가함으로써 채널 형성 영역에 채널을 형성할 수 있고, 전류가 드레인과 소스 사이를 흐를 수 있다.
또한 소스와 드레인의 기능은 예를 들어 다른 극성을 갖는 트랜지스터를 채용하거나, 회로 동작에서 전류가 흐르는 방향이 변화될 때 바뀔 수 있다. 따라서, 본 명세서 등에서는 "소스" 및 "드레인"이라는 용어를 서로 바꿀 수 있다.
<<스위치>>
본 명세서 등에서 스위치란 도통(온 상태) 또는 비도통(오프 상태)이 되어 전류를 흘릴지 여부를 결정한다. 또는 스위치는 전류 패스를 선택하고 전환하는 기능을 갖는다.
스위치의 예로서 전기적 스위치 및 기계적 스위치 등이 있다. 즉, 전류를 제어할 수 있다면 특정의 소자에 한정되지 않고 임의의 소자를 스위치로서 사용할 수 있다.
전기적 스위치의 예로서는 트랜지스터(예를 들어 바이폴러 트랜지스터 또는 MOS 트랜지스터), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(metal-insulator-metal) 다이오드, MIS(metal-insulator-semiconductor) 다이오드, 또는 다이오드 접속의 트랜지스터), 및 이러한 소자를 조합한 논리 회로가 있다.
트랜지스터를 스위치로서 사용하는 경우, 트랜지스터의 "온 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있는 상태를 말한다. 또한 트랜지스터의 "오프 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있는 상태를 말한다. 트랜지스터가 단순히 스위치로서 동작하는 경우에는, 트랜지스터의 극성(도전형)은 특정한 것에 특별히 한정되지 않는다.
기계적 스위치의 예로서는 DMD(digital micromirror device) 등의 MEMS(micro electro mechanical systems) 기술을 사용하여 형성한 스위치가 있다. 이러한 스위치는 기계적으로 움직일 수 있는 전극을 포함하고, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
<<접속>>
본 명세서 등에서 X와 Y가 접속된다고 설명되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 포함된다. 따라서, 소정의 접속 관계, 예를 들어 도면 및 문장으로 나타낸 접속 관계에 한정되지 않고, 도면 및 문장으로 나타낸 접속 관계를 갖는 소자들 사이에 다른 소자가 개재되어도 좋다.
여기서, X 및 Y 등은 각각 물체(예를 들어 장치, 소자, 회로, 선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다.
예를 들어 X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)를 X와 Y 사이에 접속시킬 수 있다. 또한 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도통 또는 비도통(온 또는 오프)이 되어 전류를 흘릴지 여부를 결정한다.
예를 들어 X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝업 컨버터 또는 스텝다운 컨버터) 또는 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 스위칭 회로; 신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및/또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어 X와 Y 사이에 또 다른 회로가 개재되어 있더라도 X로부터 출력된 신호가 Y로 전송된다면, X와 Y는 기능적으로 접속된다.
또한 X와 Y가 접속된다고 명시적으로 설명되어 있을 때는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 경우(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), 그리고 X와 Y가 직접 접속되는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)가 포함된다. 즉, "X와 Y가 전기적으로 접속된다"라는 명시적인 표현은, "X와 Y가 접속된다"라는 명시적이고 단순한 표현과 같다.
예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고 Z1의 또 다른 부분이 X와 직접 접속되며, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고 Z2의 또 다른 부분이 Y와 직접 접속되는 경우에는 다음의 표현 중 어느 것을 사용할 수 있다.
상기 표현의 예에는 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)이 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)가 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", 그리고 "X가 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공된다"가 포함된다. 회로 구성에서의 접속 순서를 상술한 예와 비슷한 표현에 의하여 규정하면, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 특정할 수 있다. 또한 이들 표현은 예이고, 이 표현에 제한은 없다. 여기서, X, Y, Z1, 및 Z2는 각각 물체(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)를 나타낸다.
회로도에서 독립적인 구성 요소가 서로 전기적으로 접속되어 있더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우가 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막은 배선 및 전극으로서 기능한다. 그러므로, 본 명세서에서 "전기적 접속"은 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우를 그 범주에 포함한다.
<<평행 또는 수직>>
본 명세서에서, "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함된다. 또한 "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하임을 나타낸다. "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타낸다. 따라서, 각도가 85° 이상 95° 이하인 경우도 포함된다. 또한 "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
<<삼방정 및 능면체정>>
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
Tr1: 트랜지스터, Tr2: 트랜지스터, Tr3: 트랜지스터, Tr4: 트랜지스터, Tr11: 트랜지스터, Tr12: 트랜지스터, Tr13: 트랜지스터, Tr14: 트랜지스터, Tr15: 트랜지스터, Tr16: 트랜지스터, Tr17: 트랜지스터, Tr18: 트랜지스터, Tr19: 트랜지스터, Tr20: 트랜지스터, Tr21: 트랜지스터, Tr22: 트랜지스터, Tr23: 트랜지스터, Tr31: 트랜지스터, Tr32: 트랜지스터, Tr33: 트랜지스터, Tr34: 트랜지스터, Tr35: 트랜지스터, Tr36: 트랜지스터, Tr41: 트랜지스터, Tr42: 트랜지스터, Tr43: 트랜지스터, Tr44: 트랜지스터, Tr45: 트랜지스터, Tr46: 트랜지스터, Tr51: 트랜지스터, Tr52: 트랜지스터, Tr53: 트랜지스터, Tr54: 트랜지스터, Tr55: 트랜지스터, Tr56: 트랜지스터, Tr57: 트랜지스터, Tr61: 트랜지스터, Tr62: 트랜지스터, Tr71: 트랜지스터, Tr72: 트랜지스터, Tr73: 트랜지스터, Tr74: 트랜지스터, Tr75: 트랜지스터, Tr76: 트랜지스터, Tr77[1]: 트랜지스터, Tr77[j]: 트랜지스터, Tr77[n]: 트랜지스터, Tr77[j+1]: 트랜지스터, Tr78: 트랜지스터, TrED: 트랜지스터, TrLD: 트랜지스터, MW1: 트랜지스터, C1: 용량 소자, C2: 용량 소자, C3: 용량 소자, C11: 용량 소자, C31: 용량 소자, C32: 용량 소자, C41: 용량 소자, C42: 용량 소자, C51: 용량 소자, C52: 용량 소자, C71: 용량 소자, C72: 용량 소자, CS1: 용량 소자, CT αβ : 용량 소자, N11: 노드, N31: 노드, N32: 노드, LD: 액정 소자, ED: 발광 소자, SL: 배선, DL: 배선, DLa: 배선, DLb: 배선, GL1: 배선, GL2: 배선, GL2a: 배선, GL2b: 배선, GL3: 배선, GL3a: 배선, GL3b: 배선, CSL: 배선, AL: 배선, ML: 배선, MLa: 배선, MLb: 배선, VCOM1: 배선, VCOM2: 배선, WL: 배선, LBL: 배선, LBLB: 배선, BGL: 배선, CSEL: 배선, GBL: 배선, GBLB: 배선, SR: 회로, SR[1]: 회로, SR[2]: 회로, SR[3]: 회로, SR[4]: 회로, SR[5]: 회로, SR[6]: 회로, SR[m-1]: 회로, SR[m]: 회로, SR_D: 회로, SR_D[1]: 회로, SR_D[2]: 회로, IT: 단자, OT: 단자, RT: 단자, ST: 단자, PT: 단자, IRT: 단자, C1T: 단자, C2T: 단자, C3T: 단자, GL[1]: 배선, GL[2]: 배선, GL[3]: 배선, GL[4]: 배선, GL[5]: 배선, GL[6]: 배선, GL[m-1]: 배선, GL[m]: 배선, GL_DUM: 배선, GL_OUT: 배선, SP: 스타트 펄스 신호, CLK1: 클록 신호, CLK2: 클록 신호, CLK3: 클록 신호, CLK4: 클록 신호, PWC1: 펄스 폭 제어 신호, PWC2: 펄스 폭 제어 신호, PWC3: 펄스 폭 제어 신호, PWC4: 펄스 폭 제어 신호, INI_RES: 초기화 리셋 신호, SAVE1: 신호, SAVE2: 신호, LOAD1: 신호, LOAD2: 신호, VDD2L: 배선, VDD3L: 배선, GNDL: 배선, IN0: 입력 단자, IN1: 입력 단자, OUT: 출력 단자, Q1: 단자, Q2: 단자, SNL: 배선, DRL: 배선, OUT[1]: 열 출력 회로, OUT[j]: 열 출력 회로, OUT[n]: 열 출력 회로, Cref: 참조 열 출력 회로, CI: 정전류 회로, CIref: 정전류 회로, CM: 커런트 미러 회로, COT[1]: 열 출력 회로, COT[j]: 열 출력 회로, COT[n]: 열 출력 회로, COT[j+1]: 열 출력 회로, CUREF: 전류원 회로, SI[1]: 회로, SI[j]: 회로, SI[n]: 회로, SI[j+1]: 회로, SO[1]: 회로, SO[j]: 회로, SO[n]: 회로, SO[j+1]: 회로, AM[1,1]: 메모리 셀, AM[i,1]: 메모리 셀, AM[m,1]: 메모리 셀, AM[1,j]: 메모리 셀, AM[i,j]: 메모리 셀, AM[m,j]: 메모리 셀, AM[1,n]: 메모리 셀, AM[i,n]: 메모리 셀, AM[m,n]: 메모리 셀, AM[i+1,j]: 메모리 셀, AM[i,j+1]: 메모리 셀, AM[i+1,j+1]: 메모리 셀, AMref[1]: 메모리 셀, AMref[i]: 메모리 셀, AMref[m]: 메모리 셀, AMref[i+1]: 메모리 셀, N[1,1]: 노드, N[i,1]: 노드, N[m,1]: 노드, N[1,j]: 노드, N[i,j]: 노드, N[m,j]: 노드, N[1,n]: 노드, N[i,n]: 노드, N[m,n]: 노드, N[i,j+1]: 노드, N[i+1,j]: 노드, N[i+1,j+1]: 노드, Nref[1]: 노드, Nref[i]: 노드, Nref[m]: 노드, Nref[i+1]: 노드, NCMref: 노드, OT[1]: 출력 단자, OT[j]: 출력 단자, OT[n]: 출력 단자, OTref: 출력 단자, CT1: 단자, CT2: 단자, CT3: 단자, CT4: 단자, CT5[1]: 단자, CT5[j]: 단자, CT5[n]: 단자, CT6[1]: 단자, CT6[j]: 단자, CT6[n]: 단자, CT7: 단자, CT8: 단자, CT(11[1]): 단자, CT(11)[j]: 단자, CT(11)[n]: 단자, CT(12[1]): 단자, CT(12)[j]: 단자, CT(12)[n]: 단자, CT(13[1]): 단자, CT(13)[j]: 단자, CT(13)[n]: 단자, CTref: 단자, BG: 배선, BGref: 배선, OSP: 배선, ORP: 배선, OSM: 배선, ORM: 배선, RW[1]: 배선, RW[i]: 배선, RW[m]: 배선, RW[i+1]: 배선, WW[1]: 배선, WW[i]: 배선, WW[m]: 배선, WW[i+1]: 배선, WD[1]: 배선, WD[j]: 배선, WD[n]: 배선, WD[j+1]: 배선, WDref: 배선, B[1]: 배선, B[j]: 배선, B[n]: 배선, Bref: 배선, IL[1]: 배선, IL[j]: 배선, IL[n]: 배선, ILref: 배선, OL[1]: 배선, OL[j]: 배선, OL[n]: 배선, OLref: 배선, VR: 배선, VDD1L: 배선, VSSL: 배선, 10: 화소, 10a: 반사 소자, 10b: 발광 소자, 21: 화소 회로, 22: 화소 회로, 22a: 화소 회로, 22b: 화소 회로, 22c: 화소 회로, 22d: 화소 회로, 23: 화소 회로, 24: 화소 회로, 25: 화소 회로, 25a: 화소 회로, 25b: 화소 회로, 25c: 화소 회로, 25d: 화소 회로, 31: 화소 회로, 32: 화소 회로, 33: 화소 회로, 34: 화소 회로, 35: 화소 회로, 36: 화소 회로, 57: 유지 회로, 58: 실렉터, 59: 플립플롭 회로, 60: 인버터, 61: 인버터, 62: 인버터, 63: 인버터, 64: 인버터, 65: 인버터, 67: 아날로그 스위치, 68: 아날로그 스위치, 71: 인버터, 72: 인버터, 73: 인버터, 74: 클록드 인버터, 75: 아날로그 스위치, 76: 버퍼, 100: 표시 유닛, 100A: 표시 유닛, 100B: 표시 유닛, 101: 기재, 102: 표시부, 103: 게이트 드라이버, 103a: 게이트 드라이버, 103b: 게이트 드라이버, 104: 레벨 시프터, 104a: 레벨 시프터, 104b: 레벨 시프터, 106: 표시부, 107: 데이터 처리 회로, 107a: 적화 연산 회로, 110: FPC, 111: 소스 드라이버 IC, 111a: 소스 드라이버 IC, 111b: 소스 드라이버 IC, 112: 컨트롤러 IC, 120: 접속부, 131: 배선, 132: 배선, 133: 배선, 134: 배선, 135: 배선, 200: 터치 센서 유닛, 201: 기재, 202: 센서 어레이, 211: TS 드라이버 IC, 212: 검지 회로, 213: FPC, 214: FPC, 215: 주변 회로, 220: 접속부, 221: 접속부, 231: 배선, 232: 배선, 233: 배선, 234: 배선, 300: 기판, 301: 기판, 302: 발광 소자, 303: 액정 소자, 304: 접착층, 306E: 표시부, 306L: 표시부, 311: 도전층, 312: 절연층, 313: 반도체층, 314: 도전층, 315: 도전층, 316: 절연층, 317: 도전층, 318: 절연층, 319: 도전층, 320: 도전층, 321: 도전층, 322: 반도체층, 323: 도전층, 324: 절연층, 325: 절연층, 326: 도전층, 327: 도전층, 328: 절연층, 329: 도전층, 330: 절연층, 331: EL층, 332: 도전층, 333: 접착층, 334: 착색층, 335: 스페이서, 336: 차광층, 340: 도전층, 341: 절연층, 342: 반도체층, 343: 절연층, 344: 도전층, 345: 절연층, 346: 도전층, 347: 도전층, 348: 도전층, 349: 도전층, 360: 절연층, 361: 도전층, 362: 접착층, 363: 절연층, 364: 배향막, 365: 배향막, 366: 액정층, 400: 컨트롤러 IC, 400A: 컨트롤러 IC, 400B: 컨트롤러 IC, 430: 레지스터, 431: 레지스터, 440: 호스트 장치, 443: 광 센서, 444: 개폐 센서, 445: 외광, 450: 인터페이스, 451: 프레임 메모리, 452: 디코더, 453: 센서 컨트롤러, 454: 컨트롤러, 455: 클록 생성 회로, 460: 화상 처리부, 461: 감마 보정 회로, 462: 조광 회로, 463: 조색 회로, 464: EL 보정 회로, 465: 데이터 처리 회로, 465a: 적화 연산 회로, 470: 메모리, 473: 타이밍 컨트롤러, 475: 기억 회로, 475A: 스캔 체인 레지스터부, 475B: 레지스터부, 484: 터치 센서 컨트롤러, 490: 영역, 491: 영역, 504: 감지 증폭기 회로, 505: 드라이버, 506: 메인 증폭기, 507: 입출력 회로, 508: 주변 회로, 509: 메모리 셀, 513: 화소, 514: 표시 영역, 515: 표시 영역, 516: 표시 영역, 517: 표시 영역, 518: 표시 영역, 700: 반도체 장치, 710: 오프셋 회로, 711: 오프셋 회로, 712: 오프셋 회로, 713: 오프셋 회로, 720: 메모리 셀 어레이, 721: 메모리 셀 어레이, 750: 오프셋 회로, 760: 메모리 셀 어레이, 771: 회로, 773: 회로, 774: 회로, 775: 회로, 800: 반도체 장치, 810: 오프셋 회로, 811: 오프셋 회로, 815: 오프셋 회로, 1000: 표시 장치, 1000A: 표시 장치, 1000B: 표시 장치, 1710: LVDS 리시버, 1720: 직병렬 변환 회로, 1730: 시프트 레지스터 회로, 1740: 래치 회로, 1750: 레벨 시프터, 1760: 패스 트랜지스터 논리 회로, 1770: 저항 스트링 회로, 1780: 외부 보정 회로, 1790: BGR 회로, 1800: 바이어스 제너레이터, 1900: 버퍼 앰프, 5101: 하우징, 5102: 하우징, 5103: 표시부, 5104: 표시부, 5105: 마이크로폰, 5106: 스피커, 5107: 조작 키, 5108: 스타일러스, 5200: 정보 단말, 5221: 하우징, 5222: 표시부, 5223: 조작 버튼, 5224: 스피커, 5300: 정보 단말, 5321a: 하우징, 5321b: 하우징, 5321c: 힌지부, 5322: 표시부, 5323: 조작 버튼, 5324: 스피커, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5501: 하우징, 5502: 표시부, 5503: 마이크로폰, 5504: 스피커, 5505: 조작 버튼, 5601: 제 1 하우징, 5602: 제 2 하우징, 5603: 제 1 표시부, 5604: 제 2 표시부, 5605: 접속부, 5606: 조작 키, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5801: 제 1 하우징, 5802: 제 2 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 5806: 접속부, 5901: 하우징, 5902: 표시부, 5903: 조작 버튼, 5904: 조작자, 5905: 밴드
본 출원은 2016년 8월 26일에 일본 특허청에 출원된 일련 번호 2016-165511 및 2016년 8월 26일에 일본 특허청에 출원된 일련 번호 2016-165512의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (16)

  1. 표시 장치로서,
    처리 회로; 및
    호스트 장치를 포함하고,
    상기 호스트 장치는 소프트웨어에서 뉴럴 네트워크를 사용하여 제 1 산술 연산을 수행하고, 상기 뉴럴 네트워크에 의하여 지도 학습을 수행하고,
    상기 처리 회로는 하드웨어에서 뉴럴 네트워크를 사용하여 제 2 산술 연산을 수행하고,
    상기 호스트 장치는 제 1 데이터 및 교사 데이터에 기초하여 가중 계수를 생성하고, 상기 처리 회로에 상기 가중 계수를 입력하고,
    상기 교사 데이터는 제 1 휘도 및 제 1 색조에 대응하는 제 1 설정값을 갖고,
    상기 처리 회로는 상기 제 1 데이터 및 상기 가중 계수에 기초하여 제 2 데이터를 생성하고,
    상기 처리 회로는 제 1 메모리 셀, 제 2 메모리 셀, 및 오프셋 회로를 포함하고,
    상기 제 1 메모리 셀은 상기 제 1 메모리 셀에 저장된 제 1 아날로그 데이터에 대응하는 제 1 전류를 출력하고,
    상기 제 2 메모리 셀은 상기 제 2 메모리 셀에 저장된 참조 아날로그 데이터에 대응하는 제 2 전류를 출력하고,
    상기 오프셋 회로는 상기 제 1 전류와 상기 제 2 전류의 차분 전류에 대응하는 제 3 전류를 출력하고,
    상기 제 1 메모리 셀은 제 2 아날로그 데이터가 선택 신호로서 공급되는 경우, 상기 제 1 메모리 셀에 저장된 상기 제 1 아날로그 데이터에 대응하는 제 4 전류를 출력하고,
    상기 제 2 메모리 셀은 상기 제 2 아날로그 데이터가 상기 선택 신호로서 공급되는 경우, 상기 제 2 메모리 셀에 저장된 상기 참조 아날로그 데이터에 대응하는 제 5 전류를 출력하고,
    상기 처리 회로는 상기 제 4 전류와 상기 제 5 전류의 차분 전류에 대응하는 제 6 전류를 얻고, 상기 제 6 전류에서 상기 제 3 전류를 뺌으로써 상기 제 1 아날로그 데이터와 상기 제 2 아날로그 데이터의 곱의 합에 의존하는 제 7 전류를 출력하고,
    상기 제 1 아날로그 데이터는 상기 가중 계수에 대응하는 데이터인, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 셀, 상기 제 2 메모리 셀, 및 상기 오프셋 회로 각각은 제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는, 표시 장치.
  3. 표시 장치로서,
    처리 회로; 및
    호스트 장치를 포함하고,
    상기 호스트 장치는 소프트웨어에서 뉴럴 네트워크를 사용하여 제 1 산술 연산을 수행하고, 상기 뉴럴 네트워크에 의하여 지도 학습을 수행하고,
    상기 처리 회로는 하드웨어에서 뉴럴 네트워크를 사용하여 제 2 산술 연산을 수행하고,
    상기 호스트 장치는 제 1 데이터 및 교사 데이터에 기초하여 가중 계수를 생성하고, 상기 처리 회로에 상기 가중 계수를 입력하고,
    상기 교사 데이터는 제 1 휘도 및 제 1 색조에 대응하는 제 1 설정값을 갖고,
    상기 처리 회로는 상기 제 1 데이터 및 상기 가중 계수에 기초하여 제 2 데이터를 생성하고,
    상기 처리 회로는 제 1 메모리 셀, 제 2 메모리 셀, 제 1 전류 생성 회로, 및 제 2 전류 생성 회로를 포함하고,
    상기 제 1 메모리 셀은 상기 제 1 메모리 셀에 저장된 제 1 아날로그 데이터에 대응하는 제 1 전류를 출력하고,
    상기 제 2 메모리 셀은 상기 제 2 메모리 셀에 저장된 참조 아날로그 데이터에 대응하는 제 2 전류를 출력하고,
    상기 제 1 전류 생성 회로는 상기 제 1 전류의 양이 상기 제 2 전류의 양보다 적은 경우, 상기 제 1 전류와 상기 제 2 전류의 차이에 대응하는 제 3 전류를 생성하고, 상기 제 3 전류에 대응하는 전위를 유지하고,
    상기 제 2 전류 생성 회로는 상기 제 1 전류의 양이 상기 제 2 전류의 양보다 많은 경우, 상기 제 1 전류와 상기 제 2 전류의 차이에 대응하는 제 4 전류를 생성하고, 상기 제 4 전류에 대응하는 전위를 유지하고,
    상기 제 1 메모리 셀은 제 2 아날로그 데이터가 선택 신호로서 공급되는 경우, 상기 제 1 메모리 셀에 저장된 상기 제 1 아날로그 데이터에 대응하는 제 5 전류를 출력하고,
    상기 제 2 메모리 셀은 상기 제 2 아날로그 데이터가 상기 선택 신호로서 공급되는 경우, 상기 제 2 메모리 셀에 저장된 상기 참조 아날로그 데이터에 대응하는 제 6 전류를 출력하고,
    상기 처리 회로는 상기 제 5 전류와 상기 제 6 전류의 차분 전류에 대응하는 제 7 전류를 얻고, 상기 제 7 전류에서 상기 제 3 전류 또는 상기 제 4 전류를 뺌으로써 상기 제 1 아날로그 데이터와 상기 제 2 아날로그 데이터의 곱의 합에 의존하는 제 8 전류를 출력하고,
    상기 제 1 아날로그 데이터는 상기 가중 계수에 대응하는 데이터인, 표시 장치.
  4. 제 3 항에 있어서,
    상기 제 1 메모리 셀, 상기 제 2 메모리 셀, 상기 제 1 전류 생성 회로, 및 상기 제 2 전류 생성 회로 각각은 제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는, 표시 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    센서; 및
    표시부를 더 포함하고,
    상기 표시부는 표시 소자를 포함하고,
    상기 센서는 상기 제 1 데이터를 얻고,
    상기 제 2 데이터는 제 2 휘도 및 제 2 색조에 대응하는 제 2 설정값을 갖고,
    상기 표시 소자는 상기 제 2 설정값에 대응하는 화상을 표시하는, 표시 장치.
  6. 제 1 항 또는 제 3 항에 있어서,
    센서; 및
    표시부를 포함하고,
    상기 표시부는 제 1 표시 소자 및 제 2 표시 소자를 포함하고,
    상기 센서는 상기 제 1 데이터를 얻고,
    상기 제 2 데이터는 제 2 휘도 및 제 2 색조에 대응하는 제 2 설정값 및 제 3 휘도 및 제 3 색조에 대응하는 제 3 설정값을 갖고,
    상기 제 1 표시 소자는 외광의 반사에 의하여, 상기 제 2 설정값에 대응하는 화상을 표시하고,
    상기 제 2 표시 소자는 상기 제 3 설정값에 대응하는 화상을 표시하는, 표시 장치.
  7. 제 5 항에 있어서,
    기재; 및
    제 1 집적 회로를 더 포함하고,
    상기 표시부는 상기 기재 위에 형성되고,
    상기 제 1 집적 회로는 상기 기재 위에 실장되고,
    상기 처리 회로는 상기 기재 위에 형성되고,
    상기 제 1 집적 회로는 화상 처리부를 포함하고,
    상기 화상 처리부는 상기 제 2 데이터에 기초하여 화상 데이터를 처리하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 처리 회로는 상기 화상 처리부에 포함되는, 표시 장치.
  9. 제 7 항에 있어서,
    상기 제 1 집적 회로는 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터는 채널 형성 영역에 실리콘을 포함하는, 표시 장치.
  10. 제 7 항에 있어서,
    상기 제 1 집적 회로는 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는, 표시 장치.
  11. 제 7 항에 있어서,
    제 1 회로;
    제 2 회로; 및
    제 2 집적 회로를 더 포함하고,
    상기 제 1 회로는 상기 기재 위에 형성되고,
    상기 제 2 회로는 상기 기재 위에 형성되고,
    상기 제 2 집적 회로는 상기 기재 위에 실장되고,
    상기 제 1 회로는 상기 표시부의 게이트 드라이버로서 동작하고,
    상기 제 2 회로는 입력된 전압의 레벨을 고전위 측에 시프트시키고,
    상기 제 2 집적 회로는 상기 표시부의 소스 드라이버로서 동작하는, 표시 장치.
  12. 제 11 항에 있어서,
    상기 표시부, 상기 제 1 회로, 및 상기 제 2 회로 각각은 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는, 표시 장치.
  13. 제 11 항에 있어서,
    상기 제 2 집적 회로는 제 5 트랜지스터를 포함하고,
    상기 제 5 트랜지스터는 채널 형성 영역에 실리콘을 포함하는, 표시 장치.
  14. 제 11 항에 있어서,
    상기 제 1 집적 회로는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 제 1 회로, 상기 제 2 회로, 상기 제 2 집적 회로, 및 상기 화상 처리부 중 적어도 하나에 대한 전원 공급을 제어하는, 표시 장치.
  15. 전자 기기로서,
    제 1 항 또는 제 3 항에 따른 표시 장치;
    터치 센서 유닛; 및
    하우징을 포함하는, 전자 기기.
  16. 삭제
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