JP2017201570A - 半導体装置、電子機器及び認証システム - Google Patents

Abstract

【課題】新規な半導体装置の提供。
【解決手段】メモリセルＭＣは、第１のデータと第２のデータの積に対応する信号を配線ＢＸに供給する機能、及び、第１のデータと第３のデータの積に対応する信号を配線ＢＹに供給する機能を有する。また、配線ＢＸには、当該配線ＢＸと接続された複数のメモリセルＭＣからそれぞれ積の演算の結果に対応する信号が出力され、配線ＢＸはこれらの信号の和に対応する信号を伝える機能を有する。また、配線ＢＹには、当該配線ＢＹと接続された複数のメモリセルＭＣからそれぞれ積の演算の結果に対応する信号が出力され、配線ＢＹはこれらの信号の和に対応する信号を伝える機能を有する。
【選択図】図１

Description

本発明の一態様は、半導体装置、電子機器及び認証システムに関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。又は、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、又は、それらの製造方法に関する。

積和演算処理は、デジタル回路において多く使用される演算処理である。アナログデータをデジタルデータに変換してから演算処理を行うと、膨大な量の演算処理が必要となり、演算処理に要する時間を抑えることが難しい。そこで、ニューロンを基本的な素子とする脳において実行されるアナログデータの情報処理と同様に、アナログデータをデジタルデータに変換することなく、演算処理を行う各種の方法が提案されている。

特許文献１には、非線形変換演算と重み付け演算とを同時に実行することができる演算回路について開示されている。

特開２００４−１１０４２１号公報

本発明の一態様は、新規な半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、積和演算が可能な半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、２種類の演算が可能な半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、精度が高い演算が可能な半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、高速な動作が可能な半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、消費電力が低い半導体装置又は記憶装置の提供を課題とする。又は、本発明の一態様は、面積が小さい半導体装置又は記憶装置の提供を課題とする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様に係る半導体装置は、メモリセルを有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のトランジスタのゲートは、第１の配線と電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート、第３のトランジスタのゲート、第１の容量素子の一方の電極、及び第２の容量素子の一方の電極と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、第２のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第５の配線と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、第１の容量素子の他方の電極は、第６の配線と電気的に接続され、第２の容量素子の他方の電極は、第７の配線と電気的に接続されている。

また、本発明の一態様に係る半導体装置は、メモリセルが、第１の電位を保持する機能を有し、第６の配線が、メモリセルに第２の電位を供給する機能を有し、第７の配線が、メモリセルに第３の電位を供給する機能を有し、メモリセルと第３の配線の間には第１の電位と第２の電位の積に対応する第４の電位に応じて、第１の電流が供給され、メモリセルと第５の配線の間には、第１の電位と第３の電位の積に対応する第５の電位に応じて、第２の電流が供給される構成を有していてもよい。

また、本発明の一態様にかかる半導体装置において、第１の電位、第２の電位、及び第３の電位は、アナログ電位であってもよい。

また、本発明の一態様に係る半導体装置は、メモリセルを複数有し、複数のメモリセルには、第１のメモリセルと、第２のメモリセルと、第３のメモリセルが含まれ、第１のメモリセル及び第２のメモリセルは、第３の配線及び第７の配線と電気的に接続され、第１のメモリセル及び第３のメモリセルは、第５の配線及び第６の配線と電気的に接続され、第３の配線には、第１のメモリセルにおける第４の電位と、第２のメモリセルにおける第４の電位と、の和に対応する第３の電流が供給され、第５の配線には、第１のメモリセルにおける第５の電位と、第３のメモリセルにおける第５の電位と、の和に対応する第４の電流が供給される構成を有していてもよい。

また、本発明の一態様に係る半導体装置において、第１のトランジスタは、チャネル形成領域に酸化物半導体を含んでいてもよい。

また、本発明の一態様に係る電子機器は、上記の半導体装置と、表示部、操作キー、スピーカ、マイクロホンのうち少なくとも一つと、を有する。

また、本発明の一態様に係る認証システムは、上記の半導体装置を有する識別部を有し、識別部は、電子機器の検出部において検出された文字、図形、記号、又は音声に対応する信号を受信して、信号の識別を行う機能を有し、識別の結果は、識別部から電子機器の動作を制御する機能を有する制御部に送信される。

本発明の一態様により、新規な半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、積和演算が可能な半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、２種類の演算が可能な半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、精度が高い演算が可能な半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、高速な動作が可能な半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、消費電力が低い半導体装置又は記憶装置を提供することができる。又は、本発明の一態様により、面積が小さい半導体装置又は記憶装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成例を説明する図。 セルアレイの構成例を説明する図。 メモリセルの構成例を説明する図。 電流供給回路の構成例を説明する図。 電流供給回路の構成例を説明する図。 回路の構成例を説明する図。 タイミングチャート。 電流の関係を説明する図。 回路の構成例を説明する図。 駆動回路の構成例を説明する図、半導体装置の構成例を説明する図。 メモリセルの構成例を説明する図。 電流供給回路の構成例を説明する図。 ニューラルネットワークの構成例を示す図。 回路の構成例を説明する図。 電子部品の作製例を示すフローチャート、電子部品の斜視図、半導体ウェハの斜視図。 情報端末の構成例を示す図、認証システムの構成例を示す図、通信態様の一例を示す図。 電子機器の構成例を示す図。 タッチパネルの構成例を示す図。 画素の構成例を示す図。 タッチパネルの構成例を示す断面図。 タッチパネルの構成例を示す断面図。 反射膜の形状の例を示す模式図。 入力部の構成例を示す図。 画素の構成例を示す回路図。 トランジスタの構成例を示す図。 エネルギーバンド構造を示す図。 半導体装置の断面構造の例を示す図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様には、半導体装置の他、記憶装置、表示装置、撮像装置、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグなど、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

また、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。

また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。

＜半導体装置の構成例＞
図１に、半導体装置１０の構成例を示す。半導体装置１０は、セルアレイ２０、電流供給回路３０、電流供給回路４０を有する。

セルアレイ２０は、データを記憶する機能を有する。具体的には、セルアレイ２０は、データを記憶する機能を有するメモリセルＭＣを複数有する。メモリセルＭＣはそれぞれ、配線ＷＷ、配線ＷＤ、配線ＲＷＸ、配線ＲＷＹ、配線ＢＸ、配線ＢＹと接続されている。半導体装置１０は、セルアレイ２０を有することにより記憶装置として用いることができる。

配線ＷＷは、メモリセルＭＣを選択するための信号（以下、選択信号ともいう）を伝える機能を有する。配線ＷＤは、メモリセルＭＣに格納されるデータ（以下、第１のデータともいう）に対応する信号を伝える機能を有する。配線ＲＷＸは、同じ行に属するメモリセルＭＣに供給されるデータに対応する信号を伝える機能を有する。配線ＲＷＹは、同じ列に属するメモリセルＭＣに供給されるデータに対応する信号を伝える機能を有する。以下、配線ＲＷＸ、配線ＲＷＹに供給されるデータをそれぞれ、第２のデータ、第３のデータともいう。なお、第１乃至第３のデータはそれぞれ、アナログデータとすることができる。配線ＢＸ及び配線ＢＹは、セルアレイ２０から出力されるデータに対応する信号を伝える機能を有する。

電流供給回路３０及び電流供給回路４０は、メモリセルＭＣに電流を供給する機能を有する回路である。具体的には、電流供給回路３０は配線ＢＸに所定の電流を供給する機能を有し、電流供給回路４０は配線ＢＹに所定の電流を供給する機能を有する。

本発明の一態様において、メモリセルＭＣは、第１のデータと第２のデータの積に対応する信号を配線ＢＸに供給する機能、及び、第１のデータと第３のデータの積に対応する信号を配線ＢＹに供給する機能を有する。すなわち、メモリセルＭＣは、２種類の演算を行う機能を有する。そのため、メモリセルＭＣは演算回路とよぶこともできる。また、配線ＢＸには、当該配線ＢＸと接続された複数のメモリセルＭＣからそれぞれ積の演算の結果に対応する信号が出力され、配線ＢＸはこれらの信号の和に対応する信号を伝える機能を有する。また、配線ＢＹには、当該配線ＢＹと接続された複数のメモリセルＭＣからそれぞれ積の演算の結果に対応する信号が出力され、配線ＢＹはこれらの信号の和に対応する信号を伝える機能を有する。従って、半導体装置１０によって積和演算を行うことができる。そのため、半導体装置１０は演算装置とよぶこともできる。以下、半導体装置１０において演算を行うためのメモリセルＭＣ、電流供給回路３０、電流供給回路４０の構成例及び動作例の詳細を説明する。

＜セルアレイの構成例＞
図２に、セルアレイ２０の具体的な構成例を示す。セルアレイ２０は、ｊ＋１列ｉ＋１行（ｊ、ｉは１以上の整数）のメモリセルＭＣを有する。図２には、ｊ列ｉ行のメモリセルＭＣ（ＭＣ［１，１］乃至［ｊ，ｉ］）と、ｉ個のメモリセルＭＣ（ＭＣ［０，１］乃至［０，ｉ］）と、ｊ個のメモリセルＭＣ（ＭＣ［１，０］乃至［ｊ，０］）と、を有するセルアレイ２０を示している。ここで、メモリセルＭＣ［ｎ，ｍ］（ｎは０以上ｊ以下の整数、ｍは０以上ｉ以下の整数）は、配線ＷＷ［ｍ］、配線ＷＤ［ｎ］、配線ＲＷＸ［ｍ］、配線ＲＷＹ［ｎ］、配線ＢＸ［ｎ］、配線ＢＹ［ｍ］と接続されている。また、配線ＢＸ［０］乃至［ｊ］は電流供給回路３０と接続され、配線ＢＹ［０］乃至［ｉ］は電流供給回路４０と接続されている（図１参照）。

メモリセルＭＣは、第１のデータと第２のデータの積に対応する電流ＩＸを、当該メモリセルＭＣと、当該メモリセルＭＣと接続された配線ＢＸとの間に流す機能を有する。また、メモリセルＭＣは、第１のデータと第３のデータの積に対応する電流ＩＹを、当該メモリセルＭＣと、当該メモリセルＭＣと接続された配線ＢＹとの間に流す機能を有する。以下、メモリセルＭＣ［ｎ，ｍ］と配線ＢＸ［ｎ］との間に流れる電流を電流ＩＸ［ｎ，ｍ］と表記し、メモリセルＭＣ［ｎ，ｍ］と配線ＢＹ［ｍ］との間に流れる電流を電流ＩＹ［ｎ，ｍ］と表記する。

配線ＢＸには、当該配線ＢＸと接続された複数のメモリセルＭＣそれぞれから出力される電流ＩＸの合計値に対応する電流が流れる。そのため、配線ＢＸを流れる電流の値は、第１のデータと第２のデータに基づいて積和演算を行った結果に対応する。また、配線ＢＹには、当該配線ＢＹと接続された複数のメモリセルＭＣそれぞれから出力される電流ＩＹの合計値に対応する電流が流れる。そのため、配線ＢＹを流れる電流の値は、第１のデータと第３のデータに基づいて積和演算を行った結果に対応する。例えば、配線ＢＸ［ｊ］は、電流ＩＸ［ｊ，０］乃至［ｊ，ｉ］の合計値に対応する電流を流す機能を有し、配線ＢＹ［ｉ］は、電流ＩＹ［０，ｉ］乃至［ｊ，ｉ］の合計値に対応する電流を流す機能を有する。このように、メモリセルＭＣ、配線ＢＸ、配線ＢＹを用いることにより、２種類の積和演算を行うことができる。

なお、セルアレイ２０は、メモリセルＭＣ［１，１］乃至［ｊ，ｉ］を含むセルアレイ２１、メモリセルＭＣ［０，１］乃至［０，ｉ］を含むセルアレイ２２、メモリセルＭＣ［１，０］乃至［ｊ，０］を含むセルアレイ２３に分けることができる。セルアレイ２１に含まれるメモリセルＭＣは、第１のデータを格納するメモリセルとして機能する。セルアレイ２２及びセルアレイ２３に含まれるメモリセルＭＣは、積和演算を行う際に用いられる参照メモリセルとして機能し、参照メモリセルには参照データが格納される。これらの回路の動作の詳細については後述する。

＜メモリセルの構成例＞
図３（Ａ）に、メモリセルＭＣの構成例を示す。ここでは特に、メモリセルＭＣ［ｊ，ｉ］、［０，ｉ］、［ｊ，０］を取り上げて説明するが、他のメモリセルＭＣにも同様の構成を用いることができる。

メモリセルＭＣは、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子ＣＸ、容量素子ＣＹを有する。トランジスタＴｒ１のゲートは配線ＷＷと接続され、ソース又はドレインの一方はトランジスタＴｒ２のゲート、トランジスタＴｒ３のゲート、容量素子ＣＸの一方の電極、及び容量素子ＣＹの一方の電極と接続され、ソース又はドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ２のソース又はドレインの一方は配線ＢＸと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。トランジスタＴｒ３のソース又はドレインの一方は配線ＢＹと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。容量素子ＣＸの他方の電極は配線ＲＷＸと接続されている。容量素子ＣＹの他方の電極は配線ＲＷＹと接続されている。

トランジスタＴｒ１のソース又はドレインの一方、トランジスタＴｒ２のゲート、トランジスタＴｒ３のゲート、容量素子ＣＸの一方の電極、及び容量素子ＣＹの一方の電極と接続されたノードを、ノードＮとする。また、メモリセルＭＣ［ｎ，ｍ］に含まれるノードＮを、ノードＮ［ｎ，ｍ］と表記する。なお、配線ＶＲは所定の電位が供給される配線である。当該所定の電位は固定電位（ハイレベル又はローレベル）であってもよいし、変動する電位であってもよい。以下では一例として、配線ＶＲにローレベルの固定電位（接地電位など）が供給されている場合について説明する。また、ここでは一例としてトランジスタＴｒ１乃至Ｔｒ３がｎチャネル型である場合について説明するが、これらのトランジスタはそれぞれ、ｎチャネル型であってもｐチャネル型であってもよい。

配線ＷＤの電位を第１のデータに対応する電位とした上で、配線ＷＷの電位をハイレベルとし、トランジスタＴｒ１をオン状態とする。これにより、配線ＷＤからトランジスタＴｒ１を介してノードＮに、第１のデータに対応する電位が供給される。その後、配線ＷＷの電位をローレベルとし、トランジスタＴｒ１をオフ状態とすると、ノードＮが浮遊状態となり、ノードＮの電位が保持される。これにより、メモリセルＭＣに第１のデータを格納することができる。なお、ノードＮにはアナログ電位を保持することができ、メモリセルＭＣはアナログメモリとして用いることができる。

メモリセルＭＣに第１のデータが格納された状態で、配線ＲＷＸに第２のデータに対応する電位を供給すると、容量素子ＣＸの容量結合により、ノードＮの電位が変動する。そして、トランジスタＴｒ２にはノードＮの電位に応じた電流が流れる。ここで、トランジスタＴｒ２に流れる電流の値は、第１のデータと第２のデータの積に依存する。従って、第１のデータが格納されたメモリセルＭＣに第２のデータを供給することにより、第１のデータと第２のデータの積に応じた電流ＩＸを得ることができる。

また、メモリセルＭＣに第１のデータが格納された状態で、配線ＲＷＹに第３のデータに対応する電位を供給すると、容量素子ＣＹの容量結合により、ノードＮの電位が変動する。そして、トランジスタＴｒ３にはノードＮの電位に応じた電流が流れる。ここで、トランジスタＴｒ３に流れる電流の値は、第１のデータと第３のデータの積に依存する。従って、第１のデータが格納されたメモリセルＭＣに第３のデータを供給することにより、第１のデータと第３のデータの積に応じた電流ＩＹを得ることができる。

図３（Ａ）に示すメモリセルＭＣ、配線ＢＸ、配線ＢＹに流れる電流の関係を、図３（Ｂ）に図示する。配線ＢＸ［ｊ］には、電流供給回路３０（図１参照）から電流ＩＣＸ［ｊ］が供給される。そして、配線ＢＸ［ｊ］に流れる電流は、メモリセルＭＣ［ｊ，ｉ］及びメモリセルＭＣ［ｊ，０］に供給される（電流ＩＸ［ｊ，ｉ］、電流ＩＸ［ｊ，０］）。また、配線ＢＸ［０］には、電流供給回路３０から電流ＩＣＸ［０］が供給される。そして、配線ＢＸ［０］に流れる電流は、メモリセルＭＣ［０，ｉ］に供給される（電流ＩＸ［０，ｉ］）。なお、ここでは図示していないが、配線ＢＸ［ｊ］に流れる電流はメモリセルＭＣ［ｊ，１］乃至［ｊ，ｉ−１］にも供給され、配線ＢＸ［０］に流れる電流はメモリセルＭＣ［０，１］乃至［０，ｉ−１］にも供給される。

また、配線ＢＹ［ｉ］には、電流供給回路４０（図１参照）から電流ＩＣＹ［ｉ］が供給される。そして、配線ＢＹ［ｉ］に流れる電流は、メモリセルＭＣ［ｊ，ｉ］及びメモリセルＭＣ［０，ｉ］に供給される（電流ＩＹ［ｊ，ｉ］、電流ＩＹ［０，ｉ］）。また、配線ＢＹ［０］には、電流供給回路４０から電流ＩＣＹ［０］が供給される。そして、配線ＢＹ［０］に流れる電流は、メモリセルＭＣ［ｊ，０］に供給される（電流ＩＹ［ｊ，０］）。なお、ここでは図示していないが、配線ＢＹ［ｉ］に流れる電流はメモリセルＭＣ［１，ｉ］乃至［ｊ−１，ｉ］にも供給され、配線ＢＹ［０］に流れる電流はメモリセルＭＣ［１，０］乃至［ｊ−１，０］にも供給される。

ここで、トランジスタＴｒ１として、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることが好ましい。酸化物半導体は、シリコンなどの半導体よりもエネルギーギャップが大きく、また、キャリア密度を低くすることができるため、ＯＳトランジスタのオフ電流は極めて小さい。そのため、トランジスタＴｒ１としてＯＳトランジスタを用いた場合、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）などを用いる場合と比較して、ノードＮに保持された電位を長期間にわたって保持することができる。従って、半導体装置１０の消費電力の削減を図ることができる。

チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０^−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。トランジスタＴｒ１に用いるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０^−１８Ａ以下、又は、１×１０^−２１Ａ以下、又は１×１０^−２４Ａ以下が好ましい。又は、リーク電流は８５℃にて１×１０^−１５Ａ以下、又は１×１０^−１８Ａ以下、又は１×１０^−２１Ａ以下であることが好ましい。

トランジスタのチャネル形成領域に含まれる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）が代表的である。これら酸化物半導体は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。例えば、酸化物半導体のキャリア密度は、８×１０^１５ｃｍ^−３未満、好ましくは１×１０^１１ｃｍ^−３未満、より好ましくは１×１０^１０ｃｍ^−３未満であり、且つ、１×１０^−９ｃｍ^−３以上とすることができる。

また、酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、ＯＳトランジスタはＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。そのため、トランジスタＴｒ１にＯＳトランジスタを用いることにより、ノードＮに保持する電位の範囲を広げることができる。そのため、メモリセルＭＣに格納することが可能な情報の量を増加させることができる。

なお、トランジスタＴｒ１にはＯＳトランジスタ以外のトランジスタを用いてもよい。例えば、酸化物半導体以外の単結晶半導体を有する基板の一部にチャネル形成領域が形成されるトランジスタを用いてもよい。このような基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。また、トランジスタＴｒ１として、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。このようなトランジスタとしては、例えば、非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜、単結晶シリコン膜、非晶質ゲルマニウム膜、微結晶ゲルマニウム膜、多結晶ゲルマニウム膜、又は単結晶ゲルマニウム膜を半導体層に用いたトランジスタが挙げられる。

トランジスタＴｒ２、Ｔｒ３にもそれぞれ、上記の各トランジスタを用いることができる。なお、トランジスタＴｒ２、Ｔｒ３は、飽和領域で動作させることが好ましい。又は、トランジスタＴｒ２、Ｔｒ３を飽和領域からずれた状態で動作させる場合であっても、メモリセルＭＣから出力される信号が所定の範囲内になるように動作させることが好ましい。

＜電流供給回路の構成例＞
図４に、電流供給回路３０及び電流供給回路４０の構成例を示す。電流供給回路３０は、複数の回路３１（３１［１］乃至［ｊ］）、回路３２を有する。回路３１［１］乃至［ｊ］は配線ＢＸ［１］乃至［ｊ］と接続され、回路３２は配線ＢＸ［０］と接続されている。また、回路３１［１］乃至［ｊ］はそれぞれ回路３２と接続されている。

回路３１［１］乃至［ｊ］は配線ＢＸ［１］乃至［ｊ］に所定の電流を供給する機能を有し、回路３２は配線ＢＸ［０］に所定の電流を供給する機能を有する。具体的には、回路３２は、参照メモリセルとして機能するメモリセルＭＣ［０，１］乃至［０，ｉ］に供給される電流ＩＸの合計値に対応する電流ＩＣＸ［０］を、配線ＢＸ［０］に供給する機能を有する。また、このとき、回路３１［１］乃至［ｊ］においても電流ＩＣＸ［０］が流れる。そして、回路３１［１］乃至［ｊ］は、電流ＩＣＸ［０］を用いて電流ＩＣＸ［１］乃至［ｊ］を生成し、配線ＢＸ［１］乃至［ｊ］に供給する機能を有する。

また、電流供給回路４０は、複数の回路４１（４１［１］乃至［ｉ］）、回路４２を有する。回路４１［１］乃至［ｉ］は配線ＢＹ［１］乃至［ｉ］と接続され、回路４２は配線ＢＹ［０］と接続されている。また、回路４１［１］乃至［ｉ］はそれぞれ回路４２と接続されている。

回路４１［１］乃至［ｉ］は配線ＢＹ［１］乃至［ｉ］に所定の電流を供給する機能を有し、回路４２は配線ＢＹ［０］に所定の電流を供給する機能を有する。具体的には、回路４２は、参照メモリセルとして機能するメモリセルＭＣ［１，０］乃至［ｊ，０］に供給される電流ＩＹの合計値に対応する電流ＩＣＹ［０］を、配線ＢＹ［０］に供給する機能を有する。また、このとき、回路４１［１］乃至［ｉ］においても電流ＩＣＹ［０］が流れる。そして、回路４１［１］乃至［ｉ］は、電流ＩＣＹ［０］を用いて電流ＩＣＹ［１］乃至［ｉ］を生成し、配線ＢＹ［１］乃至［ｉ］に供給する機能を有する。

［回路３１の構成例］
図５（Ａ）に、回路３１の構成例を示す。回路３１は、電流源ＸＣＳ、電流源ＸＭ、電流源ＸＰを有する。電流源ＸＣＳは、回路３２から配線ＢＸ［０］に供給される電流ＩＣＸ［０］と等しい値の電流を生成し、電流源ＸＣＳと接続された配線ＢＸに供給する機能を有する。電流源ＸＭは、電流ソース回路としての機能を有し、配線ＢＸに電流ＩＸＭ（吐き出し電流）を供給する機能を有する。電流源ＸＰは、電流シンク回路としての機能を有し、配線ＢＸから電流ＩＸＰ（吸い込み電流）を供給される機能を有する。従って、例えば、回路３１［ｊ］から配線ＢＸ［ｊ］に供給される電流ＩＣＸ［ｊ］は、ＩＣＸ［ｊ］＝ＩＣＸ［０］＋ＩＸＭ［ｊ］−ＩＸＰ［ｊ］となる。

図６（Ａ）に、回路３１及び回路３２の具体的な回路構成の例を示す。なお、ここでは代表例として回路３１［ｊ］を示しているが、他の回路３１も同様の構成とすることができる。

電流源ＸＰは、トランジスタＴｒ１１乃至Ｔｒ１３、容量素子Ｃ１１を有する。トランジスタＴｒ１１のゲートはトランジスタＴｒ１２のソース又はドレインの一方、トランジスタＴｒ１３のソース又はドレインの一方、容量素子Ｃ１１の一方の電極と接続され、ソース又はドレインの一方は配線ＢＸ［ｊ］と接続され、ソース又はドレインの他方は電源線と接続されている。トランジスタＴｒ１２のゲートは配線ＸＳＰと接続され、ソース又はドレインの他方は配線ＢＸ［ｊ］と接続されている。トランジスタＴｒ１３のゲートは配線ＸＲＰと接続され、ソース又はドレインの他方は電源線と接続されている。容量素子Ｃ１１の他方の電極は、電源線と接続されている。なお、ここでは特に、トランジスタＴｒ１１乃至Ｔｒ１３がｎチャネル型であり、電源線が低電位電源線ＶＳＳである場合について説明する。

配線ＸＲＰの電位をハイレベルにしてトランジスタＴｒ１３をオン状態にすると、容量素子Ｃ１１に蓄積された電荷がリセットされる。そして、トランジスタＴｒ１３をオフ状態とした後、配線ＸＳＰの電位をハイレベルにしてトランジスタＴｒ１２をオン状態にすると、トランジスタＴｒ１１には、容量素子Ｃ１１の一方の電極の電位に応じた電流が流れる。これにより、電流源ＸＰには、配線ＢＸ［ｊ］から電流ＩＸＰ［ｊ］（吸い込み電流）が供給される。具体的には、配線ＢＸ［ｊ］に流れる電流が電流ＩＣＸ［０］よりも小さい場合、これらの電流の差分に相当する電流ＩＸＰ［ｊ］がトランジスタＴｒ１１に流れるように、トランジスタＴｒ１１のゲートの電位が設定される。

電流源ＸＭは、トランジスタＴｒ１４乃至Ｔｒ１６、容量素子Ｃ１２を有する。トランジスタＴｒ１４のゲートはトランジスタＴｒ１５のソース又はドレインの一方、トランジスタＴｒ１６のソース又はドレインの一方、容量素子Ｃ１２の一方の電極と接続され、ソース又はドレインの一方は配線ＢＸ［ｊ］と接続され、ソース又はドレインの他方は電源線と接続されている。トランジスタＴｒ１５のゲートは配線ＸＳＭと接続され、ソース又はドレインの他方は配線ＢＸ［ｊ］と接続されている。トランジスタＴｒ１６のゲートは配線ＸＲＭと接続され、ソース又はドレインの他方は電源線と接続されている。容量素子Ｃ１２の他方の電極は、電源線と接続されている。なお、ここでは特に、トランジスタＴｒ１４がｐチャネル型であり、トランジスタＴｒ１５、Ｔｒ１６がｎチャネル型であり、電源線が高電位電源線ＶＤＤである場合について説明する。

配線ＸＲＭの電位をハイレベルにしてトランジスタＴｒ１６をオン状態にすると、容量素子Ｃ１２に蓄積された電荷がリセットされる。そして、トランジスタＴｒ１６をオフ状態とした後、配線ＸＳＭの電位をハイレベルにしてトランジスタＴｒ１５をオン状態にすると、トランジスタＴｒ１４には、容量素子Ｃ１２の一方の電極の電位に応じた電流が流れる。これにより、配線ＢＸ［ｊ］には、電流源ＸＭから電流ＩＸＭ［ｊ］（吐き出し電流）が供給される。具体的には、配線ＢＸ［ｊ］に流れる電流が電流ＩＣＸ［０］よりも大きい場合、これらの電流の差分に相当する電流ＩＸＭ［ｊ］がトランジスタＴｒ１４に流れるように、トランジスタＴｒ１４のゲートの電位が設定される。

電流源ＸＣＳは、トランジスタＴｒ１７を有する。また、回路３２はトランジスタＴｒ１８を有する。トランジスタＴｒ１７のゲートはトランジスタＴｒ１８のゲートと接続され、ソース又はドレインの一方は配線ＢＸ［ｊ］と接続され、ソース又はドレインの他方は電源線と接続されている。トランジスタＴｒ１８のゲートは、トランジスタＴｒ１８のソース又はドレインの一方、及び配線ＢＸ［０］と接続され、ソース又はドレインの他方は電源線と接続されている。なお、ここでは特に、電源線が高電位電源線ＶＤＤである場合について説明する。

トランジスタＴｒ１８には、電流ＩＣＸ［０］が流れる。電流ＩＣＸ［０］は、参照メモリセルとして機能するメモリセルＭＣ［０，１］乃至［０，ｉ］に供給される電流ＩＸの合計値に対応する電流である。従って、回路３２は、配線ＢＸ［０］に電流ＩＣＸ［０］を供給する電流源として機能する。

ここで、トランジスタＴｒ１７とトランジスタＴｒ１８は、カレントミラーを構成している。そのため、トランジスタＴｒ１７を介して配線ＢＸ［ｊ］に供給される電流は、トランジスタＴｒ１８を介して配線ＢＸ［０］に供給される電流ＩＣＸ［０］と等しくなる。従って、電流源ＸＣＳは、配線ＢＸ［ｊ］に電流ＩＣＸ［０］を供給する電流源として機能する。

以上のように、電流供給回路３０は、配線ＢＸ［０］乃至［ｊ］に所定の電流ＩＣＸ［０］乃至［ｊ］を供給する機能を有する。

［回路４１の構成例］
図５（Ｂ）に、回路４１の構成例を示す。回路４１は、電流源ＹＣＳ、電流源ＹＭ、電流源ＹＰを有する。電流源ＹＣＳは、回路４２から配線ＢＹ［０］に供給される電流ＩＣＹ［０］と等しい値の電流を生成し、電流源ＹＣＳと接続された配線ＢＹに供給する機能を有する。電流源ＹＭは、電流ソース回路としての機能を有し、配線ＢＹに電流ＩＹＭ（吐き出し電流）を供給する機能を有する。電流源ＹＰは、電流シンク回路としての機能を有し、配線ＢＹから電流ＩＹＰ（吸い込み電流）を供給される機能を有する。従って、例えば、回路４１［ｉ］から配線ＢＹ［ｉ］に供給される電流ＩＣＹ［ｉ］は、ＩＣＹ［ｉ］＝ＩＣＹ［０］＋ＩＹＭ［ｉ］−ＩＹＰ［ｉ］となる。

図６（Ｂ）に、回路４１及び回路４２の具体的な回路構成の例を示す。なお、ここでは代表例として回路４１［ｉ］を示しているが、他の回路４１も同様の構成とすることができる。

電流源ＹＰは、トランジスタＴｒ２１乃至Ｔｒ２３、容量素子Ｃ２１を有する。トランジスタＴｒ２１のゲートはトランジスタＴｒ２２のソース又はドレインの一方、トランジスタＴｒ２３のソース又はドレインの一方、容量素子Ｃ２１の一方の電極と接続され、ソース又はドレインの一方は配線ＢＹ［ｉ］と接続され、ソース又はドレインの他方は電源線と接続されている。トランジスタＴｒ２２のゲートは配線ＹＳＰと接続され、ソース又はドレインの他方は配線ＢＹ［ｉ］と接続されている。トランジスタＴｒ２３のゲートは配線ＹＲＰと接続され、ソース又はドレインの他方は電源線と接続されている。容量素子Ｃ２１の他方の電極は、電源線と接続されている。なお、ここでは特に、トランジスタＴｒ２１乃至Ｔｒ２３がｎチャネル型であり、電源線が低電位電源線ＶＳＳである場合について説明する。

配線ＹＲＰの電位をハイレベルにしてトランジスタＴｒ２３をオン状態にすると、容量素子Ｃ２１に蓄積された電荷がリセットされる。そして、トランジスタＴｒ２３をオフ状態とした後、配線ＹＳＰの電位をハイレベルにしてトランジスタＴｒ２２をオン状態にすると、トランジスタＴｒ２１には、容量素子Ｃ２１の一方の電極の電位に応じた電流が流れる。これにより、電流源ＹＰは、配線ＢＹ［ｉ］から電流ＩＹＰ［ｉ］（吸い込み電流）が供給される。具体的には、配線ＢＹ［ｉ］に流れる電流が電流ＩＣＹ［０］よりも小さい場合、これらの電流の差分に相当する電流ＩＹＰ［ｉ］がトランジスタＴｒ２１に流れるように、トランジスタＴｒ２１のゲートの電位が設定される。

電流源ＹＭは、トランジスタＴｒ２４乃至Ｔｒ２６、容量素子Ｃ２２を有する。トランジスタＴｒ２４のゲートはトランジスタＴｒ２５のソース又はドレインの一方、トランジスタＴｒ２６のソース又はドレインの一方、容量素子Ｃ２２の一方の電極と接続され、ソース又はドレインの一方は配線ＢＹ［ｉ］と接続され、ソース又はドレインの他方は電源線と接続されている。トランジスタＴｒ２５のゲートは配線ＹＳＭと接続され、ソース又はドレインの他方は配線ＢＹ［ｉ］と接続されている。トランジスタＴｒ２６のゲートは配線ＹＲＭと接続され、ソース又はドレインの他方は電源線と接続されている。容量素子Ｃ２２の他方の電極は、電源線と接続されている。なお、ここでは特に、トランジスタＴｒ２４がｐチャネル型であり、トランジスタＴｒ２５、Ｔｒ２６がｎチャネル型であり、電源線が高電位電源線ＶＤＤである場合について説明する。

配線ＹＲＭの電位をハイレベルにしてトランジスタＴｒ２６をオン状態にすると、容量素子Ｃ２２に蓄積された電荷がリセットされる。そして、トランジスタＴｒ２６をオフ状態とした後、配線ＹＳＭの電位をハイレベルにしてトランジスタＴｒ２５をオン状態にすると、トランジスタＴｒ２４には、容量素子Ｃ２２の一方の電極の電位に応じた電流が流れる。これにより、配線ＢＹ［ｉ］には、電流源ＹＭから電流ＩＹＭ［ｉ］（吐き出し電流）が供給される。具体的には、配線ＢＹ［ｉ］に流れる電流が電流ＩＣＹ［０］よりも大きい場合、これらの電流の差分に相当する電流ＩＹＭ［ｉ］がトランジスタＴｒ２４に流れるように、トランジスタＴｒ２４のゲートの電位が設定される。

電流源ＹＣＳは、トランジスタＴｒ２７を有する。また、回路４２はトランジスタＴｒ２８を有する。トランジスタＴｒ２７のゲートはトランジスタＴｒ２８のゲートと接続され、ソース又はドレインの一方は配線ＢＹ［ｉ］と接続され、ソース又はドレインの他方は電源線と接続されている。トランジスタＴｒ２８のゲートは、トランジスタＴｒ２８のソース又はドレインの一方、及び配線ＢＹ［０］と接続され、ソース又はドレインの他方は電源線と接続されている。なお、ここでは特に、電源線が高電位電源線ＶＤＤである場合について説明する。

トランジスタＴｒ２８には、電流ＩＣＹ［０］が流れる。電流ＩＣＹ［０］は、参照メモリセルとして機能するメモリセルＭＣ［１，０］乃至［ｊ，０］に供給される電流ＩＹの合計値に対応する電流である。従って、回路４２は、配線ＢＹ［０］に電流ＩＣＹ［０］を供給する電流源として機能する。

ここで、トランジスタＴｒ２７とトランジスタＴｒ２８は、カレントミラーを構成している。そのため、トランジスタＴｒ２７を介して配線ＢＹ［ｉ］に供給される電流は、トランジスタＴｒ２８を介して配線ＢＹ［０］に供給される電流ＩＣＹ［０］と等しくなる。従って、電流源ＹＣＳは、配線ＢＹ［ｉ］に電流ＩＣＹ［０］を供給する電流源として機能する。

以上のように、電流供給回路４０は、配線ＢＹ［０］乃至［ｉ］に所定の電流ＩＣＹ［０］乃至［ｉ］を供給する機能を有する。

図６に示す各トランジスタには、前述のトランジスタＴｒ１乃至Ｔｒ３と同様のトランジスタを用いることができる。ここで特に、トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１５、Ｔｒ１６、Ｔｒ２２、Ｔｒ２３、Ｔｒ２５、Ｔｒ２６には、ＯＳトランジスタを用いることが好ましい。これにより、容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２に蓄積された電荷を正確に保持することができ、精度の高い演算を行うことができる。

また、トランジスタＴｒ１１、Ｔｒ１４、Ｔｒ１７、Ｔｒ１８、Ｔｒ２１、Ｔｒ２４、Ｔｒ２７、Ｔｒ２８は、飽和領域で動作させることが好ましい。又は、これらのトランジスタを飽和領域からずれた状態で動作させる場合であっても、電流供給回路３０又は電流供給回路４０から出力される信号が所定の範囲内になるように動作させることが好ましい。

＜半導体装置の動作例＞
次に、上記の各回路の具体的な動作の一例を、図７、図８を用いて説明する。図７に示すタイミングチャートにおいて、時刻Ｔ１−Ｔ４は、メモリセルＭＣに第１のデータを格納する期間に相当し、時刻Ｔ５−Ｔ１０は、電流供給回路３０及び電流供給回路４０を初期状態に設定する期間に相当し、時刻Ｔ１１−Ｔ１２は、第１のデータと第２のデータの積和演算を行う期間に相当し、時刻Ｔ１３−Ｔ１４は、第１のデータと第３のデータの積和演算を行う期間に相当する。

ここでは代表例として、図３（Ａ）におけるメモリセルＭＣ［ｊ，ｉ］、［０，ｉ］、［ｊ，０］、図６（Ａ）における回路３１［ｊ］、回路３２、図６（Ｂ）における回路４１［ｉ］、回路４２の動作について説明するが、他の回路も同様に動作させることができる。なお、上記の回路と接続された各配線に流れる電流の関係は、図８に示す通りである。

［第１のデータの格納］
まず、時刻Ｔ１−Ｔ２において、配線ＷＷ［ｉ］の電位をハイレベル、配線ＷＷ［０］の電位をローレベル、配線ＷＤ［ｊ］の電位をＶＰＲ−ＶＷ［ｊ，ｉ］、配線ＷＤ［０］の電位をＶＰＲ、配線ＲＷＸ［ｉ］、配線ＲＷＸ［０］、配線ＲＷＹ［ｊ］、配線ＲＷＹ［０］の電位を基準電位とする。これにより、ノードＮ［ｊ，ｉ］の電位がＶＰＲ−ＶＷ［ｊ，ｉ］、ノードＮ［０，ｉ］の電位がＶＰＲとなる。ここで、電位ＶＷ［ｊ，ｉ］は第１のデータに対応するアナログ電位である。

その後、配線ＷＷ［ｉ］の電位をローレベルとする。これにより、ノードＮ［ｊ，ｉ］、［０，ｉ］の電位が保持される。

基準電位としては、接地電位などを用いることができる。また、基準電位として、低電位電源線ＶＳＳの電位と高電位電源線ＶＤＤの電位の間の電位を用いてもよい。

次に、時刻Ｔ３−Ｔ４において、配線ＷＷ［ｉ］の電位をローレベル、配線ＷＷ［０］の電位をハイレベル、配線ＷＤ［ｊ］の電位をＶＰＲ、配線ＲＷＸ［ｉ］、配線ＲＷＸ［０］、配線ＲＷＹ［ｊ］、配線ＲＷＹ［０］の電位を基準電位とする。このとき、配線ＷＤ［０］の電位は任意の電位でよい。これにより、ノードＮ［ｊ，０］の電位がＶＰＲとなる。

その後、配線ＷＷ［０］の電位をローレベルとする。これにより、ノードＮ［ｊ，０］の電位が保持される。

以上の動作により、メモリセルＭＣに第１のデータが格納される。

［電流供給回路の初期化］
次に、時刻Ｔ５−Ｔ１０において、電流供給回路３０及び電流供給回路４０を初期状態に設定する。なお、以下の説明において、時刻Ｔ５−Ｔ１０における電流ＩＸ、電流ＩＹ、電流ＩＣＸ、電流ＩＣＹをそれぞれ、電流ＩＸ０、電流ＩＹ０、電流ＩＣＸ０、電流ＩＣＹ０と表記する。

時刻Ｔ５−Ｔ１０において、ノードＮ［ｊ，ｉ］の電位はＶＰＲ−ＶＷ［ｊ，ｉ］である。よって、配線ＢＸ［ｊ］からメモリセルＭＣ［ｊ，ｉ］に流れる電流ＩＸ０［ｊ，ｉ］は、式（１）で表される。なお、式（１）において、ｋは係数、ＶｔｈはメモリセルＭＣ［ｊ，ｉ］が有するトランジスタＴｒ２の閾値電圧である。

また、時刻Ｔ５−Ｔ１０において、ノードＮ［０，ｉ］の電位はＶＰＲである。よって、配線ＢＸ［０］からメモリセルＭＣ［０，ｉ］に流れる電流ＩＸ０［０，ｉ］は、式（２）で表される。なお、式（２）において、ｋは係数、ＶｔｈはメモリセルＭＣ［０，ｉ］が有するトランジスタＴｒ２の閾値電圧である。

また、トランジスタＴｒ１８のゲートの電位が、回路３２から配線ＢＸ［０］に電流ＩＣＸ０［０］＝Σ_ｉＩＸ０［０，ｉ］（配線ＢＸ［０］からメモリセルＭＣ［０，１］乃至［０，ｉ］に流れる電流の合計値に相当）が供給されるように決定される。ここで、トランジスタＴｒ１７とトランジスタＴｒ１８はカレントミラーを構成しているため、トランジスタＴｒ１７にも電流ＩＣＸ０［０］が流れる。

また、時刻Ｔ５−Ｔ１０において、配線ＢＹ［ｉ］からメモリセルＭＣ［ｊ，ｉ］に流れる電流ＩＹ０［ｊ，ｉ］は、式（３）で表される。なお、式（３）において、ｋは係数、ＶｔｈはメモリセルＭＣ［ｊ，ｉ］が有するトランジスタＴｒ３の閾値電圧である。

また、時刻Ｔ５−Ｔ１０において、配線ＢＹ［０］からメモリセルＭＣ［ｊ，０］に流れる電流ＩＹ０［ｊ，０］は、式（４）で表される。なお、式（４）において、ｋは係数、ＶｔｈはメモリセルＭＣ［ｊ，０］が有するトランジスタＴｒ３の閾値電圧である。

また、トランジスタＴｒ２８のゲートの電位が、回路４２から配線ＢＹ［０］に電流ＩＣＹ０［０］＝Σ_ｊＩＹ０［ｊ，０］（配線ＢＹ［０］からメモリセルＭＣ［１，０］乃至［ｊ，０］に流れる電流の合計値に相当）が供給されるように決定される。ここで、トランジスタＴｒ２７とトランジスタＴｒ２８はカレントミラーを構成しているため、トランジスタＴｒ２７にも電流ＩＣＹ０［０］が流れる。

まず、時刻Ｔ５−Ｔ６において、配線ＸＲＰ、配線ＸＲＭ、配線ＹＲＰ、配線ＹＲＭの電位をハイレベルとする。これにより、容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２の電極の電位が初期化される。その後、配線ＸＲＰ、配線ＸＲＭ、配線ＹＲＰ、配線ＹＲＭの電位をローレベルとする。

次に、時刻Ｔ７−Ｔ８において、配線ＸＳＰ、配線ＹＳＰの電位をハイレベルとする。これにより、トランジスタＴｒ１２、Ｔｒ２２がオン状態となる。このとき、トランジスタＴｒ１１のゲートと配線ＢＸ［ｊ］が導通状態となり、電流源ＸＰは、配線ＢＸ［ｊ］の電位に応じて電流ＩＸＰ［ｊ］を流す電流源として機能する。また、トランジスタＴｒ２１のゲートと配線ＢＹ［ｉ］が導通状態となり、電流源ＹＰは、配線ＢＹ［ｉ］の電位に応じて電流ＩＹＰ［ｉ］を流す電流源として機能する。

具体的には、配線ＢＸ［ｊ］に流れる電流が電流ＩＣＸ０［０］よりも小さい場合、これらの電流の差分に相当する電流ＩＸＰ［ｊ］がトランジスタＴｒ１１に流れるように、トランジスタＴｒ１１のゲートの電位が設定される。また、配線ＢＹ［ｉ］に流れる電流が電流ＩＣＹ０［０］よりも小さい場合、これらの電流の差分に相当する電流ＩＹＰ［ｉ］がトランジスタＴｒ２１に流れるように、トランジスタＴｒ２１のゲートの電位が設定される。

その後、配線ＸＳＰ、配線ＹＳＰの電位をローレベルとする。これにより、トランジスタＴｒ１２、Ｔｒ２２がオフ状態となり、トランジスタＴｒ１１、Ｔｒ２１のゲートの電位が保持される。

次に、時刻Ｔ９−Ｔ１０において、配線ＸＳＭ、配線ＹＳＭの電位をハイレベルとする。これにより、トランジスタＴｒ１５、Ｔｒ２５がオン状態となる。このとき、トランジスタＴｒ１４のゲートと配線ＢＸ［ｊ］が導通状態となり、電流源ＸＭは、配線ＢＸ［ｊ］の電位に応じて電流ＩＸＭ［ｊ］を流す電流源として機能する。また、トランジスタＴｒ２４のゲートと配線ＢＹ［ｉ］が導通状態となり、電流源ＹＭは、配線ＢＹ［ｉ］の電位に応じて電流ＩＹＭ［ｉ］を流す電流源として機能する。

具体的には、配線ＢＸ［ｊ］に流れる電流が電流ＩＣＸ０［０］よりも大きい場合、これらの電流の差分に相当する電流ＩＸＭ［ｊ］がトランジスタＴｒ１４に流れるように、トランジスタＴｒ１４のゲートの電位が設定される。また、配線ＢＹ［ｉ］に流れる電流が電流ＩＣＹ０［０］よりも大きい場合、これらの電流の差分に相当する電流ＩＹＭ［ｉ］がトランジスタＴｒ２４に流れるように、トランジスタＴｒ２４のゲートの電位が設定される。

その後、配線ＸＳＭ、配線ＹＳＭの電位をローレベルとし、トランジスタＴｒ１５、Ｔｒ２５をオフ状態とする。これにより、トランジスタＴｒ１４、Ｔｒ２４のゲートの電位が保持される。

以上のような動作により、電流源ＸＭ、電流源ＸＰは、回路３１［ｊ］から配線ＢＸ［ｊ］に電流ＩＣＸ０［ｊ］が供給されるように設定される。また、電流源ＹＭ、電流源ＹＰは、回路４１［ｉ］から配線ＢＹ［ｉ］に電流ＩＣＹ０［ｉ］が供給されるように設定される。

ここで、トランジスタＴｒ１１、Ｔｒ１４のゲートの電位は、回路３１［ｊ］から配線ＢＸ［ｊ］に供給される電流と、配線ＢＸ［ｊ］からメモリセルＭＣ［ｊ，０］乃至［ｊ，ｉ］に供給される電流の合計値と、が等しくなるように設定される。このとき、電流源ＸＣＳから電流ＩＣＸ０［０］が供給され、電流源ＸＭから電流ＩＸＭ［ｊ］が供給され、電流源ＸＰに電流ＩＸＰ［ｊ］が供給され、メモリセルＭＣ［ｊ，０］乃至［ｊ，ｉ］に電流ＩＸ０［ｊ，０］乃至［ｊ，ｉ］が供給される。そのため、式（５）が成り立つ。

同様に、トランジスタＴｒ２１、Ｔｒ２４のゲートの電位は、回路４１［ｉ］から配線ＢＹ［ｉ］に供給される電流と、配線ＢＹ［ｉ］からメモリセルＭＣ［０，ｉ］乃至［ｊ，ｉ］に供給される電流の合計値が等しくなるように設定される。このとき、電流源ＹＣＳから電流ＩＣＹ０［０］が供給され、電流源ＹＭから電流ＩＹＭ［ｉ］が供給され、電流源ＹＰに電流ＩＹＰ［ｉ］が供給され、メモリセルＭＣ［０，ｉ］乃至［ｊ，ｉ］に電流ＩＹ０［０，ｉ］乃至［ｊ，ｉ］が供給される。そのため、式（６）が成り立つ。

以上の動作により、電流供給回路の初期化が行われる。

［積和演算］
次に、時刻Ｔ１１−Ｔ１４において積和演算を行う。まず、上記の電流供給回路の初期化動作の後、配線ＲＷＸ［ｉ］の電位を基準電位に対して電位ＶＸ［ｉ］だけ高い電位とする（以下、「配線ＲＷＸ［ｉ］の電位を電位ＶＸ［ｉ］とする」などと表現する）場合を考える。ここで、電位ＶＸ［ｉ］は第２のデータに対応するアナログ電位である。配線ＲＷＸ［ｉ］の電位を電位ＶＸ［ｉ］に変化させると、容量素子ＣＸの容量結合により、ノードＮ［ｊ，ｉ］、［０，ｉ］の電位も変化する。また、ここでは配線ＲＷＸ［０］の電位ＶＸ［０］は基準電位とする。

なお、配線ＲＷＸ［ｉ］の電位の変化は、容量素子ＣＸを介してノードＮ［ｊ，ｉ］、［０，ｉ］に反映されるため、実際には、配線ＲＷＸ［ｉ］の電位の変化がそのままノードＮ［ｊ，ｉ］、［０，ｉ］の電位の変化とはならない場合がある。具体的には、ノードＮ［ｊ，ｉ］、［０，ｉ］の電位の変化は、容量素子ＣＸの容量、容量素子ＣＹの容量、トランジスタＴｒ２のゲート容量、トランジスタＴｒ３のゲート容量、及び寄生容量から算出される容量結合係数を、配線ＲＷＸ［ｉ］の電位の変化に乗じることにより求める必要がある。しかしながら、ここでは簡略化のため、配線ＲＷＸ［ｉ］の電位を電位ＶＸ［ｉ］に変化させたときのノードＮ［ｊ，ｉ］、［０，ｉ］の電位の変化（配線ＲＷＸ［ｉ］の電位の変化に上記の容量結合係数を乗じた電位）も、電位ＶＸ［ｉ］と表記する。実際に配線ＲＷＸ［ｉ］に供給する電位は、容量結合係数を考慮して適宜調節すればよい。

配線ＲＷＸ［ｉ］の電位を電位ＶＸ［ｉ］としたときに、配線ＢＸ［ｊ］からメモリセルＭＣ［ｊ，ｉ］に流れる電流ＩＸ［ｊ，ｉ］は、式（７）で表される。なお、式（７）において、ｋは係数、ＶｔｈはメモリセルＭＣ［ｊ，ｉ］が有するトランジスタＴｒ２の閾値電圧である。

また、配線ＢＸ［０］からメモリセルＭＣ［０，ｉ］に流れる電流ＩＸ［０，ｉ］は、式（８）で表される。なお、式（８）において、ｋは係数、ＶｔｈはメモリセルＭＣ［０，ｉ］が有するトランジスタＴｒ２の閾値電圧である。

ここで、回路３２が有するトランジスタＴｒ１８のゲートの電位は、回路３２から配線ＢＸ［０］に電流ＩＣＸ［０］＝Σ_ｉＩＸ［０，ｉ］（配線ＢＸ［０］からメモリセルＭＣ［０，１］乃至［０，ｉ］に流れる電流の合計値に相当）が供給されるように設定される。また、トランジスタＴｒ１７とトランジスタＴｒ１８はカレントミラーを構成しているため、トランジスタＴｒ１７にも電流ＩＣＸ［０］が流れる。

ここで、配線ＢＸ［ｊ］に流れる電流を考えると、電流源ＸＣＳから電流ＩＣＸ［０］が供給され、電流源ＸＭから電流ＩＸＭ［ｊ］が供給され、電流源ＸＰに電流ＩＸＰ［ｊ］が供給され、メモリセルＭＣ［ｊ，０］乃至［ｊ，ｉ］に電流ＩＸ［ｊ，０］乃至［ｊ，ｉ］が供給される。なお、電流ＩＸＭ［ｊ］、電流ＩＸＰ［ｊ］は、時刻Ｔ５−Ｔ１０において設定された電流である。このとき配線ＢＸ［ｊ］には、差分電流ΔＩＸ［ｊ］が流れる（図８参照）。差分電流ΔＩＸ［ｊ］は、回路３１［ｊ］から配線ＢＸ［ｊ］に供給される電流と、配線ＢＸ［ｊ］からメモリセルＭＣ［ｊ，０］乃至［ｊ，ｉ］に供給される電流と、の差分に対応する電流であり、以下の式で表される。

ここで、式（５）の関係より、ΔＩＸ［ｊ］は以下の式で表される。

そして、上記の式に式（１）、式（２）、式（７）、式（８）を適用すると、差分電流ΔＩＸ［ｊ］は、以下の式で表される。

よって、差分電流ΔＩＸ［ｊ］は、以下の式（９）で表される。

ここで、式（９）におけるΣ_ｉ（ＶＷ［ｊ，ｉ］・ＶＸ［ｉ］）は、第１のデータに対応する電位ＶＷと、第２のデータに対応する電位ＶＸと、の積の合計に相当する。そのため、差分電流ΔＩＸ［ｊ］を検出することにより、第１のデータと第２のデータの積和値を得ることができる。このように、半導体装置１０を用いることにより、第１のデータと第２のデータの積和演算を行うことができる。

同様に、配線ＲＷＹ［ｊ］の電位を基準電位に対してＶＹ［ｊ］だけ高い電位とする（以下、「配線ＲＷＹ［ｊ］の電位を電位ＶＹ［ｊ］とする」、などと表現する）場合を考える。ここで、電位ＶＹ［ｊ］は第３のデータに対応するアナログ電位である。配線ＲＷＹ［ｊ］の電位を電位ＶＹ［ｊ］に変化させると、容量素子ＣＹの容量結合により、ノードＮ［ｊ，ｉ］、［ｊ，０］の電位も変化する。また、ここでは配線ＲＷＹ［０］の電位ＶＹ［０］は基準電位とする。このとき配線ＢＹ［ｉ］には、差分電流ΔＩＹ［ｉ］が流れる（図８参照）。差分電流ΔＩＹ［ｉ］は、回路４１［ｉ］から配線ＢＹ［ｉ］に供給される電流と、配線ＢＹ［ｉ］からメモリセルＭＣ［０，ｉ］乃至［ｊ，ｉ］に供給される電流と、の差分に対応する電流であり、式（１０）で表される。

ここで、式（１０）におけるΣ_ｊ（ＶＷ［ｊ，ｉ］・ＶＹ［ｊ］）は、第１のデータに対応する電位ＶＷと、第３のデータに対応する電位ＶＹと、の積の合計に相当する。そのため、差分電流ΔＩＹ［ｉ］を検出することにより、第１のデータと第３のデータの積和値を得ることができる。このように、半導体装置１０を用いることにより、第１のデータと第３のデータの積和演算を行うことができる。

次に、積和演算を行う際の具体的な動作を説明する。まず、時刻Ｔ１１−Ｔ１２において、配線ＲＷＸ［ｉ］の電位を電位ＶＸ［ｉ］、配線ＲＷＹ［ｊ］の電位を基準電位とする。これにより、ノードＮ［ｊ，ｉ］の電位がＶＰＲ−ＶＷ［ｊ，ｉ］＋ＶＸ［ｉ］となり、ノードＮ［０，ｉ］の電位がＶＰＲ＋ＶＸ［ｉ］となる。そして、配線ＢＸ［ｊ］からメモリセルＭＣ［ｊ，ｉ］に電流ＩＸ［ｊ，ｉ］が流れ、配線ＢＸ［０］からメモリセルＭＣ［０，ｉ］に電流ＩＸ［０，ｉ］が流れる（式（７）、（８）参照）。

このとき、配線ＢＸ［ｊ］には、差分電流ΔＩＸ［ｊ］＝２ｋΣ_ｉ（ＶＷ［ｊ，ｉ］・ＶＸ［ｉ］）が流れる。すなわち、メモリセルＭＣ［ｊ，０］乃至［ｊ，ｉ］に格納された第１のデータと、配線ＲＷＸ［０］乃至［ｉ］を介してメモリセルＭＣ［ｊ，０］乃至［ｊ，ｉ］に供給された第２のデータに基づいて積和演算を行った結果に対応する電流が、配線ＢＸ［ｊ］に供給される。このようにして、第１のデータと第２のデータの積和演算が行われる。

その後、配線ＲＷＸ［ｉ］の電位を基準電位に戻し、積和演算を終了する。

次に、時刻Ｔ１３−Ｔ１４において、配線ＲＷＸ［ｉ］の電位を基準電位、配線ＲＷＹ［ｊ］の電位を電位ＶＹ［ｊ］とする。これにより、ノードＮ［ｊ，ｉ］の電位がＶＰＲ−ＶＷ［ｊ，ｉ］＋ＶＹ［ｊ］となり、ノードＮ［ｊ，０］の電位がＶＰＲ＋ＶＹ［ｊ］となる。そして、配線ＢＹ［ｉ］からメモリセルＭＣ［ｊ，ｉ］に電流ＩＹ［ｊ，ｉ］が流れ、配線ＢＹ［０］からメモリセルＭＣ［ｊ，０］に電流ＩＹ［ｊ，０］が流れる。

このとき、配線ＢＹ［ｉ］には、差分電流ΔＩＹ［ｉ］＝２ｋΣ_ｊ（ＶＷ［ｊ，ｉ］・ＶＹ［ｊ］）が流れる。すなわち、メモリセルＭＣ［０，ｉ］乃至［ｊ，ｉ］に格納された第１のデータと、配線ＲＷＹ［０］乃至［ｊ］を介してメモリセルＭＣ［０，ｉ］乃至［ｊ，ｉ］に供給された第３のデータに基づいて積和演算を行った結果に対応する電流が、配線ＢＹ［ｉ］に供給される。このようにして、第１のデータと第３のデータの積和演算が行われる。

上記の動作により、メモリセルＭＣを用いて２種類の積和演算、すなわち、第１のデータと第２のデータの積和演算及び第１のデータと第３のデータの積和演算を行うことができる。

なお、配線ＢＸに出力された差分電流ΔＩＸ、又は配線ＢＹに出力された差分電流ΔＩＹを電圧に変換することにより、２つのアナログデータの積和演算の結果に対応する電圧を得ることができる。図９に、差分電流を電圧に変換する機能を有する回路５０の構成例を示す。

回路５０は、スイッチ５１、オペアンプ５２、抵抗素子５３を有する。抵抗素子５３の代わりに配線抵抗を用いてもよい。オペアンプ５２の反転入力端子は、スイッチ５１を介して配線ＢＸ又は配線ＢＹと接続されている。オペアンプ５２の非反転入力端子は所定の電位が供給される配線と接続されている。オペアンプ５２の出力端子は、抵抗素子５３を介して反転入力端子と接続されている。スイッチ５１をオン状態とすることにより、差分電流ΔＩＸ又は差分電流ΔＩＹに対応する電位が配線ＯＵＴに出力される。

＜駆動回路の構成例＞
次に、半導体装置１０に用いることができる駆動回路の構成例について説明する。セルアレイ２０にアナログ電位を供給する機能を有する駆動回路６０の構成例を、図１０（Ａ）に示す。駆動回路６０は、配線ＷＤに第１のデータに対応するアナログ電位を供給する機能、配線ＲＷＸに第２のデータに対応するアナログ電位を供給する機能、又は、配線ＲＷＹに第３のデータに対応するアナログ電位を供給する機能を有する。駆動回路６０は、デコーダ６１、サンプリング回路６２、アナログバッファ６３を有する。

デコーダ６１は、所定のメモリセルＭＣを選択する機能を有する。具体的には、デコーダ６１は、アドレス信号ＡＤＤＲに従って、所定のメモリセルＭＣと接続された配線ＷＤ、配線ＲＷＸ、又は配線ＲＷＹを選択する機能を有する。

サンプリング回路６２は、選択されたメモリセルＭＣのアナログデータをサンプリングする機能を有する。具体的には、選択されたメモリセルＭＣに応じて、外部からアナログデータを取得し、保持する機能を有する。サンプリング回路６２によってサンプリングされたアナログデータは、アナログバッファ６３を介して配線ＷＤ、配線ＲＷＸ、又は配線ＲＷＹに出力される。

駆動回路６０を用いた半導体装置１０の構成例を、図１０（Ｂ）に示す。図１０（Ｂ）において、駆動回路６０＿１、駆動回路６０＿２、駆動回路６０＿３はそれぞれ、配線ＷＤに第１のデータに対応するアナログ電位を供給する機能を有する駆動回路６０、配線ＲＷＸに第２のデータに対応するアナログ電位を供給する機能を有する駆動回路６０、配線ＲＷＹに第３のデータに対応するアナログ電位を供給する機能を有する駆動回路６０である。駆動回路６０＿１、駆動回路６０＿２、駆動回路６０＿３を設けることにより、配線ＷＤ、配線ＲＷＸ、配線ＲＷＹにそれぞれ第１乃至第３のデータ（アナログデータ）を供給することができる。

また、半導体装置１０は、駆動回路３３、駆動回路４３、駆動回路７０を有する。駆動回路３３は、図６（Ａ）に示す配線ＸＲＰ、配線ＸＳＰ、配線ＸＲＭ、配線ＸＳＭに所定の電位を供給する機能を有する。駆動回路４３は、図６（Ｂ）に示す配線ＹＲＰ、配線ＹＳＰ、配線ＹＲＭ、配線ＹＳＭに所定の電位を供給する機能を有する。駆動回路７０は、配線ＷＷに選択信号を供給する機能を有する。

以上述べた通り、本発明の一態様においては、新規なメモリセルＭＣを用いることにより、アナログデータの積和演算を行うことができる。そのため、演算を行う際のアナログデータをデジタルデータに変換する作業を削減することができ、動作速度の向上を図ることができる。また、本発明の一態様においては、２種類の演算（第１のデータと第２のデータの積の演算と、第１のデータと第３のデータの積の演算）を、図３（Ａ）に示すような比較的単純な構成のメモリセルＭＣを用いて行うことができる。そのため、半導体装置１０の動作速度の向上、又は面積の縮小を図ることができる。

また、本発明の一態様において、メモリセルＭＣ、電流供給回路３０、又は電流供給回路４０にＯＳトランジスタを用いることにより、消費電力の低減、又は演算の精度の向上を図ることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置の変形例について説明する。

＜メモリセルの変形例＞
図１１（Ａ）に、メモリセルＭＣの変形例を示す。図１１（Ａ）に示すメモリセルＭＣは、トランジスタＴｒ４、Ｔｒ５を有する点で図３（Ａ）とは異なる。

トランジスタＴｒ４のゲートは配線ＳＢＸと接続され、ソース又はドレインの一方はトランジスタＴｒ２のソース又はドレインの一方と接続され、ソース又はドレインの他方は配線ＢＸと接続されている。トランジスタＴｒ５のゲートは配線ＳＢＹと接続され、ソース又はドレインの一方はトランジスタＴｒ３のソース又はドレインの一方と接続され、ソース又はドレインの他方は配線ＢＹと接続されている。配線ＳＢＸ及び配線ＳＢＹは、選択信号を伝える機能を有する配線である。

配線ＳＢＸをローレベルとしてトランジスタＴｒ４をオフ状態とすることにより、トランジスタＴｒ２と配線ＢＸを非導通状態とすることができる。また、配線ＳＢＹをローレベルとしてトランジスタＴｒ５をオフ状態とすることにより、トランジスタＴｒ３と配線ＢＹを非導通状態とすることができる。これにより、電流供給回路の初期化又は積和演算を行う以外の期間において、メモリセルＭＣと配線ＢＸ又は配線ＢＹとの間に流れる電流を止めることができ、消費電力を低減することができる。

なお、トランジスタＴｒ４又はトランジスタＴｒ５としてＯＳトランジスタを用いることにより、これらのトランジスタのオフ電流を極めて小さく抑えることができるため、消費電力の低減に有効である。また、トランジスタＴｒ１と、トランジスタＴｒ４又はトランジスタＴｒ５と、にＯＳトランジスタを用いる場合、トランジスタＴｒ４又はトランジスタＴｒ５のチャネル幅Ｗ／チャネル長さＬを、トランジスタＴｒ１のＷ／Ｌよりも大きくすることが好ましい。これにより、トランジスタＴｒ４又はトランジスタＴｒ５の電流駆動能力を向上させることができ、演算の高速化が可能となる。

また、メモリセルＭＣに含まれるトランジスタは、一対のゲートを有していてもよい。一例として、トランジスタＴｒ１が一対のゲートを有する構成を図１１（Ｂ）、（Ｃ）に示す。ここで、トランジスタＴｒ１はＯＳトランジスタである。なお、トランジスタが一対のゲートを有する場合、一方のゲートを第１のゲート、フロントゲート、又は単にゲートとよぶことがあり、他方のゲートを第２のゲート、又はバックゲートとよぶことがある。

図１１（Ｂ）に示すトランジスタＴｒ１はバックゲートを有し、バックゲートはフロントゲートと接続されている。この場合、フロントゲートの電位とバックゲートの電位は等しくなる。

図１１（Ｃ）に示すトランジスタＴｒ１は、バックゲートが配線ＢＧＬと接続されている。配線ＢＧＬは、バックゲートに所定の電位を供給する機能を有する配線である。配線ＢＧＬの電位を制御することにより、トランジスタＴｒ１の閾値電圧を制御することができる。例えば、トランジスタＴｒ１をオン状態とする期間とオフ状態とする期間で配線ＢＧＬの電位を変え、トランジスタＴｒ１の閾値電圧を変えることができる。なお、配線ＢＧＬは同一の行、同一の列、又は全てのメモリセルＭＣにおいて共有することができる。

ここではトランジスタＴｒ１に一対のゲートが設けられた例を示したが、トランジスタＴｒ２乃至Ｔｒ５が一対のゲートを有していてもよい。また、図６に示す各トランジスタが一対のゲートを有していてもよい。

＜電流供給回路の変形例＞
図１２（Ａ）に、回路３１及び回路３２の変形例を示す。図１２（Ａ）に示す回路３１は、電流源ＸＭ、電流源ＸＣＳの構成が図６（Ａ）と異なる。また、図１２（Ａ）に示す回路３２は、図６（Ａ）に示す回路３２と構成が異なる。

図１２（Ａ）に示す電流源ＸＭはトランジスタＴｒ３１を有し、電流源ＸＣＳはトランジスタＴｒ３２を有する。また、回路３２はトランジスタＴｒ３３、トランジスタＴｒ３４を有する。トランジスタＴｒ３３は、定電流源としての機能を有する。

トランジスタＴｒ３１のゲートは、トランジスタＴｒ３１のソース又はドレインの一方、及び配線ＢＸ［ｊ］と接続され、ソース又はドレインの他方は電源線（ここでは高電位電源線ＶＤＤ）と接続されている。トランジスタＴｒ３２のゲートはトランジスタＴｒ３４のゲートと接続され、ソース又はドレインの一方は配線ＢＸ［ｊ］と接続され、ソース又はドレインの他方は電源線（ここでは低電位電源線ＶＳＳ）と接続されている。トランジスタＴｒ３３のゲートは、トランジスタＴｒ３３のソース又はドレインの一方、及び配線ＢＸ［０］と接続され、ソース又はドレインの他方は電源線（ここでは高電位電源線ＶＤＤ）と接続されている。トランジスタＴｒ３４のゲートは、トランジスタＴｒ３４のソース又はドレインの一方、及び配線ＢＸ［０］と接続され、ソース又はドレインの他方は電源線（ここでは低電位電源線ＶＳＳ）と接続されている。

以上のような構成により、回路３１及び回路３２を単極性のトランジスタで実現することができる。

次に、図１２（Ａ）に示す回路３１及び回路３２の動作を説明する。

［電流供給回路の初期化］
定電流源として機能するトランジスタＴｒ３３から配線ＢＸ［０］に電流Ｉｃｘ［０］が供給される。このとき、トランジスタＴｒ３４のゲートの電位は、回路３２から配線ＢＸ［０］に電流ＩＣＸ０［０］＝Σ_ｉＩＸ０［０，ｉ］が供給されるように決定され、トランジスタＴｒ３４には電流Ｉｃｘｍ０が流れる。ここで、トランジスタＴｒ３４のゲートはトランジスタＴｒ３２のゲートと接続されているため、トランジスタＴｒ３２にも電流Ｉｃｘｍ０が流れる。

そして、回路３１［ｊ］においては、定電流源として機能するトランジスタＴｒ３１から配線ＢＸ［ｊ］に電流Ｉｃｘ［ｊ］が供給される。このとき電流源ＸＰは、回路３１［ｊ］から配線ＢＸ［ｊ］に電流ＩＣＸ０［ｊ］＝Σ_ｉＩＸ０［ｊ，ｉ］が供給されるように設定され、トランジスタＴｒ１１には電流ＩＸＰ［ｊ］が流れる。その後、トランジスタＴｒ１２がオフ状態となり、電流源ＸＰは電流ＩＸＰ［ｊ］（吸い込み電流）を流す電流源に設定される。

［積和演算］
定電流源として機能するトランジスタＴｒ３３から配線ＢＸ［０］に電流Ｉｃｘ［０］が供給される。このとき、トランジスタＴｒ３４のゲートの電位は、回路３２から配線ＢＸ［０］に電流ＩＣＸ［０］＝Σ_ｉＩＸ［０，ｉ］が供給されるように決定され、トランジスタＴｒ３４には電流Ｉｃｘｍが流れる。ここで、トランジスタＴｒ３４のゲートはトランジスタＴｒ３２のゲートと接続されているため、トランジスタＴｒ３２にも電流Ｉｃｘｍが流れる。

そして、回路３１［ｊ］においては、定電流源として機能するトランジスタＴｒ３１から配線ＢＸ［ｊ］に電流Ｉｃｘ［ｊ］が供給される。このとき電流源ＸＰは、電流ＩＸＰ［ｊ］（吸い込み電流）を流す電流源に設定されており、配線ＢＸ［ｊ］には式（９）で表される差分電流ΔＩＸ［ｊ］が発生する。この差分電流ΔＩＸ［ｊ］は、第１のデータと第２のデータに積和演算を行った結果に対応する。

以上のように、図１２（Ａ）に示す回路３１及び回路３２を用いて、第１のデータと第２のデータの積和演算を行うことができる。

また、図１２（Ｂ）に、回路４１及び回路４２の変形例を示す。図１２（Ｂ）に示す回路４１［ｉ］は、電流源ＹＭ、電流源ＹＣＳの構成が図６（Ｂ）と異なる。また、図１２（Ｂ）に示す回路４２は、図６（Ｂ）に示す回路４２と構成が異なる。

図１２（Ｂ）に示す電流源ＹＭはトランジスタＴｒ４１を有し、電流源ＹＣＳはトランジスタＴｒ４２を有する。また、回路４２はトランジスタＴｒ４３、トランジスタＴｒ４４を有する。トランジスタＴｒ４３は、定電流源としての機能を有する。図１２（Ｂ）に示す回路４１及び回路４２の構成と機能は図１２（Ａ）と同様であるため、詳細な説明は省略するが、図１２（Ｂ）に示す回路４１及び回路４２を用いて、第１のデータと第３のデータの積和演算を行うことができる。

トランジスタＴｒ３１乃至Ｔｒ３４、Ｔｒ４１乃至Ｔｒ４４としては、実施の形態１で述べた各種のトランジスタを用いることができる。ここで、特にトランジスタＴｒ３１、Ｔｒ３３、Ｔｒ４１、Ｔｒ４３は、図１１（Ｃ）に示すようなバックゲートを有することが好ましい。この場合、配線ＢＧＬの電位を制御することにより、定電流源として機能するトランジスタＴｒ３１、Ｔｒ３３、Ｔｒ４１、Ｔｒ４３から供給される電流の値を制御することができる。

以上のように、本発明の一態様に係るメモリセルＭＣ、電流供給回路３０、及び電流供給回路４０は、様々な構成によって実現することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置の、ニューラルネットワークへの応用例について説明する。

ニューラルネットワークは、神経回路網をモデルにした情報処理システムであり、ニューロンを模した複数のユニット（ニューロン回路）が、シナプスを模したユニットを介して、互いに結合された構成を有する。入力される信号に応じて結合強度を変更することによって学習が行われ、パターン認識や連想記憶などの高速な実行が可能となる。

半導体装置１０を用いたニューラルネットワークの構成例を、図１３、図１４を用いて説明する。図１３（Ａ）に、ニューラルネットワークの構成例を示す。ニューラルネットワーク３００は、複数の階層を有する階層型ニューラルネットワークであり、各階層は複数のニューロン回路（図中、丸印で表す）を有する。ここでは、ニューラルネットワーク３００がＬ層（Ｌは２以上の整数）の階層を有する場合について説明する。図１３（Ａ）には、第（ｐ−１）層、第ｐ層、第（ｐ＋１）層を示している（ｐは２以上Ｌ−１以下の整数）。第（ｐ−１）層は、第１乃至第ａのニューロン回路を有し、第ｐ層は、第１乃至第ｂのニューロン回路を有し、第（ｐ＋１）層は、第１乃至第ｃのニューロン回路を有する（ａ、ｂ、ｃは１以上の整数）。

第ａのニューロン回路と第ｂのニューロン回路に着目すると、第ａのニューロン回路の出力ｚ_ａ ^{（ｐ−１）}は、第ｐ層が有する重み係数がｗ_ｂａ ^（ｐ）である第ｂのニューロン回路に入力される。また、第ｂのニューロン回路と第ｃのニューロン回路に着目すると、第ｂのニューロン回路の出力ｚ_ｂ ^（ｐ）は、第（ｐ＋１）層が有する重み係数がｗ_ｃｂ ^{（ｐ＋１）}である第ｃのニューロン回路に入力される。また、第ｃのニューロン回路の出力をｚ_ｃ ^{（ｐ＋１）}とする。

ここで、第ｐ層が有する第ｂのニューロン回路への入力の総和ｕ_ｂ ^（ｐ）（ネット値）は、式（１１）で表される。

ここで、例えば図２において、メモリセルＭＣ［ｐ，１］乃至［ｐ，ａ］に第ｐ層の重み係数ｗ_ｂ１ ^（ｐ）乃至ｗ_ｂａ ^（ｐ）を第１のデータとして格納し、配線ＲＷＸ［１］乃至［ａ］に第（ｐ−１）層のニューロン回路の出力ｚ_１ ^{（ｐ−１）}乃至ｚ_ａ ^{（ｐ−１）}を第２のデータとして供給すると、第ｐ層が有する第ｂのニューロン回路への入力の総和ｕ_ｂ ^（ｐ）（ネット値）を、配線ＢＸ［ｐ］に流れる差分電流ΔＩＸから得ることができる。従って、半導体装置１０を用いることにより、式（１１）の演算を行うことができる。

また、第ｐ層に含まれる第ｂのニューロン回路の出力ｚ_ｂ ^（ｐ）は、式（１２）で表される。

ここで、ｆ（ｕ_ｂ ^（ｐ））はニューロン回路の出力関数である。出力関数としては、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、式（１２）の演算は、図１４（Ａ）に示す回路３１１によって実現できる。ここで、出力関数はオペアンプの出力特性に対応する。また、式（１２）の演算は、オペアンプの出力端子に所望の出力関数に対応した演算回路を接続することによって実現してもよい。

同様に、第（ｐ＋１）層に含まれる第ｃのニューロン回路への入力の総和ｕ_ｃ ^{（ｐ＋１）}（ネット値）は、式（１３）で表される。

例えば図２において、メモリセルＭＣ［ｐ＋１，１］乃至［ｐ＋１，ｂ］に第（ｐ＋１）層の重み係数ｗ_ｃ１ ^{（ｐ＋１）}乃至ｗ_ｃｂ ^{（ｐ＋１）}を第１のデータとして格納し、配線ＲＷＸ［１］乃至［ｂ］に第ｐ層のニューロン回路の出力ｚ_１ ^（ｐ）乃至ｚ_ｂ ^（ｐ）を第２のデータとして供給すると、第（ｐ＋１）層が有する第ｃのニューロン回路への入力の総和ｕ_ｃ ^{（ｐ＋１）}（ネット値）を、配線ＢＸ［ｐ＋１］に流れる差分電流ΔＩＸから得ることができる。従って、半導体装置１０を用いることにより、式（１３）の演算を行うことができる。

また、第（ｐ＋１）層の第ｃのニューロン回路の出力ｚ_ｃ ^{（ｐ＋１）}は、式（１４）で表される。

ここで、ｆ（ｕ_ｃ ^{（ｐ＋１）}）はニューロン回路の出力関数である。出力関数としては、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、式（１４）の演算は、図１４（Ｂ）に示す回路３１２によって実現できる。ここで、出力関数はオペアンプの出力特性に対応する。また、式（１４）の演算は、オペアンプの出力端子に所望の出力関数に対応した演算回路を接続することによって実現してもよい。

なお、ニューロン回路の出力関数は、全てのニューロン回路で同一でもよいし、異なっていてもよい。また、層ごとに同一でもよいし、異なっていてもよい。

ニューラルネットワークがＬ層の階層から構成されている場合、第１層は入力層、第Ｌ層は出力層であり、第２乃至第（Ｌ−１）層は隠れ層に相当する。

以上のように、半導体装置１０を用いることにより、ニューラルネットワークにおいてニューロン回路の出力の得るための積和演算を行うことができる。

また、半導体装置１０を用いることにより、誤差逆伝播方式による学習を行うことが可能なニューラルネットワークを構築することができる。図１３（Ｂ）は、誤差逆伝播方式による学習を説明する図である。

誤差逆伝播方式は、ニューラルネットワークの出力と教師信号の誤差が小さくなるように、重み係数を変更する方式である。具体的には、出力層の出力ｚ_ｃ ^（Ｌ）と教師信号ｔ_ｃによって定まる誤差エネルギーＥに対して、第ｐ層の重み係数ｗ_ｂａ ^（ｐ）の更新量を∂Ｅ／∂ｗ_ｂａ ^（ｐ）として、重み係数が変更される。ここで、第ｐ層の誤差δ_ｂ ^（ｐ）≡∂Ｅ／∂ｕ_ｂ ^（ｐ）と定義すると、δ_ｂ ^（ｐ）と∂Ｅ／∂ｗ_ｂａ ^（ｐ）はそれぞれ式（１５）、式（１６）で表される。

ここで、ｆ’（ｕ_ｂ ^（ｐ））はニューロン回路の出力関数の導関数である。式（１５）の演算は、図１４（Ｃ）に示す回路３１３によって実現できる。また、式（１６）の演算は、図１４（Ｄ）に示す回路３１４によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。

ここで、例えば図２において、メモリセルＭＣ［１，ｐ＋１］乃至［ｃ，ｐ＋１］に第（ｐ＋１）層の重み係数ｗ_１ｂ ^{（ｐ＋１）}乃至ｗ_ｃｂ ^{（ｐ＋１）}を第１のデータとして格納し、配線ＲＷＹ［１］乃至［ｃ］に第（ｐ＋１）層のニューロン回路の誤差δ_１ ^{（ｐ＋１）}乃至δ_ｃ ^{（ｐ＋１）}を第３のデータとして供給すると、式（１５）におけるΣ_ｃδ_ｃ ^{（ｐ＋１）}・ｗ_ｃｂ ^{（ｐ＋１）}の値を配線ＢＹ［ｐ＋１］に流れる差分電流ΔＩＹから得ることができる。従って、半導体装置１０を用いることにより、式（１５）の演算の一部を行うことができる。

また、第（ｐ＋１）層が出力層（第Ｌ層）である場合、δ_ｃ ^（Ｌ）と∂Ｅ／∂ｗ_ｃｂ ^（Ｌ）はそれぞれ式（１７）、式（１８）で表される。

式（１７）の演算は、図１４（Ｅ）に示す回路３１５によって実現できる。また、式（１８）の演算は、図１４（Ｄ）に示す回路３１４によって実現できる。

以上のように、本発明の一態様に係る半導体装置は、ニューラルネットワークにおける重み付けの演算、重み係数の更新量の演算などに用いることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置を電子部品に適用する例について、図１５を用いて説明する。

上記実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態に示す半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴＰ３）。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴＰ４）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で接続する、ワイヤーボンディングを行う（ステップＳＴＰ５）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴＰ６）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴＰ７）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ８）。そして最終的な検査工程（ステップＳＴＰ９）を経て電子部品が完成する（ステップＳＴＰ１０）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図１５（Ｂ）に示す。図１５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｂ）に示す電子部品５００は、リード５０１及び回路部５０３を示している。図１５（Ｂ）に示す電子部品５００は、例えばプリント基板５０２に実装される。このような電子部品５００が複数組み合わされて、それぞれがプリント基板５０２上で接続されていることで電子機器の内部に搭載することができる。完成した回路基板５０４は、電子機器等の内部に設けられる。

なお、本発明の一態様は、上記の電子部品５００の形状に限定されず、ステップＳＴＰ１において作製された素子基板も含まれる。また、本発明の一態様である素子基板には、ステップＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板には、ステップＳＴＰ３のダイシング工程まで行った素子基板も含まれる。例えば、図１５（Ｃ）に示す半導体ウェハ５１０などが該素子基板に相当する。半導体ウェハ５１０には、そのウェハ５１１の上面に複数の回路部５１２が形成されている。なお、ウェハ５１１の上面において、回路部５１２の無い部分は、スペーシング５１３であり、ダイシング用の領域である。

ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング５１３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。

ダイシング工程を行うことにより、図１５（Ｄ）に示すようなチップ５１０ａを、半導体ウェハ５１０から切り出すことができる。チップ５１０ａは、ウェハ５１１ａと、回路部５１２と、スペーシング５１３ａと、を有する。なお、スペーシング５１３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部５１２の間のスペーシング５１３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。

なお、本発明の一態様の素子基板の形状は、図１５（Ｃ）に図示した半導体ウェハ５１０の形状に限定されない。例えば、図１５（Ｅ）に示す矩形形の半導体ウェハ５２０あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体装置又は電子部品の応用例について説明する。

前述の通り、半導体装置１０は積和演算を行うことができ、ニューラルネットワークにおける演算に利用することができる。ニューラルネットワークは、パターン認識や連想記憶、データマイニングなどを高速に実行できるため、音、音声、画像、又は映像などを認識することが可能な電子機器の実現に有益である。ここでは、上記実施の形態で説明した半導体装置又は電子部品を利用したニューラルネットワークによって構成された、システム及び電子機器について説明する。

図１６（Ａ）に、タブレット型の情報端末の構成例を示す。情報端末７００は、筐体７０１、表示部７０２、操作キー７０３、スピーカ７０４を有する。ここで、表示部７０２には、位置入力装置としての機能を有する表示装置を用いることができる。位置入力装置としての機能は例えば、表示装置にタッチパネルを設ける、表示装置に光電変換素子を有する画素部を設けるなどの方法によって付加することができる。また、操作キー７０３は、情報端末７００を起動する電源スイッチ、情報端末７００のアプリケーションを操作するボタン、音量調整ボタン、又は表示部７０２を点灯、あるいは消灯するスイッチとして用いることができる。

図１６（Ａ）には操作キー７０３を４個示しているが、情報端末７００の有する操作キーの数及び配置は、これに限定されない。また、情報端末７００はマイクロホンを有していてもよい。これにより、例えば、情報端末７００に携帯電話のような通話機能を付することができる。また、情報端末７００はカメラを有していてもよい。また、情報端末７００はフラッシュライト、又は照明として用いることができる発光装置を有していてもよい。

また、情報端末７００は、筐体７０１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有していてもよい。特に、ジャイロセンサ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、情報端末７００の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部７０２の画面表示を、情報端末７００の向きに応じて自動的に切り替えるようにすることができる。

ここで、上記実施の形態で説明した半導体装置又は電子部品を用いることにより、ニューラルネットワークを備えた情報端末７００を構成することができる。そして、当該ニューラルネットワークを用いて、文字・図形認識、音声解読、生体認証などの各種認証を行うことができる。

図１６（Ｂ）に、ニューラルネットワークを用いて各種認証を行う認証システム７１０の構成例を示す。認証システム７１０を情報端末７００に適用することにより、情報端末７００を用いて文字、図形、記号などの認証を行うことができる。認証システム７１０は、検出部７１１、識別部７１２、制御部７１３を有する。

検出部７１１は、外部から入力された情報を検出し、当該情報に対応する信号を生成する機能を有する。検出部７１１として、例えばタッチパネルが設けられた表示部７０２などを用いることができる。表示部７０２に指、又はスタイラスペンなどによって書いた文字、図形、記号などが、検出部７１１で検出される。そして、検出部７１１において生成された信号は、識別部７１２に送信される。

識別部７１２は、検出部７１１から受信した信号を識別し、当該信号がどのような文字、図形、記号に対応するものであるかを識別する機能を有する。例えば識別部７１２は、検出部７１１から受信した信号と、予め記憶された特定のパターンに対応する信号とを比較し、これらの信号が一致するか否かを判別することができる。

なお、識別部７１２における識別は、ニューラルネットワークを用いて行うことがでる。この場合、当該ニューラルネットワークは、上記実施の形態で説明した半導体装置又は電子部品を用いて構成することが好ましい。ニューラルネットワークを用いることにより、図１６（Ａ）に示すように形状が不規則な手書きの文字、図形、記号などのパターンが入力された場合であっても、パターンの認識を正確に行うことができる。識別部７１２において識別された結果は、制御部７１３に送信される。

制御部７１３は、識別部７１２における識別の結果に応じて、情報端末７００の動作を制御する機能を有する。例えば、制御部７１３は、識別の結果を情報端末７００の内部に記憶する動作や、識別の結果を表示部７０２に表示する動作などを行うことができる。

検出部７１１、識別部７１２、制御部７１３は、情報端末７００の内部に設けられていてもよいが、識別部７１２は情報端末７００の外部に設けられていてもよい。この場合、情報端末７００で検出した信号の識別が情報端末７００の外部で行われ、情報端末７００がその識別結果に対応する信号を受信する構成を有する認証システム７１０が構築される。このような通信態様を有する認証システム７１０の一例を、図１６（Ｃ）に示す。

情報端末７００は、検出部７１１、制御部７１３を有する。情報端末７００で検出した信号は、検出部７１１から外部に設けられた識別部７１２に、無線信号７１４などによって送信される。そして、識別部７１２で信号の識別が行われた後、識別結果が無線信号７１４などによって制御部７１３に送信される。このような構成は、識別する信号の情報量が多く、情報端末７００の内部において高速な識別処理が困難な場合などに有効である。

なお、認証システム７１０は、文字、図形、記号の識別以外に適用することもできる。例えば、認証システム７１０を用いて、音声解読を行うこともできる。音声解読を行う認証システム７１０を情報端末７００に適用することにより、音声によって操作することが可能な情報端末７００、音声又は会話を判読して会話録を作成することが可能であり、議事録の作成などに有用な情報端末７００などを構成することができる。

以上のように、本発明の一態様に係るニューラルネットワークを用いた認証システム７１０を、情報端末７００に適用することにより、精度の高い認証を行うことができる。これにより、例えば、数学又は言語などを学ぶための問題集などを表示する情報端末に対して、指、又はスタイラスペンなどで解答を書き込んで、情報端末側で正誤の判定を行うといった学習を行うことができる。また、情報端末７００に音声や会話を判読する機能を付加することによって、外国語の学習を行うこともできる。そのため、ニューラルネットワークを用いた認証システムは、情報端末を教科書などの教材、又はノートなどとして利用する場合に特に適している。

なお、上記の認証システム７１０により、指紋、静脈、虹彩、又は声紋など生体情報の認証を行うこともできる。これにより、情報端末７００に生体認証機能を付加することができる。

なお、上記の認証システム７１０を適用する電子機器は、タブレット型の情報端末に限られない。その他の電子機器の例を、図１７に示す。

図１７（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）７２０は、筐体７２１、表示部７２２、キーボード７２３、ポインティングデバイス７２４を有する。表示部７２２のタッチ操作で、ノート型ＰＣ７２０を操作することができる。

図１７（Ｂ）に示すビデオカメラ７３０は、筐体７３１、表示部７３２、筐体７３３、操作キー７３４、レンズ７３５、接続部７３６を有する。表示部７３２は筐体７３１に設けられ、操作キー７３４およびレンズ７３５は筐体７３３に設けられている。筐体７３１と筐体７３３とは、接続部７３６により接続されており、筐体７３１と筐体７３３間の角度は、接続部７３６により変更が可能である。接続部７３６における筐体７３１と筐体７３３間の角度に従って、表示部７３２の映像を切り替える構成としてもよい。表示部７３２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。

図１７（Ｃ）に示す携帯型遊技機７４０は、筐体７４１、表示部７４２、スピーカ７４３、ＬＥＤランプ７４４、操作キー７４５、接続端子７４６、カメラ７４７、マイクロホン７４８、記録媒体読込部７４９を有する。

前述の認証システムは、図１７（Ａ）乃至（Ｃ）に適用することもできる。また、図１７（Ａ）乃至（Ｃ）における表示部には、位置入力装置としての機能を有する表示装置を設けることができる。

以上の通り、本発明の一態様に係る半導体装置又は電子部品を用いることにより、精度の高い認証を行うことが可能な電子機器を提供することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、実施の形態５で説明した電子機器の表示部などに備えることのできる入出力装置について、説明する。

図１８は、入出力装置に用いることができるタッチパネル２０００ＴＰ１の構成を説明する図である。図１８（Ａ）はタッチパネルの上面図であり、図１８（Ｂ−１）はタッチパネルの入力部の一部を説明する模式図であり、図１８（Ｂ−２）は図１８（Ｂ−１）に示す構成の一部を説明する模式図である。図１８（Ｃ）は、タッチパネルが備える表示部の一部を説明する模式図である。

図１９（Ａ）は図１８（Ｃ）に示すタッチパネルの画素の構成の一部を説明する下面図であり、図１９（Ｂ）は図１９（Ａ）に示す構成の一部を省略して説明する下面図である。

図２０及び図２１はタッチパネルの構成を説明する断面図である。図２０（Ａ）は図１８（Ａ）の太線Ｚ１−Ｚ２、太線Ｚ３−Ｚ４、太線Ｚ５−Ｚ６における断面図であり、図２０（Ｂ）は図２０（Ａ）の一部を説明する図である。

図２１（Ａ）は図１８（Ａ）の太線Ｚ７−Ｚ８、太線Ｚ９−Ｚ１０、太線Ｚ１１−Ｚ１２における断面図であり、図２１（Ｂ）は図２１（Ａ）の一部を説明する図である。

図２２はタッチパネルの画素に用いることができる反射膜の形状を説明する模式図である。

図２３はタッチパネルの入力部の構成を説明するブロック図である。

図２４は、入出力装置が備える画素回路の構成を説明する回路図である。

＜入出力装置の構成例＞
本実施の形態で説明する入出力装置はタッチパネル２０００ＴＰ１を有する（図１８（Ａ）参照）。なお、タッチパネルは表示部及び入力部を備える。

＜表示部の構成例＞
表示部は表示パネルを備え、表示パネルは画素２１００（ｘ，ｙ）を備える（ｘ、ｙは１以上の整数）。

画素２１００（ｘ，ｙ）は、第２の導電膜と、第１の導電膜と、第２の絶縁膜２５０６Ｂと、第１の表示素子２１１０（ｘ，ｙ）と、を備える（図２１（Ａ）参照）。

第２の導電膜は画素回路２２００（ｘ，ｙ）と接続されている。例えば、画素回路２２００（ｘ，ｙ）のスイッチＳＷＴ１に用いるトランジスタのソース電極又はドレイン電極として機能する導電膜２５２２Ｂを、第２の導電膜に用いることができる（図２１（Ａ）及び図２４参照）。

第１の導電膜は、第２の導電膜と重なる領域を備える。例えば、第１の導電膜を、第１の表示素子２１１０（ｘ，ｙ）の第１の電極２１１１（ｘ，ｙ）に用いることができる。

第２の絶縁膜２５０６Ｂは第２の導電膜と第１の導電膜の間に挟まれる領域を備え、第１の導電膜と第２の導電膜の間に挟まれる領域に開口部２６０２Ａを備える。また、第２の絶縁膜２５０６Ｂは、第１の絶縁膜２５０６Ａ及び導電膜２５２４Ａに挟まれる領域を備える。また、第２の絶縁膜２５０６Ｂは、第１の絶縁膜２５０６Ａ及び導電膜２５２４Ａに挟まれる領域に開口部２６０２Ｂを備える。第２の絶縁膜２５０６Ｂは、第１の絶縁膜２５０６Ａ及び導電膜２５２４Ｂに挟まれる領域に開口部２６０２Ｃを備える（図２０（Ａ）及び図２１（Ａ）参照）。

第１の導電膜は、開口部２６０２Ａにおいて第２の導電膜と接続されている。例えば、第１の電極２１１１（ｘ，ｙ）は、導電膜２５２２Ｂと接続されている。ところで、第２の絶縁膜２５０６Ｂに設けられた開口部２６０２Ａにおいて第２の導電膜と接続されている第１の導電膜を、貫通電極ということができる。

第１の表示素子２１１０（ｘ，ｙ）は、第１の導電膜と接続されている。

第１の表示素子２１１０（ｘ，ｙ）は、反射膜及び反射膜が反射する光の強さを制御する機能を備える。例えば、第１の表示素子２１１０（ｘ，ｙ）の反射膜に、第１の電極２１１１（ｘ，ｙ）等を用いることができる。同様に、第１の表示素子２１１０（ｘ，ｙ＋１）の反射膜に、第１の電極２１１１（ｘ，ｙ＋１）等を用いることができ、第１の表示素子２１１０（ｘ，ｙ＋２）の反射膜に、第１の電極２１１１（ｘ，ｙ＋２）等を用いることができる（図２２（Ａ）参照）。なお、後述する図２２（Ｂ）についても、反射膜として、第１の電極２１１１（ｘ，ｙ）、第１の電極２１１１（ｘ＋１，ｙ）、第１の電極２１１１（ｘ＋２，ｙ）を図示している。

第２の表示素子２１２０（ｘ，ｙ）は、第２の絶縁膜２５０６Ｂに向けて光を射出する機能を備える（図２０（Ａ）参照）。

反射膜は、第２の表示素子２１２０（ｘ，ｙ）が射出する光を遮らない領域が形成される形状を備える。

また、本実施の形態で説明する表示パネルの画素２１００（ｘ，ｙ）が備える反射膜は、単数又は複数の開口部２１１１Ｈを備える（図２２参照）。

第２の表示素子２１２０（ｘ，ｙ）は、開口部２１１１Ｈに向けて光を射出する機能を備える。なお、開口部２１１１Ｈは第２の表示素子２１２０（ｘ，ｙ）が射出する光を透過する。

例えば、画素２１００（ｘ，ｙ）に隣接する画素２１００（ｘ，ｙ＋１）の開口部２１１１Ｈは、画素２１００（ｘ，ｙ）の開口部２１１１Ｈを通る行方向（図中に矢印Ｒｏ１で示す方向）に延びる直線上に配設されない（図２２（Ａ）参照）。又は、例えば、画素２１００（ｘ，ｙ）に隣接する画素２１００（ｘ＋１，ｙ）の開口部２１１１Ｈは、画素２１００（ｘ，ｙ）の開口部２１１１Ｈを通る、列方向（図中に矢印Ｃｏ１で示す方向）に延びる直線上に配設されない（図２２（Ｂ）参照）。

例えば、画素２１００（ｘ，ｙ＋２）の開口部２１１１Ｈは、画素２１００（ｘ，ｙ）の開口部２１１１Ｈを通る、行方向に延びる直線上に配設される（図２２（Ａ）参照）。また、画素２１００（ｘ，ｙ＋１）の開口部２１１１Ｈは、画素２１００（ｘ，ｙ）の開口部２１１１Ｈ及び画素２１００（ｘ，ｙ＋２）の開口部２１１１Ｈの間において当該直線と直交する直線上に配設される。

又は、例えば、画素２１００（ｘ＋２，ｙ）の開口部２１１１Ｈは、画素２１００（ｘ，ｙ）の開口部２１１１Ｈを通る、列方向に延びる直線上に配設される（図２２（Ｂ）参照）。また、例えば、画素２１００（ｘ＋１，ｙ）の開口部２１１１Ｈは、画素２１００（ｘ，ｙ）の開口部２１１１Ｈ及び画素２１００（ｘ＋２，ｙ）の開口部２１１１Ｈの間において当該直線と直交する直線上に配設される。

これにより、第２の表示素子に近接する位置に第２の表示素子とは異なる色を表示する第３の表示素子を、容易に配設することができる。その結果、利便性又は信頼性に優れた表示パネルを提供することができる。

なお、例えば、第２の表示素子２１２０（ｘ，ｙ）が射出する光を遮らない領域２１１１Ｅが形成されるように、端部が切除されたような形状を備える材料を、反射膜に用いることができる（図２２（Ｃ）参照）。具体的には、列方向（図中に矢印Ｃｏ１で示す方向）が短くなるように端部が切除された第１の電極２１１１（ｘ，ｙ）を反射膜に用いることができる。なお、図２２（Ｃ）では、第１の電極２１１１（ｘ，ｙ）と同様に、第１の電極２１１１（ｘ，ｙ＋１）も図示している。

これにより、例えば同一の工程を用いて形成することができる画素回路を用いて、第１の表示素子と、第１の表示素子とは異なる方法を用いて表示をする第２の表示素子と、を駆動することができる。具体的には、反射型の表示素子を第１の表示素子に用いて、消費電力を低減することができる。又は、外光が明るい環境下において高いコントラストで画像を良好に表示することができる。又は、光を射出する第２の表示素子を用いて、暗い環境下で画像を良好に表示することができる。また、第２の絶縁膜を用いて、第１の表示素子及び第２の表示素子の間又は第１の表示素子及び画素回路の間における不純物の拡散を抑制することができる。また、制御情報に基づいて制御された電圧を供給される第２の表示素子が射出する光の一部は、第１の表示素子が備える反射膜に遮られない。その結果、利便性又は信頼性に優れた表示装置を提供することができる。

また、本実施の形態で説明する入出力装置の画素が備える第２の表示素子２１２０（ｘ，ｙ）は、第１の表示素子２１１０（ｘ，ｙ）を用いた表示を視認できる範囲の一部において、第２の表示素子２１２０（ｘ，ｙ）を用いた表示を視認できるように配設される。例えば、外光を反射する強度を制御して表示する第１の表示素子２１１０（ｘ，ｙ）に外光が入射し反射する方向を、破線の矢印で図中に示す（図２１（Ａ）参照）。また、第１の表示素子２１１０（ｘ，ｙ）を用いた表示を視認できる範囲の一部に第２の表示素子２１２０（ｘ，ｙ）が光を射出する方向を、実線の矢印で図中に示す（図２０（Ａ）参照）。

これにより、第１の表示素子を用いた表示を視認することができる領域の一部において、第２の表示素子を用いた表示を視認することができる。又は、表示パネルの姿勢等を変えることなく使用者は表示を視認することができる。その結果、利便性又は信頼性に優れた表示パネルを提供することができる。

また、画素回路２２００（ｘ，ｙ）は、信号線Ｓｉｇ１（ｙ）と接続されている。なお、導電膜２５２２Ａは、信号線Ｓｉｇ１（ｙ）と接続されている（図２１（Ａ）及び図２４参照）。また、例えば、第２の導電膜をソース電極又はドレイン電極として機能する導電膜２５２２Ｂに用いたトランジスタを、画素回路２２００（ｘ，ｙ）のスイッチＳＷＴ１に用いることができる。

また、本実施の形態で説明する表示パネルは、第１の絶縁膜２５０６Ａを有する（図２０（Ａ）参照）。

第１の絶縁膜２５０６Ａは、第１の開口部２６０３Ａ、第２の開口部２６０３Ｂ及び開口部２６０３Ｃを備える（図２０（Ａ）又は図２１（Ａ）参照）。

第１の開口部２６０３Ａは、第１の中間膜２５４０Ａ及び第１の電極２１１１（ｘ，ｙ）と重なる領域又は第１の中間膜２５４０Ａ及び第２の絶縁膜２５０６Ｂと重なる領域を備える。

第２の開口部２６０３Ｂは、第２の中間膜２５４０Ｂ及び導電膜２５２４Ａと重なる領域を備える。また、開口部２６０３Ｃは、中間膜２５４０Ｃ及び導電膜２５２４Ｂと重なる領域を備える。

第１の絶縁膜２５０６Ａは、第１の開口部２６０３Ａの周縁に沿って、第１の中間膜２５４０Ａ及び第２の絶縁膜２５０６Ｂの間に挟まれる領域を備え、第１の絶縁膜２５０６Ａは、第２の開口部２６０３Ｂの周縁に沿って、第２の中間膜２５４０Ｂ及び導電膜２５２４Ａの間に挟まれる領域を備える。

また、本実施の形態で説明する表示パネルは、走査線Ｇ２（ｘ）と、配線ＣＳＣＯＭと、第３の導電膜ＡＮＯと、信号線Ｓｉｇ２（ｙ）と、を有する（図２４参照）。

また、本実施の形態で説明する表示パネルの第２の表示素子２１２０（ｘ，ｙ）は、第３の電極２１２１（ｘ，ｙ）と、第４の電極２１２２と、発光性の材料を含む層２１２３（ｙ）と、を備える（図２０（Ａ）参照）。なお、第３の電極２１２１（ｘ，ｙ）は、第３の導電膜ＡＮＯと接続され、第４の電極２１２２は、第４の導電膜ＶＣＯＭ２と接続されている（図２４参照）。

第４の電極２１２２は、第３の電極２１２１（ｘ，ｙ）と重なる領域を備える。

発光性の材料を含む層２１２３（ｙ）は、第３の電極２１２１（ｘ，ｙ）及び第４の電極２１２２の間に挟まれる領域を備える。

第３の電極２１２１（ｘ，ｙ）は、接続部２６０１において、画素回路２２００（ｘ，ｙ）と接続されている。

また、本実施の形態で説明する表示パネルの第１の表示素子２１１０（ｘ，ｙ）は、液晶材料を含む層２１１３と、第１の電極２１１１（ｘ，ｙ）及び第２の電極２１１２と、を備える。第２の電極２１１２は、第１の電極２１１１（ｘ，ｙ）との間に液晶材料の配向を制御する電界が形成されるように配置される（図２１（Ａ）参照）。

また、本実施の形態で説明する表示パネルは、配向膜ＡＦ１及び配向膜ＡＦ２を備える。配向膜ＡＦ２は、配向膜ＡＦ１との間に液晶材料を含む層２１１３を挟むように配設される。

また、本実施の形態で説明する表示パネルは、第１の中間膜２５４０Ａと、第２の中間膜２５４０Ｂと、を有する。

第１の中間膜２５４０Ａは、第２の絶縁膜２５０６Ｂとの間に第１の導電膜を挟む領域を備え、第１の中間膜２５４０Ａは、第１の電極２１１１（ｘ，ｙ）と接する領域を備える。第２の中間膜２５４０Ｂは導電膜２５２４Ａと接する領域を備える。

また、本実施の形態で説明する表示パネルは、遮光膜ＢＭと、絶縁膜２５０７と、機能膜２８０２Ｐと、機能膜２８０２Ｄと、を有する。また、着色膜ＣＦ１及び着色膜ＣＦ２を有する。

遮光膜ＢＭは、第１の表示素子２１１０（ｘ，ｙ）と重なる領域に開口部を備える。着色膜ＣＦ２は、第２の絶縁膜２５０６Ｂ及び第２の表示素子２１２０（ｘ，ｙ）の間に配設され、開口部２１１１Ｈと重なる領域を備える（図２０（Ａ）参照）。

絶縁膜２５０７は、着色膜ＣＦ１と液晶材料を含む層２１１３の間又は遮光膜ＢＭと液晶材料を含む層２１１３の間に挟まれる領域を備える。これにより、着色膜ＣＦ１の厚さに基づく凹凸を平坦にすることができる。又は、遮光膜ＢＭ又は着色膜ＣＦ１等から液晶材料を含む層２１１３への不純物の拡散を、抑制することができる。

機能膜２８０２Ｐは、第１の表示素子２１１０（ｘ，ｙ）と重なる領域を備える。

機能膜２８０２Ｄは、第１の表示素子２１１０（ｘ，ｙ）と重なる領域を備える。機能膜２８０２Ｄは、第１の表示素子２１１０（ｘ，ｙ）との間に基板２８０２を挟むように配設される。これにより、例えば、第１の表示素子２１１０（ｘ，ｙ）が反射する光を拡散することができる。

また、本実施の形態で説明する表示パネルは、基板２８０１と、基板２８０２と、機能層２５８１と、を有する。

基板２８０２は、基板２８０１と重なる領域を備える。

機能層２５８１は、基板２８０１及び基板２８０２の間に挟まれる領域を備える。機能層２５８１は、画素回路２２００（ｘ，ｙ）と、第２の表示素子２１２０（ｘ，ｙ）と、絶縁膜２５０２と、絶縁膜２５０１と、を含む。また、機能層２５８１は、絶縁膜２５０３及び絶縁膜２５０４を含む（図２０（Ａ）及び図２０（Ｂ）参照）。

絶縁膜２５０２は、画素回路２２００（ｘ，ｙ）及び第２の表示素子２１２０（ｘ，ｙ）の間に挟まれる領域を備える。

絶縁膜２５０１は、絶縁膜２５０２及び基板２８０１の間に配設され、第２の表示素子２１２０（ｘ，ｙ）と重なる領域と、に開口部を備える。

第３の電極２１２１（ｘ，ｙ）の周縁に沿って形成される絶縁膜２５０１は、第３の電極２１２１（ｘ，ｙ）及び第４の電極の短絡を防止する。

絶縁膜２５０３は、絶縁膜２５０２及び画素回路２２００（ｘ，ｙ）の間に挟まれる領域を備える。絶縁膜２５０４は、絶縁膜２５０３及び画素回路２２００（ｘ，ｙ）の間に挟まれる領域を備える。

また、本実施の形態で説明する表示パネルは、接合層２８１１と、封止材２８２０と、構造体ＫＢ１と、を有する。

接合層２８１１は、機能層２５８１及び基板２８０１の間に挟まれる領域を備え、機能層２５８１及び基板２８０１を貼り合せる機能を備える。

封止材２８２０は、機能層２５８１及び基板２８０２の間に挟まれる領域を備え、機能層２５８１及び基板２８０２を貼り合わせる機能を備える。

構造体ＫＢ１は、機能層２５８１及び基板２８０２の間に所定の間隙を設ける機能を備える。

また、本実施の形態で説明する表示パネルは、端子２９００Ａ及び端子２９００Ｂを有する。

端子２９００Ａは、導電膜２５２４Ａと、第２の中間膜２５４０Ｂと、を備え、第２の中間膜２５４０Ｂは、導電膜２５２４Ａと接する領域を備える。端子２９００Ａは、例えば信号線Ｓｉｇ１（ｙ）と接続されている。

端子２９００Ａは、導電材料ＡＣＦ１を用いて、フレキシブルプリント基板ＦＰＣ１と接続することができる。

端子２９００Ｂは、導電膜２５２４Ｂと、中間膜２５４０Ｃと、を備え、中間膜２５４０Ｃは、導電膜２５２４Ｂと接する領域を備える。導電膜２５２４Ｂは、例えば配線ＶＣＯＭ１と接続されている。

導電材料ＣＰは、端子２９００Ｂと第２の電極２１１２の間に挟まれ、端子２９００Ｂと第２の電極２１１２を接続する機能を備える。例えば、導電性の粒子を導電材料ＣＰに用いることができる。

また、本実施の形態で説明する表示パネルは、駆動回路ＧＤと、駆動回路ＳＤと、を有する（図１８（Ａ）参照）。

駆動回路ＧＤは、走査線Ｇ１（ｘ）と接続されている。駆動回路ＧＤは、例えばトランジスタＭＤを備える（図２０（Ａ）参照）。具体的には、画素回路２２００（ｘ，ｙ）に含まれるトランジスタと同じ工程で形成することができる半導体膜を含むトランジスタを、トランジスタＭＤに用いることができる。

駆動回路ＳＤは、信号線Ｓｉｇ１（ｙ）と接続されている。駆動回路ＳＤは、例えば端子２９００Ａと接続されている。

＜入力部の構成例＞
入力部は、表示パネルと重なる領域を備える（図１８、図２０（Ａ）又は図２１（Ａ）参照）。

入力部は、基板２８０３と、機能層２５８０と、接合層２８１２と、端子２９０１と、を有する（図２０（Ａ）及び図２１（Ａ）参照）。

また、入力部は、制御線ＣＬ（ｇ）と、検知信号線ＭＬ（ｈ）と、検知素子２１５０（ｇ，ｈ）と、を備える（図１８（Ｂ−２）参照）。

機能層２５８０は、基板２８０２及び基板２８０３の間に挟まれる領域を備える。機能層２５８０は、検知素子２１５０（ｇ，ｈ）と、絶縁膜２５０８と、を備える。

接合層２８１２は、機能層２５８０及び基板２８０２の間に配設され、機能層２５８０及び基板２８０２を貼り合せる機能を備える。

検知素子２１５０（ｇ，ｈ）は、制御線ＣＬ（ｇ）及び検知信号線ＭＬ（ｈ）と接続されている。

制御線ＣＬ（ｇ）は、制御信号を供給する機能を備える。

検知素子２１５０（ｇ，ｈ）は制御信号を供給され、検知素子２１５０（ｇ，ｈ）は制御信号及び表示パネルと重なる領域に近接するものとの距離に基づいて変化する検知信号を供給する機能を備える。

検知信号線ＭＬ（ｈ）は検知信号を供給される機能を備える。

検知素子２１５０（ｇ，ｈ）は、透光性を備える。

検知素子２１５０（ｇ，ｈ）は、電極Ｃ（ｇ）と、電極Ｍ（ｈ）と、を備える。

電極Ｃ（ｇ）は、制御線ＣＬ（ｇ）と接続されている。

電極Ｍ（ｈ）は、検知信号線ＭＬ（ｈ）と接続され、電極Ｍ（ｈ）は、表示パネルと重なる領域に近接するものによって一部が遮られる電界を、電極Ｃ（ｇ）との間に形成するように配置される。

これにより、表示パネルを用いて画像情報を表示しながら、表示パネルと重なる領域に近接するものを検知することができる。

また、本実施の形態で説明する入力部は、基板２８０３と、接合層２８１２と、を備える（図２０（Ａ）又は図２１（Ａ）参照）。

基板２８０３は、基板２８０２との間に検知素子２１５０（ｇ，ｈ）を挟むように配設される。

接合層２８１２は、基板２８０２及び検知素子２１５０（ｇ，ｈ）の間に配設され、基板２８０２及び検知素子２１５０（ｇ，ｈ）を貼り合わせる機能を備える。

機能膜２８０２Ｐは、第１の表示素子２１１０（ｘ，ｙ）との間に検知素子２１５０（ｇ，ｈ）を挟むように配設される。これにより、例えば、検知素子２１５０（ｇ，ｈ）が反射する光の強度を低減することができる。

また、本実施の形態で説明する入力部は、一群の検知素子２１５０（ｇ，１）乃至検知素子２１５０（ｇ，ｑ）と、他の一群の検知素子２１５０（１，ｈ）乃至検知素子２１５０（ｐ，ｈ）と、を有する（図２３参照）。なお、ｇは１以上ｐ以下の整数であり、ｈは１以上ｑ以下の整数であり、ｐ及びｑは１以上の整数である。

一群の検知素子２１５０（ｇ，１）乃至検知素子２１５０（ｇ，ｑ）は、検知素子２１５０（ｇ，ｈ）を含み、行方向（図中に矢印Ｒｏ２で示す方向）に配設される。

また、他の一群の検知素子２１５０（１，ｈ）乃至検知素子２１５０（ｐ，ｈ）は、検知素子２１５０（ｇ，ｈ）を含み、行方向と交差する列方向（図中に矢印Ｃｏ２で示す方向）に配設される。

行方向に配設される一群の検知素子２１５０（ｇ，１）乃至検知素子２１５０（ｇ，ｑ）は、制御線ＣＬ（ｇ）と接続されている、電極Ｃ（ｇ）を含む。

列方向に配設される他の一群の検知素子２１５０（１，ｈ）乃至検知素子２１５０（ｐ，ｈ）は、検知信号線ＭＬ（ｈ）と接続されている、電極Ｍ（ｈ）を含む。

また、本実施の形態で説明するタッチパネルの制御線ＣＬ（ｇ）は、導電膜ＢＲ（ｇ，ｈ）を含む（図２０（Ａ）参照）。導電膜ＢＲ（ｇ，ｈ）は、検知信号線ＭＬ（ｈ）と重なる領域を備える。

絶縁膜２５０８は、検知信号線ＭＬ（ｈ）及び導電膜ＢＲ（ｇ，ｈ）の間に挟まれる領域を備える。これにより、検知信号線ＭＬ（ｈ）及び導電膜ＢＲ（ｇ，ｈ）の短絡を防止することができる。

また、本実施の形態で説明するタッチパネルは、発振回路ＯＳＣ及び検知回路ＤＣを備える（図２３参照）。

発振回路ＯＳＣは、制御線ＣＬ（ｇ）と接続され、制御信号を供給する機能を備える。例えば、矩形波、のこぎり波また三角波等を制御信号に用いることができる。

検知回路ＤＣは、検知信号線ＭＬ（ｈ）と接続され、検知信号線ＭＬ（ｈ）の電位の変化に基づいて検知信号を供給する機能を備える。

以下に、タッチパネルを構成する個々の要素について説明する。なお、これらの構成は明確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合がある。

例えば第１の導電膜を第１の電極２１１１（ｘ，ｙ）に用いることができる。また、第１の導電膜を反射膜に用いることができる。

また、第２の導電膜をトランジスタのソース電極又はドレイン電極の機能を備える導電膜２５２２Ｂに用いることができる。

端子２９０１は、導電材料ＡＣＦ２を用いて、フレキシブルプリント基板ＦＰＣ２と接続することができる。また、端子２９０１は、検知素子２１５０（ｇ，ｈ）と接続されている。

＜画素回路の構成例＞
画素回路の構成例について、図２４を用いて説明する。画素回路２２００（ｘ，ｙ）は、信号線Ｓｉｇ１（ｙ）、信号線Ｓｉｇ２（ｙ）、走査線Ｇ１（ｘ）、走査線Ｇ２（ｘ）、配線ＣＳＣＯＭ及び第３の導電膜ＡＮＯと接続されている。同様に、画素回路２２００（ｘ，ｙ＋１）は、信号線Ｓｉｇ１（ｙ＋１）、信号線Ｓｉｇ２（ｙ＋１）、走査線Ｇ１（ｘ）、走査線Ｇ２（ｘ）、配線ＣＳＣＯＭ及び第３の導電膜ＡＮＯと接続されている。

画素回路２２００（ｘ，ｙ）及び画素回路２２００（ｘ，ｙ＋１）は、それぞれスイッチＳＷＴ１、容量素子Ｃ３１を含む。

画素回路２２００（ｘ，ｙ）及び画素回路２２００（ｘ，ｙ＋１）は、それぞれスイッチＳＷＴ２、トランジスタＭ及び容量素子Ｃ３２を含む。

例えば、走査線Ｇ１（ｘ）と接続されているゲート電極と、信号線Ｓｉｇ１（ｙ）と接続されている第１の電極と、を有するトランジスタを、スイッチＳＷＴ１に用いることができる。

容量素子Ｃ３１は、スイッチＳＷＴ１に用いるトランジスタの第２の電極と接続されている第１の電極と、配線ＣＳＣＯＭと接続されている第２の電極と、を有する。

例えば、走査線Ｇ２（ｘ）と接続されているゲート電極と、信号線Ｓｉｇ２（ｙ）と接続されている第１の電極と、を有するトランジスタを、スイッチＳＷＴ２に用いることができる。

トランジスタＭは、スイッチＳＷＴ２に用いるトランジスタの第２の電極と接続されているゲート電極と、第３の導電膜ＡＮＯと接続されている第１の電極と、を有する。

なお、半導体膜をゲート電極との間に挟むように設けられた導電膜を備えるトランジスタを、トランジスタＭに用いることができる。例えば、トランジスタＭのゲート電極と同じ電位を供給することができる配線と接続されている導電膜を当該導電膜に用いることができる。

容量素子Ｃ３２は、スイッチＳＷＴ２に用いるトランジスタの第２の電極と接続されている第１の電極と、トランジスタＭの第１の電極と接続されている第２の電極と、を有する。

なお、画素回路２２００（ｘ，ｙ）において、第１の表示素子２１１０（ｘ，ｙ）の第１の電極をスイッチＳＷＴ１に用いるトランジスタの第２の電極と接続し、第１の表示素子２１１０（ｘ，ｙ）の第２の電極を配線ＶＣＯＭ１と接続する。これにより、第１の表示素子２１１０（ｘ，ｙ）を駆動することができる。同様に、画素回路２２００（ｘ，ｙ＋１）において、第１の表示素子２１１０（ｘ，ｙ＋１）の第１の電極をスイッチＳＷＴ１に用いるトランジスタの第２の電極と接続し、第１の表示素子２１１０（ｘ，ｙ＋１）の第２の電極を配線ＶＣＯＭ１と接続する。これにより、第１の表示素子２１１０（ｘ，ｙ＋１）を駆動することができる。

また、画素回路２２００（ｘ，ｙ）において、第２の表示素子２１２０（ｘ，ｙ）の第１の電極をトランジスタＭの第２の電極と接続し、第２の表示素子２１２０（ｘ，ｙ）の第２の電極を第４の導電膜ＶＣＯＭ２と接続する。これにより、第２の表示素子２１２０（ｘ，ｙ）を駆動することができる。同様に、画素回路２２００（ｘ，ｙ＋１）において、第２の表示素子２１２０（ｘ，ｙ＋１）の第１の電極をトランジスタＭの第２の電極と接続し、第２の表示素子２１２０（ｘ，ｙ＋１）の第２の電極を第４の導電膜ＶＣＯＭ２と接続する。これにより、第２の表示素子２１２０（ｘ，ｙ＋１）を駆動することができる。

＜トランジスタの構成例＞
スイッチＳＷＴ１、トランジスタＭ、トランジスタＭＤは、ボトムゲート型又はトップゲート型などのトランジスタを用いることができる。

例えば、１４族の元素を含む半導体を半導体膜に用いるトランジスタを利用することができる。具体的には、シリコンを含む半導体を半導体膜に用いることができる。例えば、単結晶シリコン、ポリシリコン、微結晶シリコン又はアモルファスシリコンなどを半導体膜に用いるトランジスタを利用することができる。

例えば、酸化物半導体を半導体膜に用いるトランジスタを利用することができる。具体的には、インジウムを含む酸化物半導体又はインジウムと亜鉛と元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズ）とを含む酸化物半導体を半導体膜に用いることができる。

一例を挙げれば、オフ状態におけるリーク電流が、アモルファスシリコンを半導体膜に用いたトランジスタと比較して小さいトランジスタをスイッチＳＷＴ１、トランジスタＭ又はトランジスタＭＤ等に用いることができる。具体的には、酸化物半導体を半導体膜２５６０に用いたトランジスタをスイッチＳＷＴ１、トランジスタＭ又はトランジスタＭＤ等に用いることができる。

これにより、アモルファスシリコンを半導体膜に用いたトランジスタを利用する画素回路と比較して、画素回路が画像信号を保持することができる時間を長くすることができる。具体的には、フリッカーの発生を抑制しながら、選択信号を３０Ｈｚ未満、好ましくは１Ｈｚ未満より好ましくは一分に一回未満の頻度で供給することができる。その結果、情報処理装置の使用者に蓄積する疲労を低減することができる。また、駆動に伴う消費電力を低減することができる。

スイッチＳＷＴ１に用いることができるトランジスタは、半導体膜２５６０及び半導体膜２５６０と重なる領域を備える導電膜２５２３を備える（図２１（Ｂ）参照）。また、スイッチＳＷＴ１に用いることができるトランジスタは、半導体膜２５６０と接続されている導電膜２５２２Ａ及び導電膜２５２２Ｂを備える。

なお、導電膜２５２３はゲート電極の機能を備え、絶縁膜２５０５はゲート絶縁膜の機能を備える。また、導電膜２５２２Ａはソース電極の機能又はドレイン電極の機能の一方を備え、導電膜２５２２Ｂはソース電極の機能又はドレイン電極の機能の他方を備える。

また、導電膜２５２３との間に半導体膜２５６０を挟むように設けられた導電膜２５２１を備えるトランジスタを、トランジスタＭに用いることができる（図２０（Ｂ）参照）。

上記に示した入出力装置を、実施の形態５で説明した電子機器に適用することによって、視認性、利便性、又は信頼性に優れた電子機器を実現することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置に用いることができるＯＳトランジスタの構成例について説明する。

＜トランジスタの構成例＞
図２５（Ａ）は、トランジスタの構成例を示す上面図である。図２５（Ｂ）は、図２５（Ａ）のＸ１−Ｘ２線断面図であり、図２５（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図２５（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図２５（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２５（Ａ）では、一部の構成要素が省略されている。

本発明の一態様に係る半導体装置は、絶縁層８１２乃至８２０、金属酸化物膜８２１乃至８２４、導電層８５０乃至８５３を有する。トランジスタ８０１は絶縁表面に形成される。図２５では、トランジスタ８０１が絶縁層８１１上に形成される場合を例示している。トランジスタ８０１は絶縁層８１８及び絶縁層８１９で覆われている。

なお、トランジスタ８０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

導電層８５０は、トランジスタ８０１のゲート電極として機能する領域を有する。導電層８５１、導電層８５２は、ソース電極又はドレイン電極として機能する領域を有する。導電層８５３は、バックゲート電極として機能する領域を有する。絶縁層８１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層８１４乃至絶縁層８１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層８１８は層間絶縁層としての機能を有する。絶縁層８１９はバリア層としてとしての機能を有する。

金属酸化物膜８２１乃至８２４をまとめて酸化物層８３０と呼ぶ。図２５（Ｂ）、図２５（Ｃ）に示すように、酸化物層８３０は、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４が順に積層されている領域を有する。また、一対の金属酸化物膜８２３は、それぞれ導電層８５１、導電層８５２上に位置する。トランジスタ８０１がオン状態のとき、チャネル形成領域は酸化物層８３０のうち主に金属酸化物膜８２２に形成される。

金属酸化物膜８２４は、金属酸化物膜８２１乃至８２３、導電層８５１、導電層８５２を覆っている。絶縁層８１７は金属酸化物膜８２３と導電層８５０との間に位置する。導電層８５１、導電層８５２はそれぞれ、金属酸化物膜８２３、金属酸化物膜８２４、絶縁層８１７を介して、導電層８５０と重なる領域を有する。

導電層８５１及び導電層８５２は、金属酸化物膜８２１及び金属酸化物膜８２２を形成するためのハードマスクから作製されている。そのため、導電層８５１及び導電層８５２は、金属酸化物膜８２１および金属酸化物膜８２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜８２１、８２２、導電層８５１、導電層８５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜８２１及び金属酸化物膜８２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層８５１及び導電層８５２を形成する。

絶縁層８１１乃至８１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層８１１乃至８１８はこれらの絶縁材料でなる単層、又は積層して構成される。絶縁層８１１乃至８１８を構成する層は、複数の絶縁材料を含んでいてもよい。

なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。

酸化物層８３０の酸素欠損の増加を抑制するため、絶縁層８１６乃至絶縁層８１８は、酸素を含む絶縁層であることが好ましい。絶縁層８１６乃至絶縁層８１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」ともいう）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層８３０に酸素を供給することで、酸化物層８３０の酸素欠損を補償することができる。トランジスタ８０１の信頼性および電気的特性を向上することができる。

過剰酸素を含む絶縁膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８［分子／ｃｍ^３］以上である膜とする。酸素分子の放出量は、３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることがより好ましい。

過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、^１６Ｏ_２もしくは^１８Ｏ_２などの酸素ガス、亜酸化窒素ガス又はオゾンガスなどを用いることができる。

酸化物層８３０の水素濃度の増加を防ぐために、絶縁層８１２乃至８１９中の水素濃度を低減することが好ましい。特に絶縁層８１３乃至８１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

酸化物層８３０の窒素濃度の増加を防ぐために、絶縁層８１３乃至８１８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満であり、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下であり、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がより好ましい。

上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。

トランジスタ８０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層ともいう）によって酸化物層８３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層８３０から酸素が放出されること、酸化物層８３０に水素が侵入することを抑えることがでる。トランジスタ８０１の信頼性、電気的特性を向上できる。

例えば、絶縁層８１９をバリア層として機能させ、かつ絶縁層８１１、８１２、８１４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。

絶縁層８１１乃至８１８の構成例を記す。この例では、絶縁層８１１、８１２、８１５、８１９は、それぞれ、バリア層として機能する。絶縁層８１６乃至８１８は過剰酸素を含む酸化物層である。絶縁層８１１は窒化シリコンであり、絶縁層８１２は酸化アルミニウムであり、絶縁層８１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層８１４乃至８１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層８１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層８１８は、酸化シリコンである。絶縁層８１９は酸化アルミニウムである。

導電層８５０乃至８５３に用いられる導電材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、又は上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

導電層８５０乃至８５３の構成例を記す。導電層８５０は窒化タンタル、又はタングステン単層である。あるいは、導電層８５０は窒化タンタル、タンタルおよび窒化タンタルでなる積層である。導電層８５１は、窒化タンタル単層、又は窒化タンタルとタングステンとの積層である。導電層８５２の構成は導電層８５１と同じである。導電層８５３は窒化タンタル単層、又は窒化タンタルとタングステンとの積層である。

トランジスタ８０１のオフ電流の低減のために、金属酸化物膜８２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜８２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。

酸化物層８３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜８２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ８０１を実現できる。

金属酸化物膜８２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）である。金属酸化物膜８２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜８２２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物膜８２１、８２３、８２４も、金属酸化物膜８２２と同様の酸化物で形成することができる。特に、金属酸化物膜８２１、８２３、８２４は、それぞれ、Ｇａ酸化物で形成することができる。

金属酸化物膜８２２と金属酸化物膜８２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル形成領域が形成されるために、トランジスタ８０１の閾値電圧が変動してしまう。そのため、金属酸化物膜８２１は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２１の界面には、界面準位が形成されにくくなり、トランジスタ８０１の閾値電圧等の電気的特性のばらつきを低減することができる。

金属酸化物膜８２４は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ８０１の電界効果移動度を高くすることができる。

金属酸化物膜８２１乃至８２４のうち、金属酸化物膜８２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層８１６、８１７から離れている金属酸化物膜８２２にチャネルを形成することができる。

例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、金属酸化物膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。

そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜８２２を形成し、Ｇａ酸化物で金属酸化物膜８２１、８２３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物膜８２１乃至８２３を形成する場合、金属酸化物膜８２２のＩｎの含有率を金属酸化物膜８２１、８２３よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。

例えば、金属酸化物膜８２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、又は４：２：４．１が好ましい。例えば、金属酸化物膜８２１、８２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、又は１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

トランジスタ８０１に安定した電気的特性を付与するには、酸化物層８３０の不純物濃度を低減することが好ましい。金属酸化物中において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。

例えば、酸化物層８３０は、シリコン濃度が２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは、２×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層８３０の炭素濃度も同様である。

酸化物層８３０は、アルカリ金属濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層８３０のアルカリ土類金属の濃度についても同様である。

酸化物層８３０は、窒素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。

酸化物層８３０は、水素濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３未満の、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満の、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満の、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満の領域を有する。

上掲した酸化物層８３０の不純物濃度は、ＳＩＭＳにより得られる値である。

金属酸化物膜８２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ８０１のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜８２２中の酸素欠損を低減することで、トランジスタ８０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜８２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性に有効である。

金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜８２２にチャネル形成領域が設けられるので、金属酸化物膜８２２に水素が含まれていると、トランジスタ８０１はノーマリーオン特性となりやすい。このため、金属酸化物膜８２２中の水素はできる限り低減されていることが好ましい。

図２５は、酸化物層８３０が４層構造の例であるが、これに限定されない。例えば、酸化物層８３０を金属酸化物膜８２１又は金属酸化物膜８２３のない３層構造とすることができる。又は、酸化物層８３０の任意の層の間、酸化物層８３０の上、酸化物層８３０の下のいずれか二箇所以上に、金属酸化物膜８２１乃至８２４と同様の金属酸化物膜を１層又は複数を設けることができる。

図２６を参照して、金属酸化物膜８２１、８２２、８２４の積層によって得られる効果を説明する。図２６は、トランジスタ８０１のチャネル形成領域のエネルギーバンド構造の模式図である。

図２６中、Ｅｃ８１６ｅ、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、Ｅｃ８２４ｅ、Ｅｃ８１７ｅは、それぞれ、絶縁層８１６、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４、絶縁層８１７の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

絶縁層８１６、８１７は絶縁体であるため、Ｅｃ８１６ｅとＥｃ８１７ｅは、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、およびＥｃ８２４ｅよりも真空準位に近い（電子親和力が小さい）。

金属酸化物膜８２２は、金属酸化物膜８２１、８２４よりも電子親和力が大きい。例えば、金属酸化物膜８２２と金属酸化物膜８２１との電子親和力の差、および金属酸化物膜８２２と金属酸化物膜８２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

トランジスタ８０１のゲート電極（導電層８５０）に電圧を印加すると、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４のうち、電子親和力が大きい金属酸化物膜８２２に主にチャネルが形成される。

インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜８２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

また、金属酸化物膜８２１と金属酸化物膜８２２との間には金属酸化物膜８２１と金属酸化物膜８２２の混合領域が存在する場合がある。また、金属酸化物膜８２４と金属酸化物膜８２２との間には金属酸化物膜８２４と金属酸化物膜８２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜８２１、８２２、８２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう）バンド構造となる。

このようなエネルギーバンド構造を有する酸化物層８３０において、電子は主に金属酸化物膜８２２を移動することになる。そのため、金属酸化物膜８２１と絶縁層８１６との界面に、又は、金属酸化物膜８２４と絶縁層８１７との界面に準位が存在したとしても、これらの界面準位により、酸化物層８３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ８０１のオン電流を高くすることができる。

また、図２６に示すように、金属酸化物膜８２１と絶縁層８１６の界面近傍、および金属酸化物膜８２４と絶縁層８１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅが形成され得るものの、金属酸化物膜８２１、８２４があることにより、金属酸化物膜８２２とトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅとを遠ざけることができる。

なお、Ｅｃ８２１ｅとＥｃ８２２ｅとの差が小さい場合、金属酸化物膜８２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ８２６ｅに達することがある。トラップ準位Ｅｔ８２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ８２２ｅとＥｃ８２４ｅとのエネルギー差が小さい場合も同様である。

トランジスタ８０１の閾値電圧の変動が低減され、トランジスタ８０１の電気的特性を良好なものとするため、Ｅｃ８２１ｅとＥｃ８２２ｅとの差、Ｅｃ８２４ｅとＥｃ８２２ｅと差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。

なお、トランジスタ８０１はバックゲート電極を有さない構造とすることもできる。

＜積層構造の例＞
次に、ＯＳトランジスタと他のトランジスタを積層した構造について説明する。ここでは一例として、積層構造をメモリセルＭＣに適用した場合について説明するが、積層構造は上記実施の形態で説明した他の回路に適用することもできる。

図２７に、図３（Ａ）に示すトランジスタＴｒ１と、トランジスタＴｒ２又はＴｒ３と、容量素子ＣＸ又はＣＹと、の積層構造の例を示す。

メモリセルＭＣは、ＣＭＯＳ層８６１、配線層Ｗ_１乃至Ｗ_５、トランジスタ層８６２、配線層Ｗ_６、Ｗ_７の積層で構成されている。

ＣＭＯＳ層８６１には、Ｓｉトランジスタが設けられている。当該Ｓｉトランジスタは、トランジスタＴｒ２又はＴｒ３に対応する。トランジスタＴｒ２又はＴｒ３の活性層は、単結晶シリコンウエハ８６０に設けられている。トランジスタＴｒ２又はＴｒ３のゲートは、配線層Ｗ_１乃至Ｗ_５を介してトランジスタＴｒ１のソース又はドレインの一方、及び容量素子ＣＸ又はＣＹの一方の電極８６５と接続されている。

トランジスタ層８６２には、トランジスタＴｒ１が設けられている。図２７では、トランジスタＴｒ１がトランジスタ８０１（図２５）と同様の構造を有する。なお、本実施の形態では、トランジスタＴｒ１がバックゲート電極を配線層Ｗ_５に有する場合を例示している。また、配線層Ｗ_６には、容量素子ＣＸ又はＣＹが設けられている。

以上のように、ＯＳトランジスタとその他の素子を積層することにより、メモリセルＭＣ又はその他の回路の面積を縮小することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

１０ 半導体装置
２０ セルアレイ
２１ セルアレイ
２２ セルアレイ
２３ セルアレイ
３０ 電流供給回路
３１ 回路
３２ 回路
３３ 駆動回路
４０ 電流供給回路
４１ 回路
４２ 回路
４３ 駆動回路
５０ 回路
５１ スイッチ
５２ オペアンプ
５３ 抵抗素子
６０ 駆動回路
６１ デコーダ
６２ サンプリング回路
６３ アナログバッファ
７０ 駆動回路
３００ ニューラルネットワーク
３１１ 回路
３１２ 回路
３１３ 回路
３１４ 回路
３１５ 回路
５００ 電子部品
５０１ リード
５０２ プリント基板
５０３ 回路部
５０４ 回路基板
５１０ 半導体ウェハ
５１０ａ チップ
５１１ ウェハ
５１１ａ ウェハ
５１２ 回路部
５１３ スペーシング
５１３ａ スペーシング
５２０ 半導体ウェハ
７００ 情報端末
７０１ 筐体
７０２ 表示部
７０３ 操作キー
７０４ スピーカ
７１０ 認証システム
７１１ 検出部
７１２ 識別部
７１３ 制御部
７１４ 無線信号
７２１ 筐体
７２２ 表示部
７２３ キーボード
７２４ ポインティングデバイス
７３０ ビデオカメラ
７３１ 筐体
７３２ 表示部
７３３ 筐体
７３４ 操作キー
７３５ レンズ
７３６ 接続部
７４０ 携帯型遊技機
７４１ 筐体
７４２ 表示部
７４３ スピーカ
７４４ ＬＥＤランプ
７４５ 操作キー
７４６ 接続端子
７４７ カメラ
７４８ マイクロホン
７４９ 記録媒体読込部
８０１ トランジスタ
８１１ 絶縁層
８１２ 絶縁層
８１３ 絶縁層
８１４ 絶縁層
８１５ 絶縁層
８１６ 絶縁層
８１７ 絶縁層
８１８ 絶縁層
８１９ 絶縁層
８２０ 絶縁層
８２１ 金属酸化物膜
８２２ 金属酸化物膜
８２３ 金属酸化物膜
８２４ 金属酸化物膜
８３０ 酸化物層
８５０ 導電層
８５１ 導電層
８５２ 導電層
８５３ 導電層
８６０ 単結晶シリコンウエハ
８６１ ＣＭＯＳ層
８６２ トランジスタ層
８６５ 電極
２０００ＴＰ１ タッチパネル
２１００ 画素
２１１０ 表示素子
２１１１ 電極
２１１１Ｅ 領域
２１１１Ｈ 開口部
２１１２ 電極
２１１３ 層
２１２０ 表示素子
２１２１ 電極
２１２２ 電極
２１２３ 層
２１５０ 検知素子
２２００ 画素回路
２５０１ 絶縁膜
２５０２ 絶縁膜
２５０３ 絶縁膜
２５０４ 絶縁膜
２５０５ 絶縁膜
２５０６Ａ 絶縁膜
２５０６Ｂ 絶縁膜
２５０７ 絶縁膜
２５０８ 絶縁膜
２５２１ 導電膜
２５２２Ａ 導電膜
２５２２Ｂ 導電膜
２５２３ 導電膜
２５２４Ａ 導電膜
２５２４Ｂ 導電膜
２５４０Ａ 中間膜
２５４０Ｂ 中間膜
２５４０Ｃ 中間膜
２５６０ 半導体膜
２５８０ 機能層
２５８１ 機能層
２６０１ 接続部
２６０２Ａ 開口部
２６０２Ｂ 開口部
２６０２Ｃ 開口部
２６０３Ａ 開口部
２６０３Ｂ 開口部
２６０３Ｃ 開口部
２８０１ 基板
２８０２ 基板
２８０２Ｄ 機能膜
２８０２Ｐ 機能膜
２８０３ 基板
２８１１ 接合層
２８１２ 接合層
２８２０ 封止材
２９００Ａ 端子
２９００Ｂ 端子
２９０１ 端子

Claims (7)

1. メモリセルを有し、
   前記メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
   前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲート、前記第３のトランジスタのゲート、前記第１の容量素子の一方の電極、及び前記第２の容量素子の一方の電極と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、第５の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
   前記第１の容量素子の他方の電極は、第６の配線と電気的に接続され、
   前記第２の容量素子の他方の電極は、第７の配線と電気的に接続されている半導体装置。
2. 請求項１において、
   前記メモリセルは、第１の電位を保持する機能を有し、
   前記第６の配線は、前記メモリセルに第２の電位を供給する機能を有し、
   前記第７の配線は、前記メモリセルに第３の電位を供給する機能を有し、
   前記メモリセルと前記第３の配線の間には、前記第１の電位と前記第２の電位の積に対応する第４の電位に応じて、第１の電流が供給され、
   前記メモリセルと前記第５の配線の間には、前記第１の電位と前記第３の電位の積に対応する第５の電位に応じて、第２の電流が供給される半導体装置。
3. 請求項２において、
   前記第１の電位、前記第２の電位、及び前記第３の電位は、アナログ電位である半導体装置。
4. 請求項２または請求項３のいずれか一項において、
   前記メモリセルを複数有し、
   前記複数のメモリセルには、第１のメモリセルと、第２のメモリセルと、第３のメモリセルが含まれ、
   前記第１のメモリセル及び前記第２のメモリセルは、前記第３の配線及び前記第７の配線と電気的に接続され、
   前記第１のメモリセル及び前記第３のメモリセルは、前記第５の配線及び前記第６の配線と電気的に接続され、
   前記第３の配線には、前記第１のメモリセルにおける前記第４の電位と、前記第２のメモリセルにおける前記第４の電位と、の和に対応する第３の電流が供給され、
   前記第５の配線には、前記第１のメモリセルにおける前記第５の電位と、前記第３のメモリセルにおける前記第５の電位と、の和に対応する第４の電流が供給される半導体装置。
5. 請求項１乃至４のいずれか一項において、
   前記第１のトランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。
6. 請求項１乃至５のいずれか一項に記載の半導体装置と、
   表示部、操作キー、スピーカ、マイクロホンのうち少なくとも一つと、を有する電子機器。
7. 請求項１乃至５のいずれか一項に記載の半導体装置を有する識別部を有し、
   前記識別部は、電子機器の検出部において検出された文字、図形、記号、又は音声に対応する信号を受信して、前記信号の識別を行う機能を有し、
   前記識別の結果は、前記識別部から前記電子機器の動作を制御する機能を有する制御部に送信される認証システム。