JP2018018072A - 電子機器 - Google Patents

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Abstract

【課題】消費電力を低減した電子機器を提供する。
【解決手段】表示装置を有する電子機器において、画像データの書き換えを行わない場合、表示装置を駆動するソースドライバ、ゲートドライバ、及び画像処理回路などをパワーゲーティングすることにより、電子機器の消費電力を低減することができる。なお、パワーゲーティングするとき、事前に設定データを記憶装置にセーブする必要があり、この設定データのセーブは、パワーゲーティングを行うことを予測して、行われるのが好ましい。この予測する手段として、ニューラルネットワークによる学習、及び計算を行う。該計算によって、パワーゲーティングするか否かの予測情報を取得して、パワーゲーティングする場合、記憶装置に設定データをセーブするように投機実行する。
【選択図】図１

Description

本発明の一態様は、電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
近年、スマートフォンなどの携帯電話、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）等が有する表示装置において、様々な面で改良が進められている。例えば、解像度を大きくする、色再現性（ＮＴＳＣ比）を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。
また、改良の１つとして、環境の光に応じて、表示装置に映す画像の明るさを自動的に調節する機能を有する表示装置が挙げられる。該表示装置として、例えば、環境の光を反射して画像を映す機能と、発光素子を光らせて画像を映す機能と、を有する表示装置が挙げられる。この構成にすることにより、環境の光が十分に強い場合には、反射光を利用して表示装置に画像を映す表示モード（以下、反射モードという。）とし、又は環境の光が弱い場合には、発光素子を光らせて表示装置に画像を映す表示モード（以下、自発光モードという。）として、表示装置に映す画像の明るさの調節を行うことができる。つまり、該表示装置は、照度計（照度センサという場合もある。）などを用いて環境の光を検知することによって、該光の強さに応じて表示方法を反射モード、自発光モード、又はそれら両方を用いたモードのいずれかを選択して、画像の表示を行うことができる。
ところで、発光素子を光らせて画像を映す機能と、環境の光を反射して画像を映す機能と、を有する表示装置として、例えば、１つの画素に、液晶素子を制御する画素回路と、発光素子を制御する画素回路と、を有する表示装置（以下、ハイブリッド（複合型）表示装置という。）が特許文献１乃至特許文献３に開示されている。
ところで、表示装置に映すための画像処理として、ニューラルネットワークの利用が検討されている。非特許文献１には、ニューラルネットワークによる自己学習機能を備えたチップに関する技術が記載されている。
米国特許出願公開第２００３／０１０７６８８号明細書 国際公開第２００７／０４１１５０号公報 特開２００８−２２５３８１号公報
Ｙｕｔａｋａ Ａｒｉｍａ ｅｔ ａｌ，"Ａ Ｓｅｌｆ−Ｌｅａｒｎｉｎｇ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｃｈｉｐ ｗｉｔｈ １２５ Ｎｅｕｒｏｎｓ ａｎｄ １０Ｋ Ｓｅｌｆ−Ｏｒｇａｎｉｚａｔｉｏｎ Ｓｙｎａｐｓｅｓ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．２６，ＮＯ．４， ＡＰＲＩＬ １９９１， ｐｐ．６０７−６１１
表示装置の表示素子（反射素子、液晶素子、発光素子など）が有する選択トランジスタとして、オフ電流が低い特性を有するトランジスタを用いることにより、該表示素子に、長時間、電荷（画像データ）を保持することができる。これは、選択トランジスタが非導通状態のときのオフ電流が低いため、表示素子からの電荷（画像データ）のリークが起こりにくくなるためである。特に、表示装置が静止画を表示する場合において、表示素子が保持している画像データのリフレッシュの必要が無くなるため、表示品質を保ったまま、消費電力を低減することができる。また、この場合、画像データの書き換えも行う必要が無くなるため、表示装置を駆動するソースドライバ、及びゲートドライバをパワーゲーティングして、表示装置の消費電力を低減することができる。このように、表示装置が静止画を表示しているときに、必要のない回路をパワーゲーティングする駆動方法を、本明細書では、アイドリングストップ駆動（又は、ＩＤＳ駆動）と呼称する。
表示装置のアイドリングストップ駆動は、画像データの更新が無いことを検知し、その検知をトリガとして実行することができる。また、アイドリングストップ駆動を行うタイミングに合わせて、表示装置に備わるソースドライバ、ゲートドライバ、画像の補正回路などをパワーゲーティングすることができる。画像データの更新が無いことを検知する方法として、例えば、表示装置において、１フレームの画像データの表示が終了して、その次のフレームの画像データが送られてこないことをソースドライバなどによって判断する、又は、適当な回路が画像データの更新が無いことを示す制御信号を送信して知らせる、などといった方法が挙げられる。
ところで、表示装置に備わる各回路をパワーゲーティングする場合、パワーゲーティングの事前に、レジスタなどの記憶装置に設定データをセーブする必要がある。データのセーブには、表示装置の各回路を動作する必要があり、換言すると、セーブが完了するまで、表示装置の各回路をパワーゲーティングすることができない。つまり、上述した検知方法によって、画像データの更新が無い事を検知してデータのセーブを行おうとすると、データセーブするまでは表示装置の各回路が動作し続けるため、各回路がパワーゲーティングするまでに必要な時間が長くなる。そのため、各回路のパワーゲーティングの正味の期間が短くなってしまい、表示装置の各回路に対してパワーゲーティングすることによる消費電力の低減効果が、小さくなる場合がある。
本発明の一態様は、新規な電子機器を提供することを課題の一つとする。又は、本発明の一態様は、新規な電子機器の動作方法を提供することを課題の一とする。
又は、本発明の一態様は、表示品質が高い電子機器を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された電子機器を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、情報処理回路と、フレームメモリと、記憶装置と、を有する電子機器であり、フレームメモリは、消費電力モニタを有し、情報処理回路は、第１積和演算回路と、第２積和演算回路と、第１スイッチ回路と、第２スイッチ回路と、を有し、第１積和演算回路は、第１端子を有し、第２積和演算回路は、第２端子を有し、第１スイッチ回路は、第３端子と、第４端子と、を有し、第２スイッチ回路は、第５端子と、第６端子と、を有し、第１端子は、第３端子と電気的に接続され、第２端子は、第５端子と電気的に接続され、第４端子は、第６端子と電気的に接続され、第１スイッチ回路は、第３端子と、第４端子と、の間を導通状態、又は非導通状態にする機能を有し、第２スイッチ回路は、第５端子と、第６端子と、の間を導通状態、又は非導通状態にする機能を有し、フレームメモリは、画像データを保持する機能と、保持した該画像データを書き換える機能と、を有し、消費電力モニタは、フレームメモリに保持した画像データを書き換えた場合に生じる消費電力量を第１データとして取得する機能を有し、情報処理回路は、第１データと、アイドリングストップ駆動の有無を知らせる信号と、を受け取る機能と、第１データと、信号と、に応じて、記憶装置にデータセーブを投機実行するか否かを判定する機能を有することを特徴とする電子機器である。
（２）
又は、本発明の一態様は、情報処理回路と、タッチセンサユニットと、記憶装置と、を有し、情報処理回路は、第１積和演算回路と、第２積和演算回路と、第１スイッチ回路と、第２スイッチ回路と、を有し、第１積和演算回路は、第１端子を有し、第２積和演算回路は、第２端子を有し、第１スイッチ回路は、第３端子と、第４端子と、を有し、第２スイッチ回路は、第５端子と、第６端子と、を有し、第１端子は、第３端子と電気的に接続され、第２端子は、第５端子と電気的に接続され、第４端子は、第６端子と電気的に接続され、第１スイッチ回路は、第３端子と、第４端子と、の間を導通状態、又は非導通状態にする機能を有し、第２スイッチ回路は、第５端子と、第６端子と、の間を導通状態、又は非導通状態にする機能を有し、タッチセンサユニットは、入力された情報に基づく第１データを取得する機能を有し、情報処理回路は、第１データと、アイドリングストップ駆動の有無を知らせる信号と、を受け取る機能と、第１データと、信号と、に応じて、記憶装置にデータセーブを投機実行するか否かを判定する機能を有することを特徴とする電子機器である。
（３）
又は、本発明の一態様は、前記（１）、又は前記（２）において、第１スイッチ回路の構成は、第２スイッチ回路と同じ構成であり、第５端子は、第３端子に相当し、第６端子は、第４端子に相当し、第１スイッチ回路は、回路を有し、回路は、第１トランジスタと、第２トランジスタと、第１容量素子と、を有し、第１トランジスタのソース又はドレインの一方は、第２トランジスタのゲートと電気的に接続され、第１容量素子の１対の電極の一方は、第１トランジスタのソース又はドレインの一方と電気的に接続され、第２トランジスタのソース又はドレインの一方は、第３端子と電気的に接続され、第２トランジスタのソース又はドレインの他方は、第４端子と電気的に接続されることを特徴とする電子機器である。
（４）
又は、本発明の一態様は、前記（３）において、第１トランジスタと、第２トランジスタと、の少なくとも一のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする電子機器である。
（５）
又は、本発明の一態様は、前記（１）乃至（４）のいずれか一において、第２積和演算回路の構成は、第１積和演算回路と同じ構成であり、第１積和演算回路は、第１メモリセルと、第２メモリセルと、オフセット回路と、を有し、第１メモリセルは、オフセット回路と電気的に接続され、第２メモリセルは、オフセット回路と電気的に接続され、第１メモリセルは、第１アナログデータを保持する機能と、第１メモリセルに第１信号を選択信号として印加されたときに、第１アナログデータに応じた第１電流を流す機能と、を有し、第２メモリセルは、参照アナログデータを保持する機能と、第２メモリセルに第１信号が選択信号として印加されたときに、参照アナログデータに応じた第２電流を流す機能と、を有し、オフセット回路は、第１電流と第２電流との差の第３電流を流す機能を有し、第１メモリセルは、第１メモリセルに、第２アナログデータを有する第２信号が選択信号として印加されたときに、第２信号と、第１アナログデータと、に応じた第４電流を流す機能と、を有し、第２メモリセルは、第２メモリセルに第２信号が選択信号として印加されたときに、第２信号と、参照アナログデータと、に応じた第５電流を流す機能と、を有し、第１積和演算回路は、第４電流と第５電流との差から第３電流を差し引いた第６電流を出力する機能を有することを特徴とする電子機器である。
（６）
又は、本発明の一態様は、前記（１）乃至（４）のいずれか一において、オフセット回路を有し、第２積和演算回路の構成は、第１積和演算回路と同じ構成であり、第１積和演算回路は、メモリセルアレイを有し、メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、第１メモリセルは、オフセット回路と電気的に接続され、第２メモリセルは、オフセット回路と電気的に接続され、第１メモリセルは、第１アナログデータにを保持する機能と、第１メモリセルに第１信号が選択信号として印加されたときに、第１アナログデータに応じた第１電流を流す機能と、を有し、第２メモリセルは、参照アナログデータを保持する機能と、第２メモリセルに第１信号が選択信号として印加されたときに、参照アナログデータに応じた第２電流を流す機能と、を有し、オフセット回路は、第１電流と第２電流との差の第３電流を流す機能を有し、第１メモリセルは、第１メモリセルに、第２アナログデータを有する第２信号が選択信号として印加されたときに、第２信号と、第１アナログデータと、に応じた第４電流を流す機能と、を有し、第２メモリセルは、第２メモリセルに、第２信号が選択信号として印加されたときに、第２信号と、参照アナログデータと、に応じた第５電流を流す機能と、を有し、第１積和演算回路は、第４電流と第５電流との差から第３電流を差し引いた第６電流を出力する機能を有することを特徴とする電子機器である。
（７）
又は、本発明の一態様は、情報処理回路と、フレームメモリと、記憶装置と、を有する電子機器であり、フレームメモリは、消費電力モニタを有し、情報処理回路は、第１メモリセルと、第２メモリセルと、オフセット回路と、を有し、第１メモリセルは、第１メモリセルに保持されている第１アナログデータに応じた第１電流を出力する機能を有し、第２メモリセルは、第２メモリセルに保持されている参照アナログデータに応じた第２電流を出力する機能を有し、オフセット回路は、第１電流と第２電流との差の第３電流を出力する機能を有し、第１メモリセルは、第１メモリセルに第２アナログデータを選択信号として印加された場合、第１メモリセルに保持されている第１アナログデータに応じた第４電流を出力する機能を有し、第２メモリセルは、第２メモリセルに第２アナログデータを選択信号として印加された場合、第２メモリセルに保持されている参照アナログデータに応じた第５電流を出力する機能を有し、情報処理回路は、第４電流と第５電流との差から、第３電流を差し引くことで、第１アナログデータと第２アナログデータとの積和に依存した第６電流を出力する機能を有し、フレームメモリは、画像データを保持する機能と、保持した該画像データを書き換える機能と、を有し、消費電力モニタは、フレームメモリに保持した画像データを書き換えた場合に生じる消費電力量を第１データとして取得する機能を有し、情報処理回路は、第１データと、アイドリングストップ駆動の有無を知らせる信号と、を受け取る機能と、第１データと、信号と、第６電流と、に応じて、記憶装置にデータセーブを投機実行するか否かを判定する機能を有することを特徴とする電子機器である。
（８）
又は、本発明の一態様は、情報処理回路と、タッチセンサユニットと、記憶装置と、を有する電子機器であり、情報処理回路は、第１メモリセルと、第２メモリセルと、オフセット回路と、を有し、第１メモリセルは、第１メモリセルに保持されている第１アナログデータに応じた第１電流を出力する機能を有し、第２メモリセルは、第２メモリセルに保持されている参照アナログデータに応じた第２電流を出力する機能を有し、オフセット回路は、第１電流と第２電流との差の第３電流を出力する機能を有し、第１メモリセルは、第１メモリセルに第２アナログデータを選択信号として印加された場合、第１メモリセルに保持されている第１アナログデータに応じた第４電流を出力する機能を有し、第２メモリセルは、第２メモリセルに第２アナログデータを選択信号として印加された場合、第２メモリセルに保持されている参照アナログデータに応じた第５電流を出力する機能を有し、情報処理回路は、第４電流と第５電流との差から、第３電流を差し引くことで、第１アナログデータと第２アナログデータとの積和に依存した第６電流を出力する機能を有し、タッチセンサユニットは、入力された情報に基づく第１データを取得する機能を有し、情報処理回路は、第１データと、アイドリングストップ駆動の有無を知らせる信号と、を受け取る機能と、第１データと、信号と、第６電流と、に応じて、記憶装置にデータセーブを投機実行するか否かを判定する機能を有することを特徴とする電子機器である。
（９）
又は、本発明の一態様は、前記（５）乃至（８）において、第１メモリセルと、第２メモリセルと、オフセット回路と、は、それぞれ第３トランジスタを有し、第３トランジスタは、チャネル形成領域に、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする電子機器である。
（１０）
又は、本発明の一態様は、前記（１）乃至（９）のいずれか一において、記憶装置は、レジスタであることを特徴とする電子機器である。
（１１）
又は、本発明の一態様は、前記（１）乃至（１０）のいずれか一において、第１表示素子と、第２表示素子と、を有し、第１表示素子は、光の反射によって、画像を表示する機能を有し、第２表示素子は、自発光によって、画像を表示する機能を有することを特徴とする電子機器である。
本発明の一態様によって、新規な電子機器を提供することができる。又は、本発明の一態様によって、新規な電子機器の動作方法を提供することができる。
又は、本発明の一態様によって、表示品質が高い電子機器を提供することができる。又は、本発明の一態様によって、消費電力が低減された電子機器を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
コントローラＩＣの構成例を示すブロック図。 コントローラＩＣの構成例を示すブロック図。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 回路の構成例を説明する図。 積和演算回路の一例を示すブロック図。 スイッチ回路の構成例を示す回路図。 スイッチ回路の構成例を示す回路図。 積和演算回路の一例を示すブロック図。 積和演算回路の一例を示すブロック図。 図１１の積和演算回路のオフセット回路の一例を示す回路図。 図１１の積和演算回路のオフセット回路の一例を示す回路図。 図１１の積和演算回路のオフセット回路の一例を示す回路図。 図１１の積和演算回路のオフセット回路の一例を示す回路図。 図１１の積和演算回路のオフセット回路の一例を示す回路図。 図１１の積和演算回路のメモリセルアレイの一例を示す回路図。 図１１の積和演算回路のオフセット回路の一例を示す回路図。 図１１の積和演算回路のメモリセルアレイの一例を示す回路図。 積和演算回路の動作例を示すタイミングチャート。 積和演算回路の動作例を示すタイミングチャート。 積和演算回路の動作例を示すタイミングチャート。 図１１の積和演算回路のオフセット回路の一例を示す回路図。 積和演算回路の動作例を示すタイミングチャート。 積和演算回路の動作例を示すタイミングチャート。 電子機器の動作例を示すフローチャート。 電子機器の動作例を示すフローチャート。 電子機器の動作例を示すフローチャート。 電子機器の動作例を示すフローチャート。 表示装置の構成例を示すブロック図。 タッチセンサユニットの構成例を示す回路図。 表示装置の一例を説明する断面図。 表示装置の一例を説明する断面図。 画素回路の構成例を説明する回路図。 画素回路の構成例を説明する回路図。 画素回路の構成例を説明する回路図。 画素回路の構成例を説明する回路図。 表示装置の一例を説明する断面図。 表示装置の上面図と、画素の上面図。 電子機器の一例を示す斜視図。 電子機器の一例を示す斜視図。 移動体における表示装置の使用例を示す図。
「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ：Ａｕｄｉｏ Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
また、本明細書において、酸化物半導体をＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と表記する場合がある。そのため、チャネル形成領域に酸化物半導体を有するトランジスタをＯＳトランジスタという場合がある。
（実施の形態１）
上述したとおり、表示装置に備わる各回路をパワーゲーティングする場合、レジスタなどの記憶装置に設定データをセーブする必要があるため、表示装置に備わる各回路のパワーゲーティングの開始には、データセーブが完了するまでの時間を要する。そこで、本実施の形態では、データセーブの完了を早めるために、表示装置の各回路をパワーゲーティングすることを先読みして、記憶装置へのデータセーブを事前に投機実行することが可能な、表示装置のコントローラＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｈｉｐ）の構成例を開示する。以下に、ハイブリッド表示装置の表示部を制御し、かつ上述した機能を備えたコントローラＩＣについて、説明する。
＜コントローラＩＣ＞
図１は、コントローラＩＣ１１５の構成例を示すブロック図である。コントローラＩＣ１１５は、インターフェース１５０、フレームメモリ１５１、デコーダ１５２、センサコントローラ１５３、コントローラ１５４、クロック生成回路１５５、画像処理部１６０、メモリ１７０、タイミングコントローラ１７３、レジスタ１７５、ソースドライバ１８０、およびタッチセンサコントローラ１８４を有する。
コントローラＩＣ１１５は、表示ユニット１１０と、タッチセンサユニット１２０と、に電気的に接続されている。表示ユニット１１０は、画素アレイを有し、画素アレイは画素１０を複数有する。画素１０は、反射素子１０ａと、発光素子１０ｂと、を有する。なお、表示ユニット１１０と、タッチセンサユニット１２０と、については実施の形態４にて詳述する。
なお、反射素子１０ａは、反射光を利用して表示装置に画像を映す表示素子であり、液晶素子などを適用することができる。また、発光素子１０ｂは、自発光などによって表示装置に画像を映す表示素子であり、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などを適用することができる。なお、発光素子１０ｂは、有機ＥＬ素子に限定せず、例えば、バックライトを備えた透過型液晶素子、ＬＥＤ、又は量子ドットを利用した表示素子などとしてもよい。本実施の形態では、反射素子１０ａを液晶素子とし、発光素子１０ｂを有機ＥＬ素子として説明する。なお、反射素子１０ａ、及び発光素子１０ｂの詳細については、実施の形態６で説明する。
また、コントローラＩＣ１１５は、センサ１４１と電気的に接続されている。センサ１４１は、複数の種類のセンサを有する。図１において、センサ１４１は、光センサ１４３と、開閉センサ１４４と、を有する。
ソースドライバ１８０は、ソースドライバ１８１、１８２を有する。ソースドライバ１８１は、反射素子１０ａを駆動するためのドライバであり、ソースドライバ１８２は、発光素子１０ｂを駆動するためのドライバである。
コントローラＩＣ１１５とホスト１４０との通信は、インターフェース１５０を介して行われる。ホスト１４０からは、画像データ、各種制御信号等がコントローラＩＣ１１５に送られる。また、コントローラＩＣ１１５からは、タッチセンサコントローラ１８４が取得したタッチ位置などの情報が、ホスト１４０に送られる。また、ホスト１４０の規格、表示ユニット１１０、タッチセンサユニット１２０などの仕様等によって、コントローラＩＣ１１５の構成を、適宜変更することができる。
フレームメモリ１５１は、コントローラＩＣ１１５に入力された画像データを保存するためのメモリである。ホスト１４０から圧縮された画像データが送られる場合、フレームメモリ１５１は、圧縮された画像データを格納することが可能である。デコーダ１５２は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ１５２は処理を行わない。または、デコーダ１５２を、フレームメモリ１５１とインターフェース１５０との間に、配置することもできる。
なお、フレームメモリ１５１は消費電力モニタ１５１ａを有する。消費電力モニタ１５１ａは、フレームメモリ１５１に画像データを保持するときに消費する電力を測定する機能を有する。
画像処理部１６０は、画像データに対して各種画像処理を行う機能を有する。例えば、画像処理部１６０は、ガンマ補正回路１６１と、調光回路１６２と、調色回路１６３と、ＥＬ補正回路１６４と、を有することができる。
ガンマ補正回路１６１は、ガンマ値を補正する機能を有する回路である。ガンマ値とは、入力電圧（又は入力電流）に対する画像の階調の応答特性を示す数値であり、一般的には、ガンマ値が１未満の場合は、表示部には黒が浮いた画像が映され、またガンマ値が１より大きい場合は、表示部には黒が潰れた画像が映される。ガンマ補正回路１６１は、ガンマ値が１となるように、該入力電圧（又は該入力電流）を補正する機能を有する。
ＥＬ補正回路１６４は、ソースドライバ１８２に発光素子１０ｂを流れる電流を検出する電流検出回路を備えている場合、設けられる。ＥＬ補正回路１６４は、ソースドライバ１８２の電流検出回路から送信される信号に基づいて、発光素子１０ｂの輝度を調節する機能をもつ。
画像処理部１６０で処理された画像データは、メモリ１７０を経て、ソースドライバ１８０に出力される。メモリ１７０は、画像データを一時的に格納するためのメモリである。ソースドライバ１８１、１８２は、それぞれ、入力された画像データを処理し、表示ユニット１１０のソース線に書き込む機能を有する。
タイミングコントローラ１７３は、ソースドライバ１８０、タッチセンサコントローラ１８４、表示ユニット１１０が有するゲートドライバで使用するタイミング信号を生成する機能を有する。
タッチセンサコントローラ１８４は、タッチセンサユニット１２０が有するタッチセンサドライバ（以下、「ＴＳドライバ」と呼ぶ。）、センス回路を制御する機能を有する。センス回路で読み出されたタッチ情報を含む信号は、タッチセンサコントローラ１８４で処理され、インターフェース１５０を介して、ホスト１４０に送出される。ホスト１４０は、タッチ情報を反映した画像データを生成し、コントローラＩＣ１１５に送出する。なお、コントローラＩＣ１１５で、画像データにタッチ情報を反映する構成も可能である。
クロック生成回路１５５は、コントローラＩＣ１１５で使用されるクロック信号を生成する機能を有する。コントローラ１５４は、インターフェース１５０を介してホスト１４０から送られる各種制御信号を処理し、コントローラＩＣ１１５内の各種回路を制御する機能を有する。また、コントローラ１５４は、コントローラＩＣ１１５内の各種回路への電源供給を制御する機能を有する。以下、使われていない回路への電源供給を一時的に遮断することを、パワーゲーティングと呼ぶ。
なお、コントローラ１５４は、情報処理回路１５６を有する。情報処理回路１５６は、本発明の一態様の電子機器に備わる回路であり、フレームメモリ１５１の消費電力の情報や利用者が該電子機器に対して行うタッチ操作などに基づいて、該電子機器がＩＤＳ駆動するか否かを予測する機能を有する。情報処理回路１５６は、後述するニューラルネットワークを構成する回路を有する。
なお、情報処理回路１５６は、ニューラルネットワークの回路を構成しているため、複数の積和演算回路１５６ａを有する。また、情報処理回路１５６は、複数のスイッチ回路１５６ｂを有し、複数の積和演算回路１５６ａのそれぞれは、複数のスイッチ回路１５６ｂの各々と電気的に接続されている。複数のスイッチ回路１５６ｂは、バス１５６ｃによって、直列に接続されている。複数のスイッチ回路１５６ｂは、複数の積和演算回路１５６ａの一とバス１５６ｃとを電気的に接続、又は非接続にする機能を有する。この構成にすることによって、積和演算回路の回路規模をプログラマブルに設定することができ、ニューラルネットワークに必要な積和演算処理を小さな回路規模で高速に、かつ低消費電力で処理することができる。なお、この構成については、実施の形態２にて詳述する。
なお、情報処理回路１５６は、図１に示す情報処理回路１５６の構成に限定されない。例えば、情報処理回路１５６は、図２に示すコントローラＩＣ１１５のとおり、単一の積和演算回路１５６ａを有する構成としてもよい。
ニューラルネットワークを用いることにより、フレームメモリ１５１から送られる消費電力の情報を学習データとし、ＩＤＳ駆動に移行したか否かを教師データとして、情報処理回路１５６で学習を行う。その後、フレームメモリ１５１から送られる消費電力の情報を入力データとすることで、ＩＤＳ駆動に移行するか否かを予測する信号を出力することができる。
又は、タッチセンサユニット１２０から送られる利用者のタッチの動作の情報を学習データとし、ＩＤＳ駆動に移行したか否かを教師データとして、情報処理回路１５６で学習を行う。その後、タッチセンサユニット１２０から送られる利用者のタッチの動作の情報を入力データとすることで、ＩＤＳ駆動に移行するか否かを予測する信号を出力することができる。
レジスタ１７５は、コントローラＩＣ１１５の動作に用いられるデータを格納する。レジスタ１７５が格納するデータには、画像処理部１６０が補正処理を行うために使用するパラメータ、タイミングコントローラ１７３が各種タイミング信号の波形生成に用いるパラメータなどがある。レジスタ１７５は、複数のレジスタで構成されるスキャンチェーンレジスタを備える。特に、レジスタ１７５は、不揮発性レジスタを有するのが好ましい。加えて、不揮発性レジスタが有するトランジスタは、オフ電流が低いトランジスタであることが好ましい。オフ電流が低いトランジスタを用いることによって、該トランジスタが非導通状態のときに、該トランジスタのソース−ドレイン間の電流リークを抑えることができる。電流リークを抑えることにより、レジスタが電荷（データ）を保持することができる。なお、該トランジスタは、チャネル形成領域に、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有するＯＳトランジスタであることが好ましい。さらに、該酸化物は、実施の形態９で説明するＣＡＣ−ＯＳであることが好ましい。
センサコントローラ１５３には、光センサ１４３が電気的に接続されている。光センサ１４３は外光１４５を測定し、その測定した光の照度の情報を有する検知信号を生成する機能を有する。センサコントローラ１５３は検知信号を基に、制御信号を生成する。該制御信号は、例えば、コントローラ１５４に出力される。
また、センサコントローラ１５３には、開閉センサ１４４が電気的に接続されており、開閉センサ１４４は、ハイブリッド表示装置が折りたたみ式の形態を有する場合に有効である。ハイブリッド表示装置が折りたたまれて、表示ユニット１１０が使用されなくなったとき、開閉センサ１４４が信号をセンサコントローラ１５３に送信して、コントローラＩＣ内の回路などをパワーゲーティングすることができる。なお、ハイブリッド表示装置が折りたたみ式の形態を有さない場合、ハイブリッド表示装置は、開閉センサ１４４を有さなくてもよい。
また、反射素子１０ａと発光素子１０ｂが同じ画像データを表示する場合、画像処理部１６０は、反射素子１０ａが表示する画像データと、発光素子１０ｂが表示する画像データとを、分けて作成する機能を有する。この場合、光センサ１４３およびセンサコントローラ１５３を用いて測定した、外光１４５の明るさに応じて、反射素子１０ａと発光素子１０ｂの反射強度および発光強度を調整することができる。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。また、当該処理は、調光回路１６２などで行われる。
晴れの日の日中に外で表示ユニット１１０を備えた表示装置を使用する場合、反射素子１０ａのみで十分な輝度が得られるときは、発光素子１０ｂを光らせる必要はない。これは、発光素子１０ｂで表示を行おうとしても、外光の強度に負けて良好な表示が得られないからである。また、夜間や暗所で表示ユニット１１０を備えた表示装置を使用する場合、発光素子１０ｂを光らせて表示を行う。
外光の明るさに応じて、画像処理部１６０は、反射素子１０ａのみで表示を行う画像データを作成、もしくは発光素子１０ｂのみで表示を行う画像データを作成、もしくは反射素子１０ａと発光素子１０ｂを組み合わせて表示を行う画像データを作成することができる。外光の明るい環境においても、外光の暗い環境においても、表示ユニット１１０を備えた表示装置は良好な表示を行うことができる。さらに、外光の明るい環境においては、発光素子１０ｂを光らせない、もしくは発光素子１０ｂの輝度を低くすることで、消費電力を低減することができる。
また、反射素子１０ａの表示に、発光素子１０ｂの表示を組み合わせることで、色調を補正することができる。このような色調補正のためには、光センサ１４３およびセンサコントローラ１５３に、外光１４５の色調を測定する機能を追加すればよい。例えば、夕暮れ時の赤みがかった環境において表示ユニット１１０を備えた表示装置を使用する場合、反射素子１０ａによる表示のみではＢ（青）成分が足りないため、発光素子１０ｂを発光させることで、色調を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。また、当該処理は、調色回路１６３などで行われる。
画像処理部１６０は、表示ユニット１１０の仕様によって、ＲＧＢ−ＲＧＢＷ変換回路など、他の処理回路を有している場合がある。ＲＧＢ−ＲＧＢＷ変換回路とは、ＲＧＢ（赤、緑、青）画像データを、ＲＧＢＷ（赤、緑、青、白）画像データに変換する機能をもつ回路である。すなわち、表示ユニット１１０がＲＧＢＷ４色の画素を有する場合、画像データ内のＷ（白）成分を、Ｗ（白）画素を用いて表示することで、消費電力を低減することができる。なお、表示ユニット１１０がＲＧＢＹの４色の画素を有する場合、例えば、ＲＧＢ−ＲＧＢＹ（赤、緑、青、黄）変換回路を用いることができる。
また、反射素子１０ａと発光素子１０ｂは、異なる画像データを表示することができる。一般に、反射素子として適用できる液晶素子や電子ペーパー等は、動作速度が遅いものが多い（絵を表示するまでに時間を要する。）。そのため、反射素子１０ａに背景となる静止画を表示し、発光素子１０ｂに動きのあるマウスポインタ等を表示することができる。静止画に対しては、ゲートドライバ又はソースドライバの動作を止めて画像の書き換えを停止する駆動（アイドリングストップ駆動、又はＩＤＳ駆動）を行い、動画に対しては、発光素子１０ｂを光らせることで、表示ユニット１１０を備えた表示装置は、なめらかな動画表示と低消費電力を両立することができる。この場合、フレームメモリ１５１には、反射素子１０ａと発光素子１０ｂ、それぞれに表示する画像データを保存する領域を設ければよい。特に、ＩＤＳ駆動を行う場合、反射素子１０ａの選択トランジスタは、オフ電流が低いトランジスタであることが好ましい。加えて、発光素子１０ｂの選択トランジスタも、オフ電流の低いトランジスタであることがより好ましい。オフ電流が低いトランジスタを用いることで、選択トランジスタが非導通状態であるとき、長時間、反射素子１０ａ（加えて発光素子１０ｂ）に保持した電荷（画像データ）を保持することができる。そのため、静止画を表示する際、画像データのリフレッシュを行う必要がなくなるため、消費電力を低くすることができる。
＜＜パワーゲーティング＞＞
コントローラ１５４は、ホスト１４０から送られる画像データに変化がない場合、コントローラＩＣ１１５内の一部回路をパワーゲーティングすることができる。具体的には、一部回路とは、例えば、領域１９０内の回路（フレームメモリ１５１、デコーダ１５２、画像処理部１６０、メモリ１７０、タイミングコントローラ１７３、レジスタ１７５、ソースドライバ１８０）を指す。ホスト１４０から画像データに変化がないことを示す制御信号をコントローラＩＣ１１５に送信し、当該制御信号をコントローラ１５４で検出した場合にパワーゲーティングする構成が可能である。
領域１９０内の回路は、画像データに関する回路と、表示ユニット１１０を駆動するための回路であるため、画像データに変化がない場合は、一時的に領域１９０内の回路を停止することができる。なお、画像データに変化がない場合でも、画素１０に使用されるトランジスタがデータを保持できる時間（アイドリングストップが可能な時間）、および反射素子１０ａとして適用した液晶素子が焼き付き防止のため行う反転駆動の時間を考慮してもよい。
例えば、コントローラ１５４はタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域１９０内の回路への電源供給を再開するタイミングを決定してもよい。なお、フレームメモリ１５１もしくはメモリ１７０に画像データを保存しておき、当該画像データを反転駆動時に表示ユニット１１０に供給する画像データとする構成が可能である。このような構成とすることで、ホスト１４０から画像データを送信することなく反転駆動が実行できる。したがって、ホスト１４０からのデータ送信量を低減でき、コントローラＩＣ１１５の消費電力を低減することができる。
なお、パワーゲーティングすることができる回路として説明した、領域１９０内の回路、センサコントローラ１５３、およびタッチセンサコントローラ１８４等は、この限りではない。コントローラＩＣ１１５の構成、ホスト１４０の規格、表示ユニット１１０、タッチセンサユニット１２０の仕様等によって、様々な組み合わせが考えられる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した情報処理回路１５６が有するニューラルネットワークの回路の構成例について説明する。
ニューラルネットワークとは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。
例えば、本実施の形態で説明する積和演算回路を畳み込み演算の特徴抽出フィルター、若しくは全結合演算回路として用いることによって、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）による予測を行うことができる。なお、特徴抽出フィルターの各重み係数に初期値として乱数を用いて値を設定することができる。
＜階層型ニューラルネットワーク＞
本発明の一態様のハイブリッド表示装置に利用できるニューラルネットワークの種類の一として、階層型ニューラルネットワークについて説明する。
図３は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（ここでのｋは２以上の整数である。）は、ニューロンをＰ個（ここでのＰは１以上の整数である。）有し、第ｋ層は、ニューロンをＱ個（ここでのＱは１以上の整数である。）有し、第（ｋ＋１）層は、ニューロンをＲ個（ここでのＲは１以上の整数である。）有する。
第（ｋ−１）層の第ｐニューロン（ここでのｐは１以上Ｐ以下の整数である。）の出力信号ｚｐ （ｋ−１）と重み係数ｗｑｐ （ｋ）と、の積が第ｋ層の第ｑニューロン（ここでのｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ （ｋ）と重み係数ｗｒｑ （ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ここでのｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ （ｋ＋１）とする。
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和ｕｑ （ｋ）は、次の式で表される。
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ （ｋ）を次の式で定義する。
関数ｆ（ｕｑ （ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、数式（Ｄ１）の積和演算は、後述する積和演算回路７００によって実現できる。なお、数式（Ｄ２）の演算は、例えば、図６（Ａ）に示す回路４１１によって実現できる。
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ここで、図４に示す、全Ｌ層（ここでのＬは３以上の整数とする。）からなる階層型ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数とする。）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、階層型ニューラルネットワークの隠れ層となる。
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号をｚｓ［１］ （１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である。）の出力信号をｚｓ［ｋ］ （ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］ （Ｌ）とする。
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数である。）の出力信号ｚｓ［ｋ−１］ （ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）と、の積ｕｓ［ｋ］ （ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数である。）の出力信号ｚｓ［Ｌ−１］ （Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）と、の積ｕｓ［Ｌ］ （Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、又は教師信号という場合がある。）と異なったときに、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図５は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚｓ［Ｌ］ （Ｌ）を出力されたとする。ここで、出力データｚｓ［Ｌ］ （Ｌ）に対する教師信号をｔｓ［Ｌ］ （Ｌ）としたとき、誤差エネルギーＥは、出力データｚｓ［Ｌ］ （Ｌ）及び教師信号ｔｓ［Ｌ］ （Ｌ）によって表すことができる。
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ［ｋ］ （ｋ）の誤差δｓ［ｋ］ （ｋ）を∂Ｅ／∂ｕｓ［ｋ］ （ｋ）と定義すると、δｓ［ｋ］ （ｋ）及び∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）は、それぞれ次の式で表すことができる。
ｆ’（ｕｓ［ｋ］ （ｋ））は、活性化関数の導関数である。なお、数式（Ｄ３）の演算は、例えば、図６（Ｂ）に示す回路４１３によって実現できる。また、数式（Ｄ４）の演算は、例えば、図６（Ｃ）に示す回路４１４によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
また、例えば、数式（Ｄ３）のΣδｓ［ｋ＋１］ （ｋ＋１）・ｗｓ［ｋ＋１］・ｓ［ｋ］ （ｋ＋１）の部分の演算は、後述する積和演算回路７００によって実現できる。
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δｓ［Ｌ］ （Ｌ）及び∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）は、それぞれ次の式で表すことができる。
数式（Ｄ５）の演算は、図６（Ｄ）に示す回路４１５によって実現できる。また、数式（Ｄ６）の演算は、図６（Ｃ）に示す回路４１４によって実現できる。
つまり、数式（Ｄ１）乃至数式（Ｄ６）により、全てのニューロン回路の誤差δｓ［ｋ］ （ｋ）及びδｓ［Ｌ］ （Ｌ）を求めることができる。なお、重み係数の更新量は、誤差δｓ［ｋ］ （ｋ）、δｓ［Ｌ］ （Ｌ）及び所望のパラメータなどに基づいて、設定される。
以上のように、図６（Ａ）乃至図６（Ｄ）に示す回路、及び後述する積和演算回路７００を用いることによって、教師付き学習を適用した階層型ニューラルネットワークの計算を行うことができる。
＜階層型ニューラルネットワークの構成例１＞
次に、階層型ニューラルネットワークを構成する積和演算回路の例について、説明する。
図７（Ａ）に示す回路ＮＮＣは、列方向にＭ個及び行方向にＮ個のマトリクス状に配置されたＭ×Ｎ個（ここでのＭ、Ｎはそれぞれ１以上の整数である。）の積和演算回路を有する。なお、ｇ行目（ここでのｇは１以上Ｍ以下の整数である。）、ｈ列目（ここでのｈは１以上Ｎ以下の整数である。）に配置されている積和演算回路を、Ｕ［ｇ，ｈ］と記載している。なお、積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［Ｍ，Ｎ］はそれぞれ、列方向にｍ個及び行方向にｎ個のマトリクス状に配置されたｍ×ｎ個（ここでのｍ、ｎはそれぞれ１以上の整数である。）のアナログメモリセルを有する。
積和演算回路Ｕ［ｇ，ｈ］は、後述する積和演算回路７００とすることができる。また、積和演算回路Ｕ［ｇ，ｈ］は、後述するオフセット回路７１０を有さず、積和演算回路Ｕ［ｇ，ｈ］の外部でオフセット回路７１０と電気的に接続される構成にもすることができる。
積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［Ｍ，Ｎ］のそれぞれは、端子ＲＷと、端子ＷＷと、端子ＷＤと、端子Ｂと、を有する。端子ＲＷは、後述する図１１に示すメモリセルアレイ７２０における配線ＲＷ［１］乃至配線ＲＷ［ｍ］と接続されるｍ個の端子である。同様に、端子ＷＷは、メモリセルアレイ７２０における配線ＷＷ［１］乃至配線ＷＷ［ｍ］と接続されるｍ個の端子であり、端子ＷＤは、配線ＷＤ［１］乃至配線ＷＤ［ｎ−１］及び配線ＷＤｒｅｆと接続されるｎ個の端子であり、端子Ｂは、配線Ｂ［１］乃至配線Ｂ［ｎ−１］及び配線Ｂｒｅｆと接続されるｎ個の端子である。
また、回路ＮＮＣは、配線群ＨＲＷ［１］乃至配線群ＨＲＷ［ＭＮ］と、配線群ＨＷＷ［１］乃至配線群ＨＷＷ［Ｍ］と、配線群ＶＢ［１］乃至配線群ＶＢ［ＮＭ］と、配線群ＶＷＤ［１］乃至配線群ＶＷＤ［Ｎ］と、を有している。なお、配線群ＨＲＷ［１］乃至配線群ＨＲＷ［ＭＮ］はそれぞれ、ｍ本の配線であり、配線群ＨＷＷ［１］乃至配線群ＨＷＷ［Ｍ］はそれぞれ、ｍ本の配線であり、配線群ＶＢ［１］乃至配線群ＶＢ［ＮＭ］はそれぞれ、ｎ本の配線であり、配線群ＶＷＤ［１］乃至配線群ＶＷＤ［Ｎ］はそれぞれ、ｎ本の配線である。
回路ＮＮＣは、複数のスイッチ回路ＭＳＷを有する。スイッチ回路ＭＳＷは、端子ＴＶ１と、端子ＴＶ２と、端子ＴＨ１と、端子ＴＨ２と、を有する。なお、端子ＴＶ１と端子ＴＶ２とは、電気的に接続状態となっており、端子ＴＨ１と端子ＴＨ２とは、電気的に接続状態となっている。
スイッチ回路ＭＳＷは、端子ＴＶ１・端子ＴＶ２間と、端子ＴＨ１・端子ＴＨ２間と、を電気的に接続又は非接続のどちらかを選択する機能を有する。つまり、スイッチ回路ＭＳＷは、積和演算回路Ｕ［ｇ，ｈ］の端子と、配線と、を電気的に接続又は非接続のどちらかを選択する機能を有する。また、スイッチ回路ＭＳＷは、電気的に接続又は非接続のどちらかを決めるデータ（本明細書では、コンフィギュレーションデータという場合がある。）を保持する機能を有する。ここで、スイッチ回路ＭＳＷは、端子ＴＶ１・端子ＴＶ２間と、端子ＴＨ１・端子ＴＨ２間と、を電気的に接続又は非接続とするパストランジスタを有し、コンフィギュレーションデータによって、該パストランジスタの導通状態又は非導通状態を制御する構成であることが好ましい。
なお、図７（Ａ）では、積和演算回路Ｕ［１，１］、積和演算回路Ｕ［Ｍ，１］、積和演算回路Ｕ［１，Ｎ］、積和演算回路Ｕ［Ｍ，Ｎ］、配線群ＨＲＷ［１］、配線群ＨＲＷ［Ｎ］、配線群ＨＲＷ［（Ｍ−１）Ｎ＋１］、配線群ＨＲＷ［ＭＮ］、配線群ＨＷＷ［１］、配線群ＨＷＷ［Ｍ］、配線群ＶＢ［１］、配線群ＶＢ［Ｍ］、配線群ＶＢ［（Ｎ−１）Ｍ＋１］、配線群ＶＢ［ＮＭ］、配線群ＶＷＤ［１］、配線群ＶＷＤ［Ｎ］、端子ＲＷ、端子ＷＷ、端子ＷＤ、端子Ｂ、スイッチ回路ＭＳＷ、端子ＴＨ１、端子ＴＨ２、端子ＴＶ１、端子ＴＶ２のみ図示し、他の積和演算回路については省略している。
なお、回路ＮＮＣの構成は、図７（Ａ）に示した構成に限定されない。場合によって、又は、状況に応じて、回路ＮＮＣの構成から回路、配線、素子などを適宜除去してもよい。又は、回路ＮＮＣの構成に別の回路、配線、素子などを適宜追加してもよい。
次に、積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［Ｍ，Ｎ］と、上述した配線と、複数のスイッチ回路ＭＳＷと、の接続構成について説明する。なお、簡易的に説明するため、図７（Ｂ）に示す積和演算回路Ｕ［ｇ，ｈ］に着目して、説明する。また、複数のスイッチ回路ＭＳＷについては、接続される配線ごとに、スイッチ回路ＭＳＷ−ＲＷ、スイッチ回路ＭＳＷ−ＷＷ、スイッチ回路ＭＳＷ−Ｂ、及びスイッチ回路ＭＳＷ−ＷＤと、符号を付して、説明する。
積和演算回路Ｕ［ｇ，ｈ］の端子ＲＷは、Ｎ個のスイッチ回路ＭＳＷ−ＲＷと電気的に接続されている。Ｎ個のスイッチ回路ＭＳＷ−ＲＷのそれぞれは、配線群ＨＲＷ［ｇＮ］乃至配線群ＨＲＷ［（ｇ−１）Ｎ＋１］と電気的に接続されている。
積和演算回路Ｕ［ｇ，ｈ］の端子ＷＷは、スイッチ回路ＭＳＷ−ＷＷと電気的に接続されている。スイッチ回路ＭＳＷ−ＷＷは、配線群ＨＷＷ［ｇ］と電気的に接続されている。
積和演算回路Ｕ［ｇ，ｈ］の端子Ｂは、Ｍ個のスイッチ回路ＭＳＷ−Ｂと電気的に接続されている。Ｍ個のスイッチ回路ＭＳＷ−Ｂのそれぞれは、配線群ＶＢ［（ｈ−１）Ｍ＋１］乃至配線群ＶＢ［ｈＭ］と電気的に接続されている。
積和演算回路Ｕ［ｇ，ｈ］の端子ＷＤは、スイッチ回路ＭＳＷ−ＷＤと電気的に接続されている。スイッチ回路ＭＳＷ−ＷＤは、配線群ＶＷＤ［ｈ］と電気的に接続されている。
＜＜スイッチ回路ＭＳＷの構成例１＞＞
スイッチ回路ＭＳＷの構成の一例を図８に示す。図８に示すスイッチ回路ＭＳＷ１は、一方のｘ本の配線と、他方のｘ本の配線と、を電気的に接続する、又は非接続にする回路である。ｘは、１以上の整数であり、構成する配線の本数によって変更することができる。例えば、スイッチ回路ＭＳＷ−ＲＷ、又はスイッチ回路ＭＳＷ−ＷＷに、スイッチ回路ＭＳＷ１を用いる場合、ｘをｎとして構成すればよい。また、例えば、スイッチ回路ＭＳＷ−Ｂ、及びスイッチ回路ＭＳＷ−ＷＤに、スイッチ回路ＭＳＷ１を用いる場合、ｘをｍとして構成すればよい。
スイッチ回路ＭＳＷ１は、端子ＴＶ１と、端子ＴＶ２と、端子ＴＨ１と、端子ＴＨ２と、を有する。端子ＴＶ１は、端子ＴＶ１［１］乃至端子ＴＶ１［ｘ］を有し、端子ＴＶ２は、端子ＴＶ２［１］乃至端子ＴＶ２［ｘ］を有し、端子ＴＨ１は、端子ＴＨ１［１］乃至端子ＴＨ１［ｘ］を有し、端子ＴＨ２は、端子ＴＨ２［１］乃至端子ＴＨ２［ｘ］を有する。
端子ＴＶ１［ｘ０］（ｘ０は１以上ｘ以下の整数である。）は、端子ＴＶ２［ｘ０］と電気的に接続され、端子ＴＨ１［ｘ０］は、端子ＴＨ２［ｘ０］と電気的に接続されている。なお、図８では、端子ＴＶ１［ｘ０］、端子ＴＶ２［ｘ０］、端子ＴＨ１［ｘ０］、及び端子ＴＨ２［ｘ０］の記載を省略している。
スイッチ回路ＭＳＷ１は、回路ＳＷ［１］乃至回路ＳＷ［ｘ］を有する。回路ＳＷ［１］乃至回路ＳＷ［ｘ］のそれぞれは、トランジスタＴｒ３１と、トランジスタＴｒ３２と、容量素子Ｃ４と、を有する。
ここで、回路ＳＷ［１］乃至回路ＳＷ［ｘ］の内部の構成について、回路ＳＷ［ｘ０］に着目して、説明する。トランジスタＴｒ３１の第１端子は、配線ＳＷＢ［ｘ０］と電気的に接続され、トランジスタＴｒ３１の第２端子は、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＴｒ３１のゲートは、配線ＳＷＷ［ｘ０］と電気的に接続されている。トランジスタＴｒ３２の第１端子は、端子ＴＶ１［ｘ０］及び端子ＴＶ２［ｘ０］と電気的に接続され、トランジスタＴｒ３２の第２端子は、端子ＴＨ１［ｘ０］及び端子ＴＨ２［ｘ０］と電気的に接続され、トランジスタＴｒ３２のゲートは、容量素子Ｃ４の第１端子と電気的に接続されている。容量素子Ｃ４の第２端子は、配線ＶＳＳＬと電気的に接続されている。なお、トランジスタＴｒ３１の第２端子と、容量素子Ｃ４の第１端子と、トランジスタＴｒ３２のゲートと、の接続箇所を、回路ＳＷ［ｘ０］における保持ノードとする。
配線ＳＷＷ［ｘ０］は、回路ＳＷ［ｘ０］に対して、選択信号を供給する配線であり、配線ＳＷＢ［ｘ０］は、回路ＳＷ［ｘ０］にコンフィギュレーションデータを供給するための配線である。配線ＳＷＷ［ｘ０］から高レベル電位を入力することにより、回路ＳＷ［ｘ０］のトランジスタＴｒ３１のゲートに高レベル電位が印加されるため、トランジスタＴｒ３１は導通状態となる。このとき、配線ＳＷＢ［ｘ０］からコンフィギュレーションデータに応じた電位を供給することによって、保持ノードに該電位が書き込まれる。その後、配線ＳＷＷ［ｘ０］から低レベル電位を入力して、トランジスタＴｒ３１を非導通状態にすることによって、該電位を保持することができる。該電位は、トランジスタＴｒ３２のゲートに印加されているため、トランジスタＴｒ３２は、コンフィギュレーションデータに応じて、導通状態又は非導通状態のどちらかに決まる。
なお、図８では、配線ＳＷＷ［１］乃至配線ＳＷＷ［ｘ］と表記しているが、図８の構成に限定しなくてもよい。例えば、配線ＳＷＷ［１］乃至配線ＳＷＷ［ｘ］を一本の配線にまとめることで、回路ＳＷ［１］乃至回路ＳＷ［ｘ］を一括に選択することができる。これにより、回路ＳＷ［１］乃至回路ＳＷ［ｘ］に対して、同時にコンフィギュレーションデータを書き込むことができる。
また、図８では、配線ＳＷＢ［１］乃至配線ＳＷＢ［ｘ］と表記しているが、図８の構成に限定しなくてもよい。例えば、配線ＳＷＢ［１］乃至配線ＳＷＢ［ｘ］を一本の配線にまとめることで、スイッチ回路ＭＳＷ１の回路面積を低減することができる。この場合、配線ＳＷＷ［１］乃至配線ＳＷＷ［ｘ］によって、回路ＳＷ［１］乃至回路ＳＷ［ｘ］を順次選択していき、選択されたときに所定のコンフィギュレーションデータを書き込む動作を行えばよい。
なお、図８のスイッチ回路ＭＳＷ１では、回路ＳＷ［１］、回路ＳＷ［ｘ］、配線ＳＷＷ［１］、配線ＳＷＷ［ｘ］、配線ＳＷＢ［１］、配線ＳＷＢ［ｘ］、配線ＶＳＳＬ、端子ＴＶ１、端子ＴＶ１［１］、端子ＴＶ１［ｘ］、端子ＴＶ２、端子ＴＶ２［１］、端子ＴＶ２［ｘ］、端子ＴＨ１、端子ＴＨ１［１］、端子ＴＨ１［ｘ］、端子ＴＨ２、端子ＴＨ２［１］、端子ＴＨ２［ｘ］、トランジスタＴｒ３１、トランジスタＴｒ３２、容量素子Ｃ４のみ図示しており、それ以外の配線、回路、素子、及びこれらの符号については省略している。
＜＜スイッチ回路ＭＳＷの構成例２＞＞
スイッチ回路ＭＳＷの構成について、図８とは別の一例を図９に示す。図９に示すスイッチ回路ＭＳＷ２は、スイッチ回路ＭＳＷ１と同様に、一方のｘ本の配線と、他方のｘ本の配線と、を電気的に接続する、又は非接続にする回路である。ｘは構成する配線の本数によって変更することができる。
スイッチ回路ＭＳＷ２は、端子ＴＶ１と、端子ＴＶ２と、端子ＴＨ１と、端子ＴＨ２と、を有する。端子ＴＶ１は、端子ＴＶ１［１］乃至端子ＴＶ１［ｘ］を有し、端子ＴＶ２は、端子ＴＶ２［１］乃至端子ＴＶ２［ｘ］を有し、端子ＴＨ１は、端子ＴＨ１［１］乃至端子ＴＨ１［ｘ］を有し、端子ＴＨ２は、端子ＴＨ２［１］乃至端子ＴＨ２［ｘ］を有する。
端子ＴＶ１［ｘ０］は、端子ＴＶ２［ｘ０］と電気的に接続され、端子ＴＨ１［ｘ０］は、端子ＴＨ２［ｘ０］と電気的に接続されている。なお、図９では、端子ＴＶ１［ｘ０］、端子ＴＶ２［ｘ０］、端子ＴＨ１［ｘ０］、及び端子ＴＨ２［ｘ０］の記載を省略している。
スイッチ回路ＭＳＷ２は、トランジスタＴｒ４１と、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］と、容量素子Ｃ５と、を有する。
ここで、スイッチ回路ＭＳＷ２の内部の構成について、説明する。トランジスタＴｒ４１の第１端子は、配線ＳＷＢと電気的に接続され、トランジスタＴｒ４１の第２端子は、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のそれぞれのゲートと電気的に接続され、トランジスタＴｒ４１のゲートは、配線ＳＷＷと電気的に接続されている。トランジスタＴｒ４２［ｘ０］の第１端子は、端子ＴＶ１［ｘ０］及び端子ＴＶ２［ｘ０］と電気的に接続され、トランジスタＴｒ４２［ｘ０］の第２端子は、端子ＴＨ１［ｘ０］及び端子ＴＨ２［ｘ０］と電気的に接続されている。容量素子Ｃ５の第１端子は、トランジスタＴｒ４１の第２端子と電気的に接続され、容量素子Ｃ５の第１端子は、配線ＶＳＳＬと電気的に接続されている。なお、トランジスタＴｒ４１の第２端子と、容量素子Ｃ４の第１端子と、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のゲートと、の接続箇所を、スイッチ回路ＭＳＷ２における保持ノードとする。
配線ＳＷＷは、スイッチ回路ＭＳＷ２のトランジスタＴｒ４１のゲートに電位を与える配線であり、配線ＳＷＢは、スイッチ回路ＭＳＷ２にコンフィギュレーションデータを供給するための配線である。配線ＳＷＷから高レベル電位を入力することにより、トランジスタＴｒ４１のゲートに高レベル電位が印加されるため、トランジスタＴｒ４１は導通状態となる。このとき、配線ＳＷＢからコンフィギュレーションデータに応じた電位を供給することによって、保持ノードに該電位が書き込まれる。その後、配線ＳＷＷから低レベル電位を入力して、トランジスタＴｒ４１を非導通状態にすることによって、該電位を保持することができる。該電位は、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のそれぞれのゲートに印加されているため、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のそれぞれは、コンフィギュレーションデータに応じて、導通状態又は非導通状態のどちらか同時に決まる。
なお、図９のスイッチ回路ＭＳＷ２では、配線ＳＷＷ、配線ＳＷＢ、配線ＶＳＳＬ、端子ＴＶ１、端子ＴＶ１［１］、端子ＴＶ１［ｘ］、端子ＴＶ２、端子ＴＶ２［１］、端子ＴＶ２［ｘ］、端子ＴＨ１、端子ＴＨ１［１］、端子ＴＨ１［ｘ］、端子ＴＨ２、端子ＴＨ２［１］、端子ＴＨ２［ｘ］、トランジスタＴｒ４１、トランジスタＴｒ４２［１］、トランジスタＴｒ４２［ｘ］、容量素子Ｃ５のみ図示しており、それ以外の配線、回路、素子、及びこれらの符号については省略している。
また、トランジスタＴｒ３１、トランジスタＴｒ３２、トランジスタＴｒ４１、及びトランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］として、ＯＳトランジスタを用いることにより、トランジスタＴｒ３１、トランジスタＴｒ３２、トランジスタＴｒ４１、及びトランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］のそれぞれのリーク電流を抑えることができるため、精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ３１、又はトランジスタＴｒ４１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ３１、又はトランジスタＴｒ４１が非導通状態における、保持ノードから配線ＳＷＢ［１］乃至配線ＳＷＢ［ｘ］のいずれかへのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路を有する半導体装置の消費電力を低減することができる。特に、ＯＳトランジスタに用いる酸化物半導体は、実施の形態９で説明するＣＡＣ−ＯＳを用いるのが好ましい。
また、図８では、トランジスタＴｒ３２として、ｎチャネル型のトランジスタを図示しているが、代わりにｐチャネル型のトランジスタとしてもよい。同様に、図９では、トランジスタＴｒ４２［１］乃至トランジスタＴｒ４２［ｘ］として、ｎチャネル型のトランジスタを図示しているが、代わりにｐチャネル型のトランジスタとしてもよい。
＜階層型ニューラルネットワークの構成例２＞
図７（Ａ）に示した回路ＮＮＣの具体的な一例を図１０に示す。
図１０の回路ＮＮＣは、積和演算回路Ｕ［１，１］と、積和演算回路Ｕ［１，２］と、積和演算回路Ｕ［１，３］と、積和演算回路Ｕ［２，１］と、積和演算回路Ｕ［２，２］と、積和演算回路Ｕ［２，３］と、積和演算回路Ｕ［３，１］と、積和演算回路Ｕ［３，２］と、積和演算回路Ｕ［３，３］と、を有する。つまり、図１０の回路ＮＮＣは、図７（Ａ）の回路ＮＮＣにおいてＭを３とし、かつＮを３とした構成となっている。
ところで、図１０の回路ＮＮＣの配線については、Ｍを３とし、かつＮを３とした図７（Ａ）の回路ＮＮＣの構成から、配線群ＨＲＷ［３］、配線群ＨＲＷ［６］、配線群ＨＲＷ［９］、配線群ＶＢ［３］、配線群ＶＢ［６］、及び配線群ＶＢ［９］を除去している。つまり、図１０の回路ＮＮＣは、配線群ＨＲＷ［１］、配線群ＨＲＷ［２］、配線群ＨＲＷ［４］、配線群ＨＲＷ［５］、配線群ＨＲＷ［７］、配線群ＨＲＷ［８］、配線群ＨＷＷ［１］、配線群ＨＷＷ［２］、配線群ＨＷＷ［３］、配線群ＶＢ［１］、配線群ＶＢ［２］、配線群ＶＢ［４］、配線群ＶＢ［５］、配線群ＶＢ［７］、配線群ＶＢ［８］、配線群ＶＷＤ［１］、配線群ＶＷＤ［２］、及び配線群ＶＷＤ［３］を有する。
積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［３，３］のそれぞれが有するメモリセルアレイ７２０は、ｎ２個のメモリセルＡＭを有する。また、メモリセルＡＭは、積和演算回路Ｕ［１，１］乃至積和演算回路Ｕ［３，３］のそれぞれのメモリセルアレイ７２０において、列方向にｎ個、行方向にｎ個のマトリクス状に設けられている。
配線群ＨＲＷ［１］、配線群ＨＲＷ［２］、配線群ＨＲＷ［４］、配線群ＨＲＷ［５］、配線群ＨＲＷ［７］、配線群ＨＲＷ［８］、配線群ＨＷＷ［１］乃至配線群ＨＷＷ［３］、配線群ＶＢ［１］、配線群ＶＢ［２］、配線群ＶＢ［４］、配線群ＶＢ［５］、配線群ＶＢ［７］、配線群ＶＢ［８］、及び配線群ＶＷＤ［１］乃至配線群ＶＷＤ［３］は、それぞれｎ本の配線である。また、配線群ＨＲＷ［１］、配線群ＨＲＷ［２］、配線群ＨＲＷ［４］、配線群ＨＲＷ［５］、配線群ＨＲＷ［７］、配線群ＨＲＷ［８］、及び配線群ＨＷＷ［１］乃至配線群ＨＷＷ［３］のそれぞれは、各々のスイッチ回路ＭＳＷ２を介して、積和演算回路の端子ＲＷ、又は端子ＷＷと、に電気的に接続されている。同様に、配線群ＶＢ［１］、配線群ＶＢ［２］、配線群ＶＢ［４］、配線群ＶＢ［５］、配線群ＶＢ［７］、配線群ＶＢ［８］、及び配線群ＶＷＤ［１］乃至配線群ＶＷＤ［３］のそれぞれは、各々のスイッチ回路ＭＳＷ２を介して、積和演算回路の端子ＷＤ、又は端子Ｂと、に電気的に接続されている。
なお、スイッチ回路ＭＳＷ２の詳細については、前述の階層型ニューラルネットワークの構成例１のとおりである。そのため、スイッチ回路ＭＳＷ２の保持ノードに高レベル電位が印加されているとき、そのスイッチ回路ＭＳＷ２を介して接続される配線と端子とは、電気的に導通となり、スイッチ回路ＭＳＷ２の保持ノードに低レベル電位が印加されているとき、そのスイッチ回路ＭＳＷ２を介して接続される配線と端子とは、電気的に非導通となる。図１０では、導通状態となるスイッチ回路ＭＳＷ２を黒い正方形として図示し、非導通状態となるスイッチ回路ＭＳＷ２を白い正方形として図示し、回路ＮＮＣの動作中に導通状態、又は非導通状態の切り替えが行われるスイッチ回路ＭＳＷ２を黒い正三角形として図示している。なお、スイッチ回路ＭＳＷ２の代わりに、スイッチ回路ＭＳＷ１を用いてもよい。
図１０の回路ＮＮＣでは、入力層（第１層）は、２ｎ個のニューロンを有し、第１隠れ層（第２層）は、２ｎ個のニューロンを有し、第２隠れ層（第３層）は、ｎ個のニューロンを有し、出力層（第４層）は、３ｎ個のニューロンを有する場合を示している。
積和演算回路Ｕ［１，１］、積和演算回路Ｕ［１，２］、積和演算回路Ｕ［２，１］、積和演算回路Ｕ［２，２］のメモリセルＡＭには、第１隠れ層のニューロンへの入力に対する重み係数Ｗ（２）が格納される。また、積和演算回路Ｕ［１，３］、積和演算回路Ｕ［２，３］、のメモリセルＡＭには第２隠れ層のニューロンへの入力に対する重み係数Ｗ（３）が格納されている。更に、積和演算回路Ｕ［３，１］、積和演算回路Ｕ［３，２］、積和演算回路Ｕ［３，３］のメモリセルＡＭには、出力層のニューロンへの入力に対する重み係数Ｗ（４）が格納される。なお、配線群ＨＷＷ［１］乃至配線群ＨＷＷ［３］は、配線ＷＷ（３ｎ本の信号線）に対応し、配線群ＶＷＤ［１］乃至配線群ＶＷＤ［３］は、配線ＷＤ（３ｎ本の信号線）に対応する。配線ＷＷに選択信号ＷＷＳｉｇを順次送信し、配線ＷＤに選択信号ＷＷＳｉｇに対応するデータ（図１０ではＷと表記する。）を供給することで、それぞれの積和演算回路のメモリセルＡＭのそれぞれに、重み係数を格納することができる。
第１隠れ層への信号の入力と、第１隠れ層からの信号の出力と、について説明する。入力層の２ｎ個のニューロンの出力は、２ｎ個の信号ＲＷＳｉｇ（２）として、配線群ＨＲＷ［１］及び配線群ＨＲＷ［４］の計２ｎ本の信号線を介して、積和演算回路Ｕ［１，１］と、積和演算回路Ｕ［１，２］と、積和演算回路Ｕ［２，１］と、積和演算回路Ｕ［２，２］と、に格納される。積和演算回路Ｕ［１，１］と、積和演算回路Ｕ［１，２］と、積和演算回路Ｕ［２，１］と、積和演算回路Ｕ［２，２］と、の出力は、２ｎ個の信号ＢＳｉｇ（２）として、配線群ＶＢ［１］及び配線群ＶＢ［４］の計２ｎ本の信号線を介して、出力される。つまり、２ｎ個の信号ＢＳｉｇ（２）のそれぞれが、入力層から入力された信号と、重み係数Ｗ（２）と、の積和演算された値となり、第１隠れ層への入力の総和（ネット値ともいう。）に相当する。そして、２ｎ個の信号ＢＳｉｇ（２）が、配線群ＶＢ［１］及び配線群ＶＢ［４］から出力された後に、積和演算された値から活性化関数の値を求めて、第１隠れ層から出力されるニューロン信号を生成することができる。
第２隠れ層への信号の入力と、第２隠れ層からの信号の出力と、について説明する。第１隠れ層の２ｎ個のニューロンの出力は、２ｎ個の信号ＲＷＳｉｇ（３）として、配線群ＨＲＷ［２］及び配線群ＨＲＷ［５］の計２ｎ本の信号線を介して、積和演算回路Ｕ［１，３］と、積和演算回路Ｕ［２，３］と、に格納される。積和演算回路Ｕ［１，３］と、積和演算回路Ｕ［２，３］と、の出力は、ｎ個の信号ＢＳｉｇ（３）として、配線群ＶＢ［７］の計ｎ本の信号線を介して、出力される。つまり、ｎ個の信号ＢＳｉｇ（３）のそれぞれが、入力層から入力された信号と、重み係数Ｗ（３）と、の積和演算された値となり、第２隠れ層への入力の総和に相当する。そして、ｎ個の信号ＢＳｉｇ（３）が、配線群ＶＢ［７］から出力された後に、積和演算された値から活性化関数の値を求めて、第２隠れ層から出力されるニューロン信号を生成することができる。
出力層への信号の入力と、出力層からの信号の出力と、について説明する。第２隠れ層のｎ個のニューロンの出力は、ｎ個の信号ＲＷＳｉｇ（４）として、配線群ＨＲＷ［８］の計ｎ本の信号線を介して、積和演算回路Ｕ［３，１］と、積和演算回路Ｕ［３，２］と、積和演算回路Ｕ［３，３］と、に格納される。積和演算回路Ｕ［３，１］と、積和演算回路Ｕ［３，２］と、積和演算回路Ｕ［３，３］と、の出力は、３ｎ個の信号ＢＳｉｇ（４）として、配線群ＶＢ［２］と、配線群ＶＢ［５］と、配線群ＶＢ［８］と、の計３ｎ本の信号線を介して、出力される。つまり、３ｎ個の信号ＢＳｉｇ（４）のそれぞれが、入力層から入力された信号と、重み係数Ｗ（４）と、の積和演算された値となり、出力層への入力の総和に相当する。そして、３ｎ個の信号ＢＳｉｇ（４）が、配線群ＶＢ［２］と、配線群ＶＢ［５］と、配線群ＶＢ［８］と、から出力された後に、積和演算された値から活性化関数の値を求めて、出力層から出力されるニューロン信号を生成することができる。
以上のように、複数の配線と、複数の積和演算回路と、の間に、互いを接続する又は非接続にするスイッチを設けることにより、階層型ニューラルネットワークの回路の接続を自由に変更することができる。これにより、積和演算処理を小さな回路規模で高速で駆動でき、かつ低消費電力で駆動できる半導体装置を実現できる。
＜積和演算回路の構成例＞
次に、上述した階層型ニューラルネットワークを実現するための積和演算回路の構成例について、説明する。
図１１に積和演算処理が可能な回路の一例を示す。図１１は、積和演算回路のブロック図を示しており、積和演算回路７００は、オフセット回路７１０と、メモリセルアレイ７２０と、を有する。
オフセット回路７１０は、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］（ここでのｎは１以上の整数である。）と、参照列出力回路Ｃｒｅｆと、を有する。
メモリセルアレイ７２０は、列方向にｍ個（ここでのｍは１以上の整数である。）、行方向にｎ個、合計ｍ×ｎ個のメモリセルＡＭと、列方向にｍ個のメモリセルＡＭｒｅｆと、を有する。メモリセルＡＭと、メモリセルＡＭｒｅｆと、は、メモリセルアレイ７２０において、ｍ×（ｎ＋１）のマトリクス状に設けられている。特に、図１１のメモリセルアレイ７２０では、ｉ行目ｊ列目に位置するメモリセルＡＭを、メモリセルＡＭ［ｉ，ｊ］（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）と表記し、ｉ行目に位置するメモリセルＡＭｒｅｆを、メモリセルＡＭｒｅｆ［ｉ］と表記する。
なお、上述の階層型ニューラルネットワークの構成例１において、積和演算回路が有するメモリセルアレイは、列方向にｍ個及び行方向にｎ個のマトリクス状に配置されたｍ×ｎ個のアナログメモリセルを有する、と説明したが、本構成例で説明する積和演算回路が有するメモリセルアレイは、上述のとおり、列方向にｍ個及び行方向に（ｎ＋１）個のマトリクス状に配置されたｍ×（ｎ＋１）個のアナログメモリセルを有するものとする。つまり、上述の階層型ニューラルネットワークの構成例１に、本構成例を適用する場合、積和演算回路が有するメモリセルアレイは、ｍ×ｎでなく、ｍ×（ｎ＋１）のマトリクス状に配置されたアナログメモリセルアレイとして考えればよい。
なお、メモリセルＡＭは、第１アナログデータに応じた電位を保持し、メモリセルＡＭｒｅｆは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。
メモリセルアレイ７２０は、出力端子ＳＰＴ［１］乃至出力端子ＳＰＴ［ｎ］を有する。
列出力回路ＯＵＴ［ｊ］は、出力端子ＯＴ［ｊ］を有し、参照列出力回路Ｃｒｅｆは、出力端子ＯＴｒｅｆを有する。
配線ＯＲＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続され、配線ＯＳＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続されている。配線ＯＲＰ及び配線ＯＳＰは、オフセット回路７１０に制御信号を供給するための配線である。
メモリセルアレイ７２０の出力端子ＳＰＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。
参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆは、配線Ｂｒｅｆと電気的に接続されている。
メモリセルＡＭ［ｉ，ｊ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤ［ｊ］と、配線Ｂ［ｊ］と、配線ＶＲと、に電気的に接続されている。
メモリセルＡＭｒｅｆ［ｉ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤｒｅｆと、配線Ｂｒｅｆと、配線ＶＲと、に電気的に接続されている。
配線ＷＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に選択信号を供給するための配線として機能し、配線ＲＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に基準電位、又は第２アナログデータに応じた電位のどちらかを与える配線として機能する。配線ＷＤ［ｊ］は、ｊ列目のメモリセルＡＭに書き込むデータを供給する配線として機能し、配線ＶＲは、メモリセルＡＭ又はメモリセルＡＭｒｅｆからデータを読み出す際に、メモリセルＡＭ又はメモリセルＡＭｒｅｆに所定の電位を与えるための配線として機能する。
配線Ｂ［ｊ］は、列出力回路ＯＵＴ［ｊ］からメモリセルアレイ７２０のｊ列目に有するメモリセルＡＭに信号を供給する配線として機能する。
配線Ｂｒｅｆは、参照列出力回路ＣｒｅｆからメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。
なお、図１１に示す積和演算回路７００は、オフセット回路７１０、メモリセルアレイ７２０、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＯＳＰ、配線ＯＲＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
積和演算回路７００の構成は、図１１に示す構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、積和演算回路７００の構成を変更することができる。例えば、積和演算回路７００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、をまとめて１本の配線として共有する構成であってもよい。また、積和演算回路７００の回路構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有する構成であってもよい。
＜＜オフセット回路７１０＞＞
次に、オフセット回路７１０に適用できる回路構成の例について説明する。図１２に、オフセット回路７１０の一例として、オフセット回路７１１を示す。
オフセット回路７１１は、電源電圧の供給のため、配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続されている。具体的には、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］は、それぞれ配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続され、参照列出力回路Ｃｒｅｆは、配線ＶＤＤＬと電気的に接続されている。なお、後述するカレントミラー回路ＣＭも、配線ＶＳＳＬと電気的に接続されている場合がある。配線ＶＤＤＬは、高レベル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。
以下、列出力回路ＯＵＴ［ｊ］の内部の回路構成について説明する。列出力回路ＯＵＴ［ｊ］は、定電流回路ＣＩと、トランジスタＴｒ１乃至トランジスタＴｒ３と、容量素子Ｃ１と、配線ＯＬ［ｊ］と、を有する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆは、カレントミラー回路ＣＭを共有している。
定電流回路ＣＩは、端子ＣＴ１と、端子ＣＴ２と、を有する。端子ＣＴ１は、定電流回路ＣＩの入力端子として機能し、端子ＣＴ２は、定電流回路ＣＩの出力端子として機能する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆで共有しているカレントミラー回路ＣＭは、端子ＣＴ５［１］乃至端子ＣＴ５［ｎ］と、端子ＣＴ６［１］乃至端子ＣＴ６［ｎ］と、端子ＣＴ７と、端子ＣＴ８と、を有する。
定電流回路ＣＩは、端子ＣＴ１から端子ＣＴ２に流れる電流を一定に保つ機能を有する。
列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ１のゲートは、容量素子Ｃ１の第１端子と電気的に接続されている。トランジスタＴｒ２の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ２のゲートは、配線ＯＳＰと電気的に接続されている。トランジスタＴｒ３の第１端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ３のゲートは、配線ＯＲＰと電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＶＳＳＬと電気的に接続されている。
なお、トランジスタＴｒ１乃至トランジスタＴｒ３は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１乃至トランジスタＴｒ３のそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、ＯＳトランジスタが非導通状態であるときにソース−ドレイン間に流れるリーク電流を非常に小さくすることができる。特に、トランジスタＴｒ２として、ＯＳトランジスタを用いることにより、容量素子Ｃ１に保持した電荷が、オフ状態のトランジスタＴｒ２のソース−ドレイン間に流れるのを抑えることができる。加えて、トランジスタＴｒ３として、ＯＳトランジスタを用いることにより、容量素子Ｃ１に保持した電荷が、オフ状態のトランジスタＴｒ３のソース−ドレイン間に流れるのを抑えることができる。そのため、トランジスタＴｒ１のゲートの電位を長時間保持することができるため、トランジスタＴｒ１のソース−ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ１は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩの端子ＣＴ２は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ６［ｊ］は、出力端子ＯＴ［ｊ］と電気的に接続されている。
なお、配線ＯＬ［ｊ］は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］及び端子ＣＴ６［ｊ］を介して、定電流回路ＣＩの端子ＣＴ２と、出力端子ＯＴ［ｊ］と、を電気的に接続する配線である。
次に、参照列出力回路Ｃｒｅｆについて説明する。参照列出力回路Ｃｒｅｆは、定電流回路ＣＩｒｅｆと、配線ＯＬｒｅｆと、を有する。また、上述したとおり、参照列出力回路Ｃｒｅｆは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］と、カレントミラー回路ＣＭを共有している。
定電流回路ＣＩｒｅｆは、端子ＣＴ３と、端子ＣＴ４と、を有する。端子ＣＴ３は、定電流回路ＣＩｒｅｆの入力端子として機能し、端子ＣＴ４は、定電流回路ＣＩｒｅｆの出力端子として機能する。
定電流回路ＣＩｒｅｆは、端子ＣＴ３から端子ＣＴ４に流れる電流を一定に保つ機能を有する。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆの端子ＣＴ３は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩｒｅｆの端子ＣＴ４は、カレントミラー回路ＣＭの端子ＣＴ７と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ８は、出力端子ＯＴｒｅｆと電気的に接続されている。
なお、配線ＯＬｒｅｆは、定電流回路ＣＩｒｅｆの端子ＣＴ４と、出力端子ＯＴｒｅｆと、を電気的に接続する配線であり、カレントミラー回路ＣＭの端子ＣＴ７及び端子ＣＴ８は、配線ＯＬｒｅｆ上に有するものとする。
カレントミラー回路ＣＭにおいて、端子ＣＴ５［ｊ］は、端子ＣＴ６［ｊ］と電気的に接続され、端子ＣＴ７は、端子ＣＴ８と電気的に接続されている。加えて、端子ＣＴ５［ｊ］と端子ＣＴ６［ｊ］の間に、配線ＩＬ［ｊ］が電気的に接続され、端子ＣＴ７と端子ＣＴ８の間に、配線ＩＬｒｅｆが電気的に接続されている。また、端子ＣＴ７と端子ＣＴ８の間と配線ＩＬｒｅｆとの接続箇所をノードＮＣＭｒｅｆとする。カレントミラー回路ＣＭは、ノードＮＣＭｒｅｆの電位を参照して、配線ＩＬｒｅｆに流れる電流の量と、配線ＩＬ［１］乃至配線ＩＬ［ｎ］のそれぞれに流れる電流の量を等しくする機能を有する。
なお、図１２に示すオフセット回路７１１は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、オフセット回路７１１の構成は、図１２に示す構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路７１１の構成を変更することができる。
〔定電流回路ＣＩ、ＣＩｒｅｆ〕
次に、定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成例について説明する。
図１３に示すオフセット回路７１２は、図１２のオフセット回路７１１の定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ４を有する。トランジスタＴｒ４は、デュアルゲート構造のトランジスタであり、第１ゲートと第２ゲートを有する。
なお、本明細書において、デュアルゲート構造を有するトランジスタの第１ゲートは、フロントゲートとし、第１ゲートはゲートという語句に置き換えて記載する。加えて、デュアルゲート構造を有するトランジスタの第２ゲートは、バックゲートとし、第２ゲートはバックゲートという語句に置き換えて記載する。
トランジスタＴｒ４の第１端子は、定電流回路ＣＩの端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、定電流回路ＣＩの端子ＣＴ２と電気的に接続され、トランジスタＴｒ４のゲートは、定電流回路ＣＩの端子ＣＴ２と電気的に接続されている。トランジスタＴｒ４のバックゲートは、配線ＢＧ［ｊ］と電気的に接続されている。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６を有する。トランジスタＴｒ６は、デュアルゲート構造のトランジスタであり、ゲートとバックゲートを有する。
トランジスタＴｒ６の第１端子は、定電流回路ＣＩｒｅｆの端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に接続されている。トランジスタＴｒ６のバックゲートは、配線ＢＧｒｅｆと電気的に接続されている。
この接続構成を適用することで、配線ＢＧ［ｊ］、及び配線ＢＧｒｅｆに電位を印加することにより、トランジスタＴｒ４、及びトランジスタＴｒ６のそれぞれのしきい値電圧を制御することができる。
なお、トランジスタＴｒ４、及びトランジスタＴｒ６は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ４、及びトランジスタＴｒ６のそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
なお、図１３に示すオフセット回路７１２は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４、トランジスタＴｒ６、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＢＧ［１］、配線ＢＧ［ｊ］、配線ＢＧ［ｎ］、配線ＢＧｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様に係るオフセット回路の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの構成は、図１３に示すオフセット回路７１２に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路７１２が有する回路、素子、配線などの構成要素を除去する、オフセット回路７１２に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路７１２の内部の接続構成を変更する、などを行うことができる。例えば、図１４に示すオフセット回路７１５のように、オフセット回路７１２が有する定電流回路ＣＩの構成を変更し、かつ定電流回路ＣＩｒｅｆを除去した構成としてもよい。
図１４に示すオフセット回路７１５の定電流回路ＣＩは、トランジスタＴｒ２１乃至トランジスタＴｒ２３と、容量素子Ｃ３と、を有する。また、オフセット回路７１２の定電流回路ＣＩの端子ＣＴ１として、オフセット回路７１５の定電流回路ＣＩは、端子ＣＴ１−１、端子ＣＴ１−２、及び端子ＣＴ１−３を有する。更に、オフセット回路７１５は、配線ＯＳＭと、配線ＯＲＭと、に電気的に接続されている。
なお、トランジスタＴｒ２１は、ｐチャネル型のトランジスタであり、トランジスタＴｒ２２、及びトランジスタＴｒ２３は、ｎチャネル型のトランジスタである。特に、トランジスタＴｒ２２、及びトランジスタＴｒ２３は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ２２、及びトランジスタＴｒ２３のそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
前述したとおり、ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。特に、トランジスタＴｒ２２として、ＯＳトランジスタを用いることにより、容量素子Ｃ３に保持した電荷が、オフ状態のトランジスタＴｒ２２のソース−ドレイン間に流れるのを抑えることができる。加えて、トランジスタＴｒ２３として、ＯＳトランジスタを用いることにより、容量素子Ｃ３に保持した電荷が、オフ状態のトランジスタＴｒ２３のソース−ドレイン間に流れるのを抑えることができる。そのため、トランジスタＴｒ２１のゲートの電位を長時間保持することができるため、トランジスタＴｒ２１のソース−ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。
トランジスタＴｒ２１の第１端子は、端子ＣＴ１−１と電気的に接続され、トランジスタＴｒ２１の第２端子は、端子ＣＴ２と電気的に接続され、トランジスタＴｒ２１のゲートは、容量素子Ｃ３の第１端子と電気的に接続されている。トランジスタＴｒ２２の第１端子は、端子ＣＴ２と電気的に接続され、トランジスタＴｒ２２の第２端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ２２のゲートは、配線ＯＳＭと電気的に接続されている。トランジスタＴｒ２３の第１端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ２３の第２端子は、端子ＣＴ１−３と電気的に接続され、トランジスタＴｒ２３のゲートは、配線ＯＲＭと電気的に接続されている。容量素子Ｃ３の第２端子は、端子ＣＴ１−２と電気的に接続されている。
端子ＣＴ１−１乃至端子ＣＴ１−３は、それぞれ配線ＶＤＤＬと電気的に接続されている。
なお、図１４に示すオフセット回路７１５は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１−１、端子ＣＴ１−２、端子ＣＴ１−３、端子ＣＴ２、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ１、容量素子Ｃ３、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線ＯＳＭ、配線ＯＲＭ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
以下に、オフセット回路７１５の定電流回路ＣＩの動作について、説明する。
配線ＯＲＭに高レベル電位が入力され、配線ＯＳＭに低レベル電位が入力されたとき、トランジスタＴｒ２３は導通状態となり、トランジスタＴｒ２２は非導通状態となる。このとき、容量素子Ｃ３の第１端子は、トランジスタＴｒ２３を介して、配線ＶＤＤＬから高レベル電位が与えられる。容量素子Ｃ３の第２端子は、配線ＶＤＤＬから高レベル電位が与えられているため、容量素子Ｃ３の保持電位は０となる。つまり、配線ＯＲＭに高レベル電位が入力され、配線ＯＳＭに低レベル電位が入力されることで、容量素子Ｃ３に保持された電荷を放電して、定電流回路ＣＩの初期化を行うことができる。
配線ＯＲＭに低レベル電位が入力され、配線ＯＳＭに高レベル電位が入力されたとき、トランジスタＴｒ２３は非導通状態となり、トランジスタＴｒ２２は導通状態となる。このとき、トランジスタＴｒ２１の第２端子は、トランジスタＴｒ２２を介して、トランジスタＴｒ２１のゲートと電気的に接続される。つまり、トランジスタＴｒ２１は、ダイオード接続の構成となる。また、経時によって、容量素子Ｃ３の第１端子の電位は、トランジスタＴｒ２１の第２端子の電位と等しくなる。
この状態で、配線ＯＳＭに低レベル電位を入力して、トランジスタＴｒ２２を非導通状態にすることによって、容量素子Ｃ３に、トランジスタＴｒ２１の第２端子と等しい電位が保持される。これにより、トランジスタＴｒ２１のゲートには、該電位が保持されているので、トランジスタＴｒ２１には該電位に基づいた定電流が流れる。
〔カレントミラー回路ＣＭ〕
次に、カレントミラー回路ＣＭの内部の構成例について説明する。
図１５に示すオフセット回路７１３は、図１２のオフセット回路７１１のカレントミラー回路ＣＭの内部の構成の例を示した回路図である。
カレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ５を有し、参照列出力回路ＣｒｅｆにトランジスタＴｒ７を有する。なお、トランジスタＴｒ５、及びトランジスタＴｒ７は、それぞれｎチャネル型トランジスタとする。
列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第２端子は、配線ＶＳＳＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第２端子は、配線ＶＳＳＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
この接続構成を適用することで、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５のゲートに、ノードＮＣＭｒｅｆの電位を印加することができ、トランジスタＴｒ７のソース−ドレイン間に流れる電流の量と、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５のソース−ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路７１３のカレントミラー回路ＣＭのトランジスタＴｒ５、トランジスタＴｒ７は、ｎチャネル型トランジスタであり、かつ、それらのトランジスタは、低レベル電位が印加されている配線ＶＳＳＬと接続されているので、電流シンクのカレントミラー回路として動作する。
なお、トランジスタＴｒ５、及びトランジスタＴｒ７は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ５、及びトランジスタＴｒ７のそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
なお、図１５に示すオフセット回路７１３は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ５、トランジスタＴｒ７、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様に係るオフセット回路のカレントミラー回路ＣＭの構成は、図１５に示すオフセット回路７１３に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路７１３が有する回路、素子、配線などの構成要素を除去する、オフセット回路７１３に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路７１３の内部の接続構成を変更する、などを行うことができる。例えば、図１６に示すオフセット回路７１６のように、カレントミラー回路ＣＭの構成を変更してもよい。
図１６に示すオフセット回路７１６のカレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ８と、参照列出力回路ＣｒｅｆにトランジスタＴｒ９と、を有する。なお、トランジスタＴｒ８、及びトランジスタＴｒ９は、それぞれｐチャネル型トランジスタとする。
列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８の第２端子は、配線ＶＤＤＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９の第２端子は、配線ＶＤＤＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
この接続構成を適用することで、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ８のゲートに、ノードＮＣＭｒｅｆの電位を印加することができ、トランジスタＴｒ９のソース−ドレイン間に流れる電流の量と、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ８のソース−ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路７１３のカレントミラー回路ＣＭのトランジスタＴｒ８、トランジスタＴｒ９は、ｐチャネル型トランジスタであり、かつ、それらのトランジスタは、高レベル電位が印加されている配線ＶＤＤＬと接続されているので、電流ソースのカレントミラー回路として動作する。
なお、図１６に示すオフセット回路７１６は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ８、トランジスタＴｒ９、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
＜＜メモリセルアレイ７２０＞＞
次に、メモリセルアレイ７２０に適用できる回路構成の例について説明する。図１７に、メモリセルアレイ７２０の一例として、メモリセルアレイ７２１を示す。
メモリセルアレイ７２１は、メモリセルＡＭと、メモリセルＡＭｒｅｆと、を有する。メモリセルアレイ７２１が有する全てのメモリセルＡＭのそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。
メモリセルアレイ７２１の接続構成について、メモリセルＡＭ［ｉ，ｊ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤ［ｊ］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂ［ｊ］と電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
メモリセルＡＭ［ｉ，ｊ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮ［ｉ，ｊ］とする。本実施の形態において、ノードＮ［ｉ，ｊ］には、第１アナログデータに応じた電位を保持する。
次に、メモリセルＡＭｒｅｆ［ｉ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂｒｅｆと電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
メモリセルＡＭｒｅｆ［ｉ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮｒｅｆ［ｉ］とする。
なお、トランジスタＴｒ１１、及びトランジスタＴｒ１２は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
トランジスタＴｒ１１、及びトランジスタＴｒ１２として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのリーク電流を抑えることができるため、精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路を有する半導体装置の消費電力を低減することができる。
更に、上述したトランジスタＴｒ１乃至トランジスタＴｒ７、トランジスタＴｒ１１、トランジスタＴｒ１２、トランジスタＴｒ２２、及びトランジスタＴｒ２３の全てにＯＳトランジスタを適用することによって、積和演算回路を有する半導体装置の作製工程を短縮することができる。つまり、該半導体装置の生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。
なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。
なお、図１７に示すメモリセルアレイ７２１は、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＲ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、ノードＮ［１，１］、ノードＮ［ｉ，１］、ノードＮ［ｍ，１］、ノードＮ［１，ｊ］、ノードＮ［ｉ，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮ［１，ｎ］、ノードＮ［ｉ，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒｅｆ［１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｍ］、トランジスタＴｒ１１、トランジスタＴｒ１２、容量素子Ｃ２のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
また、本実施の形態の積和演算回路は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。
＜動作例１＞
ここでは、積和演算回路７００の動作の一例について説明する。なお、本動作例で説明する積和演算回路７００は、オフセット回路７１０として、図１８に示すオフセット回路７５１を適用し、かつ積和演算回路７００のメモリセルアレイ７２０として、図１９に示すメモリセルアレイ７６０を適用した構成とする。
図１８に示すオフセット回路７５１は、図１４のオフセット回路７１５の定電流回路ＣＩと、図１６のオフセット回路７１６が有するカレントミラー回路ＣＭと、を適用させた回路構成となっている。なお、本動作例の説明として、図１８は、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、及び参照列出力回路Ｃｒｅｆを図示している。
なお、図１８には、列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５［ｊ］に流れる電流をＩＣ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］において、定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５［ｊ＋１］に流れる電流をＩＣ［ｊ＋１］と記載する。また、カレントミラー回路ＣＭにおいて、列出力回路ＯＵＴ［ｊ］のトランジスタＴｒ８の第１端子から配線ＩＬ［ｊ］に流れる電流と、列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ８の第１端子から配線ＩＬ［ｊ＋１］に流れる電流と、参照列出力回路ＣｒｅｆのトランジスタＴｒ９の第１端子から配線ＩＬｒｅｆに流れる電流と、をＩＣＭｒｅｆと記載する。つまり、端子ＣＴ６［ｊ］には、ＩＣ［ｊ］＋ＩＣＭｒｅｆの電流が出力され、端子ＣＴ６［ｊ＋１］には、ＩＣ［ｊ＋１］＋ＩＣＭｒｅｆの電流が出力される。更に、列出力回路ＯＵＴ［ｊ］の配線ＯＬ［ｊ］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の配線ＯＬ［ｊ＋１］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ＋１］と記載する。そして、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に出力する電流をＩＢ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに出力する電流をＩＢｒｅｆと記載する。
図１９に示すメモリセルアレイ７６０は、図１７に示すメモリセルアレイ７２１と同様の構成であり、本動作例の説明として、図１９は、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］を図示している。
なお、図１９には、配線Ｂ［ｊ］から入力される電流をＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］から入力される電流をＩＢ［ｊ＋１］と記載し、配線Ｂｒｅｆから入力される電流をＩＢｒｅｆと記載する。また、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される電流をΔＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される電流をΔＩＢ［ｊ＋１］と記載する。
図２０乃至図２２に、積和演算回路７００の動作例のタイミングチャートを示す。図２０のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０５における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値である。また、図２０のタイミングチャートにおいて、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位は、常に低レベル電位である（図示しない。）。
図２１のタイミングチャートは、図２０のタイミングチャートの時刻Ｔ０５より先の時刻の動作を示しており、時刻Ｔ１１まで記載している。図２１のタイミングチャートは、時刻Ｔ０６乃至時刻Ｔ１１における配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動を示している。なお、時刻Ｔ０６乃至時刻Ｔ１１において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動はなく、また、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動はないので、図２１では省略している。
図２２のタイミングチャートは、図２１のタイミングチャートの時刻Ｔ１２より先の時刻の動作を示しており、時刻Ｔ１７まで記載している。図２０のタイミングチャートは、時刻Ｔ１２乃至時刻Ｔ１７におけるノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図２２のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動の記載を省略している。また、図２２のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流の大きさの変動も記載している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＷ［ｉ］に高レベル電位（図２０ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図２０ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図２０ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図２０ではＲＥＦＰと表記している。）が印加されている。
なお、電位ＶＸ［ｉ，ｊ］、及び電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、次の式で表すことができる。
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、次の式で表すことができる。
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、次の式で表すことができる。
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］となる。
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は非導通状態となる。
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から非導通状態となっている。
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
特に、積和演算回路７００の回路構成の説明で述べたとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。
なお、電位ＶＸ［ｉ＋１，ｊ］、及び電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、次の式で表すことができる。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、次の式で表すことができる。
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、次の式で表すことができる。
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、時刻Ｔ０１から時刻Ｔ０２までの間の動作、又は時刻Ｔ０３から時刻Ｔ０４までの間の動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ１２に流れる電流の総和は、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線ＯＬｒｅｆは、出力端子ＯＴｒｅｆを介して、配線Ｂｒｅｆと電気的に接続されているため、配線Ｂｒｅｆに流れる電流は、配線ＯＬｒｅｆに流れる電流となる。配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れるため、該電流は、配線ＯＬｒｅｆにも流れる。該電流は、カレントミラー回路ＣＭにおいて、ノードＮＣＭｒｅｆの電位に応じて、トランジスタＴｒ９の第１端子からノードＮＣＭｒｅｆの方向に出力される。
ところで、図１８において、配線ＩＬｒｅｆに流れる電流をＩＣＭｒｅｆと記載しているが、本明細書では、時刻Ｔ０９より前の時刻において、配線ＩＬｒｅｆに流れる電流をＩＣＭｒｅｆ０と記載する。
したがって、配線ＩＬｒｅｆに流れる電流ＩＣＭｒｅｆ０は、次の式のように示すことができる。
なお、カレントミラー回路ＣＭは、トランジスタＴｒ９のゲートの電位（ノードＮＣＭｒｅｆの電位）を参照しているため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの配線ＩＬ［１］乃至配線ＩＬ［ｎ］に、同じ電流ＩＣＭｒｅｆ０が流れる。
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ１１までの間については、図２１を用いて説明する。時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＯＲＰを高レベル電位とし、配線ＯＲＭを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに高レベル電位が印加されるため、トランジスタＴｒ３は導通状態となる。そのため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ１の第１端子に低レベル電位が印加され、容量素子Ｃ１の電位が初期化される。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２３のゲートに高レベル電位が印加されるため、トランジスタＴｒ２３は導通状態となる。そのため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ３の第１端子に高レベル電位が印加され、容量素子Ｃ３の電位が初期化される。なお、時刻Ｔ０６の時点において、配線ＯＳＰには低レベル電位が印加されて、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態とし、配線ＯＳＭには低レベル電位が印加されて、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２を非導通状態としている。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＯＲＰ及び配線ＯＲＭを低レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに低レベル電位が印加されるため、トランジスタＴｒ３は非導通状態となる。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２３のゲートに低レベル電位が印加されるため、トランジスタＴｒ２３は非導通状態となる。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＯＳＰを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２は導通状態となる。ところで、列出力回路ＯＵＴ［ｊ］から出力される電流ＩＢ［ｊ］は、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流ＩＢ［ｊ］よりも電流ＩＣＭｒｅｆ０が大きいとき、トランジスタＴｒ２の第１端子から、トランジスタＴｒ２の第２端子を経由して、容量素子Ｃ１の第１端子に電流が流れ、容量素子Ｃ１によって正の電位が保持される。これにより、トランジスタＴｒ１のゲートの電位が保持されるため、トランジスタＴｒ１のソース−ドレイン間に、トランジスタＴｒ１のゲートの電位に応じた電流が流れる。
なお、時刻Ｔ０９の時点において、配線ＯＳＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態としている。このとき、トランジスタＴｒ１のゲートの電位は、容量素子Ｃ１に保持されているため、時刻Ｔ０９以降もトランジスタＴｒ１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＯＳＭを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２２は導通状態となる。ところで、列出力回路ＯＵＴ［ｊ］から出力される電流ＩＢ［ｊ］は、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流ＩＢ［ｊ］よりも電流ＩＣＭｒｅｆ０が小さいとき、容量素子Ｃ３の第１端子から、トランジスタＴｒ２２の第２端子を経由して、トランジスタＴｒ２２の第１端子に電流が流れ、容量素子Ｃ３によって電位が保持される。これにより、トランジスタＴｒ２１のゲートの電位が保持されるため、トランジスタＴｒ２１のソース−ドレイン間に、トランジスタＴｒ２１のゲートの電位に応じた電流が流れる。
なお、時刻Ｔ１１の時点において、配線ＯＳＭには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２を非導通状態としている。このとき、トランジスタＴｒ２１のゲートの電位は、容量素子Ｃ３によって保持されているため、時刻Ｔ１１以降もトランジスタＴｒ２１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
なお、図２１のタイミングチャートでは、トランジスタＴｒ２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ０８から時刻Ｔ０９までの間の動作）は、トランジスタＴｒ２２を導通状態、又は非導通状態の切り替え動作（時刻Ｔ１０から時刻Ｔ１１までの間の動作）の前に行っていたが、オフセット回路７５１の動作の順序はこれに限定されない。例えば、トランジスタＴｒ２２を導通状態、又は非導通状態の切り替え動作（時刻Ｔ１０から時刻Ｔ１１までの間の動作）を先に行い、後に、トランジスタＴｒ２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ０８から時刻Ｔ０９までの間の動作）を行ってもよい。
ここで、時刻Ｔ０６以降から時刻Ｔ１２（図２２に記載）までにおける、列出力回路ＯＵＴ［ｊ］に着目する。列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１のソース−ドレイン間に流れる電流をＩＣＰ［ｊ］とし、定電流回路ＣＩのトランジスタＴｒ２１のソース−ドレイン間に流れる電流をＩＣ［ｊ］とする（端子ＣＴ２から端子ＣＴ５［ｊ］に流れる電流）。また、トランジスタＴｒ８のソース−ドレイン間に流れる電流は、カレントミラー回路ＣＭによってＩＣＭｒｅｆ０となる。時刻Ｔ１から時刻Ｔ１２までの間では出力端子ＳＰＴ［ｊ］から電流を出力しないものとした場合、列出力回路ＯＵＴ［ｊ］と電気的に接続されている配線Ｂ［ｊ］には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｎ，ｊ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、時刻Ｔ０６から時刻Ｔ１２までの間では、列出力回路ＯＵＴ［ｊ］において、入力される電流ＩＣＭｒｅｆ０と出力されるΣＩ０［ｉ，ｊ］と、に過不足が生じたとき、トランジスタＴｒ２１の第２端子から流れる電流ＩＣ［ｊ］が配線ＯＬ［ｊ］に供給され、又は、配線ＯＬ［ｊ］から流れる電流ＩＣＰ［ｊ］がトランジスタＴｒ１の第１端子に流れる、動作が行われる。したがって、上記より次の式が成り立つ。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２以降は、図２２を用いて説明する。時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ］に基準電位（図２２ではＲＥＦＰと表記している。）よりもＶＷ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、次の式で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図２２では、ΔＩ［ｉ，ｊ］と表記する。）増加する。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、次の式で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図２２では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、次の式で表すことができる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図２２では、ΔＩｒｅｆ［ｉ］と表記する。）増加する。
ここで、参照列出力回路Ｃｒｅｆについて着目する。配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。配線ＯＬｒｅｆは、出力端子ＯＴｒｅｆを介して、配線Ｂｒｅｆと電気的に繋がっているため、配線ＯＬｒｅｆにはＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］の電流が流れる。該電流は、カレントミラー回路ＣＭにおいて、ノードＮＣＭｒｅｆの電位に応じて、トランジスタＴｒ９の第１端子からノードＮＣＭｒｅｆの方向に出力される。
したがって、配線ＩＬｒｅｆからカレントミラー回路ＣＭの端子ＣＴ８に流れる電流ＩＣＭｒｅｆは、次の式のように示すことができる。
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ１１から時刻Ｔ１２までの間では、数式（Ｅ８）を満たすため、配線Ｂ［ｊ］に電気的に接続されている端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］は出力されない。
時刻Ｔ１２乃至時刻Ｔ１３の間においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＯＵＴ［ｊ］では、定電流回路ＣＩの端子ＣＴ２から電流ＩＣ［ｊ］が出力され、トランジスタＴｒ８のソース−ドレイン間に電流ＩＣＭが流れ、トランジスタＴｒ１のソース−ドレイン間に電流ＩＣＰ［ｊ］が流れるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。
数式（Ｅ１３）に、数式（Ｅ１）、数式（Ｅ３）、数式（Ｅ７）乃至数式（Ｅ９）、数式（Ｅ１１）、数式（Ｅ１２）を用いることで、次の式が得られる。
つまり、数式（Ｅ１４）より、電流ΔＩＢ［ｊ］は、複数の第１アナログデータである電位ＶＸ［ｉ，ｊ］と、複数の第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応じた値となる。すなわち、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和値を求めることができる。
時刻Ｔ１２から時刻Ｔ１３までにおいて、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ここでのｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｅ１４）より、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＲＷ［ｉ］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ１１から時刻Ｔ１２までの間の電位に戻る。
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋１］上昇する。
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］（図２２では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図２２では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ＋１］としたとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆ［ｊ＋１］に流れる電流は、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図２２では、ΔＩｒｅｆ［ｉ＋１］と表記する。）増加することになる。
時刻Ｔ１４から時刻Ｔ１５までの動作は、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に考えることができるので、時刻Ｔ１４から時刻Ｔ１５までの動作に対して、数式（Ｅ１４）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までにおいて、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１３から時刻Ｔ１４までの間の電位に戻る。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までにおいて、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２のゲートの電位が下降する。
なお、電位ＶＷ２［ｉ］、及び電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそれぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ］とする。
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩ２ｒｅｆ［ｉ＋１］とする。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］）（図２２では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］）（図２２では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、（Ｉ２ｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］）＋（Ｉ２ｒｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］）（図２２では、ΔＩＢｒｅｆと表記する。）増加することになる。
時刻Ｔ１６から時刻Ｔ１７までの間の動作は、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に考えることができるので、時刻Ｔ１６から時刻Ｔ１７までの動作に対して、数式（Ｅ１４）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１７以降＞＞
時刻Ｔ１７以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１５から時刻Ｔ１６までの間の電位に戻る。
＜動作例２＞
また、動作例１とは別の動作例について説明する。なお、本動作例で説明する積和演算回路７００は、オフセット回路７１０として、図２３に示すオフセット回路７５０を適用し、かつ積和演算回路７００のメモリセルアレイ７２０として、図１７に示すメモリセルアレイ７６０を適用した構成とする。
図２３に示すオフセット回路７５０は、図１３のオフセット回路７１２の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆと、図１５のオフセット回路７１３が有するカレントミラー回路ＣＭと、を適用させた回路構成となっている。図２３に示す構成を適用することによって、オフセット回路７５０を、全て同一の極性のトランジスタによって構成することができる。なお、本動作例の説明として、図２３は、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、及び参照列出力回路Ｃｒｅｆを図示している。
なお、図２３には、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩが有するトランジスタＴｒ４の第１端子から第２端子に流れる電流をＩＣ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩが有するトランジスタＴｒ４の第１端子から第２端子に流れる電流をＩＣ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆが有するトランジスタＴｒ６の第１端子から第２端子に流れる電流をＩＣｒｅｆと記載する。また、カレントミラー回路ＣＭにおいて、列出力回路ＯＵＴ［ｊ］の配線ＩＬ［ｊ］を介してトランジスタＴｒ５の第１端子に流れる電流と、列出力回路ＯＵＴ［ｊ＋１］の配線ＩＬ［ｊ＋１］を介してトランジスタＴｒ５の第１端子に流れる電流と、参照列出力回路Ｃｒｅｆの配線ＩＬｒｅｆを介してトランジスタＴｒ７に流れる電流と、をＩＣＭと記載する。更に、列出力回路ＯＵＴ［ｊ］の配線ＯＬ［ｊ］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の配線ＯＬ［ｊ＋１］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ＋１］と記載する。そして、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に出力する電流をＩＢ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに出力する電流をＩＢｒｅｆと記載する。
また、本動作例では、メモリセルアレイ７２０を、動作例１で説明した図１９のメモリセルアレイ７６０として説明する。したがって、本動作例におけるメモリセルアレイ７６０については、動作例１の内容を参酌する。
図２４及び図２５に、積和演算回路７００の動作例のタイミングチャートを示す。図２４のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０８における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］、配線ＯＳＰ、及び配線ＯＲＰの電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値である。図２５のタイミングチャートは、図２４のタイミングチャートの時刻Ｔ０９以降を示しており、時刻Ｔ１４まで記載している。なお、時刻Ｔ０９以降において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図２５のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰの電位の変動の記載を省略している。また、図２５のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流の大きさの変動を記載している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＷ［ｉ］に高レベル電位（図２４ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図２４ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図２４ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図２４ではＲＥＦＰと表記している。）が印加されている。
なお、電位ＶＸ［ｉ，ｊ］、及び電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、動作例１と同様に、式（Ｅ１）となる。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、動作例１と同様に、数式（Ｅ２）となる。
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、動作例１と同様に、数式（Ｅ３）となる。
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］となる。
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は非導通状態となる。
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から非導通状態となっている。
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
特に、積和演算回路７００の回路構成の説明で述べたとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることはない。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。
なお、電位ＶＸ［ｉ＋１，ｊ］、及び電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、動作例１と同様に、式（Ｅ４）となる。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、動作例１と同様に、式（Ｅ５）となる。
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、動作例１と同様に、式（Ｅ６）となる。
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、時刻Ｔ０１から時刻Ｔ０２までの間の動作、又は時刻Ｔ０３から時刻Ｔ０４までの間の動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ１２に流れる電流の総和は、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れる。
ところで、図２３において、配線ＩＬｒｅｆに流れる電流をＩＣＭと記載しているが、本明細書では、時刻Ｔ０９より前の時刻において、配線ＩＬｒｅｆに流れる電流をＩＣＭ０と記載する。
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を満たすように、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定され、ＩＣＭ０が決まる。
なお、カレントミラー回路ＣＭは、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）を参照しているため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの配線ＩＬ［１］乃至配線ＩＬ［ｎ］に、同じ電流ＩＣＭ０が流れる。
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＯＲＰを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに高レベル電位が印加されるため、トランジスタＴｒ３は導通状態となる。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ１の第１端子に低レベル電位が印加され、容量素子Ｃ１の電位が初期化される。なお、時刻Ｔ０６の時点において、配線ＯＲＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３を非導通状態としている。
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＯＲＰを低レベル電位としている。上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに低レベル電位が印加されるため、トランジスタＴｒ３は非導通状態となる。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＯＳＰを高レベル電位としている。上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２は導通状態となる。このとき、トランジスタＴｒ２の第１端子から、トランジスタＴｒ２の第２端子を経由して、容量素子Ｃ１の第１端子に電流が流れ、容量素子Ｃ１によって電位が保持される。これにより、トランジスタＴｒ１のゲートの電位が保持されるため、トランジスタＴｒ１のソース−ドレイン間に、トランジスタＴｒ１のゲートの電位に応じた電流が流れる。
なお、時刻Ｔ０８の時点において、配線ＯＳＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態としている。このとき、トランジスタＴｒ１のゲートの電位は、容量素子Ｃ１に保持されているため、時刻Ｔ０８以降もトランジスタＴｒ１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
ここで、列出力回路ＯＵＴ［ｊ］に着目する。列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１のソース−ドレイン間に流れる電流をＩＣＰ［ｊ］とし、定電流回路ＣＩのトランジスタＴｒ４のソース−ドレイン間に流れる電流をＩＣ［ｊ］とする。また、トランジスタＴｒ５のソース−ドレイン間に流れる電流は、カレントミラー回路ＣＭによってＩＣＭ０となる。時刻Ｔ０１から時刻Ｔ０８までの間では出力端子ＳＰＴ［ｊ］から電流を出力しないものとした場合、列出力回路ＯＵＴ［ｊ］の配線Ｂ［ｊ］には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｎ，ｊ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂ［ｊ］には、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）の電流が流れる。したがって、上記より次の式が成り立つ。
＜＜時刻Ｔ０９から時刻Ｔ１０まで＞＞
時刻Ｔ０９以降は、図２５を用いて説明する。時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＲＷ［ｉ］に基準電位（図２５ではＲＥＦＰと表記している。）よりもＶＷ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、動作例１と同様に、数式（Ｅ９）となる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図２５では、ΔＩ［ｉ，ｊ］と表記する。）増加する。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、動作例１と同様に、数式（Ｅ１０）となる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図２５では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、動作例１と同様に、式（Ｅ１１）なる。
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図２５では、ΔＩｒｅｆ［ｉ］と表記する。）増加する。
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］の電流が流れる。
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を満たすように、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定され、ＩＣＭが決まる。
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ０８乃至時刻Ｔ０９では、数式（Ｆ２）を満たすため、配線Ｂ［ｊ］から電流ΔＩＢ［ｊ］は出力されない。
時刻Ｔ０９から時刻Ｔ１０までの間においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＯＵＴ［ｊ］では、定電流回路ＣＩの端子ＣＴ２から電流ＩＣ［ｊ］が出力され、トランジスタＴｒ５のソース−ドレイン間に電流ＩＣＭが流れ、トランジスタＴｒ１のソース−ドレイン間に電流ＩＣＰ［ｊ］が流れるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。
数式（Ｆ４）に、数式（Ｅ１）、数式（Ｅ３）、数式（Ｅ９）、数式（Ｅ１１）、数式（Ｆ１）乃至数式（Ｆ３）を用いることで、次の式が得られる。
つまり、数式（Ｆ５）は、動作例１の数式（Ｅ１４）と同じ式となる。これにより、電流ΔＩＢ［ｊ］は、複数の第１アナログデータである電位ＶＸ［ｉ，ｊ］と、複数の第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応じた値となる。つまり、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和の値を求めることができる。
時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ここでのｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｆ５）より、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＲＷ［ｉ］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ０８から時刻Ｔ０９までの間の電位に戻る。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋１］上昇する。
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］（図２５では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図２５では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ＋１］としたとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図２５では、ΔＩｒｅｆ［ｉ＋１］と表記する。）増加することになる。
時刻Ｔ１１から時刻Ｔ１２までの動作は、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に考えることができるので、時刻Ｔ１１から時刻Ｔ１２までの動作に対して、数式（Ｆ５）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ＋１］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１０から時刻Ｔ１１までの間の電位に戻る。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２のゲートの電位が下降する。
なお、電位ＶＷ２［ｉ］、及び電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそれぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ］とする。
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩ２ｒｅｆ［ｉ＋１］とする。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］）（図２５では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］）（図２５では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、（Ｉｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］）＋（Ｉｒｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］）（図２５では、ΔＩＢｒｅｆと表記する。）増加することになる。
時刻Ｔ１３から時刻Ｔ１４までの動作は、時刻Ｔ０９から時刻Ｔ１０までの動作と同様に考えることができるので、時刻Ｔ１３から時刻Ｔ１４までの動作に対して、数式（Ｆ５）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ１４以降＞＞
時刻Ｔ１４以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１２から時刻Ｔ１３までの間の電位に戻る。
図１１に示す回路を構成して、上述した動作例１、又は動作例２に示す動作を行うことによって、複数の積和演算処理を同時に実行できる。つまり、高速な積和演算処理を実現する回路を提供することができる。
ここで、第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］・１ （ｋ）乃至ｗｓ［ｋ］・Ｑ［ｋ−１］ （ｋ）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ−１）層の各ニューロンの出力信号ｚ１ （ｋ−１）乃至ｚＱ［ｋ−１］ （ｋ−１）を第２アナログデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和ｕｓ［ｋ］ （ｋ）を計算することができる。つまり、数式（Ｄ１）に示した積和演算を積和演算回路７００によって実現することができる。
また、教師付き学習で重み係数の更新を行うとき、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニューロンに信号が送られるときに掛けられる重み係数ｗ１・ｓ［ｋ］ （ｋ＋１）乃至ｗＱ［ｋ＋１］ｓ［ｋ］ （ｋ＋１）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ１ （ｋ＋１）乃至δＱ［ｋ＋１］ （ｋ＋１）を第２アナログデータとして供給すると、数式（Ｄ３）におけるΣｗｓ［ｋ＋１］・ｓ［ｋ］ （ｋ＋１）・δｓ［ｋ＋１］ （ｋ＋１）の値を、配線Ｂ［ｊ］に流れる差分電流ΔＩＢ［ｊ］から得ることができる。つまり、数式（Ｄ３）に示した演算の一部を積和演算回路７００によって実現することができる。
ここで、表示ユニット１１０を備えた表示装置において、フレームメモリ１５１が有する消費電力モニタ１５１ａから得ることができるフレームメモリ１５１の消費電力の情報を、入力層（第１層）のニューロンへの入力データとし、ＩＤＳ駆動を行ったか否かの情報を教師データとする。これにより、情報処理回路１５６は、上述の階層型ニューラルネットワークの計算にしたがって、ＩＤＳ駆動に移行するか否かを予測する信号を出力層（第Ｌ層）から出力することができる。
上述した積和演算回路を、階層型ニューラルネットワークの隠れ層として適用する場合、重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）をメモリセルＡＭ［ｉ，ｊ］に格納する第１アナログデータとし、第（ｋ−１）層の第ｓ［ｋ−１］ニューロンからの出力信号ｚｓ［ｋ−１］ （ｋ−１）を配線ＲＷ［ｉ］から印加する電位（第２アナログデータ）とすることで、積和演算回路の端子ＳＰＴ［ｊ］に出力される電流から、第１アナログデータと第２アナログデータとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚｓ［ｋ］ （ｋ）とすることができる。
また、上述した積和演算回路を、階層型ニューラルネットワークの出力層として適用する場合、重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）をメモリセルＡＭ［ｉ，ｊ］に格納する第１アナログデータとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロンからの出力信号ｚｓ［Ｌ−１］ （Ｌー１）を配線ＲＷ［ｉ］から印加する電位（第２アナログデータ）とすることで、積和演算回路の端子ＳＰＴ［ｊ］に出力される電流から、第１アナログデータと第２アナログデータとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］ （Ｌ）とすることができる。
なお、階層型ニューラルネットワークの入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
ところで、上述した積和演算回路では、メモリセルＡＭの行数が前層のニューロンの数となる。つまり、当該層に入力される前層のニューロンの出力信号の数に対応する。前層のニューロンの数が、メモリセルＡＭの行数よりも多い場合、階層型ニューラルネットワークの構成例で説明したように、スイッチ回路ＭＳＷを用いて、複数の積和演算回路を配線Ｂ［ｊ］を共有して接続して、メモリセルＡＭの行数を増やすことで対応することができる。また、当該層のニューロンの数を増やしたい場合、階層型ニューラルネットワークの構成例で説明したように、スイッチ回路ＭＳＷを用いて、複数の積和演算回路を配線ＷＷ［ｉ］、配線ＲＷ［ｉ］を共有して接続して、メモリセルＡＭの列数を増やすことで対応することができる。つまり、上述した階層型ニューラルネットワークの構成例と、上述した積和演算回路の構成例を組み合わせることで、複数の積和演算回路の配線Ｂ［ｊ］、配線ＷＷ［ｉ］、配線ＲＷ［ｉ］の接続を自由に変更できる構成とすることができ、多様なニューラルネットワークに対応することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、ハイブリッド表示装置の備えるコントローラＩＣなどの各回路をパワーゲーティングする動作例について説明する。なお、前述したとおり、パワーゲーティングする動作には、実施の形態２で説明したニューラルネットワークを用いる。
図２６及び図２７に、該動作例を示すフローチャートを示す。ハイブリッド表示装置のコントローラＩＣが有する各回路に対してパワーゲーティングを行う動作は、ステップＳ１−０乃至ステップＳ１−５、及びステップＳ２−０乃至ステップＳ２−５を経ることによって行われる。なお、ステップＳ１−０乃至ステップＳ１−５は、ニューラルネットワークにおける学習の動作を示し、ステップＳ２−０乃至ステップＳ２−５は、フレームメモリ１５１の消費電力から、ＩＤＳ駆動を行うか否かを予測して、レジスタ１７５へのデータセーブを事前に投機実行する動作を示している。ステップＳ２−０乃至ステップＳ２−５によって、データセーブを事前に投機実行することができれば、ソースドライバ１８０、タイミングコントローラ１７３、デコーダ１５２などのパワーゲーティングを早めに開始することができるため、ハイブリッド表示装置の消費電力をより低減することができる。なお、本実施の形態で扱うハイブリッド表示装置は、実施の形態１で説明したコントローラＩＣ１１５と、表示ユニット１１０と、タッチセンサユニット１２０と、を有する表示装置とする。
＜学習＞
ステップＳ１−０では、ホスト１４０からコントローラＩＣ１１５に画像データが送信される。具体的には、ホスト１４０から送られる画像データは、コントローラＩＣ１１５が有するインターフェース１５０を経由して、フレームメモリ１５１に送信される。該画像データは、フレームメモリ１５１によって保存される。なお、ステップＳ１−０は、後述するステップＳ１−１乃至ステップＳ１−５のバックグラウンドとして動作し続けるものとする。
ステップＳ１−１では、フレームメモリ１５１が有する消費電力モニタ１５１ａによって、フレームメモリ１５１の消費電力の測定が行われる。なお、消費電力の測定期間は、１０フレームであることが好ましく、５フレームであることがより好ましく、２フレームであることがより更に好ましい。以後、本明細書では、該測定期間を特定期間として記載する。測定された特定期間における消費電力は、ニューラルネットワークの学習データとして用いられる。
ステップＳ１−２では、特定期間において、コントローラ１５４でＩＤＳ駆動が行われたか否かの判定が行われる。ＩＤＳ駆動が行われたか否かは、表示ユニット１１０に表示する画像データの書き換えが起こらなかった際に、ソースドライバ１８０、タイミングコントローラ１７３などに供給される電源電圧が遮断されたか否かによって判定することができる。なお、この判定結果を、ニューラルネットワークの教師データとして用いられる。
ステップＳ１−３では、ステップＳ１−１で得られた特定期間の消費電力（学習データ）がコントローラ１５４に送信される。
ステップＳ１−４では、ステップＳ１−１で得られた特定期間の消費電力（学習データ）が情報処理回路１５６に入力される。具体的には、特定期間の消費電力は、ニューラルネットワークの入力層（第１層）に入力される学習データとして、コントローラ１５４が有する情報処理回路１５６に送信される。これにより、ニューラルネットワークによる学習が行われる。
なお、初回の計算において、該ニューラルネットワークの有するそれぞれの重みの初期値は、乱数によって決めてもよい。なお、初期値によって学習の進み具合（例えば、重み係数の収束速度、ニューラルネットワークの予測精度など）が影響を受ける場合がある。学習速度が悪い場合は、初期値を変更して、再度学習を行うことも可能である。
情報処理回路１５６が有するニューラルネットワークの入力層（第１層）のニューロンに入力データが入力されたとき、計算結果として、情報処理回路１５６が有するニューラルネットワークの出力層（第Ｌ層）から出力データが出力される。該出力データと、教師データとの差が許容範囲でない場合、教師データを用いて重みの値の更新が行われる。なお、重みの値の更新の方法として、実施の形態２で説明した誤差逆伝播方式などが挙げられる。
重みの値が更新されたあと、特定期間の消費電力が、情報処理回路１５６の有するニューラルネットワークの入力層（第１層）のニューロンに入力され、再度計算が行われる。その計算結果（ニューラルネットワークの出力層（第Ｌ層）から出力された出力データ）と、教師データとの差が許容範囲内になるまで、重みの更新と、ニューラルネットワークによる計算を繰り返す。なお、計算を終了するための誤差の許容範囲を小さくする必要は無く、表示装置の利用者が許容できる範囲であれば、誤差の範囲を広くしてもよい。
このようにニューラルネットワークによる計算を繰り返し行うことにより、最終的に教師データと差の無い、又は差の小さい出力データが出力層（第Ｌ層）から出力される。このときのニューラルネットワークが有するそれぞれの重み係数を、特定の測定期間と紐付けできるように、所定の記憶装置に記憶する。なお、ここの所定の記憶装置とは、例えば、コントローラＩＣ１１５が有するレジスタ１７５、メモリ１７０、又はホスト１４０が有する記憶装置などが挙げられる。
上記のとおり、ステップＳ１−０乃至ステップＳ１−４を行い、教師データと、出力データと、の差が無いとき、又は差が小さくなるときの重み係数を取得することによって、ニューラルネットワークにおける学習が終了する。
ステップＳ１−５では、学習が引き続き行うか否かの判定が行われる。例えば、特定の測定期間が変わる場合、再度学習を行うのが好ましい。又は、表示装置を有する電子機器で実行するアプリケーションに合わせて、再度学習を行うのが好ましい。その場合は、改めて、ステップＳ１−０に移行して、再度ステップＳ１−１乃至ステップＳ１−３によって、特定の測定期間におけるフレームメモリ１５１の消費電力を取得して、ステップＳ１−４で学習を行えばよい。
ステップＳ１−５において、学習を引き続き行う必要が無い場合、図２６のＡに進む。図２６のＡに進んだ場合、図２７のフローチャートのＡに移行し、引き続き処理が続行される。
＜ＩＤＳ駆動に移行するか否かを予測する信号の取得＞
ステップＳ２−０では、ステップＳ１−０と同様に、ホスト１４０からコントローラＩＣ１１５に画像データが送信される。具体的には、ホスト１４０から送られる画像データは、コントローラＩＣ１１５が有するインターフェース１５０を経由して、フレームメモリ１５１に送信される。該画像データは、フレームメモリ１５１によって保存される。なお、ステップＳ２−０は、後述するステップＳ２−１乃至ステップＳ２−５のバックグラウンドとして動作し続けるものとする。
ステップＳ２−１では、ステップＳ１−１と同様に、フレームメモリ１５１が有する消費電力モニタ１５１ａによって、特定期間におけるフレームメモリ１５１の消費電力の測定が行われる。測定された特定期間における消費電力は、ニューラルネットワークの入力データとして用いられる。
ステップＳ２−２では、ステップＳ２−１で得られた特定期間の消費電力（入力データ）がコントローラ１５４に送信される。
ステップＳ２−３では、ステップＳ２−１で得られた特定期間の消費電力（入力データ）が情報処理回路１５６に入力される。具体的には、特定期間の消費電力は、ニューラルネットワークの入力層（第１層）に入力される入力データとして、コントローラ１５４が有する情報処理回路１５６に送信される。
上述の動作によって、ニューラルネットワークによる計算が行われ、ニューラルネットワークの出力層（第Ｌ層）から、ＩＤＳ駆動に移行するか否かを予測する信号が出力される。
ステップＳ２−４では、ステップＳ２−３で出力された信号が、ＩＤＳ駆動に移行する予測を含んでいるか、又は、ＩＤＳ駆動に移行しない予測を含んでいるか、の判定が行われる。具体的には、ステップＳ２−３で出力された信号が、ＩＤＳ駆動に移行する予測を含んでいる場合、ステップＳ２−５に進み、ステップＳ２−３で出力された信号が、ＩＤＳ駆動に移行する予測を含んでいない（ＩＤＳ駆動に移行しない予測を含んでいる）場合、ステップＳ２−０に進む。
ステップＳ２−５では、コントローラ１５４からレジスタ１７５に対して、データセーブを投機実行する命令が送信される。これは、ステップＳ２−４において、ステップＳ２−３の出力がＩＤＳ駆動に移行する予測と判定されたことによって、行われるステップである。ステップＳ２−４、及びステップＳ２−５を行うことにより、ＩＤＳ駆動への移行の際に行われる、コントローラＩＣ１１５の各回路のパワーゲーティングの前に、レジスタ１７５による設定データなどの保持を行うことができる。なお、設定データの保持については、レジスタ１７５に限定せず、別の記憶装置（ホスト１４０が有する記憶装置、コントローラＩＣ１１５が有するメモリ１７０など）を用いてもよい。
このように、ニューラルネットワークを利用して、ＩＤＳ駆動に移行するか否かを予測して、ＩＤＳ駆動に移行する予測が出力されたときに、レジスタ１７５による設定データなどの保持を事前に行うことで、コントローラＩＣ１１５の各回路をパワーゲーティングする期間を、本来の期間よりも長くすることができる。これにより、表示装置の消費電力をより低減することができる。
また、本発明の一態様の動作方法は、上述のステップＳ１−０乃至ステップＳ１−５、及びステップＳ２−１乃至ステップＳ２−５に限定されない。本明細書等において、フローチャートに示す処理は、機能毎に分類し、互いに独立したステップとして示している。しかしながら実際の処理等においては、フローチャートに示す処理を機能毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合や、複数のステップにわたって一つのステップが関わる場合があり得る。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、場合によって、又は、必要に応じて、ステップの順序の入れ替え、ステップの追加、及び削除などを行うことができる。
例えば、本発明の一態様の動作方法は、図２８及び図２９に示すフローチャートの処理であってもよい。図２８は、図２６のフローチャートのステップＳ１−０、及びステップＳ１−１の内容を変更し、図２９は、図２６のフローチャートのステップＳ２−０及びＳ２−１の内容を変更したものである。
図２８のフローチャートにおけるステップＳ１−０では、表示装置の利用者が、表示装置に対して特定の操作をしたとき、タッチセンサユニット１２０において、該操作に基づく信号を生成する動作が行われる。
図２８のフローチャートにおけるステップＳ１−１では、タッチセンサユニット１２０で生成された信号が、タッチセンサコントローラ１８４を介して、インターフェース１５０に送られる動作が行われる。
図２９のフローチャートにおけるステップＳ２−０では、表示装置の利用者が、表示装置に対して特定の操作をしたとき、タッチセンサユニット１２０において、該操作に基づく信号を生成する動作が行われる。
図２９のフローチャートにおけるステップＳ２−１では、タッチセンサユニット１２０で生成された信号が、タッチセンサコントローラ１８４を介して、インターフェース１５０に送られる動作が行われる。
つまり、図２８及び図２９のそれぞれのフローチャートは、ステップＳ１−０において利用者の操作に基づく信号を学習データとし、ステップＳ１−２において特定の期間内にＩＤＳ駆動を行ったか否かの情報を教師データとし、ステップＳ２−０において利用者の操作に基づく信号を入力データとした、ニューラルネットワークの計算を行うことができる。
図２８及び図２９に示すフローチャートの動作例は、例えば、利用者が電子機器に表示されている静止画を観る場合に有効である。具体的には、利用者が静止画を観始めてから次の静止画に移るまでの経過時間（上述した特定の操作を行っている時間を指す。）、を学習データとし、所定の期間内でＩＤＳ駆動を行ったか否かの情報を教師データとして、ニューラルネットワークの学習を行うことにより、利用者の特定の操作を入力データとして、ＩＤＳ駆動に移行するか否かを予測する信号を取得することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、ハイブリッド表示装置の表示部について、説明する。
＜表示装置＞
図３０は、表示装置の構成例を示すブロック図である。表示装置１３０は、表示ユニット１１０、及びタッチセンサユニット１２０を有する。
＜＜表示ユニット＞＞
表示ユニット１１０は、画素アレイ１１１、ゲートドライバ１１３、ゲートドライバ１１４、および実施の形態１で説明したコントローラＩＣ１１５を有する。
画素アレイ１１１は、画素１０を複数有し、それぞれの画素１０は、トランジスタを用いて駆動されるアクティブ型の素子である。また、画素１０は、反射素子１０ａと発光素子１０ｂを有する。画素１０のより具体的な構成例については、実施の形態６にて、説明する。
ゲートドライバ１１３は、反射素子１０ａを選択するためのゲート線を駆動する機能をもち、ゲートドライバ１１４は、発光素子１０ｂを選択するためのゲート線を駆動する機能をもつ。反射素子１０ａにデータ信号を供給するソース線を駆動するソースドライバ、および発光素子１０ｂにデータ信号を供給するソース線を駆動するソースドライバは、それぞれ、コントローラＩＣ１１５に設けられている。コントローラＩＣ１１５は、表示装置１３０の動作を統括的に制御する機能を備える。コントローラＩＣ１１５の数は、画素アレイの画素数に応じて決定される。
図３０の例では、画素アレイ１１１と共にゲートドライバ１１３、１１４が同一基板上に集積されている例を示しているが、ゲートドライバ１１３、１１４を専用ＩＣとすることもできる。あるいは、コントローラＩＣ１１５に、ゲートドライバ１１３またはゲートドライバ１１４を組み込んでもよい。
ここでは、コントローラＩＣ１１５の実装方式は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式としているが、実装方式に特段の制約はなく、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）方式、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式などでもよい。タッチセンサユニット１２０のＩＣの実装方式についても同様である。
なお、画素１０に使用されるトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであり、Ｓｉトランジスタに比べてオフ電流が低いトランジスタである。ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることで、オフ電流を極めて低くすることができる。特に、チャネル形成領域に有する酸化物半導体は、実施の形態９で説明するＣＡＣ−ＯＳを用いるのが好ましい。
もしくは、画素１０に使用されるトランジスタとして、オフ電流が低ければ酸化物半導体以外のトランジスタを適用してもよい。例えば、バンドギャップが大きい半導体を適用したトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
画素１０に、オフ電流が低いトランジスタを用いることで、表示画面を書き換える必要がない場合（すなわち静止画を表示する場合）、一時的にゲートドライバ１１３、１１４およびソースドライバを停止することができる（ＩＤＳ駆動）。ＩＤＳ駆動によって、表示装置１３０の消費電力を低減することができる。
＜タッチセンサユニット＞
図３０に示す、タッチセンサユニット１２０は、センサアレイ１２１、および周辺回路１２５を有する。周辺回路１２５は、ＴＳドライバ１２６、センス回路１２７を有する。周辺回路１２５は専用ＩＣで構成することができる。
図３１に、タッチセンサユニット１２０の構成例を示す。ここでは、タッチセンサユニット１２０が相互容量タッチセンサユニットである例を示す。センサアレイ１２１は、ｍ本（ここでのｍは１以上の整数である。）の配線ＤＲＬ、ｎ本（ここでのｎは１以上の整数である。）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。ここでは、第α番目の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、第β番目の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量素子ＣＴαβは、配線ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量素子である。
ｍ本の配線ＤＲＬはＴＳドライバ１２６に電気的に接続されている。ＴＳドライバ１２６は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路１２７に電気的に接続されている。センス回路１２７は、配線ＳＮＬの信号を検出する機能を有する。ＴＳドライバ１２６によって配線ＤＲＬ＜α＞が駆動されているときの配線ＳＮＬ＜β＞の信号は、容量素子ＣＴαβの容量値の変化量の情報をもつ。ｎ本の配線ＳＮＬの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、反射素子と発光素子とを用いた表示装置の構成例について説明する。なお、本実施の形態では、反射素子として液晶素子を用い、発光素子としてＥＬ材料を用いた発光素子を用いる場合を例に挙げて、表示装置の構成例について説明する。
図３２（Ａ）に、本発明の一態様に係る表示装置２００の断面の構造を一例として示す。図３２（Ａ）に示す表示装置２００は、発光素子２０３と、液晶素子２０４と、発光素子２０３への電流の供給を制御する機能を有するトランジスタ２０５と、液晶素子２０４への電圧の供給を制御する機能を有するトランジスタ２０６とを有する。そして、発光素子２０３と、液晶素子２０４と、トランジスタ２０５と、トランジスタ２０６とは、基板２０１と基板２０２の間に位置する。
また、表示装置２００において液晶素子２０４は、画素電極２０７と、共通電極２０８と、液晶層２０９とを有する。画素電極２０７は、トランジスタ２０６に電気的に接続されている。そして、画素電極２０７と共通電極２０８の間に印加される電圧にしたがって液晶層２０９の配向が制御される。なお、図３２（Ａ）では、画素電極２０７が可視光を反射する機能を有し、共通電極２０８が可視光を透過する機能を有する場合を例示しており、基板２０２側から入射した光が白抜きの矢印で示すように画素電極２０７において反射し、再び基板２０２側から放射される。
また、発光素子２０３は、トランジスタ２０５に電気的に接続されている。発光素子２０３から発せられる光は、基板２０２側に放射される。なお、図３２（Ａ）では、画素電極２０７が可視光を反射する機能を有し、共通電極２０８が可視光を透過する機能を有する場合を例示しているため、発光素子２０３から発せられる光は、白抜きの矢印で示すように画素電極２０７と重ならない領域を通過し、共通電極２０８が位置する領域を通過して、基板２０２側から放射される。
そして、図３２（Ａ）に示す表示装置２００では、トランジスタ２０５とトランジスタ２０６とが同一の層２１０に位置しており、トランジスタ２０５とトランジスタ２０６とが含まれる層２１０は、液晶素子２０４と発光素子２０３の間の領域を有する。なお、少なくとも、トランジスタ２０５が有する半導体層と、トランジスタ２０６が有する半導体層とが同一の絶縁表面上に位置している場合、トランジスタ２０５とトランジスタ２０６とが同一の層２１０に含まれていると言える。
上記構成により、トランジスタ２０５とトランジスタ２０６とを共通の作製工程で作製することができる。
次いで、図３２（Ｂ）に、本発明の一態様に係る表示装置２００の別の構成について、断面の構造を一例として示す。図３２（Ｂ）に示す表示装置２００は、トランジスタ２０５とトランジスタ２０６とが異なる層に含まれている点において、図３２（Ａ）に示す表示装置２００と構成が異なる。
具体的に、図３２（Ｂ）に示す表示装置２００では、トランジスタ２０５が含まれる層２１０ａと、トランジスタ２０６が含まれる層２１０ｂとを有し、層２１０ａと層２１０ｂとは、液晶素子２０４と発光素子２０３の間の領域を有する。そして、図３２（Ｂ）に示す表示装置２００では、層２１０ａが層２１０ｂよりも発光素子２０３側に近い。なお、少なくとも、トランジスタ２０５が有する半導体層と、トランジスタ２０６が有する半導体層とが異なる絶縁表面上に位置している場合、トランジスタ２０５とトランジスタ２０６とが異なる層に含まれていると言える。
上記構成により、トランジスタ２０５と、トランジスタ２０５に電気的に接続される各種配線とを、トランジスタ２０６と、トランジスタ２０６に電気的に接続される各種配線とを、部分的に重ねることができるため、画素のサイズを小さく抑え、表示装置２００の高精細化を実現することができる。
次いで、図３３（Ａ）に、本発明の一態様に係る表示装置２００の別の構成について、断面の構造を一例として示す。図３３（Ａ）に示す表示装置２００は、トランジスタ２０５とトランジスタ２０６とが異なる層含まれている点において、図３２（Ａ）に示す表示装置２００と構成が異なる。そして、図３３（Ａ）に示す表示装置２００は、トランジスタ２０５が含まれる層２１０ａが、発光素子２０３よりも基板２０１側に近い点において、図３２（Ｂ）に示す表示装置２００と構成が異なる。
具体的に、図３３（Ａ）に示す表示装置２００では、トランジスタ２０５が含まれる層２１０ａと、トランジスタ２０６が含まれる層２１０ｂとを有する。そして、層２１０ａは、発光素子２０３と基板２０１との間の領域を有する。また、層２１０ｂは、液晶素子２０４と発光素子２０３の間の領域を有する。
上記構成により、トランジスタ２０５と、トランジスタ２０５に電気的に接続される各種配線とを、トランジスタ２０６と、トランジスタ２０６に電気的に接続される各種配線とを、図３２（Ｂ）の場合よりもより多く重ねることができるため、画素のサイズを小さく抑え、表示装置２００の高精細化を実現することができる。
次いで、図３３（Ｂ）に、本発明の一態様に係る表示装置２００の別の構成について、断面の構造を一例として示す。図３３（Ｂ）に示す表示装置２００は、トランジスタ２０５とトランジスタ２０６とが同一の層に含まれている点では、図３２（Ａ）に示す表示装置２００と構成は同じである。ただし、図３３（Ｂ）に示す表示装置２００は、トランジスタ２０５とトランジスタ２０６とが含まれている層が、発光素子２０３よりも基板２０１側に近い点において、図３２（Ａ）に示す表示装置２００と構成が異なる。
具体的に、図３３（Ｂ）に示す表示装置２００では、トランジスタ２０５とトランジスタ２０６とが含まれる層２１０を有する。そして、層２１０は、発光素子２０３と基板２０１との間の領域を有する。また、液晶素子２０４は、発光素子２０３よりも基板２０２側に近い。
上記構成により、トランジスタ２０５とトランジスタ２０６とを共通の作製工程で作製することができる。また、液晶素子２０４とトランジスタ２０６の電気的な接続を行う配線と、発光素子２０３とトランジスタ２０５の電気的な接続を行う配線とが、層２１０に対して同一の側に設ければよい。具体的には、液晶素子２０４とトランジスタ２０６の電気的な接続を行う配線を、トランジスタ２０６の半導体層上に形成でき、なおかつ、発光素子２０３とトランジスタ２０５の電気的な接続を行う配線を、トランジスタ２０５の半導体層上に形成することができる。よって、図３２（Ａ）に示す表示装置２００の場合に比べて作製工程を簡素化することができる。
なお、図３２及び図３３では、２つの液晶素子２０４に対して１つの発光素子２０３が対応している断面構造を例示しているが、本発明の一態様に係る表示装置は、１つの液晶素子２０４に対して１つの発光素子２０３が対応している断面構造を有していても良いし、１つの液晶素子２０４に対して複数の発光素子２０３が対応している断面構造を有していても良い。
また、図３２及び図３３では、液晶素子２０４が有する画素電極２０７が、可視光を反射する機能を有する場合を例示しているが、画素電極２０７は可視光を透過する機能を有していても良い。この場合、バックライトやフロントライトなどの光源を表示装置２００に設けても良いし、液晶素子２０４を用いて画像を表示する際に発光素子２０３を光源として用いても良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、反射素子と発光素子とを用いた表示装置が有する、画素の構成例について説明する。なお、本実施の形態では、反射素子として液晶素子を用い、発光素子としてＥＬ材料を用いた発光素子を用いる場合を例に挙げて、本発明の一態様に係る画素３００の構成例について説明する。
図３４（Ａ）に示す画素３００は、画素３５０と画素３５１とを有する。そして、画素３５０は液晶素子３０１を有し、画素３５１は発光素子３０２を有する。
具体的に、画素３５０は、液晶素子３０１と、液晶素子３０１に印加する電圧を制御する機能を有するトランジスタ３０３と、容量素子３０４とを有する。そして、トランジスタ３０３は、ゲートが配線ＧＬに電気的に接続され、ソース又はドレインの一方が配線ＳＬに電気的に接続され、ソース又はドレインの他方が液晶素子３０１の画素電極に電気的に接続されている。また、液晶素子３０１の共通電極は、所定の電位が供給される配線または電極に電気的に接続されている。また、容量素子３０４は、一方の電極が、液晶素子３０１の画素電極に電気的に接続され、他方の電極が、所定の電位が供給される配線または電極に電気的に接続されている。
また、具体的に、画素３５１は、発光素子３０２と、発光素子３０２に供給する電流を制御する機能を有するトランジスタ３０５と、トランジスタ３０５のゲートへの電位の供給を制御する機能を有するトランジスタ３０６と、容量素子３０７とを有する。そして、トランジスタ３０６は、ゲートが配線ＧＥに電気的に接続され、ソース又はドレインの一方が配線ＤＬに電気的に接続され、ソース又はドレインの他方がトランジスタ３０５のゲートに電気的に接続されている。トランジスタ３０５は、ソース又はドレインの一方が配線ＡＬに電気的に接続され、ソース又はドレインの他方が発光素子３０２に電気的に接続されている。容量素子３０７は、一方の電極が配線ＡＬに電気的に接続され、他方の電極がトランジスタ３０５のゲートに電気的に接続されている。
図３４（Ａ）に示す画素３００では、液晶素子３０１に対応した画像信号を配線ＳＬに供給し、発光素子３０２に対応した画像信号を配線ＤＬに供給することで、液晶素子３０１によって表示される輝度と、発光素子３０２によって表示される輝度とを個別に制御することができる。
なお、図３４（Ａ）では、液晶素子３０１を有する画素３５０と、発光素子３０２を有する画素３５１とを一つずつ有する画素３００の構成例を示したが、画素３００が複数の画素３５０を有していても良いし、或いは画素３００が複数の画素３５１を有していても良い。
図３４（Ｂ）に、画素３００が一の画素３５０と、４つの画素３５１を有している場合の、画素３００の構成例を示す。
具体的に図３４（Ｂ）に示す画素３００は、液晶素子３０１を有する画素３５０と、発光素子３０２をそれぞれ有する画素３５１ａ乃至画素３５１ｄとを有する。
図３４（Ｂ）に示す画素３５０の構成については、図３４（Ａ）に示す画素３５０の構成を参照することができる。
また、図３４（Ｂ）に示す画素３５１ａ乃至画素３５１ｄは、図３４（Ａ）に示す画素３５１と同様に、発光素子３０２と、発光素子３０２に供給する電流を制御する機能を有するトランジスタ３０５と、トランジスタ３０５のゲートへの電位の供給を制御する機能を有するトランジスタ３０６と、容量素子３０７とをそれぞれ有する。そして、画素３５１ａ乃至画素３５１ｄがそれぞれ有する発光素子３０２から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
また、図３４（Ｂ）に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａの有するトランジスタ３０６のゲートと、画素３５１ｃの有するトランジスタ３０６のゲートとが、配線ＧＥｂに電気的に接続されている。また、画素３５１ｂの有するトランジスタ３０６のゲートと、画素３５１ｄの有するトランジスタ３０６のゲートとが、配線ＧＥａに電気的に接続されている。
また、図３４（Ｂ）に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａの有するトランジスタ３０６のソース又はドレインの一方と、画素３５１ｂの有するトランジスタ３０６のソース又はドレインの一方とが、配線ＤＬａに電気的に接続されている。また、画素３５１ｃの有するトランジスタ３０６のソース又はドレインの一方と、画素３５１ｄの有するトランジスタ３０６のソース又はドレインの一方とが、配線ＤＬｂに電気的に接続されている。
また、図３４（Ｂ）に示す画素３５１ａ乃至画素３５１ｄでは、全てのトランジスタ３０５のソース又はドレインの一方が、配線ＡＬに電気的に接続されている。
上述したように、図３４（Ｂ）に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａと画素３５１ｃが配線ＧＥｂを共有し、画素３５１ｂと画素３５１ｄが配線ＧＥａを共有しているが、画素３５１ａ乃至画素３５１ｄの全てが一の配線ＧＥを共有していても良い。この場合、画素３５１ａ乃至画素３５１ｄは、互いに異なる４つの配線ＤＬに電気的に接続されるようにすることが望ましい。
次いで、図３５（Ａ）に、図３４（Ａ）とは異なる画素３００の構成例を示す。図３５（Ａ）に示す画素３００は、画素３５１が有するトランジスタ３０５がバックゲートを有する点において、図３４（Ａ）に示す画素３００と構成が異なる。
具体的に、図３５（Ａ）に示す画素３００では、トランジスタ３０５のバックゲートがゲート（フロントゲート）に電気的に接続されている。図３５（Ａ）に示す画素３００は、上記構成を有することにより、トランジスタ３０５の閾値電圧がシフトするのを抑えることができ、トランジスタ３０５の信頼性を高めることができる。また、図３５（Ａ）に示す画素３００は、上記構成を有することにより、トランジスタ３０５のサイズを小さく抑えつつ、トランジスタ３０５のオン電流を高めることができる。
なお、本発明の一態様に係る表示装置では、画素３００が、図３５（Ａ）に示す画素３５０を複数有していても良いし、或いは図３５（Ａ）に示す画素３５１を複数有していても良い。具体的には、図３４（Ｂ）に示した画素３００と同様に、図３５（Ａ）に示す１つの画素３５０と、４つの画素３５１とを有していても良い。その場合、各種配線と４つの画素３５１との接続関係は、図３４（Ｂ）に示した画素３００を参照することができる。
次いで、図３５（Ｂ）に、図３４（Ａ）とは異なる画素３００の構成例を示す。図３５（Ｂ）に示す画素３００は、画素３５１が有するトランジスタ３０５がバックゲートを有する点において、図３４（Ａ）に示す画素３００と構成が異なる。そして、図３５（Ｂ）に示す画素３００では、トランジスタ３０５のバックゲートがゲートではなく発光素子３０２に電気的に接続されている点において、図３５（Ａ）に示す画素３００と構成が異なる。
図３５（Ｂ）に示す画素３００は、上記構成を有することにより、トランジスタ３０５の閾値電圧がシフトするのを抑えることができ、トランジスタ３０５の信頼性を高めることができる。
なお、本発明の一態様に係る表示装置では、画素３００が、図３５（Ｂ）に示す画素３５０を複数有していても良いし、或いは図３５（Ｂ）に示す画素３５１を複数有していても良い。具体的には、図３４（Ｂ）に示した画素３００と同様に、図３５（Ｂ）に示す１つの画素３５０と、４つの画素３５１とを有していても良い。その場合、各種配線と４つの画素３５１との接続関係は、図３４（Ｂ）に示した画素３００を参照することができる。
次いで、図３６に、図３４（Ａ）とは異なる画素３００の構成例を示す。図３６に示す画素３００は、画素３５０と画素３５１とを有し、画素３５１の構成が図３４（Ａ）とは異なる。
具体的に、図３６に示す画素３５１は、発光素子３０２と、発光素子３０２に供給する電流を制御する機能を有するトランジスタ３０５と、トランジスタ３０５のゲートへの電位の供給を制御する機能を有するトランジスタ３０６と、発光素子３０２の画素電極に所定の電位を供給する機能を有するトランジスタ３０８と、容量素子３０７とを有する。また、トランジスタ３０５と、トランジスタ３０６と、トランジスタ３０８とは、それぞれバックゲートを有する。
そして、トランジスタ３０６は、ゲート（フロントゲート）が配線ＭＬに電気的に接続され、バックゲートが配線ＧＥに電気的に接続され、ソース又はドレインの一方が配線ＤＬに電気的に接続され、ソース又はドレインの他方がトランジスタ３０５のゲート（フロントゲート）及びバックゲートに電気的に接続されている。トランジスタ３０５は、ソース又はドレインの一方が配線ＡＬに電気的に接続され、ソース又はドレインの他方が発光素子３０２に電気的に接続されている。
トランジスタ３０８は、ゲート（フロントゲート）が配線ＭＬに電気的に接続され、バックゲートが配線ＧＥに電気的に接続され、ソース又はドレインの一方が配線ＭＬに電気的に接続され、ソース又はドレインの他方が発光素子３０２に電気的に接続されている。容量素子３０７は、一方の電極が発光素子３０２に電気的に接続され、他方の電極がトランジスタ３０５のゲートに電気的に接続されている。
なお、図３６では、液晶素子３０１を有する画素３５０と、発光素子３０２を有する画素３５１とを一つずつ有する画素３００の構成例を示したが、画素３００が複数の画素３５０を有していても良いし、或いは画素３００が複数の画素３５１を有していても良い。
図３７に、画素３００が一の画素３５０と、４つの画素３５１を有している場合の、画素３００の構成例を示す。
具体的に図３７に示す画素３００は、液晶素子３０１を有する画素３５０と、発光素子３０２をそれぞれ有する画素３５１ａ乃至画素３５１ｄとを有する。
図３７に示す画素３５０の構成については、図３６に示す画素３５０の構成を参照することができる。
また、図３７に示す画素３５１ａ乃至画素３５１ｄは、図３６に示す画素３５１と同様に、発光素子３０２と、発光素子３０２に供給する電流を制御する機能を有するトランジスタ３０５と、トランジスタ３０５のゲートへの電位の供給を制御する機能を有するトランジスタ３０６と、発光素子３０２の画素電極に所定の電位を供給する機能を有するトランジスタ３０８と、容量素子３０７とをそれぞれ有する。そして、画素３５１ａ乃至画素３５１ｄがそれぞれ有する発光素子３０２から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
また、図３７に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａの有するトランジスタ３０６のゲートと、画素３５１ｂの有するトランジスタ３０６のゲートとが、配線ＭＬａに電気的に接続されている。また、画素３５１ｃの有するトランジスタ３０６のゲートと、画素３５１ｄの有するトランジスタ３０６のゲートとが、配線ＭＬｂに電気的に接続されている。
また、図３７に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａの有するトランジスタ３０６のバックゲートと、画素３５１ｃの有するトランジスタ３０６のバックゲートとが、配線ＧＥｂに電気的に接続されている。また、画素３５１ｂの有するトランジスタ３０６のバックゲートと、画素３５１ｄの有するトランジスタ３０６のバックゲートとが、配線ＧＥａに電気的に接続されている。
また、図３７に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａの有するトランジスタ３０６のソース又はドレインの一方と、画素３５１ｂの有するトランジスタ３０６のソース又はドレインの一方とが、配線ＤＬａに電気的に接続されている。また、画素３５１ｃの有するトランジスタ３０６のソース又はドレインの一方と、画素３５１ｄの有するトランジスタ３０６のソース又はドレインの一方とが、配線ＤＬｂに電気的に接続されている。
また、図３７に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａの有するトランジスタ３０８のバックゲートと、画素３５１ｃの有するトランジスタ３０８のバックゲートとが、配線ＧＥｂに電気的に接続されている。また、画素３５１ｂの有するトランジスタ３０８のバックゲートと、画素３５１ｄの有するトランジスタ３０８のバックゲートとが、配線ＧＥａに電気的に接続されている。
また、図３７に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａの有するトランジスタ３０８のゲート（フロントゲート）とソース又はドレインの一方とが配線ＭＬａに電気的に接続され、画素３５１ｂの有するトランジスタ３０８のゲート（フロントゲート）とソース又はドレインの一方とが、配線ＭＬａに電気的に接続されている。また、画素３５１ｃの有するトランジスタ３０８のゲート（フロントゲート）とソース又はドレインの一方とが配線ＭＬｂに電気的に接続され、画素３５１ｄの有するトランジスタ３０８のゲート（フロントゲート）とソース又はドレインの一方とが、配線ＭＬｂに電気的に接続されている。
また、図３７に示す画素３５１ａ乃至画素３５１ｄでは、全てのトランジスタ３０５のソース又はドレインの一方が、配線ＡＬに電気的に接続されている。
上述したように、図３７に示す画素３５１ａ乃至画素３５１ｄでは、画素３５１ａと画素３５１ｃが配線ＧＥｂを共有し、画素３５１ｂと画素３５１ｄが配線ＧＥａを共有しているが、画素３５１ａ乃至画素３５１ｄの全てが一の配線ＧＥを共有していても良い。この場合、画素３５１ａ乃至画素３５１ｄは、互いに異なる４つの配線ＤＬに電気的に接続されるようにすることが望ましい。
なお、画素３５０に、オフ電流が低いトランジスタを用いることで、表示画面を書き換える必要がない場合（すなわち静止画を表示する場合）、一時的に駆動回路を停止することができる（ＩＤＳ駆動）。ＩＤＳ駆動によって、表示装置２００の消費電力を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、図３３（Ａ）に示した表示装置２００を例に挙げて、反射素子と発光素子とを用いた表示装置２００の具体的な構成例について説明する。
図３８に、表示装置２００の断面構造の一例を示す。
図３８に示す表示装置２００は、基板１００と基板１０１の間に、表示部１０２と、表示部１０３とが積層された構成を有する。具体的に、図３８では、表示部１０２と表示部１０３とが接着層１０４により接着されている。
そして、図３８では、表示部１０２の画素が有する発光素子３０２、トランジスタ３０５、及び容量素子３０７と、表示部１０２の駆動回路が有するトランジスタ３０９とを図示している。また、図３８では、表示部１０３の画素が有する液晶素子３０１と、トランジスタ３０３と、容量素子３０４と、表示部１０３の駆動回路が有するトランジスタ３１０とを図示している。
トランジスタ３０５は、バックゲートとしての機能を有する導電層３１１と、導電層３１１上の絶縁層３１２と、絶縁層３１２上において導電層３１１と重なる半導体層３１３と、半導体層３１３上の絶縁層３１６と、絶縁層３１６上に位置し、ゲートとしての機能を有する導電層３１７と、導電層３１７上に位置する絶縁層３１８のさらに上に位置し、半導体層３１３と電気的に接続されている導電層３１４及び導電層３１５と、を有する。
また、導電層３１５は、導電層３１９と電気的に接続され、導電層３１９は導電層３２０に電気的に接続されている。導電層３１９は導電層３１７と同一の層に形成されており、導電層３２０は導電層３１１と同一の層に形成されている。
また、導電層３１１及び導電層３２０と同一の層に、トランジスタ３０６（図示せず）のバックゲートとしての機能を有する導電層３２１が位置している。導電層３２１上には絶縁層３１２が位置し、絶縁層３１２上には導電層３２１と重なる領域を有する半導体層３２２が位置する。半導体層３２２にはトランジスタ３０６（図示せず）のチャネル形成領域が含まれる。半導体層３２２上には絶縁層３１８が位置し、絶縁層３１８上には導電層３２３が位置する。導電層３２３は半導体層３２２に電気的に接続されており、導電層３２３はトランジスタ３０６（図示せず）のソースまたはドレインとしての機能を有する。
トランジスタ３０９は、トランジスタ３０５と同様の構成を有するので、詳細な説明は割愛する。
トランジスタ３０５、導電層３２３、トランジスタ３０９上には、絶縁層３２４が位置し、絶縁層３２４上には絶縁層３２５が位置する。絶縁層３２５上には導電層３２６及び導電層３２７が位置する。導電層３２６は導電層３１４と電気的に接続されており、導電層３２７は導電層３２３と電気的に接続されている。導電層３２６及び導電層３２７上には絶縁層３２８が位置し、絶縁層３２８上には導電層３２９が位置する。導電層３２９は導電層３２６に電気的に接続されており、発光素子３０２の画素電極としての機能を有する。
導電層３２７と絶縁層３２８と導電層３２９とが重なる領域が、容量素子３０７として機能する。
導電層３２９上には絶縁層３３０が位置し、絶縁層３３０上にはＥＬ層３３１が位置し、ＥＬ層３３１上には対向電極としての機能を有する導電層３３２が位置する。導電層３２９とＥＬ層３３１と導電層３３２とは、絶縁層３３０の開口部において電気的に接続されており、導電層３２９とＥＬ層３３１と導電層３３２とが電気的に接続された領域が発光素子３０２として機能する。発光素子３０２は、導電層３３２側から破線の矢印で示す方向に光を放射する、トップエミッション構造を有する。
導電層３２９と導電層３３２とは、一方が陽極として機能し、他方が陰極として機能する。導電層３２９と導電層３３２の間に、発光素子３０２の閾値電圧より高い電圧を印加すると、ＥＬ層３３１に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層３３１において再結合し、ＥＬ層３３１に含まれる発光物質が発光する。
なお、半導体層３１３、３２２に酸化物半導体を用いる場合、表示装置の信頼性を高めるには、絶縁層３１８は酸素を含む絶縁材料を用いることが望ましく、絶縁層３２４には水又は水素などの不純物が拡散しにくい材料を用いることが望ましい。
絶縁層３２５または絶縁層３３０として有機材料を用いる場合、絶縁層３２５または絶縁層３３０が表示装置の端部に露出していると、絶縁層３２５または絶縁層３３０を介して発光素子３０２等に表示装置の外部から水分等の不純物が侵入する恐れがある。不純物の侵入により、発光素子３０２が劣化すると、表示装置の劣化につながる。そのため、図３８に示すように、絶縁層３２５及び絶縁層３３０が、表示装置の端部に位置しないことが好ましい。
発光素子３０２は、接着層３３３を介して着色層３３４と重なる。スペーサ３３５は、接着層３３３を介して遮光層３３６と重なる。図３８では、導電層３３２と遮光層３３６との間に隙間がある場合を示しているが、これらが接していてもよい。
着色層３３４は特定の波長帯域の光を透過する有色層である。例えば、赤色、緑色、青色、又は黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。
なお、本発明の一態様は、カラーフィルタ方式に限られず、塗り分け方式、色変換方式、又は量子ドット方式等を適用してもよい。
表示部１０３において、トランジスタ３０３は、バックゲートとしての機能を有する導電層３４０と、導電層３４０上の絶縁層３４１と、絶縁層３４１上において導電層３４０と重なる半導体層３４２と、半導体層３４２上の絶縁層３４３と、絶縁層３４３上に位置し、ゲートとしての機能を有する導電層３４４と、導電層３４４上に位置する絶縁層３４５のさらに上に位置し、半導体層３４２と電気的に接続されている導電層３４６及び導電層３４７と、を有する。
また、導電層３４０と同一の層に導電層３４８が位置する。導電層３４８上には絶縁層３４１が位置し、絶縁層３４１上には導電層３４８と重なる領域に導電層３４７が位置する。導電層３４７と絶縁層３４１と導電層３４８とが重なる領域が、容量素子３０４として機能する。
トランジスタ３１０は、トランジスタ３０３と同様の構成を有するので、詳細な説明は割愛する。
トランジスタ３０３、容量素子３０４、トランジスタ３１０上には、絶縁層３６０が位置し、絶縁層３６０上には導電層３４９が位置する。導電層３４９は導電層３４７と電気的に接続されており、液晶素子３０１の画素電極としての機能を有する。導電層３４９上には配向膜３６４が位置する。
基板１０１には、共通電極としての機能を有する導電層３６１が位置する。具体的に、図３８では、基板１０１上に接着層３６２を介して絶縁層３６３が接着されており、絶縁層３６３上に導電層３６１が位置する。そして、導電層３６１上には配向膜３６５が位置し、配向膜３６４と配向膜３６５の間には液晶層３６６が位置する。
図３８では、導電層３４９が可視光を反射する機能を有し、導電層３６１が可視光を透過する機能を有することで、破線の矢印で示すように基板１０１側から入射した光を、導電層３４９において反射させ、再度基板１０１側から放射させることができる。
可視光を透過する導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。具体的には、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、ガリウムを含む酸化亜鉛などが挙げられる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。
可視光を反射する導電性材料としては、例えば、アルミニウム、銀、またはこれらの金属材料を含む合金等が挙げられる。そのほか、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、またはこれら金属材料を含む合金を用いることができる。また、上記金属材料または合金に、ランタン、ネオジム、またはゲルマニウム等が添加されていてもよい。アルミニウムとチタンの合金、アルミニウムとニッケルの合金、アルミニウムとネオジムの合金、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、銀と銅の合金、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）、銀とマグネシウムの合金等の銀を含む合金を用いてもよい。
なお、図３８では、バックゲートを有するトップゲート型のトランジスタを用いた表示装置の構成について説明したが、本発明の一態様に係る表示装置はバックゲートを有さないトランジスタを用いていても良いし、バックゲート型のトランジスタを用いていても良い。
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
また、トランジスタに用いる半導体材料としては、酸化物半導体を用いることができる。代表的には、インジウムを含む酸化物半導体などを適用できる。特に、トランジスタに用いる酸化物半導体は、実施の形態９で説明するＣＡＣ−ＯＳを用いるのが好ましい。
特にシリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
半導体層は、例えば少なくともインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。
半導体層を構成する酸化物半導体として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
なお、本実施の形態では、反射素子として液晶素子を用いた表示装置の構成を例示したが、反射素子として、液晶素子のほかに、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を適用した表示素子などを用いることができる。
また、発光素子として、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの自発光性の発光素子を用いることができる。
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。
また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。
なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
次いで、図３９（Ａ）に、本発明の一態様に係る表示装置２００の、外観の一例を示す。図３９（Ａ）に示す表示装置２００は、基板５００上に画素部５０１と、反射素子を有する画素用の走査線駆動回路５０２と、発光素子を有する画素用の走査線駆動回路５０３と、を有する。また、ＩＣ５０４は反射素子を有する画素用の信号線駆動回路を有し、配線５０６を介して画素部５０１に電気的に接続されている。また、ＩＣ５０５は発光素子を有する画素用の信号線駆動回路を有し、配線５０７を介して画素部５０１に電気的に接続されている。
また、ＦＰＣ５０８はＩＣ５０４に電気的に接続されており、ＦＰＣ５０９はＩＣ５０５に電気的に接続されている。ＦＰＣ５１０は配線５１１を介して走査線駆動回路５０２に電気的に接続されている。また、ＦＰＣ５１０は配線５１２を介して走査線駆動回路５０３に電気的に接続されている。
次いで、反射素子として液晶素子を用い、発光素子として有機ＥＬなどの発光素子を用いる場合を例に挙げて、画素部５０１が有する画素５１３における、液晶素子の表示領域のレイアウトと、発光素子の表示領域のレイアウトとを、図３９（Ｂ）に示す。
具体的に図３９（Ｂ）では、画素５１３が、液晶素子の表示領域５１４と、黄色に対応する発光素子の表示領域５１５と、緑色に対応する発光素子の表示領域５１６と、赤色に対応する発光素子の表示領域５１７と、青色に対応する発光素子の表示領域５１８とを有する。
なお、緑色、青色、赤色、黄色にそれぞれ対応する発光素子を用いて色再現性の良い黒を表示する際、発光素子の面積あたりに流れる電流量は、黄色に対応する発光素子が最も小さいことが求められる。図３９（Ｂ）では、緑色に対応する発光素子の表示領域５１６と、赤色に対応する発光素子の表示領域５１７と、青色に対応する発光素子の表示領域５１８とが、ほぼ同等の面積を有し、それらに対して黄色に対応する発光素子の表示領域５１５の面積はやや小さいため、色再現性の良い黒を表示することが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様に係るトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ、又はｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１０）
本実施の形態では、ハイブリッド表示装置を有する電子機器の一例について、説明する。下記の一例に示す電子機器は、実施の形態１で説明した表示ユニット１１０を有することができる。又は、下記の一例に示す電子機器は、表示ユニット１１０に加えて、タッチセンサユニット１２０を有することができる。特に、本明細書に開示するコントローラＩＣを下記に例示する電子機器に備えることによって、該電子機器の消費電力を低減することができる。
なお、本発明の一態様は、ハイブリッド表示装置に限定せず、反射素子、又は発光素子のいずれか一方を有する表示素子を備える表示装置、又は該表示装置を有する電子機器であってもよい。
＜タブレット型情報端末＞
図４０（Ａ）は、タブレット型の情報端末５２００であり、筐体５２２１、表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３に情報端末５２００を起動する電源スイッチ、情報端末５２００のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５２２２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図４０（Ａ）に示した情報端末５２００では、操作ボタン５２２３の数を４個示しているが、情報端末５２００の有する操作ボタンの数及び配置は、これに限定されない。
また、図示していないが、図４０（Ａ）に示した情報端末５２００は、マイクを有する構成であってもよい。この構成により、例えば、情報端末５２００に携帯電話のような通話機能を付することができる。
また、図示していないが、図４０（Ａ）に示した情報端末５２００は、カメラを有する構成であってもよい。また、図示していないが、図４０（Ａ）に示した情報端末５２００は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。
また、図示していないが、図４０（Ａ）に示した情報端末５２００は、筐体５２２１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図４０（Ａ）に示す情報端末５２００の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部５２２２の画面表示を、情報端末５２００の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図４０（Ａ）に示した情報端末５２００は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する情報端末５２００を実現することができる。
また、情報端末５２００がマイクを有することで、情報端末５２００に音声解読機能を付することができる場合がある。情報端末５２００に音声解読機能を設けることで、音声認識によって情報端末５２００を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などを情報端末５２００に有することができる。これにより、例えば、会議などの議事録作成として活用することができる。
また、表示部５２２２として、可撓性を有する基材を用いてもよい。具体的には、表示部５２２２は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図４０（Ａ）に示した情報端末５２００のように平らな面を有する筐体５２２１だけでなく、曲面を有するような筐体の電子機器を実現することができる。
また、情報端末５２００は、表示部５２２２として可撓性を有する基材を用いて、表示部５２２２を自由に折りたたむことができる構造を有してもよい。このような構成を図４０（Ｂ）に示す。情報端末５３００は、情報端末５２００と同様のタブレット型の情報端末であり、筐体５３２１ａ、筐体５３２１ｂ、表示部５３２２、操作ボタン５３２３、スピーカ５３２４を有している。
筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。
表示部５２２２や表示部５３２２に適用できる可撓性を有する基材としては、可視光に対する透光性を有する材料として、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。
情報端末５２００、又は情報端末５３００に本明細書に開示したコントローラＩＣを適用することにより、ＩＤＳ駆動時において、情報端末５２００、又は情報端末５３００の消費電力を低減することができる。
＜携帯型ゲーム機＞
図４１（Ａ）は携帯型ゲーム機であり、筐体５１０１、筐体５１０２、表示部５１０３、表示部５１０４、マイクロフォン５１０５、スピーカ５１０６、操作キー５１０７、スタイラス５１０８等を有する。本発明の一態様にかかるコントローラＩＣは、携帯型ゲーム機の集積回路に用いることができる。なお、図４１（Ａ）に示した携帯型ゲーム機は、２つの表示部５１０３と表示部５１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
＜携帯情報端末＞
図４１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかるコントローラＩＣは、携帯情報端末の集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
＜ノート型パーソナルコンピュータ＞
図４１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる表示装置は、表示部５４０２に用いることができる。
＜ウェアラブル端末＞
図４１（Ｄ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様にかかるコントローラＩＣは、スマートウォッチの集積回路に用いることができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図４１（Ｄ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図４１（Ｄ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
＜ビデオカメラ＞
図４１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかるコントローラＩＣは、ビデオカメラの集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
＜携帯電話＞
図４１（Ｆ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図４１（Ｆ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図４１（Ｆ）に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図４１（Ｆ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
＜移動体＞
上述した表示装置は、移動体である自動車の運転席周辺に適用することもできる。
例えば図４２は、自動車の室内におけるフロントガラス周辺を表す図である。図４２では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることも可能である。
また、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子または発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
ＯＵＴ［１］ 列出力回路
ＯＵＴ［ｊ］ 列出力回路
ＯＵＴ［ｎ］ 列出力回路
Ｃｒｅｆ 参照列出力回路
ＡＭ［１，１］ メモリセル
ＡＭ［ｉ，１］ メモリセル
ＡＭ［ｍ，１］ メモリセル
ＡＭ［１，ｊ］ メモリセル
ＡＭ［ｉ，ｊ］ メモリセル
ＡＭ［ｉ＋１，ｊ］ メモリセル
ＡＭ［ｉ，ｊ＋１］ メモリセル
ＡＭ［ｉ＋１，ｊ＋１］ メモリセル
ＡＭ［ｍ，ｊ］ メモリセル
ＡＭ［１，ｎ］ メモリセル
ＡＭ［ｉ，ｎ］ メモリセル
ＡＭ［ｍ，ｎ］ メモリセル
ＡＭｒｅｆ［１］ メモリセル
ＡＭｒｅｆ［ｉ］ メモリセル
ＡＭｒｅｆ［ｉ＋１］ メモリセル
ＡＭｒｅｆ［ｍ］ メモリセル
Ｎ［１，１］ ノード
Ｎ［ｉ，１］ ノード
Ｎ［ｍ，１］ ノード
Ｎ［１，ｊ］ ノード
Ｎ［ｉ，ｊ］ ノード
Ｎ［ｉ＋１，ｊ］ ノード
Ｎ［ｉ，ｊ＋１］ ノード
Ｎ［ｉ＋１，ｊ＋１］ ノード
Ｎ［ｍ，ｊ］ ノード
Ｎ［１，ｎ］ ノード
Ｎ［ｉ，ｎ］ ノード
Ｎ［ｍ，ｎ］ ノード
Ｎｒｅｆ［ｉ］ ノード
Ｎｒｅｆ［ｉ＋１］ ノード
ＯＲＰ 配線
ＯＳＰ 配線
ＯＲＭ 配線
ＯＳＭ 配線
Ｂ［１］ 配線
Ｂ［ｊ］ 配線
Ｂ［ｊ＋１］ 配線
Ｂ［ｎ］ 配線
Ｂｒｅｆ 配線
ＲＷ［１］ 配線
ＲＷ［ｉ］ 配線
ＲＷ［ｉ＋１］ 配線
ＲＷ［ｍ］ 配線
ＷＷ［１］ 配線
ＷＷ［ｉ］ 配線
ＷＷ［ｉ＋１］ 配線
ＷＷ［ｍ］ 配線
ＷＤ［１］ 配線
ＷＤ［ｊ］ 配線
ＷＤ［ｊ＋１］ 配線
ＷＤ［ｎ］ 配線
ＷＤｒｅｆ 配線
ＶＲ 配線
ＶＤＤＬ 配線
ＶＳＳＬ 配線
ＣＭ カレントミラー回路
ＣＩ 定電流回路
ＣＩｒｅｆ 定電流回路
ＣＴ１ 端子
ＣＴ１−１ 端子
ＣＴ１−２ 端子
ＣＴ１−３ 端子
ＣＴ２ 端子
ＣＴ３ 端子
ＣＴ４ 端子
ＣＴ５［１］ 端子
ＣＴ５［ｊ］ 端子
ＣＴ５［ｊ＋１］ 端子
ＣＴ５［ｎ］ 端子
ＣＴ６［１］ 端子
ＣＴ６［ｊ］ 端子
ＣＴ６［ｊ＋１］ 端子
ＣＴ６［ｎ］ 端子
ＣＴ７ 端子
ＣＴ８ 端子
ＯＴ［１］ 出力端子
ＯＴ［ｊ］ 出力端子
ＯＴ［ｊ＋１］ 出力端子
ＯＴ［ｎ］ 出力端子
ＯＴｒｅｆ 出力端子
ＩＬ［１］ 配線
ＩＬ［ｊ］ 配線
ＩＬ［ｊ＋１］ 配線
ＩＬ［ｎ］ 配線
ＩＬｒｅｆ 配線
ＢＧ［１］ 配線
ＢＧ［ｊ］ 配線
ＢＧ［ｊ＋１］ 配線
ＢＧ［ｎ］ 配線
ＢＧｒｅｆ 配線
ＯＬ［１］ 配線
ＯＬ［ｊ］ 配線
ＯＬ［ｊ＋１］ 配線
ＯＬ［ｎ］ 配線
ＯＬｒｅｆ 配線
ＮＣＭｒｅｆ ノード
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ５ トランジスタ
Ｔｒ６ トランジスタ
Ｔｒ７ トランジスタ
Ｔｒ８ トランジスタ
Ｔｒ９ トランジスタ
Ｔｒ１１ トランジスタ
Ｔｒ１２ トランジスタ
Ｔｒ２１ トランジスタ
Ｔｒ２２ トランジスタ
Ｔｒ２３ トランジスタ
Ｔｒ３１ トランジスタ
Ｔｒ３２ トランジスタ
Ｔｒ４１ トランジスタ
Ｔｒ４２ トランジスタ
Ｃ１ 容量素子
Ｃ２ 容量素子
Ｃ３ 容量素子
Ｃ４ 容量素子
Ｃ５ 容量素子
ＮＮＣ 回路
ＭＳＷ スイッチ回路
ＭＳＷ−Ｂ スイッチ回路
ＭＳＷ−ＲＷ スイッチ回路
ＭＳＷ−ＷＤ スイッチ回路
ＭＳＷ−ＷＷ スイッチ回路
ＭＳＷ１ スイッチ回路
ＭＳＷ２ スイッチ回路
Ｕ［１，１］ 積和演算回路
Ｕ［１，Ｎ］ 積和演算回路
Ｕ［Ｍ，１］ 積和演算回路
Ｕ［Ｍ，Ｎ］ 積和演算回路
ＳＷ 回路
Ｂ 端子
ＲＷ 端子
ＷＤ 端子
ＷＷ 端子
ＴＨ１ 端子
ＴＨ２ 端子
ＴＶ１ 端子
ＴＶ２ 端子
ＳＷＢ 配線
ＳＷＷ 配線
ＨＲＷ［１］ 配線群
ＨＲＷ［２］ 配線群
ＨＲＷ［３］ 配線群
ＨＲＷ［４］ 配線群
ＨＲＷ［５］ 配線群
ＨＲＷ［６］ 配線群
ＨＷＷ［１］ 配線群
ＨＷＷ［２］ 配線群
ＨＷＷ［３］ 配線群
ＶＷＤ［１］ 配線群
ＶＷＤ［２］ 配線群
ＶＷＤ［３］ 配線群
ＶＢ［１］ 配線群
ＶＢ［２］ 配線群
ＶＢ［４］ 配線群
ＶＢ［５］ 配線群
ＶＢ［７］ 配線群
ＶＢ［８］ 配線群
Ｓ１−０ ステップ
Ｓ１−１ ステップ
Ｓ１−２ ステップ
Ｓ１−３ ステップ
Ｓ１−４ ステップ
Ｓ１−５ ステップ
Ｓ２−０ ステップ
Ｓ２−１ ステップ
Ｓ２−２ ステップ
Ｓ２−３ ステップ
Ｓ２−４ ステップ
Ｓ２−５ ステップ
ＳＮＬ 配線
ＤＲＬ 配線
ＣＴαβ 容量素子
ＳＬ 配線
ＤＬ 配線
ＤＬａ 配線
ＤＬｂ 配線
ＧＬ 配線
ＡＬ 配線
ＧＥ 配線
ＧＥａ 配線
ＧＥｂ 配線
ＭＬ 配線
ＭＬａ 配線
ＭＬｂ 配線
１０ 画素
１０ａ 反射素子
１０ｂ 発光素子
１００ 基板
１０１ 基板
１０２ 表示部
１０３ 表示部
１０４ 接着層
１１０ 表示ユニット
１１１ 画素アレイ
１１３ ゲートドライバ
１１４ ゲートドライバ
１１５ コントローラＩＣ
１２０ タッチセンサユニット
１２１ センサアレイ
１２５ 周辺回路
１２６ ＴＳドライバ
１２７ センス回路
１３０ 表示装置
１４０ ホスト
１４１ センサ
１４３ 光センサ
１４４ 開閉センサ
１４５ 外光
１５０ インターフェース
１５１ フレームメモリ
１５１ａ 消費電力モニタ
１５２ デコーダ
１５３ センサコントローラ
１５４ コントローラ
１５５ クロック生成回路
１５６ 情報処理回路
１５６ａ 積和演算回路
１５６ｂ スイッチ回路
１５６ｃ バス
１６０ 画像処理部
１６１ ガンマ補正回路
１６２ 調光回路
１６３ 調色回路
１６４ ＥＬ補正回路
１７３ タイミングコントローラ
１７５ レジスタ
１８０ ソースドライバ
１８１ ソースドライバ
１８２ ソースドライバ
１８４ タッチセンサコントローラ
１９０ 領域
２００ 表示装置
２０１ 基板
２０２ 基板
２０３ 発光素子
２０４ 液晶素子
２０５ トランジスタ
２０６ トランジスタ
２０７ 画素電極
２０８ 共通電極
２０９ 液晶層
２１０ 層
２１０ａ 層
２１０ｂ 層
３００ 画素
３０１ 液晶素子
３０２ 発光素子
３０３ トランジスタ
３０４ 容量素子
３０５ トランジスタ
３０６ トランジスタ
３０７ 容量素子
３０８ トランジスタ
３０９ トランジスタ
３１０ トランジスタ
３１１ 導電層
３１２ 絶縁層
３１３ 半導体層
３１４ 導電層
３１５ 導電層
３１６ 絶縁層
３１７ 導電層
３１８ 絶縁層
３１９ 導電層
３２０ 導電層
３２１ 導電層
３２２ 半導体層
３２３ 導電層
３２４ 絶縁層
３２５ 絶縁層
３２６ 導電層
３２７ 導電層
３２８ 絶縁層
３２９ 導電層
３３０ 絶縁層
３３１ ＥＬ層
３３２ 導電層
３３３ 接着層
３３４ 着色層
３３５ スペーサ
３３６ 遮光層
３４０ 導電層
３４１ 絶縁層
３４２ 半導体層
３４３ 絶縁層
３４４ 導電層
３４５ 絶縁層
３４６ 導電層
３４７ 導電層
３４８ 導電層
３４９ 導電層
３５０ 画素
３５１ 画素
３５１ａ 画素
３５１ｂ 画素
３５１ｃ 画素
３５１ｄ 画素
３６０ 絶縁層
３６１ 導電層
３６２ 接着層
３６３ 絶縁層
３６４ 配向膜
３６５ 配向膜
３６６ 液晶層
４１１ 回路
４１３ 回路
４１４ 回路
４１５ 回路
５００ 基板
５０１ 画素部
５０２ 走査線駆動回路
５０３ 走査線駆動回路
５０４ ＩＣ
５０５ ＩＣ
５０６ 配線
５０７ 配線
５０８ ＦＰＣ
５０９ ＦＰＣ
５１０ ＦＰＣ
５１１ 配線
５１２ 配線
５１３ 画素
５１４ 表示領域
５１５ 表示領域
５１６ 表示領域
５１７ 表示領域
５１８ 表示領域
７００ 積和演算回路
７１０ オフセット回路
７１１ オフセット回路
７１２ オフセット回路
７１３ オフセット回路
７１５ オフセット回路
７１６ オフセット回路
７２０ メモリセルアレイ
７２１ メモリセルアレイ
７５０ オフセット回路
７５１ オフセット回路
７６０ メモリセルアレイ
５１０１ 筐体
５１０２ 筐体
５１０３ 表示部
５１０４ 表示部
５１０５ マイクロフォン
５１０６ スピーカ
５１０７ 操作キー
５１０８ スタイラス
５２００ 情報端末
５２２１ 筐体
５２２２ 表示部
５２２３ 操作ボタン
５２２４ スピーカ
５３００ 情報端末
５３２１ａ 筐体
５３２１ｂ 筐体
５３２１ｃ ヒンジ部
５３２２ 表示部
５３２３ 操作ボタン
５３２４ スピーカ
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５６０１ 第１筐体
５６０２ 第２筐体
５６０３ 第１表示部
５６０４ 第２表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド

Claims (11)

  1. 情報処理回路と、フレームメモリと、記憶装置と、を有する電子機器であり、
    前記フレームメモリは、消費電力モニタを有し、
    前記情報処理回路は、第１積和演算回路と、第２積和演算回路と、第１スイッチ回路と、第２スイッチ回路と、を有し、
    前記第１積和演算回路は、第１端子を有し、
    前記第２積和演算回路は、第２端子を有し、
    前記第１スイッチ回路は、第３端子と、第４端子と、を有し、
    前記第２スイッチ回路は、第５端子と、第６端子と、を有し、
    前記第１端子は、前記第３端子と電気的に接続され、
    前記第２端子は、前記第５端子と電気的に接続され、
    前記第４端子は、前記第６端子と電気的に接続され、
    前記第１スイッチ回路は、前記第３端子と、前記第４端子と、の間を導通状態、又は非導通状態にする機能を有し、
    前記第２スイッチ回路は、前記第５端子と、前記第６端子と、の間を導通状態、又は非導通状態にする機能を有し、
    前記フレームメモリは、画像データを保持する機能と、保持した該画像データを書き換える機能と、を有し、
    前記消費電力モニタは、前記フレームメモリに保持した画像データを書き換えた場合に生じる消費電力量を第１データとして取得する機能を有し、
    前記情報処理回路は、前記第１データと、アイドリングストップ駆動の有無を知らせる信号と、を受け取る機能と、前記第１データと、前記信号と、に応じて、前記記憶装置にデータセーブを投機実行するか否かを判定する機能を有することを特徴とする電子機器。
  2. 情報処理回路と、タッチセンサユニットと、記憶装置と、を有する電子機器であり、
    前記情報処理回路は、第１積和演算回路と、第２積和演算回路と、第１スイッチ回路と、第２スイッチ回路と、を有し、
    前記第１積和演算回路は、第１端子を有し、
    前記第２積和演算回路は、第２端子を有し、
    前記第１スイッチ回路は、第３端子と、第４端子と、を有し、
    前記第２スイッチ回路は、第５端子と、第６端子と、を有し、
    前記第１端子は、前記第３端子と電気的に接続され、
    前記第２端子は、前記第５端子と電気的に接続され、
    前記第４端子は、前記第６端子と電気的に接続され、
    前記第１スイッチ回路は、前記第３端子と、前記第４端子と、の間を導通状態、又は非導通状態にする機能を有し、
    前記第２スイッチ回路は、前記第５端子と、前記第６端子と、の間を導通状態、又は非導通状態にする機能を有し、
    前記タッチセンサユニットは、入力された情報に基づく第１データを取得する機能を有し、
    前記情報処理回路は、前記第１データと、アイドリングストップ駆動の有無を知らせる信号と、を受け取る機能と、前記第１データと、前記信号と、に応じて、前記記憶装置にデータセーブを投機実行するか否かを判定する機能を有することを特徴とする電子機器。
  3. 請求項１、又は請求項２において、
    前記第１スイッチ回路の構成は、前記第２スイッチ回路と同じ構成であり、
    前記第５端子は、前記第３端子に相当し、
    前記第６端子は、前記第４端子に相当し、
    前記第１スイッチ回路は、回路を有し、
    前記回路は、第１トランジスタと、第２トランジスタと、第１容量素子と、を有し、
    前記第１トランジスタのソース又はドレインの一方は、前記第２トランジスタのゲートと電気的に接続され、
    前記第１容量素子の１対の電極の一方は、前記第１トランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２トランジスタのソース又はドレインの一方は、前記第３端子と電気的に接続され、
    前記第２トランジスタのソース又はドレインの他方は、前記第４端子と電気的に接続されることを特徴とする電子機器。
  4. 請求項３において、
    前記第１トランジスタと、前記第２トランジスタと、の少なくとも一のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする電子機器。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第２積和演算回路の構成は、前記第１積和演算回路と同じ構成であり、
    前記第１積和演算回路は、第１メモリセルと、第２メモリセルと、オフセット回路と、を有し、
    前記第１メモリセルは、前記オフセット回路と電気的に接続され、
    前記第２メモリセルは、前記オフセット回路と電気的に接続され、
    前記第１メモリセルは、第１アナログデータを保持する機能と、第１メモリセルに第１信号が選択信号として印加されたときに、前記第１アナログデータに応じた第１電流を流す機能と、を有し、
    前記第２メモリセルは、参照アナログデータを保持する機能と、第２メモリセルに前記第１信号が前記選択信号として印加されたときに、前記参照アナログデータに応じた第２電流を流す機能と、を有し、
    前記オフセット回路は、前記第１電流と前記第２電流との差の第３電流を流す機能を有し、
    前記第１メモリセルは、前記第１メモリセルに、第２アナログデータを有する第２信号が前記選択信号として印加されたときに、前記第２信号と、前記第１アナログデータと、に応じた第４電流を流す機能と、を有し、
    前記第２メモリセルは、前記第２メモリセルに、前記第２信号が前記選択信号として印加されたときに、前記第２信号と、前記参照アナログデータと、に応じた第５電流を流す機能と、を有し、
    前記第１積和演算回路は、前記第４電流と前記第５電流との差から前記第３電流を差し引いた第６電流を出力する機能を有することを特徴とする電子機器。
  6. 請求項１乃至請求項４のいずれか一において、
    オフセット回路を有し、
    前記第２積和演算回路の構成は、前記第１積和演算回路と同じ構成であり、
    前記第１積和演算回路は、メモリセルアレイを有し、
    前記メモリセルアレイは、第１メモリセルと、第２メモリセルと、を有し、
    前記第１メモリセルは、前記オフセット回路と電気的に接続され、
    前記第２メモリセルは、前記オフセット回路と電気的に接続され、
    前記第１メモリセルは、第１アナログデータを保持する機能と、第１メモリセルに第１信号が選択信号として印加されたときに、前記第１アナログデータに応じた第１電流を流す機能と、を有し、
    前記第２メモリセルは、参照アナログデータを保持する機能と、第２メモリセルに前記第１信号が選択信号として印加されたときに、前記参照アナログデータに応じた第２電流を流す機能と、を有し、
    前記オフセット回路は、前記第１電流と前記第２電流との差の第３電流を流す機能を有し、
    前記第１メモリセルは、前記第１メモリセルに、第２アナログデータを有する第２信号が選択信号として印加されたときに、前記第２信号と、前記第１アナログデータと、に応じた第４電流を流す機能と、を有し、
    前記第２メモリセルは、前記第２メモリセルに、前記第２信号が選択信号として印加されたときに、前記第２信号と、前記参照アナログデータと、に応じた第５電流を流す機能と、を有し、
    前記第１積和演算回路は、前記第４電流と前記第５電流との差から前記第３電流を差し引いた第６電流を出力する機能を有することを特徴とする電子機器。
  7. 情報処理回路と、フレームメモリと、記憶装置と、を有する電子機器であり、
    前記フレームメモリは、消費電力モニタを有し、
    前記情報処理回路は、第１メモリセルと、第２メモリセルと、オフセット回路と、を有し、
    前記第１メモリセルは、前記第１メモリセルに保持されている第１アナログデータに応じた第１電流を出力する機能を有し、
    前記第２メモリセルは、前記第２メモリセルに保持されている参照アナログデータに応じた第２電流を出力する機能を有し、
    前記オフセット回路は、前記第１電流と前記第２電流との差の第３電流を出力する機能を有し、
    前記第１メモリセルは、第１メモリセルに第２アナログデータを選択信号として印加された場合、前記第１メモリセルに保持されている前記第１アナログデータに応じた第４電流を出力する機能を有し、
    前記第２メモリセルは、第２メモリセルに前記第２アナログデータを前記選択信号として印加された場合、前記第２メモリセルに保持されている前記参照アナログデータに応じた第５電流を出力する機能を有し、
    前記情報処理回路は、前記第４電流と前記第５電流との差から、前記第３電流を差し引くことで、前記第１アナログデータと前記第２アナログデータとの積和に依存した第６電流を出力する機能を有し、
    前記フレームメモリは、画像データを保持する機能と、保持した該画像データを書き換える機能と、を有し、
    前記消費電力モニタは、前記フレームメモリに保持した画像データを書き換えた場合に生じる消費電力量を第１データとして取得する機能を有し、
    前記情報処理回路は、前記第１データと、アイドリングストップ駆動の有無を知らせる信号と、を受け取る機能と、前記第１データと、前記信号と、前記第６電流と、に応じて、前記記憶装置にデータセーブを投機実行するか否かを判定する機能を有することを特徴とする電子機器。
  8. 情報処理回路と、タッチセンサユニットと、記憶装置と、を有する電子機器であり、
    前記情報処理回路は、第１メモリセルと、第２メモリセルと、オフセット回路と、を有し、
    前記第１メモリセルは、前記第１メモリセルに保持されている第１アナログデータに応じた第１電流を出力する機能を有し、
    前記第２メモリセルは、前記第２メモリセルに保持されている参照アナログデータに応じた第２電流を出力する機能を有し、
    前記オフセット回路は、前記第１電流と前記第２電流との差の第３電流を出力する機能を有し、
    前記第１メモリセルは、第１メモリセルに第２アナログデータを選択信号として印加された場合、前記第１メモリセルに保持されている前記第１アナログデータに応じた第４電流を出力する機能を有し、
    前記第２メモリセルは、第２メモリセルに前記第２アナログデータを前記選択信号として印加された場合、前記第２メモリセルに保持されている前記参照アナログデータに応じた第５電流を出力する機能を有し、
    前記情報処理回路は、前記第４電流と前記第５電流との差から、前記第３電流を差し引くことで、前記第１アナログデータと前記第２アナログデータとの積和に依存した第６電流を出力する機能を有し、
    前記タッチセンサユニットは、入力された情報に基づく第１データを取得する機能を有し、
    前記情報処理回路は、前記第１データと、アイドリングストップ駆動の有無を知らせる信号と、を受け取る機能と、前記第１データと、前記信号と、前記第６電流と、に応じて、前記記憶装置にデータセーブを投機実行するか否かを判定する機能を有することを特徴とする電子機器。
  9. 請求項５乃至請求項８において、
    前記第１メモリセルと、前記第２メモリセルと、前記オフセット回路と、は、それぞれ第３トランジスタを有し、
    前記第３トランジスタは、チャネル形成領域に、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む酸化物を有することを特徴とする電子機器。
  10. 請求項１乃至請求項９のいずれか一において、
    前記記憶装置は、レジスタであることを特徴とする電子機器。
  11. 請求項１乃至請求項１０のいずれか一において、
    第１表示素子と、第２表示素子と、を有し、
    前記第１表示素子は、光の反射によって、画像を表示する機能を有し、
    前記第２表示素子は、自発光によって、画像を表示する機能を有することを特徴とする電子機器。
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