CN107610629B - 阵列基板驱动电路的检测方法 - Google Patents

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Abstract

本公开提供了一种阵列基板驱动电路的检测方法。该方法包括：在全导通阶段，向电源端、数据输入端、感测电压端、第一栅极端和第二栅极端分别输入第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号；在数据电压变化阶段，将第一数据电压信号变为第二数据电压信号；在电源电压变化阶段，将第一电源电压信号变为第二电源电压信号；在栅极信号变化阶段，将第一栅极导通信号和第二栅极导通信号分别变为第一栅极截止信号和第二栅极截止信号；以及在测量阶段，测量发光器件的第一电极端的电压，并将所测量的电压与理论电压进行比较以确定阵列基板驱动电路是否正常，从而实现了对阵列基板驱动电路的检测。

Description

阵列基板驱动电路的检测方法
技术领域
本公开涉及显示技术领域，特别涉及一种阵列基板驱动电路的检测方法。
背景技术
在显示行业中，OLED(Organic Light Emitting Diode，有机发光二极管)具有高对比度、高色域等优势，是未来显示面板发展的主流趋势。尤其是AMOLED(Active MatrixOrganic Light Emitting Diode，主动矩阵有机发光二极体)，其还具有可视角度广、响应速度快等优点。但是，OLED产品对TFT(Thin Film Transistor，薄膜晶体管)背板的要求比较严格。OLED面板内部的像素驱动电路的线路非常复杂，不良线路种类非常多。例如这些像素驱动电路的线路可能会出现短路或断路(或者称为开路)的情况，导致像素驱动电路不正常。这将造成降低OLED产品良率、增加产品的后端成品费用等问题。
发明内容
本公开实施例解决的一个技术问题是：实现对阵列基板驱动电路是否正常的检测。
根据本公开实施例的一个方面，提供了一种阵列基板驱动电路的检测方法。所述阵列基板驱动电路包括像素驱动电路，所述像素驱动电路包括存储电容器、第一开关晶体管、第二开关晶体管和第三开关晶体管，其中，所述第一开关晶体管的栅极、第一电极和第二电极分别连接第一栅极端、数据输入端和所述存储电容器的第一端，所述第二开关晶体管的栅极、第一电极和第二电极分别连接第二栅极端、感测电压端和所述存储电容器的第二端，所述第二端还连接至发光器件的第一电极端，所述第三开关晶体管的栅极、第一电极和第二电极分别连接所述第一端、所述发光器件的第一电极端和电源端。
所述检测方法包括：在全导通阶段，向所述电源端、所述数据输入端、所述感测电压端、所述第一栅极端和所述第二栅极端分别输入第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号，使得所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均导通；在所述全导通阶段结束后的数据电压变化阶段，将所述第一数据电压信号变为第二数据电压信号，所述第二数据电压信号被存储在所述存储电容器的第一端；在所述数据电压变化阶段结束后的电源电压变化阶段，将所述第一电源电压信号变为第二电源电压信号；在所述电源电压变化阶段结束后的栅极信号变化阶段，将所述第一栅极导通信号和所述第二栅极导通信号分别变为第一栅极截止信号和第二栅极截止信号，使得所述第一开关晶体管和所述第二开关晶体管均截止，所述第三开关晶体管在所述第二电源电压信号和所述存储电容器的第一端所存储的第二数据电压信号作用下的导通电阻大于所述第三开关晶体管在所述全导通阶段在所述第一数据电压信号作用下的导通电阻；以及在所述栅极信号变化阶段结束后的测量阶段，测量所述发光器件的第一电极端的电压，并将所测量的电压与理论电压进行比较以确定所述阵列基板驱动电路是否正常。
可选地，在所测量的电压与所述理论电压的差值在预定范围内的情况下，确定所述阵列基板驱动电路正常；在所测量的电压与所述理论电压的差值在所述预定范围之外的情况下，确定所述阵列基板驱动电路异常。
可选地，所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均为NMOS晶体管；其中，所述第二数据电压信号的电平高于所述第二电源电压信号的电平。
可选地，所述第二数据电压信号的电平与所述第二电源电压信号的电平的差值VData_Vdd的范围为0V＜VData_Vdd≤5V。
可选地，所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均为PMOS晶体管；其中，所述第二数据电压信号的电平低于所述第二电源电压信号的电平。
可选地，所述第二数据电压信号的电平与所述第二电源电压信号的电平的差值VData’_Vdd’的范围为-5V≤VData’_Vdd’＜0V。
可选地，在所述测量阶段内，在测量所述发光器件的第一电极端的电压之前，所述方法还包括：将所述第一感测电压信号变为第二感测电压信号；其中，在所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均为NMOS晶体管的情况下，所述第二感测电压信号为低于0V的电平；在所述第一开关晶体管、第二开关晶体管和第三开关晶体管均为PMOS晶体管的情况下，所述第二感测电压信号为高于0V的电平。
可选地，在所述全导通阶段之前，所述方法还包括：在初始阶段，向所述电源端、所述数据输入端、所述感测电压端、所述第一栅极端和所述第二栅极端分别输入所述第二电源电压信号、所述第二数据电压信号、所述第二感测电压信号、所述第一栅极截止信号和所述第二栅极截止信号，使得所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均截止。
可选地，所述方法还包括：在所述初始阶段结束后的第二阶段，将所述第二电源电压信号变为第一电源电压信号；在所述第二阶段结束后的第三阶段，将所述第二数据电压信号和所述第二感测电压信号分别变为所述第一数据电压信号和所述第一感测电压信号。
可选地，在全导通阶段输入第一栅极导通信号和第二栅极导通信号的步骤包括：将所述第一栅极截止信号和所述第二栅极截止信号分别变为所述第一栅极导通信号和所述第二栅极导通信号。
在本公开实施例的上述方法中，在向电源端、数据输入端、感测电压端、第一栅极端和第二栅极端分别输入电源电压信号、数据电压信号、感测电压信号、第一栅极电压信号和第二栅极电压信号的情况下，对这些电压信号进行时序变化，最后测量发光器件的第一电极端的电压，并将所测量的电压与理论电压进行比较以确定阵列基板驱动电路是否正常，从而实现了对阵列基板驱动电路是否正常的检测。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是示意性地示出一些实施例的像素驱动电路的电路连接图。
图2是示出根据本公开一些实施例的阵列基板驱动电路的检测方法的流程图。
图3是示意性地示出根据本公开一些实施例的阵列基板驱动电路的检测方法的时序图。
图4是示意性地示出根据本公开一些实施例的阵列基板驱动电路的检测方法的仿真结果图。
图5是示意性地示出另一些实施例的像素驱动电路的电路连接图。
图6是示意性地示出根据本公开另一些实施例的阵列基板驱动电路的检测方法的时序图。
应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定器件位于第一器件和第二器件之间时，在该特定器件与第一器件或第二器件之间可以存在居间器件，也可以不存在居间器件。当描述到特定器件连接其它器件时，该特定器件可以与所述其它器件直接连接而不具有居间器件，也可以不与所述其它器件直接连接而具有居间器件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在本公开实施例中，提供了阵列基板驱动电路的检测方法。该阵列基板驱动电路可以包括像素驱动电路。例如，该阵列基板驱动电路可以包括多个像素驱动电路和连接这些像素驱动电路的线路。下面以图1为例，介绍根据本公开一些实施例的像素驱动电路的电路连接图。
图1是示意性地示出一些实施例的像素驱动电路的电路连接图。如图1所示，该像素驱动电路可以包括存储电容器Cst、第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3。
该第一开关晶体管T1的栅极110、第一电极111和第二电极112分别连接第一栅极端G1、数据输入端Da和该存储电容器Cst的第一端101。
该第二开关晶体管T2的栅极120、第一电极121和第二电极122分别连接第二栅极端G2、感测电压端Sen和该存储电容器Cst的第二端102。该存储电容器Cst的第二端102还连接至发光器件(图1中未示出)的第一电极端(例如阳极端)ITO。
该第三开关晶体管T3的栅极130、第一电极131和第二电极132分别连接存储电容器Cst的第一端101、发光器件的第一电极端ITO和电源端Vdd。如图1所示，存储电容器Cst的第一端101、第一开关晶体管T1的第二电极112和第三开关晶体管T3的栅极130连接至同一个节点G3。
在一些实施例中，如图1所示，第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3可以均为NMOS(N-channel Metal Oxide Semiconductor，N沟道金属氧化物半导体)晶体管。
图2是示出根据本公开一些实施例的阵列基板驱动电路的检测方法的流程图。图3是示意性地示出根据本公开一些实施例的阵列基板驱动电路的检测方法的时序图。下面以第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3均为NMOS晶体管为例，并结合图2和图3详细描述根据本公开一些实施例的阵列基板驱动电路的检测方法。
如图2所示，在步骤S202，在全导通阶段，向电源端、数据输入端、感测电压端、第一栅极端和第二栅极端分别输入第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号，使得第一开关晶体管、第二开关晶体管和第三开关晶体管均导通。
例如，该全导通阶段可以参考图3所示时序图中的第4阶段。如图3所示，向电源端Vdd、数据输入端Da、感测电压端Sen、第一栅极端G1和第二栅极端G2分别输入电源电压信号VVdd、数据电压信号VData、感测电压信号VSense、第一栅极电压信号VG1和第二栅极电压信号VG2。在该第4阶段，电源电压信号VVdd、数据电压信号VData、感测电压信号VSense、第一栅极电压信号VG1和第二栅极电压信号VG2的电平均为高电平(即高于0V的电平)的第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号。
在该实施例中，在第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3均为NMOS晶体管的情况下，第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号可以均为高于0V的电平。需要说明的是，虽然这些信号均为高于0V的电平，但是并不表示这些信号的电平必须相等。这些信号的电平可以相等也可以不相等。例如，如图3所示，第一电源电压信号VVdd和第一感测电压信号VSense可以均为20V，而第一数据电压信号VData、第一栅极导通信号VG1和第二栅极导通信号VG2可以均为25V。
在该全导通阶段(第4阶段)，如图1和图3所示，第一栅极端G1和第二栅极端G2被输入高电平的第一栅极导通信号和第二栅极导通信号，因此，第一开关晶体管T1和第二开关晶体管T2导通。而数据输入端Da被输入高电平的第一数据电压信号，从而使得节点G3的电平升高。该第一数据电压信号VData经过第一开关晶体管T1施加到第三开关晶体管T3的栅极130，例如，该第一数据电压信号VData可以为25V，而第三开关晶体管T3的第一电极131连接第一电极端ITO，此时第一电极131的电平为低电平(例如低于0V的电平)。这样在全导通阶段，第三开关晶体管T3的栅极和第一电极之间的电压差至少25V，可以使得第三开关晶体管T3处于完全导通的饱和状态即，第三开关晶体管T3处于完全导通状态。
在该全导通阶段，由于第二开关晶体管T2和第三开关晶体管T3均导通，因此高电平的第一电源电压信号VVdd和第一感测电压信号VSense均施加到发光器件的第一电极端ITO，导致第一电极端ITO的电平Voled处于高电平。例如，第一电源电压信号VVdd为20V，第一感测电压信号VSense为20V，在从电源端Vdd到感测电压端Sen的线路上的电平基本是20V，因此此时Voled约为20V。
回到图2，在步骤S204，在全导通阶段结束后的数据电压变化阶段，将第一数据电压信号变为第二数据电压信号，第二数据电压信号被存储在存储电容器的第一端。
例如，该数据电压变化阶段可以参考图3所示时序图中的第5阶段。如图3所示，在第5阶段，对于数据电压信号VData，高电平的第一数据电压信号变为低电平的第二数据电压信号。在该实施例中，第二数据电压信号可以为低于0V的电平。例如，该第二数据电压信号的电平可以为-20V。如图3所示，在该第5阶段，除数据电压信号VData之外，其他电压信号基本没有变化。
在该数据电压变化阶段(第5阶段)，如图1和图3所示，在第一栅极导通信号的作用下，第一开关晶体管T1导通。由于将高电平的第一数据电压信号变为低电平的第二数据电压信号，因此节点G3的电平被拉低，这导致第三开关晶体管T3截止。但是在第二栅极导通信号的作用下，第二开关晶体管T2导通，高电平的感测电压信号VSense经过第二开关晶体管T2施加到第一电极端ITO，因此，第一电极端ITO的电压Voled不变。在该阶段中，第二数据电压信号VData被存储在存储电容器Cst的第一端101。
回到图2，在步骤S206，在数据电压变化阶段结束后的电源电压变化阶段，将第一电源电压信号变为第二电源电压信号。
例如，该电源电压变化阶段可以参考图3所示时序图的第6阶段。如图3所示，在第6阶段，对于电源电压信号VVdd，高电平的第一电源电压信号变为低电平的第二电源电压信号。在该实施例中，第二电源电压信号可以为低于0V的电平。例如，该第二电源电压信号的电平可以为-25V。如图3所示，在该第6阶段，除电源电压信号VVdd之外，其他电压信号基本没有变化。
在一些实施例中，如图3所示，第二数据电压信号VData的电平高于第二电源电压信号VVdd的电平。在一些实施例中，该第二数据电压信号VData的电平与该第二电源电压信号VVdd的电平的差值VData_Vdd的范围可以为0V＜VData_Vdd≤5V。例如，如图3所示，第二数据电压信号VData的电平可以为-20V，第二电源电压信号VVdd的电平可以为-25V，这二者的差值为5V。
在该电源电压变化阶段(第6阶段)，如图1和图3所示，在第一栅极导通信号的作用下，第一开关晶体管T1导通。数据电压信号VData为低电平的第二数据电压信号，电源电压信号VVdd为低电平的第二电源电压信号。但是由于第二数据电压信号的电平高于第二电源电压信号的电平(例如这二者的差值基本大于第三开关晶体管的阈值电压)，导致第三开关晶体管T3处于一种非完全导通状态。
这里，“非完全导通状态”是指第三开关晶体管导通但导通电阻比处于完全导通状态的导通电阻大。在该电源电压变化阶段，第三开关晶体管T3的栅极被施加第二数据电压信号VData，例如该第二数据电压信号VData可以为-20V，而第三开关晶体管T3的第二电极132被施加第二电源电压信号VVdd，例如第二电源电压信号VVdd可以为-25V。这样，在该电源电压变化阶段，第三开关晶体管T3的栅极和第二电极之间的电压差为5V。显然在电源电压变化阶段的第三开关晶体管T3的栅极和第二电极之间的电压差小于在全导通阶段的第三开关晶体管的栅极和第一电极之间的电压差。在电源电压变化阶段的第三开关晶体管处于非完全导通状态，其导通电阻大于在全导通阶段的第三开关晶体管的导通电阻。在前面的全导通阶段，第三开关晶体管处于完全导通状态。
在该电源电压变化阶段，如图1和图3所示，在第二栅极导通信号的作用下，第二开关晶体管T2导通。这样，发光器件的第一电极端ITO的电平将受到高电平的第一感测电压信号VSense和低电平的第二电源电压信号VVdd的影响。由于第三开关晶体管T3处于非完全导通状态，其导通电阻比第二开关晶体管的导通电阻更大，因此，第二电源电压信号VVdd对第一电极端ITO的电平的影响要小于第一感测电压信号VSense对第一电极端ITO的电平的影响。这导致第一电极端ITO的电平稍微下降，但是仍然为高电平。例如，如图4所示，从仿真结果来看，在该电源电压变化阶段，第一电极端ITO的电平大概在18V左右，比原来的20V稍微降低。
回到图2，在步骤S208，在电源电压变化阶段结束后的栅极信号变化阶段，将第一栅极导通信号和第二栅极导通信号分别变为第一栅极截止信号和第二栅极截止信号，使得第一开关晶体管和第二开关晶体管均截止，第三开关晶体管在第二电源电压信号和存储电容器的第一端所存储的第二数据电压信号作用下的导通电阻大于该第三开关晶体管在全导通阶段在第一数据电压信号作用下的导通电阻。
例如，该栅极信号变化阶段可以参考图3所示时序图的第7阶段。如图3所示，在第7阶段，对于第一栅极电压信号VG1，高电平的第一栅极导通信号变为低电平的第一栅极截止信号；对于第二栅极电压信号VG2，高电平的第二栅极导通信号变为低电平的第二栅极截止信号。在该实施例中，第一栅极截止信号和第二栅极截止信号可以均为低于0V的电平。例如，第一栅极截止信号的电平可以为-25V，第二栅极截止信号的电平可以为-20V。
在该栅极信号变化阶段(第7阶段)，如图1和图3所示，感测电压端被输入的感测电压信号依然是高电平的第一感测电压信号VSense。第一栅极端G1和第二栅极端G2分别被输入低电平的第一栅极截止信号和低电平的第二栅极截止信号，从而使得第一开关晶体管T1和第二开关晶体管T2截止。此时，存储电容器Cst的第一端101所存储的第二数据电压信号VData(例如-20V)施加到第三开关晶体管T3的栅极130；第二电源电压信号VVdd施加到第三开关晶体管T3的第二电极(例如漏极)132；而第一电极端ITO的高电平(大概在18V左右)使得第三开关晶体管T3的第一电极131处于高电平。这样，第三开关晶体管在第二电源电压信号VVdd和存储电容器的第一端所存储的第二数据电压信号VData作用下处于非完全导通状态，而且其导通电阻大于该第三开关晶体管在第一数据电压信号VData作用下(即第三开关晶体管在处于完全导通状态下)的导通电阻。在这样的情况下，发光器件的第一电极端ITO的电压Voled被拉低，导致耦合到节点G3的电平也被拉低，使得第三开关晶体管T3截止。最终导致第一电极端ITO的电压Voled在电源电压变化阶段的基础上进一步被拉低。例如，在该栅极信号变化阶段，第一电极端ITO的电压Voled低于20V，但是仍然为高电平。
回到图2，在步骤S210，在栅极信号变化阶段结束后的测量阶段，测量发光器件的第一电极端的电压，并将所测量的电压与理论电压进行比较以确定阵列基板驱动电路是否正常。
在一些实施例中，在该测量阶段内，在测量发光器件的第一电极端的电压之前，所述方法还可以包括：将第一感测电压信号变为第二感测电压信号。例如，在第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3均为NMOS晶体管的情况下，该第二感测电压信号VSense可以为低于0V的电平。例如，如图3所示，该第二感测电压信号的电平可以为-12V。
在一些实施例中，在所测量的电压与理论电压的差值在预定范围内的情况下，确定阵列基板驱动电路正常(例如像素驱动电路正常)；在所测量的电压与理论电压的差值在预定范围之外的情况下，确定阵列基板驱动电路异常(例如像素驱动电路异常)。
这里，理论电压可以是在阵列基板驱动电路正常的情况下的发光器件的第一电极端的仿真电压。图4是示意性地示出根据本公开一些实施例的阵列基板驱动电路的检测方法的仿真结果图。从4图可以看出，经过仿真后的发光器件的第一电极端的理论电压可以是8V。
在判断阵列基板驱动电路是否正常的过程中，可以比较在第一电极端ITO处所测量的电压与理论电压(例如8V)的差值是否在预定范围内(例如，该预定范围可以是[-10％*V理论，10％*V理论]，这里V理论表示理论电压)。如果该差值在该预定范围内，则确定阵列基板驱动电路正常(例如像素驱动电路正常)，否则确定阵列基板驱动电路异常(例如像素驱动电路异常)。当然，本领域技术人员能够理解，本公开实施例的预定范围可以根据实际情况来确认，并不仅限于这里所公开的实施例。
至此，提供了根据本公开一些实施例的像素驱动电路的检测方法。在该方法中，在全导通阶段，向电源端、数据输入端、感测电压端、第一栅极端和第二栅极端分别输入第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号；然后在数据电压变化阶段，将第一数据电压信号变为第二数据电压信号；然后在电源电压变化阶段，将第一电源电压信号变为第二电源电压信号；然后在栅极信号变化阶段，将第一栅极导通信号和第二栅极导通信号分别变为第一栅极截止信号和第二栅极截止信号；然后在测量阶段，测量发光器件的第一电极端的电压，并将所测量的电压与理论电压进行比较以确定阵列基板驱动电路是否正常，从而实现了对阵列基板驱动电路的检测。上述检测方法还可以实现对阵列基板驱动电路所包括的像素驱动电路的检测。
在本公开的实施例中，可以将与电源端Vdd连接的导线称为电源线LVdd，将与数据输入端Da连接的导线称为数据线LData，将与感测电压端Sen连接的导线称为感测信号线LSense，将第一栅极端G1连接的导线称为第一栅极线LG1，将与第二栅极端G2连接的导线称为第二栅极线LG2，将与发光器件的第一电极端ITO连接的导线称为第一电极线LITO。
本公开实施例的检测方法能够检测出由于上述这些导线的下述短路或断路缺陷的至少一个导致阵列基板驱动电路异常的问题：例如，LVdd、LData、LSense、LG2或LITO各自产生的断路问题；又例如，LData与LVdd、LG1、LG2、LSense或LITO的短路问题，LG1与LSense或LITO的短路问题，LVdd与LG2、LSense或LITO的短路问题，LG2与LSense或LITO的短路问题，或者LSense与LITO的短路问题。本领域技术人员能够理解，本公开实施例的检测方法还可以检测其他短路或断路等所导致的阵列基板驱动电路异常(例如像素驱动电路异常)的问题，这里不再一一穷举。在出现上述这些线路问题中的至少一个的情况下，上述检测方法所测量的发光器件的第一电极端ITO的电压与理论电压的差值都在预定范围之外，从而能够检测出阵列基板驱动电路出现异常。
例如，电源线LVdd断路，则发光器件的第一电极端ITO的电压将不能受到电源电压信号的影响。在电源电压变化阶段，由于第二开关晶体管导通，第一电极端ITO的电压Voled被施加高电平的感测电压信号(例如20V)。由于发光器件的第一电极端ITO的电压将不能受到电源电压信号的影响，因此在电源电压信号VVdd变为低电平(例如-25V)后，第一电极端ITO的电压Voled的电压可能还是约为20V。最后在测量阶段测量的第一电极端ITO的电压Voled可能也是20V。该测量电压与理论电压的差值将在预定范围之外，从而检测出阵列基板驱动电路出现异常。
又例如，数据线LData与电源线LVdd短路，这将导致存储电容器Cst的第一端101可能存储了高电平的第一电源电压信号(例如20V)，从而在栅极信号变化阶段导致第三开关晶体管的栅极被施加20V电压，第二电极被施加-25V电压，从而导致第三开关晶体管处于完全导通状态。这样在测量阶段所测量的第一电极端ITO的电压基本与此时的电源电压信号的电压相等，例如第一电极端ITO可能是-20V。显然所测量的电压与理论电压(例如8V)的差值在预定范围之外，从而检测出阵列基板驱动电路出现异常。
本公开实施例的上述检测方法能够检测上述多种线路缺陷问题(例如上述一些线路的短路或短路问题)所造成的电路异常。相比发明人已知的相关方法只能检测一种线路缺陷造成的电路异常问题，本公开实施例的检测方法显然增加了像素检测能力，也因此增加了阵列检测能力，节约阵列检测时间，提高检测效率，提高设备产能，以及节约后端EL(Electro Luminescence，电发光)材料成本等。
在上述实施例中，通过分阶段地变化(例如下降)电源电压信号VVdd、数据电压信号VData、第一栅极电压信号VG1和第二栅极电压信号VG2、以及感测电压信号VSense，可以防止由于这些信号在变化过程中可能存在的竞争问题，有利于测量结果和仿真结果的准确性。
在一些实施例中，在全导通阶段之前，所述检测方法还可以包括：如图3所示，在初始阶段(例如图3所示时序图的第1阶段)，向电源端Vdd、数据输入端Da、感测电压端Sen、第一栅极端G1和第二栅极端G2分别输入第二电源电压信号VVdd、第二数据电压信号VData、第二感测电压信号VSense、第一栅极截止信号和第二栅极截止信号，使得第一开关晶体管、第二开关晶体管和第三开关晶体管均截止。例如，向电源端Vdd、数据输入端Da、感测电压端Sen、第一栅极端G1和第二栅极端G2分别输入低电平的上述这些电压信号，可以对阵列基板驱动电路起到复位的作用。
一般情况下，阵列基板驱动电路可以包括多个例如图1所示的像素驱动电路。而在不同的像素驱动电路之间，可能还存在一些电容器(图1中未示出)。而通过上述复位操作，可以使得这些电容器放电，从而有利于更加准确地测量第一电极端ITO的电压，从而更加准确地判断像素驱动电路是否正常，进而判断阵列基板驱动电路是否正常。
在一些实施例中，所述检测方法还可以包括：在初始阶段结束后的第二阶段(例如图3所示时序图的第2阶段)，将第二电源电压信号变为第一电源电压信号。例如，如图3所示，将电源电压信号VVdd由低电平变为高电平，这实现了向电源端输入第一电源电压信号的目的。在该第二阶段，第三开关晶体管T3截止，第一电极端ITO的电压处于低电平。
在一些实施例中，所述检测方法还可以包括：在第二阶段结束后的第三阶段(例如如图3所示时序图的第3阶段)，将第二数据电压信号和第二感测电压信号分别变为第一数据电压信号和第一感测电压信号。例如，如图3所示，将数据电压信号VData由低电平变为高电平，将感测电压信号VSense由低电平变为高电平，这实现了向数据输入端Da输入第一数据电压信号并向感测电压端Sen输入第一感测电压信号的目的。在该第三阶段，第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3均处于截止状态，第一电极端ITO的电压处于低电平。
在一些实施例中，如图3所示，在全导通阶段输入第一栅极导通信号和第二栅极导通信号的步骤可以包括：将第一栅极截止信号和第二栅极截止信号分别变为第一栅极导通信号和第二栅极导通信号。例如，在图3所示的第4阶段，将第一栅极电压信号VG1由低电平变为高电平，将第二栅极电压信号VG2由低电平变为高电平，从而实现了向第一栅极端和第二栅极端分别输入第一栅极导通信号和第二栅极导通信号的目的。
在前面的描述中，是以第一开关晶体管、第二开关晶体管和第三开关晶体管均为NMOS晶体管为例对检测方法进行说明的。在另一些实施例中，第一开关晶体管、第二开关晶体管和第三开关晶体管也可以均为PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)晶体管。
在另一些实施例中，在第一开关晶体管、第二开关晶体管和第三开关晶体管均为PMOS晶体管的情况下，第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号可以均为低于0V的电平；第二数据电压信号、第二电源电压信号、第一栅极截止信号和第二栅极截止信号可以均为高于0V的电平。这里，第二数据电压信号的电平低于第二电源电压信号的电平。例如，在这样的情况下，第二数据电压信号的电平与第二电源电压信号的电平的差值VData’_Vdd’的范围可以为-5V≤VData’_Vdd’＜0V。
在另一些实施例中，在第一开关晶体管、第二开关晶体管和第三开关晶体管均为PMOS晶体管的情况下，第二感测电压信号可以为高于0V的电平。
图5是示意性地示出另一些实施例的像素驱动电路的电路连接图。与图1相比，图5所示的像素驱动电路的不同之处在于，第一开关晶体管T1’、第二开关晶体管T2’和第三开关晶体管T3’均为PMOS晶体管。图5中示出了第一开关晶体管T1’的栅极510、第一电极511和第二电极512，第二开关晶体管T2’的栅极520、第一电极521和第二电极522，第三开关晶体管T3’的栅极530、第一电极531和第二电极532。图5中还示出了电源端Vdd’、数据输入端Da’、感测电压端Sen’、第一栅极端G1’、第二栅极端G2’、节点G3’、存储电容器Cst’(包括第一端501和第二端502)和发光器件的第一电极端ITO’。图5所示的电路图与图1所示的电路图相似。关于图5中的电路连接关系，可以参考图1的描述，这里不再赘述。在一些实施例中，阵列基板驱动电路可以包括多个如图5所示的像素驱动电路。
图6是示意性地示出根据本公开另一些实施例的阵列基板驱动电路的检测方法的时序图。下面以第一开关晶体管、第二开关晶体管和第三开关晶体管均为PMOS晶体管为例，并结合图5和图6详细描述根据本公开另一些实施例的阵列基板驱动电路的检测方法。
如图6所示，在第1阶段(即初始阶段)，向电源端Vdd’、数据输入端Da’、感测电压端Sen’、第一栅极端G1’和第二栅极端G2’分别输入高电平的电源电压信号VVdd’、数据电压信号VData’、感测电压信号VSense’、第一栅极电压信号VG1’和第二栅极电压信号VG2’，使得第一开关晶体管T1’、第二开关晶体管T2’和第三开关晶体管T3’均截止。这里，高电平的电源电压信号VVdd’可以作为第二电源电压信号(例如25V)，高电平的数据电压信号VData’可以作为第二数据电压信号(例如20V)，高电平的感测电压信号VSense’可以作为第二感测电压信号(例如12V)，高电平的第一栅极电压信号VG1’可以作为第一栅极截止信号(例如25V)，高电平的第二栅极电压信号VG2’可以作为第二栅极截止信号(例如20V)。
接下来，如图6所示，在第2阶段，将第二电源电压信号变为低电平的第一电源电压信号(例如-20V)。即将电源电压信号VVdd’由高电平变为低电平，这实现了向电源端输入第一电源电压信号的目的。
接下来，如图6所示，在第3阶段，将第二数据电压信号和第二感测电压信号分别变为低电平的第一数据电压信号(例如-25V)和低电平的第一感测电压信号(例如-20V)。即，将数据电压信号VData’由高电平变为低电平，将感测电压信号VSense’由高电平变为低电平。这实现了向数据输入端Da’输入第一数据电压信号，并向感测电压端Sen’输入第一感测电压信号的目的。
接下来，如图6所示，在第4阶段(即全导通阶段)，将第一栅极截止信号和第二栅极截止信号分别变为低电平的第一栅极导通信号(例如-25V)和低电平的第二栅极导通信号(例如-25V)。在该阶段，实现了向电源端、数据输入端、感测电压端、第一栅极端和第二栅极端分别输入第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号的目的，使得第一开关晶体管、第二开关晶体管和第三开关晶体管均导通。
在该全导通阶段(第4阶段)，如图5和图6所示，第一栅极端G1’和第二栅极端G2’被输入低电平的第一栅极导通信号和第二栅极导通信号，因此，第一开关晶体管T1’和第二开关晶体管T2’导通。而数据输入端Da’被输入低电平的第一数据电压信号VData’，从而使得节点G3’的电平下降。该第一数据电压信号VData’经过第一开关晶体管T1’施加到第三开关晶体管T3’的栅极530，从而使得该第三开关晶体管T3’导通(此时第三开关晶体管T3’处于完全导通状态)。由于第二开关晶体管T2’和第三开关晶体管T3’均导通，因此低电平的第一电源电压信号VVdd’和第一感测电压信号VSense’均施加到发光器件的第一电极端ITO’，导致第一电极端ITO’的电平Voled’处于低电平。例如，此时Voled’可以为-20V。
接下来，如图6所示，在第5阶段(即数据电压变化阶段)，将低电平的第一数据电压信号变为高电平的第二数据电压信号(例如20V)，第二数据电压信号VData’被存储在存储电容器Cst’的第一端501。
在该数据电压变化阶段(即第5阶段)，如图5和图6所示，在第一栅极导通信号的作用下，第一开关晶体管T1导通。由于将低电平的第一数据电压信号变为高电平的第二数据电压信号，因此节点G3’的电平被拉高，这导致第三开关晶体管T3’截止。但是在第二栅极导通信号的作用下，第二开关晶体管T2’导通，因此，第一电极端ITO’的电平Voled’不变。
接下来，如图6所示，在第6阶段(即电源电压变化阶段)，将低电平的第一电源电压信号变为高电平的第二电源电压信号(例如25V)。
在该电源电压变化阶段(第6阶段)，如图5和图6所示，在第一栅极导通信号的作用下，第一开关晶体管T1’导通。在第二栅极导通信号的作用下，第二开关晶体管T2’导通。数据电压信号VData’为高电平的第二数据电压信号，电源电压信号VVdd’为高电平的第二电源电压信号。但是由于第二数据电压信号的电平(例如-25V)低于第二电源电压信号的电平(例如-20V)，导致第三开关晶体管T3’处于非完全导通状态，其导通电阻比第二开关晶体管的导通电阻更大。因此，第二电源电压信号对第一电极端ITO’的电平的影响要小于第一感测电压信号对第一电极端ITO’的电平的影响。这导致第一电极端ITO’的电平稍微升高，但是仍然为低电平。
接下来，如图6所示，在第7阶段(即栅极信号变化阶段)，对于第一栅极电压信号VG1’和第二栅极电压信号VG2’，将低电平的第一栅极导通信号和低电平的第二栅极导通信号分别变为高电平的第一栅极截止信号(例如25V)和高电平的第二栅极截止信号(例如20V)，使得第一开关晶体管T1’和第二开关晶体管T2’均截止，第三开关晶体管T3’在第二电源电压信号VVdd’和存储电容器Cst’的第一端501所存储的第二数据电压信号VData’作用下处于非完全导通状态，而且其导通电阻大于该第三开关晶体管处于完全导通状态下的导通电阻。在这样的情况下，发光器件的第一电极端ITO’的电压Voled’被拉高，导致耦合到节点G3’的电平也被拉高，使得第三开关晶体管T3’截止。最终导致第一电极端ITO’的电压Voled’在电源电压变化阶段的基础上进一步被拉高。例如，在该栅极信号变化阶段，第一电极端ITO’的电压Voled高于-20V，但是仍然为低电平。
接下来，如图6所示，在第8阶段(即测量阶段)，将低电平的第一感测电压信号变为高电平的第二感测电压信号(例如12V)，然后测量发光器件的第一电极端的电压，并将所测量的电压与理论电压(例如-8V)进行比较以确定阵列基板驱动电路是否正常。在所测量的电压与理论电压的差值在预定范围内的情况下，确定阵列基板驱动电路正常(例如像素驱动电路正常)；在所测量的电压与理论电压的差值在预定范围之外的情况下，确定阵列基板驱动电路异常(例如像素驱动电路异常)。
至此，提供了根据本公开另一些实施例的阵列基板驱动电路的检测方法。上述方法是在第一开关晶体管、第二开关晶体管和第三开关晶体管均为PMOS晶体管的情况下实施的。经过上述方法，可以实现了对阵列基板驱动电路是否正常的检测，也可以实现对像素驱动电路是否正常的检测。
需要说明的是，虽然在上面的描述中，图6的时序图所描述的方法包括了8个阶段，即从第1阶段开始，到第8阶段结束。但是本领域技术人员可以理解，与前面类似的，上述方法也可以直接从第4阶段开始。即直接从全导通阶段开始，向电源端、数据输入端、感测电压端、第一栅极端和第二栅极端分别输入第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号。这样到测量阶段(即第8阶段)后，也能够实现对阵列基板驱动电路是否正常的检测。
在本公开的一些实施例中，在上述这些阶段中，全导通阶段的持续时间最长，例如，如图3或图5所示，全导通阶段的持续时间为6.5ms。将全导通阶段的持续时间设置为比较长的情况下，可以使得第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号等这些电压信号能够更加稳定，有利于减小由于某个电压信号不稳定而导致测量结果不准确的影响。
在本公开实施例的方法中，在向电源端、数据输入端、感测电压端、第一栅极端和第二栅极端分别输入电源电压信号、数据电压信号、感测电压信号、第一栅极电压信号和第二栅极电压信号的情况下，对这些电压信号进行时序变化，最后测量发光器件的第一电极端的电压，并将所测量的电压与理论电压进行比较以确定阵列基板驱动电路是否正常。本公开实施例实现了对阵列基板驱动电路是否正常的检测。本公开实施例的检测方法能够节约检测时间，提高检测效率，提高设备产能等。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (10)

1.一种阵列基板驱动电路的检测方法，所述阵列基板驱动电路包括像素驱动电路，所述像素驱动电路包括存储电容器、第一开关晶体管、第二开关晶体管和第三开关晶体管，其中，所述第一开关晶体管的栅极、第一电极和第二电极分别连接第一栅极端、数据输入端和所述存储电容器的第一端，所述第二开关晶体管的栅极、第一电极和第二电极分别连接第二栅极端、感测电压端和所述存储电容器的第二端，所述存储电容器的第二端还连接至发光器件的第一电极端，所述第三开关晶体管的栅极、第一电极和第二电极分别连接所述存储电容器的第一端、所述发光器件的第一电极端和电源端；
所述检测方法包括：
在全导通阶段，向所述电源端、所述数据输入端、所述感测电压端、所述第一栅极端和所述第二栅极端分别输入第一电源电压信号、第一数据电压信号、第一感测电压信号、第一栅极导通信号和第二栅极导通信号，使得所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均导通；
在所述全导通阶段结束后的数据电压变化阶段，将所述第一数据电压信号变为第二数据电压信号，所述第二数据电压信号被存储在所述存储电容器的第一端；
在所述数据电压变化阶段结束后的电源电压变化阶段，将所述第一电源电压信号变为第二电源电压信号；
在所述电源电压变化阶段结束后的栅极信号变化阶段，将所述第一栅极导通信号和所述第二栅极导通信号分别变为第一栅极截止信号和第二栅极截止信号，使得所述第一开关晶体管和所述第二开关晶体管均截止，所述第三开关晶体管在所述第二电源电压信号和所述存储电容器的第一端所存储的第二数据电压信号作用下的导通电阻大于所述第三开关晶体管在所述全导通阶段在所述第一数据电压信号作用下的导通电阻；以及
在所述栅极信号变化阶段结束后的测量阶段，测量所述发光器件的第一电极端的电压，并将所测量的电压与理论电压进行比较以确定所述阵列基板驱动电路是否正常。
2.根据权利要求1所述的方法，其中，
在所测量的电压与所述理论电压的差值在预定范围内的情况下，确定所述阵列基板驱动电路正常；
在所测量的电压与所述理论电压的差值在所述预定范围之外的情况下，确定所述阵列基板驱动电路异常。
3.根据权利要求1所述的方法，其中，
所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均为NMOS晶体管；
其中，所述第二数据电压信号的电平高于所述第二电源电压信号的电平。
4.根据权利要求3所述的方法，其中，
所述第二数据电压信号的电平与所述第二电源电压信号的电平的差值VData_Vdd的范围为0V<VData_Vdd≤5V。
5.根据权利要求1所述的方法，其中，
所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均为PMOS晶体管；
其中，所述第二数据电压信号的电平低于所述第二电源电压信号的电平。
6.根据权利要求5所述的方法，其中，
所述第二数据电压信号的电平与所述第二电源电压信号的电平的差值VData’_Vdd’的范围为-5V≤VData’_Vdd’<0V。
7.根据权利要求1所述的方法，其中，在所述测量阶段内，在测量所述发光器件的第一电极端的电压之前，所述方法还包括：
将所述第一感测电压信号变为第二感测电压信号；
其中，在所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均为NMOS晶体管的情况下，所述第二感测电压信号为低于0V的电平；
在所述第一开关晶体管、第二开关晶体管和第三开关晶体管均为PMOS晶体管的情况下，所述第二感测电压信号为高于0V的电平。
8.根据权利要求7所述的方法，其中，在所述全导通阶段之前，所述方法还包括：
在初始阶段，向所述电源端、所述数据输入端、所述感测电压端、所述第一栅极端和所述第二栅极端分别输入所述第二电源电压信号、所述第二数据电压信号、所述第二感测电压信号、所述第一栅极截止信号和所述第二栅极截止信号，使得所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均截止。
9.根据权利要求8所述的方法，其中，所述方法还包括：
在所述初始阶段结束后的第二阶段，将所述第二电源电压信号变为第一电源电压信号；
在所述第二阶段结束后的第三阶段，将所述第二数据电压信号和所述第二感测电压信号分别变为所述第一数据电压信号和所述第一感测电压信号。
10.根据权利要求9所述的方法，其中，在全导通阶段输入第一栅极导通信号和第二栅极导通信号的步骤包括：
将所述第一栅极截止信号和所述第二栅极截止信号分别变为所述第一栅极导通信号和所述第二栅极导通信号。
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