JP2016054472A

JP2016054472A - 半導体装置

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Publication number: JP2016054472A
Application number: JP2015009056A
Authority: JP
Inventors: 中川　貴史; Takashi Nakagawa; 貴史中川; 池田　隆之; Takayuki Ikeda; 隆之池田; 黒川　義元; Yoshimoto Kurokawa; 義元黒川; 宗広上妻; Munehiro Kozuma; 青木　健; Takeshi Aoki; 健青木
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2014-01-24
Filing date: 2015-01-21
Publication date: 2016-04-14
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Abstract

【課題】誤動作の低減、低消費電力化が図られた、新規な構成の半導体装置を提供する。
【解決手段】第１のラッチ回路及び第２のラッチ回路を有するフリップフロップと、不揮発性の記憶部を有するシャドーレジスタと、を有するデータ保持回路と、第１のラッチ回路に与える第１の制御信号、及び第２のラッチ回路に与える第２の制御信号を生成する制御信号生成回路と、を有する構成とする。シャドーレジスタは、退避制御信号又は復帰制御信号を基に、第１のラッチ回路及び第２のラッチ回路との間でデータの退避又は復帰が制御される回路とする。そして制御信号生成回路は、クロック信号、退避制御信号、及び復帰制御信号を基に、データの退避又は復帰する期間において、Ｌレベルとする第１の制御信号及び第２の制御信号を生成する回路とする。
【選択図】図１

Description

本発明の一態様は、半導体装置に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

近年、揮発性の記憶部を有するフリップフロップ回路（以下、ＦＦ回路と略記する場合がある）と、不揮発性のシャドーレジスタ回路（以下、ＳＲ回路と略記する場合がある）とを組み合わせることでデータの退避及び復帰を可能にした、データ保持回路の開発が進んでいる（例えば特許文献１を参照）。

このデータ保持回路は、電源遮断時においてデータをＦＦ回路からＳＲ回路に退避させ、電源復帰時にデータをＳＲ回路からＦＦ回路に復帰させることで、電源停止時においてもデータを保持する機能を有している。このデータの退避及び復帰の処理により、電源遮断前のデータが電源復帰後であっても失われず、中断した演算処理を再開することが可能である。

特開２０１３−３４０４０号公報

消費電力の低減を図るためにＦＦ回路のパワーゲーティングを行う場合、ＦＦ回路内のデータが消失してしまう。そのため、不揮発性のＳＲ回路にＦＦ回路内のデータを退避（バックアップ）させ、電源の復帰後にデータを復帰（リカバリー）させることが必要になる。

このデータの退避及び復帰を行う動作を、ＦＦ回路が動作中に適用する場合、データの退避あるいは復帰に問題が生じる。ここでは第１のラッチ回路（マスターラッチともいう）と第２のラッチ回路（スレーブラッチともいう）で構成される２相クロックのＦＦ回路について説明する。

具体的には、第１のラッチ回路及び第２のラッチ回路のそれぞれに与える制御信号（２相クロックのいずれか一方に相当する信号）が、データの退避あるいは復帰中に変化した場合、ＦＦ回路内の第１のラッチ回路あるいは第２のラッチ回路が新たなデータを取り込んでしまい、本来退避（または復帰）したいデータと異なってしまうといった問題が生じる。

そこで、本発明の一態様は、上記のような誤動作を低減できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。

本発明の一態様は、第１の回路と第２の回路とを有する半導体装置であって、第１の回路は、第３の回路と第４の回路とを有し、第３の回路は、第５の回路と第６の回路とを有し、第４の回路は、不揮発性の記憶部として機能することができる回路を有し、第２の回路は、クロック信号、第１の信号及び第２の信号を基に、第３の信号及び第４の信号を出力することができる機能を有し、第５の回路及び第６の回路は、データをラッチすることができる機能を有し、第３の信号は、第５の回路を制御することができる機能を有し、第４の信号は、第６の回路を制御することができる機能を有し、第４の回路は、第１の期間において、第１の信号を基に、第５の回路及び第６の回路から第４の回路へデータを退避させることができる機能と、第２の期間において、第２の信号を基に、第４の回路から第５の回路及び第６の回路へデータを復帰させることができる機能とを有し、第３の信号、及び、第４の信号は、第１の期間及び第２の期間において、同じ論理レベルを有する信号である半導体装置である。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。

本発明の一態様は、誤動作を低減できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、新規な半導体装置等を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

本発明の一態様を説明するための回路ブロック図及びタイミングチャート図。本発明の一態様を説明するための回路図及びタイミングチャート図。本発明の一態様を説明するための回路図。本発明の一態様を説明するためのタイミングチャート図。本発明の一態様を説明するための回路図及びタイミングチャート図。本発明の一態様を説明するための回路図及びタイミングチャート図。本発明の一態様を説明するための回路図及びタイミングチャート図。本発明の一態様を説明するためのブロック図。本発明の一態様を説明するためのブロック図。本発明の一態様を説明するためのブロック図。電子機器の一例を示す図。本発明の一態様を説明するための回路ブロック図。本発明の一態様を説明するためのブロック図。本発明の一態様を説明するための回路図。本発明の一態様を説明するための回路図。実施例の構成を説明するためのブロック図。実施例の構成を説明するための回路図。実施例の構成を説明するための回路図。実施例の構成を説明するための回路図。実施例の構成を説明するための写真図。実施例の構成を説明するためのブロック図。実施例の構成を説明するための波形図。実施例の構成を説明するためのブロック図。実施例の構成を説明するためのグラフ。実施例の構成を説明するためのグラフ。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

（実施の形態１）
図１（Ａ）に示す回路ブロック図は、本発明の一態様による半導体装置として機能するデータ保持回路１０、及び該データ保持回路１０を制御する信号を生成するための制御信号生成回路１２を含む図である。

図１（Ａ）に示すデータ保持回路１０は、揮発性の記憶部を有するＦＦ回路１４（揮発性のフリップフロップ回路）と不揮発性のＳＲ回路１６（シャドーレジスタ回路）と、を有する順序回路である。データ保持回路１０は、電源線ＶＬ、ＶＳＳによって電源電圧が与えられる。データ保持回路１０は、電源線の電位を切り替えることで、パワーゲーティングを行うことができる。データ保持回路１０で電源電圧の供給が行われる時にＦＦ回路１４に保持されたデータは、電源電圧の供給を停止する前にＳＲ回路１６に退避する。退避したデータは、電源電圧の供給を再開した後にＳＲ回路１６からＦＦ回路１４に復帰させる。なおデータ保持回路１０は、データを保持する回路であるため、記憶回路、あるいは単に回路という場合がある。

図１（Ａ）に示す制御信号生成回路１２は、クロック信号ＣＬＫ、退避制御信号ＢＵＥＮ、及び復帰制御信号ＲＥＥＮが与えられ、制御信号ｐｈ１、ｐｈ２を出力する回路である。制御信号ｐｈ２は、第１のラッチ回路１８でのデータの転送・保持を制御するための信号である。また、制御信号ｐｈ１は、第２のラッチ回路２０でのデータの転送・保持を制御するための信号である。

なお制御信号生成回路１２は、データ保持回路１０が複数設けられる場合、データ保持回路毎に設ける構成とすればよい。該構成とすることで、データ保持回路１０に入力される制御信号ｐｈ１、ｐｈ２の遅延を抑制することができる。なお制御信号生成回路１２は、単相のクロック信号を基に、組み合わせ回路を介して制御信号ｐｈ１、ｐｈ２を得る構成とすればよい。

なお制御信号生成回路１２は、図１２に示すように、複数のデータ保持回路１０に対して一つ設ける構成としてもよい。該構成とすることで、制御信号生成回路１２の数を減らし、半導体装置の小型化を図ることができる。

図１（Ａ）に示すＦＦ回路１４は、第１のラッチ回路１８と第２のラッチ回路２０と、を有する回路である。ＦＦ回路１４は、第１のラッチ回路１８に接続されたデータ端子Ｄよりデータが与えられる。ＦＦ回路１４は、第２のラッチ回路２０に接続された出力端子Ｑよりデータを出力する。第１のラッチ回路１８は、制御信号ｐｈ２がＨレベルでデータ端子Ｄから第１のラッチ回路１８にデータを転送し、制御信号ｐｈ２がＬレベルで保持する。また、第２のラッチ回路２０は、制御信号ｐｈ１がＨレベルで第１のラッチ回路１８から第２のラッチ回路２０にデータを転送し、制御信号ｐｈ１がＬレベルで保持する。

なお制御信号ｐｈ１、制御信号ｐｈ２は、クロック信号と反転クロック信号に相当する信号であるが、共にＬレベルとなる期間を有することでデータレーシングが生じにくくなる利点を有する。なお制御信号ｐｈ１、制御信号ｐｈ２を２相クロック、特に共にＬレベルとなる期間を有する２相クロックをノンオーバーラップ２相クロックと呼ぶことがある。

ＦＦ回路１４は、電源電圧の供給が行われる状態で、制御信号ｐｈ１、ｐｈ２に従ってデータを保持・出力するための順序回路である。なおＦＦ回路１４は、データを保持する回路であるため、記憶回路、あるいは単に回路という場合がある。ＦＦ回路１４はデータを転送するためのアナログスイッチ、及びラッチ回路を構成するためのインバータ回路、等の組み合わせ回路により構成することができる。

第１のラッチ回路１８及び第２のラッチ回路２０を有する構成とすることで、交互にデータの転送及び保持を行う構成とすることができ、ＦＦ回路１４におけるデータのレーシングによる誤動作を防ぐことができる。また第１のラッチ回路１８及び第２のラッチ回路２０は、データを保持するためのインバータループが形成される。該ラッチ回路が有するノードのそれぞれには、データ端子Ｄより与えられたデータに応じた電位を保持することができる。

図１（Ａ）に示すＳＲ回路１６は、不揮発性記憶回路２２と不揮発性記憶回路２４と、を有する回路である。

ＳＲ回路１６は、電源電圧の供給が停止している期間において、データの保持ができる回路である。なおＳＲ回路１６は、データを保持する回路であるため、記憶回路、あるいは単に回路という場合がある。ＳＲ回路１６は、不揮発性の記憶素子を有する回路である。

なお不揮発性の記憶素子としては、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）等を用いることができる。あるいは酸化物半導体層を有するトランジスタにおいてオフ電流が極めて小さいことを利用した、電荷の保持によりデータの保持を行う回路を不揮発性の記憶素子としてもよい。酸化物半導体層を有するトランジスタを用いて不揮発性の記憶素子を形成することで、シリコン層を有するトランジスタと積層して設けることができる。

なお、チャネル部に酸化物半導体層を有するトランジスタにおいて、オフ電流が極めて小さいということを利用する記憶回路の場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、記憶回路に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧が記憶回路に供給されているとしても、実質的には、記憶回路は不揮発性であると表現することができる。

ＳＲ回路１６で保持するデータは、退避制御信号ＢＵＥＮの制御によって、第１のラッチ回路１８から不揮発性記憶回路２２、第２のラッチ回路２０から不揮発性記憶回路２４に転送される。またＳＲ回路１６で保持されたデータは、復帰制御信号ＲＥＥＮの制御によって不揮発性記憶回路２２から第１のラッチ回路１８、不揮発性記憶回路２４から第２のラッチ回路２０に転送される。

なお不揮発性記憶回路２２及び不揮発性記憶回路２４は、それぞれ第１の不揮発性記憶回路、第２の不揮発性記憶回路という場合がある。

不揮発性記憶回路２２は第１のラッチ回路１８が有するラッチに接続され、第１のラッチ回路１８に保持されたデータを電源電圧の供給が停止する期間に保持する。不揮発性記憶回路２４は第２のラッチ２０が有するラッチに接続され、第２のラッチ回路２０に保持されたデータを電源電圧の供給が停止する期間に保持する。第１のラッチ回路１８と不揮発性記憶回路２２、及び第２のラッチ回路２０と不揮発性記憶回路２４、との間でのデータの退避は退避制御信号ＢＵＥＮ、復帰は復帰制御信号ＲＥＥＮによって制御される。

退避制御信号ＢＵＥＮは、Ｈレベルで第１のラッチ回路１８及び第２のラッチ回路２０から不揮発性記憶回路２２及び不揮発性記憶回路２４にデータを退避させ、Ｌレベルでデータを保持する信号である。復帰制御信号ＲＥＥＮは、Ｈレベルで不揮発性記憶回路２２及び不揮発性記憶回路２４から第１のラッチ回路１８及び第２のラッチ回路２０にデータを復帰させ、Ｌレベルで該データの復帰を停止する信号である。なお退避制御信号ＢＵＥＮは、単に制御信号、あるいは信号という場合がある。また復帰制御信号ＲＥＥＮは、単に制御信号、あるいは信号という場合がある。

電源線ＶＬ、ＶＳＳは、データ保持回路１０へのパワーゲーティングを制御するための電源線である。電源線ＶＬ、ＶＳＳは、与える電位を切り替えることで電源電圧の供給の停止、あるいは再開を制御することで、データ保持回路１０へのパワーゲーティングを制御することができる。なお、一例として、電源電圧の供給を停止する場合、電源線ＶＬの電位はＶＳＳとし、電源線ＶＳＳのＶＳＳと等電位とする。また、電源電圧の供給を再開する場合、電源線ＶＬの電位はＶＤＤとし、電源線ＶＳＳの電位をＶＳＳとする。また、なお電源線ＶＳＳの電位はＶＳＳとして説明するが、グラウンド電位でもよい。

本発明の一態様では、第１のラッチ回路及び第２のラッチ回路を有する揮発性の記憶部を有するＦＦ回路と、不揮発性の記憶部を有するＳＲ回路と、を有するデータ保持回路と、第１のラッチ回路に与える第１の制御信号、及び第２のラッチ回路に与える第２の制御信号を生成する制御信号生成回路と、を有する構成とする。シャドーレジスタは、退避制御信号又は復帰制御信号を基に、第１のラッチ回路及び第２のラッチ回路との間でデータの退避又は復帰が制御される回路とする。そして制御信号生成回路は、クロック信号、退避制御信号、及び復帰制御信号を基に、データの退避又は復帰する期間において、Ｌレベルとする第１の制御信号及び第２の制御信号を生成する回路とする。

該構成とすることでデータ保持回路は、電源遮断時においてデータをＦＦ回路からＳＲ回路に退避させ、電源復帰時にデータをＳＲ回路からＦＦ回路に復帰させることで、電源停止時においてもデータを保持することができる。このデータの退避及び復帰の処理により、電源遮断前のデータが電源復帰後であっても失われず、中断した演算処理を再開することが可能である。そのため、データ保持回路への間欠的なパワーゲーティングを図ることができるため、低消費電力化を図ることができる。

このデータの退避及び復帰を行う構成を第１のラッチ回路及び第２のラッチ回路を有するＦＦ回路に適用する場合、データのレーシングによる誤動作を防ぐことが必要になるが、本発明の一態様では、制御信号生成回路において、クロック信号、退避制御信号、及び復帰制御信号を基に、データの退避又は復帰する期間において、Ｌレベルとする第１の制御信号及び第２の制御信号を生成する構成とする。そのため、第１のラッチ回路及び第２のラッチ回路のそれぞれに与える制御信号が、データの退避あるいは復帰中に変化した場合、ＦＦ回路内の第１のラッチ回路あるいは第２のラッチ回路が新たなデータを取り込んでしまい、本来退避（または復帰）したいデータと異なってしまうといった誤動作を低減することができる。

次いで図１（Ａ）に示す回路ブロックに示すデータ保持回路１０及び制御信号生成回路１２の動作について説明する。図１（Ｂ）には、図１（Ａ）に示す回路ブロックで入出力される各信号について、通常動作時、データ退避時、電源供給停止時、データ復帰時におけるタイミングチャートの模式図を示す。

なお図１（Ｂ）では、通常動作時の期間をＰ１、データ退避時の期間をＰ２、電源供給停止時の期間をＰ３、データ復帰時の期間をＰ４として説明を行う。また図１（Ｂ）では、図１（Ａ）に示すクロック信号ＣＬＫ、制御信号ｐｈ１、制御信号ｐｈ２、データ端子Ｄのデータ、第１のラッチ回路（Ｍ．Ｌａｔ．）で保持されるデータ、第２のラッチ回路（Ｓ．Ｌａｔ．）で保持されるデータ、退避制御信号ＢＵＥＮ、復帰制御信号ＲＥＥＮ、不揮発性記憶回路２２（ＭＥＭ．１）に保持されるデータ、不揮発性記憶回路２４（ＭＥＭ．２）に保持されるデータ、電源線ＶＬの電位、についての各期間での変化について示す。

なお、第１のラッチ回路１８及び第２のラッチ回路２０で保持されるデータとして、図１（Ｂ）ではデータＤ０乃至Ｄ３で図示する。データＤ０乃至Ｄ３は、「１」又は「０」による二値のデータであり、データ「１」をＨレベルの電位、データ「０」をＬレベルの電位として保持する。なお第１のラッチ回路１８及び第２のラッチ回路２０は、インバータループを有する。インバータループは、Ｈレベル又はＬレベルの電位を２つのノードで保持する。各ノードに保持されたＨレベル又はＬレベルの電位は、不揮発性記憶回路２２及び不揮発性記憶回路２４に保持される。

また第１のラッチ回路１８及び第２のラッチ回路２０は、制御信号ｐｈ１及び制御信号ｐｈ２がＨレベルのときデータをラッチ回路に転送、そして保持を行う構成とする。また、不揮発性記憶回路２２及び不揮発性記憶回路２４は、上述したように、退避制御信号ＢＵＥＮがＨレベルで第１のラッチ回路１８及び第２のラッチ回路２０からデータが退避され、Ｌレベルでデータを保持する。また、不揮発性記憶回路２２及び不揮発性記憶回路２４は、復帰制御信号ＲＥＥＮがＨレベルで第１のラッチ回路１８及び第２のラッチ回路２０にデータを復帰させ、Ｌレベルで該データの復帰を停止する。また、電源線ＶＬの電位は通常動作時、データ退避時、データ復帰時にＶＤＤとし、電源供給停止時にＶＳＳとする。

まず通常動作時（図１（Ｂ）中、期間Ｐ１）では、制御信号生成回路１２にクロック信号ＣＬＫと、Ｌレベルの退避制御信号ＢＵＥＮ及び復帰制御信号ＲＥＥＮと、が与えられる。そして制御信号ｐｈ１及び制御信号ｐｈ２が生成され、データ端子ＤのデータＤ０、Ｄ１を第１のラッチ回路１８及び第２のラッチ回路２０が有するインバータループに転送し、保持する。

次いでデータ退避時（図１（Ｂ）中、期間Ｐ２）では、制御信号生成回路１２にクロック信号ＣＬＫが入力されるものの、退避制御信号ＢＵＥＮがＨレベルとなる。この場合、制御信号生成回路１２は、制御信号ｐｈ１及び制御信号ｐｈ２がトグル動作を停止する信号となるよう出力する。第１のラッチ回路１８及び第２のラッチ回路２０に保持されたデータＤ０、Ｄ１が、不揮発性記憶回路２２及び不揮発性記憶回路２４に退避される。

次いで電源供給停止時（図１（Ｂ）中、期間Ｐ３）では、電源線ＶＬをＶＳＳにし、電源電圧の供給を停止する。この停止によって、クロック信号ＣＬＫ、退避制御信号ＢＵＥＮ、復帰制御信号ＲＥＥＮをＬレベルにする。電源電圧の供給が停止することで、第１のラッチ回路１８及び第２のラッチ回路２０が有するインバータループに保持されるデータは消失するものの、不揮発性記憶回路２２及び不揮発性記憶回路２４にデータ退避時に退避したデータが保持される。

次いでデータ復帰時（図１（Ｂ）中、期間Ｐ４）では、制御信号生成回路１２にクロック信号ＣＬＫが入力されるものの、復帰制御信号ＲＥＥＮがＨレベルとなる。この場合、制御信号生成回路１２は、制御信号ｐｈ１及び制御信号ｐｈ２がトグル動作を停止する信号となるよう出力する。不揮発性記憶回路２２及び不揮発性記憶回路２４に保持されたデータＤ０、Ｄ１が、第１のラッチ回路１８及び第２のラッチ回路２０に復帰される。

再度、通常動作時（図１（Ｂ）中、期間Ｐ１）では、制御信号生成回路１２にクロック信号ＣＬＫと、Ｌレベルの退避制御信号ＢＵＥＮ及び復帰制御信号ＲＥＥＮと、が与えられる。そして制御信号ｐｈ１及び制御信号ｐｈ２が生成され、データ端子ＤのデータＤ２、Ｄ３を第１のラッチ回路１８及び第２のラッチ回路２０が有するインバータループに転送し、保持する。

図１（Ｂ）に示すように本発明の一態様において、制御信号生成回路は、データ退避時及びデータ復帰時に制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとなるよう出力する。該構成とすることでデータ保持回路は、電源遮断時において、第１のラッチ回路１８及び第２のラッチ回路２０と不揮発性記憶回路２２及び不揮発性記憶回路２４との間でデータを退避・復帰させる際、第１のラッチ回路あるいは第２のラッチ回路が新たなデータを取り込んでしまい、本来退避（または復帰）したいデータと異なってしまうといった誤動作を低減することができる。

次に、データ退避時及びデータ復帰時に制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとなるよう出力するための制御信号生成回路１２の具体的な構成について説明する。

図２（Ａ）には制御信号生成回路１２の回路構成の一例を示す。制御信号生成回路１２はインバータ回路３０、遅延回路３２（図中、ｄｅｌａｙｃｉｒ．と表記）、インバータ回路３４、３６、ＮＡＮＤ回路３８、４０、ＮＯＲ回路４２、ＮＯＲ回路４４を有する。なおＮＡＮＤ回路、ＮＯＲ回路等の組み合わせ回路は、同じ論理レベルの信号を出力できる組み合わせ回路に置き換えることが可能であり、一例としては図１４に示す回路のように、ＮＡＮＤ回路３８、４０をＮＯＲ回路３９、４１、ＮＯＲ回路４２、４４をＮＡＮＤ回路４３、４５に置き換えすることができる。

なお遅延回路３２として機能する回路の一例を図２（Ｂ）に示す。遅延回路３２は、複数のインバータ回路４６及び容量素子４８を有する。なお容量素子４８は複数のインバータ回路４６での信号の遅延を大きくするために設けられたものであり、必ずしも設ける必要はない。

クロック信号ＣＬＫがインバータ回路３０に入力されると、反転したクロック信号が生成される。反転したクロック信号は、遅延回路３２の入力部ＩＮに与えられることで出力部ＯＵＴでは、遅延且つ反転したクロック信号が生成される。インバータ回路３４を介した入力部ＩＮの信号と出力部ＯＵＴの信号をＮＡＮＤ回路３８に入力し、ノードＮＡ＿１での信号を得る。またインバータ回路３６を介した出力部ＯＵＴの信号と入力部ＩＮの信号をＮＡＮＤ回路４０に入力し、ノードＮＡ＿２での信号を得る。ノードＮＡ＿１での信号と、退避制御信号ＢＵＥＮ及び復帰制御信号ＲＥＥＮとが、ＮＯＲ回路４２に入力され、制御信号ｐｈ１を得る。また、ノードＮＡ＿２での信号と、退避制御信号ＢＵＥＮ及び復帰制御信号ＲＥＥＮとが、ＮＯＲ回路４４に入力され、制御信号ｐｈ２を得る。

図２（Ｃ）には図２（Ａ）に示す制御信号生成回路１２で得られる信号のタイミングチャート図を示す。図２（Ｃ）では、図１（Ｂ）と同様に、図２（Ａ）に示す各信号について、Ｐ１乃至Ｐ４時におけるタイミングチャートの模式図を示す。

図２（Ｃ）に示すように本発明の一態様において、制御信号生成回路は、データ退避時及びデータ復帰時に制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとなるよう出力することができる。該構成とすることでデータ保持回路は、電源遮断時において、第１のラッチ回路１８及び第２のラッチ回路２０と不揮発性記憶回路２２及び不揮発性記憶回路２４との間でデータを退避・復帰させる際、第１のラッチ回路あるいは第２のラッチ回路が新たなデータを取り込んでしまい、本来退避（または復帰）したいデータと異なってしまうといった誤動作を低減することができる。

次いで、電源電圧の供給が行われる期間ではＦＦ回路１４でデータを保持し、電源電圧の供給が停止している期間ではＳＲ回路１６でデータの保持を行うことのできるデータ保持回路１０の具体的な構成について図３を用いて説明する。

ＦＦ回路１４は、第１のラッチ回路１８及び第２のラッチ回路２０を有する。第１のラッチ回路１８は、アナログスイッチ５０、ＮＡＮＤ回路５２及びインバータ回路５４を有する。第２のラッチ回路２０は、アナログスイッチ５６、インバータ回路５８及びＮＡＮＤ回路６０を有する。なおＮＡＮＤ回路、ＮＯＲ回路等の組み合わせ回路は、同じ論理レベルの信号を出力できる組み合わせ回路に置き換えることが可能であり、一例としては図１５に示すデータ保持回路１０ｍのように、ＮＡＮＤ回路５２、６０をＮＯＲ回路５２Ａ、６０Ａに置き換えすることができる。

制御信号ｐｈ２及びインバータ回路６２を介して反転した制御信号ｐｈ２は、アナログスイッチ５０とインバータ回路５４とが交互に導通状態となるよう制御するための信号である。また制御信号ｐｈ１及びインバータ回路６４を介して反転した制御信号ｐｈ１は、アナログスイッチ５０とインバータ回路５４とが交互に導通状態となるよう制御するための信号である。

具体的には、制御信号ｐｈ２がＨレベルのときアナログスイッチ５０が導通状態となり、データ端子ＤのデータがＮＡＮＤ回路５２の第１の入力端子に与えられ、インバータ回路５４の出力はハイインピーダンスとなる。制御信号ｐｈ２がＬレベルのときアナログスイッチ５０が非導通状態となり、ＮＡＮＤ回路５２及びインバータ回路５４の双方がインバータ回路として機能し、ＮＡＮＤ回路５２の第１の入力端子に与えられたデータを保持する。

また制御信号ｐｈ１がＨレベルのときアナログスイッチ５６が導通状態となり、ＮＡＮＤ回路５２の出力データがインバータ回路５８を介してＮＡＮＤ回路６０の第１の入力端子に与えられ、ＮＡＮＤ回路６０の出力はハイインピーダンスとなる。制御信号ｐｈ１がＬレベルのときアナログスイッチ５６が非導通状態となり、ＮＡＮＤ回路６０及びインバータ回路５８の双方がインバータ回路として機能し、ＮＡＮＤ回路６０の第１の入力端子に与えられたデータを保持する。

なおＮＡＮＤ回路５２及びＮＡＮＤ回路６０の第２の入力端子には、リセット信号ＲＥＳＥＴが入力される。リセット信号ＲＥＳＥＴをＨレベルとすることで、ＮＡＮＤ回路５２及びＮＡＮＤ回路６０をインバータ回路として機能させ、Ｌレベルとすることで出力端子の信号をＨレベルにする。

ＳＲ回路１６は、不揮発性記憶回路２２及び不揮発性記憶回路２４を有する。なお図３では、不揮発性記憶回路２２及び不揮発性記憶回路２４が有する不揮発性の記憶素子として酸化物半導体層を有するトランジスタを用いた回路を用いて構成する。酸化物半導体層を有するトランジスタは、オフ電流が極めて小さいため、電荷を保持することができ、この電荷の保持を利用してデータの保持を行う回路として用いることができる。

不揮発性記憶回路２２は、第１のラッチ回路１８が有するインバータループを構成する２つのノードに接続される記憶回路６６Ａ、６６Ｂを有する。また不揮発性記憶回路２４は、第２のラッチ回路２０が有するインバータループを構成する２つのノードに接続される記憶回路６６Ｃ、６６Ｄを有する。なお記憶回路６６Ａ、６６Ｂ、６６Ｃ、６６Ｄは同じ回路構成のため、記憶回路６６Ａの回路構成について詳述する。

記憶回路６６Ａは、インバータ回路６８、トランジスタ７０、容量素子７２、トランジスタ７４、トランジスタ７６を有する。また、記憶回路６６Ａは、少なくとも電源電圧の供給が停止している期間において、データ「１」又は「０」に対応する電位を保持することが可能なノードＦ１を有する。記憶回路６６Ｂ、６６Ｃ、６６Ｄでは、記憶回路６６ＡのノードＦ１に対応するノードとしてノードＦ２乃至Ｆ４を有する。なお記憶回路６６Ａが有するトランジスタ７４、７６は、ｎチャネル型のトランジスタとして説明するが、退避制御信号ＢＵＥＮ及び復帰制御信号ＲＥＥＮの論理レベルを反転させることでｐチャネル型のトランジスタにも適用可能である。

ノードＦ１は、少なくとも電源電圧の供給が停止する期間において、第１のラッチ回路１８が有するインバータループを構成する２つのノードの一方の電位を保持する。ノードＦ２は、少なくとも電源電圧の供給が停止する期間において、第１のラッチ回路１８が有するインバータループを構成する２つのノードの他方の電位を保持する。ノードＦ３は、少なくとも電源電圧の供給が停止する期間において、第２のラッチ回路２０が有するインバータループを構成する２つのノードの一方の電位を保持する。ノードＦ４は、少なくとも電源電圧の供給が停止する期間において、第２のラッチ回路２０が有するインバータループを構成する２つのノードの他方の電位を保持する。

インバータ回路６８の入力端子は、第１のラッチ回路１８が有するインバータループを構成する２つのノードの一方に接続されている。インバータ回路６８の出力端子は、トランジスタ７０のソース及びドレインの一方に接続されている。

トランジスタ７０は、ゲートが退避制御信号ＢＵＥＮを与えられる配線に接続されている。トランジスタ７０は、ソース及びドレインの他方がトランジスタ７４のゲート、容量素子７２の一方の電極に接続されている。そしてトランジスタ７０のソース及びドレインの他方、トランジスタ７４のゲート、容量素子７２の一方の電極を接続するノードをノードＦ１としている。容量素子７２は、他方の電極がＶＳＳを与える電源線に接続されているが、別の電位（例えばＧＮＤ）であってもよい。なお容量素子７２は、トランジスタ７４のゲート容量等の寄生容量を大きくしておくことで、省略することが可能である。

トランジスタ７４はソース及びドレインの一方がＶＳＳを与える電源線に接続され、ソース及びドレインの他方が、トランジスタ７６のソース及びドレインの一方に接続されている。

トランジスタ７６は、ゲートが復帰制御信号ＲＥＥＮを与えられる配線に接続されている。トランジスタ７６は、ソース及びドレインの他方が、第１のラッチ回路１８が有するインバータループを構成する２つのノードの一方に接続されている。

退避制御信号ＢＵＥＮはＬレベルからＨレベルに切り替えることでトランジスタ７０が導通状態となり、第１のラッチ回路１８のデータを反転したデータをノードＦ１に転送することができる。退避制御信号ＢＵＥＮをＬレベルにすることで、トランジスタ７０は非導通状態となり、ノードＦ１の電荷が保持される。この電荷に応じた電位は、第１のラッチ回路１８のデータを反転したデータの電位に相当する。そのため、ノードＦ１では、第１のラッチ回路１８のデータを保持することができる。

復帰制御信号ＲＥＥＮはＬレベルからＨレベルに切り替えることで、トランジスタ７６が導通状態となる。そしてトランジスタ７４の導通状態又は非導通状態はノードＦ１の電位、すなわち第１のラッチ回路１８のデータを反転したデータの電位によって決まる。例えば、第１のラッチ回路１８のデータがＨレベルであれば、ノードＦ１の電位はＬレベルとなり、トランジスタ７４が非導通状態（高抵抗状態）となる。一方で第１のラッチ回路１８のデータがＬレベルであれば、ノードＦ１の電位はＨレベルとなり、トランジスタ７４が導通状態（低抵抗状態）となる。

ここまで第１のラッチ回路１８のデータを退避、復帰する記憶回路６６Ａについて説明したが、同じく第１のラッチ回路１８のデータを退避、復帰する記憶回路６６Ｂについても同じ動作を行う。記憶回路６６ＢのノードＦ２では、ノードＦ１とは異なる論理レベルのデータを保持する。例えば、ノードＦ１の電位がＨレベルであれば、ノードＦ２の電位はＬレベルとなり、記憶回路６６Ｂ内のトランジスタ７４が非導通状態（高抵抗状態）となる。一方でノードＦ１の電位がＬレベルであれば、ノードＦ２の電位はＨレベルとなり、記憶回路６６Ｂ内のトランジスタ７４が導通状態（低抵抗状態）となる。

また第２のラッチ回路２０のデータを退避、復帰する記憶回路６６Ｃ、６６Ｄは、記憶回路６６Ａ、６６Ｂと同じ回路構成を有する。そのため記憶回路６６ＣのノードＦ３では、記憶回路６６ＤのノードＦ４とは異なる論理レベルのデータを保持する。すなわち、ノードＦ３、Ｆ４のうち一方のノードの電位がＨレベルであれば、ノードＦ３、Ｆ４のうち他方のノードの電位はＬレベルとなり、記憶回路６６Ｃ、６６Ｄ内のトランジスタ７４が導通状態（低抵抗状態）又は不導通状態（高抵抗状態）となる。

ノードＦ１乃至Ｆ４の電位によって決まる、各記憶回路でのトランジスタ７４の導通状態（低抵抗状態）、非導通状態（高抵抗状態）は、記憶回路６６Ａ、６６Ｂ、あるいは記憶回路６６Ａと６６Ｂといった組み合わせでそれぞれ異なるように決まる。そのため、トランジスタ７６を導通状態とした状態でインバータループへの電源電圧の供給を再開することで、第１のラッチ回路１８が有するインバータループを構成する２つのノードに電位差が生じる。この電位差を利用して第１のラッチ回路１８が有するインバータループの電位を元のデータの電位にする。同様に復帰制御信号ＲＥＥＮをＬレベルからＨレベルに切り替えることで、第２のラッチ回路２０のデータを保持するノードＦ３またはＦ４に保持されたＨレベルが、第２のラッチ回路２０が有するインバータループを構成する２つのノードの一方の電位を元のデータの電位にする。そのため、第１のラッチ回路１８及び第２のラッチ回路２０では、データの復帰を図ることができる。

図３のデータ保持回路の構成では、退避制御信号ＢＵＥＮのＨレベルの電位は、トランジスタ７０のしきい値電圧よりも高い電位であればよい。退避制御信号ＢＵＥＮのＬレベルの電位は、トランジスタ７０のしきい値電圧よりも低い電位であればよい。なお、この構成では、ノードＦ１乃至Ｆ４には、インバータループを構成するノードで保持する電位よりも、トランジスタ７０のしきい値電圧分だけ低下した電位を、データとして保持することになる。

また図３のデータ保持回路の構成は、ノードＦ１とＦ２、ノードＦ３とＦ４の電位差を用いて、ＦＦ回路１４のデータの復元を行う。そのため、ノードＦ１とＦ２、ノードＦ３とＦ４の一方の電位が相対的に高ければ、ＳＲ回路１６でのデータの保持が可能である。従ってノードＦ１とＦ２、ノードＦ３とＦ４にトランジスタ７０のしきい値電圧分だけ低下した電位が保持されたとしても、ＦＦ回路１４のデータの復元を行うことができる。

また図３のデータ保持回路の構成では、ノードＦ１とＦ２、ノードＦ３とＦ４に保持される電荷が時間の経過により少なくなったとしても、データの保持後の動作を正常に行う許容範囲を広げることができる。例えば、ノードＦ１に電位Ｖ１が保持され、ノードＦ２に電位Ｖ２（＜Ｖ１）が保持されていたとする。この場合、時間の経過と共に電荷が減少して双方のノードからΔＶだけ電位が減少したとすると、ノードＦ１は、電位（Ｖ１ーΔＶ）となる。また、ノードＦ２は、電位Ｖ２がＶＳＳの場合、電位Ｖ２がＧＮＤより小さい場合、電位（Ｖ２＋ΔＶ）となる。このような場合であっても本実施の形態の構成では、ノードＦ１及びノードＦ２の一方（ここではノードＦ１）が相対的に高い電位を保持していれば、データの保持後の動作を正常に行うことができる。従って、ＳＲ回路１６における、データの保持時間を延長することが容易になる。

また図３のデータ保持回路の構成では、上述したように、ノードＦ１とＦ２のいずれか一方、ノードＦ３とＦ４のいずれか一方の電位が相対的に高い電位であればよいため、予め退避制御信号ＢＵＥＮのＨレベルの電位を高くするなどの対策は不要とすることが可能である。従って、データ保持回路に電源電圧を供給する電源回路で生成される電圧レベルの数を低減でき、退避制御信号ＢＵＥＮの振幅を小さくした駆動を行うことができる。

なお、トランジスタ７０は、半導体層に酸化物半導体を用いたトランジスタとすることで、ノードＦ１乃至Ｆ４から漏れる電荷の経路は、トランジスタ７０のソース及びドレインを介する経路が支配的となる。ただし、半導体層に酸化物半導体を用いたトランジスタのオフ電流値は著しく小さい。よって、当該トランジスタがオフする期間においては、ノードＦ１乃至Ｆ４の電位を概略一定に保持することが可能である。その結果、ノードＦ１乃至Ｆ４は、電源電圧が供給されるか否かに依存せずにデータを保持することが可能である。

またトランジスタ７４、トランジスタ７６は、各種の半導体材料を用いて構成することが可能である。例えば、シリコン又はゲルマニウムなどの材料を用いることができる。また、化合物半導体又は酸化物半導体を用いることも可能である。なお、トランジスタ７４、７６としては、移動度が高いトランジスタ（例えば、チャネルが単結晶シリコンに形成されるトランジスタなど）を適用することが好ましい。

次に、図３に示すデータ保持回路１０の動作について図４に示すタイミングチャート図を用いて説明する。

図４において、ＶＤＤはデータ保持回路１０に電源電位を与える電源線の電位を表す。また、ＲＥＳＥＴはリセット信号を与える配線の電位を表す。また、ｐｈ１は制御信号ｐｈ１、ｐｈ２は制御信号ｐｈ２の信号の変化を表す。また、Ｄはデータ端子のデータを表す。また、Ｑは出力端子のデータを表す。また、Ｍ．Ｌａｔ．は第１のラッチ回路で保持するデータを表す。また、Ｓ．Ｌａｔ．は第２のラッチ回路で保持するデータを表す。また、ＢＵＥＮは退避制御信号ＢＵＥＮの信号の変化を表す。また、ＲＥＥＮは復帰制御信号ＲＥＥＮの信号の変化を表す。また、Ｆ１乃至Ｆ４はノードＦ１乃至Ｆ４で保持するデータを表す。

入出力、または保持されるデータは、ＨレベルまたはＬレベルの電位であるが、ここでは入力される順に”Ｄ０”乃至”Ｄ３”のように表記する。また、”Ｄ０”の反転値には、”Ｄ０＿ｂ”として表記する。また図面においては、”Ｄ０”の反転値を”Ｄ０”の上側に線を付して表記する。

図４に示すタイミングチャート図において、期間Ｐ１乃至Ｐ４は、図１（Ｂ）で説明した通常動作時、データ退避時、電源供給停止時、データ復帰時を表している。

期間Ｐ１では、退避制御信号ＢＵＥＮ及び復帰制御信号ＲＥＥＮがＬレベルであり、制御信号ｐｈ１及びｐｈ２がＨレベルのとき、第１のラッチ回路、第２のラッチ回路にデータが転送される。転送されたデータは、第１のラッチ回路及び第２のラッチ回路が有する双方のインバータループに保持される。なお期間Ｐ１では、ノードＦ１乃至Ｆ４の電位は、不定値（ｕｎｋｎｏｗｎ）として示しているが、前の期間に書き込まれたデータを記憶している場合もある。

次いで期間Ｐ２で、退避制御信号ＢＵＥＮをＨレベルにすることで、制御信号ｐｈ１及びｐｈ２をＬレベルに固定する。このとき、第１のラッチ回路は取り込んだデータ”Ｄ１”をインバータループで保持する。また、第２のラッチ回路は取り込んだデータ”Ｄ０”をインバータループで保持する。取り込んだデータは、反転した論理レベルの電位がノードＦ１乃至Ｆ４に与えられるため、ノードＦ１の電位は、”Ｄ１＿ｂ”となる。同様に、ノードＦ２乃至Ｆ４について”Ｄ１”、”Ｄ０”、”Ｄ０＿ｂ”となる。

期間Ｐ３で、電源電圧の供給を停止し、退避制御信号ＢＵＥＮをＬレベルにする。このとき、ノードＦ１乃至Ｆ４は浮遊状態となり、データを記憶する。このように、ＳＲ回路１６にデータが記憶され、ＦＦ回路１４のデータは消失する。

期間Ｐ４で、電源電圧の供給を再開し、復帰制御信号ＲＥＥＮをＨレベルとすることで、制御信号ｐｈ１及びｐｈ２をＬレベルに固定する。このとき、第１のラッチ回路及び第２のラッチ回路が有するインバータループを構成するノードの電位は、記憶回路６６Ａ乃至６６Ｄが有するトランジスタ７４でのチャネル抵抗の差で決定される。そのため、第１のラッチ回路及び第２のラッチ回路が有するインバータループを構成するノードの電位に電位差が生じ、常にノードＦ１乃至Ｆ４に従ったデータの復元を行うことができる。

再度期間Ｐ１で、復帰制御信号ＲＥＥＮがＬレベルになり、これ以降、通常動作期間になり、データの転送と保持が再開される。

本実施の形態で示すデータ保持回路では、図２で説明した制御信号生成回路１２により、データ退避時及びデータ復帰時に制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとなるよう出力することができる。図３及び図４で説明するデータ保持回路は、電源遮断時において、第１のラッチ回路１８及び第２のラッチ回路２０と不揮発性記憶回路２２及び不揮発性記憶回路２４との間でデータを退避・復帰させる際、第１のラッチ回路あるいは第２のラッチ回路が新たなデータを取り込んでしまい、本来退避（または復帰）したいデータと異なってしまうといった誤動作を低減することができる。

以上説明した本実施の形態の構成では、第１のラッチ回路及び第２のラッチ回路を有する揮発性の記憶部を有するＦＦ回路と、不揮発性の記憶部を有するＳＲ回路と、を有するデータ保持回路と、第１のラッチ回路に与える第１の制御信号、及び第２のラッチ回路に与える第２の制御信号を生成する制御信号生成回路と、を有する構成とする。シャドーレジスタは、退避制御信号又は復帰制御信号を基に、第１のラッチ回路及び第２のラッチ回路との間でデータの退避又は復帰が制御される回路とする。そして制御信号生成回路は、クロック信号、退避制御信号、及び復帰制御信号を基に、データの退避又は復帰する期間において、Ｌレベルとする第１の制御信号及び第２の制御信号を生成する回路とする。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、上記実施の形態１で説明した制御信号生成回路１２の変形例について説明する。

≪変形例１≫
図５（Ａ）には図２で示した制御信号生成回路１２の変形例の回路構成の一例を示す。制御信号生成回路１２ＡはＮＡＮＤ回路８０、ＮＯＲ回路８１、遅延回路３２、インバータ回路３４、３６、ＮＡＮＤ回路３８、４０、インバータ回路８２、インバータ回路８４を有する。

退避制御信号ＢＵＥＮ及び復帰制御信号ＲＥＥＮをＮＯＲ回路８１に入力して出力される信号と、クロック信号ＣＬＫとをＮＡＮＤ回路８０に入力すると、通常動作時にのみトグル動作を行うクロック信号の波形が入力部ＩＮで得られる。入力部ＩＮで得られる信号は、遅延回路３２の入力部ＩＮに与えられることで出力部ＯＵＴでは、遅延した信号が生成される。インバータ回路３４を介した入力部ＩＮの信号と出力部ＯＵＴの信号をＮＡＮＤ回路３８に入力し、さらにインバータ回路８２で反転させて制御信号ｐｈ１を得る。またインバータ回路３６を介した出力部ＯＵＴの信号と入力部ＩＮの信号をＮＡＮＤ回路４０に入力し、さらにインバータ回路８４で反転させて制御信号ｐｈ２を得る。

図５（Ｂ）には図５（Ａ）に示す制御信号生成回路１２Ａで得られる信号のタイミングチャート図を示す。図５（Ｂ）では、図１（Ｂ）と同様に、図５（Ａ）に示す各信号について、Ｐ１乃至Ｐ４時におけるタイミングチャートの模式図を示す。

図５（Ｂ）に示すように本発明の一態様において、制御信号生成回路は、データ退避時及びデータ復帰時に制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとなるよう出力することができる。該構成とすることでデータ保持回路は、電源遮断時において、第１のラッチ回路１８及び第２のラッチ回路２０と不揮発性記憶回路２２及び不揮発性記憶回路２４との間でデータを退避・復帰させる際、第１のラッチ回路あるいは第２のラッチ回路が新たなデータを取り込んでしまい、本来退避（または復帰）したいデータと異なってしまうといった誤動作を低減することができる。

加えて図５（Ａ）の制御信号生成回路の構成では、データ退避時及びデータ復帰時に入力部ＩＮの信号をＬレベルとなるよう制御することができる。該構成とすることで制御信号生成回路１２Ａが有する遅延回路３２、インバータ回路３４、３６、ＮＡＮＤ回路３８、４０が出力する信号を、データ退避時及びデータ復帰時において、Ｌレベルにすることができる。そのため、配線を充放電するために要する、動的な消費電力を削減することができる。

≪変形例２≫
図６（Ａ）には図２で示した制御信号生成回路１２の変形例の回路構成の一例を示す。制御信号生成回路１２Ｂはインバータ回路３０、遅延回路３２、インバータ回路３４、３６、ＮＡＮＤ回路３８、４０、ＮＯＲ回路４２、ＮＯＲ回路４４、ＯＲ回路８６、Ｄフリップフロップ回路８８（以下、ＤＦＦ回路８８）を有する。

クロック信号ＣＬＫがインバータ回路３０に入力されると、反転したクロック信号が生成される。反転したクロック信号は、遅延回路３２の入力部ＩＮに与えられることで出力部ＯＵＴでは、遅延且つ反転したクロック信号が生成される。インバータ回路３４を介した入力部ＩＮの信号と出力部ＯＵＴの信号をＮＡＮＤ回路３８に入力し、ノードＮＡ＿１での信号を得る。またインバータ回路３６を介した出力部ＯＵＴの信号と入力部ＩＮの信号をＮＡＮＤ回路４０に入力し、ノードＮＡ＿２での信号を得る。

退避制御信号ＢＵＥＮと復帰制御信号ＲＥＥＮは、ＯＲ回路８６に入力される。ＯＲ回路８６で得られる信号（ＯＲ＿ＯＵＴ）は、ＤＦＦ回路８８の入力データＤとして与えられる。この入力データはノードＮＡ＿２での信号の立ち上がりエッジでフリップフロップ回路内のラッチ回路に取り込まれる。保持する電位の変化に従ってＤＦＦ回路８８の出力信号が得られる。

なおＤＦＦ回路８８として機能する回路の一例を図６（Ｂ）に示す。ＤＦＦ回路８８は、インバータ回路９０、アナログスイッチ９２、ラッチ回路９４、アナログスイッチ９６及びラッチ回路９８を有する。なおＤＦＦ回路８８は、ノードＮＡ＿２での信号がＬレベルの際の信号をラッチ回路９４に取り込み、立ち上がりエッジでラッチ回路９８に保持することで、ＤＦＦ回路８８からＮＯＲ回路４４に与える信号（ノードＦＦ＿１の信号）を生成することができる。

ノードＦＦ＿１の信号は、退避制御信号ＢＵＥＮ又は復帰制御信号ＲＥＥＮのいずれかの信号がＨレベルになった後、ノードＮＡ＿２での信号の立ち上がりエッジが出現した後にＨレベルとなる信号である。すなわちノードＦＦ＿１の信号は、制御信号ｐｈ２がＨレベルを出力した後に、Ｈレベルとなる信号である。この場合、制御信号ｐｈ２が立ち上がる前、あるいは途中に退避制御信号ＢＵＥＮ又は復帰制御信号ＲＥＥＮがＨレベルになってデータの取り込みが行われないといったことがない。そのため、制御信号ｐｈ２が立ち上がり、データの取り込みが完了した後にデータ退避期間、データ復帰期間とすることができる。

ＤＦＦ回路８８で得られるノードＦＦ＿１の信号と、ノードＮＡ＿１での信号とが、ＮＯＲ回路４２に入力され、制御信号ｐｈ１を得る。また、ＤＦＦ回路８８で得られるノードＦＦ＿１の信号と、ノードＮＡ＿２での信号とが、ＮＯＲ回路４４に入力され、制御信号ｐｈ２を得る。

図６（Ｃ）には図６（Ａ）に示す制御信号生成回路１２Ｂで得られる信号のタイミングチャート図を示す。図６（Ｃ）では、図１（Ｂ）と同様に、図６（Ａ）に示す各信号について、Ｐ１乃至Ｐ４時におけるタイミングチャートの模式図を示す。

図６（Ｃ）に示すように本発明の一態様において、制御信号生成回路は、データ退避時及びデータ復帰時に制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとなるよう出力することができる。該構成とすることでデータ保持回路は、電源遮断時において、第１のラッチ回路１８及び第２のラッチ回路２０と不揮発性記憶回路２２及び不揮発性記憶回路２４との間でデータを退避・復帰させる際、第１のラッチ回路あるいは第２のラッチ回路が新たなデータを取り込んでしまい、本来退避（または復帰）したいデータと異なってしまうといった誤動作を低減することができる。

加えて図６（Ｃ）の制御信号生成回路の構成では、制御信号ｐｈ２が立ち上がり、データの取り込みが完了した後に、ノードＦＦ＿１の信号をＨレベルとし、制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとなるデータ退避期間とすることができる。また、図６（Ｃ）の制御信号生成回路の構成では、制御信号ｐｈ２が立ち上がり、次に制御信号ｐｈ１がＨレベルとなるタイミングで、ノードＦＦ＿１の信号をＨレベルからＬレベルにし、データ復帰期間とすることができる。この場合、退避制御信号ＢＵＥＮ及び復帰制御信号ＲＥＥＮの変化によらず、データ退避期間及びデータ復帰期間での動作を行うことができる。そのため、誤動作が低減された、データ退避期間及びデータ復帰期間での制御信号ｐｈ１及び制御信号ｐｈ２の生成を行うことができる。

≪変形例３≫
図７（Ａ）には図６（Ｂ）で示したＤＦＦ回路８８の変形例の回路構成の一例を示す。ＤＦＦ回路８８Ａはインバータ回路９０、アナログスイッチ９２、ラッチ回路９４Ａ、アナログスイッチ９６及びラッチ回路９８Ａを有する。ラッチ回路９４Ａ及びラッチ回路９８Ａは、インバータ回路、及びリセット信号ＦＦ＿ＲＥＳが与えられるＮＡＮＤ回路で構成される。

ＤＦＦ回路８８Ａは、ラッチ回路９４Ａ及びラッチ回路９８Ａにリセット信号ＦＦ＿ＲＥＳのＬレベルの信号を与えることで、強制的にＨレベルを保持するよう制御することができる。この場合、電源供給停止時においてＤＦＦ回路８８への電源電圧の供給を停止しても、再開後に強制的にノードＦＦ＿１の信号をＨレベルに保持することができる。そのため電源電圧の供給を停止後に再開しても、制御信号生成回路の機能を維持することができる。なおリセット信号ＦＦ＿ＲＥＳは、電源電圧の供給を停止するよりも直前にＬレベルとすればよく、電源電圧の供給を再開する直後にＬレベルとすればよい。該構成とすることで、制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとするデータ退避期間及びデータ復帰期間とすることができる。

図７（Ｂ）には図７（Ａ）に示すＤＦＦ回路８８Ａを図６（Ａ）に示す制御信号生成回路１２Ｂで適用した場合に得られる信号のタイミングチャート図を示す。図７（Ｂ）では、図６（Ａ）に示す各信号、及びリセット信号ＦＦ＿ＲＥＳについて、Ｐ１乃至Ｐ４時におけるタイミングチャートの模式図を示す。

図７（Ｂ）に示すように本発明の一態様において、制御信号生成回路は、データ退避時及びデータ復帰時に制御信号ｐｈ１及び制御信号ｐｈ２をＬレベルとなるよう出力することができる。該構成とすることでデータ保持回路は、電源遮断時において、第１のラッチ回路１８及び第２のラッチ回路２０と不揮発性記憶回路２２及び不揮発性記憶回路２４との間でデータを退避・復帰させる際、第１のラッチ回路あるいは第２のラッチ回路が新たなデータを取り込んでしまい、本来退避（または復帰）したいデータと異なってしまうといった誤動作を低減することができる。

加えて図７（Ａ）に示すＤＦＦ回路８８Ａを図６（Ａ）に示す制御信号生成回路１２Ｂで適用した場合では、ＤＦＦ回路８８への電源電圧の供給を停止しても、再開後に強制的にノードＦＦ＿１の信号をＨレベルに保持することができる。そのため、誤動作が低減され、かつ消費電力が低減できる動作を行うことができる。

（実施の形態３）
本実施の形態では、半導体装置の応用例について具体例を挙げて説明する。特に本実施の形態では、ＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）、あるいはＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）への半導体装置の応用例について説明する。

図８はＰＬＤが有するロジックアレイのブロック図についての一例を示す図である。ロジックアレイ３００は、アレイ状の複数のＬＥ（ＬｏｇｉｃＥｌｅｍｅｎｔ）３０１を有する。ここでアレイ状とは、行列状にロジックエレメントが周期的に配列していることを指し、配列は図８の配列に限られない。

また、ＬＥ３０１を囲むように、複数の配線が形成されている。図８においては、これらの配線は複数の水平な配線群３０３と複数の垂直な配線群３０４とにより構成される。配線群とは、複数の配線からなる配線の束である。水平な配線群３０３と垂直な配線群３０４とが交わる部分にはスイッチ部３０２が設けられる。また、水平な配線群３０３及び垂直な配線群３０４は入出力端子３０５に接続され、ロジックアレイ３００の外部回路と信号の授受を行う。

複数のＬＥ３０１の入出力端子は、それぞれ周囲に設けられた水平な配線群３０３や垂直な配線群３０４に接続している。例えば、ＬＥ３０１の入出力端子は図８においてそれぞれ上下左右の側で水平な配線群３０３や垂直な配線群３０４と接続している。この入出力端子を用いることで、ＬＥ３０１は他のＬＥ３０１に接続することができる。任意のＬＥ３０１と、これと異なるＬＥ３０１との接続経路は、スイッチ部３０２内に設けられた配線間の接続を切り替えるためのスイッチによって決定される。

スイッチ部３０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コンフィギュレーションデータを記憶するコンフィギュレーションメモリに応じて決定される。スイッチ部３０２に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータがパワーゲーティング時の電源の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

なお不揮発性の記憶素子としては、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）等を用いることができる。あるいは酸化物半導体層を有するトランジスタにおいてオフ電流が極めて小さいことを利用した、電荷の保持によりデータの保持を行う回路を不揮発性記憶素子としてもよい。酸化物半導体層を有するトランジスタを用いて不揮発性の記憶素子を形成することで、シリコン層を有するトランジスタと積層して設けることができる。

図９は図８で示したＬＥ３０１のブロック図の一例を示す図である。図９に示すＬＥ３０１は、一例として、ＬＵＴ３１１（ＬｏｏｋＵｐＴａｂｌｅ）、データ保持回路３１２、及びマルチプレクサ３１３を有する。また図９では、ＬＵＴ３１１及びマルチプレクサ３１３に接続されて、コンフィギュレーションメモリ３１４、３１５が設けられている。また図９では、データ保持回路３１２に接続されて、制御信号生成回路３１０が設けられている。

なお図９では制御信号生成回路３１０をＬＥ３０１内に設ける構成としたが、図１３に示すように、ＬＥ３０１の外部に設ける構成としてもよい。該構成とすることで、制御信号生成回路３１０の数を減らし、ＬＥ３１０の回路規模を縮小することができる。

なおコンフィギュレーションメモリ３１４、３１５は、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータがパワーゲーティング時の電源の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

なおコンフィギュレーションデータとは、一例としては、ＬＵＴ３１１のデータ、マルチプレクサ３１３の入力信号の選択情報、スイッチ部３０２の導通又は非導通を選択するデータをいう。またコンフィギュレーションメモリとは、コンフィギュレーションデータを記憶する記憶素子をいう。

ＬＵＴ３１１は、コンフィギュレーションメモリ３１４に記憶されたコンフィギュレーションデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレーションデータが確定すると、ＬＵＴ３１１は、入力端子３１６に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ３１１からは、上記出力値を含む信号が出力される。

データ保持回路３１２は、上記実施の形態で説明したデータ保持回路である。データ保持回路３１２は、制御信号生成回路３１０より出力される制御信号ｐｈ１、ｐｈ２に同期してＬＵＴ３１１から出力される信号を保持し、マルチプレクサ３１３に出力する。また退避制御信号ＢＵＥＮ、復帰制御信号ＲＥＥＮにより保持するデータがパワーゲーティング時の電源の停止により消失しないよう、ＦＦ回路とＳＲ回路との間でデータの退避又は復帰が制御される。

制御信号生成回路３１０は、上記実施の形態で説明した制御信号生成回路である。制御信号生成回路３１０は、クロック信号ＣＬＫ、退避制御信号ＢＵＥＮ、復帰制御信号ＲＥＥＮをもとに制御信号ｐｈ１、ｐｈ２を生成することができる。生成された制御信号ｐｈ１、ｐｈ２は、上記実施の形態で説明したように、データの退避時又は復帰時において、誤動作がないように第１のラッチ回路及び第２のラッチ回路を制御することができる信号である。

マルチプレクサ３１３は、ＬＵＴ３１１からの出力信号と、データ保持回路３１２からの出力信号とが入力されている。そして、マルチプレクサ３１３は、コンフィギュレーションメモリ３１５に保持されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方に切り替えて出力する。マルチプレクサ３１３からの出力信号は、出力端子３１７から出力される。

本発明の一態様では、上記実施の形態で説明したデータ保持回路、及び制御信号生成回路といった回路をＬＥ内に有する。そのため、データの退避又は復帰時において誤動作を防ぐことができる。またパワーゲーティングによる電源の停止を図ることで低消費電力化を図ることができる。

次いで図１０は、ＣＰＵのブロック図の一例を示す図である。

ＣＰＵ４００は、一例として、プログラムカウンタ４１１、命令レジスタ４１２、命令デコーダ４１３、汎用レジスタ４１４、及びＡＬＵ４１５（ＡｒｉｔｈｍｅｔｉｃＬｏｇｉｃＵｎｉｔ）を有する。ＣＰＵ４００の外部には、ＣＰＵ４００とのデータの入出力を行うための主記憶装置４０１が設けられる。

プログラムカウンタ４１１は、読み出す（フェッチする）命令（コマンド）のアドレスを記憶するレジスタである。命令レジスタ４１２は、主記憶装置４０１から命令デコーダ４１３に送られるデータを一時的に記憶しておくレジスタである。命令デコーダ４１３は、入力されたデータをデコードし、汎用レジスタ４１４でのレジスタ指定、及びＡＬＵ４１５での演算方法指定等の信号を生成する回路である。汎用レジスタ４１４は、主記憶装置４０１から読み出されたデータ、ＡＬＵ４１５の演算処理の途中で得られたデータ、或いはＡＬＵ４１５の演算処理の結果得られたデータ、などを記憶することができる。ＡＬＵ４１５は、四則演算、論理演算などの各種演算処理を行う機能を有する。なお、ＣＰＵ４００には、別途データキャッシュ等、すなわち演算結果などを一時的に記憶する回路があってもよい。

次いで、ＣＰＵ４００の動作について説明する。

ＣＰＵ４００は、プログラムカウンタ４１１で指定された、読み出す命令のアドレスを主記憶装置４０１に出力するよう、指示を行う。次いで主記憶装置４０１に記憶された、実行する命令のアドレスからデータを読み出し、命令レジスタ４１２に記憶させる。

命令デコーダ４１３は、命令レジスタ４１２に記憶されたデータをデコードし、命令を実行する。具体的には、汎用レジスタ４１４でのレジスタ指定、及びＡＬＵ４１５での演算方法指定等の信号を生成する。

汎用レジスタ４１４では、命令に従って、命令デコーダ４１３で指定されたデータをＡＬＵ４１５又は主記憶装置４０１に出力する。ＡＬＵでは、命令デコーダ４１３で指定された演算方法に基づいて、演算処理を実行し、演算結果を汎用レジスタ４１４に記憶する。

そして、命令の実行が終了すると、ＣＰＵ４００は、命令を読み出し、命令レジスタ４１２から読み出したデータをデコード、命令を実行するという動作を繰り返す。

本発明の一態様では、プログラムカウンタ４１１、命令レジスタ４１２、命令デコーダ４１３、汎用レジスタ４１４といった回路内における一時的なデータの記憶を行うレジスタに、上記実施の形態で示した半導体装置を用いることで、データの退避又は復帰時において誤動作を防ぐことができる。またパワーゲーティングによる電源の停止を図ることで低消費電力化を図ることができる。よって、ＣＰＵ４００誤動作、消費電力を小さく抑えることができる。

（実施の形態４）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１１に示す。

図１１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１１（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１１（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、行う構成としても良い。また、第１の表示部５６０３及び第２の表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図１１（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。

図１１（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

２相クロックを用いた半導体装置の応用例として、ＰＬＤの一種であるＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）を作製した。本実施例では、ＦＰＧＡの具体的な構成について説明する。作製したＦＰＧＡは、不揮発性のシャドーレジスタを有するＰＬＥ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＥｌｅｍｅｎｔ）毎にパワーゲーティング可能な、マルチコンテキストＦＰＧＡである。

図１６には、作製した、マルチコンテキストＦＰＧＡのブロック図を示す。なお以降の説明では図面との対応を図るために上記説明した退避制御信号ＢＵＥＮをφ_Ｓとし、復帰制御信号をφ_Ｌとする。同様に、クロック信号ＣＬＫをＣＬＫ_ＳＹＳとする。同様に、リセット信号をφ_Ｒとする。また、コンテキストを切り替えるための信号をφ_ＣＴＸとする。また、ロジックエレメントＬＥは、ＰＬＥ＜０＞、ＰＬＥ＜１＞のように連番を付して示す。また、スイッチ部は、ルーティングスイッチを表すＲＳとして示す。

図１６は、制御信号生成回路６０１（図中、ＣｌｏｃｋＧｅｎｅｒａｔｏｒという場合もある）、コンフィギュラブル入出力回路６０２（図中、ＣｏｎｆｉｇｕｒａｂｌｅＩ／Ｏという場合もある）、ロウデコーダ６０３（図中、ＲｏｗＤｒｉｖｅｒという場合もある）、カラムデコーダ６０４（図中、ＣｏｌｕｍｎＤｒｉｖｅｒという場合もある）、コンフィギュレーションコントローラ６０５を示す。また、ロジックエレメントとしてプログラマブルロジックエレメントＰＬＥ＜０＞、ＰＬＥ＜１＞、スイッチ部としてルーティングスイッチＲＳを示す。

プログラマブルロジックエレメントＰＬＥ＜０＞、ＰＬＥ＜１＞は、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、機能を切り替えることができる。ルーティングスイッチＲＳは、コンフィギュレーションデータを記憶するコンフィギュレーションメモリに応じて、配線間の接続を切り替えることができる。

図１７（Ａ）には、プログラマブルロジックエレメントＰＬＥ＜０＞、ＰＬＥ＜１＞に適用可能なＰＬＥの構成例を示す。図１７（Ａ）は、４入力ルックアップテーブルＬＵＴ、不揮発性レジスタＮＶＲｅｇ、等を有する。また、ＰＬＥは、パワーゲーティングを行うためのパワースイッチＰＳＷが接続される。

ルックアップテーブルＬＵＴ等において、コンテキスト数に応じて切り替え可能なコンフィギュレーションメモリセットＣＭを有する。ＰＬＥは、コンフィギュレーションメモリセットＣＭに記憶されるコンフィギュレーションデータを、コンテキストを切り替える信号φ_ＣＴＸに従って切り替えて、機能を切り替えることができる。

パワースイッチＰＳＷにおいて、ゲートにコンフィギュレーションメモリセットＣＭが接続される。パワースイッチＰＳＷは、コンフィギュレーションメモリセットＣＭに記憶されるコンフィギュレーションデータに従ってオンまたはオフが制御され、コンテキスト数に応じて電位ＶＤＤ_ＰＬＥを切り替えてパワーゲーティングする。

不揮発性レジスタＮＶＲｅｇは、コンテキスト数に応じた複数のシャドーレジスタを有するレジスタである。不揮発性レジスタＮＶＲｅｇは、コンテキストに対応するφ_Ｓとφ_Ｌに従ってデータの退避あるいは復帰を制御することができる。

図１７（Ｂ）には、コンフィギュレーションメモリセットＣＭの構成例を示す。コンフィギュレーションメモリセットＣＭは、信号φ_ＣＴＸに従ってコンフィギュレーションメモリのいずれか一の出力信号をＯＵＴに出力する。

図１７（Ｂ）には、コンフィギュレーションメモリの回路構成の一例を併せて示す。図１７（Ｂ）では、トランジスタＭ１乃至Ｍ４、容量素子Ｃ１，Ｃ２を示している。コンフィギュレーションメモリは、トランジスタＭ１、Ｍ２をＯＳトランジスタとし、ＯＳトランジスタのオフ電流が低い特性を利用してデータを保持する。具体的には、ｗｌｉｎｅをハイレベルとしてトランジスタＭ１、Ｍ２をオンにし、ノードＦＮ１、ＦＮ２にｂｌｉｎｅ，ｂｌｉｎｅｂの論理レベルが判定した信号を書きこみ、保持する。そして、トランジスタＭ３又はＭ４の一方の導通状態を選択される状態として、ハイレベル又はローレベルの出力信号を得る。

図１８には、不揮発性レジスタＮＶＲｅｇの構成例を示す。不揮発性レジスタＮＶＲｅｇは、上記実施の形態１の図３で説明したＦＦ回路１４、及びＳＲ回路１６（シャドーレジスタ）を有する。ＳＲ回路は、コンテキスト数に応じて設けられ、ＳＲ回路１６＿１、１６＿２としている。

ＦＦ回路１４には、データＤ、信号φ_Ｒ、制御信号ｐｈ１、ｐｈ２が与えられ、出力信号Ｑを出力する。回路構成は、上記実施の形態１の図３を参照すればよい。

ＳＲ回路１６＿１、１６＿２は、切り替えられるコンテキストに対応してφ_Ｓ＜１＞、φ_Ｌ＜１＞、あるいはφ_Ｓ＜２＞、φ_Ｌ＜２＞が与えられる。例えばコンテキスト１であれば、ＳＲ回路１６＿１を選択するφ_Ｓ＜１＞、φ_Ｌ＜１＞によってデータの退避あるいは復帰を制御すればよい。同様に、コンテキスト２であれば、ＳＲ回路１６＿２を選択するφ_Ｓ＜２＞、φ_Ｌ＜２＞によってデータの退避あるいは復帰を制御すればよい。

図１９には、ルーティングスイッチＲＳの構成例を示す。ルーティングスイッチＲＳは、コンテキストに対応してコンフィギュレーションメモリを有し、信号φ_ＣＴＸに従ってＰＬＥ＜ｉ＞とＰＬＥ＜ｊ＞との接続を切り替える。

図１９には、ルーティングスイッチＲＳが有するコンフィギュレーションメモリの回路構成の一例を併せて示す。図１９では、トランジスタＭ５、Ｍ６及び容量素子Ｃ３を示している。図１９のコンフィギュレーションメモリは、トランジスタＭ５をＯＳトランジスタとし、ＯＳトランジスタのオフ電流が低い特性を利用してデータを保持する。具体的には、ｗｌｉｎｅをハイレベルとしてトランジスタＭ５をオンにし、ノードＦＮ３にｂｌｉｎｅの信号を書きこみ、保持する。そして、トランジスタＭ５又はトランジスタＭ６の一方の導通状態を選択してｉｎとｏｕｔの間の接続を切り替える。

図２０に、実際に作製したＦＰＧＡのチップ写真を示す。図２０には、図１６で説明した各回路が配置されている。なお図２０に示すＦＰＧＡは、図２１に示すブロック図で表すことができる。実際に作製したＦＰＧＡのダイ（Ｄｉｅ）では、プログラマブルロジックエレメントを２０個（ＰＬＥ＜０＞乃至ＰＬＥ＜１９＞）配置した。

図２２に、コンテキストを切り替えて、ＦＰＧＡの機能を切り替えた際の出力波形を示す。コンテキストの切り替えによってＣｏｎｔｅｘｔ＜１＞ではＦＰＧＡをシフタ―として機能させ、Ｃｏｎｔｅｘｔ＜２＞ではＦＰＧＡをカウンターとして機能させた。いずれも良好な波形が得られた。

作製したＦＰＧＡの消費電力削減効果を検証した。比較のため、ＴｙｐｅＡとして上記作製したＦＰＧＡ、ＴｙｐｅＢとして揮発性のシャドーレジスタを有するＦＰＧＡ、ＴｙｐｅＣとしてパワーゲーティング機能を省略したＦＰＧＡ、ＴｙｐｅＤとしてパワーゲーティング機能、シャドーレジスタ機能を省略したＦＰＧＡの消費電力を測定した。

比較するＴｙｐｅＡ乃至ＴｙｐｅＤでは、図２２で示す機能を切り替えて消費電力の測定を行った。Ｃｏｎｔｅｘｔ＜１＞をＴａｓｋ１とし、Ｃｏｎｔｅｘｔ＜２＞をＴａｓｋ２とした。

ＴｙｐｅＡでは、Ｔａｓｋ１の機能を実現するためにＦＰＧＡが有するＰＬＥ＜０＞乃至ＰＬＥ＜７＞を利用し、Ｔａｓｋ２の機能を実現するためにＰＬＥ＜０＞乃至ＰＬＥ＜４＞を利用する。その他のＰＬＥ＜８＞乃至ＰＬＥ＜１９＞は、パワーゲーティング機能によって電源供給が停止される。

図２３では、前述した、ＴｙｐｅＡ乃至ＴｙｐｅＤのＰＬＥ＜０＞乃至ＰＬＥ＜１９＞の機能の切り替えの様子を可視化して示している。ＴｙｐｅＡ乃至ＴｙｐｅＤを上段から順に示している。

図２３の左列には、Ｃｏｎｔｅｘｔ＜１＞でシフター回路を実現する為に必要なＰＬＥを一点鎖線で囲み、Ｃｏｎｔｅｘｔ＜２＞でカウンター回路を実現する為に必要なＰＬＥを太い二点鎖線で囲んでいる。また、動作に不要なＰＬＥは、図中ハッチングを付して示している。ＴｙｐｅＤでは、シャドーレジスタがないため、Ｔａｓｋ２の機能を実現するＣｏｎｔｅｘｔ＜２＞のカウンター回路を実現する為に必要なＰＬＥは、ＰＬＥ＜１０＞乃至ＰＬＥ＜１４＞を利用している。

図２３の中列には、Ｔａｓｋ１において、パワーゲーティングされるＰＬＥにハッチングを付して示している。ＴｙｐｅＣ、ＴｙｐｅＤでは、パワーゲーティング機能がないため、パワーゲーティングされない。

図２３の右列には、Ｔａｓｋ２において、パワーゲーティングされるＰＬＥにハッチングを付して示している。ＴｙｐｅＢでは、揮発性レジスタにデータを退避、あるいは復帰ができないため、使用しないＰＬＥ＜５＞乃至＜７＞でもパワーゲーティングできない。また、ＴｙｐｅＣ、ＴｙｐｅＤでは、パワーゲーティング機能がないため、パワーゲーティングされない。

図２４では、Ｔａｓｋ１において、各ＰＬＥが消費する電力の総計をＴｙｐｅＡ乃至ＴｙｐｅＤで比較して示す。図中、左側がクロック信号の周波数を１ＭＨｚとし、右側がクロック信号の周波数を２０ＭＨｚとしたものである。演算に使用するＰＬＥ＜０＞乃至ＰＬＥ＜７＞では、ＴｙｐｅＡ乃至ＴｙｐｅＤでも一様に電力を消費する。一方で、演算に寄与しないＰＬＥ＜８＞乃至ＰＬＥ＜１９＞は、ＴｙｐｅＡ及びＴｙｐｅＢでほとんど消費電力がないものの、パワーゲーティング機能のないＴｙｐｅＣ及びＴｙｐｅＤで消費電力が増える要因となった。

図２５では、Ｔａｓｋ２において、各ＰＬＥが消費する電力の総計をＴｙｐｅＡ乃至ＴｙｐｅＤで比較して示す。図中、左側がクロック信号の周波数を１ＭＨｚとし、右側がクロック信号の周波数を２０ＭＨｚとしたものである。演算に使用するＰＬＥ＜０＞乃至ＰＬＥ＜４＞では、ＴｙｐｅＡ乃至ＴｙｐｅＤでも一様に電力を消費する。一方で、演算に寄与しないＰＬＥ＜８＞乃至ＰＬＥ＜１９＞は、ＴｙｐｅＡ及びＴｙｐｅＢでほとんど消費電力がないものの、パワーゲーティング機能のないＴｙｐｅＣ及びＴｙｐｅＤで消費電力が増える要因となった。また、ＴｙｐｅＢは、データの退避及び復帰ができず、パワーゲーティングができないため、ＰＬＥ＜５＞乃至ＰＬＥ＜７＞における消費電力の分だけＴｙｐｅＡよりも消費電力が増える要因となった。

以上の結果より、２相クロックを用いた半導体装置の応用例として示した、不揮発性のシャドーレジスタを有することで、ＰＬＥのパワーゲーティング可能な、マルチコンテキストＦＰＧＡは、消費電力が比較的小さいことがわかった。

Ｆ１ノード
Ｆ２ノード
Ｆ３ノード
Ｆ４ノード
ＦＦ＿１ノード
ＮＡ＿１ノード
ＮＡ＿２ノード
Ｐ１期間
Ｐ２期間
Ｐ３期間
Ｐ４期間
ｐｈ１制御信号
ｐｈ２制御信号
ＲＥＥＮ復帰制御信号
ＢＵＥＮ退避制御信号
Ｖ１電位
Ｖ２電位
１０データ保持回路
１２制御信号生成回路
１２Ａ制御信号生成回路
１２Ｂ制御信号生成回路
１４ＦＦ回路
１６ＳＲ回路
１８第１のラッチ回路
２０第２のラッチ回路
２２不揮発性記憶回路
２４不揮発性記憶回路
３０インバータ回路
３２遅延回路
３４インバータ回路
３６インバータ回路
３８ＮＡＮＤ回路
３９ＮＯＲ回路
４０ＮＡＮＤ回路
４１ＮＯＲ回路
４２ＮＯＲ回路
４３ＮＡＮＤ回路
４４ＮＯＲ回路
４５ＮＡＮＤ回路
４６インバータ回路
４８容量素子
５０アナログスイッチ
５２ＮＡＮＤ回路
５２ＡＮＯＲ回路
５４インバータ回路
５６アナログスイッチ
５８インバータ回路
６０ＮＡＮＤ回路
６０ＡＮＯＲ回路
６２インバータ回路
６４インバータ回路
６６Ａ記憶回路
６６Ｂ記憶回路
６６Ｃ記憶回路
６６Ｄ記憶回路
６８インバータ回路
７０トランジスタ
７２容量素子
７４トランジスタ
７６トランジスタ
８０ＮＡＮＤ回路
８１ＮＯＲ回路
８２インバータ回路
８４インバータ回路
８６ＯＲ回路
８８ＤＦＦ回路
８８ＡＤＦＦ回路
９０インバータ回路
９２アナログスイッチ
９４ラッチ回路
９４Ａラッチ回路
９６アナログスイッチ
９８ラッチ回路
９８Ａラッチ回路
３００ロジックアレイ
３０１ＬＥ
３０２スイッチ部
３０３配線群
３０４配線群
３０５入出力端子
３１０制御信号生成回路
３１１ＬＵＴ
３１２データ保持回路
３１３マルチプレクサ
３１４コンフィギュレーションメモリ
３１５コンフィギュレーションメモリ
３１６入力端子
３１７出力端子
４００ＣＰＵ
４０１主記憶装置
４１１プログラムカウンタ
４１２命令レジスタ
４１３命令デコーダ
４１４汎用レジスタ
４１５ＡＬＵ
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカ
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

第１の回路と第２の回路とを有する半導体装置であって、
第１の回路は、第３の回路と第４の回路とを有し、
前記第３の回路は、第５の回路と第６の回路とを有し、
前記第４の回路は、不揮発性の記憶部として機能することができる回路を有し、
前記第２の回路は、クロック信号、第１の信号及び第２の信号を基に、第３の信号及び第４の信号を出力することができる機能を有し、
前記第５の回路及び前記第６の回路は、データをラッチすることができる機能を有し、
前記第３の信号は、前記第５の回路を制御することができる機能を有し、
前記第４の信号は、前記第６の回路を制御することができる機能を有し、
前記第４の回路は、第１の期間において、前記第１の信号を基に、前記第５の回路及び前記第６の回路から前記第４の回路へデータを退避させることができる機能と、第２の期間において、前記第２の信号を基に、前記第４の回路から前記第５の回路及び前記第６の回路へデータを復帰させることができる機能とを有し、
前記第３の信号、及び、前記第４の信号は、前記第１の期間及び前記第２の期間において、同じ論理レベルを有する信号であることを特徴とする半導体装置。
請求項１において、
前記第２の回路は、第１の組み合わせ回路と、第２の組み合わせ回路と、第３の組み合わせ回路と、第４の組み合わせ回路とを有し、
前記第１の組み合わせ回路は、前記クロック信号及び第５の信号を基に、第６の信号を出力することができる機能を有し、
前記第５の信号は、前記クロック信号を反転した第７の信号を、遅延させた信号であり、
前記第２の組み合わせ回路は、前記第７の信号及び第８の信号を基に、第９の信号を出力することができる機能を有し、
前記第８の信号は、前記クロック信号を遅延させた信号であり、
前記第１の組み合わせ回路及び前記第２の組み合わせ回路は、入力された信号の否定論理積を出力することができる機能を有し、
前記第３の組み合わせ回路は、前記第１の信号と、前記第２の信号と、前記第６の信号とを基に、前記第４の信号を出力することができる機能を有し、
前記第４の組み合わせ回路は、前記第１の信号と、前記第２の信号と、前記第９の信号とを基に、前記第３の信号を出力することができる機能を有し、
前記第３の組み合わせ回路及び前記第４の組み合わせ回路は、入力された信号の否定論理和を出力することができる機能を有することを特徴とする半導体装置。
請求項１において、
前記第２の回路は、第１の組み合わせ回路と、第２の組み合わせ回路と、第３の組み合わせ回路と、第４の組み合わせ回路と、を有し、
前記第１の組み合わせ回路は、前記第１の信号及び第２の信号を基に、第５の信号を出力することができる機能を有し、
前記第１の組み合わせ回路は、入力された信号の否定論理和を出力することができる機能を有し、
前記第２の組み合わせ回路は、前記クロック信号を反転した信号及び前記第５の信号を基に、第６の信号を出力することのできる機能を有し、
前記第２の組み合わせ回路は、入力された信号の否定論理積を出力することができる機能を有し、
前記第３の組み合わせ回路は、第７の信号及び第８の信号を基に、前記第３の信号を出力することができる機能を有し、
前記第７の信号は、前記第６の信号を遅延させた信号であり、
前記第８の信号は、前記第６の信号を反転させた信号であり、
前記第４の組み合わせ回路は、前記第６の信号及び第９の信号を基に、前記第４の信号を出力することができる機能を有し、
前記第９の信号は、前記第７の信号を、反転させた信号であり、
前記第３の組み合わせ回路及び前記第４の組み合わせ回路は、入力された信号の論理積を出力することができる機能を有することを特徴とする半導体装置。
請求項１において、
前記第２の回路は、第１の組み合わせ回路と、第２の組み合わせ回路と、第３の組み合わせ回路と、第４の組み合わせ回路と、第５の組みあわせ回路と、順序回路と、を有し、
前記第１の組み合わせ回路は、前記クロック信号及び第５の信号を基に、第６の信号を出力することができる機能を有し、
前記第５の信号は、前記クロック信号を反転した第７の信号を、遅延させた信号であり、
前記第２の組み合わせ回路は、前記第７の信号及び第８の信号を基に、第９の信号を出力することができる機能を有し、
前記第８の信号は、前記クロック信号を遅延させた信号であり、
前記第１の組み合わせ回路及び前記第２の組み合わせ回路は、入力された信号の否定論理積を出力することができる機能を有し、
前記第３の組み合わせ回路は、前記第１の信号と、前記第２の信号とを基に、第１０の信号を出力することができる機能を有し、
前記第３の組み合わせ回路は、入力された信号の論理和を出力することができる機能を有し、
前記順序回路は、前記第９の信号と、前記第１０の信号とを基に、第１１の信号を出力する機能を有し、
前記順序回路は、フリップフロップとしての機能を有し、
前記第４の組み合わせ回路は、前記第６の信号及び前記第１１の信号を基に、前記第３の信号を出力することができる機能を有し、
前記第５の組み合わせ回路は、前記第９の信号及び前記第１１の信号を基に、前記第４の信号を出力することができる機能を有し、
前記第４の組み合わせ回路及び前記第５の組み合わせ回路は、入力された信号の否定論理和を出力することができる機能を有することを特徴とする半導体装置。
請求項１乃至４のいずれか一において、
前記不揮発性の記憶部として機能する回路は、第１乃至第３のトランジスタを有し、
前記第１のトランジスタのソース及びドレインの一方は、前記第５の回路及び前記第６の回路の一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、定電位を与える配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、前記第５の回路及び前記第６の回路の一方に電気的に接続され、
前記第１の信号は、前記第１のトランジスタのゲートに与えられ、
前記第２の信号は、前記第３のトランジスタのゲートに与えられ、
前記第１のトランジスタの半導体層は、酸化物半導体を有することを特徴とする半導体装置。
請求項１乃至５のいずれか一に記載の半導体装置と、
表示装置と、
を有することを特徴とする電子機器。