JP2000158700A - 印字駆動集積回路 - Google Patents
印字駆動集積回路Info
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- JP2000158700A JP2000158700A JP33785198A JP33785198A JP2000158700A JP 2000158700 A JP2000158700 A JP 2000158700A JP 33785198 A JP33785198 A JP 33785198A JP 33785198 A JP33785198 A JP 33785198A JP 2000158700 A JP2000158700 A JP 2000158700A
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- mos transistor
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Abstract
(57)【要約】
【課題】 印字濃淡のばらつきを低減する。
【解決手段】 駆動トランジスタの極性に応じて、定電
流回路に含まれる演算増幅器５の最終増幅段のインバー
タを構成するＰ型又はＮ型ＭＯＳトランジスタ１６、１
７の何れか一方のサイズを他方のサイズより拡大する様
にした。これにより、演算増幅器５によるノイズの発生
及び消費電流の増加を抑制した状態で、印字むらを低減
することができる。
流回路に含まれる演算増幅器５の最終増幅段のインバー
タを構成するＰ型又はＮ型ＭＯＳトランジスタ１６、１
７の何れか一方のサイズを他方のサイズより拡大する様
にした。これにより、演算増幅器５によるノイズの発生
及び消費電流の増加を抑制した状態で、印字むらを低減
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、印字濃淡を改善す
る印字駆動集積回路に関する。
る印字駆動集積回路に関する。
【０００２】
【従来の技術】図１は一般的な印字駆動集積回路の要部
を示す回路ブロック図である。
を示す回路ブロック図である。
【０００３】図１において、Ｐ型ＭＯＳトランジスタ
（１−１）〜（１−ｎ）は駆動トランジスタであり、ソ
ース（入力電極）は電源Ｖｄｄと接続され、ドレイン
（出力電極）は出力端子（２−１）〜（２−ｎ）を介し
てｎ個のＬＥＤ（図示せず）と接続される。Ｐ型ＭＯＳ
トランジスタ（１−１）〜（１−ｎ）はゲート（制御電
極）に印加される電圧に応じてｎ個のＬＥＤの何れかを
発光させるものである。インバータ（３−１）〜（３−
ｎ）はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタの直列体から成り、インバータ（３−１）〜（３−
ｎ）を構成するＰ型ＭＯＳトランジスタのソースは電源
Ｖｄｄ’と共通接続され、インバータ（３−１）〜（３
−ｎ）を構成するＰ型ＭＯＳトランジスタ及びＮ型ＭＯ
Ｓトランジスタのドレイン接続点はＰ型ＭＯＳトランジ
スタ（１−１）〜（１−ｎ）のゲートと接続される。
（１−１）〜（１−ｎ）は駆動トランジスタであり、ソ
ース（入力電極）は電源Ｖｄｄと接続され、ドレイン
（出力電極）は出力端子（２−１）〜（２−ｎ）を介し
てｎ個のＬＥＤ（図示せず）と接続される。Ｐ型ＭＯＳ
トランジスタ（１−１）〜（１−ｎ）はゲート（制御電
極）に印加される電圧に応じてｎ個のＬＥＤの何れかを
発光させるものである。インバータ（３−１）〜（３−
ｎ）はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタの直列体から成り、インバータ（３−１）〜（３−
ｎ）を構成するＰ型ＭＯＳトランジスタのソースは電源
Ｖｄｄ’と共通接続され、インバータ（３−１）〜（３
−ｎ）を構成するＰ型ＭＯＳトランジスタ及びＮ型ＭＯ
Ｓトランジスタのドレイン接続点はＰ型ＭＯＳトランジ
スタ（１−１）〜（１−ｎ）のゲートと接続される。
【０００４】Ｐ型ＭＯＳトランジスタ（４）、演算増幅
器（５）及び電流検出抵抗（６）は定電流回路を構成す
る。Ｐ型ＭＯＳトランジスタ（４）のゲートは演算増幅
器（５）の出力端子と接続され、ソースは電源Ｖｄｄと
接続され、ドレインは電流検出抵抗（６）を介して接地
される。演算増幅器（５）の−（反転入力）端子は基準
電圧Ｖｒｅｆが印加され、＋（非反転入力）端子は電流
検出抵抗（６）の非接地側と接続される。そして、定電
流回路の出力となる演算増幅器（５）の出力端子はイン
バータ（３−１）〜（３−ｎ）を構成するＮ型ＭＯＳト
ランジスタのソースと共通接続される。定電流回路は、
Ｐ型ＭＯＳトランジスタ（４）のオン状態に応じて変動
する電流検出抵抗（６）の両端電圧を検出し、演算増幅
器（５）の出力電圧を一定値に保持するものである。従
って、インバータ（３−１）〜（３−ｎ）を構成するＮ
型ＭＯＳトランジスタのソース電圧を一定値に保持で
き、換言すれば、インバータ（３−１）〜（３−ｎ）を
構成するＮ型ＭＯＳトランジスタがオンした時のＰ型Ｍ
ＯＳトランジスタ（１−１）〜（１−ｎ）のゲート電圧
を一定値とでき、これより、ｎ個のＬＥＤを定電流駆動
できることになる。
器（５）及び電流検出抵抗（６）は定電流回路を構成す
る。Ｐ型ＭＯＳトランジスタ（４）のゲートは演算増幅
器（５）の出力端子と接続され、ソースは電源Ｖｄｄと
接続され、ドレインは電流検出抵抗（６）を介して接地
される。演算増幅器（５）の−（反転入力）端子は基準
電圧Ｖｒｅｆが印加され、＋（非反転入力）端子は電流
検出抵抗（６）の非接地側と接続される。そして、定電
流回路の出力となる演算増幅器（５）の出力端子はイン
バータ（３−１）〜（３−ｎ）を構成するＮ型ＭＯＳト
ランジスタのソースと共通接続される。定電流回路は、
Ｐ型ＭＯＳトランジスタ（４）のオン状態に応じて変動
する電流検出抵抗（６）の両端電圧を検出し、演算増幅
器（５）の出力電圧を一定値に保持するものである。従
って、インバータ（３−１）〜（３−ｎ）を構成するＮ
型ＭＯＳトランジスタのソース電圧を一定値に保持で
き、換言すれば、インバータ（３−１）〜（３−ｎ）を
構成するＮ型ＭＯＳトランジスタがオンした時のＰ型Ｍ
ＯＳトランジスタ（１−１）〜（１−ｎ）のゲート電圧
を一定値とでき、これより、ｎ個のＬＥＤを定電流駆動
できることになる。
【０００５】シフトレジスタ（７）はｎビットで構成さ
れ、ｎ個のＬＥＤを点灯又は消灯させる為の印字データ
（例えば、論理値「１」が点灯を表し、論理値「０」が
消灯を表すものとする）を、シフトクロックＳＣＬＫに
同期して順次シフトするものである。ラッチ回路（８）
はシフトレジスタ（７）に対応してｎビットで構成さ
れ、シフトレジスタ（７）に保持されたｎビットデータ
を、シフトレジスタ（７）がｎ回のシフト動作を終了し
た時点で発生するラッチクロックＬＣＬＫに同期して一
括ラッチするものである。ＡＮＤゲート（９−１）〜
（９−ｎ）は、Ｐ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）に１対１に対応し、一方の入力端子はＬＥＤ
を発光させるタイミングで論理値「１」となるストロー
ブ信号ＳＴＢが供給され、他方の入力端子はラッチ回路
（８）のｎビットの出力端子と接続される。
れ、ｎ個のＬＥＤを点灯又は消灯させる為の印字データ
（例えば、論理値「１」が点灯を表し、論理値「０」が
消灯を表すものとする）を、シフトクロックＳＣＬＫに
同期して順次シフトするものである。ラッチ回路（８）
はシフトレジスタ（７）に対応してｎビットで構成さ
れ、シフトレジスタ（７）に保持されたｎビットデータ
を、シフトレジスタ（７）がｎ回のシフト動作を終了し
た時点で発生するラッチクロックＬＣＬＫに同期して一
括ラッチするものである。ＡＮＤゲート（９−１）〜
（９−ｎ）は、Ｐ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）に１対１に対応し、一方の入力端子はＬＥＤ
を発光させるタイミングで論理値「１」となるストロー
ブ信号ＳＴＢが供給され、他方の入力端子はラッチ回路
（８）のｎビットの出力端子と接続される。
【０００６】以上より、ストローブ信号ＳＴＢが論理値
「１」に設定されている期間は、印字データが論理値
「１」のところのＰ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）と接続されたＬＥＤは点灯し、印字データが
論理値「０」のところのＰ型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）と接続されたＬＥＤは消灯する。そし
て、選択されたＬＥＤの点灯に伴いドット印字が実行さ
れ、この結果、使用者の意図するキャラクタ表示、グラ
フィック表示等が得られる。
「１」に設定されている期間は、印字データが論理値
「１」のところのＰ型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）と接続されたＬＥＤは点灯し、印字データが
論理値「０」のところのＰ型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）と接続されたＬＥＤは消灯する。そし
て、選択されたＬＥＤの点灯に伴いドット印字が実行さ
れ、この結果、使用者の意図するキャラクタ表示、グラ
フィック表示等が得られる。
【０００７】
【発明が解決しようとする課題】図３は、駆動用Ｐ型Ｍ
ＯＳトランジスタ及びインバータの接続部分を示す回路
図である。尚、図３は１ドット分を表しており、駆動用
Ｐ型ＭＯＳトランジスタ及びインバータに対し各々代表
番号（１）（３）を付すものとする。
ＯＳトランジスタ及びインバータの接続部分を示す回路
図である。尚、図３は１ドット分を表しており、駆動用
Ｐ型ＭＯＳトランジスタ及びインバータに対し各々代表
番号（１）（３）を付すものとする。
【０００８】Ｐ型ＭＯＳトランジスタ（１）は、半導体
基板上のデバイス構造から、ソース領域とゲート領域と
の間に破線の寄生容量（１０）が形成される。即ち、イ
ンバータ（３）を構成するＮ型ＭＯＳトランジスタがオ
ンした時、Ｐ型ＭＯＳトランジスタ（１）の寄生容量
（１０）とインバータ（３）を構成するＮ型ＭＯＳトラ
ンジスタのオン抵抗とで時定数が形成される。従って、
ｎ個のＰ型ＭＯＳトランジスタ（１）をオンして印字を
行う場合は、１個のＰ型ＭＯＳトランジスタ（１）をオ
ンして印字を行う場合と比較して、演算増幅器（５）の
出力端子側の負荷は寄生容量（１０）のｎ倍（寄生容量
（１０）をｎ個並列接続した状態）となり、即ち、演算
増幅器（５）の出力端子側の時定数はｎ倍となる。
基板上のデバイス構造から、ソース領域とゲート領域と
の間に破線の寄生容量（１０）が形成される。即ち、イ
ンバータ（３）を構成するＮ型ＭＯＳトランジスタがオ
ンした時、Ｐ型ＭＯＳトランジスタ（１）の寄生容量
（１０）とインバータ（３）を構成するＮ型ＭＯＳトラ
ンジスタのオン抵抗とで時定数が形成される。従って、
ｎ個のＰ型ＭＯＳトランジスタ（１）をオンして印字を
行う場合は、１個のＰ型ＭＯＳトランジスタ（１）をオ
ンして印字を行う場合と比較して、演算増幅器（５）の
出力端子側の負荷は寄生容量（１０）のｎ倍（寄生容量
（１０）をｎ個並列接続した状態）となり、即ち、演算
増幅器（５）の出力端子側の時定数はｎ倍となる。
【０００９】また、一般的な印字駆動集積回路では、演
算増幅器（５）の出力電流の設定を優先し、インバータ
（３）を構成するＮ型ＭＯＳトランジスタのインピーダ
ンスを小さく設定する。しかし、この設定状態の基でＰ
型ＭＯＳトランジスタ（１）をスイッチングした場合、
前記Ｎ型ＭＯＳトランジスタの低インピーダンスに起因
して、演算増幅器（５）の出力電流変化が大きくなって
しまう。即ち、Ｐ型ＭＯＳトランジスタ（１）を１個又
はｎ個オンした際の、演算増幅器（５）の出力端子側の
時定数は１個の出力電流変化幅とｎ倍の出力電流変化幅
との差として現れ、基準となる演算増幅器（５）の１個
の出力電流変化幅が大きい故に時定数差が大きくなる様
な助長を行ってしまう。
算増幅器（５）の出力電流の設定を優先し、インバータ
（３）を構成するＮ型ＭＯＳトランジスタのインピーダ
ンスを小さく設定する。しかし、この設定状態の基でＰ
型ＭＯＳトランジスタ（１）をスイッチングした場合、
前記Ｎ型ＭＯＳトランジスタの低インピーダンスに起因
して、演算増幅器（５）の出力電流変化が大きくなって
しまう。即ち、Ｐ型ＭＯＳトランジスタ（１）を１個又
はｎ個オンした際の、演算増幅器（５）の出力端子側の
時定数は１個の出力電流変化幅とｎ倍の出力電流変化幅
との差として現れ、基準となる演算増幅器（５）の１個
の出力電流変化幅が大きい故に時定数差が大きくなる様
な助長を行ってしまう。
【００１０】従って、図４に示す様に、１個のＰ型ＭＯ
Ｓトランジスタ（１）をオンした時の演算増幅器（５）
の出力電圧波形（実線）は急峻に立ち上がる。一方、ｎ
個のＰ型ＭＯＳトランジスタ（１）をオンした時の演算
増幅器（５）の出力電圧波形（一点鎖線）は緩やかに立
ち上がる。即ち、両出力電圧波形は時間Ｔ１の差を持っ
て立ち上がる。印字濃淡は実線で囲まれた面積と一点鎖
線で囲まれた面積との比で定まる。よって、従来は面積
差が大きい為、印字濃淡が顕著に現れる問題があった。
Ｓトランジスタ（１）をオンした時の演算増幅器（５）
の出力電圧波形（実線）は急峻に立ち上がる。一方、ｎ
個のＰ型ＭＯＳトランジスタ（１）をオンした時の演算
増幅器（５）の出力電圧波形（一点鎖線）は緩やかに立
ち上がる。即ち、両出力電圧波形は時間Ｔ１の差を持っ
て立ち上がる。印字濃淡は実線で囲まれた面積と一点鎖
線で囲まれた面積との比で定まる。よって、従来は面積
差が大きい為、印字濃淡が顕著に現れる問題があった。
【００１１】演算増幅器（５）の駆動能力を単純に上げ
ると、出力電圧波形の立ち上がりが双方共より急峻とな
って時間Ｔ１の差が縮まり、印字濃淡のばらつきが抑制
される。しかし、演算増幅器（５）の出力電流変化の増
大に基づきオーバーシュート及びアンダーシュートが発
生し、演算増幅器（５）がノイズを発生する問題があっ
た。また、演算増幅器（５）の消費電流が増大する問題
があった。そこで、本発明は、演算増幅器のノイズ、消
費電流増大を抑えた状態で、印字むらを低減できる印字
駆動集積回路を提供することを目的とする。
ると、出力電圧波形の立ち上がりが双方共より急峻とな
って時間Ｔ１の差が縮まり、印字濃淡のばらつきが抑制
される。しかし、演算増幅器（５）の出力電流変化の増
大に基づきオーバーシュート及びアンダーシュートが発
生し、演算増幅器（５）がノイズを発生する問題があっ
た。また、演算増幅器（５）の消費電流が増大する問題
があった。そこで、本発明は、演算増幅器のノイズ、消
費電流増大を抑えた状態で、印字むらを低減できる印字
駆動集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、印字ヘッドに対し
印字を行う為の駆動信号を出力する複数の駆動トランジ
スタと、前記複数の駆動トランジスタの各々をオンオフ
制御する複数のインバータと、オン状態の前記複数の駆
動トランジスタを共通に定電流駆動する回路であって、
最終段をＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラン
ジスタから成るインバータ増幅段とした演算増幅器を含
む定電流回路と、を単一半導体基板上に集積化した印字
駆動集積回路において、前記駆動トランジスタの極性に
応じて、前記演算増幅器のインバータ増幅段を構成する
Ｐ型又はＮ型ＭＯＳトランジスタの何れか一方のサイズ
を他方のサイズより大としたことを特徴とする。
解決する為に創作されたものであり、印字ヘッドに対し
印字を行う為の駆動信号を出力する複数の駆動トランジ
スタと、前記複数の駆動トランジスタの各々をオンオフ
制御する複数のインバータと、オン状態の前記複数の駆
動トランジスタを共通に定電流駆動する回路であって、
最終段をＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラン
ジスタから成るインバータ増幅段とした演算増幅器を含
む定電流回路と、を単一半導体基板上に集積化した印字
駆動集積回路において、前記駆動トランジスタの極性に
応じて、前記演算増幅器のインバータ増幅段を構成する
Ｐ型又はＮ型ＭＯＳトランジスタの何れか一方のサイズ
を他方のサイズより大としたことを特徴とする。
【００１３】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１４】図２は、駆動トランジスタ、インバータ及
び定電流回路の接続関係を示す回路図である。
び定電流回路の接続関係を示す回路図である。
【００１５】図２において、定電流回路は、Ｐ型ＭＯＳ
トランジスタ（４）、演算増幅器（５）、抵抗（６）か
ら構成される。演算増幅器（５）は、差動接続されたＰ
型ＭＯＳトランジスタ（１１）（１２）、電流ミラー接
続されたＮ型ＭＯＳトランジスタ（１３）（１４）、電
流源のＰ型ＭＯＳトランジスタ（１５）、最終増幅段の
インバータを構成するＰ型ＭＯＳトランジスタ（１６）
及びＮ型ＭＯＳトランジスタ（１７）から成る。
トランジスタ（４）、演算増幅器（５）、抵抗（６）か
ら構成される。演算増幅器（５）は、差動接続されたＰ
型ＭＯＳトランジスタ（１１）（１２）、電流ミラー接
続されたＮ型ＭＯＳトランジスタ（１３）（１４）、電
流源のＰ型ＭＯＳトランジスタ（１５）、最終増幅段の
インバータを構成するＰ型ＭＯＳトランジスタ（１６）
及びＮ型ＭＯＳトランジスタ（１７）から成る。
【００１６】印字を行う時は、駆動用のＰ型ＭＯＳトラ
ンジスタ（１）及びインバータ（３）を構成するＮ型Ｍ
ＯＳトランジスタ（３ｂ）がオンする。即ち、この時
は、演算増幅器（５）の最終増幅段のインバータを構成
するＮ型ＭＯＳトランジスタ（１７）がＰ型ＭＯＳトラ
ンジスタ（１）のゲートから電流を引き込む形となる。
従って、Ｐ型ＭＯＳトランジスタ（１）の出力電流はＮ
型ＭＯＳトランジスタ（１７）の出力電流の大きさで定
まる。即ち、印字濃度はＮ型ＭＯＳトランジスタ（１
７）のサイズで定まることが分かる。
ンジスタ（１）及びインバータ（３）を構成するＮ型Ｍ
ＯＳトランジスタ（３ｂ）がオンする。即ち、この時
は、演算増幅器（５）の最終増幅段のインバータを構成
するＮ型ＭＯＳトランジスタ（１７）がＰ型ＭＯＳトラ
ンジスタ（１）のゲートから電流を引き込む形となる。
従って、Ｐ型ＭＯＳトランジスタ（１）の出力電流はＮ
型ＭＯＳトランジスタ（１７）の出力電流の大きさで定
まる。即ち、印字濃度はＮ型ＭＯＳトランジスタ（１
７）のサイズで定まることが分かる。
【００１７】印字濃度を高くする場合、演算増幅器
（５）の最終増幅段のインバータを構成する２個のＰ型
及びＮ型ＭＯＳトランジスタ（１６）（１７）の相対関
係に関し、Ｐ型ＭＯＳトランジスタ（１６）のサイズを
そのままとし、Ｎ型ＭＯＳトランジスタ（１７）のサイ
ズのみを拡大すればよい。Ｎ型ＭＯＳトランジスタ（１
７）のサイズ拡大は例えばゲート領域のゲート幅を拡大
することにより実現できる。これにより、図４に示す演
算増幅器（５）の出力電圧の立ち上がり波形が実線、一
点鎖線共に左側に推移して急峻に近づき、期間Ｔ１が従
来の場合より短くなり、実線及び一点鎖線で囲まれた面
積差が小さくなる。
（５）の最終増幅段のインバータを構成する２個のＰ型
及びＮ型ＭＯＳトランジスタ（１６）（１７）の相対関
係に関し、Ｐ型ＭＯＳトランジスタ（１６）のサイズを
そのままとし、Ｎ型ＭＯＳトランジスタ（１７）のサイ
ズのみを拡大すればよい。Ｎ型ＭＯＳトランジスタ（１
７）のサイズ拡大は例えばゲート領域のゲート幅を拡大
することにより実現できる。これにより、図４に示す演
算増幅器（５）の出力電圧の立ち上がり波形が実線、一
点鎖線共に左側に推移して急峻に近づき、期間Ｔ１が従
来の場合より短くなり、実線及び一点鎖線で囲まれた面
積差が小さくなる。
【００１８】従って、１個又はｎ個のＰ型ＭＯＳトラン
ジスタ（１）をオンした時の印字濃淡のばらつきを抑制
でき、使用者の意図する印字濃度を得ることができる。
ジスタ（１）をオンした時の印字濃淡のばらつきを抑制
でき、使用者の意図する印字濃度を得ることができる。
【００１９】尚、演算増幅器（５）は、抵抗（６）の両
端電圧を基準電圧Ｖｒｅｆと比較する負帰還ループを有
する為、Ｐ型及びＮ型ＭＯＳトランジスタ（１６）（１
７）には抵抗（６）の両端電圧に応じた電流が流れる
が、Ｐ型ＭＯＳトランジスタ（１６）のサイズを変更し
ない為、Ｎ型ＭＯＳトランジスタ（１７）の出力電流が
従来の場合より増加することはない。
端電圧を基準電圧Ｖｒｅｆと比較する負帰還ループを有
する為、Ｐ型及びＮ型ＭＯＳトランジスタ（１６）（１
７）には抵抗（６）の両端電圧に応じた電流が流れる
が、Ｐ型ＭＯＳトランジスタ（１６）のサイズを変更し
ない為、Ｎ型ＭＯＳトランジスタ（１７）の出力電流が
従来の場合より増加することはない。
【００２０】以上より、演算増幅器（５）によるノイズ
の発生、消費電流の増加を抑制した状態で、印字むらを
低減できる作用効果を奏する。
の発生、消費電流の増加を抑制した状態で、印字むらを
低減できる作用効果を奏する。
【００２１】本発明の実施の形態では、駆動トランジス
タにＰ型ＭＯＳトランジスタを使用した場合を説明した
が、駆動トランジスタに逆極性のＮ型ＭＯＳトランジス
タを使用した場合、演算増幅器の最終増幅段のインバー
タを構成するＰ型ＭＯＳトランジスタのサイズを拡大す
ればよい。
タにＰ型ＭＯＳトランジスタを使用した場合を説明した
が、駆動トランジスタに逆極性のＮ型ＭＯＳトランジス
タを使用した場合、演算増幅器の最終増幅段のインバー
タを構成するＰ型ＭＯＳトランジスタのサイズを拡大す
ればよい。
【００２２】
【発明の効果】本発明によれば、駆動トランジスタの極
性に応じて、定電流回路に含まれる演算増幅器の最終増
幅段のインバータを構成するＰ型又はＮ型ＭＯＳトラン
ジスタの何れか一方のサイズを他方のサイズより拡大す
る様にした。これにより、演算増幅器によるノイズの発
生及び消費電流の増加を抑制した状態で、印字むらを低
減できる利点が得られる。
性に応じて、定電流回路に含まれる演算増幅器の最終増
幅段のインバータを構成するＰ型又はＮ型ＭＯＳトラン
ジスタの何れか一方のサイズを他方のサイズより拡大す
る様にした。これにより、演算増幅器によるノイズの発
生及び消費電流の増加を抑制した状態で、印字むらを低
減できる利点が得られる。
【図１】一般的な印字駆動集積回路を示す回路ブロック
図である。
図である。
【図２】図１の要部を示す詳細回路図である。
【図３】図１の駆動トランジスタ及びインバータを示す
要部回路図である。
要部回路図である。
【図４】従来の印字特性を示す特性図である。
（１−１）〜（１−ｎ） Ｐ型ＭＯＳトランジスタ （３−１）〜（３−ｎ） インバータ （４） Ｐ型ＭＯＳトランジスタ （５） 演算増幅器
Claims (1)
- 【請求項１】 印字ヘッドに対し印字を行う為の駆動信
号を出力する複数の駆動トランジスタと、前記複数の駆
動トランジスタの各々をオンオフ制御する複数のインバ
ータと、オン状態の前記複数の駆動トランジスタを共通
に定電流駆動する回路であって、最終段をＰ型ＭＯＳト
ランジスタ及びＮ型ＭＯＳトランジスタから成るインバ
ータ増幅段とした演算増幅器を含む定電流回路と、を単
一半導体基板上に集積化した印字駆動集積回路におい
て、 前記複数のトランジスタの極性に応じて、前記演算増幅
器のインバータ増幅段を構成するＰ型又はＮ型ＭＯＳト
ランジスタの何れか一方のサイズを他方のサイズより大
としたことを特徴とする印字駆動集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33785198A JP2000158700A (ja) | 1998-11-27 | 1998-11-27 | 印字駆動集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33785198A JP2000158700A (ja) | 1998-11-27 | 1998-11-27 | 印字駆動集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000158700A true JP2000158700A (ja) | 2000-06-13 |
Family
ID=18312585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33785198A Pending JP2000158700A (ja) | 1998-11-27 | 1998-11-27 | 印字駆動集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000158700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016054472A (ja) * | 2014-01-24 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1998
- 1998-11-27 JP JP33785198A patent/JP2000158700A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016054472A (ja) * | 2014-01-24 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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