JP3322621B2 - 印字駆動用集積回路 - Google Patents
印字駆動用集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、印字ヘッド（ＬＥ
Ｄプリントヘッド等）を定電流駆動する印字駆動用集積
回路に関する。
Ｄプリントヘッド等）を定電流駆動する印字駆動用集積
回路に関する。
【０００２】
【従来の技術】図２は一般的な印字駆動用集積回路を示
す回路ブロック図である。図２において、（１−１）〜
（１−ｎ）はＰチャンネル型ＭＯＳトランジスタ（駆動
トランジスタ）であり、ソース（入力電極）は電源Ｖｄ
ｄと共通接続され、ドレイン（出力電極）は出力端子
（２−１）〜（２−ｎ）を介してｎ個のＬＥＤ（図示せ
ず）と接続され、ゲート（制御電極）に供給される電圧
に応じて前記ｎ個のＬＥＤの何れかを発光させるもので
ある。インバータ（３−１）〜（３−ｎ）は、Ｐチャン
ネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳト
ランジスタを直列接続したものであり、インバータ（３
−１）〜（３−ｎ）を構成するＰチャンネル型ＭＯＳト
ランジスタのソースは電源Ｖｄｄ’と接続され、Ｐチャ
ンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳ
トランジスタのドレイン接続点はＰチャンネル型ＭＯＳ
トランジスタ（１−１）〜（１−ｎ）のゲートと接続さ
れる。Ｐチャンネル型ＭＯＳトランジスタ（４）、演算
増幅器（５）及び電流検出抵抗（６）は定電流回路を構
成する。Ｐチャンネル型ＭＯＳトランジスタ（４）のゲ
ートは演算増幅器（５）の出力端子と接続され、ソース
は電源Ｖｄｄと接続され、ドレインは電流検出抵抗
（６）を介して接地される。また、演算増幅器（５）の
−入力端子は基準電圧Ｖｒｅｆと接続され、＋端子は電
流検出抵抗（６）の非接地側と接続される。そして、定
電流回路の出力である演算増幅器（５）の出力端子はイ
ンバータ（３−１）〜（３−ｎ）を構成するＮチャンネ
ル型ＭＯＳトランジスタのソースと共通接続される。定
電流回路は、Ｐチャンネル型ＭＯＳトランジスタ（４）
のオン状態に応じて変動する電流検出抵抗（６）の端子
電圧を検出し、演算増幅器（５）の出力電圧を一定値に
保持するものである。従って、インバータ（３−１）〜
（３−ｎ）を構成するＮチャンネル型ＭＯＳトランジス
タのソース電圧を一定値とでき、換言すれば、インバー
タ（３−１）〜（３−ｎ）を構成するＮチャンネル型Ｍ
ＯＳトランジスタがオンした時のＰチャンネル型ＭＯＳ
トランジスタ（１−１）〜（１−ｎ）のゲート電圧を一
定値とでき、これより、出力端子（２−１）〜（２−
ｎ）と外部接続されるｎ個のＬＥＤを定電流駆動できる
ことになる。（７）はｎビットのシフトレジスタであ
り、ｎ個のＬＥＤを点灯又は消灯させる為の印字データ
（例えば、論理値「１」の時に点灯を指示し、且つ、論
理値「０」の時に消灯を指示する）を、シフトクロック
ＳＣＬＫに同期して順次シフトするものである。（８）
はｎビットのラッチ回路であり、シフトレジスタ（７）
のｎビットデータを、シフトレジスタ（７）がｎビット
のシフト動作を終了した時点で発生するラッチクロック
ＬＣＬＫに同期して一括ラッチするものである。ＡＮＤ
ゲート（９−１）〜（９−ｎ）は、Ｐチャンネル型ＭＯ
Ｓトランジスタ（１−１）〜（１−ｎ）に対応し、一方
の入力端子はストローブ信号ＳＴＢ（ＬＥＤを発光させ
るタイミングで論理値「１」となる）と共通接続され、
他方の入力端子はラッチ回路（８）のｎビットの出力端
子と接続される。以上より、ストローブ信号ＳＴＢが論
理値「１」の間、印字データが論理値「１」のところの
Ｐチャンネル型ＭＯＳトランジスタ（１−１）〜（１−
ｎ）に対応するＬＥＤは点灯し、また、印字データが論
理値「０」のところのＰチャンネル型ＭＯＳトランジス
タ（１−１）〜（１−ｎ）に対応するＬＥＤは消灯す
る。即ち、ＬＥＤの発光場所のみがドット印字され、ド
ット印字全体がキャラクタ表示又はグラフィック表示等
となる。
す回路ブロック図である。図２において、（１−１）〜
（１−ｎ）はＰチャンネル型ＭＯＳトランジスタ（駆動
トランジスタ）であり、ソース（入力電極）は電源Ｖｄ
ｄと共通接続され、ドレイン（出力電極）は出力端子
（２−１）〜（２−ｎ）を介してｎ個のＬＥＤ（図示せ
ず）と接続され、ゲート（制御電極）に供給される電圧
に応じて前記ｎ個のＬＥＤの何れかを発光させるもので
ある。インバータ（３−１）〜（３−ｎ）は、Ｐチャン
ネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳト
ランジスタを直列接続したものであり、インバータ（３
−１）〜（３−ｎ）を構成するＰチャンネル型ＭＯＳト
ランジスタのソースは電源Ｖｄｄ’と接続され、Ｐチャ
ンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳ
トランジスタのドレイン接続点はＰチャンネル型ＭＯＳ
トランジスタ（１−１）〜（１−ｎ）のゲートと接続さ
れる。Ｐチャンネル型ＭＯＳトランジスタ（４）、演算
増幅器（５）及び電流検出抵抗（６）は定電流回路を構
成する。Ｐチャンネル型ＭＯＳトランジスタ（４）のゲ
ートは演算増幅器（５）の出力端子と接続され、ソース
は電源Ｖｄｄと接続され、ドレインは電流検出抵抗
（６）を介して接地される。また、演算増幅器（５）の
−入力端子は基準電圧Ｖｒｅｆと接続され、＋端子は電
流検出抵抗（６）の非接地側と接続される。そして、定
電流回路の出力である演算増幅器（５）の出力端子はイ
ンバータ（３−１）〜（３−ｎ）を構成するＮチャンネ
ル型ＭＯＳトランジスタのソースと共通接続される。定
電流回路は、Ｐチャンネル型ＭＯＳトランジスタ（４）
のオン状態に応じて変動する電流検出抵抗（６）の端子
電圧を検出し、演算増幅器（５）の出力電圧を一定値に
保持するものである。従って、インバータ（３−１）〜
（３−ｎ）を構成するＮチャンネル型ＭＯＳトランジス
タのソース電圧を一定値とでき、換言すれば、インバー
タ（３−１）〜（３−ｎ）を構成するＮチャンネル型Ｍ
ＯＳトランジスタがオンした時のＰチャンネル型ＭＯＳ
トランジスタ（１−１）〜（１−ｎ）のゲート電圧を一
定値とでき、これより、出力端子（２−１）〜（２−
ｎ）と外部接続されるｎ個のＬＥＤを定電流駆動できる
ことになる。（７）はｎビットのシフトレジスタであ
り、ｎ個のＬＥＤを点灯又は消灯させる為の印字データ
（例えば、論理値「１」の時に点灯を指示し、且つ、論
理値「０」の時に消灯を指示する）を、シフトクロック
ＳＣＬＫに同期して順次シフトするものである。（８）
はｎビットのラッチ回路であり、シフトレジスタ（７）
のｎビットデータを、シフトレジスタ（７）がｎビット
のシフト動作を終了した時点で発生するラッチクロック
ＬＣＬＫに同期して一括ラッチするものである。ＡＮＤ
ゲート（９−１）〜（９−ｎ）は、Ｐチャンネル型ＭＯ
Ｓトランジスタ（１−１）〜（１−ｎ）に対応し、一方
の入力端子はストローブ信号ＳＴＢ（ＬＥＤを発光させ
るタイミングで論理値「１」となる）と共通接続され、
他方の入力端子はラッチ回路（８）のｎビットの出力端
子と接続される。以上より、ストローブ信号ＳＴＢが論
理値「１」の間、印字データが論理値「１」のところの
Ｐチャンネル型ＭＯＳトランジスタ（１−１）〜（１−
ｎ）に対応するＬＥＤは点灯し、また、印字データが論
理値「０」のところのＰチャンネル型ＭＯＳトランジス
タ（１−１）〜（１−ｎ）に対応するＬＥＤは消灯す
る。即ち、ＬＥＤの発光場所のみがドット印字され、ド
ット印字全体がキャラクタ表示又はグラフィック表示等
となる。
【０００３】
【発明が解決しようとする課題】さて、図３は、図２の
印字駆動用集積回路で使用する電源ライン（１０）をメ
タル配線で実現した場合を示す、概略的な回路図であ
る。尚、図３において図２と同一素子には同一番号を記
し、その説明を省略する。図３において、（１１）は印
字駆動用集積回路の内部素子に電源Ｖｄｄを供給する為
の金属配線であり、例えばメタル配線を使用する。メタ
ル配線（１１）は、印字駆動用集積回路の内部素子を配
置する同一チップ上で、印字特性を損なわない適切な位
置に配置される。メタル配線（１）には、駆動トランジ
スタを構成するＰチャンネル型ＭＯＳトランジスタ（１
−１）〜（１−ｎ）のソース、定電流回路の一部を構成
するＰチャンネル型ＭＯＳトランジスタ（４）のソー
ス、その他の内部素子の電源が接続される。特に、Ｐチ
ャンネル型ＭＯＳトランジスタ（１−１）〜（１−ｎ）
のソースは、均一な印字特性を得る為、他の内部素子よ
り優先して所定長のメタル配線（１１）と等間隔で接続
しなければならない。一方、Ｐチャンネル型ＭＯＳトラ
ンジスタ（４）のソースは、他の内部素子の電源と干渉
しない様に、メタル配線（１１）の端部（右端、左端の
何れでも良いが、例えば右端とする）と接続される。ま
た、メタル配線（１１）には、外部から電源Ｖｄｄの供
給を受ける為の複数の電源パッド（１２）が、所定長の
メタル配線（１１）の中でほぼ等間隔又は適当な間隔で
設けられる。
印字駆動用集積回路で使用する電源ライン（１０）をメ
タル配線で実現した場合を示す、概略的な回路図であ
る。尚、図３において図２と同一素子には同一番号を記
し、その説明を省略する。図３において、（１１）は印
字駆動用集積回路の内部素子に電源Ｖｄｄを供給する為
の金属配線であり、例えばメタル配線を使用する。メタ
ル配線（１１）は、印字駆動用集積回路の内部素子を配
置する同一チップ上で、印字特性を損なわない適切な位
置に配置される。メタル配線（１）には、駆動トランジ
スタを構成するＰチャンネル型ＭＯＳトランジスタ（１
−１）〜（１−ｎ）のソース、定電流回路の一部を構成
するＰチャンネル型ＭＯＳトランジスタ（４）のソー
ス、その他の内部素子の電源が接続される。特に、Ｐチ
ャンネル型ＭＯＳトランジスタ（１−１）〜（１−ｎ）
のソースは、均一な印字特性を得る為、他の内部素子よ
り優先して所定長のメタル配線（１１）と等間隔で接続
しなければならない。一方、Ｐチャンネル型ＭＯＳトラ
ンジスタ（４）のソースは、他の内部素子の電源と干渉
しない様に、メタル配線（１１）の端部（右端、左端の
何れでも良いが、例えば右端とする）と接続される。ま
た、メタル配線（１１）には、外部から電源Ｖｄｄの供
給を受ける為の複数の電源パッド（１２）が、所定長の
メタル配線（１１）の中でほぼ等間隔又は適当な間隔で
設けられる。
【０００４】さて、メタル配線（１１）は、抵抗成分を
有する為、ｎビットの印字データが論理値「０」の場
合、又は、ストローブ信号ＳＴＢが論理値「０」の場
合、電源パッド（１２）の近傍の電源電圧が最も高く、
且つ、隣り合う電源パッド（１２）の中間の電源電圧が
最も低いという特性を有してしまう。即ち、Ｐチャンネ
ル型ＭＯＳトランジスタ（４）のソース電圧は、最も近
い接続位置のＰチャンネル型ＭＯＳトランジスタ（１−
ｎ）のオンオフに伴い、メタル配線（１１）上の最右端
の電源パッド（１２）とＰチャンネル型ＭＯＳトランジ
スタ（４）との間の抵抗成分の影響を受けて変動してし
まう。例えば、Ｐチャンネル型ＭＯＳトランジスタ（１
−ｎ）がオフからオンへ変化した時、［Ｐチャンネル型
ＭＯＳトランジスタ（４）のソース電圧の下降］→［電
流検出抵抗（６）の端子電圧の下降］、［演算増幅器
（５）の出力電圧の下降］→［インバータ（３−１）〜
（３−ｎ）を構成するＮチャンネル型ＭＯＳトランジス
タのソース電圧の下降］→［印字データが論理値「１」
の時のＰチャンネル型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）のゲート電圧の下降］という一連の動作に伴
い、Ｐチャンネル型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）の出力電流が増加してしまい、ＬＥＤを定電
流駆動できなくなる問題があった（印字濃淡が酷くなる
問題があった）。
有する為、ｎビットの印字データが論理値「０」の場
合、又は、ストローブ信号ＳＴＢが論理値「０」の場
合、電源パッド（１２）の近傍の電源電圧が最も高く、
且つ、隣り合う電源パッド（１２）の中間の電源電圧が
最も低いという特性を有してしまう。即ち、Ｐチャンネ
ル型ＭＯＳトランジスタ（４）のソース電圧は、最も近
い接続位置のＰチャンネル型ＭＯＳトランジスタ（１−
ｎ）のオンオフに伴い、メタル配線（１１）上の最右端
の電源パッド（１２）とＰチャンネル型ＭＯＳトランジ
スタ（４）との間の抵抗成分の影響を受けて変動してし
まう。例えば、Ｐチャンネル型ＭＯＳトランジスタ（１
−ｎ）がオフからオンへ変化した時、［Ｐチャンネル型
ＭＯＳトランジスタ（４）のソース電圧の下降］→［電
流検出抵抗（６）の端子電圧の下降］、［演算増幅器
（５）の出力電圧の下降］→［インバータ（３−１）〜
（３−ｎ）を構成するＮチャンネル型ＭＯＳトランジス
タのソース電圧の下降］→［印字データが論理値「１」
の時のＰチャンネル型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）のゲート電圧の下降］という一連の動作に伴
い、Ｐチャンネル型ＭＯＳトランジスタ（１−１）〜
（１−ｎ）の出力電流が増加してしまい、ＬＥＤを定電
流駆動できなくなる問題があった（印字濃淡が酷くなる
問題があった）。
【０００５】そこで、本発明は、印字濃淡を最小限に抑
えることのできる印字駆動用集積回路を提供することを
目的とする。
えることのできる印字駆動用集積回路を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、入力電極が単一電源
と共通接続されると共に出力電極が複数の印字素子と接
続され、制御電極が印字データに基づいて制御されるこ
とにより前記複数の印字素子を駆動する複数の駆動トラ
ンジスタと、前記複数の駆動トランジスタの制御電極に
定電流を供給する為の定電流回路と、を備えた印字駆動
用集積回路において、前記定電流回路の為の電源を、前
記単一電源と前記複数の駆動トランジスタの入力電極と
を接続する金属配線に設けられた電源用パッドの近傍か
ら取り出す様にしたことを特徴とする。
解決する為に成されたものであり、入力電極が単一電源
と共通接続されると共に出力電極が複数の印字素子と接
続され、制御電極が印字データに基づいて制御されるこ
とにより前記複数の印字素子を駆動する複数の駆動トラ
ンジスタと、前記複数の駆動トランジスタの制御電極に
定電流を供給する為の定電流回路と、を備えた印字駆動
用集積回路において、前記定電流回路の為の電源を、前
記単一電源と前記複数の駆動トランジスタの入力電極と
を接続する金属配線に設けられた電源用パッドの近傍か
ら取り出す様にしたことを特徴とする。
【０００７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明の印字駆動用集積回路を示
す回路配置図である。尚、図１において図３と同一素子
には同一番号を記し、その説明を省略する。図１におい
て、（１３）は印字駆動用集積回路の内部素子に電源Ｖ
ｄｄを供給する為の金属配線であり、例えばメタル配線
を使用する。メタル配線（１３）は、印字駆動用集積回
路の内部素子を配置する同一チップ上で、印字特性を損
なわない適切な位置に配置される。メタル配線（１３）
には、外部から電源Ｖｄｄの供給を受ける為の複数の電
源パッド（１４）が、所定長のメタル配線（１３）の中
で等間隔で設けられる。また、メタル配線（１３）の最
右端の電源パッド（１４）の近傍には、当該電源パッド
（１４）の周辺まで切り欠いた切欠部（１５）が設けら
れる。そして、定電流回路の一部を構成するＰチャンネ
ル型ＭＯＳトランジスタ（４）のソースの配線は、メタ
ル配線（１３）が単一配線の場合は、メタル配線（１
３）の切欠部（１５）の周面と接続され、メタル配線が
複層配線の場合は、電源パッド（１４）の周面と接続さ
れ、即ち、メタル配線（１３）の最右端の電源パッド
（１４）の近傍と接続される。
的に説明する。図１は本発明の印字駆動用集積回路を示
す回路配置図である。尚、図１において図３と同一素子
には同一番号を記し、その説明を省略する。図１におい
て、（１３）は印字駆動用集積回路の内部素子に電源Ｖ
ｄｄを供給する為の金属配線であり、例えばメタル配線
を使用する。メタル配線（１３）は、印字駆動用集積回
路の内部素子を配置する同一チップ上で、印字特性を損
なわない適切な位置に配置される。メタル配線（１３）
には、外部から電源Ｖｄｄの供給を受ける為の複数の電
源パッド（１４）が、所定長のメタル配線（１３）の中
で等間隔で設けられる。また、メタル配線（１３）の最
右端の電源パッド（１４）の近傍には、当該電源パッド
（１４）の周辺まで切り欠いた切欠部（１５）が設けら
れる。そして、定電流回路の一部を構成するＰチャンネ
ル型ＭＯＳトランジスタ（４）のソースの配線は、メタ
ル配線（１３）が単一配線の場合は、メタル配線（１
３）の切欠部（１５）の周面と接続され、メタル配線が
複層配線の場合は、電源パッド（１４）の周面と接続さ
れ、即ち、メタル配線（１３）の最右端の電源パッド
（１４）の近傍と接続される。
【０００８】以上の接続関係より、Ｐチャンネル型ＭＯ
Ｓトランジスタ（４）のソース電圧は、駆動トランジス
タを構成するＰチャンネル型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）によるオン状態とオフ状態との間の変
化も、メタル配線（１１）の抵抗成分の影響も受け難く
なり、従来に比べて非常に安定した定電流駆動を実現で
きることになる。即ち、従来に比べて印字むらを低減で
きる。また、メタル配線（１３）の最右端の電源パッド
（１４）の近傍とＰチャンネル型ＭＯＳトランジスタ
（４）のソースとを接続する為、メタル配線（１３）の
比較的中間部に集中して配置される複数の内部素子との
干渉を未然に防止できる。
Ｓトランジスタ（４）のソース電圧は、駆動トランジス
タを構成するＰチャンネル型ＭＯＳトランジスタ（１−
１）〜（１−ｎ）によるオン状態とオフ状態との間の変
化も、メタル配線（１１）の抵抗成分の影響も受け難く
なり、従来に比べて非常に安定した定電流駆動を実現で
きることになる。即ち、従来に比べて印字むらを低減で
きる。また、メタル配線（１３）の最右端の電源パッド
（１４）の近傍とＰチャンネル型ＭＯＳトランジスタ
（４）のソースとを接続する為、メタル配線（１３）の
比較的中間部に集中して配置される複数の内部素子との
干渉を未然に防止できる。
【０００９】尚、本発明の実施の形態では、メタル配線
（１３）の最右端（又は最左端）の電源パッド（１４）
の周辺に切欠部（１５）を設ける場合について説明した
が、定電流回路以外の他の内部素子との干渉がないなら
ば、メタル配線（１３）の中間部付近の電源パッド（１
４）の周辺に切欠部（１５）を設け、当該電源パッド
（１４）の近傍とＰチャンネル型ＭＯＳトランジスタ
（４）のソースとを配線しても差し支えない。また、メ
タル配線（１３）が複層配線の場合は切欠部（１５）は
不要となる。
（１３）の最右端（又は最左端）の電源パッド（１４）
の周辺に切欠部（１５）を設ける場合について説明した
が、定電流回路以外の他の内部素子との干渉がないなら
ば、メタル配線（１３）の中間部付近の電源パッド（１
４）の周辺に切欠部（１５）を設け、当該電源パッド
（１４）の近傍とＰチャンネル型ＭＯＳトランジスタ
（４）のソースとを配線しても差し支えない。また、メ
タル配線（１３）が複層配線の場合は切欠部（１５）は
不要となる。
【００１０】
【発明の効果】本発明によれば、印字駆動用集積回路の
電源供給用の金属配線に設けられた電源パッドの近傍か
ら定電流回路の電源を取り出す様にした為、駆動トラン
ジスタのオンオフ変化、金属配線の抵抗成分の影響を受
けにくい定電流駆動を実現でき、印字むらを従来に比べ
て低減できる。
電源供給用の金属配線に設けられた電源パッドの近傍か
ら定電流回路の電源を取り出す様にした為、駆動トラン
ジスタのオンオフ変化、金属配線の抵抗成分の影響を受
けにくい定電流駆動を実現でき、印字むらを従来に比べ
て低減できる。
【図１】本発明の印字駆動用集積回路を示す回路パター
ン図である。
ン図である。
【図２】一般的な印字駆動用集積回路を示す回路図であ
る。
る。
【図３】従来の印字駆動用集積回路を示す回路パターン
図である。
図である。
（１−１）〜（１−ｎ）（４） Ｐチャンネル型ＭＯＳ
トランジスタ （５） 演算増幅器 （６） 電流検出抵抗 （１３） メタル配線 （１４） 電源パッド （１５） 切欠部
トランジスタ （５） 演算増幅器 （６） 電流検出抵抗 （１３） メタル配線 （１４） 電源パッド （１５） 切欠部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) B41J 2/44 B41J 2/45 B41J 2/455
Claims (1)
- 【請求項１】 入力電極が単一電源と共通接続されると
共に出力電極が複数の印字素子と接続され、制御電極が
印字データに基づいて制御されることにより前記複数の
印字素子を駆動する複数の駆動トランジスタと、前記複
数の駆動トランジスタの制御電極に定電流を供給する為
の定電流回路と、を備えた印字駆動用集積回路におい
て、 前記定電流回路の為の電源を、前記単一電源と前記複数
の駆動トランジスタの入力電極とを接続する金属配線に
設けられた電源用パッドの近傍から取り出す様にしたこ
とを特徴とする印字駆動用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32796997A JP3322621B2 (ja) | 1997-11-28 | 1997-11-28 | 印字駆動用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32796997A JP3322621B2 (ja) | 1997-11-28 | 1997-11-28 | 印字駆動用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11157117A JPH11157117A (ja) | 1999-06-15 |
| JP3322621B2 true JP3322621B2 (ja) | 2002-09-09 |
Family
ID=18205042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32796997A Expired - Fee Related JP3322621B2 (ja) | 1997-11-28 | 1997-11-28 | 印字駆動用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322621B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798152B2 (en) * | 2002-08-21 | 2004-09-28 | Freescale Semiconductor, Inc. | Closed loop current control circuit and method thereof |
| JP5200360B2 (ja) | 2006-09-29 | 2013-06-05 | 富士ゼロックス株式会社 | 露光装置および画像形成装置 |
-
1997
- 1997-11-28 JP JP32796997A patent/JP3322621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11157117A (ja) | 1999-06-15 |
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