JP4123803B2

JP4123803B2 - 半導体装置

Info

Publication number: JP4123803B2
Application number: JP2002085521A
Authority: JP
Inventors: 浩輝和地
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2008-07-23
Anticipated expiration: 2022-03-26
Also published as: JP2003282947A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＥＤヘッドや有機ＥＬディスプレイ等を駆動するための半導体装置（ドライバＩＣ）に関し、特に、入力されるデータに応じた複数の出力電流をＬＥＤヘッド等に供給する半導体装置に関する。
【０００２】
【従来の技術】
例えば、プリンタに用いられるＬＥＤヘッドを駆動するためのドライバＩＣにおいては、入力される印字データに応じて複数の出力電流が生成され、これらの出力電流が、ＬＥＤヘッドに含まれる複数のＬＥＤに供給される。そのような従来のドライバＩＣの構成を図６に示す。
【０００３】
図６に示すように、従来のドライバＩＣは、ストローブ信号及び印字データとクロック信号が外部から入力されるシフトレジスタ３１と、シフトレジスタ３１から出力される複数チャンネルのストローブ信号及び印字データをラッチ信号に従ってラッチするラッチ部３２と、ラッチ部３２から出力される複数チャンネルのストローブ信号に従って複数の出力信号をそれぞれ発生する出力制御部３３と、ラッチ部３２から出力される複数チャンネルのデータに従って複数の出力電流をそれぞれ補正する出力電流補正部３４とを含んでいる。ここでは、印字データが５ビットであるとしている。
【０００４】
図７に、出力制御部３３と出力電流補正部３４の各チャンネルの具体的な回路例を示す。出力制御部３３の各チャンネルは、ストローブ信号がゲートに供給されるＰチャネルトランジスタＱ３５を含んでいる。また、出力電流補正部３４の各チャンネルは、出力制御部３３のトランジスタＱ３５に接続されたＰチャネルトランジスタＱ３０〜Ｑ３４を含んでいる。トランジスタＱ３０〜Ｑ３４は、同一のゲート電圧に対して出力される電流の比が１：２：４：８：１６となっており、それぞれのゲートに５ビットのデータＤ０〜Ｄ４が入力される。これにより、印字データに応じた出力電流を得ることができる。このようにして得られた出力電流は、出力パッドに供給される。
【０００５】
図８に、従来のドライバＩＣのレイアウトの例を示す。半導体チップ３０上において、入力パッド３５と出力パッド３６との間に、シフトレジスタ３１と、ラッチ部３２と、出力制御部３３と、出力電流補正部３４とが、この順に配置されている。出力制御部３３は、複数の領域に分割されて配置され、それらの領域の間には、電源パッド３７が配置されている。入力パッド３５、出力パッド３６、電源パッド３７は、ワイヤボンディングによって、ドライバＩＣの端子に接続される。
【０００６】
【発明が解決しようとする課題】
ここで、ラッチ部３２と出力制御部３３との間では、各チャンネルに対応するセルのピッチが異なるため、ラッチ部３２のセルと出力制御部３３のセルとを接続する配線が直線とならずに、図８に示すように幾重にも折り重なってしまう。また、出力制御部３３と出力電流補正部３４との間でも、各チャンネルに対応するセルのピッチが異なるため、出力制御部３３のセルと出力電流補正部３４のセルとを接続する配線が直線とならずに幾重にも折り重なってしまう。このため、無駄な配線エリアが増加し、チップサイズ及びコストが上昇してしまうという問題があった。
【０００７】
また、入力されるデータのビット数が増加すると、ラッチ部３２から出力制御部３３を通過して出力電流補正部３４に接続される配線が多くなり、出力制御部３３のための有効なレイアウトエリアが減少してしまうので、所定の性能を実現するためにはチップサイズを大きくする必要が生じる。あるいは、特性改善のために電源パッドを多く設ける場合にも、チップサイズを大きくする必要が生じる。
【０００８】
そこで、上記の点に鑑み、本発明は、ＬＥＤヘッドや有機ＥＬディスプレイ等を駆動するためのドライバＩＣにおいて、無駄な配線エリアを減少させてチップサイズやコストを低減することを第１の目的とする。また、本発明は、入力されるデータのビット数の増加に対応し易いドライバＩＣを提供することを第２の目的とする。さらに、本発明は、電源パッドの増設に対応し易いドライバＩＣを提供することを第３の目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、複数チャンネル分のデータ及び制御信号をラッチするラッチ手段と、データのビット数を２以上の自然数Ｎとするときに、最下位ビットのデータがゲートに供給される所定サイズのトランジスタ、及び、ｉ＝２、３、・・・、Ｎについて、最下位ビットから数えて第ｉ番目のビットのデータがゲートに供給される並列接続された２ ^ｉ−１個の所定サイズのトランジスタを各チャンネルが含み、ラッチ手段から出力される複数チャンネル分のデータに基づいて複数の電流をそれぞれ供給する電流供給手段と、電流供給手段の出力と出力パッドとの間にソース・ドレインが接続され、制御信号がゲートに供給されるトランジスタを各チャンネルが含み、ラッチ手段から出力される複数チャンネル分の制御信号に従って、電流供給手段から供給される複数の電流をそれぞれ出力する出力制御手段とを具備し、半導体チップ上において、ラッチ手段が形成されている領域と出力制御手段が形成されている領域との間に電流供給手段が形成されている。
【００１０】
ここで、半導体装置は、順次入力された複数チャンネル分のデータ及び制御信号を保持してラッチ手段にパラレルに出力するシフトレジスタをさらに具備するようにしても良い。
【００１２】
また、電流供給手段が複数の領域に分割されて形成され、電流供給手段が形成されている２つの領域の間に電源パッドが形成されるようにしても良い。あるいは、電流供給手段が形成されている領域と出力制御手段が形成されている領域との間に電源パッドが形成されるようにしても良い。
【００１３】
以上のように構成した本発明に係る半導体装置によれば、無駄な配線エリアを減少させてチップサイズやコストを低減することができる。また、印字データのビット数の増加に対応し易い半導体装置を提供することができる。特に、電流供給手段が形成されている領域と出力制御手段が形成されている領域との間に電源パッドを形成する場合には、電源パッドの増設に対応し易い半導体装置を提供することができる。
【００１４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す図である。本実施形態は、プリンタに用いられるＬＥＤヘッドを駆動するためのドライバＩＣに本発明を適用したものである。
【００１５】
図１に示すように、このドライバＩＣのシフトレジスタ１には、印字動作を制御するために用いられるストローブ信号と、クロック信号を伴う印字データとが、外部から順次入力される。シフトレジスタ１は、ストローブ信号と印字データを保持すると共に、これらをＬＥＤヘッドのＬＥＤの数に対応してパラレルに出力する。
【００１６】
さらに、このドライバＩＣは、シフトレジスタ１からパラレルに出力される複数チャンネルのストローブ信号及び印字データをラッチ信号に従ってラッチするラッチ部２と、ラッチ部２から出力される複数チャンネルの印字データに基づいて複数の出力電流をそれぞれ供給する出力電流供給部３と、ラッチ部２から出力される複数チャンネルのストローブ信号に従って、出力電流供給部３から供給される電流をそれぞれ出力する出力制御部４とを含んでいる。ここでは、印字データが５ビットであるとしている。
【００１７】
図２に、出力電流供給部３と出力制御部４の各チャンネルの具体的な回路例を示す。
出力電流供給部３の各チャンネルは、電源電圧Ｖ_DDに接続されたソースを有するＰチャネルトランジスタＱ１０〜Ｑ１４を含んでいる。トランジスタＱ１０〜Ｑ１４は、同一のゲート電圧に対して出力される電流の比が１：２：４：８：１６となっており、それぞれのゲートに５ビットのデータＤ０〜Ｄ４が入力される。例えば、トランジスタＱ１０は、最下位ビットのデータＤ０がゲートに供給される所定サイズのトランジスタであり、トランジスタＱ１１〜Ｑ１４の各々は、所定サイズのトランジスタを所定数だけ並列接続して構成される。一般に、データのビット数を自然数Ｎとすると、ｉ＝２、３、・・・、Ｎについて、最下位ビットから数えて第ｉ番目のビットのデータＤ（ｉ−１）がゲートに供給される第ｉ番目のトランジスタは、並列接続された２^i-1個の所定サイズのトランジスタによって構成される。トランジスタＱ１０〜Ｑ１４の各々は、ゲートに印加されるデータがローレベルのときに、構成要素である所定サイズのトランジスタの数に応じた電流を出力する。これにより、印字データに応じた出力電流を得ることができる。
【００１８】
出力制御部４の各チャンネルは、ストローブ信号がゲートに供給されるＰチャネルトランジスタＱ１５を含んでいる。トランジスタＱ１５は、出力電流供給部３のトランジスタＱ１０〜Ｑ１４のドレインに接続されたソースと、出力パッドに接続されたドレインとを有している。トランジスタＱ１５は、ストローブ信号がローレベルのときにオン状態となり、出力電流供給部３から供給される電流を出力する。このようにして得られた出力電流は、出力パッドを介して、ＬＥＤヘッドに含まれるそれぞれのＬＥＤに供給される。
【００１９】
図３に、図１に示すドライバＩＣのレイアウトの第１の例を示す。半導体チップ１０上において、入力パッド５と出力パッド６との間に、シフトレジスタ１と、ラッチ部２と、出力電流供給部３と、出力制御部４とが、この順に配置されている。出力電流供給部３は、複数の領域に分割されて配置され、それらの領域の間には、電源パッド７が配置されている。入力パッド５、出力パッド６、電源パッド７は、ワイヤボンディング等の手段によって、ドライバＩＣの端子に接続される。
【００２０】
このようなレイアウトによれば、各チャンネルにおいて、出力電流供給部３と出力制御部４との間に配置される配線は、ストローブ信号線と出力電流供給部３の出力信号線の２本だけとなる。従って、配線が直線にならないにしても折り重なりが生じないため、最小限の配線領域に配置することができる。また、出力電流供給部３を通過する配線はストローブ信号線のみとなり、出力制御部４を通過する配線は皆無となる。従って、出力電流供給部３と出力制御部４において、有効なレイアウトエリアを最大限に確保することが可能となる。
【００２１】
図４に、図１に示すドライバＩＣのレイアウトの第２の例を示す。半導体チップ２０上において、入力パッド５と出力パッド６との間に、シフトレジスタ１と、ラッチ部２と、出力電流供給部３と、出力制御部４とが、この順に配置されている。ただし、出力電流供給部３は複数の領域に分割されておらず、電源パッド７は、出力電流供給部３と出力制御部４との間に配置されている。入力パッド５、出力パッド６、電源パッド７は、ワイヤボンディング等の手段によって、ドライバＩＣの端子に接続される。
【００２２】
このようなレイアウトによれば、第１のレイアウト例における特徴に加えて、ラッチ部２と出力電流供給部３とで各チャンネルに対応するセルのピッチが等しくなるので、これらの間の配線を平行な直線とすることができる。その結果、ラッチ部２と出力電流供給部３との間のスペースを最小限にすることが可能となる。また、出力電流供給部３と出力制御部４との間に配置される配線は２本だけなので、チップサイズを大きくすることなく、電源パッド７の個数を容易に増設することが可能となる。
【００２３】
次に、本発明の第２の実施形態について説明する。本実施形態は、第１の実施形態における出力制御部に電流を供給する出力電流供給手段として、半導体装置又はヘッドにおけるバラツキを補正するための出力電流補正部を設けている。その他の点に関しては、第１の実施形態と同様である。
【００２４】
図５に、出力電流補正部２３と出力制御部４の各チャンネルの具体的な回路例を示す。
出力電流補正部２３の各チャンネルは、電源電圧Ｖ_DDに接続されたソースを有するＰチャネルトランジスタＱ２０〜Ｑ２５と、トランジスタＱ２０〜Ｑ２４のゲートに接続されたスイッチＳ０〜Ｓ４とを含んでいる。トランジスタＱ２０〜Ｑ２５は、同一のゲート電圧に対して出力される電流の比が１：２：４：８：１６：３４となっている。トランジスタＱ２５は、常にゲート電圧ＶＧがゲートに供給されてオン状態となっている。トランジスタＱ２０〜Ｑ２４は、５ビットのデータＤ０〜Ｄ４によって制御されるスイッチＳ０〜Ｓ４によってゲート電圧ＶＧがゲートに供給されたときにオン状態となる。
【００２５】
ここで、トランジスタＱ２４及びＱ２５のみがオン状態となっている場合の出力電流を基準にすると、トランジスタＱ２５のみがオン状態となっている場合の出力電流の割合は、３４／（１６＋３４）＝０．６８となって、−３２％の補正が可能である。一方、トランジスタＱ２０〜Ｑ２５がオン状態となっている場合の出力電流の割合は、（１＋２＋４＋８＋１６＋３４）／（１６＋３４）＝１．３０となって、＋３０％の補正が可能である。また、補正量の最小単位は出力電流の１ステップに相当するので、１／（１６＋３４）＝０．０２であるから、２％ステップの補正が可能である。これにより、半導体装置又はヘッドにおけるバラツキを補正することができる。
【００２６】
【発明の効果】
以上述べたように、本発明によれば、ＬＥＤヘッドや有機ＥＬディスプレイ等を駆動するためのドライバＩＣにおいて、無駄な配線エリアを減少させてチップサイズやコストを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施形態に係る半導体装置における出力電流供給部と出力制御部の各チャンネルの具体的な回路例を示す図である。
【図３】本発明の第１の実施形態に係る半導体装置のレイアウトの第１の例を示す図である。
【図４】本発明の第１の実施形態に係る半導体装置のレイアウトの第２の例を示す図である。
【図５】本発明の第２の実施形態に係る半導体装置における出力電流補正部と出力制御部の各チャンネルの具体的な回路例を示す図である。
【図６】従来の半導体装置の構成を示す図である。
【図７】従来の半導体装置における出力制御部と出力電流補正部の各チャンネルの具体的な回路例を示す図である。
【図８】従来の半導体装置のレイアウトの例を示す図である。
【符号の説明】
１シフトレジスタ
２ラッチ部
３出力電流供給部
４出力制御部
５入力パッド
６出力パッド
７電源パッド
８駆動制御回路
９走査側駆動回路
１０、２０半導体チップ
２３出力電流補正部
Ｑ１０〜Ｑ１５、Ｑ２０〜Ｑ２５ＭＯＳトランジスタ
Ｓ０〜Ｓ４スイッチ

Claims

複数チャンネル分のデータ及び制御信号をラッチするラッチ手段と、
データのビット数を２以上の自然数Ｎとするときに、最下位ビットのデータがゲートに供給される所定サイズのトランジスタ、及び、ｉ＝２、３、・・・、Ｎについて、最下位ビットから数えて第ｉ番目のビットのデータがゲートに供給される並列接続された２ ^ｉ−１個の所定サイズのトランジスタを各チャンネルが含み、前記ラッチ手段から出力される複数チャンネル分のデータに基づいて複数の電流をそれぞれ供給する電流供給手段と、
前記電流供給手段の出力と出力パッドとの間にソース・ドレインが接続され、制御信号がゲートに供給されるトランジスタを各チャンネルが含み、前記ラッチ手段から出力される複数チャンネル分の制御信号に従って、前記電流供給手段から供給される複数の電流をそれぞれ出力する出力制御手段と、
を具備し、半導体チップ上において、前記ラッチ手段が形成されている領域と前記出力制御手段が形成されている領域との間に前記電流供給手段が形成されている半導体装置。
順次入力される複数チャンネル分のデータ及び制御信号を保持して前記ラッチ手段にパラレルに出力するシフトレジスタをさらに具備する請求項１記載の半導体装置。
前記半導体チップ上において、前記電流供給手段が複数の領域に分割されて形成されており、前記電流供給手段が形成されている２つの領域の間に電源パッドが形成されている、請求項１又は２記載の半導体装置。
前記半導体チップ上において、前記電流供給手段が形成されている領域と前記出力制御手段が形成されている領域との間に電源パッドが形成されている、請求項１〜３のいずれか１項記載の半導体装置。