JP2003282947A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003282947A JP2003282947A JP2002085521A JP2002085521A JP2003282947A JP 2003282947 A JP2003282947 A JP 2003282947A JP 2002085521 A JP2002085521 A JP 2002085521A JP 2002085521 A JP2002085521 A JP 2002085521A JP 2003282947 A JP2003282947 A JP 2003282947A
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Abstract
(57)【要約】
【課題】 ＬＥＤヘッドや有機ＥＬディスプレイ等を駆
動するための半導体装置（ドライバＩＣ）において、無
駄な配線エリアを減少させてチップサイズやコストを低
減する。 【解決手段】 この半導体装置は、データ及び制御信号
をラッチするラッチ手段２と、ラッチ手段から出力され
るデータに基づいて電流を供給する電流供給手段３と、
ラッチ手段から出力される制御信号に従って、電流供給
手段から供給される電流を出力する出力制御手段４とを
具備する。
動するための半導体装置（ドライバＩＣ）において、無
駄な配線エリアを減少させてチップサイズやコストを低
減する。 【解決手段】 この半導体装置は、データ及び制御信号
をラッチするラッチ手段２と、ラッチ手段から出力され
るデータに基づいて電流を供給する電流供給手段３と、
ラッチ手段から出力される制御信号に従って、電流供給
手段から供給される電流を出力する出力制御手段４とを
具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＥＤヘッドや有
機ＥＬディスプレイ等を駆動するための半導体装置（ド
ライバＩＣ）に関し、特に、入力されるデータに応じた
複数の出力電流をＬＥＤヘッド等に供給する半導体装置
に関する。
機ＥＬディスプレイ等を駆動するための半導体装置（ド
ライバＩＣ）に関し、特に、入力されるデータに応じた
複数の出力電流をＬＥＤヘッド等に供給する半導体装置
に関する。
【０００２】
【従来の技術】例えば、プリンタに用いられるＬＥＤヘ
ッドを駆動するためのドライバＩＣにおいては、入力さ
れる印字データに応じて複数の出力電流が生成され、こ
れらの出力電流が、ＬＥＤヘッドに含まれる複数のＬＥ
Ｄに供給される。そのような従来のドライバＩＣの構成
を図６に示す。
ッドを駆動するためのドライバＩＣにおいては、入力さ
れる印字データに応じて複数の出力電流が生成され、こ
れらの出力電流が、ＬＥＤヘッドに含まれる複数のＬＥ
Ｄに供給される。そのような従来のドライバＩＣの構成
を図６に示す。
【０００３】図６に示すように、従来のドライバＩＣ
は、ストローブ信号及び印字データとクロック信号が外
部から入力されるシフトレジスタ３１と、シフトレジス
タ３１から出力される複数チャンネルのストローブ信号
及び印字データをラッチ信号に従ってラッチするラッチ
部３２と、ラッチ部３２から出力される複数チャンネル
のストローブ信号に従って複数の出力信号をそれぞれ発
生する出力制御部３３と、ラッチ部３２から出力される
複数チャンネルのデータに従って複数の出力電流をそれ
ぞれ補正する出力電流補正部３４とを含んでいる。ここ
では、印字データが５ビットであるとしている。
は、ストローブ信号及び印字データとクロック信号が外
部から入力されるシフトレジスタ３１と、シフトレジス
タ３１から出力される複数チャンネルのストローブ信号
及び印字データをラッチ信号に従ってラッチするラッチ
部３２と、ラッチ部３２から出力される複数チャンネル
のストローブ信号に従って複数の出力信号をそれぞれ発
生する出力制御部３３と、ラッチ部３２から出力される
複数チャンネルのデータに従って複数の出力電流をそれ
ぞれ補正する出力電流補正部３４とを含んでいる。ここ
では、印字データが５ビットであるとしている。
【０００４】図７に、出力制御部３３と出力電流補正部
３４の各チャンネルの具体的な回路例を示す。出力制御
部３３の各チャンネルは、ストローブ信号がゲートに供
給されるＰチャネルトランジスタＱ３５を含んでいる。
また、出力電流補正部３４の各チャンネルは、出力制御
部３３のトランジスタＱ３５に接続されたＰチャネルト
ランジスタＱ３０〜Ｑ３４を含んでいる。トランジスタ
Ｑ３０〜Ｑ３４は、同一のゲート電圧に対して出力され
る電流の比が１：２：４：８：１６となっており、それ
ぞれのゲートに５ビットのデータＤ０〜Ｄ４が入力され
る。これにより、印字データに応じた出力電流を得るこ
とができる。このようにして得られた出力電流は、出力
パッドに供給される。
３４の各チャンネルの具体的な回路例を示す。出力制御
部３３の各チャンネルは、ストローブ信号がゲートに供
給されるＰチャネルトランジスタＱ３５を含んでいる。
また、出力電流補正部３４の各チャンネルは、出力制御
部３３のトランジスタＱ３５に接続されたＰチャネルト
ランジスタＱ３０〜Ｑ３４を含んでいる。トランジスタ
Ｑ３０〜Ｑ３４は、同一のゲート電圧に対して出力され
る電流の比が１：２：４：８：１６となっており、それ
ぞれのゲートに５ビットのデータＤ０〜Ｄ４が入力され
る。これにより、印字データに応じた出力電流を得るこ
とができる。このようにして得られた出力電流は、出力
パッドに供給される。
【０００５】図８に、従来のドライバＩＣのレイアウト
の例を示す。半導体チップ３０上において、入力パッド
３５と出力パッド３６との間に、シフトレジスタ３１
と、ラッチ部３２と、出力制御部３３と、出力電流補正
部３４とが、この順に配置されている。出力制御部３３
は、複数の領域に分割されて配置され、それらの領域の
間には、電源パッド３７が配置されている。入力パッド
３５、出力パッド３６、電源パッド３７は、ワイヤボン
ディングによって、ドライバＩＣの端子に接続される。
の例を示す。半導体チップ３０上において、入力パッド
３５と出力パッド３６との間に、シフトレジスタ３１
と、ラッチ部３２と、出力制御部３３と、出力電流補正
部３４とが、この順に配置されている。出力制御部３３
は、複数の領域に分割されて配置され、それらの領域の
間には、電源パッド３７が配置されている。入力パッド
３５、出力パッド３６、電源パッド３７は、ワイヤボン
ディングによって、ドライバＩＣの端子に接続される。
【０００６】
【発明が解決しようとする課題】ここで、ラッチ部３２
と出力制御部３３との間では、各チャンネルに対応する
セルのピッチが異なるため、ラッチ部３２のセルと出力
制御部３３のセルとを接続する配線が直線とならずに、
図８に示すように幾重にも折り重なってしまう。また、
出力制御部３３と出力電流補正部３４との間でも、各チ
ャンネルに対応するセルのピッチが異なるため、出力制
御部３３のセルと出力電流補正部３４のセルとを接続す
る配線が直線とならずに幾重にも折り重なってしまう。
このため、無駄な配線エリアが増加し、チップサイズ及
びコストが上昇してしまうという問題があった。
と出力制御部３３との間では、各チャンネルに対応する
セルのピッチが異なるため、ラッチ部３２のセルと出力
制御部３３のセルとを接続する配線が直線とならずに、
図８に示すように幾重にも折り重なってしまう。また、
出力制御部３３と出力電流補正部３４との間でも、各チ
ャンネルに対応するセルのピッチが異なるため、出力制
御部３３のセルと出力電流補正部３４のセルとを接続す
る配線が直線とならずに幾重にも折り重なってしまう。
このため、無駄な配線エリアが増加し、チップサイズ及
びコストが上昇してしまうという問題があった。
【０００７】また、入力されるデータのビット数が増加
すると、ラッチ部３２から出力制御部３３を通過して出
力電流補正部３４に接続される配線が多くなり、出力制
御部３３のための有効なレイアウトエリアが減少してし
まうので、所定の性能を実現するためにはチップサイズ
を大きくする必要が生じる。あるいは、特性改善のため
に電源パッドを多く設ける場合にも、チップサイズを大
きくする必要が生じる。
すると、ラッチ部３２から出力制御部３３を通過して出
力電流補正部３４に接続される配線が多くなり、出力制
御部３３のための有効なレイアウトエリアが減少してし
まうので、所定の性能を実現するためにはチップサイズ
を大きくする必要が生じる。あるいは、特性改善のため
に電源パッドを多く設ける場合にも、チップサイズを大
きくする必要が生じる。
【０００８】そこで、上記の点に鑑み、本発明は、ＬＥ
Ｄヘッドや有機ＥＬディスプレイ等を駆動するためのド
ライバＩＣにおいて、無駄な配線エリアを減少させてチ
ップサイズやコストを低減することを第１の目的とす
る。また、本発明は、入力されるデータのビット数の増
加に対応し易いドライバＩＣを提供することを第２の目
的とする。さらに、本発明は、電源パッドの増設に対応
し易いドライバＩＣを提供することを第３の目的とす
る。
Ｄヘッドや有機ＥＬディスプレイ等を駆動するためのド
ライバＩＣにおいて、無駄な配線エリアを減少させてチ
ップサイズやコストを低減することを第１の目的とす
る。また、本発明は、入力されるデータのビット数の増
加に対応し易いドライバＩＣを提供することを第２の目
的とする。さらに、本発明は、電源パッドの増設に対応
し易いドライバＩＣを提供することを第３の目的とす
る。
【０００９】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体装置は、データ及び制御信号を
ラッチするラッチ手段と、ラッチ手段から出力されるデ
ータに基づいて電流を供給する電流供給手段と、ラッチ
手段から出力される制御信号に従って、電流供給手段か
ら供給される電流を出力する出力制御手段とを具備す
る。
め、本発明に係る半導体装置は、データ及び制御信号を
ラッチするラッチ手段と、ラッチ手段から出力されるデ
ータに基づいて電流を供給する電流供給手段と、ラッチ
手段から出力される制御信号に従って、電流供給手段か
ら供給される電流を出力する出力制御手段とを具備す
る。
【００１０】この半導体装置は、複数チャンネル分のデ
ータ及び制御信号をラッチするラッチ手段と、ラッチ手
段から出力される複数チャンネル分のデータに基づいて
複数の電流をそれぞれ供給する電流供給手段と、ラッチ
手段から出力される複数チャンネル分の制御信号に従っ
て、電流供給手段から供給される複数の電流をそれぞれ
出力する出力制御手段とを具備するようにしても良い。
ここで、半導体装置は、順次入力された複数チャンネル
分のデータ及び制御信号を保持してラッチ手段にパラレ
ルに出力するシフトレジスタをさらに具備するようにし
ても良い。
ータ及び制御信号をラッチするラッチ手段と、ラッチ手
段から出力される複数チャンネル分のデータに基づいて
複数の電流をそれぞれ供給する電流供給手段と、ラッチ
手段から出力される複数チャンネル分の制御信号に従っ
て、電流供給手段から供給される複数の電流をそれぞれ
出力する出力制御手段とを具備するようにしても良い。
ここで、半導体装置は、順次入力された複数チャンネル
分のデータ及び制御信号を保持してラッチ手段にパラレ
ルに出力するシフトレジスタをさらに具備するようにし
ても良い。
【００１１】以上において、電流供給手段が、データの
ビット数を自然数Ｎとするときに、最下位ビットのデー
タがゲートに供給される所定サイズのトランジスタと、
ｉ＝２、３、・・・、Ｎについて、最下位ビットから数
えて第ｉ番目のビットのデータがゲートに供給される並
列接続された２i-1個の所定サイズのトランジスタとを
含むようにしても良い。また、出力制御手段が、電流供
給手段の出力と出力パッドとの間にソース・ドレインが
接続され、制御信号がゲートに供給されるトランジスタ
を含むようにしても良い。
ビット数を自然数Ｎとするときに、最下位ビットのデー
タがゲートに供給される所定サイズのトランジスタと、
ｉ＝２、３、・・・、Ｎについて、最下位ビットから数
えて第ｉ番目のビットのデータがゲートに供給される並
列接続された２i-1個の所定サイズのトランジスタとを
含むようにしても良い。また、出力制御手段が、電流供
給手段の出力と出力パッドとの間にソース・ドレインが
接続され、制御信号がゲートに供給されるトランジスタ
を含むようにしても良い。
【００１２】また、半導体チップ上において、ラッチ手
段が形成されている領域と出力制御手段が形成されてい
る領域との間に電流供給手段が形成されることが望まし
い。さらに、電流供給手段が複数の領域に分割されて形
成され、電流供給手段が形成されている２つの領域の間
に電源パッドが形成されるようにしても良い。あるい
は、電流供給手段が形成されている領域と出力制御手段
が形成されている領域との間に電源パッドが形成される
ようにしても良い。
段が形成されている領域と出力制御手段が形成されてい
る領域との間に電流供給手段が形成されることが望まし
い。さらに、電流供給手段が複数の領域に分割されて形
成され、電流供給手段が形成されている２つの領域の間
に電源パッドが形成されるようにしても良い。あるい
は、電流供給手段が形成されている領域と出力制御手段
が形成されている領域との間に電源パッドが形成される
ようにしても良い。
【００１３】以上のように構成した本発明に係る半導体
装置によれば、無駄な配線エリアを減少させてチップサ
イズやコストを低減することができる。また、印字デー
タのビット数の増加に対応し易い半導体装置を提供する
ことができる。特に、電流供給手段が形成されている領
域と出力制御手段が形成されている領域との間に電源パ
ッドを形成する場合には、電源パッドの増設に対応し易
い半導体装置を提供することができる。
装置によれば、無駄な配線エリアを減少させてチップサ
イズやコストを低減することができる。また、印字デー
タのビット数の増加に対応し易い半導体装置を提供する
ことができる。特に、電流供給手段が形成されている領
域と出力制御手段が形成されている領域との間に電源パ
ッドを形成する場合には、電源パッドの増設に対応し易
い半導体装置を提供することができる。
【００１４】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の第１の実施形態に係る半導体装置の構成を示す図
である。本実施形態は、プリンタに用いられるＬＥＤヘ
ッドを駆動するためのドライバＩＣに本発明を適用した
ものである。
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の第１の実施形態に係る半導体装置の構成を示す図
である。本実施形態は、プリンタに用いられるＬＥＤヘ
ッドを駆動するためのドライバＩＣに本発明を適用した
ものである。
【００１５】図１に示すように、このドライバＩＣのシ
フトレジスタ１には、印字動作を制御するために用いら
れるストローブ信号と、クロック信号を伴う印字データ
とが、外部から順次入力される。シフトレジスタ１は、
ストローブ信号と印字データを保持すると共に、これら
をＬＥＤヘッドのＬＥＤの数に対応してパラレルに出力
する。
フトレジスタ１には、印字動作を制御するために用いら
れるストローブ信号と、クロック信号を伴う印字データ
とが、外部から順次入力される。シフトレジスタ１は、
ストローブ信号と印字データを保持すると共に、これら
をＬＥＤヘッドのＬＥＤの数に対応してパラレルに出力
する。
【００１６】さらに、このドライバＩＣは、シフトレジ
スタ１からパラレルに出力される複数チャンネルのスト
ローブ信号及び印字データをラッチ信号に従ってラッチ
するラッチ部２と、ラッチ部２から出力される複数チャ
ンネルの印字データに基づいて複数の出力電流をそれぞ
れ供給する出力電流供給部３と、ラッチ部２から出力さ
れる複数チャンネルのストローブ信号に従って、出力電
流供給部３から供給される電流をそれぞれ出力する出力
制御部４とを含んでいる。ここでは、印字データが５ビ
ットであるとしている。
スタ１からパラレルに出力される複数チャンネルのスト
ローブ信号及び印字データをラッチ信号に従ってラッチ
するラッチ部２と、ラッチ部２から出力される複数チャ
ンネルの印字データに基づいて複数の出力電流をそれぞ
れ供給する出力電流供給部３と、ラッチ部２から出力さ
れる複数チャンネルのストローブ信号に従って、出力電
流供給部３から供給される電流をそれぞれ出力する出力
制御部４とを含んでいる。ここでは、印字データが５ビ
ットであるとしている。
【００１７】図２に、出力電流供給部３と出力制御部４
の各チャンネルの具体的な回路例を示す。出力電流供給
部３の各チャンネルは、電源電圧ＶDDに接続されたソー
スを有するＰチャネルトランジスタＱ１０〜Ｑ１４を含
んでいる。トランジスタＱ１０〜Ｑ１４は、同一のゲー
ト電圧に対して出力される電流の比が１：２：４：８：
１６となっており、それぞれのゲートに５ビットのデー
タＤ０〜Ｄ４が入力される。例えば、トランジスタＱ１
０は、最下位ビットのデータＤ０がゲートに供給される
所定サイズのトランジスタであり、トランジスタＱ１１
〜Ｑ１４の各々は、所定サイズのトランジスタを所定数
だけ並列接続して構成される。一般に、データのビット
数を自然数Ｎとすると、ｉ＝２、３、・・・、Ｎについ
て、最下位ビットから数えて第ｉ番目のビットのデータ
Ｄ（ｉ−１）がゲートに供給される第ｉ番目のトランジ
スタは、並列接続された２i-1個の所定サイズのトラン
ジスタによって構成される。トランジスタＱ１０〜Ｑ１
４の各々は、ゲートに印加されるデータがローレベルの
ときに、構成要素である所定サイズのトランジスタの数
に応じた電流を出力する。これにより、印字データに応
じた出力電流を得ることができる。
の各チャンネルの具体的な回路例を示す。出力電流供給
部３の各チャンネルは、電源電圧ＶDDに接続されたソー
スを有するＰチャネルトランジスタＱ１０〜Ｑ１４を含
んでいる。トランジスタＱ１０〜Ｑ１４は、同一のゲー
ト電圧に対して出力される電流の比が１：２：４：８：
１６となっており、それぞれのゲートに５ビットのデー
タＤ０〜Ｄ４が入力される。例えば、トランジスタＱ１
０は、最下位ビットのデータＤ０がゲートに供給される
所定サイズのトランジスタであり、トランジスタＱ１１
〜Ｑ１４の各々は、所定サイズのトランジスタを所定数
だけ並列接続して構成される。一般に、データのビット
数を自然数Ｎとすると、ｉ＝２、３、・・・、Ｎについ
て、最下位ビットから数えて第ｉ番目のビットのデータ
Ｄ（ｉ−１）がゲートに供給される第ｉ番目のトランジ
スタは、並列接続された２i-1個の所定サイズのトラン
ジスタによって構成される。トランジスタＱ１０〜Ｑ１
４の各々は、ゲートに印加されるデータがローレベルの
ときに、構成要素である所定サイズのトランジスタの数
に応じた電流を出力する。これにより、印字データに応
じた出力電流を得ることができる。
【００１８】出力制御部４の各チャンネルは、ストロー
ブ信号がゲートに供給されるＰチャネルトランジスタＱ
１５を含んでいる。トランジスタＱ１５は、出力電流供
給部３のトランジスタＱ１０〜Ｑ１４のドレインに接続
されたソースと、出力パッドに接続されたドレインとを
有している。トランジスタＱ１５は、ストローブ信号が
ローレベルのときにオン状態となり、出力電流供給部３
から供給される電流を出力する。このようにして得られ
た出力電流は、出力パッドを介して、ＬＥＤヘッドに含
まれるそれぞれのＬＥＤに供給される。
ブ信号がゲートに供給されるＰチャネルトランジスタＱ
１５を含んでいる。トランジスタＱ１５は、出力電流供
給部３のトランジスタＱ１０〜Ｑ１４のドレインに接続
されたソースと、出力パッドに接続されたドレインとを
有している。トランジスタＱ１５は、ストローブ信号が
ローレベルのときにオン状態となり、出力電流供給部３
から供給される電流を出力する。このようにして得られ
た出力電流は、出力パッドを介して、ＬＥＤヘッドに含
まれるそれぞれのＬＥＤに供給される。
【００１９】図３に、図１に示すドライバＩＣのレイア
ウトの第１の例を示す。半導体チップ１０上において、
入力パッド５と出力パッド６との間に、シフトレジスタ
１と、ラッチ部２と、出力電流供給部３と、出力制御部
４とが、この順に配置されている。出力電流供給部３
は、複数の領域に分割されて配置され、それらの領域の
間には、電源パッド７が配置されている。入力パッド
５、出力パッド６、電源パッド７は、ワイヤボンディン
グ等の手段によって、ドライバＩＣの端子に接続され
る。
ウトの第１の例を示す。半導体チップ１０上において、
入力パッド５と出力パッド６との間に、シフトレジスタ
１と、ラッチ部２と、出力電流供給部３と、出力制御部
４とが、この順に配置されている。出力電流供給部３
は、複数の領域に分割されて配置され、それらの領域の
間には、電源パッド７が配置されている。入力パッド
５、出力パッド６、電源パッド７は、ワイヤボンディン
グ等の手段によって、ドライバＩＣの端子に接続され
る。
【００２０】このようなレイアウトによれば、各チャン
ネルにおいて、出力電流供給部３と出力制御部４との間
に配置される配線は、ストローブ信号線と出力電流供給
部３の出力信号線の２本だけとなる。従って、配線が直
線にならないにしても折り重なりが生じないため、最小
限の配線領域に配置することができる。また、出力電流
供給部３を通過する配線はストローブ信号線のみとな
り、出力制御部４を通過する配線は皆無となる。従っ
て、出力電流供給部３と出力制御部４において、有効な
レイアウトエリアを最大限に確保することが可能とな
る。
ネルにおいて、出力電流供給部３と出力制御部４との間
に配置される配線は、ストローブ信号線と出力電流供給
部３の出力信号線の２本だけとなる。従って、配線が直
線にならないにしても折り重なりが生じないため、最小
限の配線領域に配置することができる。また、出力電流
供給部３を通過する配線はストローブ信号線のみとな
り、出力制御部４を通過する配線は皆無となる。従っ
て、出力電流供給部３と出力制御部４において、有効な
レイアウトエリアを最大限に確保することが可能とな
る。
【００２１】図４に、図１に示すドライバＩＣのレイア
ウトの第２の例を示す。半導体チップ２０上において、
入力パッド５と出力パッド６との間に、シフトレジスタ
１と、ラッチ部２と、出力電流供給部３と、出力制御部
４とが、この順に配置されている。ただし、出力電流供
給部３は複数の領域に分割されておらず、電源パッド７
は、出力電流供給部３と出力制御部４との間に配置され
ている。入力パッド５、出力パッド６、電源パッド７
は、ワイヤボンディング等の手段によって、ドライバＩ
Ｃの端子に接続される。
ウトの第２の例を示す。半導体チップ２０上において、
入力パッド５と出力パッド６との間に、シフトレジスタ
１と、ラッチ部２と、出力電流供給部３と、出力制御部
４とが、この順に配置されている。ただし、出力電流供
給部３は複数の領域に分割されておらず、電源パッド７
は、出力電流供給部３と出力制御部４との間に配置され
ている。入力パッド５、出力パッド６、電源パッド７
は、ワイヤボンディング等の手段によって、ドライバＩ
Ｃの端子に接続される。
【００２２】このようなレイアウトによれば、第１のレ
イアウト例における特徴に加えて、ラッチ部２と出力電
流供給部３とで各チャンネルに対応するセルのピッチが
等しくなるので、これらの間の配線を平行な直線とする
ことができる。その結果、ラッチ部２と出力電流供給部
３との間のスペースを最小限にすることが可能となる。
また、出力電流供給部３と出力制御部４との間に配置さ
れる配線は２本だけなので、チップサイズを大きくする
ことなく、電源パッド７の個数を容易に増設することが
可能となる。
イアウト例における特徴に加えて、ラッチ部２と出力電
流供給部３とで各チャンネルに対応するセルのピッチが
等しくなるので、これらの間の配線を平行な直線とする
ことができる。その結果、ラッチ部２と出力電流供給部
３との間のスペースを最小限にすることが可能となる。
また、出力電流供給部３と出力制御部４との間に配置さ
れる配線は２本だけなので、チップサイズを大きくする
ことなく、電源パッド７の個数を容易に増設することが
可能となる。
【００２３】次に、本発明の第２の実施形態について説
明する。本実施形態は、第１の実施形態における出力制
御部に電流を供給する出力電流供給手段として、半導体
装置又はヘッドにおけるバラツキを補正するための出力
電流補正部を設けている。その他の点に関しては、第１
の実施形態と同様である。
明する。本実施形態は、第１の実施形態における出力制
御部に電流を供給する出力電流供給手段として、半導体
装置又はヘッドにおけるバラツキを補正するための出力
電流補正部を設けている。その他の点に関しては、第１
の実施形態と同様である。
【００２４】図５に、出力電流補正部２３と出力制御部
４の各チャンネルの具体的な回路例を示す。出力電流補
正部２３の各チャンネルは、電源電圧ＶDDに接続された
ソースを有するＰチャネルトランジスタＱ２０〜Ｑ２５
と、トランジスタＱ２０〜Ｑ２４のゲートに接続された
スイッチＳ０〜Ｓ４とを含んでいる。トランジスタＱ２
０〜Ｑ２５は、同一のゲート電圧に対して出力される電
流の比が１：２：４：８：１６：３４となっている。ト
ランジスタＱ２５は、常にゲート電圧ＶＧがゲートに供
給されてオン状態となっている。トランジスタＱ２０〜
Ｑ２４は、５ビットのデータＤ０〜Ｄ４によって制御さ
れるスイッチＳ０〜Ｓ４によってゲート電圧ＶＧがゲー
トに供給されたときにオン状態となる。
４の各チャンネルの具体的な回路例を示す。出力電流補
正部２３の各チャンネルは、電源電圧ＶDDに接続された
ソースを有するＰチャネルトランジスタＱ２０〜Ｑ２５
と、トランジスタＱ２０〜Ｑ２４のゲートに接続された
スイッチＳ０〜Ｓ４とを含んでいる。トランジスタＱ２
０〜Ｑ２５は、同一のゲート電圧に対して出力される電
流の比が１：２：４：８：１６：３４となっている。ト
ランジスタＱ２５は、常にゲート電圧ＶＧがゲートに供
給されてオン状態となっている。トランジスタＱ２０〜
Ｑ２４は、５ビットのデータＤ０〜Ｄ４によって制御さ
れるスイッチＳ０〜Ｓ４によってゲート電圧ＶＧがゲー
トに供給されたときにオン状態となる。
【００２５】ここで、トランジスタＱ２４及びＱ２５の
みがオン状態となっている場合の出力電流を基準にする
と、トランジスタＱ２５のみがオン状態となっている場
合の出力電流の割合は、３４／（１６＋３４）＝０．６
８となって、−３２％の補正が可能である。一方、トラ
ンジスタＱ２０〜Ｑ２５がオン状態となっている場合の
出力電流の割合は、（１＋２＋４＋８＋１６＋３４）／
（１６＋３４）＝１．３０となって、＋３０％の補正が
可能である。また、補正量の最小単位は出力電流の１ス
テップに相当するので、１／（１６＋３４）＝０．０２
であるから、２％ステップの補正が可能である。これに
より、半導体装置又はヘッドにおけるバラツキを補正す
ることができる。
みがオン状態となっている場合の出力電流を基準にする
と、トランジスタＱ２５のみがオン状態となっている場
合の出力電流の割合は、３４／（１６＋３４）＝０．６
８となって、−３２％の補正が可能である。一方、トラ
ンジスタＱ２０〜Ｑ２５がオン状態となっている場合の
出力電流の割合は、（１＋２＋４＋８＋１６＋３４）／
（１６＋３４）＝１．３０となって、＋３０％の補正が
可能である。また、補正量の最小単位は出力電流の１ス
テップに相当するので、１／（１６＋３４）＝０．０２
であるから、２％ステップの補正が可能である。これに
より、半導体装置又はヘッドにおけるバラツキを補正す
ることができる。
【００２６】
【発明の効果】以上述べたように、本発明によれば、Ｌ
ＥＤヘッドや有機ＥＬディスプレイ等を駆動するための
ドライバＩＣにおいて、無駄な配線エリアを減少させて
チップサイズやコストを低減することができる。
ＥＤヘッドや有機ＥＬディスプレイ等を駆動するための
ドライバＩＣにおいて、無駄な配線エリアを減少させて
チップサイズやコストを低減することができる。
【図１】本発明の第１の実施形態に係る半導体装置の構
成を示す図である。
成を示す図である。
【図２】本発明の第１の実施形態に係る半導体装置にお
ける出力電流供給部と出力制御部の各チャンネルの具体
的な回路例を示す図である。
ける出力電流供給部と出力制御部の各チャンネルの具体
的な回路例を示す図である。
【図３】本発明の第１の実施形態に係る半導体装置のレ
イアウトの第１の例を示す図である。
イアウトの第１の例を示す図である。
【図４】本発明の第１の実施形態に係る半導体装置のレ
イアウトの第２の例を示す図である。
イアウトの第２の例を示す図である。
【図５】本発明の第２の実施形態に係る半導体装置にお
ける出力電流補正部と出力制御部の各チャンネルの具体
的な回路例を示す図である。
ける出力電流補正部と出力制御部の各チャンネルの具体
的な回路例を示す図である。
【図６】従来の半導体装置の構成を示す図である。
【図７】従来の半導体装置における出力制御部と出力電
流補正部の各チャンネルの具体的な回路例を示す図であ
る。
流補正部の各チャンネルの具体的な回路例を示す図であ
る。
【図８】従来の半導体装置のレイアウトの例を示す図で
ある。
ある。
１ シフトレジスタ
２ ラッチ部
３ 出力電流供給部
４ 出力制御部
５ 入力パッド
６ 出力パッド
７ 電源パッド
８ 駆動制御回路
９ 走査側駆動回路
１０、２０ 半導体チップ
２３ 出力電流補正部
Ｑ１０〜Ｑ１５、Ｑ２０〜Ｑ２５ ＭＯＳトランジスタ
Ｓ０〜Ｓ４ スイッチ
Claims (8)
- 【請求項１】 データ及び制御信号をラッチするラッチ
手段と、 前記ラッチ手段から出力されるデータに基づいて電流を
供給する電流供給手段と、 前記ラッチ手段から出力される制御信号に従って、前記
電流供給手段から供給される電流を出力する出力制御手
段と、を具備する半導体装置。 - 【請求項２】 複数チャンネル分のデータ及び制御信号
をラッチするラッチ手段と、 前記ラッチ手段から出力される複数チャンネル分のデー
タに基づいて複数の電流をそれぞれ供給する電流供給手
段と、 前記ラッチ手段から出力される複数チャンネル分の制御
信号に従って、前記電流供給手段から供給される複数の
電流をそれぞれ出力する出力制御手段と、を具備する請
求項１記載の半導体装置。 - 【請求項３】 順次入力される複数チャンネル分のデー
タ及び制御信号を保持して前記ラッチ手段にパラレルに
出力するシフトレジスタをさらに具備する請求項２記載
の半導体装置。 - 【請求項４】 前記電流供給手段が、データのビット数
を自然数Ｎとするときに、 最下位ビットのデータがゲートに供給される所定サイズ
のトランジスタと、 ｉ＝２、３、・・・、Ｎについて、最下位ビットから数
えて第ｉ番目のビットのデータがゲートに供給される並
列接続された２i-1個の所定サイズのトランジスタと、
を含む、請求項１〜３のいずれか１項記載の半導体装
置。 - 【請求項５】 前記出力制御手段が、前記電流供給手段
の出力と出力パッドとの間にソース・ドレインが接続さ
れ、制御信号がゲートに供給されるトランジスタを含
む、請求項１〜４のいずれか１項記載の半導体装置。 - 【請求項６】 半導体チップ上において、前記ラッチ手
段が形成されている領域と前記出力制御手段が形成され
ている領域との間に前記電流供給手段が形成されてい
る、請求項１〜５のいずれか１項記載の半導体装置。 - 【請求項７】 半導体チップ上において、前記電流供給
手段が複数の領域に分割されて形成されており、前記電
流供給手段が形成されている２つの領域の間に電源パッ
ドが形成されている、請求項１〜６のいずれか１項記載
の半導体装置。 - 【請求項８】 半導体チップ上において、前記電流供給
手段が形成されている領域と前記出力制御手段が形成さ
れている領域との間に電源パッドが形成されている、請
求項１〜６のいずれか１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002085521A JP4123803B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002085521A JP4123803B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282947A true JP2003282947A (ja) | 2003-10-03 |
| JP4123803B2 JP4123803B2 (ja) | 2008-07-23 |
Family
ID=29232458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002085521A Expired - Fee Related JP4123803B2 (ja) | 2002-03-26 | 2002-03-26 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP4123803B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210344341A1 (en) * | 2020-05-01 | 2021-11-04 | Rohm Co., Ltd. | Semiconductor device |
-
2002
- 2002-03-26 JP JP2002085521A patent/JP4123803B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210344341A1 (en) * | 2020-05-01 | 2021-11-04 | Rohm Co., Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP4123803B2 (ja) | 2008-07-23 |
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