JPH08221142A - 液晶駆動用電源回路 - Google Patents
液晶駆動用電源回路Info
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- JPH08221142A JPH08221142A JP2389695A JP2389695A JPH08221142A JP H08221142 A JPH08221142 A JP H08221142A JP 2389695 A JP2389695 A JP 2389695A JP 2389695 A JP2389695 A JP 2389695A JP H08221142 A JPH08221142 A JP H08221142A
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Abstract
(57)【要約】
【構成】 抵抗体Ｒ群により分圧された電源電圧を、コ
ンパレータ１に出力し、コンパレータ１からの出力を貫
通電流防止回路２を通して、出力部３に入力する。次
に、出力部３からの出力を出力端子８及びコンパレータ
１に入力する。 【効果】 液晶システムでの消費電力の６割以上を占め
る部分である電源部の消費電力を大幅に低減でき、携帯
機器等の電池にて駆動する機器の電池寿命を飛躍的に延
ばすことが可能になる。
ンパレータ１に出力し、コンパレータ１からの出力を貫
通電流防止回路２を通して、出力部３に入力する。次
に、出力部３からの出力を出力端子８及びコンパレータ
１に入力する。 【効果】 液晶システムでの消費電力の６割以上を占め
る部分である電源部の消費電力を大幅に低減でき、携帯
機器等の電池にて駆動する機器の電池寿命を飛躍的に延
ばすことが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶駆動用電源回路に
関するものである。
関するものである。
【０００２】
【従来の技術】図７に第１の従来技術での時分割方式単
純マトリクス型液晶駆動用電源回路の構成図を示し、図
８に第２の従来技術での時分割方式単純マトリクス型液
晶駆動用電源回路の構成図を示す。
純マトリクス型液晶駆動用電源回路の構成図を示し、図
８に第２の従来技術での時分割方式単純マトリクス型液
晶駆動用電源回路の構成図を示す。
【０００３】図７に示すように、第１の従来技術におい
て、もとになる電源電圧を一端が接地された直列に接続
された抵抗体Ｒ群（ブリーダ抵抗）の他端に接続し、こ
の基となる電源電圧を抵抗体Ｒ群で分圧し、出力端子１
８から液晶駆動素子に供給する方法である。また、図８
に示すように、第２の従来技術において、上記第１の従
来技術と同様に、抵抗体Ｒ群で分圧し、オペアンプ１０
を用いて、インピーダンス変換を行い、各分圧された電
圧を安定化した後、液晶駆動素子に供給する方法である
（特開昭６３−５５５３０号公報）。
て、もとになる電源電圧を一端が接地された直列に接続
された抵抗体Ｒ群（ブリーダ抵抗）の他端に接続し、こ
の基となる電源電圧を抵抗体Ｒ群で分圧し、出力端子１
８から液晶駆動素子に供給する方法である。また、図８
に示すように、第２の従来技術において、上記第１の従
来技術と同様に、抵抗体Ｒ群で分圧し、オペアンプ１０
を用いて、インピーダンス変換を行い、各分圧された電
圧を安定化した後、液晶駆動素子に供給する方法である
（特開昭６３−５５５３０号公報）。
【０００４】
【発明が解決しようとする課題】液晶を表示素子に用い
た場合の最大のメリットは、低消費電力化が図れること
にある。図６に一般的な表示システムを示す。図６に示
すように、電源回路２１からコントロール部２２、セグ
メントドライバー２３、コントロールドライバー２４を
介して、液晶パネル２５に電力を供給する構成になって
いる。この場合、一番電力を消費するのは電源回路２１
であり、システム構成にもよるが、全消費電力の６割以
上を占める場合もある。
た場合の最大のメリットは、低消費電力化が図れること
にある。図６に一般的な表示システムを示す。図６に示
すように、電源回路２１からコントロール部２２、セグ
メントドライバー２３、コントロールドライバー２４を
介して、液晶パネル２５に電力を供給する構成になって
いる。この場合、一番電力を消費するのは電源回路２１
であり、システム構成にもよるが、全消費電力の６割以
上を占める場合もある。
【０００５】また、液晶表示素子は、携帯機器等によく
用いられるが、この場合の主電源である電池の寿命を決
定する主要因は液晶表示用電源の消費電力である。
用いられるが、この場合の主電源である電池の寿命を決
定する主要因は液晶表示用電源の消費電力である。
【０００６】しかし、第１及び第２の従来技術を用いた
場合、図７及び図８に示すように、ブリーダ抵抗Ｒ、オ
ペアンプ１０等はＤＣパスの発生する部分が多く、ま
た、特にオペアンプ回路内の定電流源をある程度大きく
しなければならず、低消費電力化の大きな妨げになって
いた。
場合、図７及び図８に示すように、ブリーダ抵抗Ｒ、オ
ペアンプ１０等はＤＣパスの発生する部分が多く、ま
た、特にオペアンプ回路内の定電流源をある程度大きく
しなければならず、低消費電力化の大きな妨げになって
いた。
【０００７】本発明は、上記問題点に鑑み、消費電力の
少ない液晶駆動用電源回路を提供することを目的とす
る。
少ない液晶駆動用電源回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】請求項１記載の本発明の
液晶駆動用電源回路は、一端が所定の電圧を有する第１
の電源と接続され、他端が接地された複数の抵抗体が直
列に接続された抵抗体群と、上記各抵抗体間毎に設けら
れた、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとが直列に接続され、上記ＰチャネルＭ
ＯＳトランジスタの一端が所定の電圧を有する第２の電
源と接続され、上記ＰチャネルＭＯＳトランジスタの他
端が上記ＮチャネルＭＯＳトランジスタの一端と接続さ
れ、該ＮチャネルＭＯＳトランジスタの他端は接地さ
れ、上記ＰチャネルＭＯＳトランジスタと上記Ｎチャネ
ルＭＯＳトランジスタとの接続点が出力端子と接続され
た出力部と、上記抵抗体群の抵抗体間からの出力電圧と
対応する上記出力部からの出力電圧とを比較するコンパ
レータと、該コンパレータからの出力に基づいて、対応
する上記ＰチャネルＭＯＳトランジスタ及び上記Ｎチャ
ネルＭＯＳトランジスタのうち常にどちらか一方をオフ
状態にする論理回路とを有することを特徴とするもので
ある。
液晶駆動用電源回路は、一端が所定の電圧を有する第１
の電源と接続され、他端が接地された複数の抵抗体が直
列に接続された抵抗体群と、上記各抵抗体間毎に設けら
れた、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとが直列に接続され、上記ＰチャネルＭ
ＯＳトランジスタの一端が所定の電圧を有する第２の電
源と接続され、上記ＰチャネルＭＯＳトランジスタの他
端が上記ＮチャネルＭＯＳトランジスタの一端と接続さ
れ、該ＮチャネルＭＯＳトランジスタの他端は接地さ
れ、上記ＰチャネルＭＯＳトランジスタと上記Ｎチャネ
ルＭＯＳトランジスタとの接続点が出力端子と接続され
た出力部と、上記抵抗体群の抵抗体間からの出力電圧と
対応する上記出力部からの出力電圧とを比較するコンパ
レータと、該コンパレータからの出力に基づいて、対応
する上記ＰチャネルＭＯＳトランジスタ及び上記Ｎチャ
ネルＭＯＳトランジスタのうち常にどちらか一方をオフ
状態にする論理回路とを有することを特徴とするもので
ある。
【０００９】また、請求項２記載の本発明の液晶駆動用
電源回路は、上記出力部と上記出力端子との間に平滑用
コンデンサーを有することを特徴とする、請求項１記載
の液晶駆動用電源回路である。
電源回路は、上記出力部と上記出力端子との間に平滑用
コンデンサーを有することを特徴とする、請求項１記載
の液晶駆動用電源回路である。
【００１０】
【作用】上記構成により、ブリーダ抵抗によって分圧さ
れた電源電圧（第１の電源）の電圧をコンパレータの一
方の入力とし、更に、このコンパレータの出力と該出力
の反転出力とを貫通電流防止回路（論理回路）を介し
て、プッシュプル出力回路（出力部）にそれぞれ入力
し、入力した信号によって生成される出力信号をコンパ
レータのもう一方の入力端子に入力し、出力信号とブリ
ーダ抵抗からの出力とを比較し、出力電圧に帰還がかか
り、一定幅の電圧に落ち着くことなる。
れた電源電圧（第１の電源）の電圧をコンパレータの一
方の入力とし、更に、このコンパレータの出力と該出力
の反転出力とを貫通電流防止回路（論理回路）を介し
て、プッシュプル出力回路（出力部）にそれぞれ入力
し、入力した信号によって生成される出力信号をコンパ
レータのもう一方の入力端子に入力し、出力信号とブリ
ーダ抵抗からの出力とを比較し、出力電圧に帰還がかか
り、一定幅の電圧に落ち着くことなる。
【００１１】また、出力部と出力端子の間に平滑用コン
デンサーを設けることにより、より一定な出力電圧を得
ることができる。
デンサーを設けることにより、より一定な出力電圧を得
ることができる。
【００１２】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【００１３】図１は本発明の一実施例の液晶駆動用電源
回路の構成図であり、図２は本発明の実施例における、
コンパレータ１及び貫通電流防止回路２の出力波形を示
す図であり、図３は抵抗Ｒ群からの出力波形及び本発明
の液晶駆動用電源回路の出力波形を示す図であり、図４
は本発明の一実施例の液晶駆動用電源回路の出力部の構
成図であり、図５は出力部に平滑コンデンサ９を用いな
い場合の問題点の説明に供する図である。
回路の構成図であり、図２は本発明の実施例における、
コンパレータ１及び貫通電流防止回路２の出力波形を示
す図であり、図３は抵抗Ｒ群からの出力波形及び本発明
の液晶駆動用電源回路の出力波形を示す図であり、図４
は本発明の一実施例の液晶駆動用電源回路の出力部の構
成図であり、図５は出力部に平滑コンデンサ９を用いな
い場合の問題点の説明に供する図である。
【００１４】図１に示すように、一端が電源電圧ＶEEに
接続され、他端が接地された、直列に接続された抵抗体
Ｒ群の各抵抗間から出力電圧Ａ（図３におけるＡ部波
形）を取り出す。この出力は、コンパレータ１の一方の
入力端に入力される。また、コンパレータ１の他方の入
力端には液晶駆動用電源回路の出力電圧Ｂ（図３におけ
るＢ部波形）が入力される。そして、コンパレータ１の
出力（図２におけるＣ部波形）は、貫通電流防止回路２
に入力される。
接続され、他端が接地された、直列に接続された抵抗体
Ｒ群の各抵抗間から出力電圧Ａ（図３におけるＡ部波
形）を取り出す。この出力は、コンパレータ１の一方の
入力端に入力される。また、コンパレータ１の他方の入
力端には液晶駆動用電源回路の出力電圧Ｂ（図３におけ
るＢ部波形）が入力される。そして、コンパレータ１の
出力（図２におけるＣ部波形）は、貫通電流防止回路２
に入力される。
【００１５】この貫通電流防止回路２は以下の構成とな
っている。
っている。
【００１６】まず、ノアゲート４及びナンドゲート５の
一端にコンパレータ１の出力電圧Ｃが入力され、ノアゲ
ート４の出力がインバータ６ａに入力され、ナンドゲー
ト５の出力がインバータ６ｄに入力される。
一端にコンパレータ１の出力電圧Ｃが入力され、ノアゲ
ート４の出力がインバータ６ａに入力され、ナンドゲー
ト５の出力がインバータ６ｄに入力される。
【００１７】また、インバータ６ａの出力は、インバー
タ６ｂ、６ｃを介して、ナンドゲート５の他端に入力さ
れるとともに、出力部３のＰチャネルＭＯＳトランジス
タ７ａのゲートに入力される（出力電圧Ｄ（図２におけ
るＤ部波形））。一方、インバータ６ｄの出力は、イン
バータ６ｅ、６ｆを介して、ノアゲート４の他端に入力
されるとともに、出力部３のＮチャネルＭＯＳトランジ
スタ７ｂのゲートに入力される（出力電圧Ｅ（図２にお
けるＥ部波形））。この際、図２に示すように、出力電
圧Ｄがロー状態のとき同時に出力電圧Ｅがハイ状態とな
る期間はない。
タ６ｂ、６ｃを介して、ナンドゲート５の他端に入力さ
れるとともに、出力部３のＰチャネルＭＯＳトランジス
タ７ａのゲートに入力される（出力電圧Ｄ（図２におけ
るＤ部波形））。一方、インバータ６ｄの出力は、イン
バータ６ｅ、６ｆを介して、ノアゲート４の他端に入力
されるとともに、出力部３のＮチャネルＭＯＳトランジ
スタ７ｂのゲートに入力される（出力電圧Ｅ（図２にお
けるＥ部波形））。この際、図２に示すように、出力電
圧Ｄがロー状態のとき同時に出力電圧Ｅがハイ状態とな
る期間はない。
【００１８】ところで、出力部３の出力電圧Ｂの波形は
そのままでは図５に示すように矩形波になり、一定以上
の電圧が出力されればよい場合には使用出来るが、一定
の安定した電圧の電源電圧としては用いることが出来な
い。
そのままでは図５に示すように矩形波になり、一定以上
の電圧が出力されればよい場合には使用出来るが、一定
の安定した電圧の電源電圧としては用いることが出来な
い。
【００１９】そこで、図４に示すように出力部３のＰチ
ャネルＭＯＳトランジスタ７ａとＮチャネルＭＯＳトラ
ンジスタ７ｂとの接続点と出力端子８との間に濾波用
（平滑化用）コンデンサー９の一端を接続し、他端を接
地する。例えば、１００（画素）×１００（画素）のサ
イズの液晶の場合（１画素あたり１ＰＦの容量とす
る。）、液晶の全負荷は１００００ｐＦになるが、平滑
化用コンデンサー９に容量が１μＦ以上のコンデンサー
を用いれば、液晶全負荷の１００倍以上の容量値とな
り、表示の変動による負荷容量の変動については、問題
なく用いることができる。
ャネルＭＯＳトランジスタ７ａとＮチャネルＭＯＳトラ
ンジスタ７ｂとの接続点と出力端子８との間に濾波用
（平滑化用）コンデンサー９の一端を接続し、他端を接
地する。例えば、１００（画素）×１００（画素）のサ
イズの液晶の場合（１画素あたり１ＰＦの容量とす
る。）、液晶の全負荷は１００００ｐＦになるが、平滑
化用コンデンサー９に容量が１μＦ以上のコンデンサー
を用いれば、液晶全負荷の１００倍以上の容量値とな
り、表示の変動による負荷容量の変動については、問題
なく用いることができる。
【００２０】次に、出力部３は電源電圧ＶEEとＰチャネ
ルＭＯＳトランジスタ７ａの一端とが接続し、Ｎチャネ
ルＭＯＳトランジスタ７ｂの他端が接地され、Ｐチャネ
ルＭＯＳトランジスタ７ａの他端とＮチャネルＭＯＳト
ランジスタ７ｂの一端とが直列に接続され、このＰチャ
ネルＭＯＳトランジスタ７ａの他端とＮチャネルＭＯＳ
トランジスタ７ｂの一端との接続点から出力電圧Ｂを出
力端子８とコンパレータ１の他方の入力端とに出力する
構成となる。
ルＭＯＳトランジスタ７ａの一端とが接続し、Ｎチャネ
ルＭＯＳトランジスタ７ｂの他端が接地され、Ｐチャネ
ルＭＯＳトランジスタ７ａの他端とＮチャネルＭＯＳト
ランジスタ７ｂの一端とが直列に接続され、このＰチャ
ネルＭＯＳトランジスタ７ａの他端とＮチャネルＭＯＳ
トランジスタ７ｂの一端との接続点から出力電圧Ｂを出
力端子８とコンパレータ１の他方の入力端とに出力する
構成となる。
【００２１】次に、本発明の液晶駆動用電源回路の動作
説明をする。尚、抵抗体Ｒ1と抵抗体Ｒ2との間から出力
電圧Ａを得る動作について述べるが、他の抵抗体Ｒ3〜
Ｒｎの夫々の間にも、抵抗体Ｒ1と抵抗体Ｒ2との間に接
続された回路と同じ構成の回路が接続されており、出力
電圧も同様の動作によって得られる。
説明をする。尚、抵抗体Ｒ1と抵抗体Ｒ2との間から出力
電圧Ａを得る動作について述べるが、他の抵抗体Ｒ3〜
Ｒｎの夫々の間にも、抵抗体Ｒ1と抵抗体Ｒ2との間に接
続された回路と同じ構成の回路が接続されており、出力
電圧も同様の動作によって得られる。
【００２２】まず、抵抗体Ｒ群のうち抵抗体Ｒ1と抵抗
体Ｒ2との間から出力電圧Ａ（図３におけるＡ部波形：
ａ（Ｖ））をコンパレータ１に出力する。この際、出力
部３の出力電圧Ｂが出力電圧より小さい場合、図３より
コンパレータ１の出力はロー状態となり、出力電圧Ｄは
ロー状態となるので、出力部３のＰチャネルＭＯＳトラ
ンジスタ７ａはオンとなる。また、出力電圧Ｅもロー状
態となるので、ＮチャネルＭＯＳトランジスタ７ｂはオ
フとなる。したがって、出力電圧ＢはＰチャネルＭＯＳ
トランジスタの一端に接続された電源ＶEEにより上昇す
る。
体Ｒ2との間から出力電圧Ａ（図３におけるＡ部波形：
ａ（Ｖ））をコンパレータ１に出力する。この際、出力
部３の出力電圧Ｂが出力電圧より小さい場合、図３より
コンパレータ１の出力はロー状態となり、出力電圧Ｄは
ロー状態となるので、出力部３のＰチャネルＭＯＳトラ
ンジスタ７ａはオンとなる。また、出力電圧Ｅもロー状
態となるので、ＮチャネルＭＯＳトランジスタ７ｂはオ
フとなる。したがって、出力電圧ＢはＰチャネルＭＯＳ
トランジスタの一端に接続された電源ＶEEにより上昇す
る。
【００２３】次に、出力電圧Ｂが出力電圧Ａより大きく
なったとき、コンパレータ１の出力はハイ状態になり、
貫通電流防止回路２におけるノアゲート４の出力はロー
状態となり、インバータ６ａを介して出力電圧Ｄはハイ
状態となり、出力部３のＰチャネルＭＯＳトランジスタ
７ａはオフになる。また、ナンドゲート５の出力はハイ
状態となり、インバータ６ｄを介して出力電圧Ｅはロー
状態となり、ＮチャネルＭＯＳトランジスタ７ｂもオフ
になる。
なったとき、コンパレータ１の出力はハイ状態になり、
貫通電流防止回路２におけるノアゲート４の出力はロー
状態となり、インバータ６ａを介して出力電圧Ｄはハイ
状態となり、出力部３のＰチャネルＭＯＳトランジスタ
７ａはオフになる。また、ナンドゲート５の出力はハイ
状態となり、インバータ６ｄを介して出力電圧Ｅはロー
状態となり、ＮチャネルＭＯＳトランジスタ７ｂもオフ
になる。
【００２４】その後、ノアゲート４の出力がインバータ
６ａ、６ｂ、６ｃを介してナンドゲート５に入力される
ので、ナンドゲート５の出力はロー状態となり、Ｎチャ
ネルＭＯＳトランジスタ７ｂはオンになる。このときノ
アゲート４の出力状態は変わらないので、ＰチャネルＭ
ＯＳトランジスタ７ａはオフのままである。したがっ
て、出力電圧Ｃは下降する。
６ａ、６ｂ、６ｃを介してナンドゲート５に入力される
ので、ナンドゲート５の出力はロー状態となり、Ｎチャ
ネルＭＯＳトランジスタ７ｂはオンになる。このときノ
アゲート４の出力状態は変わらないので、ＰチャネルＭ
ＯＳトランジスタ７ａはオフのままである。したがっ
て、出力電圧Ｃは下降する。
【００２５】次に、再び、出力電圧Ｂが出力電圧Ａより
大きくなったとき、コンパレータ１の出力はロー状態に
なり、貫通電流防止回路２におけるノアゲート４の出力
はロー状態のままであり、出力部３のＰチャネルＭＯＳ
トランジスタ７ａはオフのままである。また、ナンドゲ
ート５の出力はハイ状態となり、インバータ６ｄを介し
て出力電圧Ｅはロー状態となり、ＮチャネルＭＯＳトラ
ンジスタ７ｂもオフになる。
大きくなったとき、コンパレータ１の出力はロー状態に
なり、貫通電流防止回路２におけるノアゲート４の出力
はロー状態のままであり、出力部３のＰチャネルＭＯＳ
トランジスタ７ａはオフのままである。また、ナンドゲ
ート５の出力はハイ状態となり、インバータ６ｄを介し
て出力電圧Ｅはロー状態となり、ＮチャネルＭＯＳトラ
ンジスタ７ｂもオフになる。
【００２６】その後、ノアゲート４の出力がインバータ
６ａ、６ｂ、６ｃを介してナンドゲート５に入力され
が、ナンドゲート５の出力はハイ状態のままであり、Ｎ
チャネルＭＯＳトランジスタ７ｂはオフのままである。
また、ナンドゲート５の出力がインバータ６ｄ、６ｅ、
６ｆを介してノアゲート４に入力されこのときノアゲー
ト４の出力はハイ状態になり、インバータ６ａを介して
出力電圧Ｄはロー状態となり、ＰチャネルＭＯＳトラン
ジスタ７ａはオンする。したがって、出力電圧Ｃは再び
上昇する。
６ａ、６ｂ、６ｃを介してナンドゲート５に入力され
が、ナンドゲート５の出力はハイ状態のままであり、Ｎ
チャネルＭＯＳトランジスタ７ｂはオフのままである。
また、ナンドゲート５の出力がインバータ６ｄ、６ｅ、
６ｆを介してノアゲート４に入力されこのときノアゲー
ト４の出力はハイ状態になり、インバータ６ａを介して
出力電圧Ｄはロー状態となり、ＰチャネルＭＯＳトラン
ジスタ７ａはオンする。したがって、出力電圧Ｃは再び
上昇する。
【００２７】上述したように、本発明に係る液晶駆動用
電源回路は、電圧を所定の値に保ちつつ出力する際、出
力部３のＰチャネルＭＯＳトランジスタ７ａ及びＮチャ
ネルＭＯＳトランジスタ７ｂは同時にオンすることはな
いため、ＤＣパスの発生を生じず、このＤＣパスによる
消費電力を抑制する。
電源回路は、電圧を所定の値に保ちつつ出力する際、出
力部３のＰチャネルＭＯＳトランジスタ７ａ及びＮチャ
ネルＭＯＳトランジスタ７ｂは同時にオンすることはな
いため、ＤＣパスの発生を生じず、このＤＣパスによる
消費電力を抑制する。
【００２８】
【発明の効果】以上詳細に説明したように、本発明を用
いることにより、従来技術の場合と異なり、オペアンプ
やブリーダ抵抗が直接電力を供給するわけではなく、単
に、コンパレータと出力部のＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタを動作させるだけ
でよいので、それぞれを高いインピーダンスで構成する
ことが可能になり、また、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタは貫通電流防止回路
を通すため同時にオン状態にならず、ＤＣパス電流は発
生しない。
いることにより、従来技術の場合と異なり、オペアンプ
やブリーダ抵抗が直接電力を供給するわけではなく、単
に、コンパレータと出力部のＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタを動作させるだけ
でよいので、それぞれを高いインピーダンスで構成する
ことが可能になり、また、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタは貫通電流防止回路
を通すため同時にオン状態にならず、ＤＣパス電流は発
生しない。
【００２９】また、液晶パネル及び液晶駆動素子が消費
するだけの電力を供給できる能力が、ＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタにあれ
ばよく、従って、真に液晶表示パネルを動作させるに必
要な電力のみしか必要とせず、従来のように電源を生成
するため多くの消費電力を必要とせず、極めて低消費電
力にすることができる。
するだけの電力を供給できる能力が、ＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタにあれ
ばよく、従って、真に液晶表示パネルを動作させるに必
要な電力のみしか必要とせず、従来のように電源を生成
するため多くの消費電力を必要とせず、極めて低消費電
力にすることができる。
【００３０】更に、請求項２に記載の本発明を用いるこ
とにより、出力される電圧の値が、平滑用コンデンサー
を有しない場合より一定になる。
とにより、出力される電圧の値が、平滑用コンデンサー
を有しない場合より一定になる。
【００３１】以上より、液晶システムでの消費電力の６
割以上を占める部分である電源部の消費電力を大幅に低
減でき、携帯機器等の電池にて駆動する機器の電池寿命
を飛躍的に延ばすことが可能になる。また、所定の期間
のみ電源電圧の必要な時分割方式単純マトリックス型液
晶駆動装置に特に有効である。
割以上を占める部分である電源部の消費電力を大幅に低
減でき、携帯機器等の電池にて駆動する機器の電池寿命
を飛躍的に延ばすことが可能になる。また、所定の期間
のみ電源電圧の必要な時分割方式単純マトリックス型液
晶駆動装置に特に有効である。
【図１】本発明の実施例の液晶駆動用電源回路の構成図
である。
である。
【図２】本発明の実施例における、コンパレータ及び貫
通電流防止回路の出力波形を示す図である。
通電流防止回路の出力波形を示す図である。
【図３】抵抗体群からの出力波形及び本発明の液晶駆動
用電源回路の出力波形を示す図である。
用電源回路の出力波形を示す図である。
【図４】本発明の他の実施例の液晶駆動用電源回路の出
力部の構成図である。
力部の構成図である。
【図５】出力部に平滑コンデンサ−を用いない場合の問
題点の説明に供する図である。
題点の説明に供する図である。
【図６】一般的な液晶表示システムの構成図である。
【図７】第１の従来技術における液晶駆動用電源回路の
構成図である。
構成図である。
【図８】第２の従来技術における液晶駆動用電源回路の
構成図である。
構成図である。
１ コンパレータ ２ 貫通電流防止回路 ３ 出力部 ４ ノアゲート ５ ナンドゲート ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ インバータ ７ａ ＰチャネルＭＯＳトランジスタ ７ｂ ＮチャネルＭＯＳトランジスタ ８ 出力端子 ９ 平滑用コンデンサー Ｒ 抵抗体
Claims (2)
- 【請求項１】 一端が所定の電圧を有する第１の電源と
接続され、他端が接地された複数の抵抗体が直列に接続
された抵抗体群と、 上記各抵抗体間毎に設けられた、ＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタとが直列に接
続され、上記ＰチャネルＭＯＳトランジスタの一端が所
定の電圧を有する第２の電源と接続され、上記Ｐチャネ
ルＭＯＳトランジスタの他端が上記ＮチャネルＭＯＳト
ランジスタの一端と接続され、該ＮチャネルＭＯＳトラ
ンジスタの他端は接地され、上記ＰチャネルＭＯＳトラ
ンジスタと上記ＮチャネルＭＯＳトランジスタとの接続
点が出力端子と接続された出力部と、 上記抵抗体群の抵抗体間からの出力電圧と対応する上記
出力部からの出力電圧とを比較するコンパレータと、 該コンパレータからの出力に基づいて、対応する上記Ｐ
チャネルＭＯＳトランジスタ及び上記ＮチャネルＭＯＳ
トランジスタのうち少なくともどちらか一方はオフ状態
となるようにする論理回路とを有することを特徴とする
液晶駆動用電源回路。 - 【請求項２】 上記出力部と上記出力端子との間に平滑
用コンデンサーを有することを特徴とする、請求項１記
載の液晶駆動用電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2389695A JPH08221142A (ja) | 1995-02-13 | 1995-02-13 | 液晶駆動用電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2389695A JPH08221142A (ja) | 1995-02-13 | 1995-02-13 | 液晶駆動用電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221142A true JPH08221142A (ja) | 1996-08-30 |
Family
ID=12123229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2389695A Pending JPH08221142A (ja) | 1995-02-13 | 1995-02-13 | 液晶駆動用電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08221142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002207456A (ja) * | 2001-01-09 | 2002-07-26 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| DE102004043034A1 (de) * | 2004-09-06 | 2006-03-09 | Infineon Technologies Ag | Integrierte Schaltung zur Regelung eines Spannungsgenerators |
| US7365595B2 (en) | 2005-03-23 | 2008-04-29 | Samsung Electronics Co., Ltd. | Internal voltage generator |
-
1995
- 1995-02-13 JP JP2389695A patent/JPH08221142A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002207456A (ja) * | 2001-01-09 | 2002-07-26 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| DE102004043034A1 (de) * | 2004-09-06 | 2006-03-09 | Infineon Technologies Ag | Integrierte Schaltung zur Regelung eines Spannungsgenerators |
| US7279881B2 (en) | 2004-09-06 | 2007-10-09 | Infineon, Ag | Integrated circuit for regulating a voltage generator |
| US7365595B2 (en) | 2005-03-23 | 2008-04-29 | Samsung Electronics Co., Ltd. | Internal voltage generator |
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