JP2000351226A - サーマルプリントヘッド - Google Patents
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- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
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- B41J2/355—Control circuits for heating-element selection
- B41J2/3558—Voltage control or determination
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 製造コストを極力増加させることなく、電池
を電源とする場合に想定される範囲のあらゆる電源電圧
での使用を可能にするサーマルプリントヘッドを提供す
る。 【解決手段】 発熱することにより記録用紙上に画像を
形成させる複数の発熱素子２と、これら発熱素子２を駆
動制御する任意数のドライバＩＣ３とを備えたサーマル
プリントヘッドであって、複数の発熱素子２に供給され
るヘッド電圧が、２．７Ｖから８．５Ｖの範囲であれ
ば、記録用紙上に画像を形成させることが可能であり、
かつ、ドライバＩＣ３に供給されるロジック電圧が、
２．７Ｖから５．５Ｖの範囲であれば、ドライバＩＣ３
を動作させることが可能である構成とした。
を電源とする場合に想定される範囲のあらゆる電源電圧
での使用を可能にするサーマルプリントヘッドを提供す
る。 【解決手段】 発熱することにより記録用紙上に画像を
形成させる複数の発熱素子２と、これら発熱素子２を駆
動制御する任意数のドライバＩＣ３とを備えたサーマル
プリントヘッドであって、複数の発熱素子２に供給され
るヘッド電圧が、２．７Ｖから８．５Ｖの範囲であれ
ば、記録用紙上に画像を形成させることが可能であり、
かつ、ドライバＩＣ３に供給されるロジック電圧が、
２．７Ｖから５．５Ｖの範囲であれば、ドライバＩＣ３
を動作させることが可能である構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、発熱することによ
り記録用紙上に画像を形成させる複数の発熱素子と、こ
れら発熱素子を駆動制御する任意数の発熱素子駆動制御
用集積回路とを備えたサーマルプリントヘッドに関す
る。
り記録用紙上に画像を形成させる複数の発熱素子と、こ
れら発熱素子を駆動制御する任意数の発熱素子駆動制御
用集積回路とを備えたサーマルプリントヘッドに関す
る。
【０００２】
【従来の技術】近年、サーマルプリントヘッドを備えた
感熱式あるいは熱転写式の携帯型プリンタや携帯型コピ
ー機などが一般に普及している。これらの携帯型装置の
ように、いわゆる電池駆動型の装置においては、各種の
電池が使用されており、様々な電源電圧が採用されてい
る。
感熱式あるいは熱転写式の携帯型プリンタや携帯型コピ
ー機などが一般に普及している。これらの携帯型装置の
ように、いわゆる電池駆動型の装置においては、各種の
電池が使用されており、様々な電源電圧が採用されてい
る。
【０００３】ところで、サーマルプリントヘッドの場
合、発熱素子に供給されるヘッド電圧用の電源と、発熱
素子駆動制御用集積回路に供給されるロジック電圧用の
電源とを、電池により実現する必要がある。
合、発熱素子に供給されるヘッド電圧用の電源と、発熱
素子駆動制御用集積回路に供給されるロジック電圧用の
電源とを、電池により実現する必要がある。
【０００４】このため、消費電力の低減を要求されるの
は勿論のこと、低電圧での駆動を要求され、その上、使
用による電源電圧の経時的な低下に耐え得ることも要求
される。さらには、様々な仕様の電源電圧に対処するこ
とも要求される。
は勿論のこと、低電圧での駆動を要求され、その上、使
用による電源電圧の経時的な低下に耐え得ることも要求
される。さらには、様々な仕様の電源電圧に対処するこ
とも要求される。
【０００５】そこで、従来のサーマルプリントヘッド
は、発熱素子の構造などに各種の工夫を凝らして、消費
電力の低減を図ると同時に、低いヘッド電圧での使用を
可能にしていた。
は、発熱素子の構造などに各種の工夫を凝らして、消費
電力の低減を図ると同時に、低いヘッド電圧での使用を
可能にしていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のサーマルプリントヘッドでは、ロジック電圧が３．
３Ｖまたは５Ｖに固定されており、このため、少なくと
も２種類のサーマルプリントヘッドを設計および製造す
る必要があり、開発コストを含む製造コストの上昇原因
になっていた。また、使用による経時的なロジック電圧
の低下を避けるために、電池からＤＣ−ＤＣコンバータ
を経由して発熱素子駆動制御用集積回路にロジック電圧
を供給していたので、部品コストや組立コストの上昇原
因になっていた。
来のサーマルプリントヘッドでは、ロジック電圧が３．
３Ｖまたは５Ｖに固定されており、このため、少なくと
も２種類のサーマルプリントヘッドを設計および製造す
る必要があり、開発コストを含む製造コストの上昇原因
になっていた。また、使用による経時的なロジック電圧
の低下を避けるために、電池からＤＣ−ＤＣコンバータ
を経由して発熱素子駆動制御用集積回路にロジック電圧
を供給していたので、部品コストや組立コストの上昇原
因になっていた。
【０００７】本発明は、このような事情のもとで考え出
されたものであって、製造コストを極力増加させること
なく、電池を電源とする場合に想定される範囲のあらゆ
る電源電圧での使用を可能にするサーマルプリントヘッ
ドを提供することをその課題としている。
されたものであって、製造コストを極力増加させること
なく、電池を電源とする場合に想定される範囲のあらゆ
る電源電圧での使用を可能にするサーマルプリントヘッ
ドを提供することをその課題としている。
【０００８】
【発明の開示】上記の課題を解決するため、本発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００９】本発明の第１の側面によれば、発熱するこ
とにより記録用紙上に画像を形成させる複数の発熱素子
と、これら発熱素子を駆動制御する任意数の発熱素子駆
動制御用集積回路とを備えたサーマルプリントヘッドで
あって、複数の発熱素子に供給されるヘッド電圧が、
２．７Ｖから８．５Ｖの範囲であれば、記録用紙上に画
像を形成させることが可能であり、かつ、発熱素子駆動
制御用集積回路に供給されるロジック電圧が、２．７Ｖ
から５．５Ｖの範囲であれば、発熱素子駆動制御用集積
回路を動作させることが可能である構成としたことを特
徴とする、サーマルプリントヘッドが提供される。
とにより記録用紙上に画像を形成させる複数の発熱素子
と、これら発熱素子を駆動制御する任意数の発熱素子駆
動制御用集積回路とを備えたサーマルプリントヘッドで
あって、複数の発熱素子に供給されるヘッド電圧が、
２．７Ｖから８．５Ｖの範囲であれば、記録用紙上に画
像を形成させることが可能であり、かつ、発熱素子駆動
制御用集積回路に供給されるロジック電圧が、２．７Ｖ
から５．５Ｖの範囲であれば、発熱素子駆動制御用集積
回路を動作させることが可能である構成としたことを特
徴とする、サーマルプリントヘッドが提供される。
【００１０】発熱素子の発熱により記録用紙上に画像を
形成させる方式は、感熱紙からなる記録用紙を用いる方
式であってもよいし、インクリボンを用いた熱転写方式
あるいは昇華方式であってもよい。
形成させる方式は、感熱紙からなる記録用紙を用いる方
式であってもよいし、インクリボンを用いた熱転写方式
あるいは昇華方式であってもよい。
【００１１】好ましい実施の形態によれば、ヘッド電圧
とロジック電圧とは、互いに独立に設定可能である。
とロジック電圧とは、互いに独立に設定可能である。
【００１２】他の好ましい実施の形態によれば、ヘッド
電圧の変化に応じて、印字時におけるヘッド電圧のパル
ス幅が可変させる。
電圧の変化に応じて、印字時におけるヘッド電圧のパル
ス幅が可変させる。
【００１３】他の好ましい実施の形態によれば、各発熱
素子は、副走査方向の有効印字幅が、１つの印字データ
に基づいて印字されるべき１画素の副走査方向の幅のほ
ぼ整数分の１の大きさであり、１画素を副走査方向に複
数回に分けて印字する構成とした。
素子は、副走査方向の有効印字幅が、１つの印字データ
に基づいて印字されるべき１画素の副走査方向の幅のほ
ぼ整数分の１の大きさであり、１画素を副走査方向に複
数回に分けて印字する構成とした。
【００１４】他の好ましい実施の形態によれば、発熱素
子駆動制御用集積回路は、供給されるロジック電圧が所
定値以下になったときに回路動作を停止させるための減
電圧回路が設けられていない。
子駆動制御用集積回路は、供給されるロジック電圧が所
定値以下になったときに回路動作を停止させるための減
電圧回路が設けられていない。
【００１５】他の好ましい実施の形態によれば、発熱素
子駆動制御用集積回路は、複数の発熱素子にそれぞれ接
続される出力トランジスタとして、ＭＯＳ型の電界効果
トランジスタを内蔵しており、各電界効果トランジスタ
は、周囲をゲート電極で囲まれた複数のソース領域およ
びドレイン領域が、それぞれ並列に接続された構成であ
る。
子駆動制御用集積回路は、複数の発熱素子にそれぞれ接
続される出力トランジスタとして、ＭＯＳ型の電界効果
トランジスタを内蔵しており、各電界効果トランジスタ
は、周囲をゲート電極で囲まれた複数のソース領域およ
びドレイン領域が、それぞれ並列に接続された構成であ
る。
【００１６】このように、複数の発熱素子に供給される
ヘッド電圧が、２．７Ｖから８．５Ｖの範囲であれば、
記録用紙上に画像を形成させることが可能であり、か
つ、発熱素子駆動制御用集積回路に供給されるロジック
電圧が、２．７Ｖから５．５Ｖの範囲であれば、発熱素
子駆動制御用集積回路を動作させることが可能である構
成としたので、電池を電源とする場合に想定される範囲
のあらゆる電源電圧での使用が可能であり、各種の電池
を使用できる。またこれにより、２種類のロジック電圧
に応じた製品を個々に設計および製造する必要がないこ
とから、開発コストを含む製造コストを低減できる。
ヘッド電圧が、２．７Ｖから８．５Ｖの範囲であれば、
記録用紙上に画像を形成させることが可能であり、か
つ、発熱素子駆動制御用集積回路に供給されるロジック
電圧が、２．７Ｖから５．５Ｖの範囲であれば、発熱素
子駆動制御用集積回路を動作させることが可能である構
成としたので、電池を電源とする場合に想定される範囲
のあらゆる電源電圧での使用が可能であり、各種の電池
を使用できる。またこれにより、２種類のロジック電圧
に応じた製品を個々に設計および製造する必要がないこ
とから、開発コストを含む製造コストを低減できる。
【００１７】本発明のその他の特徴および利点は、添付
図面を参照して以下に行う詳細な説明によって、より明
らかとなろう。
図面を参照して以下に行う詳細な説明によって、より明
らかとなろう。
【００１８】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を、図面を参照して具体的に説明する。
態を、図面を参照して具体的に説明する。
【００１９】図１は、本発明に係るサーマルプリントヘ
ッドの概略平面図であって、基板１上には、幅方向一側
寄りに多数の発熱素子２が列状に形成されており、ま
た、幅方向他側寄りに複数（本実施形態では１８個）の
発熱素子駆動制御用集積回路（以下「ドライバＩＣ」と
記す）３が列状に取付けられている。また、基板１の長
手方向一端部には、幅方向他側側の端面にコネクタ４が
取り付けられている。このコネクタ４は、サーマルプリ
ントヘッドの外部から発熱素子２やドライバＩＣ３に電
源や各種の信号を伝送するためのケーブル（図示せず）
が接続されるものである。
ッドの概略平面図であって、基板１上には、幅方向一側
寄りに多数の発熱素子２が列状に形成されており、ま
た、幅方向他側寄りに複数（本実施形態では１８個）の
発熱素子駆動制御用集積回路（以下「ドライバＩＣ」と
記す）３が列状に取付けられている。また、基板１の長
手方向一端部には、幅方向他側側の端面にコネクタ４が
取り付けられている。このコネクタ４は、サーマルプリ
ントヘッドの外部から発熱素子２やドライバＩＣ３に電
源や各種の信号を伝送するためのケーブル（図示せず）
が接続されるものである。
【００２０】図２は、基板１の長手方向両端部の要部拡
大平面図であって、基板１上には、一側縁に沿うように
して、発熱素子２を構成するための発熱抵抗体６が直線
状に設けられており、発熱素子２を所定個数（本実施形
態では９６個）毎に分担して駆動するためのドライバＩ
Ｃ３が、基板１上の他側縁に沿うようにして搭載されて
いる。
大平面図であって、基板１上には、一側縁に沿うように
して、発熱素子２を構成するための発熱抵抗体６が直線
状に設けられており、発熱素子２を所定個数（本実施形
態では９６個）毎に分担して駆動するためのドライバＩ
Ｃ３が、基板１上の他側縁に沿うようにして搭載されて
いる。
【００２１】図３は、発熱抵抗体６の一部の拡大平面図
であって、発熱抵抗体６の外側には、これと平行に延び
るようにして共通電極配線７が形成されている。この共
通電極配線７からは、発熱抵抗体６の下層にもぐり込む
ようにして基板１の幅方向に櫛歯状のコモンパターン８
が延ばされている。また、このコモンパターン８の各間
の領域には、櫛歯状の個別電極パターン９が入り込まさ
れている。この個別電極パターン９の基端部は、ドライ
バＩＣ３の一側近傍まで延ばされており、各個別電極パ
ターン９は、ドライバＩＣ３の出力パッドに対してワイ
ヤボンディングによって結線されている。
であって、発熱抵抗体６の外側には、これと平行に延び
るようにして共通電極配線７が形成されている。この共
通電極配線７からは、発熱抵抗体６の下層にもぐり込む
ようにして基板１の幅方向に櫛歯状のコモンパターン８
が延ばされている。また、このコモンパターン８の各間
の領域には、櫛歯状の個別電極パターン９が入り込まさ
れている。この個別電極パターン９の基端部は、ドライ
バＩＣ３の一側近傍まで延ばされており、各個別電極パ
ターン９は、ドライバＩＣ３の出力パッドに対してワイ
ヤボンディングによって結線されている。
【００２２】各ドライバＩＣ３は、これに入力される記
録画像データにしたがって、選択した個別電極パターン
９を接地する。そうすると、電池の陽極から共通電極配
線７とコモンパターン８と発熱抵抗体６と個別電極パタ
ーン９とを通って電池の陰極に至る閉ループが形成さ
れ、発熱抵抗体６において、当該個別電極パターン９を
挟んで両側に位置するコモンパターン８間の領域に電流
が流れ、この領域が発熱する。すなわち、発熱抵抗体６
は、図３に詳示するように、その下にもぐり込んでのび
る櫛歯状のコモンパターン８によって、長手方向に微小
領域毎に区画され、各区画された領域が発熱素子２とし
て機能する。
録画像データにしたがって、選択した個別電極パターン
９を接地する。そうすると、電池の陽極から共通電極配
線７とコモンパターン８と発熱抵抗体６と個別電極パタ
ーン９とを通って電池の陰極に至る閉ループが形成さ
れ、発熱抵抗体６において、当該個別電極パターン９を
挟んで両側に位置するコモンパターン８間の領域に電流
が流れ、この領域が発熱する。すなわち、発熱抵抗体６
は、図３に詳示するように、その下にもぐり込んでのび
る櫛歯状のコモンパターン８によって、長手方向に微小
領域毎に区画され、各区画された領域が発熱素子２とし
て機能する。
【００２３】図４は、発熱素子２による印字幅の説明図
であって、各発熱素子２による副走査方向の有効印字幅
Ａは、１つの印字データに基づいて印字されるべき１画
素の副走査方向の幅Ｂのほぼ１／２の大きさである。し
たがって、副走査方向については、同一の印字データで
２回の印字を行うことになる。
であって、各発熱素子２による副走査方向の有効印字幅
Ａは、１つの印字データに基づいて印字されるべき１画
素の副走査方向の幅Ｂのほぼ１／２の大きさである。し
たがって、副走査方向については、同一の印字データで
２回の印字を行うことになる。
【００２４】以下、ドライバＩＣ３の構成について、さ
らに詳しく述べる。
らに詳しく述べる。
【００２５】図５は、ドライバＩＣ３の回路ブロック図
であって、このドライバＩＣ３のチップ１１には、シフ
トレジスタＳＲ、ラッチ回路ＬＴ、９７個の論理積回路
ＡＮＤ1 〜ＡＮＤ97、９６個の電界効果トランジスタＦ
ＥＴ1 〜ＦＥＴ96、インバータＩＶ、Ｄフリップフロッ
プ回路ＤＦＦ、およびパッドＤＩ，ＳＴＲＩ，ＬＡＴ，
ＣＬＫ，ＳＴＲＣＬＫ，ＧＮＤ，ＶＤＤ，ＳＴＲＯ，Ｄ
Ｏ，ＤＯ1 〜ＤＯ96が形成されている。これらドライバ
ＩＣ３の各論理回路は、ＭＯＳ型の電界効果トランジス
タにより実現されている。これらドライバＩＣ３には、
供給されるロジック電圧が所定値以下になったときに回
路動作を停止させるための減電圧回路が設けられていな
い。たとえば、基本的に５Ｖのロジック電圧で動作する
通常のドライバＩＣの場合、ロジック電圧が３．７Ｖ以
下になれば、減電圧回路が作動して回路動作が停止する
のであるが、上記ドライバＩＣ３には減電圧回路が設け
られていないので、パッドＶＤＤに供給されるロジック
電圧が３．７Ｖ以下になっても回路動作が停止すること
はない。
であって、このドライバＩＣ３のチップ１１には、シフ
トレジスタＳＲ、ラッチ回路ＬＴ、９７個の論理積回路
ＡＮＤ1 〜ＡＮＤ97、９６個の電界効果トランジスタＦ
ＥＴ1 〜ＦＥＴ96、インバータＩＶ、Ｄフリップフロッ
プ回路ＤＦＦ、およびパッドＤＩ，ＳＴＲＩ，ＬＡＴ，
ＣＬＫ，ＳＴＲＣＬＫ，ＧＮＤ，ＶＤＤ，ＳＴＲＯ，Ｄ
Ｏ，ＤＯ1 〜ＤＯ96が形成されている。これらドライバ
ＩＣ３の各論理回路は、ＭＯＳ型の電界効果トランジス
タにより実現されている。これらドライバＩＣ３には、
供給されるロジック電圧が所定値以下になったときに回
路動作を停止させるための減電圧回路が設けられていな
い。たとえば、基本的に５Ｖのロジック電圧で動作する
通常のドライバＩＣの場合、ロジック電圧が３．７Ｖ以
下になれば、減電圧回路が作動して回路動作が停止する
のであるが、上記ドライバＩＣ３には減電圧回路が設け
られていないので、パッドＶＤＤに供給されるロジック
電圧が３．７Ｖ以下になっても回路動作が停止すること
はない。
【００２６】電界効果トランジスタＦＥＴ1 〜ＦＥＴ96
は、ソースが全て共通にパッドＧＮＤに接続され、ドレ
インがパッドＤＯ1 〜ＤＯ96に接続され、ゲートが論理
積回路ＡＮＤ1 〜ＡＮＤ96の出力端に接続されている。
論理積回路ＡＮＤ1 〜ＡＮＤ 96は、一方の入力端がラッ
チ回路ＬＴの出力端に接続され、他方の入力端が全て共
通にパッドＳＴＲＯに接続されている。ラッチ回路ＬＴ
は、入力端がシフトレジスタＳＲの出力端に接続され、
ラッチ信号入力端がパッドＬＡＴに接続されている。シ
フトレジスタＳＲは、シリアル入力端がパッドＤＩに接
続され、クロック信号入力端がパッドＣＬＫに接続さ
れ、シリアル出力端がパッドＤＯに接続されている。Ｄ
フリップフロップ回路ＤＦＦは、入力端が論理積回路Ａ
ＮＤ97の出力端に接続され、出力端がパッドＳＴＲＯと
論理積回路ＡＮＤ1 〜ＡＮＤ96の他方の入力端との接続
点およびインバータＩＶの入力端に接続され、クロック
信号入力端がパッドＳＴＲＣＬＫに接続されている。論
理積回路ＡＮＤ97は、一方の入力端がパッドＳＴＲＩに
接続され、他方の入力端がインバータＩＶの出力端に接
続されている。
は、ソースが全て共通にパッドＧＮＤに接続され、ドレ
インがパッドＤＯ1 〜ＤＯ96に接続され、ゲートが論理
積回路ＡＮＤ1 〜ＡＮＤ96の出力端に接続されている。
論理積回路ＡＮＤ1 〜ＡＮＤ 96は、一方の入力端がラッ
チ回路ＬＴの出力端に接続され、他方の入力端が全て共
通にパッドＳＴＲＯに接続されている。ラッチ回路ＬＴ
は、入力端がシフトレジスタＳＲの出力端に接続され、
ラッチ信号入力端がパッドＬＡＴに接続されている。シ
フトレジスタＳＲは、シリアル入力端がパッドＤＩに接
続され、クロック信号入力端がパッドＣＬＫに接続さ
れ、シリアル出力端がパッドＤＯに接続されている。Ｄ
フリップフロップ回路ＤＦＦは、入力端が論理積回路Ａ
ＮＤ97の出力端に接続され、出力端がパッドＳＴＲＯと
論理積回路ＡＮＤ1 〜ＡＮＤ96の他方の入力端との接続
点およびインバータＩＶの入力端に接続され、クロック
信号入力端がパッドＳＴＲＣＬＫに接続されている。論
理積回路ＡＮＤ97は、一方の入力端がパッドＳＴＲＩに
接続され、他方の入力端がインバータＩＶの出力端に接
続されている。
【００２７】各電界効果トランジスタＦＥＴ1 〜ＦＥＴ
96は、周囲をゲート電極で囲まれた複数のソース領域お
よびドレイン領域が、それぞれ並列に接続された構成で
ある。このような構成にすることによって、ソース領域
とドレイン領域との並列接続数が増加することから、オ
ン抵抗を良好に低減させることができる。もちろん、各
電界効果トランジスタＦＥＴ1 〜ＦＥＴ96を、各々複数
個の電界効果トランジスタ素子により実現してもよい。
なお、上記のような出力用ＭＯＳ型電界効果トランジス
タの構造は、特開平１０−６５１４６号公報に詳細に開
示されているので、これ以上の具体的な説明は省略す
る。また、オン抵抗を低減させるためのＭＯＳ型電界効
果トランジスタの構造としては、上記の他に、たとえば
特開平７−２２１１９２号公報に開示されている。
96は、周囲をゲート電極で囲まれた複数のソース領域お
よびドレイン領域が、それぞれ並列に接続された構成で
ある。このような構成にすることによって、ソース領域
とドレイン領域との並列接続数が増加することから、オ
ン抵抗を良好に低減させることができる。もちろん、各
電界効果トランジスタＦＥＴ1 〜ＦＥＴ96を、各々複数
個の電界効果トランジスタ素子により実現してもよい。
なお、上記のような出力用ＭＯＳ型電界効果トランジス
タの構造は、特開平１０−６５１４６号公報に詳細に開
示されているので、これ以上の具体的な説明は省略す
る。また、オン抵抗を低減させるためのＭＯＳ型電界効
果トランジスタの構造としては、上記の他に、たとえば
特開平７−２２１１９２号公報に開示されている。
【００２８】図６は、各ドライバＩＣ３内部の各種信号
のタイミングチャートであって、ＤＩは記録画像デー
タ、ＣＬＫはクロック信号、ＬＡＴはラッチ信号、ＳＴ
ＲＣＬＫはストローブクロック信号をそれぞれ表してい
る。また、ＳＴＲ１〜ＳＴＲ１８は、初段から最終段ま
でのドライバＩＣ３のＤフリップフロップ回路ＤＦＦの
出力であるストローブ信号を表している。
のタイミングチャートであって、ＤＩは記録画像デー
タ、ＣＬＫはクロック信号、ＬＡＴはラッチ信号、ＳＴ
ＲＣＬＫはストローブクロック信号をそれぞれ表してい
る。また、ＳＴＲ１〜ＳＴＲ１８は、初段から最終段ま
でのドライバＩＣ３のＤフリップフロップ回路ＤＦＦの
出力であるストローブ信号を表している。
【００２９】図７は、上記サーマルプリントヘッドを備
えた携帯型のプリンタの要部の回路ブロック図であっ
て、このプリンタは、ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ
２３、インターフェイス回路２４、ヘッド電圧検出回路
２５、および制御信号生成回路２６を備えている。
えた携帯型のプリンタの要部の回路ブロック図であっ
て、このプリンタは、ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ
２３、インターフェイス回路２４、ヘッド電圧検出回路
２５、および制御信号生成回路２６を備えている。
【００３０】ＣＰＵ（central processing unit ）２１
は、プリンタの全体を制御する。
は、プリンタの全体を制御する。
【００３１】ＲＯＭ（read only memory）２２は、制御
プログラムや各種の初期値などを記憶している。
プログラムや各種の初期値などを記憶している。
【００３２】ＲＡＭ（random access memory）２３は、
ＣＰＵ２１にワーク領域を提供し、印字データの展開な
どに利用される。
ＣＰＵ２１にワーク領域を提供し、印字データの展開な
どに利用される。
【００３３】インターフェイス回路２４は、ヘッド電圧
検出回路２５や制御信号生成回路２６とＣＰＵ２１との
間の通信を制御する。
検出回路２５や制御信号生成回路２６とＣＰＵ２１との
間の通信を制御する。
【００３４】ヘッド電圧検出回路２５は、図外の電池か
らコネクタ４などを介して共通電極配線７に供給される
ヘッド電圧を検出する。
らコネクタ４などを介して共通電極配線７に供給される
ヘッド電圧を検出する。
【００３５】制御信号生成回路２６は、ＣＰＵ２１によ
り制御されて、クロック信号、ラッチ信号、あるいはス
トローブクロック信号など、サーマルプリントヘッドを
制御するための各種の制御信号を生成する。これらの制
御信号は、記録画像データやヘッド電圧およびロジック
電圧とともに、制御信号生成回路２６からサーマルプリ
ントヘッドに供給される。
り制御されて、クロック信号、ラッチ信号、あるいはス
トローブクロック信号など、サーマルプリントヘッドを
制御するための各種の制御信号を生成する。これらの制
御信号は、記録画像データやヘッド電圧およびロジック
電圧とともに、制御信号生成回路２６からサーマルプリ
ントヘッドに供給される。
【００３６】次に動作を説明する。インターフェイス回
路２４を介してＣＰＵ２１に供給された印字データは、
ＣＰＵ２１によって展開などの各種の処理が施され、記
録画像データとしてインターフェイス回路２４および制
御信号生成回路２６を介してサーマルプリントヘッドの
初段のドライバＩＣ３のパッドＤＩに供給される。初段
のドライバＩＣ３のパッドＤＩにシリアル入力された記
録画像データは、シフトレジスタＳＲの入力端に入力さ
れる。シフトレジスタＳＲは、初段のビットにシリアル
に入力される記録画像データを、パッドＣＬＫを介して
入力されるクロック信号に同期して順次次段のビットに
転送する。シフトレジスタＳＲの最終段のビットまで転
送された記録画像データは、次のクロック信号が入力さ
れることにより、シリアル出力端からパッドＤＯに出力
され、基板１上の配線パターンを介して次段のドライバ
ＩＣ３のパッドＤＩに供給される。このようにして、９
６×１８＝１７２８ビット分の記録画像データが１８個
のドライバＩＣ３のシフトレジスタＳＲに格納される
と、シフトレジスタＳＲの出力端は、記録画像データの
各ビットに応じてハイレベルあるいはローレベルにな
る。
路２４を介してＣＰＵ２１に供給された印字データは、
ＣＰＵ２１によって展開などの各種の処理が施され、記
録画像データとしてインターフェイス回路２４および制
御信号生成回路２６を介してサーマルプリントヘッドの
初段のドライバＩＣ３のパッドＤＩに供給される。初段
のドライバＩＣ３のパッドＤＩにシリアル入力された記
録画像データは、シフトレジスタＳＲの入力端に入力さ
れる。シフトレジスタＳＲは、初段のビットにシリアル
に入力される記録画像データを、パッドＣＬＫを介して
入力されるクロック信号に同期して順次次段のビットに
転送する。シフトレジスタＳＲの最終段のビットまで転
送された記録画像データは、次のクロック信号が入力さ
れることにより、シリアル出力端からパッドＤＯに出力
され、基板１上の配線パターンを介して次段のドライバ
ＩＣ３のパッドＤＩに供給される。このようにして、９
６×１８＝１７２８ビット分の記録画像データが１８個
のドライバＩＣ３のシフトレジスタＳＲに格納される
と、シフトレジスタＳＲの出力端は、記録画像データの
各ビットに応じてハイレベルあるいはローレベルにな
る。
【００３７】ここで、各ドライバＩＣ３のパッドＬＡＴ
を介してラッチ回路ＬＴのラッチ信号入力端にラッチ信
号が入力されると、ラッチ回路ＬＴは、入力端に入力さ
れているシフトレジスタＳＲの出力端の信号、すなわち
記録画像データを取り込んで記憶する。これにより、ラ
ッチ回路ＬＴの出力端は、記録画像データの各ビットに
応じてハイレベルあるいはローレベルになる。
を介してラッチ回路ＬＴのラッチ信号入力端にラッチ信
号が入力されると、ラッチ回路ＬＴは、入力端に入力さ
れているシフトレジスタＳＲの出力端の信号、すなわち
記録画像データを取り込んで記憶する。これにより、ラ
ッチ回路ＬＴの出力端は、記録画像データの各ビットに
応じてハイレベルあるいはローレベルになる。
【００３８】一方、ラッチ信号は初段のドライバＩＣ３
のパッドＳＴＲＩを介して論理積回路ＡＮＤ97の一方の
入力端にも入力される。ここで、Ｄフリップフロップ回
路ＤＦＦの出力端がローレベルであったとすると、その
ローレベルの信号がインバータＩＶによりハイレベルに
反転されて論理積回路ＡＮＤ97の他方の入力端に入力さ
れるので、論理積回路ＡＮＤ97の出力端がハイレベルに
なり、そのハイレベルの信号がＤフリップフロップ回路
ＤＦＦの入力端に入力される。そして、パッドＳＴＲＣ
ＬＫを介してＤフリップフロップ回路ＤＦＦのクロック
信号入力端に入力されているストローブクロック信号が
ハイレベルに反転すると、その時点で、Ｄフリップフロ
ップ回路ＤＦＦの出力であるストローブ信号がハイレベ
ルになる。このストローブ信号は、論理積回路ＡＮＤ1
〜ＡＮＤ96の他方の入力端に入力されるとともに、パッ
ドＳＴＲＯおよび基板１上の配線パターンを介して次段
のドライバＩＣ３のパッドＳＴＲＩに入力される。
のパッドＳＴＲＩを介して論理積回路ＡＮＤ97の一方の
入力端にも入力される。ここで、Ｄフリップフロップ回
路ＤＦＦの出力端がローレベルであったとすると、その
ローレベルの信号がインバータＩＶによりハイレベルに
反転されて論理積回路ＡＮＤ97の他方の入力端に入力さ
れるので、論理積回路ＡＮＤ97の出力端がハイレベルに
なり、そのハイレベルの信号がＤフリップフロップ回路
ＤＦＦの入力端に入力される。そして、パッドＳＴＲＣ
ＬＫを介してＤフリップフロップ回路ＤＦＦのクロック
信号入力端に入力されているストローブクロック信号が
ハイレベルに反転すると、その時点で、Ｄフリップフロ
ップ回路ＤＦＦの出力であるストローブ信号がハイレベ
ルになる。このストローブ信号は、論理積回路ＡＮＤ1
〜ＡＮＤ96の他方の入力端に入力されるとともに、パッ
ドＳＴＲＯおよび基板１上の配線パターンを介して次段
のドライバＩＣ３のパッドＳＴＲＩに入力される。
【００３９】すなわち、初段のドライバＩＣ３において
は、ラッチ信号とストローブクロック信号とに基づいて
ストローブ信号が生成され、第２段以降のドライバＩＣ
３においては、前段のドライバＩＣ３において生成され
たストローブ信号とストローブクロック信号とに基づい
て新たなストローブ信号が生成される。この結果、各段
のドライバＩＣ３におけるストローブ信号は、図６のＳ
ＴＲ１〜ＳＴＲ１８のように、時間的に重なることな
く、ストローブクロック信号の１周期の時間だけ順次ハ
イレベルになる。
は、ラッチ信号とストローブクロック信号とに基づいて
ストローブ信号が生成され、第２段以降のドライバＩＣ
３においては、前段のドライバＩＣ３において生成され
たストローブ信号とストローブクロック信号とに基づい
て新たなストローブ信号が生成される。この結果、各段
のドライバＩＣ３におけるストローブ信号は、図６のＳ
ＴＲ１〜ＳＴＲ１８のように、時間的に重なることな
く、ストローブクロック信号の１周期の時間だけ順次ハ
イレベルになる。
【００４０】さらに具体的に述べると、初段のドライバ
ＩＣ３のＤフリップフロップ回路ＤＦＦにラッチ信号が
入力されると、その後の最初のストローブクロック信号
の立ち上がりのタイミングでＤフリップフロップ回路Ｄ
ＦＦの出力がハイレベルになる。そしてその次のストロ
ーブクロック信号の立ち上がりのタイミングでは、ラッ
チ信号は既にローレベルに反転しているので、Ｄフリッ
プフロップ回路ＤＦＦの出力はハイレベルからローレベ
ルに反転する。したがって、Ｄフリップフロップ回路Ｄ
ＦＦは、ストローブクロック信号の１周期に相当する時
間だけハイレベルになるストローブ信号を出力すること
になる。そして、このストローブ信号が次段のドライバ
ＩＣ３のＤフリップフロップ回路ＤＦＦに論理積回路Ａ
ＮＤ97を介して入力されるので、次段のドライバＩＣ３
のＤフリップフロップ回路ＤＦＦは、前段のドライバＩ
Ｃ３のＤフリップフロップ回路ＤＦＦにより生成された
ストローブ信号の立ち下がりと同時に立ち上がってスト
ローブクロック信号の１周期に相当する時間だけハイレ
ベルになるストローブ信号を出力する。このように、基
板１上の１８個のドライバＩＣ３のＤフリップフロップ
回路ＤＦＦは、タイミングが相互に重ならないように順
次新たなストローブ信号を生成するのである。
ＩＣ３のＤフリップフロップ回路ＤＦＦにラッチ信号が
入力されると、その後の最初のストローブクロック信号
の立ち上がりのタイミングでＤフリップフロップ回路Ｄ
ＦＦの出力がハイレベルになる。そしてその次のストロ
ーブクロック信号の立ち上がりのタイミングでは、ラッ
チ信号は既にローレベルに反転しているので、Ｄフリッ
プフロップ回路ＤＦＦの出力はハイレベルからローレベ
ルに反転する。したがって、Ｄフリップフロップ回路Ｄ
ＦＦは、ストローブクロック信号の１周期に相当する時
間だけハイレベルになるストローブ信号を出力すること
になる。そして、このストローブ信号が次段のドライバ
ＩＣ３のＤフリップフロップ回路ＤＦＦに論理積回路Ａ
ＮＤ97を介して入力されるので、次段のドライバＩＣ３
のＤフリップフロップ回路ＤＦＦは、前段のドライバＩ
Ｃ３のＤフリップフロップ回路ＤＦＦにより生成された
ストローブ信号の立ち下がりと同時に立ち上がってスト
ローブクロック信号の１周期に相当する時間だけハイレ
ベルになるストローブ信号を出力する。このように、基
板１上の１８個のドライバＩＣ３のＤフリップフロップ
回路ＤＦＦは、タイミングが相互に重ならないように順
次新たなストローブ信号を生成するのである。
【００４１】このとき、インバータＩＶと論理積回路Ａ
ＮＤ97とを設けて、Ｄフリップフロップ回路ＤＦＦの出
力がローレベルのときにのみＤフリップフロップ回路Ｄ
ＦＦの入力がハイレベルになり得るようにしているの
で、ノイズなどの影響でＤフリップフロップ回路ＤＦＦ
の出力すなわちストローブ信号がストローブクロック信
号の２周期以上の時間にわたってハイレベルになること
がない。
ＮＤ97とを設けて、Ｄフリップフロップ回路ＤＦＦの出
力がローレベルのときにのみＤフリップフロップ回路Ｄ
ＦＦの入力がハイレベルになり得るようにしているの
で、ノイズなどの影響でＤフリップフロップ回路ＤＦＦ
の出力すなわちストローブ信号がストローブクロック信
号の２周期以上の時間にわたってハイレベルになること
がない。
【００４２】各ドライバＩＣ３において、Ｄフリップフ
ロップ回路ＤＦＦの出力すなわちストローブ信号がハイ
レベルになると、このハイレベルの信号が論理積回路Ａ
ＮＤ 1 〜ＡＮＤ96の他方の入力端に入力される。したが
って、論理積回路ＡＮＤ1 〜ＡＮＤ96のうち、記録画像
データに応じてラッチ回路ＬＴの出力がハイレベルにな
っているビットに対応する論理積回路の出力端がハイレ
ベルになり、この結果、電界効果トランジスタＦＥＴ1
〜ＦＥＴ96のうち、対応する電界効果トランジスタがオ
ンする。電界効果トランジスタＦＥＴ1 〜ＦＥＴ96のド
レインはパッドＤＯ1 〜ＤＯ96を介して図３の個別電極
パターン９に接続されているので、電界効果トランジス
タＦＥＴ1 〜ＦＥＴ96のうちのいずれかがオンすれば、
電源の陽極から共通電極配線７、コモンパターン８、発
熱抵抗体６、個別電極パターン９、電界効果トランジス
タＦＥＴ1 〜ＦＥＴ96のうちの該当するもの、およびパ
ッドＧＮＤを介して電源の陰極に至る閉ループが形成さ
れ、発熱素子２を構成する発熱抵抗体６の該当箇所に通
電されて、記録用紙に記録画像が記録される。この記録
は、もちろん、ストローブ信号のタイミングに従って、
ドライバＩＣ３の個数である１８回に分けて順次行われ
ることとなる。
ロップ回路ＤＦＦの出力すなわちストローブ信号がハイ
レベルになると、このハイレベルの信号が論理積回路Ａ
ＮＤ 1 〜ＡＮＤ96の他方の入力端に入力される。したが
って、論理積回路ＡＮＤ1 〜ＡＮＤ96のうち、記録画像
データに応じてラッチ回路ＬＴの出力がハイレベルにな
っているビットに対応する論理積回路の出力端がハイレ
ベルになり、この結果、電界効果トランジスタＦＥＴ1
〜ＦＥＴ96のうち、対応する電界効果トランジスタがオ
ンする。電界効果トランジスタＦＥＴ1 〜ＦＥＴ96のド
レインはパッドＤＯ1 〜ＤＯ96を介して図３の個別電極
パターン９に接続されているので、電界効果トランジス
タＦＥＴ1 〜ＦＥＴ96のうちのいずれかがオンすれば、
電源の陽極から共通電極配線７、コモンパターン８、発
熱抵抗体６、個別電極パターン９、電界効果トランジス
タＦＥＴ1 〜ＦＥＴ96のうちの該当するもの、およびパ
ッドＧＮＤを介して電源の陰極に至る閉ループが形成さ
れ、発熱素子２を構成する発熱抵抗体６の該当箇所に通
電されて、記録用紙に記録画像が記録される。この記録
は、もちろん、ストローブ信号のタイミングに従って、
ドライバＩＣ３の個数である１８回に分けて順次行われ
ることとなる。
【００４３】以上の動作により印字されるのは、主走査
方向には１ライン分の長さであるが、副走査方向には１
／２ライン分である。すなわち、各発熱素子２による副
走査方向の有効印字幅Ａが、１つの印字データに基づい
て印字されるべき１画素の副走査方向の幅Ｂのほぼ１／
２の大きさであるので、副走査方向には１画素の半分が
印字されたことになる。
方向には１ライン分の長さであるが、副走査方向には１
／２ライン分である。すなわち、各発熱素子２による副
走査方向の有効印字幅Ａが、１つの印字データに基づい
て印字されるべき１画素の副走査方向の幅Ｂのほぼ１／
２の大きさであるので、副走査方向には１画素の半分が
印字されたことになる。
【００４４】そこで、記録用紙が副走査方向と反対方向
に１／２画素分の距離だけ送られ、残りの１／２ライン
分の印字が実行される。すなわち、初段のドライバＩＣ
３のパッドＤＩに記録画像データがシリアル入力される
ことなく、パッドＬＡＴにラッチ信号が入力される。こ
れにより、上記と同様の動作によって、１／２ライン分
の印字が実行される。
に１／２画素分の距離だけ送られ、残りの１／２ライン
分の印字が実行される。すなわち、初段のドライバＩＣ
３のパッドＤＩに記録画像データがシリアル入力される
ことなく、パッドＬＡＴにラッチ信号が入力される。こ
れにより、上記と同様の動作によって、１／２ライン分
の印字が実行される。
【００４５】以上の動作を１組として、１組毎に１ライ
ン分の印字が繰り返され、１頁分の印字が実行される。
ン分の印字が繰り返され、１頁分の印字が実行される。
【００４６】一方、ヘッド電圧検出回路２５により検出
されたヘッド電圧は、ヘッド電圧データとして、インタ
ーフェイス回路２４を介してＣＰＵ２１に供給される。
これによりＣＰＵ２１は、制御信号生成回路２６を制御
し、ストローブクロック信号の周期をヘッド電圧に応じ
て可変させる。具体的には、ヘッド電圧が低くなるに従
ってストローブクロック信号の周期を長くする。したが
って、ヘッド電圧が低下すると発熱素子２への通電時間
が長くなり、印字速度は低下するものの、印字品質は一
定に保たれる。
されたヘッド電圧は、ヘッド電圧データとして、インタ
ーフェイス回路２４を介してＣＰＵ２１に供給される。
これによりＣＰＵ２１は、制御信号生成回路２６を制御
し、ストローブクロック信号の周期をヘッド電圧に応じ
て可変させる。具体的には、ヘッド電圧が低くなるに従
ってストローブクロック信号の周期を長くする。したが
って、ヘッド電圧が低下すると発熱素子２への通電時間
が長くなり、印字速度は低下するものの、印字品質は一
定に保たれる。
【００４７】このように、印字時におけるヘッド電圧の
パルス幅を可変とし、しかもドライバＩＣ３における電
界効果トランジスタＦＥＴ1 〜ＦＥＴ96を、オン抵抗の
小さい構成としたので、消費電力を低減できるととも
に、ヘッド電圧を２．７Ｖから８．５Ｖの広い範囲で任
意に設定でき、いずれの値に設定しても良好な印字品質
を確保できる。
パルス幅を可変とし、しかもドライバＩＣ３における電
界効果トランジスタＦＥＴ1 〜ＦＥＴ96を、オン抵抗の
小さい構成としたので、消費電力を低減できるととも
に、ヘッド電圧を２．７Ｖから８．５Ｖの広い範囲で任
意に設定でき、いずれの値に設定しても良好な印字品質
を確保できる。
【００４８】また、ヘッド電圧検出回路２５によりヘッ
ド電圧を検出し、ヘッド電圧に応じて印字時におけるヘ
ッド電圧のパルス幅を自動的に可変させるので、高価な
ＤＣ−ＤＣコンバータなどを設けることなく、使用によ
るヘッド電圧の経時的な低下に対処できる。
ド電圧を検出し、ヘッド電圧に応じて印字時におけるヘ
ッド電圧のパルス幅を自動的に可変させるので、高価な
ＤＣ−ＤＣコンバータなどを設けることなく、使用によ
るヘッド電圧の経時的な低下に対処できる。
【００４９】また、ドライバＩＣ３に減電圧回路を設け
ていないので、高価なＤＣ−ＤＣコンバータなどを設け
ることなく、ロジック電圧を２．７Ｖから５．５Ｖの広
い範囲で任意に設定でき、いずれの値に設定してもドラ
イバＩＣ３の動作を確保できる。
ていないので、高価なＤＣ−ＤＣコンバータなどを設け
ることなく、ロジック電圧を２．７Ｖから５．５Ｖの広
い範囲で任意に設定でき、いずれの値に設定してもドラ
イバＩＣ３の動作を確保できる。
【００５０】また、ヘッド電圧とロジック電圧とを互い
に独立に設定できるので、各種設計条件に応じて、ヘッ
ド電圧とロジック電圧とを同電圧に設定したり、あるい
は互いに異ならせたりすることが可能になり、設計の自
由度が向上する。
に独立に設定できるので、各種設計条件に応じて、ヘッ
ド電圧とロジック電圧とを同電圧に設定したり、あるい
は互いに異ならせたりすることが可能になり、設計の自
由度が向上する。
【００５１】また、各ドライバＩＣ３毎に印字タイミン
グを相互に異ならせ、しかも副走査方向の２度の印字で
１ライン分の印字を完成させるように構成したので、共
通電極配線７やグランドラインを流れる電流を小さくで
きることから、電力の無駄を省くことができ、消費電力
を低減できる。さらには、副走査方向の２度の印字で１
ライン分の印字を完成させるように構成したことによ
り、ドライバＩＣ３の電界効果トランジスタＦＥＴ1 〜
ＦＥＴ96を流れる電流を小さくでき、この結果、電界効
果トランジスタＦＥＴ1 〜ＦＥＴ96のオン抵抗を小さく
できることから、既に説明した電界効果トランジスタＦ
ＥＴ1 〜ＦＥＴ96のオン抵抗を低減させる構造と相まっ
て、消費電力を一層良好に低減できる。
グを相互に異ならせ、しかも副走査方向の２度の印字で
１ライン分の印字を完成させるように構成したので、共
通電極配線７やグランドラインを流れる電流を小さくで
きることから、電力の無駄を省くことができ、消費電力
を低減できる。さらには、副走査方向の２度の印字で１
ライン分の印字を完成させるように構成したことによ
り、ドライバＩＣ３の電界効果トランジスタＦＥＴ1 〜
ＦＥＴ96を流れる電流を小さくでき、この結果、電界効
果トランジスタＦＥＴ1 〜ＦＥＴ96のオン抵抗を小さく
できることから、既に説明した電界効果トランジスタＦ
ＥＴ1 〜ＦＥＴ96のオン抵抗を低減させる構造と相まっ
て、消費電力を一層良好に低減できる。
【００５２】なお、上記実施形態においては、発熱素子
２の副走査方向の有効印字幅Ａを、１画素の副走査方向
の幅Ｂのほぼ１／２倍にし、副走査方向の２度の印字で
１ライン分の印字を完成させるように構成したが、発熱
素子２の副走査方向の有効印字幅を、１画素の副走査方
向の幅のほぼ１／３倍以下にし、副走査方向の３度以上
の印字で１ライン分の印字を完成させるように構成して
もよい。
２の副走査方向の有効印字幅Ａを、１画素の副走査方向
の幅Ｂのほぼ１／２倍にし、副走査方向の２度の印字で
１ライン分の印字を完成させるように構成したが、発熱
素子２の副走査方向の有効印字幅を、１画素の副走査方
向の幅のほぼ１／３倍以下にし、副走査方向の３度以上
の印字で１ライン分の印字を完成させるように構成して
もよい。
【００５３】また、上記実施形態においては、各ドライ
バＩＣ３毎に印字タイミングを相互に異ならせたが、必
ずしもこのように構成する必要はない。
バＩＣ３毎に印字タイミングを相互に異ならせたが、必
ずしもこのように構成する必要はない。
【００５４】また、上記実施形態においては、９６個の
発熱素子２を制御するドライバＩＣ３を、基板１上に１
８個搭載したが、本発明はもちろんこれらの数値に限定
されるものではない。
発熱素子２を制御するドライバＩＣ３を、基板１上に１
８個搭載したが、本発明はもちろんこれらの数値に限定
されるものではない。
【００５５】また、上記実施形態においては、本発明に
係るサーマルプリントヘッドを携帯型のプリンタに採用
したが、本発明に係るサーマルプリントヘッドは、プリ
ンタに限らず、コピー機やファクシミリ装置などにも採
用可能である。
係るサーマルプリントヘッドを携帯型のプリンタに採用
したが、本発明に係るサーマルプリントヘッドは、プリ
ンタに限らず、コピー機やファクシミリ装置などにも採
用可能である。
【図１】本発明に係るサーマルプリントヘッドの概略平
面図である。
面図である。
【図２】図１に示すサーマルプリントヘッドの長手方向
両端部の要部拡大平面図である。
両端部の要部拡大平面図である。
【図３】図１に示すサーマルプリントヘッドに備えられ
た発熱素子部分の拡大平面図である。
た発熱素子部分の拡大平面図である。
【図４】図１に示すサーマルプリントヘッドに備えられ
た発熱素子の有効印字領域の大きさと１画素の大きさと
の関係を説明する説明図である。
た発熱素子の有効印字領域の大きさと１画素の大きさと
の関係を説明する説明図である。
【図５】図１に示すサーマルプリントヘッドに備えられ
た発熱素子駆動制御用集積回路の回路ブロック図であ
る。
た発熱素子駆動制御用集積回路の回路ブロック図であ
る。
【図６】図５に示す発熱素子駆動制御用集積回路のタイ
ミングチャートである。
ミングチャートである。
【図７】図１に示すサーマルプリントヘッドを採用した
プリンタの要部の回路ブロック図である。
プリンタの要部の回路ブロック図である。
１ 基板 ２ 発熱素子 ３ ドライバＩＣ ６ 発熱抵抗体 ７ 共通電極配線 ８ コモンパターン ９ 個別電極パターン ２５ ヘッド電圧検出回路 ２６ 制御信号生成回路 ＦＥＴ1 〜ＦＥＴ96 電界効果トランジスタ ＳＲ シフトレジスタ ＬＴ ラッチ回路 ＤＦＦ Ｄフリップフロップ回路 ＡＮＤ1 〜ＡＮＤ97 論理積回路 ＩＶ インバータ
Claims (6)
- 【請求項１】 発熱することにより記録用紙上に画像を
形成させる複数の発熱素子と、これら発熱素子を駆動制
御する任意数の発熱素子駆動制御用集積回路とを備えた
サーマルプリントヘッドであって、 前記複数の発熱素子に供給されるヘッド電圧が、２．７
Ｖから８．５Ｖの範囲であれば、前記記録用紙上に画像
を形成させることが可能であり、かつ、前記発熱素子駆
動制御用集積回路に供給されるロジック電圧が、２．７
Ｖから５．５Ｖの範囲であれば、前記発熱素子駆動制御
用集積回路を動作させることが可能である構成としたこ
とを特徴とする、サーマルプリントヘッド。 - 【請求項２】 前記ヘッド電圧と前記ロジック電圧と
は、互いに独立に設定可能である、請求項１に記載のサ
ーマルプリントヘッド。 - 【請求項３】 前記ヘッド電圧の変化に応じて、印字時
における前記ヘッド電圧のパルス幅が可変される、請求
項１または２に記載のサーマルプリントヘッド。 - 【請求項４】 前記各発熱素子は、副走査方向の有効印
字幅が、１つの印字データに基づいて印字されるべき１
画素の副走査方向の幅のほぼ整数分の１の大きさであ
り、 １画素を副走査方向に複数回に分けて印字する構成とし
た、請求項１ないし３のいずれかに記載のサーマルプリ
ントヘッド。 - 【請求項５】 前記発熱素子駆動制御用集積回路は、供
給されるロジック電圧が所定値以下になったときに回路
動作を停止させるための減電圧回路が設けられていな
い、請求項１ないし４のいずれかに記載のサーマルプリ
ントヘッド。 - 【請求項６】 前記発熱素子駆動制御用集積回路は、前
記複数の発熱素子にそれぞれ接続される出力トランジス
タとして、ＭＯＳ型の電界効果トランジスタを内蔵して
おり、 前記各電界効果トランジスタは、周囲をゲート電極で囲
まれた複数のソース領域およびドレイン領域が、それぞ
れ並列に接続された構成である、請求項１ないし５のい
ずれかに記載のサーマルプリントヘッド。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16669999A JP3679274B2 (ja) | 1999-06-14 | 1999-06-14 | サーマルプリントヘッド及びこのサーマルプリントヘッドを用いたプリンタ |
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