JPH10100461A - 発熱素子駆動制御用集積回路およびそれを用いたサーマルプリントヘッド - Google Patents
発熱素子駆動制御用集積回路およびそれを用いたサーマルプリントヘッドInfo
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- JPH10100461A JPH10100461A JP25875896A JP25875896A JPH10100461A JP H10100461 A JPH10100461 A JP H10100461A JP 25875896 A JP25875896 A JP 25875896A JP 25875896 A JP25875896 A JP 25875896A JP H10100461 A JPH10100461 A JP H10100461A
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Abstract
(57)【要約】
【課題】 発熱素子駆動制御用集積回路の設置数が多く
ても、ストローブ信号の配線スペースを小さくできる発
熱素子駆動制御用集積回路、およびそれを用いたサーマ
ルプリントヘッドを提供する。 【解決手段】 発熱することにより記録用紙上に画像を
形成させる複数の発熱素子を駆動制御する発熱素子駆動
制御用集積回路であって、記録画像データに従って通電
すべき発熱素子を選択する選択回路ＳＲ，ＬＴと、選択
回路ＳＲ，ＬＴにより選択された発熱素子に所定時間通
電するための第１の制御信号を、所定周期のタイミング
信号と第２の制御信号とに基づいて生成する制御信号生
成回路ＤＦＦと、第２の制御信号を入力するための第２
の制御信号入力端子ＳＴＲＩと、タイミング信号を入力
するためのタイミング信号入力端子ＳＴＲＣＬＫと、第
１の制御信号を出力するための第１の制御信号出力端子
ＳＴＲＯとを備えた。
ても、ストローブ信号の配線スペースを小さくできる発
熱素子駆動制御用集積回路、およびそれを用いたサーマ
ルプリントヘッドを提供する。 【解決手段】 発熱することにより記録用紙上に画像を
形成させる複数の発熱素子を駆動制御する発熱素子駆動
制御用集積回路であって、記録画像データに従って通電
すべき発熱素子を選択する選択回路ＳＲ，ＬＴと、選択
回路ＳＲ，ＬＴにより選択された発熱素子に所定時間通
電するための第１の制御信号を、所定周期のタイミング
信号と第２の制御信号とに基づいて生成する制御信号生
成回路ＤＦＦと、第２の制御信号を入力するための第２
の制御信号入力端子ＳＴＲＩと、タイミング信号を入力
するためのタイミング信号入力端子ＳＴＲＣＬＫと、第
１の制御信号を出力するための第１の制御信号出力端子
ＳＴＲＯとを備えた。
Description
【０００１】
【発明の属する技術分野】本願発明は、抵抗体などから
なる発熱素子を駆動制御する発熱素子駆動制御用集積回
路、およびそれを用いたサーマルプリントヘッドに関す
る。
なる発熱素子を駆動制御する発熱素子駆動制御用集積回
路、およびそれを用いたサーマルプリントヘッドに関す
る。
【０００２】
【従来の技術】近年、サーマルプリントヘッドを備えた
感熱式あるいは熱転写式のプリンタやファクシミリ装置
が一般に普及しているが、これらの装置には低価格化と
小型化の要請が強く、各構成部品の小型化や高集積化が
進められている。また、装置の小型化とともに省エネル
ギー化も求められ、特にいわゆるバッテリー駆動型の装
置においては、装置全体の消費エネルギーの低減を図る
ことは必要不可欠で重要な問題である。このため、従来
より、次のような方法が検討されている。
感熱式あるいは熱転写式のプリンタやファクシミリ装置
が一般に普及しているが、これらの装置には低価格化と
小型化の要請が強く、各構成部品の小型化や高集積化が
進められている。また、装置の小型化とともに省エネル
ギー化も求められ、特にいわゆるバッテリー駆動型の装
置においては、装置全体の消費エネルギーの低減を図る
ことは必要不可欠で重要な問題である。このため、従来
より、次のような方法が検討されている。
【０００３】発熱素子へのエネルギー供給を行う際、図
７の曲線２１で示すように、短時間（時刻ｔ1 〜ｔ3 ）
に大電力を供給することにより、下方への熱拡散を少な
く、かつ温度勾配の急峻化によりピーク温度を高くし、
全供給エネルギー量に対する記録用紙の発色に寄与する
エネルギー量（摂氏１００〜１２０度程度の発色温度以
上の斜線部分の面積）の比率を高める方法がある。これ
によれば、曲線２２に示すようなピーク温度の低い通電
を長時間（時刻ｔ1 〜ｔ4 ）行う場合と比べて、全エネ
ルギー供給量（電力と通電時間との積）はほぼ同じであ
っても、発色に寄与するエネルギー量が格段に多くな
り、すなわちエネルギー効率が向上する。従って、逆
に、同一の印字結果を得ようとした場合には、同図の曲
線２３に示すように、通電時間をさらに短くし（時刻ｔ
1 〜ｔ2 ）、発色に寄与するエネルギー量（発色温度以
上の斜線部分の面積）を曲線２２の場合と同一にすれ
ば、全エネルギー供給量が少なくて済むこととなる。
７の曲線２１で示すように、短時間（時刻ｔ1 〜ｔ3 ）
に大電力を供給することにより、下方への熱拡散を少な
く、かつ温度勾配の急峻化によりピーク温度を高くし、
全供給エネルギー量に対する記録用紙の発色に寄与する
エネルギー量（摂氏１００〜１２０度程度の発色温度以
上の斜線部分の面積）の比率を高める方法がある。これ
によれば、曲線２２に示すようなピーク温度の低い通電
を長時間（時刻ｔ1 〜ｔ4 ）行う場合と比べて、全エネ
ルギー供給量（電力と通電時間との積）はほぼ同じであ
っても、発色に寄与するエネルギー量が格段に多くな
り、すなわちエネルギー効率が向上する。従って、逆
に、同一の印字結果を得ようとした場合には、同図の曲
線２３に示すように、通電時間をさらに短くし（時刻ｔ
1 〜ｔ2 ）、発色に寄与するエネルギー量（発色温度以
上の斜線部分の面積）を曲線２２の場合と同一にすれ
ば、全エネルギー供給量が少なくて済むこととなる。
【０００４】ところが、各発熱素子に短時間に大電力を
供給する場合、全ての発熱素子を同時に駆動すると、大
電流が流れるので、電源の容量を大きくしたり、配線パ
ターンの共通部分を太くする必要が生じる。
供給する場合、全ての発熱素子を同時に駆動すると、大
電流が流れるので、電源の容量を大きくしたり、配線パ
ターンの共通部分を太くする必要が生じる。
【０００５】そこで従来、複数の発熱素子駆動制御用集
積回路を相互にタイミングをずらせて順次作動させ、し
かも発熱素子駆動制御用集積回路の設置数を多くするこ
とにより、多数の発熱素子を分割駆動し、しかもその分
割数を多くしたサーマルプリントヘッドが提案されてい
る。そして、このようなサーマルプリントヘッドにおい
ては、複数の発熱素子駆動制御用集積回路に相互にタイ
ミングをずらせたストローブ信号を供給する必要があ
り、各発熱素子駆動制御用集積回路毎にストローブ信号
を供給するための配線パターンを設けていた。
積回路を相互にタイミングをずらせて順次作動させ、し
かも発熱素子駆動制御用集積回路の設置数を多くするこ
とにより、多数の発熱素子を分割駆動し、しかもその分
割数を多くしたサーマルプリントヘッドが提案されてい
る。そして、このようなサーマルプリントヘッドにおい
ては、複数の発熱素子駆動制御用集積回路に相互にタイ
ミングをずらせたストローブ信号を供給する必要があ
り、各発熱素子駆動制御用集積回路毎にストローブ信号
を供給するための配線パターンを設けていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のサーマルプリントヘッドでは、発熱素子駆動制御用
集積回路の設置数が多いので、ストローブ信号の配線本
数が多くなり、コネクタピン数および基板面積が大きく
なる結果、装置の小型化を阻害していた。
来のサーマルプリントヘッドでは、発熱素子駆動制御用
集積回路の設置数が多いので、ストローブ信号の配線本
数が多くなり、コネクタピン数および基板面積が大きく
なる結果、装置の小型化を阻害していた。
【０００７】本願発明は、このような事情のもとで考え
出されたものであって、発熱素子駆動制御用集積回路の
設置数が多くても、ストローブ信号の配線スペースを小
さくできる発熱素子駆動制御用集積回路、およびそれを
用いたサーマルプリントヘッドを提供することをその課
題としている。
出されたものであって、発熱素子駆動制御用集積回路の
設置数が多くても、ストローブ信号の配線スペースを小
さくできる発熱素子駆動制御用集積回路、およびそれを
用いたサーマルプリントヘッドを提供することをその課
題としている。
【０００８】
【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００９】本願発明の第１の側面によれば、発熱する
ことにより記録用紙上に画像を形成させる複数の発熱素
子を駆動制御する発熱素子駆動制御用集積回路であっ
て、記録画像データに従って通電すべき発熱素子を選択
する選択回路と、選択回路により選択された発熱素子に
所定時間通電するための第１の制御信号を、所定周期の
タイミング信号と第２の制御信号とに基づいて生成する
制御信号生成回路と、第２の制御信号を入力するための
第２の制御信号入力端子と、タイミング信号を入力する
ためのタイミング信号入力端子と、第１の制御信号を出
力するための第１の制御信号出力端子とを備えたことを
特徴とする、発熱素子駆動制御用集積回路が提供され
る。
ことにより記録用紙上に画像を形成させる複数の発熱素
子を駆動制御する発熱素子駆動制御用集積回路であっ
て、記録画像データに従って通電すべき発熱素子を選択
する選択回路と、選択回路により選択された発熱素子に
所定時間通電するための第１の制御信号を、所定周期の
タイミング信号と第２の制御信号とに基づいて生成する
制御信号生成回路と、第２の制御信号を入力するための
第２の制御信号入力端子と、タイミング信号を入力する
ためのタイミング信号入力端子と、第１の制御信号を出
力するための第１の制御信号出力端子とを備えたことを
特徴とする、発熱素子駆動制御用集積回路が提供され
る。
【００１０】この発熱素子駆動制御用集積回路によれ
ば、第１の制御信号出力端子を次段の発熱素子駆動制御
用集積回路の第２の制御信号入力端子に接続することに
より、制御信号生成回路により生成された第１の制御信
号を次段の発熱素子駆動制御用集積回路の第２の制御信
号として利用できることから、サーマルプリントヘッド
の基板に組み込んだ場合、従来のようにサーマルプリン
トヘッドの外部から各発熱素子駆動制御用集積回路に個
別にストローブ信号を供給するためのコネクタピンや配
線パターンを設置する必要がなく、発熱素子駆動制御用
集積回路の設置数が多くても配線スペースを小さくでき
る。したがって、発熱素子駆動制御用集積回路が搭載さ
れた基板の面積の減少、ひいてはサーマルプリントヘッ
ドの小型化を実現できる。
ば、第１の制御信号出力端子を次段の発熱素子駆動制御
用集積回路の第２の制御信号入力端子に接続することに
より、制御信号生成回路により生成された第１の制御信
号を次段の発熱素子駆動制御用集積回路の第２の制御信
号として利用できることから、サーマルプリントヘッド
の基板に組み込んだ場合、従来のようにサーマルプリン
トヘッドの外部から各発熱素子駆動制御用集積回路に個
別にストローブ信号を供給するためのコネクタピンや配
線パターンを設置する必要がなく、発熱素子駆動制御用
集積回路の設置数が多くても配線スペースを小さくでき
る。したがって、発熱素子駆動制御用集積回路が搭載さ
れた基板の面積の減少、ひいてはサーマルプリントヘッ
ドの小型化を実現できる。
【００１１】複数の発熱素子としては、たとえば帯状の
抵抗膜に電源側電極膜と接地側電極膜とを交互に櫛歯状
に接触させ、抵抗膜の電源側電極膜と接地側電極膜とで
挟まれた部分をそれぞれ発熱素子とした構造のものを用
いることができるが、このような構成に限るものではな
い。
抵抗膜に電源側電極膜と接地側電極膜とを交互に櫛歯状
に接触させ、抵抗膜の電源側電極膜と接地側電極膜とで
挟まれた部分をそれぞれ発熱素子とした構造のものを用
いることができるが、このような構成に限るものではな
い。
【００１２】好ましい実施の形態によれば、タイミング
信号に同期した一定周期の制限信号を入力するための制
限信号入力端子と、制限信号に基づいて第１の制御信号
のアクティブ期間を所定時間内に制限する制限回路とを
備える。
信号に同期した一定周期の制限信号を入力するための制
限信号入力端子と、制限信号に基づいて第１の制御信号
のアクティブ期間を所定時間内に制限する制限回路とを
備える。
【００１３】このようにすれば、電源投入時やノイズな
どの影響により制御信号生成回路が誤動作した場合であ
っても、確実に発熱素子の駆動時間を所定時間内に制限
でき、過電流が流れたり発熱素子が過熱して損傷するよ
うな事態を防止できる。
どの影響により制御信号生成回路が誤動作した場合であ
っても、確実に発熱素子の駆動時間を所定時間内に制限
でき、過電流が流れたり発熱素子が過熱して損傷するよ
うな事態を防止できる。
【００１４】他の好ましい実施の形態によれば、制御信
号生成回路は、第２の制御信号に基づく信号を入力と
し、タイミング信号をクロック信号とするＤフリップフ
ロップ回路からなり、Ｄフリップフロップ回路の出力を
反転させた信号と第２の制御信号との論理積をとった信
号を生成してＤフリップフロップ回路に入力信号として
供給することにより、Ｄフリップフロップ回路の出力で
ある第１の制御信号がタイミング信号の２周期以上の期
間にわたってアクティブになるのを防止する誤動作防止
回路を備える。
号生成回路は、第２の制御信号に基づく信号を入力と
し、タイミング信号をクロック信号とするＤフリップフ
ロップ回路からなり、Ｄフリップフロップ回路の出力を
反転させた信号と第２の制御信号との論理積をとった信
号を生成してＤフリップフロップ回路に入力信号として
供給することにより、Ｄフリップフロップ回路の出力で
ある第１の制御信号がタイミング信号の２周期以上の期
間にわたってアクティブになるのを防止する誤動作防止
回路を備える。
【００１５】このようにすれば、第２の制御信号とタイ
ミング信号とのタイミングのずれやノイズなどの影響に
よってＤフリップフロップ回路の出力がタイミング信号
の２周期以上の期間にわたってアクティブになるような
ことがなく、過電流が流れたり発熱素子が過熱して損傷
するような事態を防止できる。
ミング信号とのタイミングのずれやノイズなどの影響に
よってＤフリップフロップ回路の出力がタイミング信号
の２周期以上の期間にわたってアクティブになるような
ことがなく、過電流が流れたり発熱素子が過熱して損傷
するような事態を防止できる。
【００１６】本願発明の第２の側面によれば、発熱する
ことにより記録用紙上に画像を形成させる多数の発熱素
子と、これら発熱素子を駆動制御する複数の発熱素子駆
動制御用集積回路とを搭載した基板を有するサーマルプ
リントヘッドであって、各発熱素子駆動制御用集積回路
に、記録画像データに従って通電すべき発熱素子を選択
する選択回路と、選択回路により選択された発熱素子に
所定時間通電するための第１の制御信号を、所定周期の
タイミング信号と第２の制御信号とに基づいて生成する
制御信号生成回路と、第２の制御信号を入力するための
第２の制御信号入力端子と、タイミング信号を入力する
ためのタイミング信号入力端子と、第１の制御信号を出
力するための第１の制御信号出力端子とを設け、第１の
制御信号出力端子と次段の発熱素子駆動制御用集積回路
の第２の制御信号入力端子とを順次接続して複数の発熱
素子駆動制御用集積回路を縦続接続することにより、各
発熱素子駆動制御用集積回路毎に相互に異なるタイミン
グで第１の制御信号を生成して発熱素子に通電させる構
成としたことを特徴とする、サーマルプリントヘッドが
提供される。
ことにより記録用紙上に画像を形成させる多数の発熱素
子と、これら発熱素子を駆動制御する複数の発熱素子駆
動制御用集積回路とを搭載した基板を有するサーマルプ
リントヘッドであって、各発熱素子駆動制御用集積回路
に、記録画像データに従って通電すべき発熱素子を選択
する選択回路と、選択回路により選択された発熱素子に
所定時間通電するための第１の制御信号を、所定周期の
タイミング信号と第２の制御信号とに基づいて生成する
制御信号生成回路と、第２の制御信号を入力するための
第２の制御信号入力端子と、タイミング信号を入力する
ためのタイミング信号入力端子と、第１の制御信号を出
力するための第１の制御信号出力端子とを設け、第１の
制御信号出力端子と次段の発熱素子駆動制御用集積回路
の第２の制御信号入力端子とを順次接続して複数の発熱
素子駆動制御用集積回路を縦続接続することにより、各
発熱素子駆動制御用集積回路毎に相互に異なるタイミン
グで第１の制御信号を生成して発熱素子に通電させる構
成としたことを特徴とする、サーマルプリントヘッドが
提供される。
【００１７】このサーマルプリントヘッドによれば、発
熱素子駆動制御用集積回路の第１の制御信号出力端子を
次段の発熱素子駆動制御用集積回路の第２の制御信号入
力端子に接続することにより、制御信号生成回路により
生成された第１の制御信号を次段の発熱素子駆動制御用
集積回路の第２の制御信号として利用できることから、
従来のように、サーマルプリントヘッドの外部から各発
熱素子駆動制御用集積回路に個別にストローブ信号を供
給するためのコネクタピンや配線パターンを基板上に設
置する必要がなく、発熱素子駆動制御用集積回路の設置
数が多くても配線スペースを小さくできる。したがっ
て、発熱素子駆動制御用集積回路が搭載された基板の面
積の減少、ひいては装置の小型化を実現できる。
熱素子駆動制御用集積回路の第１の制御信号出力端子を
次段の発熱素子駆動制御用集積回路の第２の制御信号入
力端子に接続することにより、制御信号生成回路により
生成された第１の制御信号を次段の発熱素子駆動制御用
集積回路の第２の制御信号として利用できることから、
従来のように、サーマルプリントヘッドの外部から各発
熱素子駆動制御用集積回路に個別にストローブ信号を供
給するためのコネクタピンや配線パターンを基板上に設
置する必要がなく、発熱素子駆動制御用集積回路の設置
数が多くても配線スペースを小さくできる。したがっ
て、発熱素子駆動制御用集積回路が搭載された基板の面
積の減少、ひいては装置の小型化を実現できる。
【００１８】好ましい実施の形態によれば、各発熱素子
駆動制御用集積回路の制御信号生成回路により生成され
る第１の制御信号のアクティブ期間を所定時間内に制限
するための、タイミング信号に同期した一定周期の制限
信号を、各発熱素子駆動制御用集積回路に供給する電流
流路を備える。
駆動制御用集積回路の制御信号生成回路により生成され
る第１の制御信号のアクティブ期間を所定時間内に制限
するための、タイミング信号に同期した一定周期の制限
信号を、各発熱素子駆動制御用集積回路に供給する電流
流路を備える。
【００１９】このようにすれば、発熱素子駆動制御用集
積回路に制限信号を供給することにより、電源投入時や
ノイズなどの影響により発熱素子駆動制御用集積回路の
制御信号生成回路が誤動作した場合であっても、確実に
発熱素子の駆動時間を所定時間内に制限でき、過電流が
流れたり発熱素子が過熱して損傷するような事態を防止
できる。
積回路に制限信号を供給することにより、電源投入時や
ノイズなどの影響により発熱素子駆動制御用集積回路の
制御信号生成回路が誤動作した場合であっても、確実に
発熱素子の駆動時間を所定時間内に制限でき、過電流が
流れたり発熱素子が過熱して損傷するような事態を防止
できる。
【００２０】他の好ましい実施の形態によれば、各発熱
素子駆動制御用集積回路は、ラッチ信号が入力されるこ
とにより記録画像データを保持するラッチ回路と、ラッ
チ信号を入力するためのラッチ信号入力端子とを備え、
縦続接続された複数の発熱素子駆動制御用集積回路のう
ちの初段の発熱素子駆動制御用集積回路の第２の制御信
号入力端子とラッチ信号入力端子とを接続することによ
り、初段の発熱素子駆動制御用集積回路においてラッチ
信号を第２の制御信号として共用する構成とする。
素子駆動制御用集積回路は、ラッチ信号が入力されるこ
とにより記録画像データを保持するラッチ回路と、ラッ
チ信号を入力するためのラッチ信号入力端子とを備え、
縦続接続された複数の発熱素子駆動制御用集積回路のう
ちの初段の発熱素子駆動制御用集積回路の第２の制御信
号入力端子とラッチ信号入力端子とを接続することによ
り、初段の発熱素子駆動制御用集積回路においてラッチ
信号を第２の制御信号として共用する構成とする。
【００２１】このようにすれば、サーマルプリントヘッ
ドの外部から初段の発熱素子駆動制御用集積回路に第２
の制御信号を供給するためのコネクタピンや配線パター
ンを基板上に設置する必要がなく、基板面積をさらに減
少させることができる。
ドの外部から初段の発熱素子駆動制御用集積回路に第２
の制御信号を供給するためのコネクタピンや配線パター
ンを基板上に設置する必要がなく、基板面積をさらに減
少させることができる。
【００２２】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００２３】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。
形態を、図面を参照して具体的に説明する。
【００２４】図１は、本願発明に係るサーマルプリント
ヘッドの概略平面図であって、基板１上には、幅方向一
側寄りに多数の発熱素子２が列状に形成されており、ま
た、幅方向他側寄りに複数（本実施形態では１８個）の
発熱素子駆動制御用集積回路（以下「ドライバＩＣ」と
記す）３が列状に取付けられている。また、基板１の長
手方向一端部には、幅方向他側側の端面にコネクタ４が
取り付けられている。このコネクタ４は、サーマルプリ
ントヘッドの外部からドライバＩＣ３に各種の信号や電
源を伝送するためのケーブル（図示せず）が接続される
ものである。
ヘッドの概略平面図であって、基板１上には、幅方向一
側寄りに多数の発熱素子２が列状に形成されており、ま
た、幅方向他側寄りに複数（本実施形態では１８個）の
発熱素子駆動制御用集積回路（以下「ドライバＩＣ」と
記す）３が列状に取付けられている。また、基板１の長
手方向一端部には、幅方向他側側の端面にコネクタ４が
取り付けられている。このコネクタ４は、サーマルプリ
ントヘッドの外部からドライバＩＣ３に各種の信号や電
源を伝送するためのケーブル（図示せず）が接続される
ものである。
【００２５】図２は、基板１の長手方向両端部の要部拡
大平面図であって、基板１上には、一側縁に沿うように
して、発熱素子２を構成するための発熱抵抗体６が直線
状に設けられており、発熱素子２を所定個数（本実施形
態では９６個）毎に分担して駆動するためのドライバＩ
Ｃ３が、基板１上の他側縁に沿うようにして搭載されて
いる。
大平面図であって、基板１上には、一側縁に沿うように
して、発熱素子２を構成するための発熱抵抗体６が直線
状に設けられており、発熱素子２を所定個数（本実施形
態では９６個）毎に分担して駆動するためのドライバＩ
Ｃ３が、基板１上の他側縁に沿うようにして搭載されて
いる。
【００２６】図３は、発熱抵抗体６の一部の拡大平面図
であって、発熱抵抗体６の外側には、これと平行に延び
るようにして共通電極配線７が形成されている。この共
通電極配線７からは、発熱抵抗体６の下層にもぐり込む
ようにして基板１の幅方向に櫛歯状のコモンパターン８
が延ばされている。また、このコモンパターン８の各間
の領域には、櫛歯状の個別電極パターン９が入り込まさ
れている。この個別電極パターン９の基端部は、ドライ
バＩＣ３の一側近傍まで延ばされており、各個別電極パ
ターン９は、ドライバＩＣ３の出力パッドに対してワイ
ヤボンディングによって結線されている。
であって、発熱抵抗体６の外側には、これと平行に延び
るようにして共通電極配線７が形成されている。この共
通電極配線７からは、発熱抵抗体６の下層にもぐり込む
ようにして基板１の幅方向に櫛歯状のコモンパターン８
が延ばされている。また、このコモンパターン８の各間
の領域には、櫛歯状の個別電極パターン９が入り込まさ
れている。この個別電極パターン９の基端部は、ドライ
バＩＣ３の一側近傍まで延ばされており、各個別電極パ
ターン９は、ドライバＩＣ３の出力パッドに対してワイ
ヤボンディングによって結線されている。
【００２７】各ドライバＩＣ３は、これに入力される記
録画像データにしたがって、選択した個別電極パターン
９に電流を流す。そうすると、発熱抵抗体６において、
当該個別電極パターン９を挟んで両側に位置するコモン
パターン８間の領域に電流が流れ、この領域が発熱す
る。すなわち、発熱抵抗体６は、図３に詳示するよう
に、その下にもぐり込んでのびる櫛歯状のコモンパター
ン８によって、長手方向に微小領域毎に区画され、各区
画された領域が発熱素子２として機能する。
録画像データにしたがって、選択した個別電極パターン
９に電流を流す。そうすると、発熱抵抗体６において、
当該個別電極パターン９を挟んで両側に位置するコモン
パターン８間の領域に電流が流れ、この領域が発熱す
る。すなわち、発熱抵抗体６は、図３に詳示するよう
に、その下にもぐり込んでのびる櫛歯状のコモンパター
ン８によって、長手方向に微小領域毎に区画され、各区
画された領域が発熱素子２として機能する。
【００２８】以下、ドライバＩＣ３の構成について、さ
らに詳しく述べる。
らに詳しく述べる。
【００２９】図４は、ドライバＩＣ３の回路ブロック図
であって、このドライバＩＣ３のチップ１１には、シフ
トレジスタＳＲ、ラッチ回路ＬＴ、９８個の論理積回路
ＡＮＤ1 〜ＡＮＤ98、９６個のバイポーラトランジスタ
Ｔｒ1 〜Ｔｒ96、インバータＩＶ、Ｄフリップフロップ
回路ＤＦＦ、およびパッドＤＩ，ＳＴＲＩ，ＬＡＴ，Ｃ
ＬＫ，ＳＴＲＣＬＫ，ＬＩＭＩＴ，ＧＮＤ，ＶＤＤ，Ｓ
ＴＲＯ，ＤＯ，ＤＯ1〜ＤＯ96が形成されている。
であって、このドライバＩＣ３のチップ１１には、シフ
トレジスタＳＲ、ラッチ回路ＬＴ、９８個の論理積回路
ＡＮＤ1 〜ＡＮＤ98、９６個のバイポーラトランジスタ
Ｔｒ1 〜Ｔｒ96、インバータＩＶ、Ｄフリップフロップ
回路ＤＦＦ、およびパッドＤＩ，ＳＴＲＩ，ＬＡＴ，Ｃ
ＬＫ，ＳＴＲＣＬＫ，ＬＩＭＩＴ，ＧＮＤ，ＶＤＤ，Ｓ
ＴＲＯ，ＤＯ，ＤＯ1〜ＤＯ96が形成されている。
【００３０】バイポーラトランジスタＴｒ1 〜Ｔｒ
96は、エミッタが全て共通にパッドＧＮＤに接続され、
コレクタがパッドＤＯ1 〜ＤＯ96に接続され、ベースが
論理積回路ＡＮＤ1 〜ＡＮＤ96の出力端に接続されてい
る。論理積回路ＡＮＤ1 〜ＡＮＤ 96は、一方の入力端が
ラッチ回路ＬＴの出力端に接続され、他方の入力端が全
て共通に論理積回路ＡＮＤ97の出力端に接続されてい
る。論理積回路ＡＮＤ97は、一方の入力端がパッドＬＩ
ＭＩＴに接続され、他方の入力端がパッドＳＴＲＯに接
続されている。ラッチ回路ＬＴは、入力端がシフトレジ
スタＳＲの出力端に接続され、ラッチ信号入力端がパッ
ドＬＡＴに接続されている。シフトレジスタＳＲは、シ
リアル入力端がパッドＤＩに接続され、クロック信号入
力端がパッドＣＬＫに接続され、シリアル出力端がパッ
ドＤＯに接続されている。Ｄフリップフロップ回路ＤＦ
Ｆは、入力端が論理積回路ＡＮＤ98の出力端に接続さ
れ、出力端がパッドＳＴＲＯと論理積回路ＡＮＤ97の他
方の入力端との接続点およびインバータＩＶの入力端に
接続され、クロック信号入力端がパッドＳＴＲＣＬＫに
接続されている。論理積回路ＡＮＤ98は、一方の入力端
がパッドＳＴＲＩに接続され、他方の入力端がインバー
タＩＶの出力端に接続されている。
96は、エミッタが全て共通にパッドＧＮＤに接続され、
コレクタがパッドＤＯ1 〜ＤＯ96に接続され、ベースが
論理積回路ＡＮＤ1 〜ＡＮＤ96の出力端に接続されてい
る。論理積回路ＡＮＤ1 〜ＡＮＤ 96は、一方の入力端が
ラッチ回路ＬＴの出力端に接続され、他方の入力端が全
て共通に論理積回路ＡＮＤ97の出力端に接続されてい
る。論理積回路ＡＮＤ97は、一方の入力端がパッドＬＩ
ＭＩＴに接続され、他方の入力端がパッドＳＴＲＯに接
続されている。ラッチ回路ＬＴは、入力端がシフトレジ
スタＳＲの出力端に接続され、ラッチ信号入力端がパッ
ドＬＡＴに接続されている。シフトレジスタＳＲは、シ
リアル入力端がパッドＤＩに接続され、クロック信号入
力端がパッドＣＬＫに接続され、シリアル出力端がパッ
ドＤＯに接続されている。Ｄフリップフロップ回路ＤＦ
Ｆは、入力端が論理積回路ＡＮＤ98の出力端に接続さ
れ、出力端がパッドＳＴＲＯと論理積回路ＡＮＤ97の他
方の入力端との接続点およびインバータＩＶの入力端に
接続され、クロック信号入力端がパッドＳＴＲＣＬＫに
接続されている。論理積回路ＡＮＤ98は、一方の入力端
がパッドＳＴＲＩに接続され、他方の入力端がインバー
タＩＶの出力端に接続されている。
【００３１】図５は、ドライバＩＣ３に入力される各種
信号を伝送するための基板１上の配線パターンの説明図
であって、初段のドライバＩＣ３（図１および図５にお
いて左端のドライバＩＣ３）のパッドＤＩは、記録画像
データを伝送する配線パターンＰＤＩにワイヤボンディ
ングを用いて接続されている。そして、各段のドライバ
ＩＣ３のパッドＤＯと次段のドライバＩＣ３のパッドＤ
Ｉとは、配線パターンＰＤＯＩによりワイヤボンディン
グを用いて接続されている。各段のドライバＩＣ３のパ
ッドＬＡＴは、ラッチ信号を伝送する配線パターンＰＬ
ＡＴにワイヤボンディングを用いて接続されており、初
段のドライバＩＣ３のパッドＳＴＲＩも、配線パターン
ＰＬＡＴにワイヤボンディングを用いて接続されてい
る。そして、各段のドライバＩＣ３のパッドＳＴＲＯと
次段のドライバＩＣ３のパッドＳＴＲＩとは、配線パタ
ーンＰＳＴＲＯＩによりワイヤボンディングを用いて接
続されている。各段のドライバＩＣ３のパッドＣＬＫ
は、クロック信号を伝送する配線パターンＰＣＬＫにワ
イヤボンディングを用いて接続されており、各段のドラ
イバＩＣ３のパッドＳＴＲＣＬＫは、ストローブクロッ
ク信号を伝送する配線パターンＰＳＴＲＣＬＫにワイヤ
ボンディングを用いて接続されている。各段のドライバ
ＩＣ３のパッドＬＩＭＩＴは、制限信号を伝送する配線
パターンＰＬＩＭＩＴにワイヤボンディングを用いて接
続されており、各段のドライバＩＣ３のパッドＧＮＤ
は、接地用の配線パターンＰＧＮＤにワイヤボンディン
グを用いて接続されている。各段のドライバＩＣ３のパ
ッドＶＤＤは、電源を伝送する配線パターンＰＶＤＤに
ワイヤボンディングを用いて接続されている。もちろ
ん、これらの記録画像データ、ラッチ信号、クロック信
号、ストローブクロック信号、および制限信号は、サー
マルプリントヘッドの外部からケーブルとコネクタ４と
を介して供給される。なお、各ドライバＩＣ３のパッド
ＤＯ1 〜ＤＯ96は、図３に示す個別電極パターン９にワ
イヤボンディングを用いて接続されている。
信号を伝送するための基板１上の配線パターンの説明図
であって、初段のドライバＩＣ３（図１および図５にお
いて左端のドライバＩＣ３）のパッドＤＩは、記録画像
データを伝送する配線パターンＰＤＩにワイヤボンディ
ングを用いて接続されている。そして、各段のドライバ
ＩＣ３のパッドＤＯと次段のドライバＩＣ３のパッドＤ
Ｉとは、配線パターンＰＤＯＩによりワイヤボンディン
グを用いて接続されている。各段のドライバＩＣ３のパ
ッドＬＡＴは、ラッチ信号を伝送する配線パターンＰＬ
ＡＴにワイヤボンディングを用いて接続されており、初
段のドライバＩＣ３のパッドＳＴＲＩも、配線パターン
ＰＬＡＴにワイヤボンディングを用いて接続されてい
る。そして、各段のドライバＩＣ３のパッドＳＴＲＯと
次段のドライバＩＣ３のパッドＳＴＲＩとは、配線パタ
ーンＰＳＴＲＯＩによりワイヤボンディングを用いて接
続されている。各段のドライバＩＣ３のパッドＣＬＫ
は、クロック信号を伝送する配線パターンＰＣＬＫにワ
イヤボンディングを用いて接続されており、各段のドラ
イバＩＣ３のパッドＳＴＲＣＬＫは、ストローブクロッ
ク信号を伝送する配線パターンＰＳＴＲＣＬＫにワイヤ
ボンディングを用いて接続されている。各段のドライバ
ＩＣ３のパッドＬＩＭＩＴは、制限信号を伝送する配線
パターンＰＬＩＭＩＴにワイヤボンディングを用いて接
続されており、各段のドライバＩＣ３のパッドＧＮＤ
は、接地用の配線パターンＰＧＮＤにワイヤボンディン
グを用いて接続されている。各段のドライバＩＣ３のパ
ッドＶＤＤは、電源を伝送する配線パターンＰＶＤＤに
ワイヤボンディングを用いて接続されている。もちろ
ん、これらの記録画像データ、ラッチ信号、クロック信
号、ストローブクロック信号、および制限信号は、サー
マルプリントヘッドの外部からケーブルとコネクタ４と
を介して供給される。なお、各ドライバＩＣ３のパッド
ＤＯ1 〜ＤＯ96は、図３に示す個別電極パターン９にワ
イヤボンディングを用いて接続されている。
【００３２】配線パターンＰＬＩＭＩＴを介して各段の
ドライバＩＣ３のパッドＬＩＭＩＴに入力される制限信
号は、図５に示す再トリガブル単安定マルチバイブレー
タＭＭから出力される。この再トリガブル単安定マルチ
バイブレータＭＭは、サーマルプリントヘッドの外部に
設置されており、各段のドライバＩＣ３のパッドＳＴＲ
ＣＬＫに入力されるストローブクロック信号をトリガと
して、電源に接続された抵抗器Ｒ1 とキャパシタＣ1 と
で決まる所定時間のパルスを出力する。
ドライバＩＣ３のパッドＬＩＭＩＴに入力される制限信
号は、図５に示す再トリガブル単安定マルチバイブレー
タＭＭから出力される。この再トリガブル単安定マルチ
バイブレータＭＭは、サーマルプリントヘッドの外部に
設置されており、各段のドライバＩＣ３のパッドＳＴＲ
ＣＬＫに入力されるストローブクロック信号をトリガと
して、電源に接続された抵抗器Ｒ1 とキャパシタＣ1 と
で決まる所定時間のパルスを出力する。
【００３３】図６は、各ドライバＩＣ３内部の各種信号
のタイミングチャートであって、ＤＩは記録画像デー
タ、ＣＬＫはクロック信号、ＬＡＴはラッチ信号、ＳＴ
ＲＣＬＫはストローブクロック信号、ＬＩＭＩＴは制限
信号をそれぞれ表している。また、ＳＴＲ１〜ＳＴＲ１
８は、初段から最終段までのドライバＩＣ３のＤフリッ
プフロップ回路ＤＦＦの出力であるストローブ信号を表
している。
のタイミングチャートであって、ＤＩは記録画像デー
タ、ＣＬＫはクロック信号、ＬＡＴはラッチ信号、ＳＴ
ＲＣＬＫはストローブクロック信号、ＬＩＭＩＴは制限
信号をそれぞれ表している。また、ＳＴＲ１〜ＳＴＲ１
８は、初段から最終段までのドライバＩＣ３のＤフリッ
プフロップ回路ＤＦＦの出力であるストローブ信号を表
している。
【００３４】次に動作を説明する。初段のドライバＩＣ
３のパッドＤＩにシリアル入力された記録画像データ
は、シフトレジスタＳＲの入力端に入力される。シフト
レジスタＳＲは、初段のビットにシリアルに入力される
記録画像データを、パッドＣＬＫを介して入力されるク
ロック信号に同期して順次次段のビットに転送する。シ
フトレジスタＳＲの最終段のビットまで転送された記録
画像データは、次のクロック信号が入力されることによ
り、シリアル出力端からパッドＤＯに出力され、基板１
上の配線パターンＰＤＯＩを介して次段のドライバＩＣ
３のパッドＤＩに供給される。このようにして、９６×
１８＝１７２８ビット分の記録画像データが１８個のド
ライバＩＣ３のシフトレジスタＳＲに格納されると、シ
フトレジスタＳＲの出力端は、記録画像データの各ビッ
トに応じてハイレベルあるいはローレベルになる。
３のパッドＤＩにシリアル入力された記録画像データ
は、シフトレジスタＳＲの入力端に入力される。シフト
レジスタＳＲは、初段のビットにシリアルに入力される
記録画像データを、パッドＣＬＫを介して入力されるク
ロック信号に同期して順次次段のビットに転送する。シ
フトレジスタＳＲの最終段のビットまで転送された記録
画像データは、次のクロック信号が入力されることによ
り、シリアル出力端からパッドＤＯに出力され、基板１
上の配線パターンＰＤＯＩを介して次段のドライバＩＣ
３のパッドＤＩに供給される。このようにして、９６×
１８＝１７２８ビット分の記録画像データが１８個のド
ライバＩＣ３のシフトレジスタＳＲに格納されると、シ
フトレジスタＳＲの出力端は、記録画像データの各ビッ
トに応じてハイレベルあるいはローレベルになる。
【００３５】ここで、各ドライバＩＣ３のパッドＬＡＴ
を介してラッチ回路ＬＴのラッチ信号入力端にラッチ信
号が入力されると、ラッチ回路ＬＴは、入力端に入力さ
れているシフトレジスタＳＲの出力端の信号、すなわち
記録画像データを取り込んで記憶する。これにより、ラ
ッチ回路ＬＴの出力端は、記録画像データの各ビットに
応じてハイレベルあるいはローレベルになる。
を介してラッチ回路ＬＴのラッチ信号入力端にラッチ信
号が入力されると、ラッチ回路ＬＴは、入力端に入力さ
れているシフトレジスタＳＲの出力端の信号、すなわち
記録画像データを取り込んで記憶する。これにより、ラ
ッチ回路ＬＴの出力端は、記録画像データの各ビットに
応じてハイレベルあるいはローレベルになる。
【００３６】一方、ラッチ信号は初段のドライバＩＣ３
のパッドＳＴＲＩを介して論理積回路ＡＮＤ98の一方の
入力端にも入力される。ここで、Ｄフリップフロップ回
路ＤＦＦの出力端がローレベルであったとすると、その
ローレベルの信号がインバータＩＶによりハイレベルに
反転されて論理積回路ＡＮＤ98の他方の入力端に入力さ
れるので、論理積回路ＡＮＤ98の出力端がハイレベルに
なり、そのハイレベルの信号がＤフリップフロップ回路
ＤＦＦの入力端に入力される。そして、パッドＳＴＲＣ
ＬＫを介してＤフリップフロップ回路ＤＦＦのクロック
信号入力端に入力されているストローブクロック信号が
ハイレベルに反転すると、その時点で、Ｄフリップフロ
ップ回路ＤＦＦの出力であるストローブ信号がハイレベ
ルになる。このストローブ信号は、論理積回路ＡＮＤ97
の他方の入力端に入力されるとともに、パッドＳＴＲＯ
および配線パターンＰＳＴＲＯＩを介して次段のドライ
バＩＣ３のパッドＳＴＲＩに入力される。
のパッドＳＴＲＩを介して論理積回路ＡＮＤ98の一方の
入力端にも入力される。ここで、Ｄフリップフロップ回
路ＤＦＦの出力端がローレベルであったとすると、その
ローレベルの信号がインバータＩＶによりハイレベルに
反転されて論理積回路ＡＮＤ98の他方の入力端に入力さ
れるので、論理積回路ＡＮＤ98の出力端がハイレベルに
なり、そのハイレベルの信号がＤフリップフロップ回路
ＤＦＦの入力端に入力される。そして、パッドＳＴＲＣ
ＬＫを介してＤフリップフロップ回路ＤＦＦのクロック
信号入力端に入力されているストローブクロック信号が
ハイレベルに反転すると、その時点で、Ｄフリップフロ
ップ回路ＤＦＦの出力であるストローブ信号がハイレベ
ルになる。このストローブ信号は、論理積回路ＡＮＤ97
の他方の入力端に入力されるとともに、パッドＳＴＲＯ
および配線パターンＰＳＴＲＯＩを介して次段のドライ
バＩＣ３のパッドＳＴＲＩに入力される。
【００３７】すなわち、初段のドライバＩＣ３において
は、ラッチ信号とストローブクロック信号とに基づいて
ストローブ信号が生成され、第２段以降のドライバＩＣ
３においては、前段のドライバＩＣ３において生成され
たストローブ信号とストローブクロック信号とに基づい
て新たなストローブ信号が生成される。この結果、各段
のドライバＩＣ３におけるストローブ信号は、図６のＳ
ＴＲ１〜ＳＴＲ１８のように、時間的に重なることな
く、ストローブクロック信号の１周期の時間だけ順次ハ
イレベルになる。
は、ラッチ信号とストローブクロック信号とに基づいて
ストローブ信号が生成され、第２段以降のドライバＩＣ
３においては、前段のドライバＩＣ３において生成され
たストローブ信号とストローブクロック信号とに基づい
て新たなストローブ信号が生成される。この結果、各段
のドライバＩＣ３におけるストローブ信号は、図６のＳ
ＴＲ１〜ＳＴＲ１８のように、時間的に重なることな
く、ストローブクロック信号の１周期の時間だけ順次ハ
イレベルになる。
【００３８】さらに具体的に述べると、初段のドライバ
ＩＣ３のＤフリップフロップ回路ＤＦＦにラッチ信号が
入力されると、その後の最初のストローブクロック信号
の立ち上がりのタイミングでＤフリップフロップ回路Ｄ
ＦＦの出力がハイレベルになる。そしてその次のストロ
ーブクロック信号の立ち上がりのタイミングでは、ラッ
チ信号は既にローレベルに反転しているので、Ｄフリッ
プフロップ回路ＤＦＦの出力はハイレベルからローレベ
ルに反転する。したがって、Ｄフリップフロップ回路Ｄ
ＦＦは、ストローブクロック信号の１周期に相当する時
間だけハイレベルになるストローブ信号を出力すること
になる。そして、このストローブ信号が次段のドライバ
ＩＣ３のＤフリップフロップ回路ＤＦＦに論理積回路Ａ
ＮＤ98を介して入力されるので、次段のドライバＩＣ３
のＤフリップフロップ回路ＤＦＦは、前段のドライバＩ
Ｃ３のＤフリップフロップ回路ＤＦＦにより生成された
ストローブ信号の立ち下がりと同時に立ち上がってスト
ローブクロック信号の１周期に相当する時間だけハイレ
ベルになるストローブ信号を出力する。このように、基
板１上の１８個のドライバＩＣ３のＤフリップフロップ
回路ＤＦＦは、タイミングが相互に重ならないように順
次新たなストローブ信号を生成するのである。
ＩＣ３のＤフリップフロップ回路ＤＦＦにラッチ信号が
入力されると、その後の最初のストローブクロック信号
の立ち上がりのタイミングでＤフリップフロップ回路Ｄ
ＦＦの出力がハイレベルになる。そしてその次のストロ
ーブクロック信号の立ち上がりのタイミングでは、ラッ
チ信号は既にローレベルに反転しているので、Ｄフリッ
プフロップ回路ＤＦＦの出力はハイレベルからローレベ
ルに反転する。したがって、Ｄフリップフロップ回路Ｄ
ＦＦは、ストローブクロック信号の１周期に相当する時
間だけハイレベルになるストローブ信号を出力すること
になる。そして、このストローブ信号が次段のドライバ
ＩＣ３のＤフリップフロップ回路ＤＦＦに論理積回路Ａ
ＮＤ98を介して入力されるので、次段のドライバＩＣ３
のＤフリップフロップ回路ＤＦＦは、前段のドライバＩ
Ｃ３のＤフリップフロップ回路ＤＦＦにより生成された
ストローブ信号の立ち下がりと同時に立ち上がってスト
ローブクロック信号の１周期に相当する時間だけハイレ
ベルになるストローブ信号を出力する。このように、基
板１上の１８個のドライバＩＣ３のＤフリップフロップ
回路ＤＦＦは、タイミングが相互に重ならないように順
次新たなストローブ信号を生成するのである。
【００３９】このとき、インバータＩＶと論理積回路Ａ
ＮＤ98とを設けて、Ｄフリップフロップ回路ＤＦＦの出
力がローレベルのときにのみＤフリップフロップ回路Ｄ
ＦＦの入力がハイレベルになり得るようにしているの
で、ノイズなどの影響でＤフリップフロップ回路ＤＦＦ
の出力すなわちストローブ信号がストローブクロック信
号の２周期以上の時間にわたってハイレベルになること
がない。
ＮＤ98とを設けて、Ｄフリップフロップ回路ＤＦＦの出
力がローレベルのときにのみＤフリップフロップ回路Ｄ
ＦＦの入力がハイレベルになり得るようにしているの
で、ノイズなどの影響でＤフリップフロップ回路ＤＦＦ
の出力すなわちストローブ信号がストローブクロック信
号の２周期以上の時間にわたってハイレベルになること
がない。
【００４０】各ドライバＩＣ３において、Ｄフリップフ
ロップ回路ＤＦＦの出力すなわちストローブ信号がハイ
レベルの期間に、パッドＬＩＭＩＴを介して論理積回路
ＡＮＤ97の一方の入力端に入力されている制限信号がハ
イレベルになると、論理積回路ＡＮＤ97の出力端がハイ
レベルになり、このハイレベルの信号が論理積回路ＡＮ
Ｄ1 〜ＡＮＤ96の一方の出力端に入力される。したがっ
て、論理積回路ＡＮＤ 1 〜ＡＮＤ96のうち、記録画像デ
ータに応じてラッチ回路ＬＴの出力がハイレベルになっ
ているビットに対応する論理積回路の出力端がハイレベ
ルになり、この結果、バイポーラトランジスタＴＲ1 〜
ＴＲ96のうち、対応するバイポーラトランジスタがオン
する。バイポーラトランジスタＴＲ1 〜ＴＲ96のコレク
タはパッドＤＯ1 〜ＤＯ96を介して図３の個別電極パタ
ーン９に接続されているので、バイポーラトランジスタ
Ｔｒ1 〜Ｔｒ96のうちのいずれかがオンすれば、電源の
陽極から共通電極配線７、コモンパターン８、発熱抵抗
体６、個別電極パターン９、バイポーラトランジスタＴ
ｒ1 〜Ｔｒ96のうちの該当するもの、およびパッドＧＮ
Ｄを介して電源の陰極に至る閉ループが形成され、発熱
素子２を構成する発熱抵抗体６の該当箇所に通電され
て、記録用紙に記録画像が記録される。この記録は、も
ちろん、ストローブ信号のタイミングに従って、ドライ
バＩＣ３の個数である１８回に分けて順次行われること
となる。
ロップ回路ＤＦＦの出力すなわちストローブ信号がハイ
レベルの期間に、パッドＬＩＭＩＴを介して論理積回路
ＡＮＤ97の一方の入力端に入力されている制限信号がハ
イレベルになると、論理積回路ＡＮＤ97の出力端がハイ
レベルになり、このハイレベルの信号が論理積回路ＡＮ
Ｄ1 〜ＡＮＤ96の一方の出力端に入力される。したがっ
て、論理積回路ＡＮＤ 1 〜ＡＮＤ96のうち、記録画像デ
ータに応じてラッチ回路ＬＴの出力がハイレベルになっ
ているビットに対応する論理積回路の出力端がハイレベ
ルになり、この結果、バイポーラトランジスタＴＲ1 〜
ＴＲ96のうち、対応するバイポーラトランジスタがオン
する。バイポーラトランジスタＴＲ1 〜ＴＲ96のコレク
タはパッドＤＯ1 〜ＤＯ96を介して図３の個別電極パタ
ーン９に接続されているので、バイポーラトランジスタ
Ｔｒ1 〜Ｔｒ96のうちのいずれかがオンすれば、電源の
陽極から共通電極配線７、コモンパターン８、発熱抵抗
体６、個別電極パターン９、バイポーラトランジスタＴ
ｒ1 〜Ｔｒ96のうちの該当するもの、およびパッドＧＮ
Ｄを介して電源の陰極に至る閉ループが形成され、発熱
素子２を構成する発熱抵抗体６の該当箇所に通電され
て、記録用紙に記録画像が記録される。この記録は、も
ちろん、ストローブ信号のタイミングに従って、ドライ
バＩＣ３の個数である１８回に分けて順次行われること
となる。
【００４１】ここで、制限信号は、図５の再トリガブル
単安定マルチバイブレータＭＭにより作成されたもの
で、図６に示すように、ストローブクロック信号の立ち
上がりで立ち上がり、次のストローブクロック信号の立
ち上がりの直前で立ち下がる。すなわち、各発熱素子２
は、ストローブ信号のハイレベルの期間すなわちストロ
ーブクロック信号の１周期に相当する時間よりも若干短
い時間だけ通電される。このように、ストローブ信号と
制限信号とがともにハイレベルの期間にのみ発熱素子２
に通電されるので、電源投入時やノイズなどの影響によ
りストローブ信号が誤ってハイレベルになったとして
も、制限信号がローレベルの期間には発熱素子２に通電
されることがない。
単安定マルチバイブレータＭＭにより作成されたもの
で、図６に示すように、ストローブクロック信号の立ち
上がりで立ち上がり、次のストローブクロック信号の立
ち上がりの直前で立ち下がる。すなわち、各発熱素子２
は、ストローブ信号のハイレベルの期間すなわちストロ
ーブクロック信号の１周期に相当する時間よりも若干短
い時間だけ通電される。このように、ストローブ信号と
制限信号とがともにハイレベルの期間にのみ発熱素子２
に通電されるので、電源投入時やノイズなどの影響によ
りストローブ信号が誤ってハイレベルになったとして
も、制限信号がローレベルの期間には発熱素子２に通電
されることがない。
【００４２】なお、ラッチ信号によりラッチ回路ＬＴに
記録画像データが保持されれば、次の記録画像データが
シフトレジスタＳＲに入力されるようになされている。
すなわち、記録画像データの記録と入力とを同時進行す
ることで、記録速度の向上を図っている。
記録画像データが保持されれば、次の記録画像データが
シフトレジスタＳＲに入力されるようになされている。
すなわち、記録画像データの記録と入力とを同時進行す
ることで、記録速度の向上を図っている。
【００４３】上記実施形態において、ドライバＩＣ３
は、発熱することにより記録用紙上に画像を形成させる
複数の発熱素子２を駆動制御する発熱素子駆動制御用集
積回路を構成している。シフトレジスタＳＲおよびラッ
チ回路ＬＴは、記録画像データに従って通電すべき発熱
素子２を選択する選択回路を構成している。Ｄフリップ
フロップ回路ＤＦＦは、選択回路により選択された発熱
素子２に所定時間通電するための第１の制御信号を、所
定周期のタイミング信号と第２の制御信号とに基づいて
生成する制御信号生成回路を構成している。なお、タイ
ミング信号は、上記実施形態においてストローブクロッ
ク信号である。第２の制御信号は、初段のドライバＩＣ
３についてはラッチ信号であり、第２段以降のドライバ
ＩＣ３については、前段のドライバＩＣ３内で生成され
たストローブ信号である。パッドＳＴＲＩは、第２の制
御信号を入力するための第２の制御信号入力端子を構成
している。パッドＳＴＲＣＬＫは、タイミング信号を入
力するためのタイミング信号入力端子を構成している。
パッドＳＴＲＯは、第１の制御信号を出力するための第
１の制御信号出力端子を構成している。
は、発熱することにより記録用紙上に画像を形成させる
複数の発熱素子２を駆動制御する発熱素子駆動制御用集
積回路を構成している。シフトレジスタＳＲおよびラッ
チ回路ＬＴは、記録画像データに従って通電すべき発熱
素子２を選択する選択回路を構成している。Ｄフリップ
フロップ回路ＤＦＦは、選択回路により選択された発熱
素子２に所定時間通電するための第１の制御信号を、所
定周期のタイミング信号と第２の制御信号とに基づいて
生成する制御信号生成回路を構成している。なお、タイ
ミング信号は、上記実施形態においてストローブクロッ
ク信号である。第２の制御信号は、初段のドライバＩＣ
３についてはラッチ信号であり、第２段以降のドライバ
ＩＣ３については、前段のドライバＩＣ３内で生成され
たストローブ信号である。パッドＳＴＲＩは、第２の制
御信号を入力するための第２の制御信号入力端子を構成
している。パッドＳＴＲＣＬＫは、タイミング信号を入
力するためのタイミング信号入力端子を構成している。
パッドＳＴＲＯは、第１の制御信号を出力するための第
１の制御信号出力端子を構成している。
【００４４】また、パッドＬＩＭＩＴは、タイミング信
号に同期した一定周期の制限信号を入力するための制限
信号入力端子を構成している。論理積回路ＡＮＤ97は、
制限信号に基づいて第１の制御信号のアクティブ期間を
所定時間内に制限する制限回路を構成している。インバ
ータＩＶおよび論理積回路ＡＮＤ98は、Ｄフリップフロ
ップ回路ＤＦＦの出力を反転させた信号と第２の制御信
号との論理積をとった信号を生成してＤフリップフロッ
プ回路ＤＦＦに入力信号として供給することにより、Ｄ
フリップフロップ回路ＤＦＦの出力である第１の制御信
号がタイミング信号の２周期以上の期間にわたってアク
ティブになるのを防止する誤動作防止回路を構成してい
る。配線パターンＰＬＩＭＩＴは、制限信号をドライバ
ＩＣ３に供給する電流流路を構成している。
号に同期した一定周期の制限信号を入力するための制限
信号入力端子を構成している。論理積回路ＡＮＤ97は、
制限信号に基づいて第１の制御信号のアクティブ期間を
所定時間内に制限する制限回路を構成している。インバ
ータＩＶおよび論理積回路ＡＮＤ98は、Ｄフリップフロ
ップ回路ＤＦＦの出力を反転させた信号と第２の制御信
号との論理積をとった信号を生成してＤフリップフロッ
プ回路ＤＦＦに入力信号として供給することにより、Ｄ
フリップフロップ回路ＤＦＦの出力である第１の制御信
号がタイミング信号の２周期以上の期間にわたってアク
ティブになるのを防止する誤動作防止回路を構成してい
る。配線パターンＰＬＩＭＩＴは、制限信号をドライバ
ＩＣ３に供給する電流流路を構成している。
【００４５】なお上記実施形態では、単独のサーマルプ
リントヘッドに本願発明を適用した例について説明した
が、本願発明は、ＣＣＤイメージセンサなどを備えた画
像読み取りヘッドとサーマルプリントヘッドとを一体化
した画像読み書きヘッドなどにも適用可能である。
リントヘッドに本願発明を適用した例について説明した
が、本願発明は、ＣＣＤイメージセンサなどを備えた画
像読み取りヘッドとサーマルプリントヘッドとを一体化
した画像読み書きヘッドなどにも適用可能である。
【図１】本願発明に係るサーマルプリントヘッドの概略
平面図である。
平面図である。
【図２】図１に示すサーマルプリントヘッドの長手方向
両端部の要部拡大平面図である。
両端部の要部拡大平面図である。
【図３】図１に示すサーマルプリントヘッドに備えられ
た発熱素子部分の拡大平面図である。
た発熱素子部分の拡大平面図である。
【図４】本願発明に係る発熱素子駆動制御用集積回路の
回路ブロック図である。
回路ブロック図である。
【図５】図１に示すサーマルプリントヘッドの配線パタ
ーンの説明図である。
ーンの説明図である。
【図６】図４に示す発熱素子駆動制御用集積回路のタイ
ミングチャートである。
ミングチャートである。
【図７】発熱素子の通電時間と発熱温度との関係の説明
図である。
図である。
１ 基板 ２ 発熱素子 ３ ドライバＩＣ ６ 発熱抵抗体 ７ 共通電極配線 ８ コモンパターン ９ 個別電極パターン ＳＲ シフトレジスタ ＬＴ ラッチ回路 ＤＦＦ Ｄフリップフロップ回路 ＡＮＤ1 〜ＡＮＤ98 論理積回路 ＩＶ インバータ Ｔｒ1 〜Ｔｒ96 バイポーラトランジスタ ＤＩ，ＳＴＲＩ，ＬＡＴ，ＣＬＫ，ＳＴＲＣＬＫ，ＬＩ
ＭＩＴ，ＧＮＤ，ＶＤＤ，ＳＴＲＯ，ＤＯ，ＤＯ1 〜Ｄ
Ｏ96 パッド
ＭＩＴ，ＧＮＤ，ＶＤＤ，ＳＴＲＯ，ＤＯ，ＤＯ1 〜Ｄ
Ｏ96 パッド
Claims (6)
- 【請求項１】 発熱することにより記録用紙上に画像を
形成させる複数の発熱素子を駆動制御する発熱素子駆動
制御用集積回路であって、 記録画像データに従って通電すべき前記発熱素子を選択
する選択回路と、 前記選択回路により選択された前記発熱素子に所定時間
通電するための第１の制御信号を、所定周期のタイミン
グ信号と第２の制御信号とに基づいて生成する制御信号
生成回路と、 前記第２の制御信号を入力するための第２の制御信号入
力端子と、 前記タイミング信号を入力するためのタイミング信号入
力端子と、 前記第１の制御信号を出力するための第１の制御信号出
力端子とを備えたことを特徴とする、発熱素子駆動制御
用集積回路。 - 【請求項２】 前記タイミング信号に同期した一定周期
の制限信号を入力するための制限信号入力端子と、 前記制限信号に基づいて前記第１の制御信号のアクティ
ブ期間を所定時間内に制限する制限回路とを備えたこと
を特徴とする、請求項１に記載の発熱素子駆動制御用集
積回路。 - 【請求項３】 前記制御信号生成回路は、前記第２の制
御信号に基づく信号を入力とし、前記タイミング信号を
クロック信号とするＤフリップフロップ回路からなり、 前記Ｄフリップフロップ回路の出力を反転させた信号と
前記第２の制御信号との論理積をとった信号を生成して
前記Ｄフリップフロップ回路に入力信号として供給する
ことにより、前記Ｄフリップフロップ回路の出力である
前記第１の制御信号が前記タイミング信号の２周期以上
の期間にわたってアクティブになるのを防止する誤動作
防止回路を備えた、請求項１または請求項２に記載の発
熱素子駆動制御用集積回路。 - 【請求項４】 発熱することにより記録用紙上に画像を
形成させる多数の発熱素子と、これら発熱素子を駆動制
御する複数の発熱素子駆動制御用集積回路とを搭載した
基板を有するサーマルプリントヘッドであって、 前記各発熱素子駆動制御用集積回路に、 記録画像データに従って通電すべき前記発熱素子を選択
する選択回路と、 前記選択回路により選択された前記発熱素子に所定時間
通電するための第１の制御信号を、所定周期のタイミン
グ信号と第２の制御信号とに基づいて生成する制御信号
生成回路と、 前記第２の制御信号を入力するための第２の制御信号入
力端子と、 前記タイミング信号を入力するためのタイミング信号入
力端子と、 前記第１の制御信号を出力するための第１の制御信号出
力端子とを設け、 前記第１の制御信号出力端子と次段の前記発熱素子駆動
制御用集積回路の前記第２の制御信号入力端子とを順次
接続して前記複数の発熱素子駆動制御用集積回路を縦続
接続することにより、前記各発熱素子駆動制御用集積回
路毎に相互に異なるタイミングで前記第１の制御信号を
生成して前記発熱素子に通電させる構成としたことを特
徴とする、サーマルプリントヘッド。 - 【請求項５】 前記各発熱素子駆動制御用集積回路の前
記制御信号生成回路により生成される前記第１の制御信
号のアクティブ期間を所定時間内に制限するための、前
記タイミング信号に同期した一定周期の制限信号を、前
記各発熱素子駆動制御用集積回路に供給する電流流路を
備えた、請求項４に記載のサーマルプリントヘッド。 - 【請求項６】 前記各発熱素子駆動制御用集積回路は、
ラッチ信号が入力されることにより前記記録画像データ
を保持するラッチ回路と、前記ラッチ信号を入力するた
めのラッチ信号入力端子とを備え、 縦続接続された前記複数の発熱素子駆動制御用集積回路
のうちの初段の発熱素子駆動制御用集積回路の前記第２
の制御信号入力端子と前記ラッチ信号入力端子とを接続
することにより、前記初段の発熱素子駆動制御用集積回
路において前記ラッチ信号を前記第２の制御信号として
共用する構成とした、請求項４または請求項５に記載の
サーマルプリントヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25875896A JPH10100461A (ja) | 1996-09-30 | 1996-09-30 | 発熱素子駆動制御用集積回路およびそれを用いたサーマルプリントヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25875896A JPH10100461A (ja) | 1996-09-30 | 1996-09-30 | 発熱素子駆動制御用集積回路およびそれを用いたサーマルプリントヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10100461A true JPH10100461A (ja) | 1998-04-21 |
Family
ID=17324684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25875896A Pending JPH10100461A (ja) | 1996-09-30 | 1996-09-30 | 発熱素子駆動制御用集積回路およびそれを用いたサーマルプリントヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10100461A (ja) |
-
1996
- 1996-09-30 JP JP25875896A patent/JPH10100461A/ja active Pending
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