JP2948446B2 - 素子駆動用の集積回路装置及び発光装置 - Google Patents
素子駆動用の集積回路装置及び発光装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、光プリンタ、イメー
ジセンサ等に使用される発光素子、サーマルヘッドの発
熱素子等の駆動用に使用される集積回路装置、特に被駆
動素子の駆動電流を調整する際に有効な集積回路装置に
関する。
ジセンサ等に使用される発光素子、サーマルヘッドの発
熱素子等の駆動用に使用される集積回路装置、特に被駆
動素子の駆動電流を調整する際に有効な集積回路装置に
関する。
【０００２】
【従来の技術】例えば、光プリンタのヘッドは、基板上
に、多数個のＬＥＤ（発光素子）が直線上に配列されて
おり、いくつかの駆動用ＩＣ（駆動用集積回路）によっ
て駆動される。この駆動用ＩＣは、１個で例えば６４個
のＬＥＤを駆動し、従って、この６４個に対応するビッ
トセルを持つ、シフトレジスタ、ラッチ回路、同数の論
理ゲート及び駆動用のＭＯＳＦＥＴ（ＭＯＳ電界効果ト
ランジスタ）を内蔵している。この種のＬＥＤ駆動用Ｉ
Ｃにおいては、供給するゲート電位、ＩＣの特性のバラ
ツキ等によって、駆動用のＭＯＳＦＥＴの駆動電流、つ
まり、ＬＥＤを流れる電流にバラツキが生じ、各ＬＥＤ
の発光量が相違し、印字品質を下げていた。そこで、従
来は、この不具合を避けるために、各ＩＣ毎に、駆動用
のＭＯＳＦＥＴのゲートへの供給電位を外付けあるいは
内蔵の抵抗で調整し、ＬＥＤの発光量が平均化するよう
にしている。この供給電位の調整は、集積回路装置へ供
給される電源電圧ＶDDを、抵抗で分圧する比を変えて行
うものであった。
に、多数個のＬＥＤ（発光素子）が直線上に配列されて
おり、いくつかの駆動用ＩＣ（駆動用集積回路）によっ
て駆動される。この駆動用ＩＣは、１個で例えば６４個
のＬＥＤを駆動し、従って、この６４個に対応するビッ
トセルを持つ、シフトレジスタ、ラッチ回路、同数の論
理ゲート及び駆動用のＭＯＳＦＥＴ（ＭＯＳ電界効果ト
ランジスタ）を内蔵している。この種のＬＥＤ駆動用Ｉ
Ｃにおいては、供給するゲート電位、ＩＣの特性のバラ
ツキ等によって、駆動用のＭＯＳＦＥＴの駆動電流、つ
まり、ＬＥＤを流れる電流にバラツキが生じ、各ＬＥＤ
の発光量が相違し、印字品質を下げていた。そこで、従
来は、この不具合を避けるために、各ＩＣ毎に、駆動用
のＭＯＳＦＥＴのゲートへの供給電位を外付けあるいは
内蔵の抵抗で調整し、ＬＥＤの発光量が平均化するよう
にしている。この供給電位の調整は、集積回路装置へ供
給される電源電圧ＶDDを、抵抗で分圧する比を変えて行
うものであった。
【０００３】
【発明が解決しようとする課題】上記した従来の回路で
は、駆動用のＭＯＳＦＥＴのゲートへ供給する電位を調
整するのに、電源電圧ＶDDを抵抗分圧し、分圧比を変え
ている。ところで、電源電圧ＶDDは、多くの発光素子が
一度に駆動されると、大きな駆動電流が流れるので、し
ばしば変動する。電源電圧ＶDDが変動すると、それに応
じて、駆動用のＭＯＳＦＥＴのソース・ゲート間電圧Ｖ
GSも変動する。そのため、発光素子の駆動電流も安定せ
ず、電源電圧の変動に応じて変動するという問題があっ
た。
は、駆動用のＭＯＳＦＥＴのゲートへ供給する電位を調
整するのに、電源電圧ＶDDを抵抗分圧し、分圧比を変え
ている。ところで、電源電圧ＶDDは、多くの発光素子が
一度に駆動されると、大きな駆動電流が流れるので、し
ばしば変動する。電源電圧ＶDDが変動すると、それに応
じて、駆動用のＭＯＳＦＥＴのソース・ゲート間電圧Ｖ
GSも変動する。そのため、発光素子の駆動電流も安定せ
ず、電源電圧の変動に応じて変動するという問題があっ
た。
【０００４】この発明は、上記問題点に着目してなされ
たものであって、電源電圧の変動に対しても、安定した
駆動電流を流し得る集積回路装置を提供することを目的
としている。また、安定した駆動電流を流すためには、
電源電圧とは別に、安定化された外部基準電圧を使用す
るとよいが、ＧＮＤレベルに対して負の外部基準電圧の
ものを得るよりも、正の電位のものの方が得やすいとこ
ろから、この発明では、外部基準電圧として、ＧＮＤレ
ベルに対して正の電位の電圧を使用し得る集積回路装置
を提供することを他の目的としている。
たものであって、電源電圧の変動に対しても、安定した
駆動電流を流し得る集積回路装置を提供することを目的
としている。また、安定した駆動電流を流すためには、
電源電圧とは別に、安定化された外部基準電圧を使用す
るとよいが、ＧＮＤレベルに対して負の外部基準電圧の
ものを得るよりも、正の電位のものの方が得やすいとこ
ろから、この発明では、外部基準電圧として、ＧＮＤレ
ベルに対して正の電位の電圧を使用し得る集積回路装置
を提供することを他の目的としている。
【０００５】
【課題を解決するための手段及び作用】この発明の素子
駆動用の集積回路装置は、複数個並設される被駆動素子
を、個別に駆動するための入力データを記憶するシフト
レジスタと、このシフトレジスタの出力データをラッチ
するラッチ回路と、前記被駆動素子を個別に駆動するた
め、前記被駆動素子に対応して複数個設けられ、ゲート
に前記ラッチ回路からの信号を受ける駆動用電界効果ト
ランジスタとを備える素子駆動用集積回路装置におい
て、第１の外部基準電圧端子と、第２の外部基準電圧端
子と、前記第１の外部基準電圧端子と前記駆動用電界効
果トランジスタのゲート電位供給回路間に接続される複
数個の抵抗からなる第１の抵抗群と、一端が前記第１の
抵抗群のゲート電位供給回路側の一端に共通接続され、
他端が前記第２の外部基準電圧端子に接続される各々抵
抗値の異なる複数個の抵抗からなる第２の抵抗群と、前
記共通接続端の電圧に相当する電圧を素子駆動電流を安
定化するための電圧として、前記駆動用電界効果トラン
ジスタのゲートに加えるオペアンプを有する回路手段と
を備え、前記第１及び第２の外部基準電圧端子の電源電
圧として用いられる基準電圧は、当該装置の電源電圧の
変動と無関係な別電源から供給され、前記第１及び第２
の外部基準電圧端子からの出力電圧と当該装置の電源電
圧と同じ変動をする電圧がオペアンプの入力端子に入力
され、前記駆動用電界効果トランジスタが当該装置の電
源電圧とオペアンプの出力電圧とにより定まる出力電流
を被駆動素子に印加するようにしたことを特徴とする。
駆動用の集積回路装置は、複数個並設される被駆動素子
を、個別に駆動するための入力データを記憶するシフト
レジスタと、このシフトレジスタの出力データをラッチ
するラッチ回路と、前記被駆動素子を個別に駆動するた
め、前記被駆動素子に対応して複数個設けられ、ゲート
に前記ラッチ回路からの信号を受ける駆動用電界効果ト
ランジスタとを備える素子駆動用集積回路装置におい
て、第１の外部基準電圧端子と、第２の外部基準電圧端
子と、前記第１の外部基準電圧端子と前記駆動用電界効
果トランジスタのゲート電位供給回路間に接続される複
数個の抵抗からなる第１の抵抗群と、一端が前記第１の
抵抗群のゲート電位供給回路側の一端に共通接続され、
他端が前記第２の外部基準電圧端子に接続される各々抵
抗値の異なる複数個の抵抗からなる第２の抵抗群と、前
記共通接続端の電圧に相当する電圧を素子駆動電流を安
定化するための電圧として、前記駆動用電界効果トラン
ジスタのゲートに加えるオペアンプを有する回路手段と
を備え、前記第１及び第２の外部基準電圧端子の電源電
圧として用いられる基準電圧は、当該装置の電源電圧の
変動と無関係な別電源から供給され、前記第１及び第２
の外部基準電圧端子からの出力電圧と当該装置の電源電
圧と同じ変動をする電圧がオペアンプの入力端子に入力
され、前記駆動用電界効果トランジスタが当該装置の電
源電圧とオペアンプの出力電圧とにより定まる出力電流
を被駆動素子に印加するようにしたことを特徴とする。
【０００６】この素子駆動用の集積回路装置では、第１
の外部基準電圧端子と第２の外部基準端子に、負から正
の範囲の安定化された電圧を供給することにより、電源
電圧ＶDDと別系統の電圧を、駆動用電界効果トランジス
タのゲートに供給でき、電源電圧ＶDDが変動することが
あっても、駆動用電界効果トランジスタのソース・ゲー
ト間電圧ＶGSを一定に保つことができる。したがって、
駆動電流も安定となる。
の外部基準電圧端子と第２の外部基準端子に、負から正
の範囲の安定化された電圧を供給することにより、電源
電圧ＶDDと別系統の電圧を、駆動用電界効果トランジス
タのゲートに供給でき、電源電圧ＶDDが変動することが
あっても、駆動用電界効果トランジスタのソース・ゲー
ト間電圧ＶGSを一定に保つことができる。したがって、
駆動電流も安定となる。
【０００７】また請求項２記載の素子駆動用の集積回路
装置は、第１と第２の抵抗群の共通接続された一端とゲ
ート電流供給回路間に反転回路を備えている。この発光
素子駆動用の集積回路装置では、反転回路を備えている
ので、外部基準電圧として、正の電位のものを使用する
ことができる。
装置は、第１と第２の抵抗群の共通接続された一端とゲ
ート電流供給回路間に反転回路を備えている。この発光
素子駆動用の集積回路装置では、反転回路を備えている
ので、外部基準電圧として、正の電位のものを使用する
ことができる。
【０００８】
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図２は、この発明が実施されるＬＥＤ駆動
用の集積回路１０の回路構成を示すブロック図である。
この集積回路１０は、ビット記憶セル１１-1、１１-2、
…、１１-64 からなり、ＤＩＮ端子から入力されるデー
タを記憶するシフトレジスタ１１と、ラッチセル１
２-1、１２-2、…、１２-64 からなり、シフトレジスタ
１１の各ビット記憶セル出力をラッチするラッチ回路１
２と、アンドゲート１３-1、１３-2、…、１３-64 から
なり、ＳＴＲ端子に加えられるストローブ信号に同期し
てラッチ回路１２の各ラッチ信号を出力するアンド回路
部１３と、アンドゲート１３-1、１３-2、…、１３-64
の出力が“１”（ハイ）の時に、ＶG 端子の電位を出力
する論理ゲート１４-1、１４-2、…、１４-64 からなる
論理回路部１４と、この論理回路部１４の各論理ゲート
のＶG 出力を受けてオンする駆動用のＭＯＳＦＥＴ１５
-1、１５-2、…、１５-64 からなる駆動回路部１５と、
ＭＯＳＦＥＴ１５-1、１５-2、…、１５-64 の各ゲート
に入力されるＶG 電位を調整設定するためのゲート電位
設定回路部１６から構成されている。このゲート電位設
定回路部１６は、抵抗群回路部１７と反転回路１８とか
ら構成されている。なお、ＭＯＳＦＥＴ１５-1、１
５-2、…、１５-64 の出力端子ＤＯ1 、ＤＯ2 、…、Ｄ
Ｏ64には、ＬＥＤプリントヘッドの各ＬＥＤＬ1 、
Ｌ2 、…、Ｌ64がそれぞれ個別に接続される。
に説明する。図２は、この発明が実施されるＬＥＤ駆動
用の集積回路１０の回路構成を示すブロック図である。
この集積回路１０は、ビット記憶セル１１-1、１１-2、
…、１１-64 からなり、ＤＩＮ端子から入力されるデー
タを記憶するシフトレジスタ１１と、ラッチセル１
２-1、１２-2、…、１２-64 からなり、シフトレジスタ
１１の各ビット記憶セル出力をラッチするラッチ回路１
２と、アンドゲート１３-1、１３-2、…、１３-64 から
なり、ＳＴＲ端子に加えられるストローブ信号に同期し
てラッチ回路１２の各ラッチ信号を出力するアンド回路
部１３と、アンドゲート１３-1、１３-2、…、１３-64
の出力が“１”（ハイ）の時に、ＶG 端子の電位を出力
する論理ゲート１４-1、１４-2、…、１４-64 からなる
論理回路部１４と、この論理回路部１４の各論理ゲート
のＶG 出力を受けてオンする駆動用のＭＯＳＦＥＴ１５
-1、１５-2、…、１５-64 からなる駆動回路部１５と、
ＭＯＳＦＥＴ１５-1、１５-2、…、１５-64 の各ゲート
に入力されるＶG 電位を調整設定するためのゲート電位
設定回路部１６から構成されている。このゲート電位設
定回路部１６は、抵抗群回路部１７と反転回路１８とか
ら構成されている。なお、ＭＯＳＦＥＴ１５-1、１
５-2、…、１５-64 の出力端子ＤＯ1 、ＤＯ2 、…、Ｄ
Ｏ64には、ＬＥＤプリントヘッドの各ＬＥＤＬ1 、
Ｌ2 、…、Ｌ64がそれぞれ個別に接続される。
【０００９】上記集積回路１０に、端子ＤＩＮより入力
データが入力されると、シフトレジスタ１１の各ビット
記憶セル１１-1、１１-2、…、１１-64 にデータがスト
アされる。このシフトレジスタ１１にストアされるデー
タは、ＬＥＤヘッドの各ＬＥＤに電流を流し、ドライブ
して印字動作を行わせるビットセルには“１”が、印字
動作をさせないビットセルには“０”がそれぞれデータ
として記憶される。このシフトレジスタ１１の各ビット
記憶セルの出力は、ＬＡバー端子にラッチ信号が入力さ
れると、ラッチ回路１２の各ラッチセル１２-1、１
２-2、…、１２-64にラッチされる。そして、ＳＴＲ端
子にストローブ信号が入力されるタイミングに各ラッチ
セル１２-1、１２-2、…、１２-64 のデータは、アンド
回路部１３の各アンドゲート１３-1、１３-2、…、１３
-64 を通して、論理回路部１４の論理ゲート１４-1、１
４-2、…、１４-64 にそれぞれ入力される。そして、論
理回路部１４の論理ゲート１４-1、１４-2、…、１４
-64 は、各アンドゲート１３-1、１３-2、…、１３-64
より入力された信号のうち、データ“１”の場合のみ、
端子ＶG に入力される電位を出力する。
データが入力されると、シフトレジスタ１１の各ビット
記憶セル１１-1、１１-2、…、１１-64 にデータがスト
アされる。このシフトレジスタ１１にストアされるデー
タは、ＬＥＤヘッドの各ＬＥＤに電流を流し、ドライブ
して印字動作を行わせるビットセルには“１”が、印字
動作をさせないビットセルには“０”がそれぞれデータ
として記憶される。このシフトレジスタ１１の各ビット
記憶セルの出力は、ＬＡバー端子にラッチ信号が入力さ
れると、ラッチ回路１２の各ラッチセル１２-1、１
２-2、…、１２-64にラッチされる。そして、ＳＴＲ端
子にストローブ信号が入力されるタイミングに各ラッチ
セル１２-1、１２-2、…、１２-64 のデータは、アンド
回路部１３の各アンドゲート１３-1、１３-2、…、１３
-64 を通して、論理回路部１４の論理ゲート１４-1、１
４-2、…、１４-64 にそれぞれ入力される。そして、論
理回路部１４の論理ゲート１４-1、１４-2、…、１４
-64 は、各アンドゲート１３-1、１３-2、…、１３-64
より入力された信号のうち、データ“１”の場合のみ、
端子ＶG に入力される電位を出力する。
【００１０】なお、データが“０”で入力されている場
合には、電源電圧ＶDDを出力する。駆動用のＭＯＳＦＥ
Ｔ１５-1、１５-2、…、１５-64 はゲート電位に論理回
路部１４の論理ゲート１４-1、１４-2、…、１４-64 よ
り電位が入力されるが、ＶG電位が入力された場合、Ｖ
DD−ＶG の電圧がゲートに入力され、この電圧が入力さ
れたＭＯＳＦＥＴのみがＯＮする。これにより、電源電
圧ＶDDよりＯＮしたＭＯＳＦＥＴを介して、それぞれ接
続される出力端子より、ＬＥＤのアノードを通して、駆
動電流が流れ、ＬＥＤは光を発し、プリント動作を行う
ことになる。
合には、電源電圧ＶDDを出力する。駆動用のＭＯＳＦＥ
Ｔ１５-1、１５-2、…、１５-64 はゲート電位に論理回
路部１４の論理ゲート１４-1、１４-2、…、１４-64 よ
り電位が入力されるが、ＶG電位が入力された場合、Ｖ
DD−ＶG の電圧がゲートに入力され、この電圧が入力さ
れたＭＯＳＦＥＴのみがＯＮする。これにより、電源電
圧ＶDDよりＯＮしたＭＯＳＦＥＴを介して、それぞれ接
続される出力端子より、ＬＥＤのアノードを通して、駆
動電流が流れ、ＬＥＤは光を発し、プリント動作を行う
ことになる。
【００１１】このＭＯＳＦＥＴ１５-1、１５-2、…、１
５-64 を介して、各ＬＥＤＬ1 、Ｌ 2 、…、Ｌ64に流れ
る駆動電流は、ゲート電位ＶG によって相違し、また、
集積回路１０の特性によって相違するため、集積回路１
０に対応するＬＥＤヘッドの平均光量を一定にするた
め、端子ＶG に入力されるゲート電位をゲート電位設定
回路部１６で調整設定する。このゲート電位設定回路部
１６に、この出願の発明の特徴がある。
５-64 を介して、各ＬＥＤＬ1 、Ｌ 2 、…、Ｌ64に流れ
る駆動電流は、ゲート電位ＶG によって相違し、また、
集積回路１０の特性によって相違するため、集積回路１
０に対応するＬＥＤヘッドの平均光量を一定にするた
め、端子ＶG に入力されるゲート電位をゲート電位設定
回路部１６で調整設定する。このゲート電位設定回路部
１６に、この出願の発明の特徴がある。
【００１２】次に、このゲート電位設定回路部１６につ
いて具体的に説明する。このゲート電位設定回路部１６
の抵抗群回路部１７は、図１に示すように、６個の抵抗
Ｒ1、Ｒ2 、…、Ｒ6 からなる第１の抵抗群１９と、３
個の抵抗Ｒa 、Ｒ b、Ｒc からなる第２の抵抗群２０で
構成されており、第１の抵抗群１９の各抵抗の一端は、
それぞれ第１の外部基準電圧端子Ｐ1 、Ｐ2 、…、Ｐ6
に接続され、第２の抵抗群２０の各抵抗の一端は、第２
の外部基準電圧端子Ｐa 、Ｐ b、Ｐc に接続されてい
る。そして第１の抵抗群１９と第２の抵抗群２０の各抵
抗の他方の一端は、共通的に接続され（Ａ点）、この共
通接続点Ａが、反転回路１８に接続されている。
いて具体的に説明する。このゲート電位設定回路部１６
の抵抗群回路部１７は、図１に示すように、６個の抵抗
Ｒ1、Ｒ2 、…、Ｒ6 からなる第１の抵抗群１９と、３
個の抵抗Ｒa 、Ｒ b、Ｒc からなる第２の抵抗群２０で
構成されており、第１の抵抗群１９の各抵抗の一端は、
それぞれ第１の外部基準電圧端子Ｐ1 、Ｐ2 、…、Ｐ6
に接続され、第２の抵抗群２０の各抵抗の一端は、第２
の外部基準電圧端子Ｐa 、Ｐ b、Ｐc に接続されてい
る。そして第１の抵抗群１９と第２の抵抗群２０の各抵
抗の他方の一端は、共通的に接続され（Ａ点）、この共
通接続点Ａが、反転回路１８に接続されている。
【００１３】反転回路１８は、オペアンプ２１と、前記
共通接続点Ａとオペアンプ２１の反転入力端（−）間に
接続される抵抗Ｒ11と、オペアンプ２１の反転入力端
（−）と出力端間に接続される抵抗12と、電源電圧ＶDD
を分圧して、その分圧電圧をオペアンプ２１の非反転入
力端（＋）に加えるための抵抗Ｒ13、Ｒ14から構成され
ている。ここで抵抗Ｒ11とＲ12が等しい抵抗値に、また
抵抗Ｒ13、Ｒ14が等しいものに、それぞれ設定されてい
る。
共通接続点Ａとオペアンプ２１の反転入力端（−）間に
接続される抵抗Ｒ11と、オペアンプ２１の反転入力端
（−）と出力端間に接続される抵抗12と、電源電圧ＶDD
を分圧して、その分圧電圧をオペアンプ２１の非反転入
力端（＋）に加えるための抵抗Ｒ13、Ｒ14から構成され
ている。ここで抵抗Ｒ11とＲ12が等しい抵抗値に、また
抵抗Ｒ13、Ｒ14が等しいものに、それぞれ設定されてい
る。
【００１４】続いて、このゲート電位設定部１６の動作
を図３、図４を参照して説明する。今、第１の外部基準
電圧端子Ｐ1 、Ｐ2 、…、Ｐ6 に加える基準電圧をＶ
REF （＋）とし、第２の外部基準電圧端子Ｐa 、Ｐ b、
Ｐc に加える基準電圧をＶREF（−）とする。第１の外
部基準電圧端子Ｐ1 、Ｐ2 、…、Ｐ6 には、そのいずれ
かに、基準電圧を加えてもよいし、全てに対して与えて
もよい。第２の外部基準電圧端子Ｐa 、Ｐ b、Ｐc も同
様である。
を図３、図４を参照して説明する。今、第１の外部基準
電圧端子Ｐ1 、Ｐ2 、…、Ｐ6 に加える基準電圧をＶ
REF （＋）とし、第２の外部基準電圧端子Ｐa 、Ｐ b、
Ｐc に加える基準電圧をＶREF（−）とする。第１の外
部基準電圧端子Ｐ1 、Ｐ2 、…、Ｐ6 には、そのいずれ
かに、基準電圧を加えてもよいし、全てに対して与えて
もよい。第２の外部基準電圧端子Ｐa 、Ｐ b、Ｐc も同
様である。
【００１５】外部基準電圧ＶREF （＋）、ＶREF （−）
〔＝ＧＮＤ〕が印加されると、その時各抵抗群１９、２
０の各合成抵抗により分圧され、Ａ点にＶREF ’の電圧
が発生する。そして、このＶREF ’が抵抗Ｒ11を介して
オペアンプ２１の反転入力端（−）に印加される。この
時、オペアンプ２１の非反転入力端子（＋）には、回路
電源電圧ＶDDに対して分圧された電圧（Ｒ13＝Ｒ14なの
で、１／２ＶDD）が印加されている。このレベル関係を
図４に示している。ＶREF ’−ＶDD／２の電圧をＶｇ’
とすると、オペアンプ２１の出力端子には、非反転入力
端子（＋）に対してＶｇ’だけ低い、電位の電圧Ｖｇが
発生する。これらを関係式に示すと、 Ｖｇ＝ＶDD／２−Ｖｇ’＝ＶDD／２−（ＶREF ’−ＶDD
／２）＝ＶDD−ＶREF ’ また、駆動用ＭＯＳＦＥＴ１５-1のゲート・ソース間電
圧ＶGSは、 ＶGS＝ＶDD−Ｖｇ＝ＶDD−（ＶDD−ＶREF ’）＝
ＶREF ’ となり、外部基準電圧ＶREF （＋）、ＶREF （−）によ
り分圧された電圧ＶRE F ’によってＶGSが決定されるこ
とになる。したがって、電圧ＶREF ’の安定化されたも
のさえ使用すれば、たとえ電源電圧ＶDDが変動しても、
ゲート・ソース間電圧ＶGSが変化することはなく、駆動
電流も変動することはない。
〔＝ＧＮＤ〕が印加されると、その時各抵抗群１９、２
０の各合成抵抗により分圧され、Ａ点にＶREF ’の電圧
が発生する。そして、このＶREF ’が抵抗Ｒ11を介して
オペアンプ２１の反転入力端（−）に印加される。この
時、オペアンプ２１の非反転入力端子（＋）には、回路
電源電圧ＶDDに対して分圧された電圧（Ｒ13＝Ｒ14なの
で、１／２ＶDD）が印加されている。このレベル関係を
図４に示している。ＶREF ’−ＶDD／２の電圧をＶｇ’
とすると、オペアンプ２１の出力端子には、非反転入力
端子（＋）に対してＶｇ’だけ低い、電位の電圧Ｖｇが
発生する。これらを関係式に示すと、 Ｖｇ＝ＶDD／２−Ｖｇ’＝ＶDD／２−（ＶREF ’−ＶDD
／２）＝ＶDD−ＶREF ’ また、駆動用ＭＯＳＦＥＴ１５-1のゲート・ソース間電
圧ＶGSは、 ＶGS＝ＶDD−Ｖｇ＝ＶDD−（ＶDD−ＶREF ’）＝
ＶREF ’ となり、外部基準電圧ＶREF （＋）、ＶREF （−）によ
り分圧された電圧ＶRE F ’によってＶGSが決定されるこ
とになる。したがって、電圧ＶREF ’の安定化されたも
のさえ使用すれば、たとえ電源電圧ＶDDが変動しても、
ゲート・ソース間電圧ＶGSが変化することはなく、駆動
電流も変動することはない。
【００１６】なお、上記実施例はＬＥＤプリントヘッド
の駆動を例に上げたが、この発明は、イメージセンサ、
その他の発光装置の駆動用、さらにサーマルヘッドの発
熱素子を駆動する場合等にも適用できる。
の駆動を例に上げたが、この発明は、イメージセンサ、
その他の発光装置の駆動用、さらにサーマルヘッドの発
熱素子を駆動する場合等にも適用できる。
【００１７】
【発明の効果】この発明によれば、第１の外部基準電圧
端子と、第２の外部基準電圧端子と、前記第１の外部基
準電圧端子と前記駆動用電界効果トランジスタのゲート
電位供給回路間に接続される複数個の抵抗からなる第１
の抵抗群と、一端が前記第１の抵抗群のゲート電位供給
回路側の一端に共通接続され、他端が前記第２の外部基
準電圧端子に接続される各々抵抗値の異なる複数個の抵
抗からなる第２の抵抗群と、前記共通接続端の電圧に相
当する電圧を素子駆動電流を安定化するための電圧とし
て、前記駆動用電界効果トランジスタのゲートに加える
オペアンプを有する回路手段とを備え、前記第１及び第
２の外部基準電圧端子の電源電圧として用いられる基準
電圧は、当該装置の電源電圧の変動と無関係な別電源か
ら供給され、前記第１及び第２の外部基準電圧端子から
の出力電圧と当該装置の電源電圧と同じ変動をする電圧
がオペアンプの入力端子に入力され、前記駆動用電界効
果トランジスタが当該装置の電源電圧とオペアンプの出
力電圧とにより定まる出力電流を被駆動素子に印加する
ようにしたので、即ち回路電源電圧ＶDDではなく、安定
化された外部基準電圧を、第１と第２の基準電圧端子に
与え、第１の抵抗群と第２の抵抗群の分圧電圧を発光素
子駆動用の電界効果トランジスタのゲート・ソース電圧
として与えるので、回路電源電圧ＶDDが変動しても、ゲ
ート・ソース間電圧は変動することがなく、安定した駆
動電流を流すことができる。また、第１と第２の外部基
準電圧端子に印加する基準電圧により、駆動用の電界効
果トランジスタのゲート電位の調整範囲の上限、下限が
設定でき、駆動電流のきざみを可変にできる。
端子と、第２の外部基準電圧端子と、前記第１の外部基
準電圧端子と前記駆動用電界効果トランジスタのゲート
電位供給回路間に接続される複数個の抵抗からなる第１
の抵抗群と、一端が前記第１の抵抗群のゲート電位供給
回路側の一端に共通接続され、他端が前記第２の外部基
準電圧端子に接続される各々抵抗値の異なる複数個の抵
抗からなる第２の抵抗群と、前記共通接続端の電圧に相
当する電圧を素子駆動電流を安定化するための電圧とし
て、前記駆動用電界効果トランジスタのゲートに加える
オペアンプを有する回路手段とを備え、前記第１及び第
２の外部基準電圧端子の電源電圧として用いられる基準
電圧は、当該装置の電源電圧の変動と無関係な別電源か
ら供給され、前記第１及び第２の外部基準電圧端子から
の出力電圧と当該装置の電源電圧と同じ変動をする電圧
がオペアンプの入力端子に入力され、前記駆動用電界効
果トランジスタが当該装置の電源電圧とオペアンプの出
力電圧とにより定まる出力電流を被駆動素子に印加する
ようにしたので、即ち回路電源電圧ＶDDではなく、安定
化された外部基準電圧を、第１と第２の基準電圧端子に
与え、第１の抵抗群と第２の抵抗群の分圧電圧を発光素
子駆動用の電界効果トランジスタのゲート・ソース電圧
として与えるので、回路電源電圧ＶDDが変動しても、ゲ
ート・ソース間電圧は変動することがなく、安定した駆
動電流を流すことができる。また、第１と第２の外部基
準電圧端子に印加する基準電圧により、駆動用の電界効
果トランジスタのゲート電位の調整範囲の上限、下限が
設定でき、駆動電流のきざみを可変にできる。
【００１８】また、さらに第１の抵抗群と第２の抵抗群
の分圧点と、ゲート電位供給回路間に、反転回路を設け
ることにより、外部基準電圧を、ＧＮＤに対して正の電
位のものを使用することができ、基準電圧を作り易いと
いう利点がある。
の分圧点と、ゲート電位供給回路間に、反転回路を設け
ることにより、外部基準電圧を、ＧＮＤに対して正の電
位のものを使用することができ、基準電圧を作り易いと
いう利点がある。
【図１】この発明の実施例集積回路装置の要部回路を示
す回路図である。
す回路図である。
【図２】この発明が実施されるＬＥＤ駆動用の集積回路
の回路構成を示すブロック図である。
の回路構成を示すブロック図である。
【図３】図１に示す要部回路の動作を説明するための回
路図である。
路図である。
【図４】図３に示す各部の電位レベルを説明する図であ
る。
る。
１４-1 論理ゲート １５-1 駆動用ＭＯＳＦＥＴ １８ 反転回路 １９ 第１の抵抗群 ２０ 第２の抵抗群 Ｐ1 、…、Ｐ6 第１の外部基準電圧端子 Ｐａ、…、Ｐｃ 第２の外部基準電圧端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/687 Ｈ０３Ｍ 1/80 (56)参考文献 特開 昭53−106558（ＪＰ，Ａ) 特開 昭55−150618（ＪＰ，Ａ) 特開 平５−344293（ＪＰ，Ａ) 特開 昭56−104534（ＪＰ，Ａ) 特開 昭60−198872（ＪＰ，Ａ) 特開 平３−54614（ＪＰ，Ａ) 特開 平４−317217（ＪＰ，Ａ) 特開 平５−252020（ＪＰ，Ａ) 実開 昭58−132435（ＪＰ，Ｕ) 実開 平５−55627（ＪＰ，Ｕ) 特公 昭48−18015（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.6，ＤＢ名) B41J 2/44 B41J 2/45 B41J 2/455 G05F 1/10 H01L 33/00 H03K 17/687 H03M 1/80
Claims (3)
- 【請求項１】複数個並設される被駆動素子を、個別に駆
動するための入力データを記憶するシフトレジスタと、
このシフトレジスタの出力データをラッチするラッチ回
路と、前記被駆動素子を個別に駆動するため、前記被駆
動素子に対応して複数個設けられ、ゲートに前記ラッチ
回路からの信号を受ける駆動用電界効果トランジスタと
を備える素子駆動用集積回路装置において、 第１の外部基準電圧端子と、第２の外部基準電圧端子
と、前記第１の外部基準電圧端子と前記駆動用電界効果
トランジスタのゲート電位供給回路間に接続される複数
個の抵抗からなる第１の抵抗群と、一端が前記第１の抵
抗群のゲート電位供給回路側の一端に共通接続され、他
端が前記第２の外部基準電圧端子に接続される各々抵抗
値の異なる複数個の抵抗からなる第２の抵抗群と、前記
共通接続端の電圧に相当する電圧を素子駆動電流を安定
化するための電圧として、前記駆動用電界効果トランジ
スタのゲートに加えるオペアンプを有する回路手段とを
備え、前記第１及び第２の外部基準電圧端子の電源電圧
として用いられる基準電圧は、当該装置の電源電圧の変
動と無関係な別電源から供給され、前記第１及び第２の
外部基準電圧端子からの出力電圧と当該装置の電源電圧
と同じ変動をする電圧がオペアンプの入力端子に入力さ
れ、前記駆動用電界効果トランジスタが当該装置の電源
電圧とオペアンプの出力電圧とにより定まる出力電流を
被駆動素子に印加するようにしたことを特徴とする素子
駆動用の集積回路装置。 - 【請求項２】前記回路手段は、前記第１と第２の抵抗群
の共通接続された一端とゲート電位供給回路間に反転回
路を含むことを特徴とする請求項１記載の素子駆動用の
集積回路装置。 - 【請求項３】複数個の発光素子が並設され、これらの発
光素子を請求項１記載の素子駆動用の集積回路装置で駆
動するようにしたことを特徴とする発光装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21709893A JP2948446B2 (ja) | 1993-09-01 | 1993-09-01 | 素子駆動用の集積回路装置及び発光装置 |
| US08/263,529 US5467036A (en) | 1993-09-01 | 1994-06-22 | Integrated circuit device for driving elements and light emitting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21709893A JP2948446B2 (ja) | 1993-09-01 | 1993-09-01 | 素子駆動用の集積回路装置及び発光装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0768837A JPH0768837A (ja) | 1995-03-14 |
| JP2948446B2 true JP2948446B2 (ja) | 1999-09-13 |
Family
ID=16698817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21709893A Expired - Lifetime JP2948446B2 (ja) | 1993-09-01 | 1993-09-01 | 素子駆動用の集積回路装置及び発光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948446B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5374879B2 (ja) * | 2008-01-28 | 2013-12-25 | セイコーエプソン株式会社 | 出力回路及び電子機器 |
-
1993
- 1993-09-01 JP JP21709893A patent/JP2948446B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0768837A (ja) | 1995-03-14 |
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Legal Events
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|---|---|---|---|
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