JP2948446B2 - 素子駆動用の集積回路装置及び発光装置 - Google Patents
素子駆動用の集積回路装置及び発光装置Info
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- JP2948446B2 JP2948446B2 JP21709893A JP21709893A JP2948446B2 JP 2948446 B2 JP2948446 B2 JP 2948446B2 JP 21709893 A JP21709893 A JP 21709893A JP 21709893 A JP21709893 A JP 21709893A JP 2948446 B2 JP2948446 B2 JP 2948446B2
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Description
【0001】
【産業上の利用分野】この発明は、光プリンタ、イメー
ジセンサ等に使用される発光素子、サーマルヘッドの発
熱素子等の駆動用に使用される集積回路装置、特に被駆
動素子の駆動電流を調整する際に有効な集積回路装置に
関する。
ジセンサ等に使用される発光素子、サーマルヘッドの発
熱素子等の駆動用に使用される集積回路装置、特に被駆
動素子の駆動電流を調整する際に有効な集積回路装置に
関する。
【0002】
【従来の技術】例えば、光プリンタのヘッドは、基板上
に、多数個のLED(発光素子)が直線上に配列されて
おり、いくつかの駆動用IC(駆動用集積回路)によっ
て駆動される。この駆動用ICは、1個で例えば64個
のLEDを駆動し、従って、この64個に対応するビッ
トセルを持つ、シフトレジスタ、ラッチ回路、同数の論
理ゲート及び駆動用のMOSFET(MOS電界効果ト
ランジスタ)を内蔵している。この種のLED駆動用I
Cにおいては、供給するゲート電位、ICの特性のバラ
ツキ等によって、駆動用のMOSFETの駆動電流、つ
まり、LEDを流れる電流にバラツキが生じ、各LED
の発光量が相違し、印字品質を下げていた。そこで、従
来は、この不具合を避けるために、各IC毎に、駆動用
のMOSFETのゲートへの供給電位を外付けあるいは
内蔵の抵抗で調整し、LEDの発光量が平均化するよう
にしている。この供給電位の調整は、集積回路装置へ供
給される電源電圧VDDを、抵抗で分圧する比を変えて行
うものであった。
に、多数個のLED(発光素子)が直線上に配列されて
おり、いくつかの駆動用IC(駆動用集積回路)によっ
て駆動される。この駆動用ICは、1個で例えば64個
のLEDを駆動し、従って、この64個に対応するビッ
トセルを持つ、シフトレジスタ、ラッチ回路、同数の論
理ゲート及び駆動用のMOSFET(MOS電界効果ト
ランジスタ)を内蔵している。この種のLED駆動用I
Cにおいては、供給するゲート電位、ICの特性のバラ
ツキ等によって、駆動用のMOSFETの駆動電流、つ
まり、LEDを流れる電流にバラツキが生じ、各LED
の発光量が相違し、印字品質を下げていた。そこで、従
来は、この不具合を避けるために、各IC毎に、駆動用
のMOSFETのゲートへの供給電位を外付けあるいは
内蔵の抵抗で調整し、LEDの発光量が平均化するよう
にしている。この供給電位の調整は、集積回路装置へ供
給される電源電圧VDDを、抵抗で分圧する比を変えて行
うものであった。
【0003】
【発明が解決しようとする課題】上記した従来の回路で
は、駆動用のMOSFETのゲートへ供給する電位を調
整するのに、電源電圧VDDを抵抗分圧し、分圧比を変え
ている。ところで、電源電圧VDDは、多くの発光素子が
一度に駆動されると、大きな駆動電流が流れるので、し
ばしば変動する。電源電圧VDDが変動すると、それに応
じて、駆動用のMOSFETのソース・ゲート間電圧V
GSも変動する。そのため、発光素子の駆動電流も安定せ
ず、電源電圧の変動に応じて変動するという問題があっ
た。
は、駆動用のMOSFETのゲートへ供給する電位を調
整するのに、電源電圧VDDを抵抗分圧し、分圧比を変え
ている。ところで、電源電圧VDDは、多くの発光素子が
一度に駆動されると、大きな駆動電流が流れるので、し
ばしば変動する。電源電圧VDDが変動すると、それに応
じて、駆動用のMOSFETのソース・ゲート間電圧V
GSも変動する。そのため、発光素子の駆動電流も安定せ
ず、電源電圧の変動に応じて変動するという問題があっ
た。
【0004】この発明は、上記問題点に着目してなされ
たものであって、電源電圧の変動に対しても、安定した
駆動電流を流し得る集積回路装置を提供することを目的
としている。また、安定した駆動電流を流すためには、
電源電圧とは別に、安定化された外部基準電圧を使用す
るとよいが、GNDレベルに対して負の外部基準電圧の
ものを得るよりも、正の電位のものの方が得やすいとこ
ろから、この発明では、外部基準電圧として、GNDレ
ベルに対して正の電位の電圧を使用し得る集積回路装置
を提供することを他の目的としている。
たものであって、電源電圧の変動に対しても、安定した
駆動電流を流し得る集積回路装置を提供することを目的
としている。また、安定した駆動電流を流すためには、
電源電圧とは別に、安定化された外部基準電圧を使用す
るとよいが、GNDレベルに対して負の外部基準電圧の
ものを得るよりも、正の電位のものの方が得やすいとこ
ろから、この発明では、外部基準電圧として、GNDレ
ベルに対して正の電位の電圧を使用し得る集積回路装置
を提供することを他の目的としている。
【0005】
【課題を解決するための手段及び作用】この発明の素子
駆動用の集積回路装置は、複数個並設される被駆動素子
を、個別に駆動するための入力データを記憶するシフト
レジスタと、このシフトレジスタの出力データをラッチ
するラッチ回路と、前記被駆動素子を個別に駆動するた
め、前記被駆動素子に対応して複数個設けられ、ゲート
に前記ラッチ回路からの信号を受ける駆動用電界効果ト
ランジスタとを備える素子駆動用集積回路装置におい
て、第1の外部基準電圧端子と、第2の外部基準電圧端
子と、前記第1の外部基準電圧端子と前記駆動用電界効
果トランジスタのゲート電位供給回路間に接続される複
数個の抵抗からなる第1の抵抗群と、一端が前記第1の
抵抗群のゲート電位供給回路側の一端に共通接続され、
他端が前記第2の外部基準電圧端子に接続される各々抵
抗値の異なる複数個の抵抗からなる第2の抵抗群と、前
記共通接続端の電圧に相当する電圧を素子駆動電流を安
定化するための電圧として、前記駆動用電界効果トラン
ジスタのゲートに加えるオペアンプを有する回路手段と
を備え、前記第1及び第2の外部基準電圧端子の電源電
圧として用いられる基準電圧は、当該装置の電源電圧の
変動と無関係な別電源から供給され、前記第1及び第2
の外部基準電圧端子からの出力電圧と当該装置の電源電
圧と同じ変動をする電圧がオペアンプの入力端子に入力
され、前記駆動用電界効果トランジスタが当該装置の電
源電圧とオペアンプの出力電圧とにより定まる出力電流
を被駆動素子に印加するようにしたことを特徴とする。
駆動用の集積回路装置は、複数個並設される被駆動素子
を、個別に駆動するための入力データを記憶するシフト
レジスタと、このシフトレジスタの出力データをラッチ
するラッチ回路と、前記被駆動素子を個別に駆動するた
め、前記被駆動素子に対応して複数個設けられ、ゲート
に前記ラッチ回路からの信号を受ける駆動用電界効果ト
ランジスタとを備える素子駆動用集積回路装置におい
て、第1の外部基準電圧端子と、第2の外部基準電圧端
子と、前記第1の外部基準電圧端子と前記駆動用電界効
果トランジスタのゲート電位供給回路間に接続される複
数個の抵抗からなる第1の抵抗群と、一端が前記第1の
抵抗群のゲート電位供給回路側の一端に共通接続され、
他端が前記第2の外部基準電圧端子に接続される各々抵
抗値の異なる複数個の抵抗からなる第2の抵抗群と、前
記共通接続端の電圧に相当する電圧を素子駆動電流を安
定化するための電圧として、前記駆動用電界効果トラン
ジスタのゲートに加えるオペアンプを有する回路手段と
を備え、前記第1及び第2の外部基準電圧端子の電源電
圧として用いられる基準電圧は、当該装置の電源電圧の
変動と無関係な別電源から供給され、前記第1及び第2
の外部基準電圧端子からの出力電圧と当該装置の電源電
圧と同じ変動をする電圧がオペアンプの入力端子に入力
され、前記駆動用電界効果トランジスタが当該装置の電
源電圧とオペアンプの出力電圧とにより定まる出力電流
を被駆動素子に印加するようにしたことを特徴とする。
【0006】この素子駆動用の集積回路装置では、第1
の外部基準電圧端子と第2の外部基準端子に、負から正
の範囲の安定化された電圧を供給することにより、電源
電圧VDDと別系統の電圧を、駆動用電界効果トランジス
タのゲートに供給でき、電源電圧VDDが変動することが
あっても、駆動用電界効果トランジスタのソース・ゲー
ト間電圧VGSを一定に保つことができる。したがって、
駆動電流も安定となる。
の外部基準電圧端子と第2の外部基準端子に、負から正
の範囲の安定化された電圧を供給することにより、電源
電圧VDDと別系統の電圧を、駆動用電界効果トランジス
タのゲートに供給でき、電源電圧VDDが変動することが
あっても、駆動用電界効果トランジスタのソース・ゲー
ト間電圧VGSを一定に保つことができる。したがって、
駆動電流も安定となる。
【0007】また請求項2記載の素子駆動用の集積回路
装置は、第1と第2の抵抗群の共通接続された一端とゲ
ート電流供給回路間に反転回路を備えている。この発光
素子駆動用の集積回路装置では、反転回路を備えている
ので、外部基準電圧として、正の電位のものを使用する
ことができる。
装置は、第1と第2の抵抗群の共通接続された一端とゲ
ート電流供給回路間に反転回路を備えている。この発光
素子駆動用の集積回路装置では、反転回路を備えている
ので、外部基準電圧として、正の電位のものを使用する
ことができる。
【0008】
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図2は、この発明が実施されるLED駆動
用の集積回路10の回路構成を示すブロック図である。
この集積回路10は、ビット記憶セル11-1、11-2、
…、11-64 からなり、DIN端子から入力されるデー
タを記憶するシフトレジスタ11と、ラッチセル1
2-1、12-2、…、12-64 からなり、シフトレジスタ
11の各ビット記憶セル出力をラッチするラッチ回路1
2と、アンドゲート13-1、13-2、…、13-64 から
なり、STR端子に加えられるストローブ信号に同期し
てラッチ回路12の各ラッチ信号を出力するアンド回路
部13と、アンドゲート13-1、13-2、…、13-64
の出力が“1”(ハイ)の時に、VG 端子の電位を出力
する論理ゲート14-1、14-2、…、14-64 からなる
論理回路部14と、この論理回路部14の各論理ゲート
のVG 出力を受けてオンする駆動用のMOSFET15
-1、15-2、…、15-64 からなる駆動回路部15と、
MOSFET15-1、15-2、…、15-64 の各ゲート
に入力されるVG 電位を調整設定するためのゲート電位
設定回路部16から構成されている。このゲート電位設
定回路部16は、抵抗群回路部17と反転回路18とか
ら構成されている。なお、MOSFET15-1、1
5-2、…、15-64 の出力端子DO1 、DO2 、…、D
O64には、LEDプリントヘッドの各LEDL1 、
L2 、…、L64がそれぞれ個別に接続される。
に説明する。図2は、この発明が実施されるLED駆動
用の集積回路10の回路構成を示すブロック図である。
この集積回路10は、ビット記憶セル11-1、11-2、
…、11-64 からなり、DIN端子から入力されるデー
タを記憶するシフトレジスタ11と、ラッチセル1
2-1、12-2、…、12-64 からなり、シフトレジスタ
11の各ビット記憶セル出力をラッチするラッチ回路1
2と、アンドゲート13-1、13-2、…、13-64 から
なり、STR端子に加えられるストローブ信号に同期し
てラッチ回路12の各ラッチ信号を出力するアンド回路
部13と、アンドゲート13-1、13-2、…、13-64
の出力が“1”(ハイ)の時に、VG 端子の電位を出力
する論理ゲート14-1、14-2、…、14-64 からなる
論理回路部14と、この論理回路部14の各論理ゲート
のVG 出力を受けてオンする駆動用のMOSFET15
-1、15-2、…、15-64 からなる駆動回路部15と、
MOSFET15-1、15-2、…、15-64 の各ゲート
に入力されるVG 電位を調整設定するためのゲート電位
設定回路部16から構成されている。このゲート電位設
定回路部16は、抵抗群回路部17と反転回路18とか
ら構成されている。なお、MOSFET15-1、1
5-2、…、15-64 の出力端子DO1 、DO2 、…、D
O64には、LEDプリントヘッドの各LEDL1 、
L2 、…、L64がそれぞれ個別に接続される。
【0009】上記集積回路10に、端子DINより入力
データが入力されると、シフトレジスタ11の各ビット
記憶セル11-1、11-2、…、11-64 にデータがスト
アされる。このシフトレジスタ11にストアされるデー
タは、LEDヘッドの各LEDに電流を流し、ドライブ
して印字動作を行わせるビットセルには“1”が、印字
動作をさせないビットセルには“0”がそれぞれデータ
として記憶される。このシフトレジスタ11の各ビット
記憶セルの出力は、LAバー端子にラッチ信号が入力さ
れると、ラッチ回路12の各ラッチセル12-1、1
2-2、…、12-64にラッチされる。そして、STR端
子にストローブ信号が入力されるタイミングに各ラッチ
セル12-1、12-2、…、12-64 のデータは、アンド
回路部13の各アンドゲート13-1、13-2、…、13
-64 を通して、論理回路部14の論理ゲート14-1、1
4-2、…、14-64 にそれぞれ入力される。そして、論
理回路部14の論理ゲート14-1、14-2、…、14
-64 は、各アンドゲート13-1、13-2、…、13-64
より入力された信号のうち、データ“1”の場合のみ、
端子VG に入力される電位を出力する。
データが入力されると、シフトレジスタ11の各ビット
記憶セル11-1、11-2、…、11-64 にデータがスト
アされる。このシフトレジスタ11にストアされるデー
タは、LEDヘッドの各LEDに電流を流し、ドライブ
して印字動作を行わせるビットセルには“1”が、印字
動作をさせないビットセルには“0”がそれぞれデータ
として記憶される。このシフトレジスタ11の各ビット
記憶セルの出力は、LAバー端子にラッチ信号が入力さ
れると、ラッチ回路12の各ラッチセル12-1、1
2-2、…、12-64にラッチされる。そして、STR端
子にストローブ信号が入力されるタイミングに各ラッチ
セル12-1、12-2、…、12-64 のデータは、アンド
回路部13の各アンドゲート13-1、13-2、…、13
-64 を通して、論理回路部14の論理ゲート14-1、1
4-2、…、14-64 にそれぞれ入力される。そして、論
理回路部14の論理ゲート14-1、14-2、…、14
-64 は、各アンドゲート13-1、13-2、…、13-64
より入力された信号のうち、データ“1”の場合のみ、
端子VG に入力される電位を出力する。
【0010】なお、データが“0”で入力されている場
合には、電源電圧VDDを出力する。駆動用のMOSFE
T15-1、15-2、…、15-64 はゲート電位に論理回
路部14の論理ゲート14-1、14-2、…、14-64 よ
り電位が入力されるが、VG電位が入力された場合、V
DD−VG の電圧がゲートに入力され、この電圧が入力さ
れたMOSFETのみがONする。これにより、電源電
圧VDDよりONしたMOSFETを介して、それぞれ接
続される出力端子より、LEDのアノードを通して、駆
動電流が流れ、LEDは光を発し、プリント動作を行う
ことになる。
合には、電源電圧VDDを出力する。駆動用のMOSFE
T15-1、15-2、…、15-64 はゲート電位に論理回
路部14の論理ゲート14-1、14-2、…、14-64 よ
り電位が入力されるが、VG電位が入力された場合、V
DD−VG の電圧がゲートに入力され、この電圧が入力さ
れたMOSFETのみがONする。これにより、電源電
圧VDDよりONしたMOSFETを介して、それぞれ接
続される出力端子より、LEDのアノードを通して、駆
動電流が流れ、LEDは光を発し、プリント動作を行う
ことになる。
【0011】このMOSFET15-1、15-2、…、1
5-64 を介して、各LEDL1 、L 2 、…、L64に流れ
る駆動電流は、ゲート電位VG によって相違し、また、
集積回路10の特性によって相違するため、集積回路1
0に対応するLEDヘッドの平均光量を一定にするた
め、端子VG に入力されるゲート電位をゲート電位設定
回路部16で調整設定する。このゲート電位設定回路部
16に、この出願の発明の特徴がある。
5-64 を介して、各LEDL1 、L 2 、…、L64に流れ
る駆動電流は、ゲート電位VG によって相違し、また、
集積回路10の特性によって相違するため、集積回路1
0に対応するLEDヘッドの平均光量を一定にするた
め、端子VG に入力されるゲート電位をゲート電位設定
回路部16で調整設定する。このゲート電位設定回路部
16に、この出願の発明の特徴がある。
【0012】次に、このゲート電位設定回路部16につ
いて具体的に説明する。このゲート電位設定回路部16
の抵抗群回路部17は、図1に示すように、6個の抵抗
R1、R2 、…、R6 からなる第1の抵抗群19と、3
個の抵抗Ra 、R b、Rc からなる第2の抵抗群20で
構成されており、第1の抵抗群19の各抵抗の一端は、
それぞれ第1の外部基準電圧端子P1 、P2 、…、P6
に接続され、第2の抵抗群20の各抵抗の一端は、第2
の外部基準電圧端子Pa 、P b、Pc に接続されてい
る。そして第1の抵抗群19と第2の抵抗群20の各抵
抗の他方の一端は、共通的に接続され(A点)、この共
通接続点Aが、反転回路18に接続されている。
いて具体的に説明する。このゲート電位設定回路部16
の抵抗群回路部17は、図1に示すように、6個の抵抗
R1、R2 、…、R6 からなる第1の抵抗群19と、3
個の抵抗Ra 、R b、Rc からなる第2の抵抗群20で
構成されており、第1の抵抗群19の各抵抗の一端は、
それぞれ第1の外部基準電圧端子P1 、P2 、…、P6
に接続され、第2の抵抗群20の各抵抗の一端は、第2
の外部基準電圧端子Pa 、P b、Pc に接続されてい
る。そして第1の抵抗群19と第2の抵抗群20の各抵
抗の他方の一端は、共通的に接続され(A点)、この共
通接続点Aが、反転回路18に接続されている。
【0013】反転回路18は、オペアンプ21と、前記
共通接続点Aとオペアンプ21の反転入力端(−)間に
接続される抵抗R11と、オペアンプ21の反転入力端
(−)と出力端間に接続される抵抗12と、電源電圧VDD
を分圧して、その分圧電圧をオペアンプ21の非反転入
力端(+)に加えるための抵抗R13、R14から構成され
ている。ここで抵抗R11とR12が等しい抵抗値に、また
抵抗R13、R14が等しいものに、それぞれ設定されてい
る。
共通接続点Aとオペアンプ21の反転入力端(−)間に
接続される抵抗R11と、オペアンプ21の反転入力端
(−)と出力端間に接続される抵抗12と、電源電圧VDD
を分圧して、その分圧電圧をオペアンプ21の非反転入
力端(+)に加えるための抵抗R13、R14から構成され
ている。ここで抵抗R11とR12が等しい抵抗値に、また
抵抗R13、R14が等しいものに、それぞれ設定されてい
る。
【0014】続いて、このゲート電位設定部16の動作
を図3、図4を参照して説明する。今、第1の外部基準
電圧端子P1 、P2 、…、P6 に加える基準電圧をV
REF (+)とし、第2の外部基準電圧端子Pa 、P b、
Pc に加える基準電圧をVREF(−)とする。第1の外
部基準電圧端子P1 、P2 、…、P6 には、そのいずれ
かに、基準電圧を加えてもよいし、全てに対して与えて
もよい。第2の外部基準電圧端子Pa 、P b、Pc も同
様である。
を図3、図4を参照して説明する。今、第1の外部基準
電圧端子P1 、P2 、…、P6 に加える基準電圧をV
REF (+)とし、第2の外部基準電圧端子Pa 、P b、
Pc に加える基準電圧をVREF(−)とする。第1の外
部基準電圧端子P1 、P2 、…、P6 には、そのいずれ
かに、基準電圧を加えてもよいし、全てに対して与えて
もよい。第2の外部基準電圧端子Pa 、P b、Pc も同
様である。
【0015】外部基準電圧VREF (+)、VREF (−)
〔=GND〕が印加されると、その時各抵抗群19、2
0の各合成抵抗により分圧され、A点にVREF ’の電圧
が発生する。そして、このVREF ’が抵抗R11を介して
オペアンプ21の反転入力端(−)に印加される。この
時、オペアンプ21の非反転入力端子(+)には、回路
電源電圧VDDに対して分圧された電圧(R13=R14なの
で、1/2VDD)が印加されている。このレベル関係を
図4に示している。VREF ’−VDD/2の電圧をVg’
とすると、オペアンプ21の出力端子には、非反転入力
端子(+)に対してVg’だけ低い、電位の電圧Vgが
発生する。これらを関係式に示すと、 Vg=VDD/2−Vg’=VDD/2−(VREF ’−VDD
/2)=VDD−VREF ’ また、駆動用MOSFET15-1のゲート・ソース間電
圧VGSは、 VGS=VDD−Vg=VDD−(VDD−VREF ’)=
VREF ’ となり、外部基準電圧VREF (+)、VREF (−)によ
り分圧された電圧VRE F ’によってVGSが決定されるこ
とになる。したがって、電圧VREF ’の安定化されたも
のさえ使用すれば、たとえ電源電圧VDDが変動しても、
ゲート・ソース間電圧VGSが変化することはなく、駆動
電流も変動することはない。
〔=GND〕が印加されると、その時各抵抗群19、2
0の各合成抵抗により分圧され、A点にVREF ’の電圧
が発生する。そして、このVREF ’が抵抗R11を介して
オペアンプ21の反転入力端(−)に印加される。この
時、オペアンプ21の非反転入力端子(+)には、回路
電源電圧VDDに対して分圧された電圧(R13=R14なの
で、1/2VDD)が印加されている。このレベル関係を
図4に示している。VREF ’−VDD/2の電圧をVg’
とすると、オペアンプ21の出力端子には、非反転入力
端子(+)に対してVg’だけ低い、電位の電圧Vgが
発生する。これらを関係式に示すと、 Vg=VDD/2−Vg’=VDD/2−(VREF ’−VDD
/2)=VDD−VREF ’ また、駆動用MOSFET15-1のゲート・ソース間電
圧VGSは、 VGS=VDD−Vg=VDD−(VDD−VREF ’)=
VREF ’ となり、外部基準電圧VREF (+)、VREF (−)によ
り分圧された電圧VRE F ’によってVGSが決定されるこ
とになる。したがって、電圧VREF ’の安定化されたも
のさえ使用すれば、たとえ電源電圧VDDが変動しても、
ゲート・ソース間電圧VGSが変化することはなく、駆動
電流も変動することはない。
【0016】なお、上記実施例はLEDプリントヘッド
の駆動を例に上げたが、この発明は、イメージセンサ、
その他の発光装置の駆動用、さらにサーマルヘッドの発
熱素子を駆動する場合等にも適用できる。
の駆動を例に上げたが、この発明は、イメージセンサ、
その他の発光装置の駆動用、さらにサーマルヘッドの発
熱素子を駆動する場合等にも適用できる。
【0017】
【発明の効果】この発明によれば、第1の外部基準電圧
端子と、第2の外部基準電圧端子と、前記第1の外部基
準電圧端子と前記駆動用電界効果トランジスタのゲート
電位供給回路間に接続される複数個の抵抗からなる第1
の抵抗群と、一端が前記第1の抵抗群のゲート電位供給
回路側の一端に共通接続され、他端が前記第2の外部基
準電圧端子に接続される各々抵抗値の異なる複数個の抵
抗からなる第2の抵抗群と、前記共通接続端の電圧に相
当する電圧を素子駆動電流を安定化するための電圧とし
て、前記駆動用電界効果トランジスタのゲートに加える
オペアンプを有する回路手段とを備え、前記第1及び第
2の外部基準電圧端子の電源電圧として用いられる基準
電圧は、当該装置の電源電圧の変動と無関係な別電源か
ら供給され、前記第1及び第2の外部基準電圧端子から
の出力電圧と当該装置の電源電圧と同じ変動をする電圧
がオペアンプの入力端子に入力され、前記駆動用電界効
果トランジスタが当該装置の電源電圧とオペアンプの出
力電圧とにより定まる出力電流を被駆動素子に印加する
ようにしたので、即ち回路電源電圧VDDではなく、安定
化された外部基準電圧を、第1と第2の基準電圧端子に
与え、第1の抵抗群と第2の抵抗群の分圧電圧を発光素
子駆動用の電界効果トランジスタのゲート・ソース電圧
として与えるので、回路電源電圧VDDが変動しても、ゲ
ート・ソース間電圧は変動することがなく、安定した駆
動電流を流すことができる。また、第1と第2の外部基
準電圧端子に印加する基準電圧により、駆動用の電界効
果トランジスタのゲート電位の調整範囲の上限、下限が
設定でき、駆動電流のきざみを可変にできる。
端子と、第2の外部基準電圧端子と、前記第1の外部基
準電圧端子と前記駆動用電界効果トランジスタのゲート
電位供給回路間に接続される複数個の抵抗からなる第1
の抵抗群と、一端が前記第1の抵抗群のゲート電位供給
回路側の一端に共通接続され、他端が前記第2の外部基
準電圧端子に接続される各々抵抗値の異なる複数個の抵
抗からなる第2の抵抗群と、前記共通接続端の電圧に相
当する電圧を素子駆動電流を安定化するための電圧とし
て、前記駆動用電界効果トランジスタのゲートに加える
オペアンプを有する回路手段とを備え、前記第1及び第
2の外部基準電圧端子の電源電圧として用いられる基準
電圧は、当該装置の電源電圧の変動と無関係な別電源か
ら供給され、前記第1及び第2の外部基準電圧端子から
の出力電圧と当該装置の電源電圧と同じ変動をする電圧
がオペアンプの入力端子に入力され、前記駆動用電界効
果トランジスタが当該装置の電源電圧とオペアンプの出
力電圧とにより定まる出力電流を被駆動素子に印加する
ようにしたので、即ち回路電源電圧VDDではなく、安定
化された外部基準電圧を、第1と第2の基準電圧端子に
与え、第1の抵抗群と第2の抵抗群の分圧電圧を発光素
子駆動用の電界効果トランジスタのゲート・ソース電圧
として与えるので、回路電源電圧VDDが変動しても、ゲ
ート・ソース間電圧は変動することがなく、安定した駆
動電流を流すことができる。また、第1と第2の外部基
準電圧端子に印加する基準電圧により、駆動用の電界効
果トランジスタのゲート電位の調整範囲の上限、下限が
設定でき、駆動電流のきざみを可変にできる。
【0018】また、さらに第1の抵抗群と第2の抵抗群
の分圧点と、ゲート電位供給回路間に、反転回路を設け
ることにより、外部基準電圧を、GNDに対して正の電
位のものを使用することができ、基準電圧を作り易いと
いう利点がある。
の分圧点と、ゲート電位供給回路間に、反転回路を設け
ることにより、外部基準電圧を、GNDに対して正の電
位のものを使用することができ、基準電圧を作り易いと
いう利点がある。
【図1】この発明の実施例集積回路装置の要部回路を示
す回路図である。
す回路図である。
【図2】この発明が実施されるLED駆動用の集積回路
の回路構成を示すブロック図である。
の回路構成を示すブロック図である。
【図3】図1に示す要部回路の動作を説明するための回
路図である。
路図である。
【図4】図3に示す各部の電位レベルを説明する図であ
る。
る。
14-1 論理ゲート 15-1 駆動用MOSFET 18 反転回路 19 第1の抵抗群 20 第2の抵抗群 P1 、…、P6 第1の外部基準電圧端子 Pa、…、Pc 第2の外部基準電圧端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H03K 17/687 H03M 1/80 (56)参考文献 特開 昭53−106558(JP,A) 特開 昭55−150618(JP,A) 特開 平5−344293(JP,A) 特開 昭56−104534(JP,A) 特開 昭60−198872(JP,A) 特開 平3−54614(JP,A) 特開 平4−317217(JP,A) 特開 平5−252020(JP,A) 実開 昭58−132435(JP,U) 実開 平5−55627(JP,U) 特公 昭48−18015(JP,B1) (58)調査した分野(Int.Cl.6,DB名) B41J 2/44 B41J 2/45 B41J 2/455 G05F 1/10 H01L 33/00 H03K 17/687 H03M 1/80
Claims (3)
- 【請求項1】複数個並設される被駆動素子を、個別に駆
動するための入力データを記憶するシフトレジスタと、
このシフトレジスタの出力データをラッチするラッチ回
路と、前記被駆動素子を個別に駆動するため、前記被駆
動素子に対応して複数個設けられ、ゲートに前記ラッチ
回路からの信号を受ける駆動用電界効果トランジスタと
を備える素子駆動用集積回路装置において、 第1の外部基準電圧端子と、第2の外部基準電圧端子
と、前記第1の外部基準電圧端子と前記駆動用電界効果
トランジスタのゲート電位供給回路間に接続される複数
個の抵抗からなる第1の抵抗群と、一端が前記第1の抵
抗群のゲート電位供給回路側の一端に共通接続され、他
端が前記第2の外部基準電圧端子に接続される各々抵抗
値の異なる複数個の抵抗からなる第2の抵抗群と、前記
共通接続端の電圧に相当する電圧を素子駆動電流を安定
化するための電圧として、前記駆動用電界効果トランジ
スタのゲートに加えるオペアンプを有する回路手段とを
備え、前記第1及び第2の外部基準電圧端子の電源電圧
として用いられる基準電圧は、当該装置の電源電圧の変
動と無関係な別電源から供給され、前記第1及び第2の
外部基準電圧端子からの出力電圧と当該装置の電源電圧
と同じ変動をする電圧がオペアンプの入力端子に入力さ
れ、前記駆動用電界効果トランジスタが当該装置の電源
電圧とオペアンプの出力電圧とにより定まる出力電流を
被駆動素子に印加するようにしたことを特徴とする素子
駆動用の集積回路装置。 - 【請求項2】前記回路手段は、前記第1と第2の抵抗群
の共通接続された一端とゲート電位供給回路間に反転回
路を含むことを特徴とする請求項1記載の素子駆動用の
集積回路装置。 - 【請求項3】複数個の発光素子が並設され、これらの発
光素子を請求項1記載の素子駆動用の集積回路装置で駆
動するようにしたことを特徴とする発光装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21709893A JP2948446B2 (ja) | 1993-09-01 | 1993-09-01 | 素子駆動用の集積回路装置及び発光装置 |
US08/263,529 US5467036A (en) | 1993-09-01 | 1994-06-22 | Integrated circuit device for driving elements and light emitting device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21709893A JP2948446B2 (ja) | 1993-09-01 | 1993-09-01 | 素子駆動用の集積回路装置及び発光装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0768837A JPH0768837A (ja) | 1995-03-14 |
JP2948446B2 true JP2948446B2 (ja) | 1999-09-13 |
Family
ID=16698817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21709893A Expired - Lifetime JP2948446B2 (ja) | 1993-09-01 | 1993-09-01 | 素子駆動用の集積回路装置及び発光装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2948446B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5374879B2 (ja) * | 2008-01-28 | 2013-12-25 | セイコーエプソン株式会社 | 出力回路及び電子機器 |
-
1993
- 1993-09-01 JP JP21709893A patent/JP2948446B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0768837A (ja) | 1995-03-14 |
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Legal Events
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