JP2948448B2 - 素子駆動用の集積回路装置及び発光装置 - Google Patents
素子駆動用の集積回路装置及び発光装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、光プリンタ、イメー
ジセンサ等に使用される発光素子やサーマルヘッドの発
熱素子の駆動用に使用される集積回路装置、特に被駆動
素子の駆動電流を調整する際に有効な集積回路装置に関
する。
ジセンサ等に使用される発光素子やサーマルヘッドの発
熱素子の駆動用に使用される集積回路装置、特に被駆動
素子の駆動電流を調整する際に有効な集積回路装置に関
する。
【０００２】
【従来の技術】例えば、光プリンタのヘッドは、基板上
に、多数個のＬＥＤ（発光素子）が直線上に配列されて
おり、いくつかの駆動用ＩＣ（駆動用集積回路）によっ
て駆動される。この駆動用ＩＣは、１個で例えば６４個
のＬＥＤを駆動し、従って、この６４個に対応するビッ
トセルを持つ、シフトレジスタ、ラッチ回路、同数の論
理ゲート及び駆動用のＭＯＳＦＥＴ（ＭＯＳ電界効果ト
ランジスタ）を内蔵している。この種のＬＥＤ駆動用Ｉ
Ｃにおいては、供給するゲート電位、ＩＣの特性のバラ
ツキ等によって、駆動用のＭＯＳＦＥＴの駆動電流、つ
まり、ＬＥＤを流れる電流にバラツキが生じ、各ＬＥＤ
の発光量が相違し、印字品質を下げていた。そこで、こ
の不具合を避けるために、各ＩＣ毎に、駆動用のＭＯＳ
ＦＥＴのゲートへの供給電位を調整している。従来、こ
のゲート電位を調整する方法の一つとして、ＤＡ変換器
を用いるものがある。図６に、その具体回路を示してい
る。図６において、ｎビットのＤＡ変換器５１の出力
は、論理ゲート回路５２を介して、ＬＥＤ５３を駆動す
るＭＯＳＦＥＴ５４のゲートに加えられるようになって
いる。ＤＡ変換器５１は、０ｖから電源電圧ＶDDの範囲
で、デジタル設定に応じたアナログ電圧Ｖ0 を出力す
る。この出力電圧Ｖ0 は、論理ゲート回路５２が開いて
いると、ＭＯＳＦＥＴ５４のゲートに加えられ、その電
圧Ｖ0 に応じた駆動電流Ｉb を流す。
に、多数個のＬＥＤ（発光素子）が直線上に配列されて
おり、いくつかの駆動用ＩＣ（駆動用集積回路）によっ
て駆動される。この駆動用ＩＣは、１個で例えば６４個
のＬＥＤを駆動し、従って、この６４個に対応するビッ
トセルを持つ、シフトレジスタ、ラッチ回路、同数の論
理ゲート及び駆動用のＭＯＳＦＥＴ（ＭＯＳ電界効果ト
ランジスタ）を内蔵している。この種のＬＥＤ駆動用Ｉ
Ｃにおいては、供給するゲート電位、ＩＣの特性のバラ
ツキ等によって、駆動用のＭＯＳＦＥＴの駆動電流、つ
まり、ＬＥＤを流れる電流にバラツキが生じ、各ＬＥＤ
の発光量が相違し、印字品質を下げていた。そこで、こ
の不具合を避けるために、各ＩＣ毎に、駆動用のＭＯＳ
ＦＥＴのゲートへの供給電位を調整している。従来、こ
のゲート電位を調整する方法の一つとして、ＤＡ変換器
を用いるものがある。図６に、その具体回路を示してい
る。図６において、ｎビットのＤＡ変換器５１の出力
は、論理ゲート回路５２を介して、ＬＥＤ５３を駆動す
るＭＯＳＦＥＴ５４のゲートに加えられるようになって
いる。ＤＡ変換器５１は、０ｖから電源電圧ＶDDの範囲
で、デジタル設定に応じたアナログ電圧Ｖ0 を出力す
る。この出力電圧Ｖ0 は、論理ゲート回路５２が開いて
いると、ＭＯＳＦＥＴ５４のゲートに加えられ、その電
圧Ｖ0 に応じた駆動電流Ｉb を流す。
【０００３】
【発明が解決しようとする課題】上記した従来の回路装
置では、駆動用のＭＯＳＦＥＴのゲートへ供給する電位
を調整するのに、ＤＡ変換器を用いているが、このＤＡ
変換器に供給される電源電圧も、当然ＶDDである。とこ
ろで、電源電圧ＶDDは、多くの被駆動素子が一度に駆動
されると大きな駆動電流が流れるので、しばしば変動す
る。電源電圧ＶDDが変動すると、それに応じて駆動用の
ＭＯＳＦＥＴのソース・ドレイン間電圧Ｖ GSも変動す
る。そのため、被駆動素子の駆動電流も安定せず、電源
電圧の変動に応じて変動するという問題があった。
置では、駆動用のＭＯＳＦＥＴのゲートへ供給する電位
を調整するのに、ＤＡ変換器を用いているが、このＤＡ
変換器に供給される電源電圧も、当然ＶDDである。とこ
ろで、電源電圧ＶDDは、多くの被駆動素子が一度に駆動
されると大きな駆動電流が流れるので、しばしば変動す
る。電源電圧ＶDDが変動すると、それに応じて駆動用の
ＭＯＳＦＥＴのソース・ドレイン間電圧Ｖ GSも変動す
る。そのため、被駆動素子の駆動電流も安定せず、電源
電圧の変動に応じて変動するという問題があった。
【０００４】この発明は、上記問題点に着目してなされ
たものであって、電源電圧の変動に対しても、安定した
駆動電流を流し得る集積回路装置を提供することを目的
としている。また、安定した駆動電流を流すためには、
電源電圧とは別に、安定化された外部基準電圧を使用す
るとよいが、ＧＮＤレベルに対して負の外部基準電圧の
ものを得るよりも、正の電位のものの方が得やすいとこ
ろから、この発明では、外部基準電圧として、ＧＮＤレ
ベルに対して正の電位の電圧を使用し得る集積回路装置
を提供することを他の目的としている。
たものであって、電源電圧の変動に対しても、安定した
駆動電流を流し得る集積回路装置を提供することを目的
としている。また、安定した駆動電流を流すためには、
電源電圧とは別に、安定化された外部基準電圧を使用す
るとよいが、ＧＮＤレベルに対して負の外部基準電圧の
ものを得るよりも、正の電位のものの方が得やすいとこ
ろから、この発明では、外部基準電圧として、ＧＮＤレ
ベルに対して正の電位の電圧を使用し得る集積回路装置
を提供することを他の目的としている。
【０００５】
【課題を解決するための手段及び作用】この発明の素子
駆動用の集積回路装置は、複数個並設される被駆動素子
を、個別に駆動するための入力データを記憶するシフト
レジスタと、このシフトレジスタの出力データをラッチ
するラッチ回路と、前記被駆動素子を個別に駆動するた
め、前記被駆動素子に対応して複数個設けられ、少なく
とも１個の駆動用電界効果トランジスタを含み、この駆
動用電界効果トランジスタのゲートに前記ラッチ回路か
らの信号を受ける駆動回路と、前記駆動用電界効果トラ
ンジスタのゲートに設定電圧を供給するＤＡ変換器と、
前記駆動回路とＤＡ変換器との間に設けられたオペアン
プとを備えるものにおいて、第１の外部基準電圧端子
と、第２の外部基準電圧端子とを備え、この第１と第２
の外部基準電圧端子の電圧を前記ＤＡ変換器の電源電圧
として供給するようにし、このＤＡ変換器の出力電圧に
相当する電圧を素子駆動電流を安定化するための電圧と
して、前記駆動用電界効果トランジスタのゲートに加え
るようにし、前記第１及び第２の外部基準電圧端子に印
加される基準電圧は、当該装置の電源電圧の変動と無関
係な別電源から供給され、前記基準電圧と当該装置の電
源電圧と同じ変動をする電圧とがオペアンプの入力端子
に入力され、前記駆動用電界効果トランジスタが当該装
置の電源電圧とオペアンプの出力電圧とにより定まる出
力電流を被駆動素子に印加するようにしたことを特徴と
している。
駆動用の集積回路装置は、複数個並設される被駆動素子
を、個別に駆動するための入力データを記憶するシフト
レジスタと、このシフトレジスタの出力データをラッチ
するラッチ回路と、前記被駆動素子を個別に駆動するた
め、前記被駆動素子に対応して複数個設けられ、少なく
とも１個の駆動用電界効果トランジスタを含み、この駆
動用電界効果トランジスタのゲートに前記ラッチ回路か
らの信号を受ける駆動回路と、前記駆動用電界効果トラ
ンジスタのゲートに設定電圧を供給するＤＡ変換器と、
前記駆動回路とＤＡ変換器との間に設けられたオペアン
プとを備えるものにおいて、第１の外部基準電圧端子
と、第２の外部基準電圧端子とを備え、この第１と第２
の外部基準電圧端子の電圧を前記ＤＡ変換器の電源電圧
として供給するようにし、このＤＡ変換器の出力電圧に
相当する電圧を素子駆動電流を安定化するための電圧と
して、前記駆動用電界効果トランジスタのゲートに加え
るようにし、前記第１及び第２の外部基準電圧端子に印
加される基準電圧は、当該装置の電源電圧の変動と無関
係な別電源から供給され、前記基準電圧と当該装置の電
源電圧と同じ変動をする電圧とがオペアンプの入力端子
に入力され、前記駆動用電界効果トランジスタが当該装
置の電源電圧とオペアンプの出力電圧とにより定まる出
力電流を被駆動素子に印加するようにしたことを特徴と
している。
【０００６】この素子駆動用の集積回路装置では、第１
の外部基準電圧端子と第２の外部基準端子に、負から正
の範囲の安定化された電圧を供給することにより、電源
電圧ＶDDと別系統の電圧で、ＤＡ変換器の出力に相当す
る電圧を駆動用電界効果トランジスタのゲートに供給で
き、電源電圧ＶDDが変動することがあっても、駆動用電
界効果トランジスタのソース・ゲート間電圧ＶGSを一定
に保つことができる。したがって、駆動電流も定安定と
なる。また、請求項２記載の素子駆動用の集積回路装置
は、請求項１記載の装置において、ＤＡ変換器の出力端
と前記駆動用電界効果トランジスタのゲート電位供給回
路間に反転回路を備えているので、外部基準電圧とし
て、正の電位のものを使用することができる。
の外部基準電圧端子と第２の外部基準端子に、負から正
の範囲の安定化された電圧を供給することにより、電源
電圧ＶDDと別系統の電圧で、ＤＡ変換器の出力に相当す
る電圧を駆動用電界効果トランジスタのゲートに供給で
き、電源電圧ＶDDが変動することがあっても、駆動用電
界効果トランジスタのソース・ゲート間電圧ＶGSを一定
に保つことができる。したがって、駆動電流も定安定と
なる。また、請求項２記載の素子駆動用の集積回路装置
は、請求項１記載の装置において、ＤＡ変換器の出力端
と前記駆動用電界効果トランジスタのゲート電位供給回
路間に反転回路を備えているので、外部基準電圧とし
て、正の電位のものを使用することができる。
【０００７】
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図２は、この発明が実施されるＬＥＤ駆動
用の集積回路１０の回路構成を示すブロック図である。
この集積回路１０は、６４個のビット記憶セルからな
り、Ｉ／Ｏ１端子から入力されるデータを記憶するシフ
トレジスタ１１と、同じく６４ビットのラッチセルから
なり、シフトレジスタ１１の各ビット記憶セル出力をラ
ッチするラッチ回路１２と、６４個の各ＬＥＤに、どの
程度の電流を流すかを、各ＬＥＤに対応して記憶する４
×６４ビットのラッチ回路１３と、各ＬＥＤに対応して
ラッチ回路１３から、それぞれ４ビットのデータ値に対
応した駆動電流をＬＥＤＬ1 、Ｌ2 、…、Ｌ64に流す電
圧／電流変換回路（駆動回路）１４（１４ -1、１４-2、
…、１４-64 ）と、予め設定する電圧を電圧／電流変換
回路１４の駆動用の各ＭＯＳＦＥＴのゲートに与えるＶ
G セレクト回路１５と、ＶG セレクト回路１５にデジタ
ルの設定値を入力する７ビットのラッチ回路１６と、ラ
ッチ回路１５及びラッチ回路１６へのラッチタイミング
を規定するための５ビットのデコーダ１７とを備えてい
る。
に説明する。図２は、この発明が実施されるＬＥＤ駆動
用の集積回路１０の回路構成を示すブロック図である。
この集積回路１０は、６４個のビット記憶セルからな
り、Ｉ／Ｏ１端子から入力されるデータを記憶するシフ
トレジスタ１１と、同じく６４ビットのラッチセルから
なり、シフトレジスタ１１の各ビット記憶セル出力をラ
ッチするラッチ回路１２と、６４個の各ＬＥＤに、どの
程度の電流を流すかを、各ＬＥＤに対応して記憶する４
×６４ビットのラッチ回路１３と、各ＬＥＤに対応して
ラッチ回路１３から、それぞれ４ビットのデータ値に対
応した駆動電流をＬＥＤＬ1 、Ｌ2 、…、Ｌ64に流す電
圧／電流変換回路（駆動回路）１４（１４ -1、１４-2、
…、１４-64 ）と、予め設定する電圧を電圧／電流変換
回路１４の駆動用の各ＭＯＳＦＥＴのゲートに与えるＶ
G セレクト回路１５と、ＶG セレクト回路１５にデジタ
ルの設定値を入力する７ビットのラッチ回路１６と、ラ
ッチ回路１５及びラッチ回路１６へのラッチタイミング
を規定するための５ビットのデコーダ１７とを備えてい
る。
【０００８】電圧／電流変換回路１４-1の具体回路を図
３に示している。この電圧／電流変換回路１４-1では、
５個のＭＯＳＦＥＴ１８ａ、…、１８ｅを使用して１個
のＬＥＤを駆動するようにしている。各ＭＯＳＦＥＴ１
８ａ、…、１８ｅのソースは電源電圧ＶDDに接続される
とともに、ドレインが、ＬＥＤに接続される出力端子Ｄ
01に共通的に接続されている。また、ＶG セレクト回路
１５からの電圧ＶG は、それぞれゲート回路１９ａ、
…、１９ｅを介して、各ＭＯＳＦＥＴ１８ａ、…、１８
ｅのゲートに加えられる。ゲート回路１９ａ、…、１９
ｅの開閉は、アンドゲート２０ａ、…、２０ｅからの論
理信号によって決まる。このうち、アンドゲート回路２
０ｅは、シフトレジスタ１１の第１ビット目出力と、ス
トローブ信号ＳＴＲの論理積を、またアンドゲート回路
２０ａ、…、２０ｄは、アンドゲート２０ｅの出力と、
ラッチ回路１３にラッチされる最初の４ビットの各ビッ
トの論理積が取られる。出力端子Ｄ01に最も多くの電流
を流す場合には、ゲート回路１９ａ、…、１９ｅが全て
開かれるし、最も電流が少ない場合は、ゲート回路１９
ｅのみが開かれる。その他は、ゲート１９ａ、…、１９
ｄの開かれるゲートを選択することにより、適宜の電流
を流すことができる。もちろん信号電圧ＶG の大きさに
よって、全体電流を調整できる。他の電圧／電流変換回
路１４-2、…１４- 64も１４-1の回路と全く同様の構成
で、同様の動作を行う。
３に示している。この電圧／電流変換回路１４-1では、
５個のＭＯＳＦＥＴ１８ａ、…、１８ｅを使用して１個
のＬＥＤを駆動するようにしている。各ＭＯＳＦＥＴ１
８ａ、…、１８ｅのソースは電源電圧ＶDDに接続される
とともに、ドレインが、ＬＥＤに接続される出力端子Ｄ
01に共通的に接続されている。また、ＶG セレクト回路
１５からの電圧ＶG は、それぞれゲート回路１９ａ、
…、１９ｅを介して、各ＭＯＳＦＥＴ１８ａ、…、１８
ｅのゲートに加えられる。ゲート回路１９ａ、…、１９
ｅの開閉は、アンドゲート２０ａ、…、２０ｅからの論
理信号によって決まる。このうち、アンドゲート回路２
０ｅは、シフトレジスタ１１の第１ビット目出力と、ス
トローブ信号ＳＴＲの論理積を、またアンドゲート回路
２０ａ、…、２０ｄは、アンドゲート２０ｅの出力と、
ラッチ回路１３にラッチされる最初の４ビットの各ビッ
トの論理積が取られる。出力端子Ｄ01に最も多くの電流
を流す場合には、ゲート回路１９ａ、…、１９ｅが全て
開かれるし、最も電流が少ない場合は、ゲート回路１９
ｅのみが開かれる。その他は、ゲート１９ａ、…、１９
ｄの開かれるゲートを選択することにより、適宜の電流
を流すことができる。もちろん信号電圧ＶG の大きさに
よって、全体電流を調整できる。他の電圧／電流変換回
路１４-2、…１４- 64も１４-1の回路と全く同様の構成
で、同様の動作を行う。
【０００９】この実施例集積回路１０の最も特徴とする
ところは、ＶG セレクト（チップ補正）回路１５であ
る。次に、このＶG セレクト回路１５の具体回路を説明
する。このＶG セレクト回路１５は、図１に示すよう
に、外部基準電圧ＶREF （＋）を印加するための端子Ｖ
REF Ｐ1 と、外部基準電圧ＶREF （−）を印加するため
の端子ＶREF Ｐ2 と、ＤＡ変換器１と、反転回路２とか
ら構成されている。ＤＡ変換器１自体は、すでによく知
られたＲ−２Ｒラダー型のものが使用され、電源電圧と
して、外部基準電圧端子ＶREF Ｐ1 、ＶREF Ｐ2 間の電
圧が使用される。反転回路２は、ＯＰアンプ３と、ＤＡ
変換器１の出力とＯＰアンプ３の反転入力端子（−）間
に接続される抵抗Ｒ1 と、ＯＰアンプ３の反転入力端子
（−）と出力端子間に接続される抵抗Ｒ2 と、電源電圧
ＶDDとＧＮＤ間に接続され、両者の接続点が、ＯＰアン
プ３の非反転入力端子（＋）に接続される抵抗Ｒ3 、Ｒ
4 とから構成されている。ただし、ここではＲ1 ＝Ｒ2
＝Ｒ3 ＝Ｒ4 ＝Ｒとしている。
ところは、ＶG セレクト（チップ補正）回路１５であ
る。次に、このＶG セレクト回路１５の具体回路を説明
する。このＶG セレクト回路１５は、図１に示すよう
に、外部基準電圧ＶREF （＋）を印加するための端子Ｖ
REF Ｐ1 と、外部基準電圧ＶREF （−）を印加するため
の端子ＶREF Ｐ2 と、ＤＡ変換器１と、反転回路２とか
ら構成されている。ＤＡ変換器１自体は、すでによく知
られたＲ−２Ｒラダー型のものが使用され、電源電圧と
して、外部基準電圧端子ＶREF Ｐ1 、ＶREF Ｐ2 間の電
圧が使用される。反転回路２は、ＯＰアンプ３と、ＤＡ
変換器１の出力とＯＰアンプ３の反転入力端子（−）間
に接続される抵抗Ｒ1 と、ＯＰアンプ３の反転入力端子
（−）と出力端子間に接続される抵抗Ｒ2 と、電源電圧
ＶDDとＧＮＤ間に接続され、両者の接続点が、ＯＰアン
プ３の非反転入力端子（＋）に接続される抵抗Ｒ3 、Ｒ
4 とから構成されている。ただし、ここではＲ1 ＝Ｒ2
＝Ｒ3 ＝Ｒ4 ＝Ｒとしている。
【００１０】続いて、このＶG セレクト回路１５の動作
を図４を参照して説明する。今、第１の外部基準電圧端
子ＶREF Ｐ1 に加える基準電圧をＶREF （＋）とし、第
２の外部基準端子ＶREF Ｐ2 に加える基準電圧をＶREF
（−）とする。外部基準電圧ＶREF （＋）、Ｖ
REF （−）〔＝ＧＮＤ〕が印加されると、そのＤＡ変換
器１よりＶDAの電圧が発生する。そして、このＶDAが抵
抗Ｒ1 を介してオペアンプ３の反転入力端（−）に印加
される。この時、オペアンプ３の非反転入力端子（＋）
には、回路電源電圧ＶDDに対して分圧された電圧（Ｒ3
＝Ｒ4 なので、１／２ＶDD）が印加されている。このレ
ベル関係を図４に示している。Ｖ DA−ＶDD／２の電圧を
Ｖｇ’とすると、オペアンプ３の出力端子には、非反転
入力端子（＋）に対してＶｇ’だけ低い、電位の電圧Ｖ
ｇが発生する。これらを関係式に示すと、 Ｖｇ＝ＶDD／２−Ｖｇ’＝ＶDD／２−（ＶDA−ＶDD／
２） また、駆動用ＭＯＳトランジスタ１５ａのゲート・ソー
ス間電圧ＶGSは、 ＶGS＝ＶDD−Ｖｇ＝ＶDD−（ＶDD−ＶDA）＝ＶDA となり、外部基準電圧ＶREF （＋）、ＶREF （−）が印
加され、ＤＡ変換器１より出力された電圧ＶDAによって
ＶGSが決定されることになる。したがって、電圧ＶDAの
安定化されたものさえ使用すれば、たとえ電源電圧ＶDD
が変動しても、ゲート・ソース間電圧ＶGSが変化するこ
とはなく、駆動電流も変動することはない。
を図４を参照して説明する。今、第１の外部基準電圧端
子ＶREF Ｐ1 に加える基準電圧をＶREF （＋）とし、第
２の外部基準端子ＶREF Ｐ2 に加える基準電圧をＶREF
（−）とする。外部基準電圧ＶREF （＋）、Ｖ
REF （−）〔＝ＧＮＤ〕が印加されると、そのＤＡ変換
器１よりＶDAの電圧が発生する。そして、このＶDAが抵
抗Ｒ1 を介してオペアンプ３の反転入力端（−）に印加
される。この時、オペアンプ３の非反転入力端子（＋）
には、回路電源電圧ＶDDに対して分圧された電圧（Ｒ3
＝Ｒ4 なので、１／２ＶDD）が印加されている。このレ
ベル関係を図４に示している。Ｖ DA−ＶDD／２の電圧を
Ｖｇ’とすると、オペアンプ３の出力端子には、非反転
入力端子（＋）に対してＶｇ’だけ低い、電位の電圧Ｖ
ｇが発生する。これらを関係式に示すと、 Ｖｇ＝ＶDD／２−Ｖｇ’＝ＶDD／２−（ＶDA−ＶDD／
２） また、駆動用ＭＯＳトランジスタ１５ａのゲート・ソー
ス間電圧ＶGSは、 ＶGS＝ＶDD−Ｖｇ＝ＶDD−（ＶDD−ＶDA）＝ＶDA となり、外部基準電圧ＶREF （＋）、ＶREF （−）が印
加され、ＤＡ変換器１より出力された電圧ＶDAによって
ＶGSが決定されることになる。したがって、電圧ＶDAの
安定化されたものさえ使用すれば、たとえ電源電圧ＶDD
が変動しても、ゲート・ソース間電圧ＶGSが変化するこ
とはなく、駆動電流も変動することはない。
【００１１】また、図５に示すように、従来のＤＡ変換
器の出力を、ゲート電位に加えていたのではＶTHの無効
調整範囲が存在するが、図５において、原点がＶDD（Ｖ
aS＝０ｖ）であり、ＶGS＝０〜ＶGS＝ＶTHまでの間は出
力電流Ｉ0 が流れないので、ＶREF （−）により、この
部分の電位が選択されないようにカットする。Ｖ
REF（＋）により調整したい出力電流の上限を決めてや
れば、ＶGSがＶREF （＋）〜ＶREF （−）の範囲で調整
が可能となる。
器の出力を、ゲート電位に加えていたのではＶTHの無効
調整範囲が存在するが、図５において、原点がＶDD（Ｖ
aS＝０ｖ）であり、ＶGS＝０〜ＶGS＝ＶTHまでの間は出
力電流Ｉ0 が流れないので、ＶREF （−）により、この
部分の電位が選択されないようにカットする。Ｖ
REF（＋）により調整したい出力電流の上限を決めてや
れば、ＶGSがＶREF （＋）〜ＶREF （−）の範囲で調整
が可能となる。
【００１２】次に、上記実施例集積回路の全体動作を説
明する。先ず、最初に各ＬＥＤＬ1、Ｌ2 、…、Ｌ64に
対して、電圧／電流変換回路１４-1、…、１４-64 の、
各ＭＯＳＦＥＴ１８ａ、…、１８ｄのいずれに電流を流
すかを示す４×６４ビットのデータを６４ビットずつ、
シフトレジスタ１１にストアして、デコーダ１７の指定
ビットにより、ラッチ回路１３にラッチする。同様にし
て、他の３ビット分も、６４ビットずつシフトレジスタ
１１に順次ストアし、デコーダ１７のビット出力のシフ
トにより、ラッチ回路１３に１ビットずらせて、ラッチ
する。４×６４ビット分のビット補正データがラッチ回
路１３にラッチされると、デコーダ１７は、５ビット目
の出力でラッチ回路１６を付勢する。この時シフトレジ
スタ１１には７ビット分のＶG セレクトデータがストア
され、上記デコーダ１８の５ビット目の出力で、ラッチ
回路１６にラッチされる。このようにして、初期時のビ
ット補正データが、ラッチ回路１３に、チップ補正デー
タがラッチ回路１６に、設定記憶される。
明する。先ず、最初に各ＬＥＤＬ1、Ｌ2 、…、Ｌ64に
対して、電圧／電流変換回路１４-1、…、１４-64 の、
各ＭＯＳＦＥＴ１８ａ、…、１８ｄのいずれに電流を流
すかを示す４×６４ビットのデータを６４ビットずつ、
シフトレジスタ１１にストアして、デコーダ１７の指定
ビットにより、ラッチ回路１３にラッチする。同様にし
て、他の３ビット分も、６４ビットずつシフトレジスタ
１１に順次ストアし、デコーダ１７のビット出力のシフ
トにより、ラッチ回路１３に１ビットずらせて、ラッチ
する。４×６４ビット分のビット補正データがラッチ回
路１３にラッチされると、デコーダ１７は、５ビット目
の出力でラッチ回路１６を付勢する。この時シフトレジ
スタ１１には７ビット分のＶG セレクトデータがストア
され、上記デコーダ１８の５ビット目の出力で、ラッチ
回路１６にラッチされる。このようにして、初期時のビ
ット補正データが、ラッチ回路１３に、チップ補正デー
タがラッチ回路１６に、設定記憶される。
【００１３】次に、通常の印字動作は、集積回路１０に
おいて６４ビット分の印字データがシフトレジスタ１１
にストアされ、さらにラッチ信号ＬＡ1 バーで、その６
４ビット分のデータがラッチ回路１２にラッチされる。
これらラッチ回路１２の各ビット出力は、それぞれ電圧
／電流変換回路１４-1、…、１４-64 に与えられるの
で、ストローブ信号ＳＴＲが入力されたとき通電を示す
ビットのみ、そのビットのアンドゲート２０ｅが“ハ
イ”となり、対応するゲート１９ｅが開く。またラッチ
回路１３で記憶されている“ハイ”のビットのみ、アン
ドゲート２０ａ、…、２０ｄの出力も“ハイ”となり、
それぞれ対応するゲート１９ａ、…、１９ｄが開く。例
えば、最左端のＬＥＤ出力Ｄ01に対応するビット補正デ
ータが“１００１”であったとすると、ゲート１９ｅ
と、ゲート１９ａ、１９ｄが開くことになる。開かれた
ゲートを介して、セレクト電圧ＶG が、例えば上記例の
場合に、ＭＯＳＦＥＴ１８ａ、１８ｄ、１８ｅのゲート
に加えられ、セレクト電圧ＶG に応じた電流が、電源電
圧ＶDD、ＭＯＳＦＥＴ１８ａ、１８ｂ、１８ｄ、出力端
Ｄ 01、ＬＥＤＬ1 の順で流れることになる。
おいて６４ビット分の印字データがシフトレジスタ１１
にストアされ、さらにラッチ信号ＬＡ1 バーで、その６
４ビット分のデータがラッチ回路１２にラッチされる。
これらラッチ回路１２の各ビット出力は、それぞれ電圧
／電流変換回路１４-1、…、１４-64 に与えられるの
で、ストローブ信号ＳＴＲが入力されたとき通電を示す
ビットのみ、そのビットのアンドゲート２０ｅが“ハ
イ”となり、対応するゲート１９ｅが開く。またラッチ
回路１３で記憶されている“ハイ”のビットのみ、アン
ドゲート２０ａ、…、２０ｄの出力も“ハイ”となり、
それぞれ対応するゲート１９ａ、…、１９ｄが開く。例
えば、最左端のＬＥＤ出力Ｄ01に対応するビット補正デ
ータが“１００１”であったとすると、ゲート１９ｅ
と、ゲート１９ａ、１９ｄが開くことになる。開かれた
ゲートを介して、セレクト電圧ＶG が、例えば上記例の
場合に、ＭＯＳＦＥＴ１８ａ、１８ｄ、１８ｅのゲート
に加えられ、セレクト電圧ＶG に応じた電流が、電源電
圧ＶDD、ＭＯＳＦＥＴ１８ａ、１８ｂ、１８ｄ、出力端
Ｄ 01、ＬＥＤＬ1 の順で流れることになる。
【００１４】なお、上記実施例はＬＥＤ駆動を例に上げ
たが、この発明はサーマルヘッドの発熱素子を駆動する
場合等にも適用できる。
たが、この発明はサーマルヘッドの発熱素子を駆動する
場合等にも適用できる。
【００１５】
【発明の効果】この発明によれば、第１の外部基準電圧
端子と、第２の外部基準電圧端子とを備え、この第１と
第２の外部基準電圧端子の電圧を前記ＤＡ変換器の電源
電圧として供給するようにし、このＤＡ変換器の出力電
圧に相当する電圧を素子駆動電流を安定化するための電
圧として、前記駆動用電界効果トランジスタのゲートに
加えるようにし、前記第１及び第２の外部基準電圧端子
に印加される基準電圧は、当該装置の電源電圧の変動と
無関係な別電源から供給され、前記基準電圧と当該装置
の電源電圧と同じ変動をする電圧とがオペアンプの入力
端子に入力され、前記駆動用電界効果トランジスタが当
該装置の電源電圧とオペアンプの出力電圧とにより定ま
る出力電流を被駆動素子に印加するようにしているの
で、回路電源電圧ＶDDが変動しても、ゲート・ソース間
電圧は変動することがなく、安定した駆動電流を流すこ
とができる。また、外部基準電圧により、出力電流の調
整範囲ときざみが可変にでき、外部基準電圧値を変更す
ることにより、駆動電流の微細な合わせ込みが可能とな
る。
端子と、第２の外部基準電圧端子とを備え、この第１と
第２の外部基準電圧端子の電圧を前記ＤＡ変換器の電源
電圧として供給するようにし、このＤＡ変換器の出力電
圧に相当する電圧を素子駆動電流を安定化するための電
圧として、前記駆動用電界効果トランジスタのゲートに
加えるようにし、前記第１及び第２の外部基準電圧端子
に印加される基準電圧は、当該装置の電源電圧の変動と
無関係な別電源から供給され、前記基準電圧と当該装置
の電源電圧と同じ変動をする電圧とがオペアンプの入力
端子に入力され、前記駆動用電界効果トランジスタが当
該装置の電源電圧とオペアンプの出力電圧とにより定ま
る出力電流を被駆動素子に印加するようにしているの
で、回路電源電圧ＶDDが変動しても、ゲート・ソース間
電圧は変動することがなく、安定した駆動電流を流すこ
とができる。また、外部基準電圧により、出力電流の調
整範囲ときざみが可変にでき、外部基準電圧値を変更す
ることにより、駆動電流の微細な合わせ込みが可能とな
る。
【００１６】また、さらにＤＡ変換器の出力とゲート電
位供給回路間に、反転回路を設けることにより、外部基
準電圧を、ＧＮＤに対して正の電位のものを使用するこ
とができ、基準電圧を作り易い、という利点がある。
位供給回路間に、反転回路を設けることにより、外部基
準電圧を、ＧＮＤに対して正の電位のものを使用するこ
とができ、基準電圧を作り易い、という利点がある。
【図１】この発明が実施されるＬＥＤ駆動用の集積回路
を構成するＧS セレクト回路の回路接続図である。
を構成するＧS セレクト回路の回路接続図である。
【図２】この発明が実施されるＬＥＤ駆動用の集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】同実施例集積回路の電圧／電流変換回路の具体
例を示す回路図である。
例を示す回路図である。
【図４】上記ＧS セレクト回路の動作を説明するための
特性図である。
特性図である。
【図５】同実施例集積回路の駆動用電界効果トランジス
タのソース・ゲート間電圧と出力電流の関係を示す特性
図である。
タのソース・ゲート間電圧と出力電流の関係を示す特性
図である。
【図６】従来のＧS セレクト回路を示す回路図である。
１ ＤＡ変換器 ２ 反転回路 １８ｅ 駆動用ＭＯＳＦＥＴ １９ｅ 論理ゲート ＶREF Ｐ1 第１の外部基準電圧端子 ＶREF Ｐ2 第２の外部基準電圧端子
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/687 Ｈ０３Ｍ 1/80 (56)参考文献 特開 昭53−106558（ＪＰ，Ａ) 特開 昭55−150618（ＪＰ，Ａ) 特開 昭48−18015（ＪＰ，Ａ) 特開 平５−344293（ＪＰ，Ａ) 特開 昭56−104534（ＪＰ，Ａ) 特開 昭60−198872（ＪＰ，Ａ) 特開 平３−54614（ＪＰ，Ａ) 特開 平４−317217（ＪＰ，Ａ) 特開 平５−252020（ＪＰ，Ａ) 実開 平４−54857（ＪＰ，Ｕ) 実開 昭58−132435（ＪＰ，Ｕ) 実開 平５−55627（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) B41J 2/44 B41J 2/45 B41J 2/455 G05F 1/10 H01L 33/00 H03K 17/687 H03M 1/80
Claims (3)
- 【請求項１】複数個並設される被駆動素子を、個別に駆
動するための入力データを記憶するシフトレジスタと、
このシフトレジスタの出力データをラッチするラッチ回
路と、前記被駆動素子を個別に駆動するため、前記被駆
動素子に対応して複数個設けられ、少なくとも１個の駆
動用電界効果トランジスタを含み、この駆動用電界効果
トランジスタのゲートに前記ラッチ回路からの信号を受
ける駆動回路と、前記駆動用電界効果トランジスタのゲ
ートに設定電圧を供給するＤＡ変換器と、前記駆動回路
とＤＡ変換器との間に設けられたオペアンプとを備える
素子駆動用の集積回路装置において、 第１の外部基準電圧端子と、第２の外部基準電圧端子と
を備え、この第１と第２の外部基準電圧端子の電圧を前
記ＤＡ変換器の電源電圧として供給するようにし、この
ＤＡ変換器の出力電圧に相当する電圧を素子駆動電流を
安定化するための電圧として、前記駆動用電界効果トラ
ンジスタのゲートに加えるようにし、前記第１及び第２
の外部基準電圧端子に印加される基準電圧は、当該装置
の電源電圧の変動と無関係な別電源から供給され、前記
基準電圧と当該装置の電源電圧と同じ変動をする電圧と
がオペアンプの入力端子に入力され、前記駆動用電界効
果トランジスタが当該装置の電源電圧とオペアンプの出
力電圧とにより定まる出力電流を被駆動素子に印加する
ようにしたことを特徴とする素子駆動用の集積回路装
置。 - 【請求項２】前記ＤＡ変換器の出力端と前記駆動用電界
効果トランジスタのゲート電位供給回路間に反転回路を
備えたことを特徴とする請求項１記載の素子駆動用の集
積回路装置。 - 【請求項３】複数個の発光素子が並設され、これらの発
光素子を請求項１記載の素子駆動用の集積回路装置で駆
動するようにしたことを特徴とする発光装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22035193A JP2948448B2 (ja) | 1993-09-06 | 1993-09-06 | 素子駆動用の集積回路装置及び発光装置 |
| US08/263,529 US5467036A (en) | 1993-09-01 | 1994-06-22 | Integrated circuit device for driving elements and light emitting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22035193A JP2948448B2 (ja) | 1993-09-06 | 1993-09-06 | 素子駆動用の集積回路装置及び発光装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0768838A JPH0768838A (ja) | 1995-03-14 |
| JP2948448B2 true JP2948448B2 (ja) | 1999-09-13 |
Family
ID=16749779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22035193A Expired - Lifetime JP2948448B2 (ja) | 1993-09-01 | 1993-09-06 | 素子駆動用の集積回路装置及び発光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948448B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2879135B2 (ja) * | 1995-09-21 | 1999-04-05 | 小井 輝夫 | 基礎地盤の掘孔工法とその装置 |
| JP5374879B2 (ja) * | 2008-01-28 | 2013-12-25 | セイコーエプソン株式会社 | 出力回路及び電子機器 |
-
1993
- 1993-09-06 JP JP22035193A patent/JP2948448B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0768838A (ja) | 1995-03-14 |
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Legal Events
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