KR0183925B1

KR0183925B1 - 디지털 아날로그 변환기의 스위치 장치

Info

Publication number: KR0183925B1
Application number: KR1019960040210A
Authority: KR
Inventors: 송문식; 조성일
Original assignee: 삼성전자주식회사
Priority date: 1996-09-16
Filing date: 1996-09-16
Publication date: 1999-04-15
Also published as: KR19980021391A

Abstract

본 발명은 디지털 아날로그 변환기의 스위치 장치에 관한 것으로서, 연산증폭기 출력에 연결된 게이트 단자, 전원에 연결된 소스단자 및 드레인 단자를 구비한 제1 PMOS 트랜지스터; 입력데이터를 반전한 입력단자에 연결된 게이트 단자, 아날로그 출력단자에 연결된 드레인단자 및 제1 PMOS 트랜지스터의 드레인단자에 연결된 소스 단자를 구비한 제2 PMOS 트랜지스터; 입력데이터에 연결된 게이트 단자, 접지된 드레인단자 및 제1 PMOS 트랜지스터의 드레인단자에 연결된 제3 PMOS 트랜지스터; 연산증폭기 출력에 연결된 게이트 단자, 전원에 연결된 소스단자 및 드레인 단자를 구비한 제4 PMOS 트랜지스터; 접지된 게이트 단자, 외부패드와 연결된 드레인단자 및 제1 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자를 구비한 제5 PMOS 트랜지스터를 포함한다.

본 발명에 의하면 스위칭때 ILE를 감소시킬 수 있게 되며, 전원전압이 3.3V 이하이거나 Vth가 0.5V 이하일 때도 정상동작이 가능하다.

Description

디지털 아날로그 변환기의 스위치 장치

본 발명은 디지털 신호를 아날로그 신호로 변환하는 장치에 관한 것으로서, 특히 낮은 전압 및 낮은 임계전압에서도 정상 동작하는 디지털 아날로그 변환기의 스위치 장치에 관한 것이다.

일반적으로 디지털 아날로그 변환기(이하 DAC라 함)는 2진수 또는 비시디(BCD)코드 등의 디지털 정보를 입력으로하여 입력에 비례하는 전압 또는 전류를 출력한다. 그리고 2진수의 최하위비트(LSB)에 1이 더해질 때 마다 출력전압은 소정의 스텝(step)치수 만큼 증가된다.

도 1은 종래의 디지털 아날로그 변환기의 내부블럭의 일부인 스위치 회로도를 도시한 것이다. 연산증폭기(OP Amp,100)의 입력단자인 Vref에 1.235 V의 전압을 인가하면, 상기 연산증폭기(100)와 트랜지스터 MP1, MP2는 부(Negative) 피드백(feedback)으로 연결되어 있으므로, 연산증폭기(100)의 이득(gain)이 충분히 크면 노드(node) Vref와 노드 Iref의 전압은 거의 같게 된다. 그러면 트랜지스터 MP1에 I4 = 1.235V/Rext0(외부저항) 만큼 전류가 흐르고, 상기 전류(I4)는 트랜지스터 MP2에서 온다.

이 때 트랜지스터 MP3에 흐르는 전류 I1은 트랜지스터 MP1의 채널(channel) 폭(width)의 크기에 의존하므로 흐르는 전류량이 달라진다.(단, 채널 길이(length)는 같다) 그리고 상기 전류 I1은 DAC 스위치 입력신호 DATA가 하이(high)이면 트랜지스터 MP4가 온(ON)되어 I2가 흐르고, 스위치 입력신호 DATA가 로우(low)이면 트랜지스터 MP5에 전류 I3가 흐른다. 이 때 Vref=1.235V, 전원전압(VDD)=3.3V, 임계전압 (Vth)=-0.5V, 입력단자 DATA=하이(high)라 가정하면,

노드(node) COMP 전압 = 1.8V(MP3의 Vgs(1.5V)Vth)

노드 N1의 전압 Vn1 = Vref + MP4의 Vgs

= 1.235V + 1.5V

= 2.735V

따라서 트랜지스터 MP3의 상태를 알기 위해 Vgs - Vth 와 Vds의 관계를 살펴보면,

Vgs - Vth = 1.5V - 0.5V = 1V

Vds = VDD - Vn1 = 3.3V - 2.735V = 0.565V 이므로

Vgs - Vth Vds가 되어, 일반적으로 전류 소스는 포화(saturation)상태에서 동작하는데 반하여, 상기 트랜지스터 MP3는 선형(linear) 상태이므로 DAC에서 중요한 항목인 미분 선형성 에러(Differential Linearity Error:이하 DLE라 함)와 적분 선형성 에러(Integral Linearity Error:이하 ILE라 함) 특성이 저하된다.

그리고 상기 입력단자 DATA가 하이이거나 로우일 때(스위칭할 때),

DATA = 하이이면, 노드 N1 전압 Vn1 = 2.735V

DATA = 로우이면, 노드 N1 전압 Vn1 = 0V + 1.5V(MP5의 Vgs) = 1.5V

즉 상기와 같이, 노드 N1 전압(Vn1)이 변함으로 인하여 트랜지스터 MP3의 Vds가 변하게 된다. 이로 인하여 트랜지스터 MP3의 전류를 변화시켜 ILE의 특성을 저하시킨다. 즉 종래의 디지털 아날로그 변환장치는 전원전압이 3.3V 이하이고 임계전압(Vth)이 0.5V 이하일 때 정상동작이 불가능했다.

따라서 본 발명은 상술한 문제점을 해결하기 위해 창안된 것으로서, 스위칭될 때 전원 라인에 흐르는 전류가 다름으로 인하여 발생되는 ILE의 크기를 줄이고 P-트랜지스터를 사용한 이중입력(Dual-input) 스위치를 이용하여 저전압 및 작은 Vth에서도 정상동작할 수 있는 DAC 스위치 장치를 제공함에 그 목적이 있다.

도 1은 종래의 디지털 아날로그 변환기의 내부블럭의 일부인 스위치 회로도를 도시한 것이다.

도 2는 본 발명에 따른 회로도를 도시한 것이다.

상기의 목적을 달성하기 위한 본 발명에 따른 DAC 스위치 장치는 연산증폭기 출력에 연결된 게이트 단자, 전원에 연결된 소스단자 및 드레인 단자를 구비한 제1 P-모스 트랜지스터; 입력데이터를 인버터한 입력단자(DATAZ)에 연결된 게이트 단자, 아날로그 출력단자에 연결된 드레인 단자 및 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자를 구비한 제2 P-모스 트랜지스터; 입력데이터(DATA)에 연결된 게이트 단자, 접지된 드레인 단자 및 상기 제1 P-모스 트랜지스터의 드레인 단자에 연결된 제3 P-모스 트랜지스터; 연산증폭기 출력에 연결된 게이트 단자, 전원에 연결된 소스단자 및 드레인 단자를 구비한 제4 P-모스 트랜지스터; 및 접지된 게이트 단자, 외부 패드와 연결된 드레인 단자 및 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자를 구비한 제5 P-모스 트랜지스터를 포함하는 것이 바람직하다.

이하에서 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2는 본 발명에 따른 DAC 스위치 회로도를 도시한 것으로서, 연산증폭기(200)는 Vref와 Iref 입력신호를 받아 증폭하여 출력하며, P-모스 트랜지스터(MP11)는 연산증폭기(200) 출력에 연결된 게이트 단자, 전원에 연결된 소스단자 및 드레인 단자를 구비하고, P-모스 트랜지스터(MP12)는 접지된 게이트 단자, 외부 패드 즉 외부저항 (Rext10)에 연결된 드레인 단자 및 상기 PMOS 트랜지스터(PM11)의 드레인 단자에 연결된 소스 단자를 구비한다.

그리고 P-모스 트랜지스터(MP13)는 연산증폭기(200) 출력에 연결된 게이트 단자, 전원에 연결된 소스단자 및 드레인 단자를 구비하고, P-모스 트랜지스터(PM14)는 입력데이터를 반전한(invert) 입력단자 (DATAZ)에 연결된 게이트 단자, 아날로그 출력단자(OUT)에 연결된 드레인 단자 및 상기 PMOS 트랜지스터(MP13)의 드레인 단자에 연결된 소스 단자를 구비하고, P-모스 트랜지스터(MP15)는 입력데이터(DATA)에 연결된 게이트 단자, 접지된 드레인 단자 및 상기 P-모스 트랜지스터(MP13)의 드레인 단자를 구비한다.

본 발명의 동작을 설명하기로 한다. 연산증폭기(OP Amp,200)의 입력단자인 Vref에 1.235 V의 전압을 인가하면, 상기 연산증폭기(200)와 트랜지스터 MP11, MP12는 부(Negative) 피드백(feedback)으로 연결되어 있으므로, 연산증폭기(200)의 이득(gain)이 충분히 크면 노드(node) Vref와 노드 Iref의 전압은 거의 같게 된다. 그러면 트랜지스터 MP11에 I14 = 1.235V/Rext10(외부저항) 만큼 전류가 흐르고, 상기 전류(I14)는 트랜지스터 MP12에서 온다.

이 때 트랜지스터 MP13에 흐르는 전류 I11은 트랜지스터 MP11의 채널(channel) 폭(width)의 크기에 의존하므로 흐르는 전류량이 달라진다.(단, 채널 길이(length)는 같다) 그리고 상기 전류 I11은 DAC 스위치 입력신호 DATA가 하이(high)이면 트랜지스터 MP14가 온(ON)되어 I12가 흐르고, 스위치 입력신호 DATA가 로우(DATAZ=high)이면 트랜지스터 MP15에 전류 I13가 흐른다. 이 때 Vref=1.235V, 전원전압(VDD)=3.3V, 임계전압 (Vth)=-0.5V, 입력단자 DATA=하이(high)라 가정하면,

노드(node) COMP 전압 = 1.8V(MP13의 Vgs(1.5V)Vth)

노드 N11의 전압 Vn11 = Vgd + MP14의 Vgs

= 0V + 1.5V

= 1.5V

따라서 트랜지스터 MP13의 상태를 알기 위해 Vgs - Vth 와 Vds의 관계를 살펴보면,

Vgs - Vth = 1.5V - 0.5V = 1V

Vds = VDD - Vn11 = 3.3V - 1.5V = 1.8V 이므로

Vgs - Vth Vds가 되어, 상기 트랜지스터 MP13는 포화(saturation) 상태(마진=0.8V)이므로 정상동작을 한다. 따라서 DAC에서 중요한 항목인 DLE와 ILE 특성에 영향을 주지 않는다.

그리고 상기 입력단자 DATA가 하이이거나 로우일 때(스위칭될 때),

DATA = 하이이면, 노드 N11 전압 Vn11 = 1.5V

DATA = 로우이면, 노드 N11 전압 Vn11 = 0V + 1.5V(MP15의 Vgs)

= 1.5V

즉 상기와 같이, 노드 N11 전압(Vn11)이 변하지 않음으로 인해 트랜지스터 MP13에 흐르는 전류 I11은 변하지 않게 되고, ILE의 특성에 영향을 미치지 않는다. 입력단자(DATA, DATAZ)가 하이 또는 로우일 때에 상관없이 Vgs(MP11) = Vgs(MP13), Vds(MP11) = Vds(MP13)를 만족하게 하기 위하여 트랜지스터 MP12의 게이트 입력을 접지(GND)했다.

상술한 바와 같이 본 발명에 의하면, 스위칭때 전원 라인에 흐르는 전류가 다름으로 인하여 ILE가 크게 발생하였으나, 본 발명은 입력데이터를 반전시킨 입력단자(DATAZ)를 별도로 제공함으로써 ILE를 감소시킬 수 있다.

또한 전원전압이 3.3V 이하이거나 Vth가 0.5V 이하일 때도 종래에는 DAC스위치가 선형(linear)영역에 있으므로 인해 정상적으로 동작하지 못하였으나, 본 발명은 포화영역임으로 인해 DAC 스위치가 정상동작이 가능하다.

Claims

디지털 아날로그 변환기의 스위치 장치에 있어서,

연산증폭기 출력에 연결된 게이트 단자, 전원에 연결된 소스단자 및 드레인 단자를 구비한 제1 P-모스 트랜지스터;

입력데이터를 반전한 입력단자(DATAZ)에 연결된 게이트 단자, 아날로그 출력단자에 연결된 드레인 단자 및 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자를 구비한 제2 P-모스 트랜지스터;

입력데이터(DATA)에 연결된 게이트 단자, 접지된 드레인 단자 및 상기 제1 P-모스 트랜지스터의 드레인 단자에 연결된 제3 P-모스 트랜지스터;

연산증폭기 출력에 연결된 게이트 단자, 전원에 연결된 소스단자 및 드레인 단자를 구비한 제4 P-모스 트랜지스터;

접지된 게이트 단자, 외부 패드와 연결된 드레인 단자 및 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자를 구비한 제5 P-모스 트랜지스터를 포함함을 특징으로 하는 디지털 아날로그 변환기의 스위치 장치.