KR0132646B1 - 금속 산화물 반도체 트랜지스터를 이용한 전압/전류 변환 회로 - Google Patents

금속 산화물 반도체 트랜지스터를 이용한 전압/전류 변환 회로

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Abstract

본 발명은 전압/전류 변환 회로에 관한 것인데, 이는 입력 단자에 접속된 게이트를 갖는 소오스-접지형의 MOS 트랜지스터, 이 트랜지스터의 드레인 전류에 따라 출력 단자에서 출력 전류를 생성하는 출력 회로 및 상기 트랜지스터가 비포화(3극관) 영역에서 동작할 수 있는 값으로 트랜지스터의 드레인 전압을 유지하는 제어 회로를 포함한다.

Description

금속 산화물 반도체(MOS) 트랜지스터를 이용한 전압/전류 변환 회로
제1도는 본 발명에 따른 제1실시예를 도시한 회로도.
제2도는 본 발명에 따른 제1실시예를 도시한 회로도.
제3도는 종래 기술을 도시한 회로도.
제4도는 다른 종래 기술을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1,2,4,6,7,11,12 : P-채널 MOS 트랜지스터
3,5,8,9,10 : N-채널 MOS 트랜지스터
50,51,52 : 저항 70 : 전류원
본 발명은 전압/전류 변환 회로에 관한 것으로, 특히 절연 게이트 전계효과(MOS) 트랜지스터들을 이용한 전압/전류 변환 회로에 관한 것이다.
전압/전류 변환 회로는 아날로그 신호를 처리하는 신호 처리 회로에는 필수적인 것이므로, 광범위하게 사용된다. 이 회로는 트랜지스터들로 구성된 전류 미러 회로를 기본적으로 사용한다. 이러한 회로에는 2가지 형태, 즉 바이폴라형 및 MOS형이 있다.
바이폴라형의 전압/전류 변환 회로는 전형적으로, 일본국 공개 특허 번호 소59-221014호에 기재되어 있다. 이의 기본 회로 구성은 첨부된 제3도(상기 특허의 제5도에 대응)에 도시되어 있다. 특히, 이 회로는 PNP 바이폴라 트랜지스터(20 및 22)와 입력 저항(60)으로 구성된 전류 미러 회로, NPN 바이폴라 트랜지스터(21), 저항(61) 및 정전압원(80)으로 구성된 정전류원 및 도시된 바와 같이 접속된 연산 증폭기(40)를 포함한다. 증폭기(40)은 강력한 부 귀환 루프(strong negative feedback loop)를 형성하기 위해 트랜지스터(20)과 서로 협력한다. 따라서, 입력 단자(90)에 공급된 입력 신호 전압에 따라 저항(60)을 통해 흐르는 전류는 저항(60)의 저항값과 입력 신호 전압의 전압 진폭에 의해 결정된다. 이 전류는 트랜지스터(20)에 공급되어, 트랜지스터(22)을 통해 출력 단자(91)으로부터 미러 전류로서 유도된다. 따라서, 전압/전류 변환이 달성된다. 이 회로는 비교적 큰 입력 전압을 처리할 수 있고, 또한 비교적 낮은 전원 전압(1.8V)하에서 동작한다.
한편, 제4도에 도시된 MOS형 변환 회로는 본 분야에 공지된 기술이다. 또한, 이 회로는 P-채널 MOS 트랜지스터(30 및 32)들과 연산 증폭기(41)로 구성된 전류 미러 회로를 포함한다. 그러나, 이 회로는 N-채널 MOS 트랜지스터(31), 저항(62) 및 증폭기(41)에 의해 입력 신호 전압을 전류로 변환시킨 다음에, 전류 미러 회로를 통하여 변환된 전류를 생성한다. 특히, 트랜지스터(31)과 증폭기(41)로 구성된 부 귀환 루프는 입력 신호 전압이 저항(62) 양단에 나타나도록 한다. 따라서, 저항(62)의 저항값과 전압 진폭에 의해 결정된 전류는 트랜지스터(31)과 전류 미러 회로를 통해 출력 단자(92)로부터 유도된다. 본 회로는 입력 전압을 수신하는 연산 증폭기(41)로 인해 높은 입력 임피던스를 갖는 것이 유리하다.
제3도를 다시 참조하면, 이 회로를 구성하는 바이폴라 트랜지스터들은 MOS 트랜지스터들로 대체될 수 있다. 그러나, 이렇게 대체된 회로는 제3도의 회로에 인가된 것보다 더 큰 전원 전압을 필요로 한다. 그 이유는, MOS 트랜지스터의 임계 전압과 포화 전압이 바이폴라 트랜지스터의 그것들보다 높기 때문이다. 따라서, 제3도의 변환 회로는 저전력 전압 시스템에 사용되는 것이 유리하다. 그러나, 입력 임피던스는 저항(60)에 의해 결정되므로, 증가될 수 없다. 소오스 폴로워 회로는 예를 들어, 입력 임피던스를 증강시키는데 필요하기 때문에, 입력 전압의 진폭이 제한된다.
반면에, 제4도에 도시된 회로는 상술한 바와 같이, 높은 입력 임피던스를 갖는다. 그러나, 트랜지스터(31)의 소오스 전압은 입력 신호의 전압 증가에 따라 증가된다. 이러한 이유로, 비교적 높은 드레인 전압이 필요하다. 따라서, 전원 전압을 높을 필요가 있고, 또는 입력 신호 전압을 제한된다.
본 발명의 목적은 MOS 트랜지스터들을 이용하는 개량된 전압/전류 변환 회로를 제공하는 것이다.
본 발명의 다른 목적은 비교적 큰 입력 신호 전압을 저전원 공급 전압으로 처리할 수 있는 MOS형 전압/전류 변환 회로를 제공하는 것이다.
본 발명에 따른 변환 회로는 입력 단자에 접속된 게이트를 갖는 소오스-접지형 MOS 트랜지스터, 이 트랜지스터의 드레인 전류를 출력 단자로 유도하는 전류 회로 및 비포화 영역 또는 3극관(triode) 영역에서 트랜지스터를 동작시킬 수 있는 정도의 값으로 트랜지스터의 드레인 전압을 유지하기 위한 제어 회로를 포함한다.
이와 같이, 트랜지스터는 소오스-접지 방식 및 비포화 영역에서 동작한다. 따라서, 트랜지스터는 큰 입력 전압을 저전원 전압으로 처리할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도를 참조하면, 본 발명의 제1실시예에 따른 전압/전류 변환 회로는 7개의 P-채널 MOS 트랜지스터(1,2,4,6,7,11 및 12), 5개의 N-채널 MOS 트랜지스터(3,5,8,9 및 10), 3개의 저항(50,51 및 52), 그리고 도시된 바와 같이 접속된 전류원(70)을 포함한다. 트랜지스터(3,5 및 8)들 각각은 약 0V의 임계 전압을 갖고, 나머지 트랜지스터드 각각은 0.6 내지 0.8V의 임계전압을 갖는다. 트랜지스터(1,4 및 6)들은 서로 협력하여 전류 미러 회로를 구성하므로, 전류원(70)으로부터의 정전류는 트랜지스터(4 및 6)들로부터 유도된다. 트랜지스터(6)으로부터의 전류는 저항(51) 양단에서 정전압 강하를 발생시키는데, 이 전압 강하는 트랜지스터(5)를 바이어스시킨다. 트랜지스터(5)가 저항(51)에 의해 상기 바이어스된 전압에 대응하는 전류를 흐르게 하는 경향이 있지만, 트랜지스터(5)를 통해 실제로 흐르는 전류는 트랜지스터(4)로부터의 전류와 동일하다는 것을 주지해야 한다.
저항(51)의 저항값, 트랜지스터(4 및 6)들의 각각의 드레인 전류, 그리고 트랜지스터(5)의 게이트-소오스 전압을 RO, IB및 VGS5로 각각 표시하면, 다음 식(1)이 얻어진다:
즉, 트랜지스터(5)가 식(1)에서 나타난 바이어스 전압에 대응하는 전류를 흘리는 경향이 있지만, 실제로 전류 IB만이 트랜지스터(5)를 통해 흐른다. 그러므로, 전류 IB의 값을 다음과 같은 값으로 지정하므로써 트랜지스터(5)를 비포화 또는 3극관 영역에서 동작시키는 것이 가능하게 된다:
여기에서, W 및 L은 트랜지스터(5)의 게이트 폭 및 길이를 나타내고, VTO는 트랜지스터(5)의 임계 전압을 나타내며, μn은 전자들의 표면 이동도를 나타내고, COX는 단위 체적당 게이트 캐패시턴스를 나타낸다. 비포화 영역에서 동작하는 트랜지스터(5)의 드레인 전압 VX는 다음과 같이 표시되고, 0에 근접한 0.1 내지 0.2V의 값을 취한다:
상술한 바와 같이, 임계 전압 VTO는 약 0V이고, 드레인 전압 VX는 0V에 매우 근접하므로, 식(3)은 다음과 같이 다시 쓸 수 있다:
비포화(3극관) 영역에서 동작하는 트랜지스터(5)의 드레인 전압은 트랜지스터(3) 및 저항(50)에 의해 전류로 변환되고, 이렇게 변환된 전류는 트랜지스터(2)에 공급되어, 트랜지스터(7)의 드레인 전류로서 나타난다. 이는 트랜지스터(2 및 7)들이 전류 미러 회로를 형성하기 때문이다. 트랜지스터(7)의 드레인은 트랜지스터(8) 및 저항(52)로 구성된 회로에 접속된다. 트랜지스터(10)은 트랜지스터(8)에 접속되어 부 귀환 루프를 형성한다. 따라서, 트랜지스터들의 크기들이 서로 동일할 때에 동일한 전류가 트랜지스터(3 및 8)들을 통해 흐르고, 저항(50 및 52)들은 서로 동일한 값들을 가지며, 트랜지스터(2 및 7)들로 구성된 전류 미러 회로의 전류 이득은 1이다. 다시 말하면, 트랜지스터(8)의 게이트에는 트랜지스터(3)을 통해 흐르는 전류가 트랜지스터(8)을 통해 흐르는 전류와 동일하게 되도록 하는 전압이 공급되어 이것으로 고정된다. 트랜지스터(8)의 게이트 전압은 트랜지스터(5)의 드레인 전압 VX와 동등하다. 트랜지스터(9)의 드레인이 트랜지스터(8)의 게이트에 접속되기 때문에, 트랜지스터(9)의 드레인 전압은 전압 VX와 동등하게 되고, 이것으로 유지된다.
즉, 트랜지스터(8 및 10)들과 저항(52)는 전류를 변환시키는데, 이는 비포화 영역에서 동작하는 트랜지스터(5)의 드레인 전압을 이에 대응하는 전압으로 다시 변환시키므로써 달성된다. 따라서, 트랜지스터(9)는 트랜지스터(5)와 마찬가지로 비포화(3극관) 영역에서 동작하기도 하고, 이의 드레인 전류는 다음과 같이 표시된다:
식(4) 및 식(5)로부터, 다음 식이 얻어진다:
트랜지스터(11 및 12)들로 구성된 전류 미러 회로의 전류 이득이 1이기 때문에, 출력 단자(90)으로부터 유도된 출력 전류 IOUT는 전류 ID9와 같고, 다음과 같이 표시된다:
여기에서, 입력 신호 전압 VIN은 트랜지스터(9)의 게이트-소오스 전압 VGS9와 같다.
따라서, 본 회로는 입력 신호 전압에 대해 전압/전류 변환 동작을 수행한다. 더욱이, 변환 동작은 트랜지스터(9)가 비포화 영역에서 동작하는 한 수행되므로, 입력 신호의 진폭이 제한되지 않는다. 반면에, 본 회로를 동작시키는 최소 전원 공급 전압은 트랜지스터(10)의 게이트-소오스 전압과 트랜지스터(7 및 9)들의 드레인-소오스 전압들의 합에 의해 결정되고 약 2V의 값을 취한다.
저항(50 및 52)들은 전력 소모를 감소시키기 위해 제공된 것이므로, 생략될 수 있다.
제2도를 참조하면, 본 발명의 제2실시예에 따른 회로가 도시되고, 여기에서 제1도에서와 동일한 구성 요소는 동일한 참조 번호로 표시되며, 이에 대한 설명은 생략된다. 이 회로에서, 모든 트랜지스터들은 종래의 임계 전압 0.6 내지 0.8V를 갖도록 설계된다. 따라서, 다이오드-접속 N-채널 MOS 트랜지스터(13)이 저항(51)과 직렬로 접속되어 트랜지스터(5)를 바이어스시킨다.
이 회로의 회로동작은 제1도의 회로의 동작과 동일하므로, 이에 대한 설명은 생략된다. 트랜지스터(9)가 상기 임계 전압을 갖도록 설계되기 때문에, 본 회로는 임계 전압으로부터 전원 전압까지의 진폭을 갖는 입력 신호를 변환시킴에 반하여, 제1도의 회로는 약 0V의 전압에서 전원 전압까지의 진폭을 갖는 입력 신호를 처리한다. 그러나, 본 회로는 모든 트랜지스터들이 동일한 임계 전압을 갖기 때문에 제1도의 회로보다 저가로 만들어진다.
본 발명은 상기 실시예들로 제한되지 않고, 본 발명의 범위 및 개념을 벗어나지 않는 한도에서 다양하게 변형 및 변경될 수 있다는 것은 명백하다. 예를 들면, 각각의 전류 미러 회로의 전류 이득은 바람직한 값을 다른 값으로 설정할 수 있다. 각각의 트랜지스터들의 채널 형태들은 변경될 수 있다.

Claims (9)

  1. 신호 전압이 공급되는 입력 단자에 접속된 게이트를 갖는 소오스-접지형의 제1트랜지스터; 출력 단자; 상기 제1트랜지스터와 상기 출력 단자에 결합되어 상기 제1트랜지스터의 드레인 전류를 상기 출력 단자로 유도하는 출력 회로; 및 상기 제1트랜지스터에 결합되어, 상기 제1트랜지스터의 드레인 전압을 상기 제1트랜지스터가 비포화 영역에서 동작할 수 있도록 하는 값으로 유지하기 위한 제어 회로를 포함하되, 상기 출력 회로가 상기 제1트랜지스터의 드레인에 접속된 소오스를 갖는 제2트랜지스터를 포함하고; 상기 제어 회로가 상기 제2트랜지스터의 게이트 및 소오스에 각각 접속된 드레인 및 게이트를 갖는 소오스-접지형의 제3트랜지스터, 비포화 영역에서 동작하는 제4트랜지스터 및 상기 제3트랜지스터의 드레인에 상기 제4트랜지스터의 드레인 전류에 관련된 전류를 공급하기 위한 수단을 포함하는 것을 특징으로 하는 전압/전류 변환 회로.
  2. 제1항에 있어서, 상기 출력 회로가 상기 제2트랜지스터의 드레인에 접속된 입력 노드 및 상기 출력 단자에 접속된 출력 노드를 갖는 전류 미러 회로를 더 포함하는 것을 특징으로 하는 전압/전류 변환 회로.
  3. 전압 입력 단자에 접속된 게이트를 갖는 소오스-접지형의 제1트랜지스터; 소오스-접지형의 제2트랜지스터; 상기 제2트랜지스터가 비포화 영역에서 동작하도록 상기 제2트랜지스터를 제어하기 위한 제어 수단; 상기 제1트랜지스터가 비포화 영역에서 동작하도록 상기 제2트랜지스터의 드레인 전압에 관련된 선정된 전압으로 상기 제1트랜지스터의 드레인을 바이어스시키기 위한 바이어스 수단; 및 상기 제1트랜지스터에 결합되어, 상기 제1트랜지스터의 드레인 전류에 따라 출력 전류를 유도하기 위한 출력 수단을 포함하는 것을 특징으로 하는 전압/전류 변환 회로.
  4. 제3항에 있어서, 상기 제어 수단이 상기 제2트랜지스터의 게이트와 소오스 사이에 바이어스 전압을 공급하기 위한 수단 및 상기 제2트랜지스터가 상기 바이어스 전압에 따라 생성할 수 있는 전류보다 작은 전류를 상기 제2트랜지스터에 공급하기 위한 수단을 포함하고; 상기 바이어스 수단이 상기 제2트랜지스터의 드레인 전압을 제1전류로 변환하기 위한 제1변환 수단, 상기 제1전류를 제1전압으로 변환하기 위한 제2변환 수단 및 상기 제1전압을 상기 제1트랜지스터의 드레인에 상기 선정된 전압으로서 공급하기 위한 수단을 포함하는 것을 특징으로 하는 전압/전류 변환 회로.
  5. 제4항에 있어서, 상기 제1변환 수단이 상기 제2트랜지스터의 드레인에 접속된 게이트를 갖는 소오스-접지형의 제3트랜지스터를 포함하고; 상기 제2변환 수단이 상기 제1트랜지스터의 드레인에 접속된 게이트를 갖는 소오스-접지형의 제4트랜지스터를 포함하며; 상기 제3트랜지스터가 상기 제4트랜지스터에 드레인 전류로서 공급되는 드레인 전류를 생성하는 것을 특징으로 하는 전압/전류 변환 회로.
  6. 제5항에 있어서, 상기 출력 수단이 상기 제4트랜지스터의 드레인 및 게이트에 각각 접속된 게이트 및 소오스를 갖는 제5트랜지스터를 포함하고; 상기 출력 전류가 상기 제5트랜지스터를 통해 유도되는 것을 특징으로 하는 전압/전류 변환 회로.
  7. 입력 단자에 접속된 게이트를 갖는 소오스-접지형의 제1트랜지스터; 상기 제1트랜지스터의 드레인에 접속된 게이트를 갖는 소오스-접지형의 제2트랜지스터; 상기 제2트랜지스터의 드레인에 접속된 게이트, 상기 제1트랜지스터의 드레인에 접속된 소오스 및 출력 단자에 접속된 드레인을 갖는 제3트랜지스터; 정전압이 공급되는 게이트를 갖는 소오스-접지형의 제4트랜지스터; 상기 제4트랜지스터의 드레인에 접속된 게이트를 갖는 소오스-접지형의 제5트랜지스터; 및 상기 제5트랜지스터의 드레인에 접속된 입력 노드 및 상기 제2트랜지스터의 드레인에 접속된 출력 노드를 갖는 전류 미러 회로를 포함하고, 상기 제1 및 제4트랜지스터들이 비포화 영역에서 동작하는 것을 특징으로 하는 전압/전류 변환 회로.
  8. 제7항에 있어서, 상기 제1, 제2, 제4 및 제5트랜지스터들 각각이 상기 제3트랜지스터의 임계 전압보다 작은 임계 전압을 갖는 것을 특징으로 하는 전압/전류 변환 회로.
  9. 제7항에 있어서, 상기 제1 내지 제5트랜지스터들이 서로 동일한 임계 전압들을 갖는 것을 특징으로 하는 전압/전류 변환 회로.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2701710B2 (ja) * 1993-11-29 1998-01-21 日本電気株式会社 多値電圧源回路
EP0720078B1 (en) * 1994-12-30 1999-04-28 Co.Ri.M.Me. Threshold voltage extracting method and circuit using the same
US5578943A (en) * 1995-01-05 1996-11-26 Bell-Northern Research Ltd. Signal transmitter and apparatus incorporating same
US5570049A (en) * 1995-05-30 1996-10-29 Exar Corporation Transconductor element for high speed GM-C integrated filters
US5680348A (en) * 1995-12-01 1997-10-21 Advanced Micro Devices, Inc. Power supply independent current source for FLASH EPROM erasure
WO2001076062A1 (en) * 2000-03-31 2001-10-11 Koninklijke Philips Electronics N.V. Electronic circuit for providing a desired common mode voltage to a differential output of an amplifier stage
US6469548B1 (en) * 2001-06-14 2002-10-22 Cypress Semiconductor Corp. Output buffer crossing point compensation
KR100882312B1 (ko) * 2005-11-17 2009-02-10 주식회사 엘지화학 1,2-디클로로에탄의 열분해에 의한 염화비닐의 제조장치 및이를 이용한 염화비닐의 제조방법
JP4714299B1 (ja) * 2010-10-14 2011-06-29 彰 福島 音響用擬似三極管特性増幅装置および音響用擬似三極管特性プッシュプル増幅装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS564905A (en) * 1979-06-27 1981-01-19 Toshiba Corp Voltage-current converting circuit
CA1154104A (en) * 1980-09-26 1983-09-20 Satwinder D.S. Malhi Biasing arrangements for electronic circuits
JPS57172592A (en) * 1981-04-17 1982-10-23 Toshiba Corp Nonvolatile semiconductor storage device
JPS59221014A (ja) * 1983-05-30 1984-12-12 Sony Corp 電圧電流変換回路
DE68910428T2 (de) * 1988-08-19 1994-05-11 Philips Nv Spannungs-/Stromwandler.
US4961046A (en) * 1988-08-19 1990-10-02 U.S. Philips Corp. Voltage-to-current converter
NL9000326A (nl) * 1989-05-08 1990-12-03 Philips Nv Versterkerschakeling.
JP2799535B2 (ja) * 1992-10-16 1998-09-17 三菱電機株式会社 基準電流発生回路

Also Published As

Publication number Publication date
DE69421956D1 (de) 2000-01-13
EP0618674A2 (en) 1994-10-05
DE69421956T2 (de) 2000-03-30
US5448190A (en) 1995-09-05
EP0618674A3 (en) 1995-11-08
JPH06283944A (ja) 1994-10-07
JP2560542B2 (ja) 1996-12-04
EP0618674B1 (en) 1999-12-08
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