JP2516245B2 - 駆動回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プリンタ等に使用される発光ダイオードア
レイ等を駆動する駆動回路に関するものである。

（従来の技術） 従来、例えば、複数の発光ダイオード（以下、LEDと
いう）が配列されたLEDアレイの各LEDに駆動電流を供給
するLEDアレイ駆動回路としては、特開昭62−65486号公
報に記載されるものがあった。以下、その構成を図を用
いて説明する。

第２図は、従来のLEDアレイ駆動回路の一構成例を示
す回路図である。

一般に、LEDプリンタ用のLEDアレイは64個または128
個で１チップが構成され、それに対応するLEDアレイ駆
動回路も64または128の出力形態となる。第２図では図
面を簡略化するために、１個の出力形態のLEDアレイ駆
動回路が示されている。

このLEDアレイ駆動回路10は、複数個のLED20に駆動電
流を供給するための回路であり、集積回路（以下、ICと
いう）で構成されており、電源端子11、グランド端子1
2,13、外部抵抗接続端子14、及びLED接続用出力端子15
を備えている。電源端子11と端子14の間には内部抵抗16
が接続され、さらにその端子14とグランド端子12の間に
は内部抵抗17が接続されている。また、電源端子11と端
子14の間には、ＰチャンネルMOSトランジスタ（以下、P
MOSという）18a及びＮチャンネルMOSトランジスタ（以
下、NMOSという）18bからなる相補型MOSトランジスタ
（以下、CMOSという）のインバータ18が接続され、その
インバータ18の出力側が、PMOSからなる出力トランジス
タ19のゲートに接続されている。出力トランジスタ19の
ソース、ドレインは端子11,15に接続されている。イン
バータ18は、制御信号CSを反転して出力トランジスタ19
をオン，オフする回路である。

出力端子15とグランド端子13には複数個のLED20が接
続され、さらに端子14とグランド端子12には調整用外部
抵抗21が外付けされている。

以上の構成において、論理“H"または“L"レベルの制
御信号CSをインバータ18に入力すると、その“H"または
“L"の制御信号CSはインバータ18で反転されて出力トラ
ンジスタ19のゲートに供給される。インバータ18の出力
信号が“L"の場合、出力トランジスタ19がオンし、IC外
部のLED20に駆動電流が流れ、このLED20が発光する。

この種のLEDアレイ駆動回路では、製造時のばらつき
があるため、外部抵抗21の値を変えることにより、LED
駆動電流を１チップ（１ IC）毎に調整するようにして
いる。

（発明が解決しようとする課題） しかしながら、従来の回路では、次のような課題があ
った。

（ａ） 従来の回路では、出力トランジスタ19やそれを
オン，オフ制御するインバータ18等において、ICを製造
する時点で閾値電圧Vt等の特性がばらつくため、１チッ
プ毎に外部抵抗21の値を調整してLED駆動電流の均一化
を図っている。ところが、LED20に流すべきLED駆動電流
を認識することが容易でないことから、外部抵抗21の調
整が難しい。その上、１チップ毎に外部抵抗21の調整を
行わなけばならないので、手数を要し、不利不便であっ
た。

（ｂ） LEDアレイ駆動回路を複数段縦続接続する場
合、次段の回路に流すべき電流を認識することが容易で
ないことから、その電流の制御が難しい上に、手数を要
して不利不便であった。

本発明は、前記従来技術が持っていた課題として、被
駆動素子に流すべき電流を制御することが難しいこと
や、駆動回路を複数段縦続接続する場合には次段の回路
に流すべき電流を制御することが難しいといった点につ
いて解決したLEDアレイ等の駆動回路を提供するもので
ある。

（課題を解決するための手段） 前記課題を解決するために、請求項１の発明は、駆動
回路において、電源ノードと、被駆動素子が接続される
被駆動素子接続端子と、次段接続用端子と、抵抗接続端
子と、前記抵抗接続端子に接続された第１の入力端子、
第２の入力端子及び出力端子を有し、前記第１の入力端
子と前記第２の入力端子とに与えられる電位レベルに応
答した電位レベルを出力する演算増幅回路と、前記電源
ノードと前記演算増幅回路の第１の入力端子との間に接
続され、前記演算増幅回路が出力する電位レベルが与え
られる制御電極を有し、該制御電極に与えられる電位レ
ベルにより導通状態が制御される第１のトランジスタと
を、備えている。さらに、前記電源ノードと前記演算増
幅回路の出力端子との間に接続され、制御信号に応答し
て前記電源ノードに与えられた電位レベルもしくは前記
演算増幅回路が出力する電位レベルを選択して出力する
選択回路と、前記電源ノードと前記被駆動素子接続端子
との間に接続され、前記選択回路が出力する電位レベル
が与えられる制御電極を有し、該制御電極に与えられる
電位レベルにより導通状態が制御される第２のトランジ
スタと、前記電源ノードと前記次段接続用端子との間に
接続され、前記演算増幅回路が出力する電位レベルが与
えられる制御電極を有し、該制御電極に与えられる電位
レベルにより導通状態が制御される第３のトランジスタ
とが、設けられている。

請求項２の発明は、駆動回路において、第１の単位回
路と、その出力側に接続された第２の単位回路とを、備
えている。

第１の単位回路は、第１の電源ノードと、第１の被駆
動素子が接続される第１の被駆動素子接続端子と、第１
の次段接続用端子と、抵抗接続端子と、前記抵抗接続端
子に接続された第１の入力端子、第２の入力端子及び第
１の出力端子を有し、前記第１の入力端子と前記第２の
入力端子とに与えられる電位レベルに応答した電位レベ
ルを出力する第１の演算増幅回路と、前記第１の電源ノ
ードと前記第１の演算増幅回路の第１の入力端子との間
に接続され、前記第１の演算増幅回路が出力する電位レ
ベルが与えられる制御電極を有し、該制御電極に与えら
れる電位レベルにより導通状態が制御される第１のトラ
ンジスタとを、備えている。さらに、前記第１の電源ノ
ードと前記第１の演算増幅回路の第１の出力端子との間
に接続され、制御信号に応答して前記第１の電源ノード
に与えれた電位レベルもしくは前記第１の演算増幅回路
が出力する電位レベルを選択して出力する第１の選択回
路と、前記第１の電源ノードと前記第１の被駆動素子接
続端子との間に接続され、前記第１の選択回路が出力す
る電位レベルが与えられる制御電極を有し、該制御電極
に与えられる電位レベルにより導通状態が制御される第
２のトランジスタと、前記第１の電源ノードと前記第１
の次段接続用端子との間に接続され、前記第１の演算増
幅回路が出力する電位レベルが与えられる制御電極を有
し、該制御電極に与えられる電位レベルにより導通状態
が制御される第３のトランジスタとが、設けられてい
る。

第２の単位回路は、第２の電源ノードと、第２の被駆
動素子が接続される第２の被駆動素子接続端子と、第２
の次段接続用端子と、第３の入力端子、前記第１の次段
接続用端子に接続された第４の入力端子及び第２の出力
端子を有し、前記第３の入力端子と前記第４の入力端子
とに与えられる電位レベルに応答した電位レベルを出力
する第２の演算増幅回路と、前記第２の電源ノードと前
記第２の演算増幅回路の第３の入力端子との間に接続さ
れ、前記第２の演算増幅回路が出力する電位レベルが与
えられる制御電極を有し、該制御電極に与えられる電位
レベルにより導通状態が制御される第４のトランジスタ
とを、備えている。さらに、前記第２の電源ノードと前
記第２の演算増幅回路の第２の出力端子との間に接続さ
れ、制御信号に応答して前記第２の電源ノードに与えら
れた電源レベルもしくは前記第２の演算増幅回路が出力
する電位レベルを選択して出力する第２の選択回路と、
前記第２の電源ノードと前記第２の被駆動素子接続端子
との間に接続され、前記第２の選択回路が出力する電位
レベルが与えられる制御電極を有し、該制御電極に与え
られる電位レベルにより導通状態が制御される第５のト
ランジスタと、前記第２の電源ノードと前記第２の次段
接続用端子との間に接続され、前記第２の演算増幅回路
が出力する電位レベルが与えられる制御電極を有し、該
制御電極に与えられる電位レベルにより導通状態が制御
される第６のトランジスタとが、設けられている。

（作 用） 請求項１の発明によれば、以上のように駆動回路を構
成したので、演算増幅回路は、第１の入力端子及び第２
の入力端子に与えられた電位レベルに応答した電位レベ
ルを出力端子から出力する。この電位レベルにより、第
１のトランジスタの誘導状態が制御され、この第１のト
ランジスタが誘導状態の時に、該第１のトランジスタに
流れる電流が抵抗接続端子に流れる。選択回路は、制御
信号に応答して電源ノードの電位レベルあるいは演算増
幅回路の出力電位レベルのいずれか一方を選択する。こ
の選択回路の出力電位レベルにより、第２のトランジス
タの導通状態が制御される。

第２のトランジスタが導通状態になった場合、第１の
トランジスタに流れる電流と所定の関係を持った電流が
該第２のトランジスタに流れ、この第２のトランジスタ
の電流が被駆動素子接続端子に流れる。また、演算増幅
回路の出力電位レベルにより、第３のトランジスタの誘
導状態が制御され、この第３のトランジスタが導通状態
の時に、第１トランジスタに流れる電流と所定の関係を
持った電流が該第３のトランジスタに流れ、この第３の
トランジスタの電流が次段接続用端子に流れる。

請求項２の発明によれば、第１の単位回路は、請求項
２の発明の駆動回路と同様に作用し、第１の次段接続用
端子に流れる電流が、第２の単位回路内の第２の演算増
幅回路の第４の入力端子へ流れる。この第２の単位回路
は、第１の単位回路とほぼ同様に作用する。

（実施例） 第１図は、本発明の実施例を示すLEDアレイ駆動回路
の回路図である。

このLEDアレイ駆動回路は、複数個（Ｍ個）の単位回
路100,200…が縦続接続された構成をしている。各単位
回路100,200…は、被駆動素子である複数個（Ｎ個）のL
ED301−１〜301−ＮからなるLEDアレイ300にそれぞれ駆
動電流を供給する機能を有し、ICで構成されている。

初段の単位回路（第１の単位回路）100は、電源端子
（第１の電源ノード）101、基準電圧Vref印加用の端子1
02、外部抵抗接続用の端子（抵抗接続端子）103、LED30
1−１〜301−Ｎ接続用の出力端子（第１の被駆動素子接
続端子）104−１〜104−Ｎ、次段接続用の出力端子（第
１の次段接続用端子）105、及び制御端子106−１〜106
−Ｎを備えている。端子102には演算増幅器（第１の演
算増幅回路）107の非反転入力端子（第２の入力端子）1
07aが接続され、その反転入力端子（第１の入力端子）1
07bが端子103に接続されている。演算増幅器107の出力
端子（第１の出力端子）107cには、PMOSからなるモニタ
用出力トランジスタ（第１のトランジスタ）108のゲー
ト（制御電極）が接続され、そのソースが電源端子101
に、そのドレインが端子103及び反転入力端子107bにそ
れぞれ接続されている。

また、演算増幅器107の出力端子107cと電源端子101と
の間には、PMOS109a及びNMOS109bからなるCMOSインバー
タ（第１の選択回路）1109−１〜109−Ｎが並列に接続
され、そのインバータ109−１〜109−Ｎの入力側が制御
信号端子106−１〜106−Ｎに、そのインバータ109−１
〜109−Ｎの出力側がPMOSからなるLED用出力トランジス
タ（第２のトランジスタ）110−１〜110−Ｎゲート（制
御電極）にそれぞれ接続されている。インバータ109−
１〜109−Ｎは制御信号に基づき出力トランジスタ110−
１〜110−Ｎをオン，オフするためのもので、その出力
トランジスタ110−１〜110−Ｎのソースが電源端子101
に共通接続されると共に、ドレインが出力端子104−１
〜104−Ｎにそれぞれ接続されている。さらに、演算増
幅器107の出力端子107cには、縦続接続用出力トランジ
スタ（第３のトランジスタ）111ゲート（制御電極）が
接続され、その出力トランジスタ111のソースが電源端
子101に、ドレインが出力端子105にそれぞれ接続されて
いる。

端子103は抵抗値Ｒの駆動電流設定用外部抵抗120を介
して接地され、さらに出力端子104−１〜104−ＮにはLE
D（第１の被駆動素子）、301−１〜301−Ｎのアノード
が接続され、そのカソードが接地されている。

２段目の単位回路（第２の単位回路）200は、初段の
単位回路100の出力端子105に接続される前段接続用入力
端子202を有する他に、初段の単位回路100と同様に、電
源端子（第２の電源ノード）201、LED（第２の被駆動素
子）301−１〜301−Ｎ接続用の出力端子（第２の被駆動
素子接続端子）204−１〜204−Ｎ、次段接続用の出力端
子（第２の次段接続用端子）205、制御信号端子206−１
〜206−Ｎ、演算増幅器（第２の演算増幅回路）207、モ
ニタ用出力トランジスタ（第４のトランジスタ）208、P
MOS209aとNMOS209bからなるCMOSインバータ（第２の選
択回路）209−１〜209−Ｎ、LED用出力トランジスタ
（第５のトランジスタ）210−１〜210−Ｎ、及び縦続接
続用出力トランジスタ（銅６のトランジスタ）211を備
えている。

また、この２段目単位回路200では、初段の外部抵抗
接続用の端子103に代えてグランド端子203が設けられ、
そのグランド端子203と演算増幅器207の非反転入力端子
（第４の入力端子）207aとの間に、電流／電圧変換用の
第１の内部抵抗221が接続されると共に、グランド端子2
03と演算増幅器207の反転入力端子207b（第３の入力端
子）との間に、電圧／電流変換用の第２の内部抵抗222
が接続されている。これらの第1,第２の内部抵抗221,22
3は、半導体基板内の拡散抵抗、あるいは半導体基板上
のポリシリコン抵抗等で形成されている。

３段目以後の単位回路は、２段目の単位回路200と同
一の回路構成をなし、その出力端子205に縦続接続され
ている。

次に、第１図の動作を説明する。

初段の単位回路100の端子102に基準電圧Vrefを印加す
ると、その基準電圧Vrefが演算増幅器107の非反転入力
端子107aに与えられる。演算増幅器107の反転入力端子1
07bは端子103及び外部抵抗120を介して接地されている
ため、その演算増幅器107の動作により、外部抵抗120に
流れる電流Ｉは、Ｉ＝Vret/Rとなる。この時、制御信号
端子106−１〜106−Ｎに供給される制御信号により、例
えばインバータ109−１のPMOS109aがオフし、NMOS109b
がオンしている場合、出力トランジスタ110−１のゲー
トレベルは、NMOS109bを通して、モニタ用出力トランジ
スタ108のゲートレベルと同レベルの演算増幅器107の出
力レベルとなる。そのため、モニタ用出力トランジスタ
108の出力電流、つまり外部抵抗120に流れる電流Ｉと同
値の電流が出力トランジスタ110−１に流れることにな
る。

ここで、１ビットから（Ｎ＋１）ビットまでの出力ト
ランジスタ110−１〜110−N,111が同一サイズであれ
ば、これら各出力トランジスタ110−１〜110−N,111に
対して同様の出力電流を得ることができる。これによ
り、１ビットからＮビットまでのLED301−１〜301−Ｎ
に対して定電流Ｉの供給、駆動が可能となる。

（Ｎ＋１）ビットの出力トランジスタ111に流れる出
力電流Ｉは、出力端子105を介して次段の単位回路200の
入力端子202へ供給される。ここで、入力端子202に接続
された第１の内部抵抗221の抵抗値がR1であれば、演算
増幅207における非反転入力端子207aの電位レベルV1＝
Ｉ・R1となる。この時、反転入力端子207bに接続された
第２の内部抵抗222の抵抗値がR2であれば、演算増幅器2
07の特性より、その第２の内部抵抗222に流れる電流I2
はI2＝V1/R2となる。

ここで、R2＝R1であれば、I2＝I1となり、初段の単位
回路100と同様に、１ビットから（Ｎ＋１）ビットまで
の各出力トランジスタ210−１〜210−N,211に同一の定
電流Ｉを流すことが可能になる。従って、３段以後の各
単位回路の出力トランジスタにも、同一の定電流Ｉを流
すことができる。

本実施例では、次のような利点を有している。

（ａ） 単位回路100において、出力トランジスタ110−
１〜110−Ｎに流れる電流が、出力トランジスタ108に流
れる電流（即ち、端子103に流れる電流）と所定の関係
を持った電流になる。それ故、端子103に流れる電流を
モニタすることにより、LED301−１〜301−Ｎに流すべ
き電流を認識することができるので、演算増幅器107の
非反転入力端子107aに与える基準電或Vretを変化させる
ことにより、該LED301−１〜301−Ｎに流すべき電流を
制御することができる。

（ｂ） 単位回路100,200内の諸ばらつきを補正すため
の演算増幅器107,207、外部抵抗120、及び内部抵抗221,
222等を設けたので、従来のように各単位回路毎に外部
抵抗120あるいは内部抵抗221,222を調整する必要がな
く、全単位回路100,200に対して一定の値の外部抵抗120
及び内部抵抗221,222で、一定の駆動電流をLEDアレイ30
0に流すことができる。

（ｃ） 単位回路100内に出力トランジスタ111を設けた
ので、この出力トランジスタ111に流れる電流（即ち、
出力端子105に流れる電流）が、出力トランジスタ108に
流れる電流（即ち、端子103に流れる電流）と所定の関
係を持った電流になる。それ故、端子103に流れる電流
をモニタすることにより、出力端子105に流すべき電流
を認識することができるので、演算増幅器107の非反転
入力端子107aに与える基準電圧Vretを変化させることに
より、次段の単位回路200に流すべき電流を制御するこ
とができる。

（ｄ） 各単位回路100,200内に縦続接続用出力トラン
ジスタ111,211を設けたので、初段の単位回路100では外
部抵抗120により駆動電流値を決定するが、次段以降の
単位回路200では、前段の出力トランジスタ111,211より
定電流の供給を受けるため、外付けの外部抵抗が不要と
なり、外部抵抗の実装作業の煩雑化を解消できる共に、
外部抵抗の実装スペースの省略により装置の小型化が容
易になる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ｉ） 第３図は第１図の演算増幅器107,207の入力側
を示す図である。各単位回路100,200において、演算増
幅器107,207の非反転入力端子107a,207aを端子102,202
に接続すると共に、内部抵抗221を介して接地し、さら
に演算増幅器107,207の反転入力端子107b,207bを端子10
3に接続すると共に、内部抵抗222を介し接地する。そし
て初段の単位回路100では、内部抵抗221,222の上部筒所
A1,A2を切断して使用し、次段以後の単位回路200では端
子103を開放状態にして使用すれば、全単位回路100,200
を同一の回路構成にでき、それによって単位回路100,20
0のパターン形成が容易になる。

（ii） 第１図の初段の単位回路100において、外部抵
抗120に代えて、例えば第３図の内部抵抗222を使用し、
端子102に印加する基準電圧Vretのレベルを変えて駆動
電流値を調整する構成にしても、第１図とほぼ同様の作
用、効果が得られる。

（iii） 第４図は第１図の演算増幅器107,207の出力側
を示す図である。各単位回路100,200において、NMOSか
らなるモニタ用トランジスタ112,212を設け、演算増幅
器107,207の出力端子107c,207cをそのモニタ用トランジ
スタ112,212を介してモニタ用出力トランジスタ108,208
のゲートに接続してもよい。このモニタ用トランジスタ
112,212をインバータ109−１〜109−N,209−１〜209−
Ｎ中のNMOS109b,209bと同一形状に形成すれば、IC製造
時における閾値電圧Vt等の特性のばらつきによるLED駆
動電流の均一化の低下を防止でき、各LED駆動電流の均
一化より向上させることができる。

（iv） モニタ用出力トランジスタ108,208及び出力ト
ランジスタ110−１〜110−N,111,210−１〜210−N,211
をNMOSやバイポーラトランジスタ等の他のトランジスタ
で構成してもよい。

（ｖ） モニタ用トランジスタ112,212はPMOS等の他の
トランジスタで構成し、さらにそれに対応してインバー
タ109−１〜109−N,209−１〜209−Ｎを他のトランジス
タで構成してもよい。

（iv） 上記実施例のLEDアレイ駆動回路は、LEDプリン
タ等の種々の分野に適用できる。

（発明の効果） 以上詳細に説明したように、請求項１及び２の発明に
よれば、第２のトランジスタに流れる電流が、第１のト
ランジスタに流れる電流（即ち、抵抗接続端子に流れる
電流）と所定の関係を持った電流になる。それ故、抵抗
接続端子に流れる電流をモニタすることにより、被駆動
素子に流すべき電流を認識することができるので、演算
増幅回路の第２の入力端子に与える電位を変化させるこ
とにより、被駆動素子に流すべき電流を制御することが
できる。

さらに、第３のトランジスタを設けたので、この第３
のトランジスタに流れる電流（即ち、次段接続用端子に
流れる電流）が、第１のトランジスタに流れる電流（即
ち、抵抗接続端子に流れる電流）と所定の関係を持った
電流になる。それ故、抵抗接続端子に流れる電流をモニ
タすることにより、次段接続用端子に流すべき電流を認
識することができるので、演算増幅回路の第２の入力端
子に与える電位を変化させることにより、次段の単位回
路に流すべき電流を制御することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すLEDアレイ駆動回路の回
路図、第２図は従来のLEDアレイ駆動回路の回路図、第
３図は第１図の演算増幅器の入力側の回路図、第４図は
第１図の演算増幅器の出力側の回路図である。 100,200……単位回路、101,201……電源端子、102……
基準電圧印加用端子、103……外部抵抗接続用端子、104
−１〜104−N,204−１〜204−Ｎ……LED接続用出力端
子、105,205……次段接続用出力端子、106−１〜106−
N,206−１〜206−Ｎ……制御信号端子、107,207……演
算増幅器、107a,207a……非反転入力端子、107b,207b…
…反転入力端子、107c,207c……出力端子、108,208……
モニタ用出力トランジスタ、109−１〜109−N,209−１
〜209−Ｎ……インバータ、110−１〜110−N,111,210−
１〜211−N,211……出力トランジスタ、120……外部抵
抗、202……前段接続用入力端子、221,223……第1,第２
の内部抵抗、300……LEDアレイ、301−１〜301−Ｎ……
LED。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】電源ノードと、 被駆動素子が接続される被駆動素子接続端子と、 次段接続用端子と 抵抗接続端子と、 前記抵抗接続端子に接続された第１の入力端子、第２の
   入力端子及び出力端子を有し、前記第１の入力端子と前
   記第２の入力端子とに与えられる電位レベルに応答した
   電位レベルを出力する演算増幅回路と、 前記電源ノードと前記演算増幅回路の第１の入力端子と
   の間に接続され、前記演算増幅回路が出力する電位レベ
   ルが与えられる制御電極を有し、該制御電極に与えられ
   る電位レベルにより導通状態が制御される第１のトラン
   ジスタと、 前記電源ノードと前記演算増幅回路の出力端子との間に
   接続され、制御信号に応答して前記電源ノードに与えら
   れた電位レベルもしくは前記演算増幅回路が出力する電
   位レベルを選択して出力する選択回路と、 前記電源ノードと前記被駆動素子接続端子との間に接続
   され、前記選択回路が出力する電位レベルが与えられる
   制御電極を有し、該制御電極に与えられる電位レベルに
   より導通状態が制御される第２のトランジスタと、 前記電源ノードと前記次段接続用端子との間に接続さ
   れ、前記演算増幅回路が出力する電位レベルが与えられ
   る制御電極を有し、該制御電極に与えられる電位レベル
   により導通状態が制御される第３のトランジスタとを有
   することを特徴とする駆動回路。
2. 【請求項２】第１の電源ノードと、 第１の被駆動素子が接続される第１の被駆動素子接続端
   子と、 第１の次段接続用端子と、 抵抗接続端子と、 前記抵抗接続端子に接続された第１の入力端子、第２の
   入力端子及び第１の出力端子を有し、前記第１の入力端
   子と前記第２の入力端子とに与えられる電位レベルに応
   答した電位レベルを出力する第１の演算増幅回路と、 前記第１の電源ノードと前記第１の演算増幅回路の第１
   の入力端子との間に接続され、前記第１の演算増幅回路
   が出力する電位レベルが与えられる制御電極を有し、該
   制御電極に与えられる電位レベルにより導通状態が制御
   される第１のトランジスタと、 前記第１の電源ノードと前記第１の演算増幅回路の第１
   の出力端子との間に接続され、制御信号に応答して前記
   第１の電源ノードに与えられた電位レベルもしくは前記
   第１の演算増幅回路が出力する電位レベルを選択して出
   力する第１の選択回路と、 前記第１の電源ノードと前記第１の被駆動素子接続端子
   との間に接続され、前記第１の選択回路が出力する電位
   レベルが与えられる制御電極を有し、該制御電極に与え
   られる電位レベルにより導通状態が制御される第２のト
   ランジスタと、 前記第１の電源ノードと前記第１の次段接続用端子との
   間に接続され、前記第１の演算増幅回路が出力する電位
   レベルが与えられる制御電極を有し、該制御電極に与え
   られる電位レベルにより導通状態が制御される第３のト
   ランジスタとを有する第１の単位回路と、 第２の電源ノードと、 第２の被駆動素子が接続される第２の被駆動素子接続端
   子と、 第２の次段接続用端子と、 第３の入力端子、前記第１の次段接続用端子に接続され
   た第４の入力端子及び第２の出力端子を有し、前記第３
   の入力端子と前記第４の入力端子とに与えられる電位レ
   ベルに応答した電位レベルを出力する第２の演算増幅回
   路と、 前記第２の電源ノードと前記第２の演算増幅回路の第３
   の入力端子との間に接続され、前記第２の演算増幅回路
   が出力する電位レベルが与えられる制御電極を有し、該
   制御電極に与えられる電位レベルにより導通状態が制御
   される第４のトランジスタと、 前記第２の電源ノードと前記第２の演算増幅回路の第２
   の出力端子との間に接続され、制御信号に応答して前記
   第２の電源ノードに与えられた電源レベルもしくは前記
   第２の演算増幅回路が出力する電位レベルを選択して出
   力する第２の選択回路と、 前記第２の電源ノードと前記第２の被駆動素子接続端子
   との間に接続され、前記第２の選択回路が出力する電位
   レベルが与えられる制御電極を有し、該制御電極に与え
   られる電位レベルにより導通状態が制御される第５のト
   ランジスタと、 前記第２の電源ノードと前記第２の次段接続用端子との
   間に接続され、、前記第２の演算増幅回路が出力する電
   位レベルが与えられる制御電極を有し、該制御電極に与
   えられる電位レベルにより導通状態が制御される第６の
   トランジスタとを有する第２の単位回路と、 を備えたことを特徴とする駆動回路。