JP2006189711A - 電流駆動回路 - Google Patents
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Abstract
【課題】駆動電流の設定精度を向上することができる電流駆動回路を提供する。
【解決手段】バイアス電圧発生回路1のトランジスタ1−1〜1−nと、出力回路2−1〜2−160のトランジスタ3−1〜3−8とが、半導体基板上の共通の領域内に分散して形成される。これにより、並列接続されたトランジスタ1−1〜1−nによって構成される合成トランジスタのしきい電圧が、出力回路2−1〜2−160のトランジスタ3−1〜3−8のしきい電圧を平均化したものに近似する。その結果、この合成トランジスタと出力回路2−1〜2−160のトランジスタ3−1〜3−8との間におけるしきい電圧の誤差が、出力回路2−1〜2−160のトランジスタ3−1〜3−8におけるしきい電圧のばらつき幅に対して約半分になる。すなわち、カレントミラー回路を構成するトランジスタのしきい電圧の誤差が小さくなる。
【選択図】 図1
【解決手段】バイアス電圧発生回路1のトランジスタ1−1〜1−nと、出力回路2−1〜2−160のトランジスタ3−1〜3−8とが、半導体基板上の共通の領域内に分散して形成される。これにより、並列接続されたトランジスタ1−1〜1−nによって構成される合成トランジスタのしきい電圧が、出力回路2−1〜2−160のトランジスタ3−1〜3−8のしきい電圧を平均化したものに近似する。その結果、この合成トランジスタと出力回路2−1〜2−160のトランジスタ3−1〜3−8との間におけるしきい電圧の誤差が、出力回路2−1〜2−160のトランジスタ3−1〜3−8におけるしきい電圧のばらつき幅に対して約半分になる。すなわち、カレントミラー回路を構成するトランジスタのしきい電圧の誤差が小さくなる。
【選択図】 図1
Description
本発明は、例えば表示パネルの画素の駆動に用いられる電流駆動回路に関するものである。
図11は、有機ELパネルを駆動する一般的な電流ドライバICの主要部の構成例を示す図である。従来の電流ドライバICは、例えば図11に示すように、基準電流部U1と出力回路部U2を有する。
基準電流部U1は、nチャネルMOS型のトランジスタQaと、電流源CCaを有する。
出力回路部U2は、160の出力チャネルに対応した160の出力回路U2−1〜U2−160を有する。
基準電流部U1は、nチャネルMOS型のトランジスタQaと、電流源CCaを有する。
出力回路部U2は、160の出力チャネルに対応した160の出力回路U2−1〜U2−160を有する。
電流源CCaは、その一方の端子が外付け抵抗Raを介して電源電圧AVDDに接続され、他方の端子がトランジスタQaのドレインに接続される。電流源CCaは、トランジスタQaのドレインに基準電流Irefを出力する。
トランジスタQaは、ドレインとゲートが共通のノードNaに接続され、ソースが基準電位AVSSに接続される。
トランジスタQaは、ドレインとゲートが共通のノードNaに接続され、ソースが基準電位AVSSに接続される。
出力回路U2−i(iは、1から160までの任意の整数を示す)は、トランジスタQaとともにカレントミラー回路を構成する複数のトランジスタQb(図11では代表して1つのみ図示している)と、スイッチ回路(不図示)と、出力端子Toiとを有する。
各トランジスタQbは、そのゲートが共通のノードNaに接続され、ソースが基準電位AVSSに接続される。また、各トランジスタQbのドレインは、スイッチ回路を介して出力端子Toiに接続される。
スイッチ回路は、画素(有機EL素子)の駆動電流を指定する図示しない画素データに従って、各トランジスタQbのドレインと出力端子Toiとを接続する。
各トランジスタQbは、そのゲートが共通のノードNaに接続され、ソースが基準電位AVSSに接続される。また、各トランジスタQbのドレインは、スイッチ回路を介して出力端子Toiに接続される。
スイッチ回路は、画素(有機EL素子)の駆動電流を指定する図示しない画素データに従って、各トランジスタQbのドレインと出力端子Toiとを接続する。
なお、出力回路U2−1〜U2−160は、隣接する出力チャネル同士の駆動電流が回路素子特性のバラツキの影響を受けてバラつくことを防ぐため、出力チャネルの順番と同じ順番で半導体基板上に並んで形成される。そのため、電流ドライバICのチップ形状は、出力回路U2−1〜U2−160の配列方向に延びた横長の形状となる。
また、基準電流部U1は、図11に示すように、出力回路U2−1〜U2−160の配列の先頭側または末尾側に配置されるのが一般的である。
また、基準電流部U1は、図11に示すように、出力回路U2−1〜U2−160の配列の先頭側または末尾側に配置されるのが一般的である。
上述した構成によると、電流源CCaには、外付け抵抗Raの抵抗値に応じた基準電流Irefが流れる。基準電流IrefがトランジスタQaに流れると、ノードNaには、基準電流Irefに応じたトランジスタQaのゲート電圧が発生する。
このノードNaの電圧は、トランジスタQbのゲートに印加されるため、トランジスタQbには、基準電流Irefに比例した電流が流れる。トランジスタQbに流れる電流は、トランジスタQaとトランジスタQbとのサイズ比に比例する。
他方、各出力回路U2−iでは、内部の複数のトランジスタQbのうち、画素データに応じて選択されたトランジスタが、端子Toiに接続される。出力端子Toiに接続されるトランジスタQbが多いほど、出力端子Toiに流れる駆動電流が大きくなり、画素の輝度が高くなる。
例えば画素データが8ビットの場合、出力回路U2−iには、8種類のサイズ比(×1,×2,×4,×8,×16,×32,×64,×128)を有するトランジスタQbが設けられる。これら8種類のトランジスタと出力端子Toiとの接続を画素データに応じてオンまたはオフすることにより、256階調の輝度を実現することができる。
このノードNaの電圧は、トランジスタQbのゲートに印加されるため、トランジスタQbには、基準電流Irefに比例した電流が流れる。トランジスタQbに流れる電流は、トランジスタQaとトランジスタQbとのサイズ比に比例する。
他方、各出力回路U2−iでは、内部の複数のトランジスタQbのうち、画素データに応じて選択されたトランジスタが、端子Toiに接続される。出力端子Toiに接続されるトランジスタQbが多いほど、出力端子Toiに流れる駆動電流が大きくなり、画素の輝度が高くなる。
例えば画素データが8ビットの場合、出力回路U2−iには、8種類のサイズ比(×1,×2,×4,×8,×16,×32,×64,×128)を有するトランジスタQbが設けられる。これら8種類のトランジスタと出力端子Toiとの接続を画素データに応じてオンまたはオフすることにより、256階調の輝度を実現することができる。
ところで、一般にアクティブ型の有機ELパネルでは、画素の駆動電流が微小である。例えば、数μA〜数十μAの電流を上限として、256段階の駆動電流を生成する必要がある。他方、隣接する出力チャネル間の電流バラツキが数%を超えると、画質に悪影響を与えるため、電流バラツキは極力抑える必要がある。従って、有機ELパネルに用いる電流ドライバICには、非常に高い電流設定精度が要求される。
出力チャネル間の電流バラツキを抑えるため、一般には、トランジスタのサイズを調整したり、トランジスタの形状を同一に設計するなどの対策がとられている。しかしながら、こうした対策を施しても、製造工程で生じるウェーハ面内の素子特性のバラツキは避けられないため、半導体チップ同士で比較した場合のバラツキが問題になる。
図12は、ウェーハ面内の素子特性のバラツキを説明するための図である。
図12(A)に示すように、通常、1枚のウェーハから複数の半導体チップが切り出される。トランジスタのしきい電圧Vthは、例えば図12(B)の例に示すように、図12(A)の矢印線Y上の位置に応じて変化する。この変化の仕方は加工するウェーハごとに様々に異なり、また、変化の周期や変化量の傾向は、製造プロセスの種類に応じて異なる。
図12(A)に示すように、通常、1枚のウェーハから複数の半導体チップが切り出される。トランジスタのしきい電圧Vthは、例えば図12(B)の例に示すように、図12(A)の矢印線Y上の位置に応じて変化する。この変化の仕方は加工するウェーハごとに様々に異なり、また、変化の周期や変化量の傾向は、製造プロセスの種類に応じて異なる。
このようにしきい電圧Vthが異なると、上述したカレントミラー回路(Qa,Qb)においてトランジスタQbに流れる電流が異なる。例えば図12(C)に示すように、トランジスタQbに流れる電流Iのバラツキ傾向は、同一ウェーハ上の別の場所で切り出されるICチップ(例えばIC_AとIC_B)において異なる。
一方、従来の電流ドライバICでは、横長の形状をした半導体チップの端部に基準電流部U1が集中的に配置されている。図11の例では、第1番の出力チャネルに対応する出力回路U2−1に隣接して、基準電流部U1が配置されている。
そのため、トランジスタQaのしきい電圧は、出力回路U2−1のトランジスタQbのしきい電圧と比較的良く一致する。仮に、トランジスタQaとQbのサイズ比が1:1とすると、このトランジスタQbの電流はほぼ基準電流Irefと等しくなる。
ところが、出力チャネルの番号が大きくなり、基準電流部U1からの距離が離れると、トランジスタQaとトQbとの間のしきい電圧の相関性が低下するため、図13に示すように、トランジスタQbの電流は基準電流Irefから大きくバラつく可能性がある。この基準電流Irefからのバラツキ幅は、横長形状の半導体チップの全域におけるしきい電圧のバラツキ幅に対応する。
そのため、トランジスタQaのしきい電圧は、出力回路U2−1のトランジスタQbのしきい電圧と比較的良く一致する。仮に、トランジスタQaとQbのサイズ比が1:1とすると、このトランジスタQbの電流はほぼ基準電流Irefと等しくなる。
ところが、出力チャネルの番号が大きくなり、基準電流部U1からの距離が離れると、トランジスタQaとトQbとの間のしきい電圧の相関性が低下するため、図13に示すように、トランジスタQbの電流は基準電流Irefから大きくバラつく可能性がある。この基準電流Irefからのバラツキ幅は、横長形状の半導体チップの全域におけるしきい電圧のバラツキ幅に対応する。
比較的大型の有機ELパネルでは、電流ドライバを搭載したICチップが複数用いられる。その場合、ICチップ間で駆動電流がバラつくと、例えば図14に示すように、1枚の画面上で輝度に違いが生じてしまう。特に、異なるICチップによって駆動されるパネルの境界部分において駆動電流の違いが大きくなると、画面に縦縞が現れてしまい、画質が著しく劣化する。
従来、こうした輝度差の問題に対処するため、ICチップごとに外付け抵抗Rの抵抗値を微調節して基準電流Irefを調節する方法や、電流バラツキの小さいICチップを選別する方法が採用されている。しかしながら、これらの方法は、素子の微調節やICチップの選別に要する作業の負担が大きい上に歩留りが悪いため、量産性が低いという問題がある。
本発明はかかる事情に鑑みてなされたものであり、その目的は、駆動電流の設定精度を向上することができる電流駆動回路を提供することにある。
本発明の第1の観点に係る電流駆動回路は、基準電流を発生する基準電流発生回路と、並列に接続された複数の第1のトランジスタを含み、当該第1のトランジスタの並列回路に上記基準電流を入力し、上記基準電流に応じたバイアス電圧を当該並列回路の両端に発生し、当該バイアス電圧に応じた電流が各々の第1のトランジスタに流れるバイアス電圧発生回路と、上記バイアス電圧発生回路において発生するバイアス電圧に応じた駆動電流を発生する複数の第2のトランジスタとを有しており、上記複数の第1のトランジスタおよび上記複数の第2のトランジスタが、半導体基板上の共通の領域内に分散して形成される。
上記第1の観点において、上記複数の第1のトランジスタおよび複数の第2のトランジスタは、上記共通の領域の長手方向に延びる1本または複数本の列に配列されても良い。
上記第1の観点において、上記第1のトランジスタの1本または複数本の列と、上記第2のトランジスタの1本または複数本の列とが、上記共通の領域内において交互に配列されても良い。
上記第1の観点において、上記第1のトランジスタおよび第2のトランジスタは、上記長手方向に延びる列の上において等間隔に配列されても良い。あるいは、上記複数の第1のトランジスタの少なくとも一部は、上記第2のトランジスタと同一の列に配列されても良い。
上記第1の観点において、上記複数の第1のトランジスタの一部は、上記第2のトランジスタの列の一端もしくは両端に形成されても良い。
本発明の第2の観点に係る電流駆動回路は、互いに並列に接続された複数の第1のトランジスタを有し、基準電流を生成する基準電流生成部と、上記複数の第1のトランジスタに接続された第2のトランジスタをそれぞれ有し、上記基準電流に応じた駆動電流を供給するための複数の駆動電流供給部とを有する。上記複数の駆動電流供給部が長方形状の半導体基板の長手方向に沿ってそれぞれ配置されており、上記複数の第1のトランジスタが上記半導体基板の長手方向に沿って分散配置されている。
上記第2の観点において、上記複数の第1のトランジスタは、上記複数の駆動電流供給部が配置されている領域と隣接する領域に分散配置されていても良い。
上記第2の観点において、上記複数の第1のトランジスタと上記複数の第2のトランジスタとが混在して上記半導体基板の長手方向に沿って分散配置されていても良い。
上記第2の観点において、上記複数の第1のトランジスタと上記第2のトランジスタとがカレントミラー回路を構成しても良い。
本発明によれば、基準電流に基づいて設定される駆動電流の精度を向上させることができる。これにより、異なる半導体チップ上に形成される回路であっても、等しい基準電流を与えた場合における両者の駆動電流のバラツキを小さくすることができる。
以下、本発明の実施形態について、図面を参照して説明する。
図1は、本発明の実施形態に係る電流駆動回路の構成の一例を示す図である。
図1に示す電流駆動回路は、例えば有機ELパネル等の表示パネルの画素を電流駆動する回路であり、160の出力チャネル(第1〜第160出力チャネル)を有する。
図1は、本発明の実施形態に係る電流駆動回路の構成の一例を示す図である。
図1に示す電流駆動回路は、例えば有機ELパネル等の表示パネルの画素を電流駆動する回路であり、160の出力チャネル(第1〜第160出力チャネル)を有する。
図1に示す電流駆動回路は、駆動電流生成回路10と、本発明の基準電流発生回路に相当する基準電流発生回路20と、ラッチ回路30および40と、シフトレジスタ50と、駆動電流の出力端子To1〜To160と、外付け抵抗R1を接続する端子T1と、画素データを入力する端子T2と、データ書き込みパルスを入力する端子T3と、クロック信号を入力する端子T4とを有する。
シフトレジスタ50は、端子T4に入力されるクロック信号CLKに応じて、端子T3に入力されるデータ書き込みパルス(WRITE)を順次にシフトし、第1〜第160出力チャネルにそれぞれ対応するデータ書き込みパルスを生成して、ラッチ回路40に出力する。
ラッチ回路40は、シフトレジスタ50から第1〜第160出力チャネルのそれぞれに対応して出力されるデータ書き込みパルスに応答して、端子T2からシリアルに入力される第1〜第160出力チャネルの160チャネル分の画素データを順次に取り込んで、ラッチ回路30に出力する。
ラッチ回路30は、表示パネル上のある水平走査ラインの駆動が終わり、次の水平走査ラインを駆動する際に、ラッチ回路40から出力される160チャネルの画素データをラッチして、駆動電流生成回路10に出力する。
基準電流発生回路20は、端子T1と電源電圧AVDDとの間に接続される外付け抵抗R1の抵抗値に応じた基準電流Irefを発生し、駆動電流生成回路10に供給する。
駆動電流生成回路10は、ラッチ回路30に保持される160チャネルの画素データに応じた駆動電流を、160チャネルの出力端子To1〜To160からそれぞれ出力する。また、供給される基準電流Irefに基づいて、駆動電流の基準値を設定する。
図2は、駆動電流生成回路10の構成の一例を示す図である。
図2に示す駆動電流生成回路10は、本発明のバイアス電圧発生回路に相当するバイアス電圧発生回路1と、電流出力部2とを有する。
図2に示す駆動電流生成回路10は、本発明のバイアス電圧発生回路に相当するバイアス電圧発生回路1と、電流出力部2とを有する。
バイアス電圧発生回路1は、n個(1より大きいnは任意の整数を示す)のnチャネルMOS型トランジスタ1−1〜1−nを有する。
トランジスタ1−1〜1−nは、本発明の第1のトランジスタの一実施形態である。
トランジスタ1−1〜1−nは、本発明の第1のトランジスタの一実施形態である。
トランジスタ1−1〜1−nは、基準電流発生回路20からの基準電流Irefを入力するノードNGと基準電位AVSSとの間に並列に接続される。トランジスタ1−1〜1−nの各ゲートは、ノードNGに共通に接続される。
このトランジスタ1−1〜1−nの並列回路は、基準電流Irefに応じたバイアス電圧をノードNGに発生する。
トランジスタ1−1〜1−nのそれぞれには、ノードNGに発生するバイアス電圧に応じた電流が流れる。
このトランジスタ1−1〜1−nの並列回路は、基準電流Irefに応じたバイアス電圧をノードNGに発生する。
トランジスタ1−1〜1−nのそれぞれには、ノードNGに発生するバイアス電圧に応じた電流が流れる。
トランジスタ1−1〜1−nは、ドレイン同士、ソース同士、ゲート同士が接続されるため、1つの合成トランジスタとみなすことができる。この合成トランジスタは、ノードNGにドレインとゲートが接続され、基準電位AVSSにソースが接続されている。ノードNGには、基準電流Irefに応じて発生する合成トランジスタのゲート−ソース間電圧が発生する。
また、トランジスタ1−1〜1−nは、後述する出力回路(2−1〜2−160)のトランジスタ(3−1〜3−8)とともに、半導体基板上の所定領域内に分散して形成されている。そのため、トランジスタ1−1〜1−nによって構成される合成トランジスタの特性(しきい電圧等)は、この領域内に形成されるトランジスタの特性の平均に近似する。
電流出力部2は、160の出力回路2−1〜2−160を有する。
出力回路2−i(iは、1から160までの整数における任意の1つを示す)は、トランジスタ1−1〜1−nの合成トランジスタとともにカレントミラー回路を構成する8種類のトランジスタを有する。出力回路2−iは、8種類のトランジスタに発生する電流をラッチ回路30の画素データに応じて合成することにより、第i番の出力チャネルの駆動電流を生成する。
出力回路2−i(iは、1から160までの整数における任意の1つを示す)は、トランジスタ1−1〜1−nの合成トランジスタとともにカレントミラー回路を構成する8種類のトランジスタを有する。出力回路2−iは、8種類のトランジスタに発生する電流をラッチ回路30の画素データに応じて合成することにより、第i番の出力チャネルの駆動電流を生成する。
図3は、出力回路2−iの構成の一例を示す図である。
図3に示す出力回路2−iは、nチャネルMOS型のトランジスタ3−1〜3−8と、スイッチ4−1〜4−8とを有する。
トランジスタ3−1〜3−8は、本発明の第2のトランジスタの一実施形態である。
図3に示す出力回路2−iは、nチャネルMOS型のトランジスタ3−1〜3−8と、スイッチ4−1〜4−8とを有する。
トランジスタ3−1〜3−8は、本発明の第2のトランジスタの一実施形態である。
トランジスタ3−j(jは、1から8までの任意の整数を示す)は、ノードNGのバイアス電圧に応じた駆動電流を発生する。
トランジスタ3−jのゲートはノードNGに接続され、そのソースは基準電位AVSSに接続され、そのドレインはスイッチ4−jを介して出力端子Toiに接続される。
トランジスタ3−jに発生する駆動電流は、スイッチ4−jを介して出力端子Toiに流れる。
トランジスタ3−jのゲートはノードNGに接続され、そのソースは基準電位AVSSに接続され、そのドレインはスイッチ4−jを介して出力端子Toiに接続される。
トランジスタ3−jに発生する駆動電流は、スイッチ4−jを介して出力端子Toiに流れる。
スイッチ4−1〜4−8は、ラッチ回路30から出力回路2−iに対して出力される8ビットの画素データに応じて、それぞれオンまたはオフする。
トランジスタ3−1〜3−8に流れる電流は、2のべき乗に比例した重みを有している。すなわち、トランジスタ3−1の電流を‘1’とした場合、トランジスタ3−2には‘2’、トランジスタ3−3には‘4’、トランジスタ3−4には‘8’、トランジスタ3−5には‘16’、トランジスタ3−6には‘32’、トランジスタ3−7には‘64’、トランジスタ3−8には‘128’の電流が流れる。
そのため、画素データに応じてスイッチ4−1〜4−8のオンとオフを切り換えることにより、出力端子Toiに流れる合成電流を256段階に調節することができる。
そのため、画素データに応じてスイッチ4−1〜4−8のオンとオフを切り換えることにより、出力端子Toiに流れる合成電流を256段階に調節することができる。
なお、トランジスタ3−1〜3−8の上述した電流比は、トランジスタ1−1〜1−nと同一構造のトランジスタを並列に接続することにより実現可能である。例えば、トランジスタ3−1にトランジスタ1−1〜1−nと同一タイプのトランジスタを1つ用いる場合、並列接続するトランジスタの個数は、トランジスタ3−2において2個、トランジスタ3−3において4個、トランジスタ3−4において8個、トランジスタ3−5において16個、トランジスタ3−6において32個、トランジスタ3−7において64個、トランジスタ3−8において128個となる。
この場合、カレントミラー回路を構成するトランジスタ1−1〜1−nおよびトランジスタ3−1〜3−8が、全て同一構造となる。そのため、これらのトランジスタを共通の領域に分散して形成するレイアウト構造が単純になる(後述の図5〜図8を参照)。
この場合、カレントミラー回路を構成するトランジスタ1−1〜1−nおよびトランジスタ3−1〜3−8が、全て同一構造となる。そのため、これらのトランジスタを共通の領域に分散して形成するレイアウト構造が単純になる(後述の図5〜図8を参照)。
また、トランジスタ3−1〜3−8の上述した電流比は、トランジスタ3−1〜3−8のサイズ比を電流比に合わせて設定することにより実現しても良い。
ここで、上述した構成を有する電流駆動回路の動作を説明する。
ラッチ回路40には、シフトレジスタ50において生成される160出力チャネル用のデータ書き込みパルスに応じて、端子T2からシリアルに入力される第1〜第160出力チャネルの画素データが順次に取り込まれてラッチされる。
そして、現在の水平走査ラインの駆動が終了し次の水平走査ラインを駆動するとき、ラッチ回路40にラッチされた160チャネルの画素データが、ラッチ回路30に転送される。出力回路2−1〜2−160の各スイッチ(4−1〜4−8)は、ラッチ回路30に転送された画素データによって、そのオンオフ状態がそれぞれ設定される。
出力回路2−iでは、オンに設定されたスイッチ(4−1〜4−8)に接続されるトランジスタ(3−1〜3−8)のミラー電流が合成され、この合成電流が駆動電流として出力端子Toiに流れる。
そして、現在の水平走査ラインの駆動が終了し次の水平走査ラインを駆動するとき、ラッチ回路40にラッチされた160チャネルの画素データが、ラッチ回路30に転送される。出力回路2−1〜2−160の各スイッチ(4−1〜4−8)は、ラッチ回路30に転送された画素データによって、そのオンオフ状態がそれぞれ設定される。
出力回路2−iでは、オンに設定されたスイッチ(4−1〜4−8)に接続されるトランジスタ(3−1〜3−8)のミラー電流が合成され、この合成電流が駆動電流として出力端子Toiに流れる。
次に、上述した構成を有する電流駆動回路における駆動電流の設定精度について説明する。
図4は、駆動電流のバラツキについて説明するための図である。
図4(A)は、図9に示す従来の回路における駆動電流のバラツキを示す。
図4(B)は、本実施形態に係る電流駆動回路における駆動電流のバラツキを示す。
記号‘TR1’は、カレントミラー回路において基準電流Irefを入力するトランジスタを示す。図9に示す従来の回路ではトランジスタQaに対応し、本実施形態に係る電流駆動回路では、トランジスタ1−1〜1−nに対応する。
記号‘TR2’は、カレントミラー回路において基準電流に対応するミラー電流を出力するトランジスタを示す。図9に示す従来の回路ではトランジスタQbに対応し、本実施形態に係る電流駆動回路では出力回路2−1〜2−160のトランジスタ3−1〜3−8に対応する。
図4(A)は、図9に示す従来の回路における駆動電流のバラツキを示す。
図4(B)は、本実施形態に係る電流駆動回路における駆動電流のバラツキを示す。
記号‘TR1’は、カレントミラー回路において基準電流Irefを入力するトランジスタを示す。図9に示す従来の回路ではトランジスタQaに対応し、本実施形態に係る電流駆動回路では、トランジスタ1−1〜1−nに対応する。
記号‘TR2’は、カレントミラー回路において基準電流に対応するミラー電流を出力するトランジスタを示す。図9に示す従来の回路ではトランジスタQbに対応し、本実施形態に係る電流駆動回路では出力回路2−1〜2−160のトランジスタ3−1〜3−8に対応する。
図9に示す従来の回路と本実施形態に係る電流駆動回路との大きな違いは、カレントミラー回路を構成するトランジスタTR1およびTR2の配置にある。
図9に示す従来の回路において、トランジスタTR2は、半導体基板上の横長の領域に、出力チャネルの番号順に並んで配列されている。トランジスタTR1は、この横長の領域の一端(第1番の出力チャネル側)に集中して配置されている。
そのため、トランジスタTR1の特性は、これに隣接して配置される第1番の出力チャネルのトランジスタTR2の特性と良く一致する。しかしながら、出力チャネルの番号が大きくなり、トランジスタTR1とTR2との距離が離れると、先に述べたウェーハ上の特性バラツキの影響が大きくなり、両者の特性にバラツキが生じる。
トランジスタTR2のしきい電圧が最大ΔVだけバラつくものとすると、トランジスタTR1とTR2との間におけるしきい電圧の差は最大‘ΔV’となる。
そのため、トランジスタTR1の特性は、これに隣接して配置される第1番の出力チャネルのトランジスタTR2の特性と良く一致する。しかしながら、出力チャネルの番号が大きくなり、トランジスタTR1とTR2との距離が離れると、先に述べたウェーハ上の特性バラツキの影響が大きくなり、両者の特性にバラツキが生じる。
トランジスタTR2のしきい電圧が最大ΔVだけバラつくものとすると、トランジスタTR1とTR2との間におけるしきい電圧の差は最大‘ΔV’となる。
トランジスタTR1とTR2との間におけるしきい電圧の差は、トランジスタTR1とTR2との間における電流の差を生じる。しきい電圧の差が‘ΔV’のとき両者の電流差が仮に‘ΔI’になるものとすると、図4(A)に示すように、トランジスタTR2の電流は基準電流Irefに対して最大‘ΔI’の誤差を生じる。
これに対し、本実施形態に係る電流駆動回路では、トランジスタTR1とTR2とが半導体基板上の共通の領域に分散して形成される。例えば図4(B)に示すように、トランジスタTR2が形成される横長の領域の端から端へ、横方向に延びてトランジスタTR1が配列される。
一般に、表示パネルの駆動に用いられる電流駆動回路の半導体チップは、複数の出力回路を隣接して並べる回路レイアウトや、半導体チップを表示パネルのガラス上に貼り付けるアセンブリ形態などの要請から、長辺の長さが例えば数mm〜数10mmにもなり、極めて横長な形状を有している。
そのため、図4(B)に示すように横長の領域に広く分散して配置したトランジスタTR1を、図2に示すように並列に接続して合成トランジスタを構成した場合、この合成トランジスタの特性は、横長の領域内に形成されるトランジスタの平均的な特性に近似する。図2に示す記号を用いて言い換えると、トランジスタ1−1〜1−nによって構成される合成トランジスタの特性は、これと同じ横長の領域内に形成されるトランジスタ3−1〜3−8の特性のバラツキを平均化したものに近似する。
そのため、図4(B)に示すように横長の領域に広く分散して配置したトランジスタTR1を、図2に示すように並列に接続して合成トランジスタを構成した場合、この合成トランジスタの特性は、横長の領域内に形成されるトランジスタの平均的な特性に近似する。図2に示す記号を用いて言い換えると、トランジスタ1−1〜1−nによって構成される合成トランジスタの特性は、これと同じ横長の領域内に形成されるトランジスタ3−1〜3−8の特性のバラツキを平均化したものに近似する。
従って、例えば図4(A)と同様に、トランジスタTR2のしきい電圧が最大‘ΔV’だけバラつくものとすると、トランジスタTR1とTR2との間におけるしきい電圧の差はおおよそ‘ΔV/2’となる。
しきい電圧の差が‘ΔV’のとき両者の電流差が‘ΔI’になるものとすると、図4(B)に示すように、トランジスタTR2の電流は基準電流Irefに対して例えば‘ΔI/2’程度の誤差を生じる。
すなわち、トランジスタTR2に流れる駆動電流の誤差は、図9に示す従来の回路に比べて半分程度になる。
しきい電圧の差が‘ΔV’のとき両者の電流差が‘ΔI’になるものとすると、図4(B)に示すように、トランジスタTR2の電流は基準電流Irefに対して例えば‘ΔI/2’程度の誤差を生じる。
すなわち、トランジスタTR2に流れる駆動電流の誤差は、図9に示す従来の回路に比べて半分程度になる。
このように、本実施形態に係る電流駆動回路によれば、バイアス電圧発生回路1のトランジスタ1−1〜1−nと、出力回路2−1〜2−160のトランジスタ3−1〜3−8とが、半導体基板上の共通の領域内に分散して形成される。これにより、並列接続されたトランジスタ1−1〜1−nによって構成される合成トランジスタのしきい電圧が、出力回路2−1〜2−160のトランジスタ3−1〜3−8のしきい電圧を平均化したものに近似する。その結果、この合成トランジスタと出力回路2−1〜2−160のトランジスタ3−1〜3−8との間におけるしきい電圧の誤差が、出力回路2−1〜2−160のトランジスタ3−1〜3−8におけるしきい電圧のばらつき幅に対して約半分になる。
従って、本実施形態に係る電流駆動回路によれば、図9に示す従来の回路に比べて、カレントミラー回路を構成するトランジスタ(TR1,TR2)のしきい電圧の誤差が小さくなるため、駆動電流の設定精度を向上させることができる。
従って、本実施形態に係る電流駆動回路によれば、図9に示す従来の回路に比べて、カレントミラー回路を構成するトランジスタ(TR1,TR2)のしきい電圧の誤差が小さくなるため、駆動電流の設定精度を向上させることができる。
また、駆動電流の設定精度が高まることから、ある一定の基準電流Irefをバイアス電圧発生回路1に供給した場合に流れるトランジスタ3−1〜3−8の駆動電流が、ある一定の電流に精度良く近似する。そのため、異なる半導体チップ上に形成される電流駆動回路に等しい基準電流を与えた場合、両者の駆動電流は、ある一定の電流に精度良く近似する。つまり、異なる半導体チップ間の駆動電流のバラツキを小さくすることができる。
従って、本実施形態に係る電流駆動回路を搭載した複数のICチップを用いて表示パネルを駆動する場合でも、ICチップ間の駆動電流のバラツキが小さいため、表示パネル上の輝度の違いを生じ難くすることができる。
その結果、従来の回路で行われていた回路定数の微調整(外付け抵抗の微調整など)やICチップの選別作業など、ICチップ間の駆動電流のバラツキに起因する作業を省略もしくは軽減することができるため、従来に比べて量産性を高めることができる。
従って、本実施形態に係る電流駆動回路を搭載した複数のICチップを用いて表示パネルを駆動する場合でも、ICチップ間の駆動電流のバラツキが小さいため、表示パネル上の輝度の違いを生じ難くすることができる。
その結果、従来の回路で行われていた回路定数の微調整(外付け抵抗の微調整など)やICチップの選別作業など、ICチップ間の駆動電流のバラツキに起因する作業を省略もしくは軽減することができるため、従来に比べて量産性を高めることができる。
次に、トランジスタ1−1〜1−nと、出力回路2−1〜2−160のトランジスタ3−1〜3−8とを半導体基板上の共通の領域内に分散して形成する具体例について、図5〜図8を参照して説明する。
なお、以降の説明では、トランジスタ1−1〜1−nの各々を‘トランジスタTR1’と省略して表記する。また、出力回路2−1〜2−160のトランジスタ3−1〜3−8の各々を‘トランジスタTR2’と省略して表記する。
なお、以降の説明では、トランジスタ1−1〜1−nの各々を‘トランジスタTR1’と省略して表記する。また、出力回路2−1〜2−160のトランジスタ3−1〜3−8の各々を‘トランジスタTR2’と省略して表記する。
図5は、トランジスタTR1を一列に並べて配列する例を示す図である。
図5の例において、トランジスタTR1は、矩形の領域AR1の長手方向に延びる1本の列に配列される。
また、トランジスタTR2は、領域AR1の長手方向に伸びる複数本の列に配列される。
先にも説明したように、矩形の領域AR1は非常に横長の形状を有しているため、図5に示すように一列に並んだトランジスタTR1の特性の平均値は、トランジスタTR2の特性のバラツキを平均化したものに近似する。
従って、図5に示すように配置されたトランジスタTR1を図2に示すように並列接続して構成される合成トランジスタの特性は、トランジスタTR2の特性を平均化したものに近似する。
図5の例において、トランジスタTR1は、矩形の領域AR1の長手方向に延びる1本の列に配列される。
また、トランジスタTR2は、領域AR1の長手方向に伸びる複数本の列に配列される。
先にも説明したように、矩形の領域AR1は非常に横長の形状を有しているため、図5に示すように一列に並んだトランジスタTR1の特性の平均値は、トランジスタTR2の特性のバラツキを平均化したものに近似する。
従って、図5に示すように配置されたトランジスタTR1を図2に示すように並列接続して構成される合成トランジスタの特性は、トランジスタTR2の特性を平均化したものに近似する。
図6は、トランジスタTR1の列と、トランジスタTR2の列とを交互に並べて配列する例を示す図である。
トランジスタTR1およびTR2は、図5と同様に、矩形の領域AR1の長手方向に伸びて配列される。
図6の例では、これらのトランジスタの列が交互に並んで配列されている。そのため、トランジスタTR1の列とトランジスタTR2の列とを分けて配置する図5に比べて、トランジスタTR1およびTR2がより均一に混ざり合ってに配置される。従って、トランジスタTR1の合成トランジスタの特性は、図5の例と比べて更に良くトランジスタTR2の平均特性に近似する。
トランジスタTR1およびTR2は、図5と同様に、矩形の領域AR1の長手方向に伸びて配列される。
図6の例では、これらのトランジスタの列が交互に並んで配列されている。そのため、トランジスタTR1の列とトランジスタTR2の列とを分けて配置する図5に比べて、トランジスタTR1およびTR2がより均一に混ざり合ってに配置される。従って、トランジスタTR1の合成トランジスタの特性は、図5の例と比べて更に良くトランジスタTR2の平均特性に近似する。
また、図5および図6の例では、領域AR1の長手方向に伸びる各列の上において、トランジスタTR1およびTR2が等間隔に配列される。これにより、トランジスタTR1およびTR2が領域AR1内に広く分散して配置されるため、トランジスタTR1の合成トランジスタの特性をトランジスタTR2の平均特性に近づける効果が高まる。
図7は、トランジスタTR1をトランジスタTR2と同一の列に配列する例を示す図である。
図7の例に示すように、トランジスタTR1の少なくとも一部をトランジスタTR2と同一の列に配列することにより、図5および図6に示す例に比べて、トランジスタTR1とTR2とがより均一に混ざり合って配置される。そのため、トランジスタTR1の合成トランジスタの特性は、トランジスタTR2の平均特性により一層近似する。
図7の例に示すように、トランジスタTR1の少なくとも一部をトランジスタTR2と同一の列に配列することにより、図5および図6に示す例に比べて、トランジスタTR1とTR2とがより均一に混ざり合って配置される。そのため、トランジスタTR1の合成トランジスタの特性は、トランジスタTR2の平均特性により一層近似する。
図8は、トランジスタTR1の一部をトランジスタTR2の列の端部に形成する例を示す図である。
図8に示すように、トランジスタTR1の一部をトランジスタTR2の列の一端もしくは両端に形成することにより、領域AR1の長手方向におけるトランジスタ特性のバラツキと、これに垂直な方向におけるトランジスタ特性のバラツキとがトランジスタTR1の全体の特性に加わる。そのため、トランジスタTR1の合成トランジスタの特性を、図5の例と比べて更に良くトランジスタTR2の平均特性に近似させる効果がある。
図8に示すように、トランジスタTR1の一部をトランジスタTR2の列の一端もしくは両端に形成することにより、領域AR1の長手方向におけるトランジスタ特性のバラツキと、これに垂直な方向におけるトランジスタ特性のバラツキとがトランジスタTR1の全体の特性に加わる。そのため、トランジスタTR1の合成トランジスタの特性を、図5の例と比べて更に良くトランジスタTR2の平均特性に近似させる効果がある。
以上、本発明の一実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
図5では、トランジスタTR1を一列に並べて配列する例を示しているが、本発明はこれに限定されない。例えば、図9に示すように、長方形の半導体チップの上下を含む複数列にトランジスタTR1を配列してもよいし、図10に示すように、半導体チップの外周部を含む領域にトランジスタTR1を配列するようにしてもよい。
図5では、トランジスタTR1を一列に並べて配列する例を示しているが、本発明はこれに限定されない。例えば、図9に示すように、長方形の半導体チップの上下を含む複数列にトランジスタTR1を配列してもよいし、図10に示すように、半導体チップの外周部を含む領域にトランジスタTR1を配列するようにしてもよい。
図6では、トランジスタTR1の列とトランジスタTR2の列とを1本ずつ交互に並べて配列する例を示しているが、本発明はこれに限定されない。トランジスタTR1の列およびトランジスタTR2の列の一方または両方を、複数本ずつ交互に並べて配列しても良い。
上述した実施形態では、主として単一色の表示パネルを駆動する電流駆動回路の例を挙げているが、本発明はこれに限定されない。例えば、3色(RGB)をそれぞれ独立に駆動する電流駆動回路の場合は、上述した単一色の場合の回路構成を独立に3セット設けても良い。
また、上述した実施形態では、表示パネルの電流駆動を行う場合を例として挙げているが、本発明はこれに限定されない。表示パネルに限らず、複数チャネルの駆動電流を必要とする他の種々のデバイスを駆動するために本発明の電流駆動回路を用いても良い。
上述した実施形態では、nチャネル型MOSトランジスタを用いる例を示しているが、これに限らず、例えばpチャネル型MOSトランジスタを用いても良い。nチャネルMOS型トランジスタを用いる上述の例では、画素から出力回路2−1〜2−160に駆動電流が引き込まれるが、pチャネル型MOSトランジスタを用いる場合、これとは逆に、出力回路2−1〜2−160から画素に対して駆動電流が流れ出る。なお、この場合、基準電流発生回路20および外付け抵抗R1は、基準電位AVSS側に接続すれば良い。
また、本発明において用いるトランジスタはMOS型トランジスタに限定されるものではなく、例えばバイポーラトランジスタなど、他の種々の能動素子を用いても良い。
また、本発明において用いるトランジスタはMOS型トランジスタに限定されるものではなく、例えばバイポーラトランジスタなど、他の種々の能動素子を用いても良い。
上述した実施形態において挙げた具体的数値(出力チャネル数、階調数など)は、本発明を説明するための一例であり、本発明はこれに限定されない。これらの数値は、他の任意の数値に置き換えることが可能である。
また、バイアス電圧発生回路1を構成するトランジスタの数と電流出力部2の出力回路の数との関係は任意で良い。例えば、両者の数は等しくても良いし、また、一方が他方の1/2、1/3、1/4、…と両者の数が異なっていても良い。
また、バイアス電圧発生回路1を構成するトランジスタの数と電流出力部2の出力回路の数との関係は任意で良い。例えば、両者の数は等しくても良いし、また、一方が他方の1/2、1/3、1/4、…と両者の数が異なっていても良い。
1…バイアス電圧発生回路、1−1〜1−n,3−1〜3−8…nチャネルMOS型トランジスタ、2…電流出力部、2−1〜2−160…出力回路、4−1〜4−8…スイッチ、10…駆動電流生成回路、20…基準電流発生回路、30,40…ラッチ回路、50…シフトレジスタ、To1〜To160…駆動電流出力端子、T1…外付け抵抗接続用端子、T2…画素データ入力用端子。
Claims (10)
- 基準電流を発生する基準電流発生回路と、
並列に接続された複数の第1のトランジスタを含み、当該第1のトランジスタの並列回路に上記基準電流を入力し、上記基準電流に応じたバイアス電圧を当該並列回路の両端に発生し、当該バイアス電圧に応じた電流が各々の第1のトランジスタに流れるバイアス電圧発生回路と、
上記バイアス電圧発生回路において発生するバイアス電圧に応じた駆動電流を発生する複数の第2のトランジスタとを有し、
上記複数の第1のトランジスタおよび上記複数の第2のトランジスタが、半導体基板上の共通の領域内に分散して形成される、
電流駆動回路。 - 上記複数の第1のトランジスタおよび複数の第2のトランジスタは、上記共通の領域の長手方向に延びる1本または複数本の列に配列される、
請求項1に記載の電流駆動回路。 - 上記第1のトランジスタの1本または複数本の列と、上記第2のトランジスタの1本または複数本の列とが、上記共通の領域内において交互に配列される、
請求項2に記載の電流駆動回路。 - 上記第1のトランジスタおよび第2のトランジスタは、上記長手方向に延びる列の上において等間隔に配列される、
請求項2または3に記載の電流駆動回路。 - 上記複数の第1のトランジスタの少なくとも一部が、上記第2のトランジスタと同一の列に配列される、
請求項2または3に記載の電流駆動回路。 - 上記複数の第1のトランジスタの一部は、上記第2のトランジスタの列の一端もしくは両端に形成される、
請求項2、3、4または5の何れか一に記載の電流駆動回路。 - 互いに並列に接続された複数の第1のトランジスタを有し、基準電流を生成する基準電流生成部と、
上記複数の第1のトランジスタに接続された第2のトランジスタをそれぞれ有し、上記基準電流に応じた駆動電流を供給するための複数の駆動電流供給部と、
を有し、
上記複数の駆動電流供給部が長方形状の半導体基板の長手方向に沿ってそれぞれ配置されており、
上記複数の第1のトランジスタが上記半導体基板の長手方向に沿って分散配置されている
電流駆動回路。 - 上記複数の駆動電流供給部が配置されている領域に隣接する領域に上記複数の第1のトランジスタが分散配置されている
請求項7に記載の電流駆動回路。 - 上記複数の第1のトランジスタと上記複数の第2のトランジスタとが混在して上記半導体基板の長手方向に沿って分散配置されている
請求項7に記載の電流駆動回路。 - 上記複数の第1のトランジスタと上記第2のトランジスタとがカレントミラー回路を構成する
請求項7、8または9の何れか一に記載の電流駆動回路。
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