JP2018141965A - 情報端末、表示装置、および画像処理システム - Google Patents
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Abstract
【課題】携帯型情報端末と据置型表示装置を用いたゲームシステム等において、消費電力を低減する手段を提供する。【解決手段】携帯型情報端末と据置型表示装置を用いたゲームシステム等において、携帯型情報端末はユーザーの画像を取り込み、ユーザーの注視方向が携帯型情報端末の表示部でないと判断された場合に、表示部の動作モードを低消費電力に設定する。また、据置型表示装置もユーザーの画像を取り込み、ユーザーの注視方向が据置型表示装置の表示部でないと判断された場合に、表示部の動作モードを低消費電力に設定する。さらに、据置型表示装置は、ユーザーの注視方向が据置型表示装置の表示部であると判断された場合に、表示画像を解析し、その結果に応じて表示部の少なくとも一部の動作モードを低消費電力に設定する。【選択図】図１
Description
本発明の一形態は、情報端末、表示装置、および、これらを使用した画像処理システムに関する。
表示部を備える携帯型情報端末によって行われるゲームシステム等が普及している。１人または複数人で行われるゲームにおいて、各プレイヤが視認する画像は、それぞれが操作する携帯型情報端末に表示される。特許文献１は、画像を見やすくするため、各プレイヤの携帯型情報端末に加えて、据置型表示装置にも画像を表示する構成について開示している。
特許文献２は、ユーザーの画像情報を取り込み、ユーザーがデバイスを注視していないと判断された場合に、入力をロックするコンピューティングデバイスについて開示している。ユーザーの注視を検出するためにはユーザーの眼を認知する必要があるが、この認知能力を訓練する方法については、非特許文献１に記されている。また、画像や映像の内容から、ユーザーが注視しやすい領域を特定するための研究がなされている（非特許文献２）。
また、表示装置の画素に、酸化物半導体を用いたトランジスタを適用することができる。酸化物半導体を用いたトランジスタは、オフ電流が非常に小さいため、表示ユニットが静止画を表示する際のリフレッシュ頻度を少なくすることができる。本明細書等において、上述のリフレッシュ頻度を少なくする技術を、「アイドリングストップ」または「ＩＤＳ駆動」と呼称する（特許文献３、特許文献４）。ＩＤＳ駆動は、表示ユニットの消費電力を低減することができる。
Ａｓｈｉｓｈ Ｓｈｒｉｖａｓｔａｖａ，"Ｌｅａｒｎｉｎｇ ｆｒｏｍ Ｓｉｍｕｌａｔｅｄ ａｎｄ Ｕｎｓｕｐｅｒｖｉｓｅｄ Ｉｍａｇｅｓ ｔｈｒｏｕｇｈ Ａｄｖｅｒｓａｒｉａｌ Ｔｒａｉｎｉｎｇ"，［ｏｎｌｉｎｅ］，［平成２９年２月２３日検索］，インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ａｒｘｉｖ．ｏｒｇ／ｐｄｆ／１６１２．０７８２８．ｐｄｆ＞
木村昭悟，"人間の視覚的注意を予測するモデル：動的ベイジアンネットワークに基づく最新のアプローチ"，［ｏｎｌｉｎｅ］，平成２２年１１月２５日，信号処理シンポジウム、［平成２９年２月２３日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｋｅｃｌ．ｎｔｔ．ｃｏ．ｊｐ／ｐｅｏｐｌｅ／ｋｉｍｕｒａ．ａｋｉｓａｔｏ／ｐｄｆ／ｓｉｐ２０１０ｓｔｏｃｈａｓｔｉｃｓａｌｉｅｎｃｙ．ｐｄｆ＞
例えば、携帯型情報端末と据置型表示装置を同時に使ってゲームを行う場合など、２つ以上の表示装置を同時に使用する場合、少なくとも１つの表示装置は、誰にも注視されていない状況が発生する。また、据置型表示装置の大画面化や高精細化がすすむと、使用者は表示部の一部しか注視していない状況が発生する。
一方、携帯型情報端末において、バッテリの連続駆動時間は大きな問題となっており、消費電力の低減が求められている。また、据置型表示装置に対しても低消費電力化が求められている。
本発明の一形態は、消費電力の低い情報端末、消費電力の低い表示装置を提供することを課題の一つとする。また、携帯型情報端末と据置型表示装置を使ったゲームシステム等において、消費電力の低い画像処理システムを提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、カメラと、プロセッサと、表示部と、を有する情報端末である。カメラは、情報端末のユーザーの少なくとも一部分の画像を取り込み、プロセッサは、画像を解析してユーザーの注視方向を検出する。ユーザーの注視方向が、表示部でないと判断された場合に、表示部の動作モードを低消費電力に設定する。
また、本発明の一形態は、情報端末と、表示装置と、情報処理装置と、を有する画像処理システムである。情報端末は、カメラと、プロセッサと、表示部とを有し、カメラは、情報端末のユーザーの少なくとも一部分の画像を取り込み、プロセッサは、画像を解析してユーザーの注視方向を検出する。ユーザーの注視方向が、表示部でないと判断された場合に、情報端末は、表示部の動作モードを低消費電力に設定する。
また、本発明の一形態は、情報端末と、表示装置と、情報処理装置と、を有する画像処理システムである。情報端末は、第一のカメラと、第一のプロセッサと、第一の表示部とを有し、表示装置は、第二のカメラと、第二のプロセッサと、第二の表示部とを有する。第一のカメラは、情報端末のユーザーの少なくとも一部分の画像を取り込み、第一のプロセッサは、第一のカメラが取り込んだ画像を解析してユーザーの注視方向を検出する。第二のカメラは、ユーザーの少なくとも一部分の画像を取り込み、第二のプロセッサは、第二のカメラが取り込んだ画像を解析してユーザーの注視方向を検出する。ユーザーの注視方向が、第一の表示部でないと判断された場合に、情報端末は、第一の表示部の動作モードを低消費電力に設定し、ユーザーの注視方向が、第二の表示部でないと判断された場合に、表示装置は、第二の表示部の動作モードを低消費電力に設定する。
また、本発明の一形態は、情報端末と、表示装置と、情報処理装置と、を有する画像処理システムである。情報端末は、第一のカメラと、第一のプロセッサと、第一の表示部とを有し、表示装置は、第二のカメラと、第二のプロセッサと、第二の表示部とを有する。第一のカメラは、情報端末のユーザーの少なくとも一部分の画像を取り込み、第一のプロセッサは、第一のカメラが取り込んだ画像を解析してユーザーの注視方向を検出する。第二のカメラは、ユーザーの少なくとも一部分の画像を取り込み、第二のプロセッサは、第二のカメラが取り込んだ画像を解析してユーザーの注視方向を検出する。ユーザーの注視方向が、第一の表示部でないと判断された場合に、情報端末は、第一の表示部の動作モードを低消費電力に設定し、ユーザーの注視方向が、第二の表示部でないと判断された場合に、表示装置は、第二の表示部の動作モードを低消費電力に設定する。ユーザーの注視方向が、第二の表示部であると判断された場合に、第二のプロセッサは、第二の表示部の表示画像を解析し、表示装置は、表示画像の解析結果に応じて、第二の表示部の少なくとも一部の動作モードを低消費電力に設定する。
また、上記形態において、表示部は、チャネル形成領域に金属酸化物を含むトランジスタを有する。
また、上記形態において、情報端末は、チャネル形成領域に金属酸化物を含むトランジスタを有する。
また、上記形態において、表示装置は、チャネル形成領域に金属酸化物を含むトランジスタを有する。
ユーザーの注視方向を検出または予測し、注視されていない情報端末や表示装置において、輝度や駆動周波数を下げることで、低消費電力化が可能となる。また、ユーザーが、表示部のどの領域を注視しているかを検出または予測し、注視していない領域の輝度や駆動周波数を下げることで、低消費電力化が可能となる。
本発明により、ユーザーに画質の低下を認識させることなく、低消費電力化が可能な情報端末や表示装置を提供することができる。
本発明の一形態は、新規な構成の情報端末を提供することができる。または、新規な構成の表示装置を提供することができる。または、新規な構成の情報端末や表示装置を使用した画像処理システムを提供することができる。
なお、本発明の一形態の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一形態は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一形態は、場合によっては、上記列挙した効果を有さない場合もある。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。
なお、実施の形態において説明するゲームシステムは、携帯型情報端末と、据置型表示装置と、情報処理装置等によって構成される。本明細書等において、本発明の一形態である携帯型情報端末、据置型表示装置および情報処理装置は、信号処理部、カメラ部、表示部等によって構成された半導体装置である。したがって、携帯型情報端末、据置型表示装置および情報処理装置を半導体装置、電子機器などと言い換える場合がある。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳトランジスタ、またはＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
本実施の形態では、携帯型情報端末と、据置型表示装置と、情報処理装置とを有するゲームシステムについて説明する。
本実施の形態では、携帯型情報端末と、据置型表示装置と、情報処理装置とを有するゲームシステムについて説明する。
＜ゲームシステム＞
図１は、ゲームシステムの構成例を説明する外観図である。
図１は、ゲームシステムの構成例を説明する外観図である。
ゲームシステムは、携帯型情報端末１０Ａ乃至１０Ｃ、据置型表示装置３０、情報処理装置５０を有する。図１では、ゲームのプレイヤとして、携帯型情報端末１０Ａ乃至１０Ｃを操作するユーザー１３Ａ乃至１３Ｃを図示している。図１では、ユーザーが３人の場合を示しているが、１人や２人であってもよいし、３人より多人数であってもよい。
携帯型情報端末１０Ａ乃至１０Ｃは、それぞれ、表示部１１Ａ乃至１１Ｃ、カメラ部１２Ａ乃至１２Ｃを有する。また、据置型表示装置３０は、表示部３１、カメラ部３２を有する。
携帯型情報端末１０Ａ乃至１０Ｃと、情報処理装置５０とは、無線通信により接続されている。無線通信には、例えば、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）などの通信規格、またはＷｉ−Ｆｉ（Ｗｉｒｅｌｅｓｓ Ｆｉｄｅｌｉｔｙ：登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより規格化された仕様、またはＩｒＤＡ（Ｉｎｆｒａｒｅｄ Ｄａｔａ Ａｓｓｏｃｉａｔｉｏｎ）等の光無線通信を用いることができる。
情報処理装置５０と、据置型表示装置３０とは、有線通信により接続されている。情報処理装置５０は、据置型表示装置３０で表示を行うための画像データを生成し、据置型表示装置３０へ出力する機能を有する。
図２は、ゲームシステムの構成例を説明するブロック図である。
＜携帯型情報端末＞
携帯型情報端末１０Ａ乃至１０Ｃは、それぞれ、カメラ部１２Ａ乃至１２Ｃに加えて、表示装置１４Ａ乃至１４Ｃ、信号処理部１５Ａ乃至１５Ｃ、通信部１６Ａ乃至１６Ｃ、タッチセンサ１７Ａ乃至１７Ｃ、操作部１８Ａ乃至１８Ｃ、バッテリ１９Ａ乃至１９Ｃ、アンテナ２０Ａ乃至２０Ｃを有する。
携帯型情報端末１０Ａ乃至１０Ｃは、それぞれ、カメラ部１２Ａ乃至１２Ｃに加えて、表示装置１４Ａ乃至１４Ｃ、信号処理部１５Ａ乃至１５Ｃ、通信部１６Ａ乃至１６Ｃ、タッチセンサ１７Ａ乃至１７Ｃ、操作部１８Ａ乃至１８Ｃ、バッテリ１９Ａ乃至１９Ｃ、アンテナ２０Ａ乃至２０Ｃを有する。
表示装置１４Ａ乃至１４Ｃは、それぞれ、タッチセンサ１７Ａ乃至１７Ｃと重畳する領域を有し、表示部１１Ａ乃至１１Ｃを形成する。表示装置１４Ａ乃至１４Ｃは、表示部１１Ａ乃至１１Ｃに画像を表示する機能を有する。また、表示装置１４Ａ乃至１４Ｃは、それぞれ、ディスプレイコントローラ等制御部を有し、信号処理部１５Ａ乃至１５Ｃと、画像データや制御信号等について通信を行っている。
表示装置１４Ａ乃至１４Ｃを構成する表示素子には、例えば、液晶素子、電子ペーパー、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｔ）素子、無機ＥＬ素子、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等を適用することができる。
タッチセンサ１７Ａ乃至１７Ｃは、タッチを検出できる領域を形成し、ユーザー１３Ａ乃至１３Ｃは、この領域に指やスタイラス等を用いて入力を行うことができる。タッチセンサ１７Ａ乃至１７Ｃとして、投影型静電容量方式（相互容量方式）、表面型静電容量方式、抵抗膜方式、超音波表面弾性波方式、光学方式、電磁誘導方式など、任意の検出方式を利用することができる。
タッチセンサ１７Ａ乃至１７Ｃは、それぞれ、タッチセンサコントローラ等制御部を有し、信号処理部１５Ａ乃至１５Ｃと、タッチの有無、タッチ位置の情報等について通信を行っている。信号処理部１５Ａ乃至１５Ｃは、ユーザー１３Ａ乃至１３Ｃがどの位置をタッチしたかを情報として得ることができる。なお、タッチセンサ１７Ａ乃至１７Ｃの構成例については、実施の形態２にて説明する。
カメラ部１２Ａ乃至１２Ｃは、それぞれ、表示装置１４Ａ乃至１４Ｃの表示方向を撮影する機能を有する。カメラ部１２Ａ乃至１２Ｃを用いて、携帯型情報端末１０Ａ乃至１０Ｃのユーザー１３Ａ乃至１３Ｃを撮影することができる。
操作部１８Ａ乃至１８Ｃは、ハードウェアボタン、ポインティングデバイス、キーボード、マウス、キーパッド等の入力装置である。また、操作部１８Ａ乃至１８Ｃに、音声入力装置、視線入力装置などを用いてもよい。
通信部１６Ａ乃至１６Ｃは、アンテナ２０Ａ乃至２０Ｃを介して、他の電子機器または通信網と無線接続し、情報を送受信する機能を備える。アンテナ２０Ａ乃至２０Ｃは、図１では携帯型情報端末１０Ａ乃至１０Ｃ内に内蔵されている。また、場合によっては、アンテナ２０Ａ乃至２０Ｃを使用せず、有線通信を行ってもよい。
携帯型情報端末１０Ａ乃至１０Ｃは、バッテリ１９Ａ乃至１９Ｃを有する。図２では、主な情報の流れを矢印で図示しているが、各機能ブロックに電力を供給する流れは省略している。また、バッテリ１９Ａ乃至１９Ｃは、バッテリコントローラ等を有し、信号処理部１５Ａ乃至１５Ｃと、バッテリ１９Ａ乃至１９Ｃの充電状態、充放電回数、温度等について通信を行っている。
信号処理部１５Ａ乃至１５Ｃには、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やメモリ等を適用することができる。信号処理部１５Ａ乃至１５Ｃは、ユーザー１３Ａ乃至１３Ｃによる、操作部１８Ａ乃至１８Ｃやタッチセンサ１７Ａ乃至１７Ｃの操作データを取得し、ゲームのプログラムに応じた画像データを生成する機能、および表示装置１４Ａ乃至１４Ｃの制御信号を生成する機能を有する。画像データは、表示装置１４Ａ乃至１４Ｃに送られ、表示部１１Ａ乃至１１Ｃに表示される。
信号処理部１５Ａは、通信部１６Ａおよびアンテナ２０Ａを介して、ユーザー１３Ａによる操作データやユーザー１３Ａのパラメータ等を、情報処理装置５０、携帯型情報端末１０Ｂおよび携帯型情報端末１０Ｃに送信する。また、信号処理部１５Ａは、通信部１６Ａおよびアンテナ２０Ａを介して、ユーザー１３Ｂおよび１３Ｃによる操作データ、ユーザー１３Ｂおよび１３Ｃのパラメータ等、および、情報処理装置５０が有するゲームのプログラムやデータ等を受信する。信号処理部１５Ｂおよび１５Ｃについても同様である。また、ユーザー１３Ａ乃至１３Ｃのパラメータには、ゲーム内での位置情報、ステータス情報、装備品情報、および行動の経緯情報等がある。
また、信号処理部１５Ａ乃至１５Ｃは、カメラ部１２Ａ乃至１２Ｃを用いて撮影した画像データを解析する機能を有する。信号処理部１５Ａ乃至１５Ｃは、撮影した画像データから、ユーザー１３Ａ乃至１３Ｃが表示部１１Ａ乃至１１Ｃを注視しているか否かを判断する機能を有する。ユーザー１３Ａ乃至１３Ｃが表示部１１Ａ乃至１１Ｃを注視しているか否かに応じて、表示装置１４Ａ乃至１４Ｃの制御信号を変更することができる。
例えば、信号処理部１５Ａ乃至１５Ｃは、撮影した画像データからユーザー１３Ａ乃至１３Ｃの頭に対する眼の位置を認知し、顔の向きを推測する。さらに、眼の中の黒眼の位置を認知し、視線の方向を推測する。また、視線の方向が通過した程度の一時的なものなのか、しばらくとどまって注視しているものなのかを推測し、ユーザー１３Ａ乃至１３Ｃの注視方向を判断する。
信号処理部１５Ａ乃至１５Ｃには、ＣＰＵに加えて、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等、他のマイクロプロセッサを併用してもよい。さらに、画像データを生成または解析するために、ＧＰＵやＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等を利用することができる。
また、カメラ部１２Ａ乃至１２Ｃを用いて撮影した画像データから、ユーザー１３Ａ乃至１３Ｃが表示部１１Ａ乃至１１Ｃを注視するか否かを予測するために、人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ：ＡＩ）を利用することができる。
例えば、ゲームの内容に応じて異なるが、ある特定の動作やイベントがあるとき、もしくはあったときに、ユーザー１３Ａ乃至１３Ｃが表示部１１Ａ乃至１１Ｃを注視すると予測することができる。例えば、個人プレイ型のゲームの場合、難易度が高くタイミングが重要な局面では表示部１１Ａ乃至１１Ｃが注視されると予測でき、その後、ゲームを最初にクリアしたユーザーは据置型表示装置３０の表示部３１を注視し、他のユーザーの状況を確認すると予測できる。
ユーザー１３Ａ乃至１３Ｃの注視方向を判断し、さらに予測することで、ユーザーに画質の低下を認識させることなく、携帯型情報端末１０Ａ乃至１０Ｃや据置型表示装置３０を、低消費電力化することができる。低消費電力化の方法については、後述する。
人工知能とは、人工ニューラルネットワーク（Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ：ＡＮＮ。以下、ニューラルネットワークと略記する）等を利用した、人間の知能を模した計算機のことである。ニューラルネットワークは、ニューロンとシナプスで構成する神経網を模した回路構成のことであり、人工知能は、ニューラルネットワークを利用することで学習に応じた演算を行うことができる。なお、ニューラルネットワークの構成例については、実施の形態４にて説明する。
また、信号処理部１５Ａ乃至１５Ｃに適用できるメモリには、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などの揮発性の記憶素子を用いた記憶装置、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などの不揮発性の記憶素子を用いた記憶装置、または、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｃ Ｄｒｉｖｅ：ＨＤＤ）やソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）などの記憶装置等がある。
＜情報処理装置＞
情報処理装置５０は、信号処理部５５、通信部５６、操作部５８、アンテナ６０、映像出力部６１、情報入出力部６３を有する。
情報処理装置５０は、信号処理部５５、通信部５６、操作部５８、アンテナ６０、映像出力部６１、情報入出力部６３を有する。
通信部５６、操作部５８、アンテナ６０は、携帯型情報端末１０Ａ乃至１０Ｃが有する、通信部１６Ａ乃至１６Ｃ、操作部１８Ａ乃至１８Ｃ、アンテナ２０Ａ乃至２０Ｃと同様のため、説明を援用する。
映像出力部６１は、据置型表示装置３０で表示を行うための画像データを出力する機能を有する。図１では、情報処理装置５０と据置型表示装置３０とは、映像出力部６１を介して有線通信により接続されている例を示したが、無線通信によって接続してもよい。
情報入出力部６３には、ＣＤ−ＲＯＭ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、ブルーレイディスク、フラッシュメモリ、または、外部インターフェースを介してコネクタにより脱着可能なハードディスクドライブやソリッドステートドライブ等の記憶装置を適用することができる。
信号処理部５５には、信号処理部１５Ａ乃至１５Ｃと同様、ＣＰＵやメモリ等を適用することができる。信号処理部５５は、信号処理部５５が有する不揮発性の記憶素子を用いた記憶装置、ハードディスクドライブ、ソリッドステートドライブ、または情報入出力部６３等から、ゲームのプログラムを読み込み、実行する機能、および、据置型表示装置３０で表示を行うための画像データを生成する機能を有する。
信号処理部５５は、通信部５６およびアンテナ６０を介して、ユーザー１３Ａ乃至１３Ｃによる操作データやユーザー１３Ａ乃至１３Ｃのパラメータ等を受信し、随時、ゲームのプログラムに反映する。そして、ゲームのプログラムに反映した結果は、必要に応じて、携帯型情報端末１０Ａ乃至１０Ｃに送信される。
また、信号処理部５５は、ゲームの内容に応じて、表示部１１Ａ乃至１１Ｃおよび表示部３１に表示する表示内容を調整する機能を有する。例えば、個人プレイ型のゲームの場合、表示部１１Ａ乃至１１Ｃにはユーザー１３Ａ乃至１３Ｃそれぞれの画像を表示し、表示部３１にはユーザー１３Ａ乃至１３Ｃ全員分の画像を表示することができる。
例えば、ユーザー１３Ａ乃至１３Ｃが協力して問題を解決するゲームの場合、表示部１１Ａ乃至１１Ｃにはユーザー１３Ａ乃至１３Ｃそれぞれの視点からの画像を表示し、表示部３１にはユーザー１３Ａ乃至１３Ｃ全員分の位置情報、ステータス情報、および装備品情報を表示して、お互いの状況を確認することができる。
逆に、ユーザー１３Ａ乃至１３Ｃがお互いライバルとなるゲームの場合、表示部１１Ａ乃至１１Ｃにはユーザー１３Ａ乃至１３Ｃそれぞれの視点からの画像を表示するが、ユーザー１３Ａが仕掛けた罠については表示部１１Ａのみに表示し、表示部１１Ｂ、１１Ｃ、および３１には表示しないといったことができる。
＜据置型表示装置＞
据置型表示装置３０は、カメラ部３２に加えて、表示装置３４、信号処理部３５、映像入力部４２を有する。
据置型表示装置３０は、カメラ部３２に加えて、表示装置３４、信号処理部３５、映像入力部４２を有する。
表示装置３４は表示部３１を形成し、表示装置３４は表示部３１に画像を表示する機能を有する。また、表示装置３４は、ディスプレイコントローラ等制御部を有し、信号処理部３５と画像データや制御信号等について通信を行っている。表示装置３４を構成する表示素子には、表示装置１４Ａ乃至１４Ｃと同様、例えば、液晶素子、電子ペーパー、有機ＥＬ素子、無機ＥＬ素子、ＱＬＥＤ、ＬＥＤ等を適用することができる。
カメラ部３２は、表示装置３４の表示方向を撮影する機能を有する。カメラ部３２を用いて、表示部３１を見ることができるユーザーを撮影することができる。
映像入力部４２には、表示装置３４が表示を行う画像データが入力される。映像入力部４２に入力された画像データは、信号処理部３５を経て、表示装置３４に出力される。
信号処理部３５には、信号処理部１５Ａ乃至１５Ｃと同様、ＣＰＵやメモリ等を適用することができる。信号処理部３５は、表示装置３４の制御信号を生成する機能、カメラ部３２を用いて撮影した画像データを解析する機能、および、映像入力部４２に入力された画像データを解析する機能を有する。
信号処理部３５は、カメラ部３２を用いて撮影した画像データから、表示部３１を見ることができるユーザーが表示部３１を注視しているか否かを判断する機能を有する。ユーザーが表示部３１を注視しているか否かに応じて、表示装置３４の制御信号を変更することができる。注視方向を判断する方法の例に関しては、信号処理部１５Ａ乃至１５Ｃと同様のため、省略する。
同様に、カメラ部３２を用いて撮影した画像データから、表示部３１を見ることができるユーザーが表示部３１を注視するか否かを予測するために、人工知能を利用することができる。
また、信号処理部３５は、映像入力部４２に入力された画像データの内容から、ユーザーが注目しやすい領域（非特許文献２）が存在するかを解析する機能を有する。画像データの内容に、ユーザーが注目しやすい領域が存在するか否かに応じて、表示装置３４の制御信号を変更することができる。
信号処理部３５には、ＣＰＵに加えてＤＳＰやＧＰＵ等他のマイクロプロセッサを併用してもよく、また、画像データを解析するためにＧＰＵやＦＰＧＡ等を利用することができる。さらに、カメラ部３２を用いて撮影した画像データから、表示部３１を見ることができるユーザーが表示部３１を注視するか否かを予測するために、人工知能を利用することができる。
＜フローチャート＞
ゲームの開始から終了まで、携帯型情報端末１０Ａ乃至１０Ｃの表示装置１４Ａ乃至１４Ｃに関するフローチャートを、図３に示す。
ゲームの開始から終了まで、携帯型情報端末１０Ａ乃至１０Ｃの表示装置１４Ａ乃至１４Ｃに関するフローチャートを、図３に示す。
ゲームが開始（ステップＳ１１）されると、カメラ部１２Ａ乃至１２Ｃは、それぞれ、ユーザー１３Ａ乃至１３Ｃを撮影する（ステップＳ１２）。なお、図３では、撮影した画像データを、「撮影データ」と表現している。
信号処理部１５Ａ乃至１５Ｃは、それぞれ、撮影データを解析し、ユーザー１３Ａ乃至１３Ｃの注視方向を検出する（ステップＳ１３）。携帯型情報端末１０Ａについて、ユーザー１３Ａが、携帯型情報端末１０Ａの表示部１１Ａを注視していると判断された場合（ステップＳ１４）、信号処理部１５Ａは表示装置１４Ａの動作モードを通常動作に設定する（ステップＳ１６）。ユーザー１３Ａが、携帯型情報端末１０Ａの表示部１１Ａを注視していないと判断された場合（ステップＳ１４）、信号処理部１５Ａは表示装置１４Ａの動作モードを低消費電力に設定する（ステップＳ１５）。
携帯型情報端末１０Ｂおよび１０Ｃに対しても、同様にステップＳ１４乃至Ｓ１６が行われる。
表示装置１４Ａ乃至１４Ｃは、それぞれ、信号処理部１５Ａ乃至１５Ｃから送られる画像データを表示する（ステップＳ１７）。引き続き、表示する画像データが存在する場合（ステップＳ１８）、ステップＳ１２に戻って、カメラ部１２Ａ乃至１２Ｃは撮影する。表示する画像データが存在せず（ステップＳ１８）、ゲーム終了の場合（ステップＳ１９）、一連の動作が終了する。
次に、ゲームの開始から終了まで、据置型表示装置３０の表示装置３４に関するフローチャートを、図４に示す。
ゲームが開始（ステップＳ２１）されると、カメラ部３２は、表示部３１を見ることができるユーザーを撮影する（ステップＳ２２）。図４では、撮影した画像データを、「撮影データ」と表現している。
信号処理部３５は、撮影データを解析し、表示部３１を見ることができるユーザーの注視方向を検出する（ステップＳ２３）。ユーザーが表示部３１を注視していると判断された場合（ステップＳ２４）、信号処理部３５は、映像入力部４２に入力された画像データを解析する（ステップＳ２６）。画像データの内容に、ユーザーが注目しやすい領域が存在しないと判断された場合（ステップＳ２７）、信号処理部３５は表示装置３４の動作モードを通常動作に設定する（ステップＳ２９）。
ステップＳ２４において、ユーザーが表示部３１を注視していないと判断された場合、信号処理部３５は表示装置３４の動作モードを低消費電力に設定する（ステップＳ２５）。また、ステップＳ２７において、画像データの内容に、ユーザーが注目しやすい領域が存在すると判断された場合（ステップＳ２７）、ユーザーが注目しやすい領域以外の領域を低消費電力に設定する（ステップＳ２８）。
表示装置３４は、信号処理部３５から送られる画像データを表示する（ステップＳ３０）。引き続き、表示する画像データが存在する場合（ステップＳ３１）、ステップＳ２２に戻って、カメラ部３２は撮影する。表示する画像データが存在せず（ステップＳ３１）、ゲーム終了の場合（ステップＳ３２）、一連の動作が終了する。
なお、表示装置１４Ａ乃至１４Ｃおよび表示装置３４において、動作モードが低消費電力に設定されると、表示装置１４Ａ乃至１４Ｃおよび表示装置３４は表示輝度を暗くする、ＩＤＳ駆動を行う等の方法で消費電力を低減する。また、表示装置３４において、ユーザーが注目しやすい領域以外の領域を低消費電力に設定されると、表示装置３４は表示部３１の一部領域の表示輝度を暗くする、部分ＩＤＳ駆動を行う等の方法で消費電力を低減する。
表示装置１４Ａ乃至１４Ｃおよび表示装置３４の構成例と、ＩＤＳ駆動および部分ＩＤＳ駆動については、実施の形態３にて説明する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態に記載のタッチセンサ１７Ａ乃至１７Ｃに適用可能なタッチセンサユニット４００について、図５乃至図７を用いて説明を行う。
本実施の形態では、上記実施の形態に記載のタッチセンサ１７Ａ乃至１７Ｃに適用可能なタッチセンサユニット４００について、図５乃至図７を用いて説明を行う。
＜タッチセンサユニット＞
図５は、タッチセンサユニット４００の構成例を示すブロック図である。ここでは、タッチセンサユニット４００が投影型静電容量方式のタッチセンサユニットである例を示す。
図５は、タッチセンサユニット４００の構成例を示すブロック図である。ここでは、タッチセンサユニット４００が投影型静電容量方式のタッチセンサユニットである例を示す。
センサアレイ４０１は、配線ＣＬおよび配線ＭＬを有し、配線ＣＬおよび配線ＭＬが重畳すること、または、配線ＣＬおよび配線ＭＬが近接して配置されること、で形成される複数の容量４０４を有する。
図５は、一例として、配線ＣＬをＣＬ（１）乃至ＣＬ（６）の６本の配線、配線ＭＬをＭＬ（１）乃至ＭＬ（６）の６本の配線として示しているが、配線の数はこれに限定されない。なお、配線ＣＬはパルス電圧が与えられる配線であり、配線ＭＬは電流の変化を検知する配線である。
センサアレイ４０１に、被検知体（指やスタイラス等）の近接または接触を検知すると、容量４０４の容量値が変化し、タッチセンサユニット４００はタッチを検出する。
センサアレイ４０１は、配線ＣＬおよび配線ＭＬを介して、タッチセンサＩＣ４０２に電気的に接続されている。タッチセンサＩＣ４０２は、駆動回路４０５と検出回路４０６を有する。
駆動回路４０５は、配線ＣＬを介して、センサアレイ４０１に電気的に接続される。駆動回路４０５は、信号Ｔｘを出力する機能を有する。駆動回路４０５としては、例えばシフトレジスタ回路とバッファ回路を組み合わせた構成を用いることができる。
検出回路４０６は、配線ＭＬを介して、センサアレイ４０１に電気的に接続される。検出回路４０６は、信号Ｒｘを検出し、タッチセンサユニット４００でタッチが行われたことを検出する。例えば、検出回路４０６として、増幅回路と、アナログデジタル変換回路（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）を有する構成を用いることができる。検出回路４０６は、センサアレイ４０１から出力されるアナログ信号を、デジタル信号に変換して、信号処理部１５Ａ乃至１５Ｃに出力する機能を有する（図２参照）。
次に、タッチセンサユニット４００のより具体的な構成例について、図６および図７を用いて説明する。
図６（Ａ）はタッチセンサユニット４００の上面図である。図６（Ｂ）および図６（Ｃ）は、図６（Ａ）の一部を説明する投影図である。
図７（Ａ）は、制御線および検知信号線の隣接部の上面図である。図７（Ｂ）は、隣接部に生じる電界を模式的に説明する投影図である。
タッチセンサユニット４００はセンサアレイ４０１を有する。センサアレイ４０１は、配線ＣＬ（ｇ）、配線ＭＬ（ｈ）および導電膜を備える（図６（Ａ）参照）。なお、ｇおよびｈは２以上の整数である。
例えば、複数の領域に分割された導電膜をセンサアレイ４０１に用いることができる（図６（Ａ）参照）。これにより、同一の電位または異なる電位を、複数の領域のそれぞれに供給することができる。
具体的には、配線ＣＬ（ｇ）に用いることができる導電膜と、配線ＭＬ（ｈ）に用いることができる導電膜と、に分割された導電膜をセンサアレイ４０１に用いることができる。また、複数の領域に分割された導電膜のそれぞれに、例えば、櫛歯状の形状を備える導電膜を用いることができる（図７、電極ＣＥ（１）、電極ＭＥ（１）および電極ＭＥ（２）参照）。これにより、分割された導電膜を検知素子の電極に用いることができる。
例えば、配線ＣＬ（１）に用いることができる導電膜と、配線ＭＬ（１）に用いることができる導電膜と、配線ＭＬ（２）に用いることができる導電膜と、に分割された導電膜は、隣接部Ｘ０において互いに隣接する（図６（Ａ）、図６（Ｃ）、または図７参照）。
検知素子４７５（ｇ，ｈ）は、配線ＣＬ（ｇ）および配線ＭＬ（ｈ）と電気的に接続される（図６（Ａ）参照）。
配線ＣＬ（ｇ）は信号Ｔｘを供給する機能を備え、配線ＭＬ（ｈ）は信号Ｒｘを供給される機能を備える。
配線ＭＬ（ｈ）は、導電膜ＢＲ（ｇ，ｈ）を含む（図６（Ｂ）参照）。導電膜ＢＲ（ｇ，ｈ）は、配線ＣＬ（ｇ）と重なる領域を備える。
なお、検知素子４７５（ｇ，ｈ）は絶縁膜を備える。絶縁膜は、配線ＭＬ（ｈ）および導電膜ＢＲ（ｇ，ｈ）の間に挟まれる領域を備える。これにより、配線ＭＬ（ｈ）および導電膜ＢＲ（ｇ，ｈ）の短絡を防止することができる。
電極ＣＥ（１）は、配線ＣＬ（１）に電気的に接続され、電極ＭＥ（１）は、配線ＭＬ（１）に電気的に接続される（図７参照）。
同様に、電極ＣＥ（ｇ）は、配線ＣＬ（ｇ）に電気的に接続され、電極ＭＥ（ｈ）は、配線ＭＬ（ｈ）に電気的に接続される。
検知素子４７５（１、１）は、電極ＣＥ（１）と電極ＭＥ（１）の間に形成される容量値の変化を読み取ることで、タッチを検出する（図６及び図７参照）。
同様に、検知素子４７５（ｇ、ｈ）は、電極ＣＥ（ｇ）と電極ＭＥ（ｈ）の間に形成される容量値の変化を読み取ることで、タッチを検出する。
同一の工程で形成することができる導電膜を、配線ＣＬ（１）および電極ＣＥ（１）に用いることができる。同一の工程で形成することができる導電膜を、配線ＭＬ（１）および電極ＭＥ（１）に用いることができる（図７参照）。
同様に、同一の工程で形成することができる導電膜を、配線ＣＬ（ｇ）および電極ＣＥ（ｇ）に用いることができる。同一の工程で形成することができる導電膜を、配線ＭＬ（ｈ）および電極ＭＥ（ｈ）に用いることができる。
例えば、透光性を備える導電膜を、電極ＣＥ（ｇ）および電極ＭＥ（ｈ）に用いることができる。または、画素と重なる領域に開口部や櫛歯状の形状を備える導電膜を、電極ＣＥ（ｇ）および電極ＭＥ（ｈ）に用いることができる。これにより、表示パネルの表示を遮ることなく、表示パネルと重なる領域に近接するものを検知することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態に記載の表示装置１４Ａ乃至１４Ｃおよび表示装置３４に適用可能な、表示ユニット２００について、図８乃至図２１を用いて説明を行う。
本実施の形態では、上記実施の形態に記載の表示装置１４Ａ乃至１４Ｃおよび表示装置３４に適用可能な、表示ユニット２００について、図８乃至図２１を用いて説明を行う。
＜表示ユニット＞
図８は、表示ユニットの構成例を示すブロック図である。表示ユニット２００は、画素アレイ２０１、ゲートドライバ２０２、ゲートドライバ２０３、およびコントローラＩＣ２０４を有する。
図８は、表示ユニットの構成例を示すブロック図である。表示ユニット２００は、画素アレイ２０１、ゲートドライバ２０２、ゲートドライバ２０３、およびコントローラＩＣ２０４を有する。
画素アレイ２０１は、複数の画素２１０を有し、それぞれの画素２１０はトランジスタを用いて駆動されるアクティブ型の素子である。また、画素アレイ２０１は、表示ユニット２００の表示部を形成し、画像を表示する機能を有する。
ゲートドライバ２０２およびゲートドライバ２０３（以下、「ゲートドライバ２０２、２０３」と表記する）は、画素２１０を選択するためのゲート線を駆動する機能を有する。ゲートドライバ２０２、２０３は、どちらか一方のみでもよい。なお、図８の例では、ゲートドライバ２０２、２０３は、画素アレイ２０１と共に同一基板上に設けられている例を示しているが、ゲートドライバ２０２、２０３を専用ＩＣとすることもできる。
コントローラＩＣ２０４は、画素２１０にデータ信号を供給するためのソース線を駆動する、ソースドライバの機能を有する。ここでは、コントローラＩＣ２０４の実装方式は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式としているが、実装方式に特段の制約はなく、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｌｅｘｉｂｌｅ）方式、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式などでもよい。
なお、画素２１０に使用されるトランジスタはＯＳトランジスタであり、Ｓｉトランジスタに比べてオフ電流が低いトランジスタである。
ＯＳトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。また、ＯＳトランジスタに適用される金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物であることが好ましい。
このような酸化物としては、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｉｎ−Ｍ酸化物、Ｚｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物（元素Ｍは、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、バナジウム（Ｖ）、ベリリウム（Ｂｅ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）またはタングステン（Ｗ）など）が代表的である。
ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流を１ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以上１ｚＡ／μｍ（ｚ；ゼプト、１０−２１）以下程度に低くすることができる。
また、ＯＳトランジスタには、ＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳを用いることが好ましい。ＣＡＣ−ＯＳの詳細については、実施の形態５で説明する。
もしくは、画素２１０に使用されるトランジスタとして、オフ電流が低ければＯＳトランジスタを適用しないことができる。例えば、バンドギャップが大きい半導体を用いたトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合がある。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
画素２１０に、オフ電流が低いトランジスタを用いることで、表示部を書き換える必要がない場合（すなわち静止画を表示する場合）、一時的にゲートドライバ２０２、２０３、およびソースドライバの機能を停止することができる（「アイドリングストップ」または「ＩＤＳ駆動」）。ＩＤＳ駆動によって、表示ユニット２００の消費電力を低減することができる。
すなわち、例えば、通常動作時に表示部を１秒間に６０回書き換えていたものを、ＩＤＳ駆動時には１秒間に１回とすることができる。さらに好ましくは、１分間に１回の書き換えとすることができる。このように表示部の書き換え（リフレッシュ、ともいう）頻度を少なくすることで、表示ユニット２００の消費電力を低減することができる。
図９は、表示ユニット２００の構成例を示すブロック図である。
画素アレイ２０１は、複数の画素２１０（１，１）乃至画素２１０（ｍ，ｎ）と、ソース線ＳＬ（１）乃至ソース線ＳＬ（ｍ）と、ゲート線ＧＬ（１）乃至ゲート線ＧＬ（ｎ）を有する。ここで、ｍおよびｎは１以上の整数であり、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。なお、図９において、電源線や容量を形成するための定電位線等は省略している。
ゲートドライバ２０２、２０３は、ゲート線ＧＬ（１）乃至ゲート線ＧＬ（ｎ）を介して画素アレイ２０１と電気的に接続され、コントローラＩＣ２０４は、ソース線ＳＬ（１）乃至ソース線ＳＬ（ｍ）を介して画素アレイ２０１と電気的に接続される。
また、矢印Ｃ１で示す方向に配設される一群の画素２１０（ｉ，１）乃至画素２１０（ｉ，ｎ）は、ソース線ＳＬ（ｉ）と電気的に接続され、矢印Ｒ１で示す方向に配設される一群の画素２１０（１，ｊ）乃至画素２１０（ｍ，ｊ）は、ゲート線ＧＬ（ｊ）と電気的に接続される。
ゲートドライバ２０２、２０３は、ゲート線ＧＬ（ｊ）を駆動し、画素２１０（１，ｊ）乃至画素２１０（ｍ，ｊ）を選択する。コントローラＩＣ２０４は、ソース線ＳＬ（１）乃至ソース線ＳＬ（ｍ）を介して、信号処理部１５Ａ乃至１５Ｃおよび信号処理部３５から供給された画像データのデータ信号を、画素２１０（１，ｊ）乃至画素２１０（ｍ，ｊ）に供給する。この動作を、ゲート線ＧＬ（１）からゲート線ＧＬ（ｎ）まで繰り返すことで、表示ユニット２００は、画素アレイ２０１に画像を表示することができる。
なお、画素２１０には、上述した、液晶素子、電子ペーパー、有機ＥＬ素子、無機ＥＬ素子、ＱＬＥＤ、ＬＥＤ等、様々な表示素子を適用することができる。
＜ゲートドライバ＞
部分ＩＤＳ駆動は、表示部の一部領域に対して、上述のＩＤＳ駆動を行う駆動方法である。ここでは、部分ＩＤＳ駆動を行うために、表示ユニット２００の表示部を複数の領域に分割して駆動することができるゲートドライバの構成例について説明する。
部分ＩＤＳ駆動は、表示部の一部領域に対して、上述のＩＤＳ駆動を行う駆動方法である。ここでは、部分ＩＤＳ駆動を行うために、表示ユニット２００の表示部を複数の領域に分割して駆動することができるゲートドライバの構成例について説明する。
ゲートドライバ２０２、２０３は、表示ユニット２００の表示部を複数の領域に分割して駆動する機能を有する。すなわち、ゲートドライバ２０２、２０３は、画素アレイ２０１を複数の画素群に分割して駆動する機能を有する。
ゲートドライバ２０２、２０３は、第１の回路と、第２の回路を有する。第２の回路は、第１乃至第Ｎ（Ｎは２以上の整数）のシフトレジスタを有し、第Ｋ（Ｋは１以上Ｎ以下の整数）のシフトレジスタは、第Ｋの画素群と電気的に接続されるゲート線ＧＬに信号を出力する。
第２の回路において、第Ｋのシフトレジスタのみゲート線ＧＬに信号を出力すること、および、第１乃至第Ｎのシフトレジスタを１つのシフトレジスタとしてゲート線ＧＬに信号を出力することが可能である。第２の回路において、第Ｋのシフトレジスタのみゲート線ＧＬに信号を出力する場合、Ｋの値は、第１の回路が出力する信号に従って決定される。
なお、説明をわかりやすくするため、図９においてｎ＝１０２４、ｍ＝７６８とし、矢印Ｃ１で示す方向に１６の画素群に分割して駆動する例を説明する。また、１６の画素群は均等であり、それぞれ６４×７６８個の画素２１０を有する。
ここで、第１の画素群はゲート線ＧＬ（１）乃至ゲート線ＧＬ（６４）と電気的に接続され、第２の画素群はゲート線ＧＬ（６５）乃至ゲート線ＧＬ（１２８）と電気的に接続され、以下同様であり、第１６の画素群はゲート線ＧＬ（９６１）乃至ゲート線ＧＬ（１０２４）と電気的に接続される。
図１０は、ゲートドライバ２０２、２０３に適用可能な、ゲートドライバの構成例を示すブロック図である。ゲートドライバ２０２、２０３は、シフトレジスタ７１を１５個と、シフトレジスタ７２、およびシフトレジスタ７３を有する。ここで、１５個のシフトレジスタ７１とシフトレジスタ７２は、前述の第２の回路に相当し、シフトレジスタ７３は第１の回路に相当する。
ゲートドライバ２０２、２０３には、スタートパルスＧ＿ＳＰ、クロック信号Ｇ＿ＣＬＫ［１：４］、パルス幅制御信号Ｇ＿ＰＷＣ［１：４］、リセット信号Ｇ＿ＩＮＩ＿ＲＥＳ、選択制御信号Ｇ＿ＳＥＬ、スタートパルスＵ＿ＳＰ、クロック信号Ｕ＿ＣＬＫ［１：２］が入力される。なお、本明細書等において、Ｇ＿ＣＬＫ［１：４］のように、コロンで区切られた角括弧内の２つの数字は、配列の範囲を表す。例えば、Ｇ＿ＣＬＫ［１：４］は、Ｇ＿ＣＬＫ［１］乃至Ｇ＿ＣＬＫ［４］と同義である。同様に、コロンで区切られた丸括弧内の２つの数字も、配列の範囲を表す。例えば、ＧＬ（１：６４）は、ＧＬ（１）乃至ＧＬ（６４）と同義である。
また、ゲートドライバ２０２、２０３は、上述したゲート線ＧＬ（１）乃至ゲート線ＧＬ（１０２４）に信号を出力し、ゲート線ＧＬを駆動する。なお、ゲートドライバ２０２、２０３に入出力される信号はデジタル信号であり、ＨｉｇｈまたはＬｏｗのどちらかの状態をとる。
シフトレジスタ７３には、スタートパルスＵ＿ＳＰ、クロック信号Ｕ＿ＣＬＫ［１：２］、リセット信号Ｇ＿ＩＮＩ＿ＲＥＳが入力される。シフトレジスタ７３は、シフトレジスタ７１およびシフトレジスタ７２に、信号Ｕ［０１］乃至Ｕ［１６］を出力する。
シフトレジスタ７１およびシフトレジスタ７２には、スタートパルスＧ＿ＳＰ、クロック信号Ｇ＿ＣＬＫ［１：４］、パルス幅制御信号Ｇ＿ＰＷＣ［１：４］、リセット信号Ｇ＿ＩＮＩ＿ＲＥＳ、選択制御信号Ｇ＿ＳＥＬ、および、信号Ｕ［０１］乃至Ｕ［１６］が入力される。シフトレジスタ７１およびシフトレジスタ７２は、それぞれ６４本のゲート線ＧＬに電気的に接続され、ゲート線ＧＬを駆動する。
１５個のシフトレジスタ７１とシフトレジスタ７２は、スタートパルスＧ＿ＳＰをトリガーとして、１つのシフトレジスタとして動作することが可能である。すなわち、後述する図１８に示すように、スタートパルスＧ＿ＳＰをトリガーに、ゲート線ＧＬ（１）乃至ゲート線ＧＬ（１０２４）に信号を出力し、ゲート線ＧＬを駆動することができる。
また、１５個のシフトレジスタ７１とシフトレジスタ７２のうち、いずれか１つのシフトレジスタのみゲート線ＧＬに信号を出力することが可能である。この場合、どのシフトレジスタが信号を出力するかは、シフトレジスタ７３が出力する信号Ｕ［０１］乃至Ｕ［１６］に従って決定される。
図１１乃至図１３は、シフトレジスタの構成例を示す回路図である。図１１はシフトレジスタ７１の構成例を、図１２はシフトレジスタ７２の構成例を、図１３はシフトレジスタ７３の構成例を、それぞれ示している。
図１１（Ａ）は、シフトレジスタ７１のシンボルであり、シフトレジスタ７１の入出力の様子を示している。シフトレジスタ７１は、入力端子Ｕ＿ＩＮ、ＳＰ＿ＩＮ、ＣＬＫ＿ＩＮ［１：４］、ＰＷＣ＿ＩＮ［１：４］、ＩＮＩ＿ＲＥＳ＿ＩＮ、ＳＥＬ＿ＩＮ、Ｒ＿ＩＮ［１：２］を有し、出力端子ＳＰ＿ＯＵＴ、ＣＬＫ＿ＯＵＴ［１：４］、ＰＷＣ＿ＯＵＴ［１：４］、ＩＮＩ＿ＲＥＳ＿ＯＵＴ、ＳＥＬ＿ＯＵＴ、Ｒ＿ＯＵＴ［１：２］、および、ＳＲ＿ＯＵＴ［１：６４］を有する。ここで、ＳＲ＿ＯＵＴ［１：６４］からは、６４本のゲート線ＧＬに信号が出力される。
図１１（Ｂ）は、シフトレジスタ７１のシンボルに対する回路図である。シフトレジスタ７１は、レジスタ８１と６３個のレジスタ８２を有する。レジスタ８１と６３個のレジスタ８２は、それぞれ、ＣＬＫ＿ＩＮ［１］乃至ＣＬＫ＿ＩＮ［４］のいずれか３つ、ＰＷＣ＿ＩＮ［１］乃至ＰＷＣ＿ＩＮ［４］のいずれか１つ、およびＩＮＩ＿ＲＥＳ＿ＩＮと電気的に接続され、信号が入力される。また、ＳＲ＿ＯＵＴ［１］はレジスタ８１と電気的に接続され、ＳＲ＿ＯＵＴ［２］乃至ＳＲ＿ＯＵＴ［６４］は、それぞれ、６３個のレジスタ８２の１つと、順に電気的に接続される。レジスタ８１は、Ｕ＿ＩＮ、ＳＰ＿ＩＮ、ＳＥＬ＿ＩＮと電気的に接続され、信号が入力される。
図１２（Ａ）は、シフトレジスタ７２のシンボルであり、シフトレジスタ７２の入出力の様子を示している。シフトレジスタ７２は、入力端子Ｕ＿ＩＮ、ＳＰ＿ＩＮ、ＣＬＫ＿ＩＮ［１：４］、ＰＷＣ＿ＩＮ［１：４］、ＩＮＩ＿ＲＥＳ＿ＩＮ、ＳＥＬ＿ＩＮを有し、出力端子Ｒ＿ＯＵＴ［１：２］、および、ＳＲ＿ＯＵＴ［１：６４］を有する。
図１２（Ｂ）は、シフトレジスタ７２のシンボルに対する回路図である。シフトレジスタ７２は、レジスタ８１と６３個のレジスタ８２、および２個のレジスタ８３を有する。レジスタ８１とレジスタ８２およびレジスタ８３は、それぞれ、ＣＬＫ＿ＩＮ［１］乃至ＣＬＫ＿ＩＮ［４］のいずれか３つ、ＰＷＣ＿ＩＮ［１］乃至ＰＷＣ＿ＩＮ［４］のいずれか１つ、およびＩＮＩ＿ＲＥＳ＿ＩＮと電気的に接続され、信号が入力される。また、ＳＲ＿ＯＵＴ［１］はレジスタ８１と電気的に接続され、ＳＲ＿ＯＵＴ［２］乃至ＳＲ＿ＯＵＴ［６４］は、それぞれ、６３個のレジスタ８２の１つと、順に電気的に接続される。レジスタ８１は、Ｕ＿ＩＮ、ＳＰ＿ＩＮ、ＳＥＬ＿ＩＮと電気的に接続され、信号が入力される。
図１３（Ａ）は、シフトレジスタ７３のシンボルであり、シフトレジスタ７３の入出力の様子を示している。シフトレジスタ７３は、入力端子ＳＰ＿ＩＮ、ＣＬＫ＿ＩＮ［１：２］、ＩＮＩ＿ＲＥＳ＿ＩＮを有し、出力端子ＳＲ＿ＯＵＴ［１］乃至ＳＲ＿ＯＵＴ［１６］を有する。
図１３（Ｂ）は、シフトレジスタ７３のシンボルに対する回路図である。シフトレジスタ７３は、１６個のレジスタ８５を有する。レジスタ８５は、それぞれ、ＣＬＫ＿ＩＮ［１］またはＣＬＫ＿ＩＮ［２］、およびＩＮＩ＿ＲＥＳ＿ＩＮと電気的に接続され、信号が入力される。また、レジスタ８５は、それぞれ、ＳＲ＿ＯＵＴ［１］乃至ＳＲ＿ＯＵＴ［１６］のいずれかと電気的に接続され、信号を出力する。
図１４乃至図１７は、レジスタの構成例を示す回路図である。図１４はレジスタ８１の構成例を、図１５はレジスタ８２の構成例を、図１６はレジスタ８３の構成例を、図１７はレジスタ８５の構成例を、それぞれ示している。
図１４（Ａ）は、レジスタ８１のシンボルであり、レジスタ８１の入出力の様子を示している。レジスタ８１は、入力端子Ｕ＿ＩＮ、Ｌ＿ＩＮ、ＣＬＫ＿ＩＮ［１］乃至ＣＬＫ＿ＩＮ［３］、ＰＷＣ＿ＩＮ、ＲＥＳ＿ＩＮ、ＳＥＬ＿ＩＮ、Ｒ＿ＩＮを有し、出力端子Ｒ＿ＯＵＴ［１］、Ｒ＿ＯＵＴ［２］を有する。ここで、Ｌ＿ＩＮにはスタートパルスが入力され、Ｒ＿ＩＮには２つ後段のレジスタの出力が入力され、Ｕ＿ＩＮにはシフトレジスタ７３が出力する信号Ｕ［０１］乃至Ｕ［１６］のいずれかが入力される（図１０乃至図１２、参照）。
図１４（Ｂ）は、レジスタ８１のシンボルに対する回路図である。レジスタ８１は、トランジスタＴｒ１乃至トランジスタＴｒ１９と、容量素子Ｃ３を有する。なお、ＶＤＤは高電位電源であり、ＶＳＳは低電位電源である。
図１５（Ａ）は、レジスタ８２のシンボルであり、レジスタ８２の入出力の様子を示している。レジスタ８２は、入力端子Ｌ＿ＩＮ、ＣＬＫ＿ＩＮ［１］乃至ＣＬＫ＿ＩＮ［３］、ＰＷＣ＿ＩＮ、ＲＥＳ＿ＩＮ、Ｒ＿ＩＮを有し、出力端子Ｒ＿ＯＵＴ［１］、Ｒ＿ＯＵＴ［２］を有する。ここで、Ｌ＿ＩＮには前段のレジスタの出力が入力され、Ｒ＿ＩＮには２つ後段のレジスタの出力が入力される（図１１および図１２、参照）。
図１５（Ｂ）は、レジスタ８２のシンボルに対する回路図である。レジスタ８２は、トランジスタＴｒ２０乃至トランジスタＴｒ３４と、容量素子Ｃ４を有する。なお、ＶＤＤは高電位電源であり、ＶＳＳは低電位電源である。
図１６（Ａ）は、レジスタ８３のシンボルであり、レジスタ８３の入出力の様子を示している。レジスタ８３は、入力端子Ｌ＿ＩＮ、ＣＬＫ＿ＩＮ［１］乃至ＣＬＫ＿ＩＮ［３］、ＰＷＣ＿ＩＮ、ＲＥＳ＿ＩＮを有し、出力端子Ｒ＿ＯＵＴ［１］、Ｒ＿ＯＵＴ［２］を有する。Ｌ＿ＩＮには前段のレジスタの出力が入力される。なお、レジスタ８３は、シフトレジスタ７２の最後の２段に使用されるため、入力端子Ｒ＿ＩＮは有さない（図１２参照）。
図１６（Ｂ）は、レジスタ８３のシンボルに対する回路図である。レジスタ８３は、トランジスタＴｒ３５乃至トランジスタＴｒ４８と、容量素子Ｃ５を有する。なお、ＶＤＤは高電位電源であり、ＶＳＳは低電位電源である。
図１７（Ａ）は、レジスタ８５のシンボルであり、レジスタ８５の入出力の様子を示している。レジスタ８５は、入力端子Ｌ＿ＩＮ、ＣＬＫ＿ＩＮ、ＲＥＳ＿ＩＮ、Ｒ＿ＩＮを有し、出力端子Ｒ＿ＯＵＴを有する。ここで、Ｌ＿ＩＮには前段のレジスタの出力またはスタートパルスが入力され、Ｒ＿ＩＮには後段のレジスタの出力が入力される（図１３参照）。
図１７（Ｂ）は、レジスタ８５のシンボルに対する回路図である。レジスタ８５は、トランジスタＴｒ４９乃至トランジスタＴｒ５８と、容量素子Ｃ６を有する。なお、ＶＤＤは高電位電源であり、ＶＳＳは低電位電源である。
なお、トランジスタＴｒ１乃至トランジスタＴｒ５８はＯＳトランジスタを用いることが好ましい。トランジスタＴｒ１乃至トランジスタＴｒ５８は、図１４乃至図１７ではシングルゲートトランジスタとして図示したが、バックゲートを有するデュアルゲートトランジスタでもよい。トランジスタＴｒ１乃至トランジスタＴｒ５８がＯＳトランジスタであることで、トランジスタのオフ電流が低くなり、ゲートドライバの消費電流を低減することができる。
＜タイミングチャート＞
図１８乃至図２１は、ゲートドライバ２０２、２０３の動作に関するタイミングチャートである。
図１８乃至図２１は、ゲートドライバ２０２、２０３の動作に関するタイミングチャートである。
なお、上述したように、表示ユニット２００が設定される動作モードに通常動作と低消費電力があり、動作モードが低消費電力の場合、表示ユニット２００はＩＤＳ駆動、または部分ＩＤＳ駆動を行うことができる。ＩＤＳ駆動は、表示部の全領域の書き換え頻度を少なくする駆動方法であり、部分ＩＤＳ駆動は、表示部の一部領域の書き換え頻度を少なくする駆動方法である。以下、通常動作と部分ＩＤＳ駆動のタイミングチャートについて説明する。
図１８は、通常動作におけるタイミングチャートであり、ゲートドライバ２０２、２０３に入力されるスタートパルスＧ＿ＳＰ、クロック信号Ｇ＿ＣＬＫ［１］乃至Ｇ＿ＣＬＫ［４］、パルス幅制御信号Ｇ＿ＰＷＣ［１］乃至Ｇ＿ＰＷＣ［４］と、ゲートドライバ２０２、２０３が信号を出力するゲート線ＧＬ（１）乃至ゲート線ＧＬ（１０２４）の関係を示している。
図１８において、ゲートドライバ２０２、２０３は、スタートパルスＧ＿ＳＰをトリガーとして、クロック信号Ｇ＿ＣＬＫ［１］乃至Ｇ＿ＣＬＫ［４］に従い、ゲート線ＧＬ（１）乃至ゲート線ＧＬ（１０２４）に順に信号を出力する。ゲートドライバ２０２、２０３が、ゲート線ＧＬ（１）乃至ゲート線ＧＬ（１０２４）に順に信号を出力することで、表示ユニット２００は、表示部の全領域を書き換えることができる。
図１９乃至図２１は、部分ＩＤＳ駆動におけるタイミングチャートである。部分ＩＤＳ駆動では、１５個のシフトレジスタ７１とシフトレジスタ７２のうち、いずれか１つのシフトレジスタのみゲート線ＧＬに信号を出力することが可能である。この場合、どのシフトレジスタが信号を出力するかは、シフトレジスタ７３が出力する信号Ｕ［０１］乃至Ｕ［１６］に従って決定される。
図１９および図２０は、スタートパルスＵ＿ＳＰ、クロック信号Ｕ＿ＣＬＫ［１］乃至Ｕ＿ＣＬＫ［２］、リセット信号Ｇ＿ＩＮＩ＿ＲＥＳと、シフトレジスタ７３が出力する信号Ｕ［０１］乃至Ｕ［１６］の関係を示している。さらに、図１９は、一部領域として第２の画素群（ゲート線ＧＬ（６５）乃至ゲート線ＧＬ（１２８）と電気的に接続されている）を書き換える場合、図２０は、第９の画素群（ゲート線ＧＬ（５１３）乃至ゲート線ＧＬ（５７６）と電気的に接続されている）を書き換える場合のタイミングチャートである。
図１９においては、シフトレジスタ７３は、スタートパルスＵ＿ＳＰをトリガーとして、クロック信号Ｕ＿ＣＬＫ［１］乃至Ｕ＿ＣＬＫ［２］に従い動作を開始するが、信号Ｕ［０２］にＨｉｇｈの信号を出力したタイミングで、クロック信号Ｕ＿ＣＬＫ［１］乃至Ｕ＿ＣＬＫ［２］は停止する。クロック信号Ｕ＿ＣＬＫ［１］乃至Ｕ＿ＣＬＫ［２］が停止することで、シフトレジスタ７３は、信号Ｕ［０２］をＨｉｇｈの状態に保持している。
図２０においては、シフトレジスタ７３は、スタートパルスＵ＿ＳＰをトリガーとして、クロック信号Ｕ＿ＣＬＫ［１］乃至Ｕ＿ＣＬＫ［２］に従い、信号Ｕ［０１］乃至信号Ｕ［０８］に順に信号を出力するが、信号Ｕ［０９］にＨｉｇｈの信号を出力したタイミングで、クロック信号Ｕ＿ＣＬＫ［１］乃至Ｕ＿ＣＬＫ［２］は停止する。クロック信号Ｕ＿ＣＬＫ［１］乃至Ｕ＿ＣＬＫ［２］が停止することで、シフトレジスタ７３は、信号Ｕ［０９］をＨｉｇｈの状態に保持している。
図２１は、第２の画素群を書き換える場合であり、信号Ｕ［０２］、選択制御信号Ｇ＿ＳＥＬ、クロック信号Ｇ＿ＣＬＫ［１］乃至Ｇ＿ＣＬＫ［４］、パルス幅制御信号Ｇ＿ＰＷＣ［１］乃至Ｇ＿ＰＷＣ［４］と、ゲート線ＧＬ（６４）乃至ゲート線ＧＬ（１２９）の関係を示している。
信号Ｕ［０２］は、図１９におけるシフトレジスタ７３の動作により、Ｈｉｇｈの状態を保持している。そこへ、選択制御信号Ｇ＿ＳＥＬに信号が入力されると、シフトレジスタ７１およびシフトレジスタ７２のうち、信号Ｕ［０２］が入力されるシフトレジスタへ、スタートパルスが入力されたのと、同じ状態とすることができる。すなわち、ゲート線ＧＬ（６５）乃至ゲート線ＧＬ（１２８）に電気的に接続されたシフトレジスタ７１が、動作を開始する。
ゲート線ＧＬ（６５）乃至ゲート線ＧＬ（１２８）に電気的に接続されたシフトレジスタ７１は、選択制御信号Ｇ＿ＳＥＬをトリガーとして、クロック信号Ｇ＿ＣＬＫ［１］乃至Ｇ＿ＣＬＫ［４］に従い、ゲート線ＧＬ（６５）乃至ゲート線ＧＬ（１２８）に順に信号を出力する。ゲート線ＧＬ（６５）乃至ゲート線ＧＬ（１２８）に順に信号を出力することで、表示ユニット２００は、第２の画素群を書き換えることができる。
なお、シフトレジスタ７１が有するレジスタ８２は、入力端子Ｒ＿ＩＮに２つ後段のレジスタの出力が入力されるため、図２１において、ゲート線ＧＬ（１２９）乃至ゲート線ＧＬ（１９２）に電気的に接続されたシフトレジスタ７１が有する最初の２つのレジスタが、動作を行うためのクロック信号Ｇ＿ＣＬＫ［１］乃至Ｇ＿ＣＬＫ［４］も入力する必要がある。前記クロック信号Ｇ＿ＣＬＫ［１］乃至Ｇ＿ＣＬＫ［４］が入力されることによって、ゲート線ＧＬ（１２９）乃至ゲート線ＧＬ（１９２）に電気的に接続されたシフトレジスタ７１も一部動作を行うが、パルス幅制御信号Ｇ＿ＰＷＣ［１］乃至Ｇ＿ＰＷＣ［４］をＬｏｗの状態に保持することで、ゲート線ＧＬ（１２９）乃至ゲート線ＧＬ（１９２）に信号を出力することはない。
第９の画素群を書き換える場合も、シフトレジスタ７１の動作は同様のため、説明を省略する。なお、図１９および図２０に示すシフトレジスタ７３が動作する期間を「期間Ｆａ」とし、図２１に示すシフトレジスタ７１またはシフトレジスタ７２が動作する期間を「期間Ｆｂ」とすると、期間Ｆａで一部領域を選択し、選択した領域を期間Ｆｂで書き換えることで、表示部の一部領域を書き換えることができる。また、シフトレジスタ７３が有するレジスタ８５は１６個であり、シフトレジスタ７１やシフトレジスタ７２が有するレジスタの個数よりも少ないため、期間Ｆａは期間Ｆｂより短く、シフトレジスタ７３を配置するためのレイアウト面積も小さくすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態に記載の信号処理部１５Ａ乃至１５Ｃおよび信号処理部３５に適用可能な、ニューラルネットワークの構成例について図２２乃至図２８を用いて説明を行う。
本実施の形態では、上記実施の形態に記載の信号処理部１５Ａ乃至１５Ｃおよび信号処理部３５に適用可能な、ニューラルネットワークの構成例について図２２乃至図２８を用いて説明を行う。
なお、ここでは、ニューラルネットワークの演算処理や、画像データの画像処理に用いられる、積和演算回路の説明から行う。
＜積和演算回路＞
積和演算回路の構成の一例を図２２に示す。図２２に示す積和演算回路１００は、記憶回路１０１、参照用記憶回路１０２、電流ソース回路１０３、電流シンク回路１０４、および電流源回路１０５を有する。
積和演算回路の構成の一例を図２２に示す。図２２に示す積和演算回路１００は、記憶回路１０１、参照用記憶回路１０２、電流ソース回路１０３、電流シンク回路１０４、および電流源回路１０５を有する。
記憶回路１０１は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図２２では、各メモリセルＭＣがトランジスタＴｒ１を有する場合を例示している。
メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ電位が入力される。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。
なお、トランジスタＴｒ１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタＴｒ１は飽和領域で動作させることが望ましい。トランジスタＴｒ１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
具体的に、図２２に示す積和演算回路１００では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］または第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。
また、具体的に、図２２に示す積和演算回路１００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］または第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のアナログ電流に相当する。
メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有すると言える。
また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有すると言える。
具体的に、図２２に示す積和演算回路１００では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当する。
また、図２２に示す積和演算回路１００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第２のアナログ電流に相当する。
そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとなる。
参照用記憶回路１０２は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩＲＥＦ［ｉ＋１］とする。
そして、具体的に、図２２に示す積和演算回路１００では、メモリセルＭＣＲ［ｉ］に配線ＷＤＲＥＦ［ｉ］から第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。
また、図２２に示す積和演算回路１００では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。
そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。
また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。
具体的に、図２２に示す積和演算回路１００では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。
また、図２２に示す積和演算回路１００では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。
そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。
電流源回路１０５は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は電流ソース回路１０３または電流シンク回路１０４に流れる。
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、電流ソース回路１０３は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、電流ソース回路１０３は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、電流ソース回路１０３は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、電流シンク回路１０４は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、電流シンク回路１０４は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能を有する。すなわち、電流シンク回路１０４は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
次いで、図２２に示す積和演算回路１００の動作の一例について説明する。
まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路１０５に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。
また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。メモリセルＭＣＲ［ｉ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。
また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。モリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。
上記動作において、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負の電位に対する積演算が可能になるので好ましい。
上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図２２では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図２２では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。
次いで、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のアナログ電位によって得られる電流Ｉ［ｊ］と第１の参照電位によって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｊ］を、電流ソース回路１０３または電流シンク回路１０４において保持する。
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、電流ソース回路１０３は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、電流ソース回路１０３に流れる電流ＩＣＭ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は電流ソース回路１０３において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、電流シンク回路１０４は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、電流シンク回路１０４に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＰ［ｊ］の値は電流シンク回路１０４において保持される。
次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応じた電流Ｉ［ｉ、ｊ］が生成される。
また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１を用いる場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ１のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式１で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１の閾値電圧である。
Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２・・・（１）
また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ１のドレイン電流が電流ＩＲＥＦ［ｉ］に相当するので、第２の参照電流は以下の式２で表される。
ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２・・・（２）
そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝ΣｉＩ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式３で表される。
ΔＩ［ｊ］＝ＩＲＥＦ−Ｉ［ｊ］＝ΣｉＩＲＥＦ［ｉ］−ΣｉＩ［ｉ、ｊ］・・・（３）
式１、式２、式３から、電流ΔＩ［ｊ］は以下の式４のように導き出される。
ΔＩ［ｊ］
＝Σｉ｛ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２−ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２・・・（４）
＝Σｉ｛ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２−ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２・・・（４）
式４において、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。
また、Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷ［ｉ］の電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの電流ΔＩ［ｊ］とすると、式４から、以下の式５が導き出される。
Ｉｏｆｆｓｅｔ［ｊ］＝−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２・・・（５）
したがって、式３乃至式５から、第１のアナログ電流と第２のアナログ電流の積和値に相当する２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式６で表されることが分かる。
２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］・・・（６）
そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、電流ソース回路１０３または電流シンク回路１０４に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］で表される。式６から、電流Ｉｏｕｔ［ｊ］は、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。
なお、トランジスタＴｒ１は飽和領域で動作させることが望ましいが、トランジスタＴｒ１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ１は飽和領域で動作しているものとみなせる。
図２２に示す積和演算回路の構成とすることにより、演算処理をデジタルデータに変換せずとも実行することができるので、半導体装置の回路規模を小さく抑えることができる。或いは、図２２に示す積和演算回路の構成とすることにより、演算処理をデジタルデータに変換せずとも実行することができるので、演算処理に要する時間を抑えることができる。或いは、図２２に示す積和演算回路の構成とすることにより、演算処理に要する時間を抑えつつ、低消費電力化を実現することができる。
次いで、記憶回路１０１、参照用記憶回路１０２、電流ソース回路１０３、電流シンク回路１０４、および電流源回路１０５の具体的な構成の一例について、図２３を用いて説明する。
図２３では、一例として、任意の２行２列のメモリセルＭＣと、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを示している。具体的に図２３では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図２３では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とを図示している。
ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣＲ［ｉ］とは、配線ＲＷ［ｉ］及び配線ＷＷ［ｉ］に接続されている。また、ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリセルＭＣＲ［ｉ＋１］とは、配線ＲＷ［ｉ＋１］及び配線ＷＷ［ｉ＋１］に接続されている。
ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］とは、配線ＷＤ［ｊ］、配線ＶＲ［ｊ］、及び配線ＢＬ［ｊ］に接続されている。また、ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］とは、配線ＷＤ［ｊ＋１］、配線ＶＲ［ｊ＋１］、及び配線ＢＬ［ｊ＋１］に接続されている。また、メモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに接続されている。
そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１と、トランジスタＴｒ２と、容量素子Ｃ１１と、を有する。トランジスタＴｒ２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能を有する。
具体的に、図２３に示すメモリセルＭＣでは、トランジスタＴｒ２は、ゲートが配線ＷＷに接続され、ソース又はドレインの一方が配線ＷＤに接続され、ソース又はドレインの他方がトランジスタＴｒ１のゲートに接続されている。また、トランジスタＴｒ１は、ソース又はドレインの一方が配線ＶＲに接続され、ソース又はドレインの他方が配線ＢＬに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１のゲートに接続されている。
また、図２３に示すメモリセルＭＣＲでは、トランジスタＴｒ２は、ゲートが配線ＷＷに接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに接続され、ソース又はドレインの他方がトランジスタＴｒ１のゲートに接続されている。また、トランジスタＴｒ１は、ソース又はドレインの一方が配線ＶＲＲＥＦに接続され、ソース又はドレインの他方が配線ＢＬＲＥＦに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１のゲートに接続されている。
メモリセルＭＣにおいてトランジスタＴｒ１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位または第１のアナログ電位に応じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
なお、容量素子Ｃ１１の第１の電極の電位は容量素子Ｃ１１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１１の容量値と、トランジスタＴｒ１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。
トランジスタＴｒ１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。
また、メモリセルＭＣＲにおいてトランジスタＴｒ１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ２を介してノードＮＲＥＦに第１の参照電位または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位または第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位または第１の参照電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
トランジスタＴｒ１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。
メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１に流れるドレイン電流を電流Ｉ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ１に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ＋１］及びメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ１に流れるドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ１に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。
また、図２３に示す電流ソース回路１０３は、ｊ列目のメモリセルＭＣに対応した電流ソース回路１０３［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した電流ソース回路１０３［ｊ＋１］とを有する。また、図２３に示す電流シンク回路１０４は、ｊ列目のメモリセルＭＣに対応した電流シンク回路１０４［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した電流シンク回路１０４［ｊ＋１］とを有する。
電流ソース回路１０３［ｊ］及び電流シンク回路１０４［ｊ］は、配線ＢＬ［ｊ］に接続されている。また、電流ソース回路１０３［ｊ＋１］及び電流シンク回路１０４［ｊ＋１］は、配線ＢＬ［ｊ＋１］に接続されている。
電流源回路１０５は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに接続されている。そして、電流源回路１０５は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。
具体的に、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］は、トランジスタＴｒ７乃至Ｔｒ９と、容量素子Ｃ１３とをそれぞれ有する。オフセットの電流を設定する際に、電流ソース回路１０３［ｊ］において、トランジスタＴｒ７は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、電流ソース回路１０３［ｊ＋１］において、トランジスタＴｒ７は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］及び電流ＩＣＭ［ｊ＋１］は、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］から配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］に供給される。
電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］において、トランジスタＴｒ７は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ８は、ソース又はドレインの一方が配線ＢＬに接続されており、ソース又はドレインの他方がトランジスタＴｒ７のゲートに接続されている。トランジスタＴｒ９は、ソース又はドレインの一方がトランジスタＴｒ７のゲートに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ１３は、第１の電極がトランジスタＴｒ７のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。
トランジスタＴｒ８のゲートは配線ＯＳＭに接続されており、トランジスタＴｒ９のゲートは配線ＯＲＭに接続されている。
なお、図２３では、トランジスタＴｒ７がｐチャネル型であり、トランジスタＴｒ８及びＴｒ９がｎチャネル型である場合を例示している。
また、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］は、トランジスタＴｒ４乃至Ｔｒ６と、容量素子Ｃ１４とをそれぞれ有する。オフセットの電流を設定する際に、電流シンク回路１０４［ｊ］において、トランジスタＴｒ４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、電流シンク回路１０４［ｊ＋１］において、トランジスタＴｒ４は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］及び電流ＩＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］から電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］に引き込まれる。
なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、Ｉｏｆｆｓｅｔ［ｊ］に相当する。また、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、Ｉｏｆｆｓｅｔ［ｊ＋１］に相当する。
そして、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］において、トランジスタＴｒ４は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ５は、ソース又はドレインの一方が配線ＢＬに接続されており、ソース又はドレインの他方がトランジスタＴｒ４のゲートに接続されている。トランジスタＴｒ６は、ソース又はドレインの一方がトランジスタＴｒ４のゲートに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ１４は、第１の電極がトランジスタＴｒ４のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。
トランジスタＴｒ５のゲートは配線ＯＳＰに接続されており、トランジスタＴｒ６のゲートは配線ＯＲＰに接続されている。
なお、図２３では、トランジスタＴｒ４乃至Ｔｒ６がｎチャネル型である場合を例示している。
また、電流源回路１０５は、配線ＢＬに対応したトランジスタＴｒ１０と、配線ＢＬＲＥＦに対応したトランジスタＴｒ１１とを有する。具体的に、図２３に示す電流源回路１０５は、トランジスタＴｒ１０として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ１０［ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ１０［ｊ＋１］とを有する場合を例示している。
トランジスタＴｒ１０のゲートは、トランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１０は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ１１は、ソース又はドレインの一方が配線ＢＬＲＥＦに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。
トランジスタＴｒ１０とトランジスタＴｒ１１とは、同じ極性を有している。図２３では、トランジスタＴｒ１０とトランジスタＴｒ１１とが、共にｐチャネル型を有する場合を例示している。
トランジスタＴｒ１１のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ１０とトランジスタＴｒ１１とはカレントミラー回路としての機能を有するため、トランジスタＴｒ１０のドレイン電流は、トランジスタＴｒ１１のドレイン電流とほぼ同じ値、またはトランジスタＴｒ１１のドレイン電流に応じた値となる。
次いで、図２４を用いて、積和演算回路１００の具体的な動作の一例について説明する。
図２４は、図２３に示すメモリセルＭＣ、メモリセルＭＣＲ、電流ソース回路１０３、電流シンク回路１０４、および電流源回路１０５の動作を示すタイミングチャートの一例に相当する。図２４では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログ電流を格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、電流ソース回路１０３及び電流シンク回路１０４にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログ電流と第２のアナログ電流との積和値に対応したデータを取得する動作が行われる。
なお、電源線ＶＲ［ｊ］及び電源線ＶＲ［ｊ＋１］にはローレベルの電位が供給されるものとする。また、電流ソース回路１０３に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、電流シンク回路１０４に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路１０５に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。
また、トランジスタＴｒ１、Ｔｒ４、Ｔｒ７、Ｔｒ１０［ｊ］、Ｔｒ１０［ｊ＋１］、Ｔｒ１１は飽和領域で動作するものとする。
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えられ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図２３に示すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオフの状態を維持する。
また、時刻Ｔ０１乃至時刻Ｔ０２では、図２３に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
よって、図２３に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ２を介して電位ＶＰＲが与えられる。
時刻Ｔ０２が終了すると、図２３に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオフになる。上記動作により、ノードＮ［ｉ、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲが保持される。
次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図２３に示す配線ＷＷ［ｉ］の電位はローレベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により、図２３に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオンになる。また、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオフの状態を維持する。
また、時刻Ｔ０３乃至時刻Ｔ０４では、図２３に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
よって、図２３に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ［ｉ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲが与えられる。
時刻Ｔ０４が終了すると、図２３に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオフになる。上記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持され、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ＋１］には電位ＶＰＲが保持される。
次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図２３に示す配線ＯＲＰ及び配線ＯＲＭにハイレベルの電位が与えられる。図２３に示す電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ９がオンになり、トランジスタＴｒ７のゲートは電位ＶＤＤが与えられることでリセットされる。また、図２３に示す電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ６がオンになり、トランジスタＴｒ４のゲートは電位ＶＳＳが与えられることでリセットされる。
時刻Ｔ０６が終了すると、図２３に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ９がオフになり、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ６がオフになる。上記動作により、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ７のゲートに電位ＶＤＤが保持され、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ４のゲートに電位ＶＳＳが保持される。
次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図２３に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図２３に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ５がオンになる。
配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ］が正の場合、図２３に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１が引き込むことのできる電流との和が、トランジスタＴｒ１０［ｊ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、電流シンク回路１０４［ｊ］においてトランジスタＴｒ５がオンになると、トランジスタＴｒ１０［ｊ］のドレイン電流の一部がトランジスタＴｒ４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ４のゲートの電位は、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となるような電位に相当する。つまり、電流シンク回路１０４［ｊ］のトランジスタＴｒ４は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態であると言える。
同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ５がオンになると、トランジスタＴｒ１０［ｊ＋１］のドレイン電流の一部がトランジスタＴｒ４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると、トランジスタＴｒ４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ４のゲートの電位は、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となるような電位に相当する。つまり、電流シンク回路１０４［ｊ＋１］のトランジスタＴｒ４は、電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
時刻Ｔ０８が終了すると、図２３に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ５がオフになる。上記動作により、トランジスタＴｒ４のゲートの電位は保持される。よって、電流シンク回路１０４［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、電流シンク回路１０４［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図２３に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図２３に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ８がオンになる。
配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわち電流ΔＩ［ｊ］が負の場合、図２３に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１が引き込むことのできる電流との和が、トランジスタＴｒ１０［ｊ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、電流ソース回路１０３［ｊ］においてトランジスタＴｒ８がオンになると、トランジスタＴｒ７のゲートから配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ］の絶対値とほぼ等しくなると、トランジスタＴｒ７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ７のゲートの電位は、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ］の絶対値、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＭ［ｊ］）となるような電位に相当する。つまり、電流ソース回路１０３［ｊ］のトランジスタＴｒ７は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。
同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ８がオンになると、トランジスタＴｒ７のゲートから配線ＢＬ［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ７のゲートの電位は、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）となるような電位に相当する。つまり、電流ソース回路１０３［ｊ＋１］のトランジスタＴｒ７は、電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
時刻Ｔ０８が終了すると、図２３に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ８がオフになる。上記動作により、トランジスタＴｒ７のゲートの電位は保持される。よって、電流ソース回路１０３［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、電流ソース回路１０３［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
なお、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］において、トランジスタＴｒ４は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｊ］が負の場合、或いは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｊ＋１］が負の場合、電流シンク回路１０４［ｊ］または電流シンク回路１０４［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ１と、電流シンク回路１０４［ｊ］または電流シンク回路１０４［ｊ＋１］のトランジスタＴｒ４と、トランジスタＴｒ１０［ｊ］またはＴｒ１０［ｊ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。
時刻Ｔ０７乃至時刻Ｔ０８において電流ΔＩ［ｊ］が負の場合でも、トランジスタＴｒ１、Ｔｒ４、Ｔｒ１０［ｊ］またはＴｒ１０［ｊ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ７のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ７のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ１０［ｊ］またはＴｒ１０［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ７から電流が供給されるため、トランジスタＴｒ１において引き込めない分の電流を、トランジスタＴｒ４においてある程度引き込むことができるため、トランジスタＴｒ１、Ｔｒ４、Ｔｒ１０［ｊ］またはＴｒ１０［ｊ＋１］における飽和領域での動作を確保することができる。
なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において電流シンク回路１０４［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既に設定されているため、電流ソース回路１０３［ｊ］においてトランジスタＴｒ７のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において電流シンク回路１０４［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を流し得る電流源に既に設定されているため、電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ７のゲートの電位はほぼ電位ＶＤＤのままとなる。
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図２３に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であると仮定する。
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２３に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］に対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図２３に示す配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２３に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式６から、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
時刻Ｔ１４が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図２３に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
配線ＲＷ［ｉ］の電位が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２３に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］の電位が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２３に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。
そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］とに対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１］とに対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
なお図２２乃至図２４で説明した積和演算回路の回路構成はあくまで一例であり、本発明の一態様を実現可能であれば任意の構成とすることができる。
なお、トランジスタＴｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ８、またはＴｒ９は、オフ電流の著しく低いトランジスタを用いることが望ましい。トランジスタＴｒ２にオフ電流の著しく低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ５及びＴｒ６にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ４のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ８及びＴｒ９にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ７のゲートの電位の保持を、長時間に渡って行うことができる。
トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をエネルギーギャップが広い半導体で形成すればよい。半導体のエネルギーギャップは、２．５ｅＶ以上、または２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体材料として酸化物半導体が挙げられる。トランジスタＴｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ８、またはＴｒ９として、チャネル形成領域に酸化物半導体を含むトランジスタを用いればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。トランジスタＴｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ８、またはＴｒ９に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、または、１×１０−２１Ａ以下、または１×１０−２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０−１５Ａ以下、または１×１０−１８Ａ以下、または１×１０−２１Ａ以下であることが好ましい。
酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、チャネル形成領域に酸化物半導体を含むトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、チャネル形成領域に酸化物半導体を含むトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。
トランジスタのチャネル形成領域に含まれる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ｇａ、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）が代表的である。これら酸化物半導体は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。
チャネル形成領域を、キャリア密度の低い酸化物半導体で形成することが好ましい。酸化物半導体のキャリア密度は、例えば、８×１０１１／ｃｍ３未満１×１０−９／ｃｍ３以上であるとよい。キャリア密度は、１×１０１１／ｃｍ３未満が好ましく、１×１０１０／ｃｍ３未満がさらに好ましい。
＜ニューラルネットワーク＞
次に、ニューラルネットワークの構成例について説明を行う。ここでは、ニューラルネットワークの種類の一つである、階層型ニューラルネットワークについて説明する。
次に、ニューラルネットワークの構成例について説明を行う。ここでは、ニューラルネットワークの種類の一つである、階層型ニューラルネットワークについて説明する。
図２５は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（ｋは２以上の整数である）は、ニューロンをＰ個（Ｐは１以上の整数である）有し、第ｋ層は、ニューロンをＱ個（Ｑは１以上の整数である）有し、第（ｋ＋１）層は、ニューロンをＲ個（Ｒは１以上の整数である）有する。
第（ｋ−１）層の第ｐニューロン（ｐは１以上Ｐ以下の整数である）の出力信号ｚｐ （ｋ−１）と重み係数ｗｑｐ （ｋ）と、の積が第ｋ層の第ｑニューロン（ｑは１以上Ｑ以下の整数である）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ （ｋ）と重み係数ｗｒｑ （ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ｒは１以上Ｒ以下の整数である）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ （ｋ＋１）とする。
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和は、次の式（Ｄ１）で表される。
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ （ｋ）を次の式（Ｄ２）で定義する。
関数ｆ（ｕｑ （ｋ））は、ニューロンの出力関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、式（Ｄ１）の積和演算は、先述した積和演算回路によって実現できる。なお、式（Ｄ２）の演算は、例えば、図２８（Ａ）に示す回路４１１によって実現できる。
なお、ニューロンの出力関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの出力関数は、層毎において、同一でもよいし、異なっていてもよい。
ここで、図２６に示す、全Ｌ層からなる階層型ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数とする）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、隠れ層となる。
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である）の出力信号をｚｓ［１］ （１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である）の出力信号をｚｓ［ｋ］ （ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数である）の出力信号をｚｓ［Ｌ］ （Ｌ）とする。
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数である）の出力信号ｚｓ［ｋ−１］ （ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）と、の積ｕｓ［ｋ］ （ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数である）の出力信号ｚｓ［Ｌ−１］ （Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）と、の積ｕｓ［Ｌ］ （Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、又は教師信号という場合がある）が異なったときに、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師付き学習の具体例として、逆伝播誤差方式による学習方法について説明する。図２７は、逆伝播誤差方式による学習方法を説明する図である。逆伝播誤差方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚｓ［Ｌ］ （Ｌ）が出力されたとする。ここで、出力データｚｓ［Ｌ］ （Ｌ）に対する教師信号をｔｓ［Ｌ］としたとき、誤差エネルギーＥは、出力データｚｓ［Ｌ］ （Ｌ）及び教師信号ｔｓ［Ｌ］によって表すことができる。
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ［ｋ］ （ｋ）の誤差δｓ［ｋ］ （ｋ）を∂Ｅ／∂ｕｓ［ｋ］ （ｋ）と定義すると、δｓ［ｋ］ （ｋ）及び∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）は、それぞれ次の式（Ｄ３）、（Ｄ４）で表すことができる。
ｆ’（ｕｓ［ｋ］ （ｋ））は、ニューロン回路の出力関数の導関数である。なお、式（Ｄ３）の演算は、例えば、図２８（Ｂ）に示す回路４１３によって実現できる。また、式（Ｄ４）の演算は、例えば、図２８（Ｃ）に示す回路４１４によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
また、例えば、式（Ｄ３）のΣｗｓ［ｋ＋１］・ｓ［ｋ］ （ｋ＋１）・δｓ［ｋ＋１］ （ｋ＋１）の部分の演算は、前述した積和演算回路によって実現できる。
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δｓ［Ｌ］ （Ｌ）及び∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）は、それぞれ次の式（Ｄ５）、（Ｄ６）で表すことができる。
式（Ｄ５）の演算は、図２８（Ｄ）に示す回路４１５によって実現できる。また、式（Ｄ６）の演算は、図２８（Ｃ）に示す回路４１４によって実現できる。
つまり、式（Ｄ１）乃至式（Ｄ６）により、全てのニューロン回路の誤差δｓ［ｋ］ （ｋ）及びδｓ［Ｌ］ （Ｌ）を求めることができる。なお、重み係数の更新は、誤差δｓ［ｋ］ （ｋ）、δｓ［Ｌ］ （Ｌ）及び所望のパラメータなどに基づいて、設定される。
以上のように、図２２および図２３に示す積和演算回路を用いることによって、教師付き学習を適用した階層型ニューラルネットワークの計算を行うことができる。
具体的には、図２２および図２３に示す積和演算回路において、第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和演算を並列して行うことができ、当該出力信号として重み付け演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］・１ （ｋ）乃至ｗｓ［ｋ］・Ｑ［ｋ−１］ （ｋ）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ−１）層の各ニューロンの出力信号ｚ１・ｓ［ｋ］ （ｋ−１）乃至ｚＱ［ｋ−１］・ｓ［ｋ］ （ｋ−１）を第２アナログデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和ｕｓ［ｋ］ （ｋ）を計算することができる。つまり、式（Ｄ１）に示した積和演算を積和演算回路によって実現することができる。
また、教師付き学習で重み係数の更新を行うとき、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニューロンに信号が送られるときに掛かる重み係数ｗ１・ｓ［ｋ］ （ｋ＋１）乃至ｗＱ［ｋ＋１］ｓ［ｋ］ （ｋ＋１）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ１ （ｋ＋１）乃至δＱ［ｋ＋１］ （ｋ＋１）を第２アナログデータとして供給すると、式（Ｄ３）におけるΣｗｓ［ｋ＋１］・ｓ［ｋ］ （ｋ＋１）・δｓ［ｋ＋１］ （ｋ＋１）の値を、配線ＢＬ［ｊ］に流れる差分電流ΔＩ［ｊ］から得ることができる。つまり、式（Ｄ３）に示した演算の一部を積和演算回路によって実現することができる。
（実施の形態５）
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ−ＯＳの構成について説明する。
＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ−ＯＳの構成について説明する。
＜ＣＡＣ−ＯＳの構成＞
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ａｎｄ Ａ−Ｂ−ｐｌａｎｅ Ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
なお、本実施の形態は、少なくともその一部を本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。
Ｃ１ 矢印
Ｃ３ 容量素子
Ｃ４ 容量素子
Ｃ５ 容量素子
Ｃ６ 容量素子
Ｃ１１ 容量素子
Ｃ１３ 容量素子
Ｃ１４ 容量素子
Ｒ１ 矢印
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ５ トランジスタ
Ｔｒ６ トランジスタ
Ｔｒ７ トランジスタ
Ｔｒ８ トランジスタ
Ｔｒ９ トランジスタ
Ｔｒ１０ トランジスタ
Ｔｒ１１ トランジスタ
Ｔｒ１９ トランジスタ
Ｔｒ２０ トランジスタ
Ｔｒ３４ トランジスタ
Ｔｒ３５ トランジスタ
Ｔｒ４８ トランジスタ
Ｔｒ４９ トランジスタ
Ｔｒ５８ トランジスタ
Ｘ０ 隣接部
１０Ａ 携帯型情報端末
１０Ｂ 携帯型情報端末
１０Ｃ 携帯型情報端末
１１Ａ 表示部
１１Ｂ 表示部
１１Ｃ 表示部
１２Ａ カメラ部
１２Ｃ カメラ部
１３Ａ ユーザー
１３Ｂ ユーザー
１３Ｃ ユーザー
１４Ａ 表示装置
１４Ｃ 表示装置
１５Ａ 信号処理部
１５Ｂ 信号処理部
１５Ｃ 信号処理部
１６Ａ 通信部
１６Ｃ 通信部
１７Ａ タッチセンサ
１７Ｃ タッチセンサ
１８Ａ 操作部
１８Ｃ 操作部
１９Ａ バッテリ
１９Ｃ バッテリ
２０Ａ アンテナ
２０Ｃ アンテナ
３０ 据置型表示装置
３１ 表示部
３２ カメラ部
３４ 表示装置
３５ 信号処理部
４２ 映像入力部
５０ 情報処理装置
５５ 信号処理部
５６ 通信部
５８ 操作部
６０ アンテナ
６１ 映像出力部
６３ 情報入出力部
７１ シフトレジスタ
７２ シフトレジスタ
７３ シフトレジスタ
８１ レジスタ
８２ レジスタ
８３ レジスタ
８５ レジスタ
１００ 積和演算回路
１０１ 記憶回路
１０２ 参照用記憶回路
１０３ 電流ソース回路
１０４ 電流シンク回路
１０５ 電流源回路
２００ 表示ユニット
２０１ 画素アレイ
２０２ ゲートドライバ
２０３ ゲートドライバ
２０４ コントローラＩＣ
２１０ 画素
４００ タッチセンサユニット
４０１ センサアレイ
４０２ タッチセンサＩＣ
４０４ 容量
４０５ 駆動回路
４０６ 検出回路
４１１ 回路
４１３ 回路
４１４ 回路
４１５ 回路
４７５ 検知素子
Ｃ３ 容量素子
Ｃ４ 容量素子
Ｃ５ 容量素子
Ｃ６ 容量素子
Ｃ１１ 容量素子
Ｃ１３ 容量素子
Ｃ１４ 容量素子
Ｒ１ 矢印
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ５ トランジスタ
Ｔｒ６ トランジスタ
Ｔｒ７ トランジスタ
Ｔｒ８ トランジスタ
Ｔｒ９ トランジスタ
Ｔｒ１０ トランジスタ
Ｔｒ１１ トランジスタ
Ｔｒ１９ トランジスタ
Ｔｒ２０ トランジスタ
Ｔｒ３４ トランジスタ
Ｔｒ３５ トランジスタ
Ｔｒ４８ トランジスタ
Ｔｒ４９ トランジスタ
Ｔｒ５８ トランジスタ
Ｘ０ 隣接部
１０Ａ 携帯型情報端末
１０Ｂ 携帯型情報端末
１０Ｃ 携帯型情報端末
１１Ａ 表示部
１１Ｂ 表示部
１１Ｃ 表示部
１２Ａ カメラ部
１２Ｃ カメラ部
１３Ａ ユーザー
１３Ｂ ユーザー
１３Ｃ ユーザー
１４Ａ 表示装置
１４Ｃ 表示装置
１５Ａ 信号処理部
１５Ｂ 信号処理部
１５Ｃ 信号処理部
１６Ａ 通信部
１６Ｃ 通信部
１７Ａ タッチセンサ
１７Ｃ タッチセンサ
１８Ａ 操作部
１８Ｃ 操作部
１９Ａ バッテリ
１９Ｃ バッテリ
２０Ａ アンテナ
２０Ｃ アンテナ
３０ 据置型表示装置
３１ 表示部
３２ カメラ部
３４ 表示装置
３５ 信号処理部
４２ 映像入力部
５０ 情報処理装置
５５ 信号処理部
５６ 通信部
５８ 操作部
６０ アンテナ
６１ 映像出力部
６３ 情報入出力部
７１ シフトレジスタ
７２ シフトレジスタ
７３ シフトレジスタ
８１ レジスタ
８２ レジスタ
８３ レジスタ
８５ レジスタ
１００ 積和演算回路
１０１ 記憶回路
１０２ 参照用記憶回路
１０３ 電流ソース回路
１０４ 電流シンク回路
１０５ 電流源回路
２００ 表示ユニット
２０１ 画素アレイ
２０２ ゲートドライバ
２０３ ゲートドライバ
２０４ コントローラＩＣ
２１０ 画素
４００ タッチセンサユニット
４０１ センサアレイ
４０２ タッチセンサＩＣ
４０４ 容量
４０５ 駆動回路
４０６ 検出回路
４１１ 回路
４１３ 回路
４１４ 回路
４１５ 回路
４７５ 検知素子
Claims (7)
- カメラと、
プロセッサと、
表示部と、を有する情報端末であって、
前記カメラは、前記情報端末のユーザーの少なくとも一部分の画像を取り込み、
前記プロセッサは、前記画像を解析して前記ユーザーの注視方向を検出し、
前記ユーザーの注視方向が、前記表示部でないと判断された場合に、前記表示部の動作モードを低消費電力に設定する、情報端末。 - 情報端末と、
表示装置と、
情報処理装置と、を有し、
前記情報端末は、カメラと、プロセッサと、表示部と、を有し、
前記カメラは、前記情報端末のユーザーの少なくとも一部分の画像を取り込み、
前記プロセッサは、前記画像を解析して前記ユーザーの注視方向を検出し、
前記ユーザーの注視方向が、前記表示部でないと判断された場合に、前記情報端末は、前記表示部の動作モードを低消費電力に設定する、画像処理システム。 - 情報端末と、
表示装置と、
情報処理装置と、を有し、
前記情報端末は、第一のカメラと、第一のプロセッサと、第一の表示部と、を有し、
前記表示装置は、第二のカメラと、第二のプロセッサと、第二の表示部と、を有し、
前記第一のカメラは、前記情報端末のユーザーの少なくとも一部分の画像を取り込み、
前記第一のプロセッサは、前記第一のカメラが取り込んだ画像を解析して前記ユーザーの注視方向を検出し、
前記第二のカメラは、前記ユーザーの少なくとも一部分の画像を取り込み、
前記第二のプロセッサは、前記第二のカメラが取り込んだ画像を解析して前記ユーザーの注視方向を検出し、
前記ユーザーの注視方向が、前記第一の表示部でないと判断された場合に、前記情報端末は、前記第一の表示部の動作モードを低消費電力に設定し、
前記ユーザーの注視方向が、前記第二の表示部でないと判断された場合に、前記表示装置は、前記第二の表示部の動作モードを低消費電力に設定する、画像処理システム。 - 情報端末と、
表示装置と、
情報処理装置と、を有し、
前記情報端末は、第一のカメラと、第一のプロセッサと、第一の表示部と、を有し、
前記表示装置は、第二のカメラと、第二のプロセッサと、第二の表示部と、を有し、
前記第一のカメラは、前記情報端末のユーザーの少なくとも一部分の画像を取り込み、
前記第一のプロセッサは、前記第一のカメラが取り込んだ画像を解析して前記ユーザーの注視方向を検出し、
前記第二のカメラは、前記ユーザーの少なくとも一部分の画像を取り込み、
前記第二のプロセッサは、前記第二のカメラが取り込んだ画像を解析して前記ユーザーの注視方向を検出し、
前記ユーザーの注視方向が、前記第一の表示部でないと判断された場合に、前記情報端末は、前記第一の表示部の動作モードを低消費電力に設定し、
前記ユーザーの注視方向が、前記第二の表示部でないと判断された場合に、前記表示装置は、前記第二の表示部の動作モードを低消費電力に設定し、
前記ユーザーの注視方向が、前記第二の表示部であると判断された場合に、前記第二のプロセッサは、前記第二の表示部の表示画像を解析し、
前記表示装置は、前記表示画像の解析結果に応じて、前記第二の表示部の少なくとも一部の動作モードを低消費電力に設定する、画像処理システム。 - 請求項１において、
前記表示部は、チャネル形成領域に金属酸化物を含むトランジスタを有する、情報端末。 - 請求項２乃至請求項４のいずれか一項において、
前記情報端末は、チャネル形成領域に金属酸化物を含むトランジスタを有する、画像処理システム。 - 請求項２乃至請求項４のいずれか一項において、
前記表示装置は、チャネル形成領域に金属酸化物を含むトランジスタを有する、画像処理システム。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017033679 | 2017-02-24 | ||
| JP2017033679 | 2017-02-24 |
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ID=63528108
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-
2018
- 2018-02-20 JP JP2018027686A patent/JP2018141965A/ja not_active Withdrawn
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