JP6863808B2 - 半導体装置、電子機器及び認証システム - Google Patents
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Description
本実施の形態では、本発明の一態様に係る半導体装置について説明する。
図1に、半導体装置10の構成例を示す。半導体装置10は、セルアレイ20、電流供給回路30、電流供給回路40を有する。
図2に、セルアレイ20の具体的な構成例を示す。セルアレイ20は、j+1列i+1行(j、iは1以上の整数)のメモリセルMCを有する。図2には、j列i行のメモリセルMC(MC[1,1]乃至[j,i])と、i個のメモリセルMC(MC[0,1]乃至[0,i])と、j個のメモリセルMC(MC[1,0]乃至[j,0])と、を有するセルアレイ20を示している。ここで、メモリセルMC[n,m](nは0以上j以下の整数、mは0以上i以下の整数)は、配線WW[m]、配線WD[n]、配線RWX[m]、配線RWY[n]、配線BX[n]、配線BY[m]と接続されている。また、配線BX[0]乃至[j]は電流供給回路30と接続され、配線BY[0]乃至[i]は電流供給回路40と接続されている(図1参照)。
図3(A)に、メモリセルMCの構成例を示す。ここでは特に、メモリセルMC[j,i]、[0,i]、[j,0]を取り上げて説明するが、他のメモリセルMCにも同様の構成を用いることができる。
図4に、電流供給回路30及び電流供給回路40の構成例を示す。電流供給回路30は、複数の回路31(31[1]乃至[j])、回路32を有する。回路31[1]乃至[j]は配線BX[1]乃至[j]と接続され、回路32は配線BX[0]と接続されている。また、回路31[1]乃至[j]はそれぞれ回路32と接続されている。
図5(A)に、回路31の構成例を示す。回路31は、電流源XCS、電流源XM、電流源XPを有する。電流源XCSは、回路32から配線BX[0]に供給される電流ICX[0]と等しい値の電流を生成し、電流源XCSと接続された配線BXに供給する機能を有する。電流源XMは、電流ソース回路としての機能を有し、配線BXに電流IXM(吐き出し電流)を供給する機能を有する。電流源XPは、電流シンク回路としての機能を有し、配線BXから電流IXP(吸い込み電流)を供給される機能を有する。従って、例えば、回路31[j]から配線BX[j]に供給される電流ICX[j]は、ICX[j]=ICX[0]+IXM[j]−IXP[j]となる。
図5(B)に、回路41の構成例を示す。回路41は、電流源YCS、電流源YM、電流源YPを有する。電流源YCSは、回路42から配線BY[0]に供給される電流ICY[0]と等しい値の電流を生成し、電流源YCSと接続された配線BYに供給する機能を有する。電流源YMは、電流ソース回路としての機能を有し、配線BYに電流IYM(吐き出し電流)を供給する機能を有する。電流源YPは、電流シンク回路としての機能を有し、配線BYから電流IYP(吸い込み電流)を供給される機能を有する。従って、例えば、回路41[i]から配線BY[i]に供給される電流ICY[i]は、ICY[i]=ICY[0]+IYM[i]−IYP[i]となる。
次に、上記の各回路の具体的な動作の一例を、図7、図8を用いて説明する。図7に示すタイミングチャートにおいて、時刻T1−T4は、メモリセルMCに第1のデータを格納する期間に相当し、時刻T5−T10は、電流供給回路30及び電流供給回路40を初期状態に設定する期間に相当し、時刻T11−T12は、第1のデータと第2のデータの積和演算を行う期間に相当し、時刻T13−T14は、第1のデータと第3のデータの積和演算を行う期間に相当する。
まず、時刻T1−T2において、配線WW[i]の電位をハイレベル、配線WW[0]の電位をローレベル、配線WD[j]の電位をVPR−VW[j,i]、配線WD[0]の電位をVPR、配線RWX[i]、配線RWX[0]、配線RWY[j]、配線RWY[0]の電位を基準電位とする。これにより、ノードN[j,i]の電位がVPR−VW[j,i]、ノードN[0,i]の電位がVPRとなる。ここで、電位VW[j,i]は第1のデータに対応するアナログ電位である。
次に、時刻T5−T10において、電流供給回路30及び電流供給回路40を初期状態に設定する。なお、以下の説明において、時刻T5−T10における電流IX、電流IY、電流ICX、電流ICYをそれぞれ、電流IX0、電流IY0、電流ICX0、電流ICY0と表記する。
次に、時刻T11−T14において積和演算を行う。まず、上記の電流供給回路の初期化動作の後、配線RWX[i]の電位を基準電位に対して電位VX[i]だけ高い電位とする(以下、「配線RWX[i]の電位を電位VX[i]とする」などと表現する)場合を考える。ここで、電位VX[i]は第2のデータに対応するアナログ電位である。配線RWX[i]の電位を電位VX[i]に変化させると、容量素子CXの容量結合により、ノードN[j,i]、[0,i]の電位も変化する。また、ここでは配線RWX[0]の電位VX[0]は基準電位とする。
次に、半導体装置10に用いることができる駆動回路の構成例について説明する。セルアレイ20にアナログ電位を供給する機能を有する駆動回路60の構成例を、図10(A)に示す。駆動回路60は、配線WDに第1のデータに対応するアナログ電位を供給する機能、配線RWXに第2のデータに対応するアナログ電位を供給する機能、又は、配線RWYに第3のデータに対応するアナログ電位を供給する機能を有する。駆動回路60は、デコーダ61、サンプリング回路62、アナログバッファ63を有する。
本実施の形態では、上記実施の形態で説明した半導体装置の変形例について説明する。
図11(A)に、メモリセルMCの変形例を示す。図11(A)に示すメモリセルMCは、トランジスタTr4、Tr5を有する点で図3(A)とは異なる。
図12(A)に、回路31及び回路32の変形例を示す。図12(A)に示す回路31は、電流源XM、電流源XCSの構成が図6(A)と異なる。また、図12(A)に示す回路32は、図6(A)に示す回路32と構成が異なる。
定電流源として機能するトランジスタTr33から配線BX[0]に電流Icx[0]が供給される。このとき、トランジスタTr34のゲートの電位は、回路32から配線BX[0]に電流ICX0[0]=ΣiIX0[0,i]が供給されるように決定され、トランジスタTr34には電流Icxm0が流れる。ここで、トランジスタTr34のゲートはトランジスタTr32のゲートと接続されているため、トランジスタTr32にも電流Icxm0が流れる。
定電流源として機能するトランジスタTr33から配線BX[0]に電流Icx[0]が供給される。このとき、トランジスタTr34のゲートの電位は、回路32から配線BX[0]に電流ICX[0]=ΣiIX[0,i]が供給されるように決定され、トランジスタTr34には電流Icxmが流れる。ここで、トランジスタTr34のゲートはトランジスタTr32のゲートと接続されているため、トランジスタTr32にも電流Icxmが流れる。
本実施の形態では、上記実施の形態で説明した半導体装置の、ニューラルネットワークへの応用例について説明する。
本実施の形態では、上記実施の形態で説明した半導体装置を電子部品に適用する例について、図15を用いて説明する。
本実施の形態では、上記実施の形態で説明した半導体装置又は電子部品の応用例について説明する。
本実施の形態では、実施の形態5で説明した電子機器の表示部などに備えることのできる入出力装置について、説明する。
本実施の形態で説明する入出力装置はタッチパネル2000TP1を有する(図18(A)参照)。なお、タッチパネルは表示部及び入力部を備える。
表示部は表示パネルを備え、表示パネルは画素2100(x,y)を備える(x、yは1以上の整数)。
入力部は、表示パネルと重なる領域を備える(図18、図20(A)又は図21(A)参照)。
画素回路の構成例について、図24を用いて説明する。画素回路2200(x,y)は、信号線Sig1(y)、信号線Sig2(y)、走査線G1(x)、走査線G2(x)、配線CSCOM及び第3の導電膜ANOと接続されている。同様に、画素回路2200(x,y+1)は、信号線Sig1(y+1)、信号線Sig2(y+1)、走査線G1(x)、走査線G2(x)、配線CSCOM及び第3の導電膜ANOと接続されている。
スイッチSWT1、トランジスタM、トランジスタMDは、ボトムゲート型又はトップゲート型などのトランジスタを用いることができる。
本実施の形態では、上記実施の形態で説明した半導体装置に用いることができるOSトランジスタの構成例について説明する。
図25(A)は、トランジスタの構成例を示す上面図である。図25(B)は、図25(A)のX1−X2線断面図であり、図25(C)はY1−Y2線断面図である。ここでは、X1−X2線の方向をチャネル長方向と、Y1−Y2線方向をチャネル幅方向と呼称する場合がある。図25(B)は、トランジスタのチャネル長方向の断面構造を示す図であり、図25(C)は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図25(A)では、一部の構成要素が省略されている。
次に、OSトランジスタと他のトランジスタを積層した構造について説明する。ここでは一例として、積層構造をメモリセルMCに適用した場合について説明するが、積層構造は上記実施の形態で説明した他の回路に適用することもできる。
20 セルアレイ
21 セルアレイ
22 セルアレイ
23 セルアレイ
30 電流供給回路
31 回路
32 回路
33 駆動回路
40 電流供給回路
41 回路
42 回路
43 駆動回路
50 回路
51 スイッチ
52 オペアンプ
53 抵抗素子
60 駆動回路
61 デコーダ
62 サンプリング回路
63 アナログバッファ
70 駆動回路
300 ニューラルネットワーク
311 回路
312 回路
313 回路
314 回路
315 回路
500 電子部品
501 リード
502 プリント基板
503 回路部
504 回路基板
510 半導体ウェハ
510a チップ
511 ウェハ
511a ウェハ
512 回路部
513 スペーシング
513a スペーシング
520 半導体ウェハ
700 情報端末
701 筐体
702 表示部
703 操作キー
704 スピーカ
710 認証システム
711 検出部
712 識別部
713 制御部
714 無線信号
721 筐体
722 表示部
723 キーボード
724 ポインティングデバイス
730 ビデオカメラ
731 筐体
732 表示部
733 筐体
734 操作キー
735 レンズ
736 接続部
740 携帯型遊技機
741 筐体
742 表示部
743 スピーカ
744 LEDランプ
745 操作キー
746 接続端子
747 カメラ
748 マイクロホン
749 記録媒体読込部
801 トランジスタ
811 絶縁層
812 絶縁層
813 絶縁層
814 絶縁層
815 絶縁層
816 絶縁層
817 絶縁層
818 絶縁層
819 絶縁層
820 絶縁層
821 金属酸化物膜
822 金属酸化物膜
823 金属酸化物膜
824 金属酸化物膜
830 酸化物層
850 導電層
851 導電層
852 導電層
853 導電層
860 単結晶シリコンウエハ
861 CMOS層
862 トランジスタ層
865 電極
2000TP1 タッチパネル
2100 画素
2110 表示素子
2111 電極
2111E 領域
2111H 開口部
2112 電極
2113 層
2120 表示素子
2121 電極
2122 電極
2123 層
2150 検知素子
2200 画素回路
2501 絶縁膜
2502 絶縁膜
2503 絶縁膜
2504 絶縁膜
2505 絶縁膜
2506A 絶縁膜
2506B 絶縁膜
2507 絶縁膜
2508 絶縁膜
2521 導電膜
2522A 導電膜
2522B 導電膜
2523 導電膜
2524A 導電膜
2524B 導電膜
2540A 中間膜
2540B 中間膜
2540C 中間膜
2560 半導体膜
2580 機能層
2581 機能層
2601 接続部
2602A 開口部
2602B 開口部
2602C 開口部
2603A 開口部
2603B 開口部
2603C 開口部
2801 基板
2802 基板
2802D 機能膜
2802P 機能膜
2803 基板
2811 接合層
2812 接合層
2820 封止材
2900A 端子
2900B 端子
2901 端子
Claims (7)
- メモリセルを有し、
前記メモリセルは、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、
前記第1のトランジスタのゲートは、第1の配線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲート、前記第3のトランジスタのゲート、前記第1の容量素子の一方の電極、及び前記第2の容量素子の一方の電極と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、第2の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、第3の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第4の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、第5の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、前記第4の配線と電気的に接続され、
前記第1の容量素子の他方の電極は、第6の配線と電気的に接続され、
前記第2の容量素子の他方の電極は、第7の配線と電気的に接続されている半導体装置。 - 請求項1において、
前記メモリセルは、第1の電位を保持する機能を有し、
前記第6の配線は、前記メモリセルに第2の電位を供給する機能を有し、
前記第7の配線は、前記メモリセルに第3の電位を供給する機能を有し、
前記メモリセルと前記第3の配線の間には、前記第1の電位と前記第2の電位の積に対応する第4の電位に応じて、第1の電流が供給され、
前記メモリセルと前記第5の配線の間には、前記第1の電位と前記第3の電位の積に対応する第5の電位に応じて、第2の電流が供給される半導体装置。 - 請求項2において、
前記第1の電位、前記第2の電位、及び前記第3の電位は、アナログ電位である半導体装置。 - 請求項2または請求項3のいずれか一項において、
前記メモリセルを複数有し、
前記複数のメモリセルには、第1のメモリセルと、第2のメモリセルと、第3のメモリセルが含まれ、
前記第1のメモリセル及び前記第2のメモリセルは、前記第3の配線及び前記第7の配線と電気的に接続され、
前記第1のメモリセル及び前記第3のメモリセルは、前記第5の配線及び前記第6の配線と電気的に接続され、
前記第3の配線には、前記第1のメモリセルにおける前記第4の電位と、前記第2のメモリセルにおける前記第4の電位と、の和に対応する第3の電流が供給され、
前記第5の配線には、前記第1のメモリセルにおける前記第5の電位と、前記第3のメモリセルにおける前記第5の電位と、の和に対応する第4の電流が供給される半導体装置。 - 請求項1乃至4のいずれか一項において、
前記第1のトランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。 - 請求項1乃至5のいずれか一項に記載の半導体装置と、
表示部、操作キー、スピーカ、マイクロホンのうち少なくとも一つと、を有する電子機器。 - 請求項1乃至5のいずれか一項に記載の半導体装置を有する識別部を有し、
前記識別部は、電子機器の検出部において検出された文字、図形、記号、又は音声に対応する信号を受信して、前記信号の識別を行う機能を有し、
前記識別の結果は、前記識別部から前記電子機器の動作を制御する機能を有する制御部に送信される認証システム。
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