TW201741942A - 半導體裝置 - Google Patents
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Abstract
本發明提供一種包括保持第一類比資料的第一記憶單元、保持第二類比資料的第二記憶單元以及偏置電路的半導體裝置。第一及第二記憶單元當被施加參考電位時分別流過第一電流及第二電流。偏置電路具有流過相當於第一電流與第二電流的差值電流的第三電流的功能。第一及第二記憶單元當被施加對應於第二類比資料的電位時分別流過第四電流及第五電流的。藉由從第四電流與第五電流的差值電流減去第三電流，可以獲得由第一類比資料與第二類比資料的積和決定的電流。藉由設置多個積和運算電路形成能夠自由連接的結構，可以形成分層神經網路。
Description
本發明的一個實施方式係關於一種半導體裝置。
本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、蓄電裝置、成像裝置、記憶體裝置、處理器、電子裝置、這些裝置的驅動方法、製造方法、檢測方法或相關系統。
人工神經網路(以下，簡稱為神經網路)是以神經網路為模型的資訊處理系統。被期待著藉由利用神經網路可以實現比習知的諾依曼型電腦更高性能的電腦，近年
來，已開展對在電子電路上構成神經網路的各種研究工作。
在人工神經網路中，以神經元為模型的單元藉由以神經突觸為模型的單元彼此結合。藉由改變該結合的強度(在本說明書中，以權係數表示)，可以學習各種輸入類型，由此可以高速執行類型識別或聯想記憶。此外，非專利文獻1揭露有關具有利用人工神經網路的自己學習功能的晶片的技術。
[非專利文獻1]Yutaka Arima et al，“A Self-Learning Neural Network Chip with 125 Neurons and 10K Self-Organization Synapses”，IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26, NO.4, APRIL 1991, pp.607-611
為了使用半導體裝置構成分層人工神經網路，需要設置積和運算電路。該積和運算電路儲存第一層的多個第一神經元與第二層的一個第二神經元間的結合強度，並將各第一層的多個第一神經元的輸出與所對應的結合強度進行乘積累加。也就是說，需要對該半導體裝置安裝用來保持結合強度的記憶體、進行積和運算的乘算電路及加算電路等。
在該記憶體、該乘算電路、該加算電路等由數位電路構成的情況下，該記憶體需要具有能夠儲存多位
元資料的規格，再者，該乘算電路及該加算電路需要具有能夠進行多位元運算的規格。也就是說，為了使用數位電路構成神經網路，需要準備大規模的記憶體、大規模的乘算電路以及大規模的加算電路，由此該數位電路的晶片面積增大。
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種包括新穎的半導體裝置的模組。此外，本發明的一個實施方式的目的之一是提供一種使用包括新穎的半導體裝置的模組的電子裝置。此外，本發明的一個實施方式的目的之一是提供一種利用該電子裝置的系統。
本發明的一個實施方式的目的之一是提供一種電路面積小的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種低功耗的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種進行類型識別或聯想記憶的處理的電子裝置。
注意，本發明的一個實施方式的目的不侷限於上述目的。上述目的並不妨礙其他目的的存在。此外，其他目的是上面沒有提到而將在下面的記載中進行說明的目的。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當抽出該上面沒有提到的目的。此外，本發明的一個實施方式實現上述記載及其他目的中的至少一個目的。此外，本發明的一個實施方式並不需要實現所有的上述記載及其他目的。
(1)
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括第一積和運算電路、第二積和運算電路、第一開關電路以及第二開關電路。第一積和運算電路具有第一端子。第二積和運算電路具有第二端子。第一開關電路具有第三端子和第四端子。第二開關電路具有第五端子和第六端子。第一端子與第三端子電連接。第二端子與第五端子電連接。第四端子與第六端子電連接。第一開關電路具有使第三端子與第四端子間變為導通狀態或非導通狀態的功能。第二開關電路具有使第五端子與第六端子間變為導通狀態或非導通狀態的功能。
(2)
本發明的另一個實施方式是一種根據所述(1)的半導體裝置，其中，第一開關電路的結構與第二開關電路的結構相同，第五端子相當於第三端子，第六端子相當於第四端子，第一開關電路具有第一電晶體、第二電晶體及第一電容器，第一電晶體的源極和汲極中的一方與第二電晶體的閘極電連接，第一電容器的一對電極中的一方與第一電晶體的源極和汲極中的一方電連接，第二電晶體的源極和汲極中的一方與第三端子電連接，第二電晶體的源極和汲極中的另一方與第四端子電連接。
(3)
本發明的另一個實施方式是一種根據所述(1)或(2)的半導體裝置，其中，第二積和運算電路的結構與第一積和運算電路的結構相同，第一積和運算電路具有記憶單元陣列和偏置電路，記憶單元陣列具有第一記憶單元和第二記憶單元，第一記憶單元與偏置電路電連接，第二記憶單元與偏置電路電連接，第一記憶單元具有保持對應於第一資料的第一電位的功能以及將第一信號作為選擇信號施加時流過對應於第一電位的第一電流的功能，第二記憶單元具有保持對應於第二資料的第二電位的功能以及將第一信號作為選擇信號施加時流過對應於第二電位的第二電流的功能，偏置電路具有流過相當於第一電流與第二電流的差值電流的第三電流的功能，第一記憶單元具有將第二信號作為選擇信號施加時流過對應於第二信號及第一電位的第四電流的功能，第二記憶單元具有將第二信號作為選擇信號施加時流過對應於第二信號及第二電位的第五電流的功能，第一積和運算電路具有輸出第四電流與第五電流的差值電流減去第三電流得到的第六電流的功能。
(4)
本發明的另一個實施方式是一種根據所述(3)的半導體裝置，其中，偏置電路具有恆流電路、第三至第五電晶體、第二電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子以及電流鏡電路，恆流電路與第一佈線電連
接，恆流電路具有對第一佈線供給第七電流的功能，第三電晶體的源極和汲極中的一方與第四電晶體的源極和汲極中的一方電連接，第三電晶體的閘極與第四電晶體的源極和汲極中的另一方電連接，第四電晶體的源極和汲極中的一方與第一佈線電連接，第五電晶體的源極和汲極中的一方與第四電晶體的源極和汲極中的另一方電連接，第二電容器的一對電極中的一方與第三電晶體的閘極電連接，第一佈線與第一輸出端子電連接，第二佈線與第二輸出端子電連接，電流鏡電路與第一佈線電連接，電流鏡電路與第二佈線電連接，電流鏡電路具有將對應於第二佈線的電位的第八電流供應給第一佈線及第二佈線的功能，第一記憶單元與第一輸出端子電連接，第二記憶單元與第二輸出端子電連接。
(5)
本發明的另一個實施方式是一種根據所述(4)的半導體裝置，其中，恆流電路具有第六至第八電晶體及第三電容器，第六電晶體的源極和汲極中的一方與第七電晶體的源極和汲極中的一方電連接，第六電晶體的閘極與第七電晶體的源極和汲極中的另一方電連接，第七電晶體的源極和汲極中的一方與第一佈線電連接，第八電晶體的源極和汲極中的一方與第七電晶體的源極和汲極中的另一方電連接，第三電容器的一對電極中的一方與第六電晶體的閘極電連接。
(6)
此外，本發明的一個實施方式是一種半導體裝置，在上述(1)至(5)的任一個中，第一至第五電晶體、第七電晶體、第八電晶體中的至少一個的通道形成區包括包含銦、元素M(元素M為鋁、鎵、釔或錫)以及鋅中的至少一個的氧化物。
(7)
此外，本發明的一個實施方式是一種半導體晶圓，該半導體晶圓包括多個上述(1)至(6)中任一所述的半導體裝置和切割用區域。
(8)
此外，本發明的一個實施方式是一種電子裝置，該電子裝置包括上述(1)至(6)中任一所述的半導體裝置、外殼和顯示裝置。
(9)
此外，本發明的一個實施方式是一種電子裝置，在上述(8)中，具有使用上述(1)至(6)中任一所述的半導體裝置進行類型識別和聯想記憶之類的處理的功能。
根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。此外，根據本發明的一個實施方式，
可以提供一種包括新穎的半導體裝置的模組。此外，根據本發明的一個實施方式，可以提供一種使用包括新穎的半導體裝置的模組的電子裝置。此外，根據本發明的一個實施方式，可以提供一種利用該電子裝置的系統。
根據本發明的一個實施方式，可以提供一種電路面積小的半導體裝置。根據本發明的一個實施方式，可以提供一種低功耗的半導體裝置。根據本發明的一個實施方式，可以提供一種進行類型識別或聯想記憶的處理的電子裝置。
注意，本發明的一個實施方式的效果不侷限於上述效果。上述效果並不妨礙其他效果的存在。此外，其他效果是上面沒有提到而將在下面的記載中進行說明的效果。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當抽出該上面沒有提到的效果。此外，本發明的一個實施方式實現上述效果及其他效果中的至少一個效果。由此，本發明的一個實施方式根據情況有時不包括以上舉出的效果。
OUT[1]‧‧‧列輸出電路
OUT[j]‧‧‧列輸出電路
OUT[j+1]‧‧‧列輸出電路
OUT[n]‧‧‧列輸出電路
Cref‧‧‧參考列輸出電路
OT[1]‧‧‧輸出端子
OT[j]‧‧‧輸出端子
OT[j+1]‧‧‧輸出端子
OT[n]‧‧‧輸出端子
OTref‧‧‧輸出端子
SPT[1]‧‧‧輸出端子
SPT[j]‧‧‧輸出端子
SPT[n]‧‧‧輸出端子
SPT[j+1]‧‧‧輸出端子
AM[1,1]‧‧‧記憶單元
AM[i,1]‧‧‧記憶單元
AM[m,1]‧‧‧記憶單元
AM[1,j]‧‧‧記憶單元
AM[i,j]‧‧‧記憶單元
AM[i+1,j]‧‧‧記憶單元
AM[i,j+1]‧‧‧記憶單元
AM[i+1,j+1]‧‧‧記憶單元
AM[m,j]‧‧‧記憶單元
AM[1,n]‧‧‧記憶單元
AM[i,n]‧‧‧記憶單元
AM[m,n]‧‧‧記憶單元
AMref[1]‧‧‧記憶單元
AMref[i]‧‧‧記憶單元
AMref[m]‧‧‧記憶單元
ORP‧‧‧佈線
OSP‧‧‧佈線
ORM‧‧‧佈線
OSM‧‧‧佈線
WW[1]‧‧‧佈線
WW[i]‧‧‧佈線
WW[m]‧‧‧佈線
RW[1]‧‧‧佈線
RW[i]‧‧‧佈線
RW[m]‧‧‧佈線
WD[1]‧‧‧佈線
WD[j]‧‧‧佈線
WD[j+1]‧‧‧佈線
WD[n]‧‧‧佈線
WDref‧‧‧佈線
B[1]‧‧‧佈線
B[j]‧‧‧佈線
B[j+1]‧‧‧佈線
B[n]‧‧‧佈線
Bref‧‧‧佈線
VR‧‧‧佈線
CI‧‧‧恆流電路
CIref‧‧‧恆流電路
CM‧‧‧電流鏡電路
CT1‧‧‧端子
CT1-1‧‧‧端子
CT1-2‧‧‧端子
CT1-3‧‧‧端子
CT2‧‧‧端子
CT3‧‧‧端子
CT4‧‧‧端子
CT5[1]‧‧‧端子
CT5[j]‧‧‧端子
CT5[j+1]‧‧‧端子
CT5[n]‧‧‧端子
CT6[1]‧‧‧端子
CT6[j]‧‧‧端子
CT6[j+1]‧‧‧端子
CT6[n]‧‧‧端子
CT7‧‧‧端子
CT8‧‧‧端子
IL[1]‧‧‧佈線
IL[j]‧‧‧佈線
IL[j+1]‧‧‧佈線
IL[n]‧‧‧佈線
ILref‧‧‧佈線
OL[1]‧‧‧佈線
OL[j]‧‧‧佈線
OL[j+1]‧‧‧佈線
OL[n]‧‧‧佈線
OLref‧‧‧佈線
VDDL‧‧‧佈線
VSSL‧‧‧佈線
BG[1]‧‧‧佈線
BG[j]‧‧‧佈線
BG[n]‧‧‧佈線
BGref‧‧‧佈線
NCMref‧‧‧節點
N[1,1]‧‧‧節點
N[i,1]‧‧‧節點
N[m,1]‧‧‧節點
N[1,j]‧‧‧節點
N[i,j]‧‧‧節點
N[i+1,j]‧‧‧節點
N[i,j+1]‧‧‧節點
N[i+1,j+1]‧‧‧節點
N[m,j]‧‧‧節點
N[1,n]‧‧‧節點
N[i,n]‧‧‧節點
N[m,n]‧‧‧節點
Nref[1]‧‧‧節點
Nref[i]‧‧‧節點
Nref[i+1]‧‧‧節點
Nref[m]‧‧‧節點
NNC‧‧‧電路
U[1,1]‧‧‧積和運算電路
U[2,1]‧‧‧積和運算電路
U[3,1]‧‧‧積和運算電路
U[1,2]‧‧‧積和運算電路
U[2,2]‧‧‧積和運算電路
U[3,2]‧‧‧積和運算電路
U[1,3]‧‧‧積和運算電路
U[2,3]‧‧‧積和運算電路
U[3,3]‧‧‧積和運算電路
U[M,1]‧‧‧積和運算電路
U[g,h]‧‧‧積和運算電路
U[1,N]‧‧‧積和運算電路
U[M,N]‧‧‧積和運算電路
MSW‧‧‧開關電路
MSW1‧‧‧開關電路
MSW2‧‧‧開關電路
MSW-RW‧‧‧開關電路
MSW-WW‧‧‧開關電路
MSW-WD‧‧‧開關電路
MSW-B‧‧‧開關電路
HRW[1]‧‧‧佈線群
HRW[2]‧‧‧佈線群
HRW[3]‧‧‧佈線群
HRW[4]‧‧‧佈線群
HRW[5]‧‧‧佈線群
HRW[6]‧‧‧佈線群
HRW[N]‧‧‧佈線群
HRW[(g-1)N+1]‧‧‧佈線群
HRW[gN]‧‧‧佈線群
HRW[(M-1)N+1]‧‧‧佈線群
HRW[MN]‧‧‧佈線群
HWW[1]‧‧‧佈線群
HWW[2]‧‧‧佈線群
HWW[3]‧‧‧佈線群
HWW[g]‧‧‧佈線群
HWW[M]‧‧‧佈線群
VB[1]‧‧‧佈線群
VB[2]‧‧‧佈線群
VB[3]‧‧‧佈線群
VB[4]‧‧‧佈線群
VB[5]‧‧‧佈線群
VB[6]‧‧‧佈線群
VB[M]‧‧‧佈線群
VB[(h-1)M+1]‧‧‧佈線群
VB[hM]‧‧‧佈線群
VB[(N-1)M+1]‧‧‧佈線群
VB[NM]‧‧‧佈線群
VWD[1]‧‧‧佈線群
VWD[2]‧‧‧佈線群
VWD[3]‧‧‧佈線群
VWD[h]‧‧‧佈線群
VWD[N]‧‧‧佈線群
SW[1]‧‧‧電路
SW[x]‧‧‧電路
SWW[1]‧‧‧佈線
SWW[x]‧‧‧佈線
SWW‧‧‧佈線
SWB[1]‧‧‧佈線
SWB[x]‧‧‧佈線
SWB‧‧‧佈線
RW‧‧‧端子
WW‧‧‧端子
WD‧‧‧端子
B‧‧‧端子
TH1‧‧‧端子
TH1[1]‧‧‧端子
TH1[x]‧‧‧端子
TH2‧‧‧端子
TH2[1]‧‧‧端子
TH2[x]‧‧‧端子
TV1‧‧‧端子
TV1[1]‧‧‧端子
TV1[x]‧‧‧端子
TV2‧‧‧端子
TV2[1]‧‧‧端子
TV2[x]‧‧‧端子
RWSig(2)‧‧‧信號
RWSig(3)‧‧‧信號
BSig(2)‧‧‧信號
BSig(3)‧‧‧信號
BSig(4)‧‧‧信號
WWSig‧‧‧選擇信號
T01‧‧‧時刻
T02‧‧‧時刻
T03‧‧‧時刻
T04‧‧‧時刻
T05‧‧‧時刻
T06‧‧‧時刻
T07‧‧‧時刻
T08‧‧‧時刻
T09‧‧‧時刻
T10‧‧‧時刻
T11‧‧‧時刻
T12‧‧‧時刻
T13‧‧‧時刻
T14‧‧‧時刻
T15‧‧‧時刻
T16‧‧‧時刻
T17‧‧‧時刻
Tr1‧‧‧電晶體
Tr2‧‧‧電晶體
Tr3‧‧‧電晶體
Tr4‧‧‧電晶體
Tr5‧‧‧電晶體
Tr6‧‧‧電晶體
Tr7‧‧‧電晶體
Tr8‧‧‧電晶體
Tr9‧‧‧電晶體
Tr11‧‧‧電晶體
Tr12‧‧‧電晶體
Tr21‧‧‧電晶體
Tr22‧‧‧電晶體
Tr23‧‧‧電晶體
Tr31‧‧‧電晶體
Tr32‧‧‧電晶體
Tr41‧‧‧電晶體
Tr42[1]‧‧‧電晶體
Tr42[x]‧‧‧電晶體
C1‧‧‧電容器
C2‧‧‧電容器
C3‧‧‧電容器
C4‧‧‧電容器
C5‧‧‧電容器
Co1‧‧‧箭頭
Co2‧‧‧箭頭
Ro1‧‧‧箭頭
Ro2‧‧‧箭頭
SWT1‧‧‧開關
SWT2‧‧‧開關
M‧‧‧電晶體
MD‧‧‧電晶體
C11‧‧‧電容器
C12‧‧‧電容器
Sig1(j)‧‧‧信號線
Sig2(j)‧‧‧信號線
Sig1(j+1)‧‧‧信號線
Sig2(j+1)‧‧‧信號線
G1(i)‧‧‧掃描線
G2(i)‧‧‧掃描線
CL(g)‧‧‧控制線
ML(h)‧‧‧檢測信號線
C(g)‧‧‧電極
M(h)‧‧‧電極
BR(g,h)‧‧‧導電膜
CSCOM‧‧‧佈線
VCOM1‧‧‧佈線
VCOM2‧‧‧第四導電膜
ANO‧‧‧第三導電膜
FPC1‧‧‧軟性印刷電路板
FPC2‧‧‧軟性印刷電路板
ACF1‧‧‧導電材料
ACF2‧‧‧導電材料
AF1‧‧‧配向膜
AF2‧‧‧配向膜
BM‧‧‧遮光膜
CF1‧‧‧彩色膜
CF2‧‧‧彩色膜
KB1‧‧‧構造體
CP‧‧‧導電材料
GD‧‧‧驅動電路
SD‧‧‧驅動電路
OSC‧‧‧振盪電路
DC‧‧‧檢測電路
100‧‧‧半導體裝置
110‧‧‧偏置電路
111‧‧‧偏置電路
112‧‧‧偏置電路
113‧‧‧偏置電路
115‧‧‧偏置電路
116‧‧‧偏置電路
120‧‧‧記憶單元陣列
121‧‧‧記憶單元陣列
151‧‧‧偏置電路
160‧‧‧記憶單元陣列
2000TP1‧‧‧觸控面板
2100(i,j)‧‧‧像素
2100(i,j+1)‧‧‧像素
2100(i+1,j)‧‧‧像素
2100(i+2,j)‧‧‧像素
2110(i,j)‧‧‧第一顯示元件
2110(i,j+1)‧‧‧第一顯示元件
2110(i,j+2)‧‧‧第一顯示元件
2111(i,j)‧‧‧第一電極
2111(i,j+1)‧‧‧第一電極
2111(i,j+2)‧‧‧第一電極
2111(i+1,j)‧‧‧第一電極
2111(i+2,j)‧‧‧第一電極
2111E‧‧‧區域
2111H‧‧‧開口
2112‧‧‧第二電極
2113‧‧‧層
2120(i,j)‧‧‧第二顯示元件
2120(i,j+1)‧‧‧第二顯示元件
2121(i,j)‧‧‧第三電極
2122‧‧‧第四電極
2123(j)‧‧‧層
2150(g,h)‧‧‧檢測元件
2150(g,1)‧‧‧檢測元件
2150(g,q)‧‧‧檢測元件
2150(1,h)‧‧‧檢測元件
2150(p,h)‧‧‧檢測元件
2200(i,j)‧‧‧像素電路
2200(i,j+1)‧‧‧像素電路
2501‧‧‧絕緣膜
2502‧‧‧絕緣膜
2503‧‧‧絕緣膜
2504‧‧‧絕緣膜
2505‧‧‧絕緣膜
2506A‧‧‧第一絕緣膜
2506B‧‧‧第二絕緣膜
2507‧‧‧絕緣膜
2508‧‧‧絕緣膜
2521‧‧‧導電膜
2522A‧‧‧導電膜
2522B‧‧‧導電膜
2523‧‧‧導電膜
2524A‧‧‧導電膜
2524B‧‧‧導電膜
2540A‧‧‧第一中間膜
2540B‧‧‧第二中間膜
2540C‧‧‧中間膜
2560‧‧‧半導體膜
2581‧‧‧功能層
2582‧‧‧功能層
2601‧‧‧連接部
2602A‧‧‧開口部
2602B‧‧‧開口部
2602C‧‧‧開口部
2603A‧‧‧第一開口部
2603B‧‧‧第二開口部
2603C‧‧‧開口部
2801‧‧‧基板
2802‧‧‧基板
2802P‧‧‧功能膜
2802D‧‧‧功能膜
2803‧‧‧基板
2811‧‧‧接合層
2812‧‧‧接合層
2820‧‧‧封止材
2900A‧‧‧端子
2900B‧‧‧端子
2901‧‧‧端子
4700‧‧‧電子構件
4701‧‧‧引線
4702‧‧‧印刷電路板
4703‧‧‧電路部
4704‧‧‧電路基板
4800‧‧‧半導體晶圓
4800a‧‧‧晶片
4801‧‧‧晶圓
4801a‧‧‧晶圓
4802‧‧‧電路部
4803‧‧‧空隙
4803a‧‧‧空隙
4810‧‧‧半導體晶圓
5200‧‧‧資訊終端
5221‧‧‧外殼
5222‧‧‧顯示部
5223‧‧‧操作按鈕
5224‧‧‧揚聲器
在圖式中：圖1A和圖1B是示出半導體裝置的一個例子的方塊圖；圖2是示出分層神經網路的一個例子的圖；圖3是示出分層神經網路的一個例子的圖；
圖4是示出開關電路的結構例的電路圖；圖5是示出開關電路的結構例的電路圖；圖6是示出半導體裝置的一個例子的方塊圖；圖7是示出半導體裝置的一個例子的方塊圖；圖8是示出圖7的半導體裝置的偏置電路的一個例子的電路圖；圖9是示出圖7的半導體裝置的偏置電路的一個例子的電路圖；圖10是示出圖7的半導體裝置的偏置電路的一個例子的電路圖；圖11是示出圖7的半導體裝置的偏置電路的一個例子的電路圖；圖12是示出圖7的半導體裝置的偏置電路的一個例子的電路圖；圖13是示出圖7的半導體裝置的記憶單元陣列的一個例子的電路圖；圖14是示出圖7的半導體裝置的偏置電路的一個例子的電路圖；圖15是示出圖7的半導體裝置的記憶單元陣列的一個例子的電路圖；圖16是示出半導體裝置的工作例的時序圖；圖17是示出半導體裝置的工作例的時序圖；圖18是示出半導體裝置的工作例的時序圖；圖19A至圖19E是示出電子構件的製造例的流程
圖、電子構件的透視圖及半導體晶圓的透視圖；圖20是示出電子裝置的例子的透視圖；圖21A、圖21B1、圖21B2及圖21C是示出觸控面板的結構例的圖；圖22A和圖22B是示出觸控面板的顯示面板的像素的結構例的圖；圖23A和圖23B是示出觸控面板的結構例的剖面圖；圖24A和圖24B是示出觸控面板的結構例的剖面圖；圖25A至圖25C是示出顯示面板的反射膜的形狀的例子的示意圖；圖26是示出輸入部的結構例的方塊圖；圖27是說明顯示部的像素的電路圖。
首先，對“電子裝置”、“電子構件”、“模組”、“半導體裝置”的記載進行說明。一般來說，“電子裝置”有時例如是指：個人電腦；行動電話；平板資訊終端；電子書閱讀器終端；可穿戴終端；AV(Audio Visual：視聽)設備；電器產品；住宅設備機器；商用設備機器；數位看板(Digital Signage)；汽車；或者具有系統的電氣產品等。此外，“電子構件”或“模組”有時是指：電子裝置所具有的處理器、記憶體裝置、感測器、電
池、顯示裝置、發光裝置、介面裝置、RF(Radio Frequency：射頻)標籤、接收器、發送器等。此外，“半導體裝置”有時是指：使用半導體元件的裝置；或者電子構件或模組所具有的使用半導體元件的驅動電路、控制電路、邏輯電路、信號產生電路、信號轉換電路、位準轉換電路、電壓源、電流源、切換電路、放大電路、記憶體電路、記憶單元、顯示電路以及顯示像素等。
在本說明書中，有時將氧化物半導體稱為OS(Oxide Seniconductor)。因此，有時將在通道形成區中包含氧化物半導體的電晶體稱為OS電晶體。
在本實施方式中，對分層神經網路以及構成本發明的一個實施方式的分層神經網路的半導體裝置的例子進行說明。
首先，對分層神經網路進行說明。
圖2示出分層神經網路的一個例子。第(k-1)層(這裡k是2以上的整數)具有P個(這裡P是1以上的整數)神經元、第k層具有Q個(這裡Q是1以上的整數)神經元、第(k+1)層具有R個(這裡R是1以上的整數)神經元。
第(k-1)層的第p神經元(這裡p是1以上且P
以下的整數)的輸出信號zp (k-1)與權係數wqp (k)的積被輸入到第k層的第q神經元(這裡q是1以上且Q以下的整數)，第k層的第q神經元的輸出信號zq (k)與權係數wrq (k+1)的積被輸入到第(k+1)層的第r神經元(這裡r是1以上且R以下的整數)，第(k+1)層的第r神經元的輸出信號為zr (k+1)。
此時，被輸入到第k層的第q神經元的信號的總和uq (k)由下式表示。
u q (k)=Σw qp (k) z p (k-1)
來自第k層的第q神經元的輸出信號zq (k)由下式定義。
z q (k)=f(u q (k))
函數f(uq (k))是啟動函數，可以使用階梯函數、線性斜坡函數、S函數等。
既可以在所有神經元中使用相同的啟動函數，也可以在所有神經元中使用不同的啟動函數。此外，啟動函數也可以在各層中相同或不同。
這裡，考慮圖3所示的共由L層(這裡L是3以上的整數)構成的分層神經網路(亦即，這裡k是2以上且(L-1)以下的整數)。第一層是分層神經網路的輸入層，第L層是分層神經網路的輸出層，第二層至第(L-1)層是分層神經網路的隱藏層。
第一層(輸入層)具有P個神經元，第k層(隱藏層)具有Q[k]個(這裡Q[k]是1以上的整數)神經元，第L層(輸出層)具有R個神經元。
第一層的第s[1]神經元(這裡s[1]是1以上P以下的整數)的輸出信號為zs[1] (1)，第k層的第s[k]神經元(這裡s[k]是1以上且Q[k]以下的整數)的輸出信號為zs[k] (k)，第L層的第s[L]神經元(這裡s[L]是1以上且R以下的整數)的輸出信號為zs[L] (L)。
第(k-1)層的第s[k-1]神經元(這裡s[k-1]是1以上且Q[k-1]以下的整數)的輸出信號zs[k-1] (k-1)與權係數ws[k]s[k-1] (k)的積us[k] (k) 被輸入到第k層的第s[k]神經元，第(L-1)層的第s[L-1]神經元(這裡s[L-1]是1以上且Q[L-1]以下的整數)的輸出信號zs[L-1] (L-1)與權係數ws[L]s[L-1] (L)的積us[L] (L)被輸入到第L層的第s[L]神經元。
接著，對構成分層神經網路的半導體裝置的例子進行說明。
圖1A所示的電路NNC具有列方向上M個及行方向上N個以矩陣狀配置的M×N個(這裡M、N都是1以上的整數)的積和運算電路。另外，將配置於第g行(這裡g是1以上且M以下的整數)、第h列(這裡h是1以上且N以下的整數)的積和運算電路記作U[g,h]。積和運算電路U[1,1]至積和運算電路U[M,N]分別具有列方向上m
個(這裡m是1以上的整數)及行方向上n個(這裡n是1以上的整數)以矩陣狀配置的m×n個類比記憶單元。
積和運算電路U[g,h]可以使用實施方式2說明的半導體裝置100。另外，積和運算電路U[g,h]可以採用不包括實施方式2說明的偏置電路110而在積和運算電路U[g,h]的外部與偏置電路110電連接的結構。
積和運算電路U[1,1]至積和運算電路U[M,N]都具有端子RW、端子WW、端子WD及端子B。端子RW是與將在實施方式2中說明的記憶單元陣列120中的佈線RW[1]至佈線RW[m]連接的m個端子。同樣地，端子WW是與記憶單元陣列120中的佈線WW[1]至佈線WW[m]連接的m個端子，端子WD是與佈線WD[1]至佈線WD[n-1]及佈線WDref連接的n個端子，端子B是與佈線B[1]至佈線B[n-1]及佈線Bref連接的n個端子。
電路NNC包括佈線群HRW[1]至佈線群HRW[MN]、佈線群HWW[1]至佈線群HWW[M]、佈線群VB[1]至佈線群VB[NM]以及佈線群VWD[1]至佈線群VWD[N]。另外，佈線群HRW[1]至佈線群HRW[MN]分別為m個佈線，佈線群HWW[1]至佈線群HWW[M]分別為m個佈線，佈線群VB[1]至佈線群VB[NM]分別為n個佈線，佈線群VWD[1]至佈線群VWD[N]分別為n個佈線。
電路NNC具有多個開關電路MSW。開關電路MSW具有端子TV1、端子TV2、端子TH1及端子TH2。另外，端子TV1與端子TV2處於電連接狀態，端
子TH1與端子TH2處於電連接狀態。
開關電路MSW具有選擇端子TV1‧端子TV2間的佈線與端子TH1‧端子TH2間的佈線的電連接或非連接的功能。也就是說，開關電路MSW具有選擇積和運算電路U[g,h]的端子與佈線電連接或非連接的功能。另外，開關電路MSW具有保持決定電連接或非連接的資料(在本說明書中，有時也稱為組態資料)的功能。這裡，較佳為開關電路MSW具有使端子TV1‧端子TV2間的佈線與端子TH1‧端子TH2間的佈線為電連接或非連接的傳輸電晶體並具有根據組態資料控制該傳輸電晶體的導通狀態或非導通狀態的結構。
圖1A中僅示出積和運算電路U[1,1]、積和運算電路U[M,1]、積和運算電路U[1,N]、積和運算電路U[M,N]、佈線群HRW[1]、佈線群HRW[N]、佈線群HRW[(M-1)N+1]、佈線群HRW[MN]、佈線群HWW[1]、佈線群HWW[M]、佈線群VB[1]、佈線群VB[M]、佈線群VB[(N-1)M+1]、佈線群VB[NM]、佈線群VWD[1]、佈線群VWD[N]、端子RW、端子WW、端子WD、端子B、開關電路MSW、端子TH1、端子TH2、端子TV1及端子TV2，而省略其他的積和運算電路。
圖1A的電路NNC的結構不侷限於本發明的一個實施方式。根據情況或狀況，可以適當地去除電路NNC的結構中的電路、佈線、元件等。或者，可以對電路NNC的結構中適當地追加其他的電路、佈線、元件
等。
接著，對積和運算電路U[1,1]至積和運算電路U[M,N]、上述佈線、多個開關電路MSW之間的連接結構進行說明。注意，為了便於說明，著眼於圖1B所示的積和運算電路U[g,h]進行說明。另外，多個開關電路MSW根據與其連接的佈線而分別記作開關電路MSW-RW、開關電路MSW-WW、開關電路MSW-B及開關電路MSW-WD。
積和運算電路U[g,h]的端子RW與N個開關電路MSW-RW電連接。N個開關電路MSW-RW與佈線群HRW[gN]至佈線群HRW[(g-1)N+1]電連接。
積和運算電路U[g,h]的端子WW與開關電路MSW-WW電連接。開關電路MSW-WW與佈線群HWW[g]電連接。
積和運算電路U[g,h]的端子B與M個開關電路MSW-B電連接。M個開關電路MSW-B與佈線群VB[(h-1)M+1]至佈線群VB[hM]電連接。
積和運算電路U[g,h]的端子WD與開關電路MSW-WD電連接。開關電路MSW-WD與佈線群VWD[h]電連接。
圖4示出開關電路MSW的結構的一個例子。圖4所示的開關電路MSW1是使一方的x個佈線與其他的x個佈
線電連接或非連接的電路。x是1以上的整數，可以根據構成的佈線的個數改變。例如，當作為開關電路MSW-RW或開關電路MSW-WW使用開關電路MSW1時，x可以為n。例如，當作為開關電路MSW-B及開關電路MSW-WD使用開關電路MSW1時，x可以為m。
開關電路MSW1具有端子TV1、端子TV2、端子TH1及端子TH2。端子TV1包括端子TV1[1]至端子TV1[x]，端子TV2包括端子TV2[1]至端子TV2[x]，端子TH1包括端子TH1[1]至端子TH1[x]，端子TH2包括端子TH2[1]至端子TH2[x]。
端子TV1[x0](這裡x0是1以上x以下的整數)與端子TV2[x0]電連接，端子TH1[x0]與端子TH2[x0]電連接。在圖4中，省略端子TV1[x0]、端子TV2[x0]、端子TH1[x0]及端子TH2[x0]的記載。
開關電路MSW1包括電路SW[1]至電路SW[x]。電路SW[1]至電路SW[x]各包括電晶體Tr31、電晶體Tr32及電容器C4。
這裡，著眼於電路SW[x0]對電路SW[1]至電路SW[x]的內部結構進行說明。電晶體Tr31的第一端子與佈線SWB[x0]電連接，電晶體Tr31的第二端子與電容器C4的第一端子電連接，電晶體Tr31的閘極與佈線SWW[x0]電連接。電晶體Tr32的第一端子與端子TV1[x0]及端子TV2[x0]電連接，電晶體Tr32的第二端子與端子TH1[x0]及端子TH2[x0]電連接，電晶體Tr32的閘極與電
容器C4的第一端子電連接。電容器C4的第二端子與佈線VSSL電連接。另外，將電晶體Tr31的第二端子、電容器C4的第一端子及電晶體Tr32的閘極的連接處作為電路SW[x0]中的保持節點。
佈線SWW[x0]是對電路SW[x0]供應選擇信號的佈線，佈線SWB[x0]是用來對電路SW[x0]供應組態資料的佈線。藉由從佈線SWW[x0]輸入高位準電位，可以對電路SW[x0]的電晶體Tr31的閘極施加高位準電位，由此電晶體Tr31變為導通狀態。此時，藉由從佈線SWB[x0]供應對應於組態資料的電位，該電位被寫入保持節點。然後，藉由從佈線SWW[x0]輸入低位準電位使電晶體Tr31變為非導通狀態，可以保持該電位。由於該電位被施加到電晶體Tr32的閘極，所以電晶體Tr32根據組態資料變為導通狀態或非導通狀態。
雖然在圖4中標示為佈線SWW[1]至佈線SWW[x]，但是本發明的一個實施方式不侷限於此。例如，藉由將佈線SWW[1]至佈線SWW[x]組合為一個佈線，可以一次性選擇電路SW[1]至電路SW[x]。由此，可以同時對電路SW[1]至電路SW[x]寫入組態資料。
雖然在圖4中標示為佈線SWB[1]至佈線SWB[x]，但是本發明的一個實施方式不侷限於此。例如，藉由將佈線SWB[1]至佈線SWB[x]組合為一個佈線，可以縮小開關電路MSW1的電路面積。此時，可以利用佈線SWW[1]至佈線SWW[x]依次選擇電路SW[1]至電路
SW[x]並對該被選擇的電路寫入預定的組態資料。
注意，在圖4的開關電路MSW1中，僅示出電路SW[1]、電路SW[x]、佈線SWW[1]、佈線SWW[x]、佈線SWB[1]、佈線SWB[x]、佈線VSSL、端子TV1、端子TV1[1]、端子TV1[x]、端子TV2、端子TV2[1]、端子TV2[x]、端子TH1、端子TH1[1]、端子TH1[x]、端子TH2、端子TH2[1]、端子TH2[x]、電晶體Tr31、電晶體Tr32及電容器C4，而省略其他的佈線、電路、元件及其元件符號。
圖5示出與圖4不同的開關電路MSW的結構的一個例子。與開關電路MSW1同樣，圖5所示的開關電路MSW2是使一方的x個佈線與其他的x個佈線電連接或非連接的電路。x可以根據構成的佈線的個數改變。
開關電路MSW2包括端子TV1、端子TV2、端子TH1和端子TH2。端子TV1包括端子TV1[1]至端子TV1[x]，端子TV2包括端子TV2[1]至端子TV2[x]，端子TH1包括端子TH1[1]至端子TH1[x]，端子TH2包括端子TH2[1]至端子TH2[x]。
端子TV1[x0]與端子TV2[x0]電連接，端子TH1[x0]與端子TH2[x0]電連接。注意，圖5中省略了端子TV1[x0]、端子TV2[x0]、端子TH1[x0]及端子TH2[x0]。
開關電路MSW2包括電晶體Tr41、電晶體
Tr42[1]至電晶體Tr42[x]以及電容器C5。
這裡，對開關電路MSW2的內部結構進行說明。電晶體Tr41的第一端子與佈線SWB電連接，電晶體Tr41的第二端子與電晶體Tr42[1]至電晶體Tr42[x]的閘極電連接，電晶體Tr41的閘極與佈線SWW電連接。電晶體Tr42[x0]的第一端子與端子TV1[x0]及端子TV2[x0]電連接，電晶體Tr42[x0]的第二端子與端子TH1[x0]及端子TH2[x0]電連接。電容器C5的第一端子與電晶體Tr41的第二端子電連接，電容器C5的第二端子與佈線VSSL電連接。另外，將電晶體Tr41的第二端子、電容器C5的第一端子、電晶體Tr42[1]至電晶體Tr42[x]的閘極的連接處作為開關電路MSW2中的保持節點。
佈線SWW是對開關電路MSW2的電晶體Tr41的閘極供應電位的佈線，佈線SWB是對開關電路MSW2供應組態資料的佈線。藉由從佈線SWW輸入高位準電位，電晶體Tr41的閘極被施加高位準電位，而使電晶體Tr41變為導通狀態。此時，藉由由佈線SWB提供對應於組態資料的電位，該電位被寫入保持節點。然後，藉由從佈線SWW輸入低位準電位使電晶體Tr41變為非導通狀態，可以保持該電位。由於該電位被施加到電晶體Tr42[1]至電晶體Tr42[x]的閘極，所以電晶體Tr42[1]至電晶體Tr42[x]根據組態資料同時變為導通狀態或非導通狀態。
圖5的開關電路MSW2僅示出佈線SWW、佈
線SWB、佈線VSSL、端子TV1、端子TV1[1]、端子TV1[x]、端子TV2、端子TV2[1]、端子TV2[x]、端子TH1、端子TH1[1]、端子TH1[x]、端子TH2、端子TH2[1]、端子TH2[x]、電晶體Tr41、電晶體Tr42[1]、電晶體Tr42[x]及電容器C5，而省略其他的佈線、電路、元件及其元件符號。
另外，藉由作為電晶體Tr31、電晶體Tr32、電晶體Tr41及電晶體Tr42[1]至電晶體Tr42[x]使用OS電晶體，可以抑制電晶體Tr31、電晶體Tr32、電晶體Tr41及電晶體Tr42[1]至電晶體Tr42[x]的洩漏電流，由此有可能實現計算精度高的積和運算電路。另外，藉由作為電晶體Tr31或電晶體Tr41使用OS電晶體，可以使電晶體Tr31或電晶體Tr41處於非導通狀態時從保持節點至佈線SWB[1]至佈線SWB[x]中的任一個或佈線SWB的洩漏電流非常小。也就是說，由於可以減少保持節點的電位的更新工作，所以可以降低半導體裝置的耗電量。
另外，雖然在圖4中作為電晶體Tr32示出n通道型電晶體，但是也可以使用p通道型電晶體代替。同樣地，雖然在圖5中作為電晶體Tr42[1]至電晶體Tr42[x]示出n通道型電晶體，但是也可以使用p通道型電晶體代替。
圖6示出圖1A所示的電路NNC的具體例子。
圖6的電路NNC包括積和運算電路U[1,1]、積和運算電路U[1,2]、積和運算電路U[1,3]、積和運算電路U[2,1]、積和運算電路U[2,2]、積和運算電路U[2,3]、積和運算電路U[3,1]、積和運算電路U[3,2]及積和運算電路U[3,3]。亦即，圖6的電路NNC相當於圖1A的電路NNC中M為3、N為3的結構。
但是，圖6的電路NNC的佈線去除了M為3、N為3的圖1A的電路NNC中的佈線群HRW[3]、佈線群HRW[6]、佈線群HRW[9]、佈線群VB[3]、佈線群VB[6]及佈線群VB[9]。亦即，圖6的電路NNC包括佈線群HRW[1]、佈線群HRW[2]、佈線群HRW[4]、佈線群HRW[5]、佈線群HRW[7]、佈線群HRW[8]、佈線群HWW[1]、佈線群HWW[2]、佈線群HWW[3]、佈線群VB[1]、佈線群VB[2]、佈線群VB[4]、佈線群VB[5]、佈線群VB[7]、佈線群VB[8]、佈線群VWD[1]、佈線群VWD[2]及佈線群VWD[3]。
積和運算電路U[1,1]至積和運算電路U[3,3]的記憶單元陣列120包括n2個記憶單元AM。記憶單元AM在積和運算電路U[1,1]至積和運算電路U[3,3]的各記憶單元陣列120中以列方向上n個、行方向上n個的矩陣狀設置。
佈線群HRW[1]、佈線群HRW[2]、佈線群HRW[4]、佈線群HRW[5]、佈線群HRW[7]、佈線群HRW[8]、佈線群HWW[1]至佈線群HWW[3]、佈線群
VB[1]、佈線群VB[2]、佈線群VB[4]、佈線群VB[5]、佈線群VB[7]、佈線群VB[8]及佈線群VWD[1]至佈線群VWD[3]各為n個佈線。佈線群HRW[1]、佈線群HRW[2]、佈線群HRW[4]、佈線群HRW[5]、佈線群HRW[7]、佈線群HRW[8]及佈線群HWW[1]至佈線群HWW[3]各藉由開關電路MSW2與積和運算電路的端子RW或端子WW電連接。同樣地，佈線群VB[1]、佈線群VB[2]、佈線群VB[4]、佈線群VB[5]、佈線群VB[7]、佈線群VB[8]及佈線群VWD[1]至佈線群VWD[3]各藉由開關電路MSW2與積和運算電路的端子WD或端子B電連接。
開關電路MSW2的詳細情況與前面所述的分層神經網路的結構例1相同。因此，當開關電路MSW2的保持節點被施加高位準電位時，藉由上述開關電路MSW2連接的佈線與端子電導通；當開關電路MSW2的保持節點被施加低位準電位時，藉由上述開關電路MSW2連接的佈線與端子非電導通。在圖6中，成為導通狀態的開關電路MSW2以黑正方形表示，成為非導通狀態的開關電路MSW2以白正方形表示，電路NNC工作中切換變為導通狀態或非導通狀態的開關電路MSW2以黒正三角形表示。另外，也可以使用開關電路MSW1代替開關電路MSW2。
圖6的電路NNC中示出輸入層(第一層)具有2n個神經元、第一隱藏層(第二層)具有2n個神經元、第二隱藏層(第三層)具有n個神經元、輸出層(第四層)具有
3n個神經元的情況。
積和運算電路U[1,1]、積和運算電路U[1,2]、積和運算電路U[2,1]、積和運算電路U[2,2]的記憶單元AM中儲存有用來對第一隱藏層的神經元輸入的權係數W(2)。積和運算電路U[1,3]、積和運算電路U[2,3]的記憶單元AM中儲存有用來對第二隱藏層的神經元輸入的權係數W(3)。積和運算電路U[3,1]、積和運算電路U[3,2]、積和運算電路U[3,3]的記憶單元AM中儲存有用來對輸出層的神經元輸入的權係數W(4)。佈線群HWW[1]至佈線群HWW[3]對應於佈線WW(3n個信號線)，佈線群VWD[1]至佈線群VWD[3]對應於佈線WD(3n個信號線)。藉由對佈線WW依次輸入選擇信號WWSig來對佈線WD供應對應於選擇信號WWSig的資料(圖6中記作W)，可以對各積和運算電路中的各記憶單元AM儲存權係數。
對向第一隱藏層的信號輸入及從第一隱藏層的信號輸出進行說明。輸入層的2n個神經元的輸出作為2n個信號RWSig(2)藉由佈線群HRW[1]及佈線群HRW[4]的共2n個信號線被儲存至積和運算電路U[1,1]、積和運算電路U[1,2]、積和運算電路U[2,1]、積和運算電路U[2,2]。積和運算電路U[1,1]、積和運算電路U[1,2]、積和運算電路U[2,1]及積和運算電路U[2,2]的輸出藉由佈線群VB[1]及佈線群VB[4]的共2n個信號線作為2n個信號BSig(2)被輸出。也就是說，2n個信號BSig(2)分別相當於對輸入層的神經元輸出的信號與權係數W(2)進行積和運
算而得到的值(也稱為淨值)。2n個信號BSig(2)從佈線群VB[1]及佈線群VB[4]輸出後，藉由從積和運算的值求出啟動函數的值，由此可以生成從第一隱藏層輸出的神經元信號。
對向第二隱藏層的信號輸入及從第二隱藏層的信號輸出進行說明。第一隱藏層的2n個神經元的輸出作為2n個信號RWSig(3)藉由佈線群HRW[2]及佈線群HRW[5]的共2n個信號線被儲存至積和運算電路U[1,3]和積和運算電路U[2,3]。積和運算電路U[1,3]及積和運算電路U[2,3]的輸出作為n個信號BSig(3)藉由佈線群VB[7]的共n個信號線被輸出。也就是說，n個信號BSig(3)分別相當於從第一隱藏層的神經元輸出的信號與權係數W(3)進行積和運算的值。n個信號BSig(3)從佈線群VB[7]輸出後，藉由從積和運算的值求出啟動函數的值，由此可以生成從第二隱藏層輸出的神經元信號。
對向輸出層的信號輸入及從輸出層的信號輸出進行說明。第二隱藏層的n個神經元的輸出作為n個信號RWSig(4)藉由佈線群HRW[8]的共n個信號線被儲存至積和運算電路U[3,1]、積和運算電路U[3,2]及積和運算電路U[3,3]。積和運算電路U[3,1]、積和運算電路U[3,2]及積和運算電路U[3,3]的輸出作為3n個信號BSig(4)藉由佈線群VB[2]、佈線群VB[5]、佈線群VB[8]的共3n個信號線被輸出。也就是說，3n個信號BSig(4)分別相當於從第二隱藏層的神經元輸出的信號與權係數W(4)進行積和運
算的值。3n個信號BSig(4)從佈線群VB[2]、佈線群VB[5]及佈線群VB[8]輸出後，藉由從積和運算的值求出啟動函數的值，由此可以生成從輸出層輸出的神經元信號。
如上所述，藉由在多個佈線與多個積和運算電路之間設置使其彼此連接或非連接的開關，可以自由地改變分層神經網路的電路的連接方式。由此，能夠以小規模的電路高速地進行積和運算處理，從而可以實現低功耗的半導體裝置。
另外，本實施方式可以與本說明書所示的其他實施方式適當地組合。
在本實施方式中，說明實施方式1中說明積和運算電路。該積和運算電路是指對多個第一類比資料和多個第二類比資料求積之和的電路。
圖7示出本發明的一個實施方式的半導體裝置的一個例子。圖7是積和運算電路的方塊圖，其中半導體裝置100包括偏置電路110和記憶單元陣列120。
偏置電路110包括列輸出電路OUT[1]至列輸出電路OUT[n](這裡n為1以上的整數)和參考列輸出電路Cref。
記憶單元陣列120包括在列方向有m個(這裡m為1以上的整數)且在行方向有n個的m×n個記憶單元AM及列方向上的m個記憶單元AMref。在記憶單元陣列120中，將記憶單元AM和記憶單元AMref配置為m×(n+1)的矩陣形狀。尤其是，在圖7所示的記憶單元陣列120中，“記憶單元AM[i,j]”(這裡i為1以上且m以下的整數，j為1以上且n以下的整數)表示位於第i行且第j列的記憶單元AM，而“記憶單元AMref[i]”表示位於第i行的記憶單元AMref。
注意，雖然在實施方式1中對積和運算電路的記憶單元陣列包括列方向上m個及行方向上n個以矩陣狀配置的m×n個類比記憶單元的情況進行了說明，但是本實施方式中說明的積和運算電路的記憶單元陣列如上所述包括列方向上m個及行方向上(n+1)個以矩陣狀配置的m×(n+1)個類比記憶單元。也就是說，當將本實施方式應用於實施方式1時，積和運算電路的記憶單元陣列不是m×n個而是以m×(n+1)的矩陣狀配置的類比記憶單元陣列。
此外，記憶單元AM保持根據第一類比資料的電位，而記憶單元AMref保持規定的電位。該規定的電位是積和運算處理所需的電位，在本說明書中，有時將對應於該電位的資料稱為參考類比資料。
記憶單元陣列120包括輸出端子SPT[1]至輸出端子SPT[n]。
列輸出電路OUT[j]包括輸出端子OT[j]，而參考列輸出電路Cref包括輸出端子OTref。
佈線ORP電連接於列輸出電路OUT[1]至列輸出電路OUT[n]，而佈線OSP電連接於列輸出電路OUT[1]至列輸出電路OUT[n]。佈線ORP及佈線OSP是用來對偏置電路110供應控制信號的佈線。
記憶單元陣列120的輸出端子SPT[j]電連接於佈線B[j]。
列輸出電路OUT[j]的輸出端子OT[j]電連接於佈線B[j]。
參考列輸出電路Cref的輸出端子OTref電連接於佈線Bref。
記憶單元AM[i,j]電連接於佈線RW[i]、佈線WW[i]、佈線WD[j]、佈線B[j]以及佈線VR。
記憶單元AMref[i]電連接於佈線RW[i]、佈線WW[i]、佈線WDref、佈線Bref以及佈線VR。
佈線WW[i]被用作對記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]供應選擇信號的佈線，而佈線RW[i]被用作對記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]供應參考電位或根據第二類比資料的電位的任一個的佈線。佈線WD[j]被用作供應寫入到第j列的記憶單元AM的資料的佈線，而佈線VR被用作在從記憶單元AM或記憶單元AMref讀出資料時對記憶單元AM或記憶單元AMref供應規定的電位的佈線。
佈線B[j]被用作從列輸出電路OUT[j]向記憶單元陣列120的第j列所具有的記憶單元AM供應信號的佈線。
佈線Bref被用作從參考列輸出電路Cref向記憶單元AMref[1]至記憶單元AMref[m]分別供應信號的佈線。
作為圖7所示的半導體裝置100，只示出偏置電路110、記憶單元陣列120、列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、輸出端子SPT[1]、輸出端子SPT[j]、輸出端子SPT[n]、記憶單元AM[1,1]、記憶單元AM[i,1]、記憶單元AM[m,1]、記憶單元AM[1,j]、記憶單元AM[i,j]、記憶單元AM[m,j]、記憶單元AM[1,n]、記憶單元AM[i,n]、記憶單元AM[m,n]、記憶單元AMref[1]、記憶單元AMref[i]、記憶單元AMref[m]、佈線OSP、佈線ORP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線WD[1]、佈線WD[j]、佈線WD[n]、佈線WDref、佈線VR、佈線RW[1]、佈線RW[i]、佈線RW[m]、佈線WW[1]、佈線WW[i]以及佈線WW[m]，而省略示出除此以外的電路、佈線、元件以及其符號。
本發明的一個實施方式的結構不侷限於圖7所示的半導體裝置100的結構。根據狀況、情況或需要，可以適當地改變半導體裝置100的結構。例如，根據半導
體裝置100的電路結構，也可以將佈線WD[j]和佈線VR作為一個佈線共同使用。此外，根據半導體裝置100的電路結構，也可以將佈線ORP和佈線OSP作為一個佈線共同使用。
接著，說明可以應用於偏置電路110的電路結構的例子。圖8示出作為偏置電路110的一個例子的偏置電路111。
偏置電路111電連接於佈線VDDL及佈線VSSL，以被供應電源電壓。明確而言，列輸出電路OUT[1]至列輸出電路OUT[n]分別電連接於佈線VDDL及佈線VSSL，而參考列輸出電路Cref電連接於佈線VDDL。此外，後面描述的電流鏡電路CM也有時電連接於佈線VSSL。佈線VDDL是供應高位準電位的佈線，而佈線VSSL是供應低位準電位的佈線。
以下說明列輸出電路OUT[j]的內部的電路結構。列輸出電路OUT[j]包括恆流電路CI、電晶體Tr1至電晶體Tr3、電容器C1以及佈線OL[j]。此外，列輸出電路OUT[1]至列輸出電路OUT[n]及參考列輸出電路Cref共同使用電流鏡電路CM。
恆流電路CI包括端子CT1及端子CT2。端子CT1被用作恆流電路CI的輸入端子，而端子CT2被用作恆流電路CI的輸出端子。此外，由列輸出電路OUT[1]至
列輸出電路OUT[n]及參考列輸出電路Cref共同使用的電流鏡電路CM包括端子CT5[1]至端子CT5[n]、端子CT6[1]至端子CT6[n]、端子CT7以及端子CT8。
恆流電路CI具有將從端子CT1流過端子CT2的電流保持為恆定的功能。
在列輸出電路OUT[j]中，電晶體Tr1的第一端子電連接於佈線OL[j]，電晶體Tr1的第二端子電連接於佈線VSSL，並且電晶體Tr1的閘極電連接於電容器C1的第一端子。電晶體Tr2的第一端子電連接於佈線OL[j]，電晶體Tr2的第二端子電連接於電容器C1的第一端子，並且電晶體Tr2的閘極電連接於佈線OSP。電晶體Tr3的第一端子電連接於電容器C1的第一端子，電晶體Tr3的第二端子電連接於佈線VSSL，並且電晶體Tr3的閘極電連接於佈線ORP。電容器C1的第二端子電連接於佈線VSSL。
電晶體Tr1至電晶體Tr3較佳為OS電晶體。更佳的是，電晶體Tr1至電晶體Tr3的通道形成區域為含有銦、元素M(作為元素M，包括鋁、鎵、釔或錫)、鋅中的至少一種的氧化物。
OS電晶體具有關態電流極小的特性。因此，當OS電晶體處於非導通狀態時源極與汲極間流過的洩漏電流非常小。尤其是，藉由作為電晶體Tr2使用OS電晶體，可以抑制電容器C1保持的電荷流過關閉狀態的電晶體Tr2的源極-汲極間。此外，藉由作為電晶體Tr3使用
OS電晶體，可以抑制電容器C1保持的電荷流過關閉狀態的電晶體Tr3的源極與汲極間。如此，可以長時間地保持電晶體Tr1的閘極的電位，從而可以使電晶體Tr1的源極與汲極間流過穩定的定電流。由此，有可能實現計算精度高的積和運算電路。
在列輸出電路OUT[j]中，恆流電路CI的端子CT1電連接於佈線VDDL，恆流電路CI的端子CT2電連接於電流鏡電路CM的端子CT5[j]。電流鏡電路CM的端子CT6[j]電連接於輸出端子OT[j]。
此外，佈線OL[j]是藉由電流鏡電路CM的端子CT5[j]及端子CT6[j]電連接恆流電路CI的端子CT2和輸出端子OT[j]的佈線。
以下說明參考列輸出電路Cref。參考列輸出電路Cref包括恆流電路CIref和佈線OLref。如上所述，參考列輸出電路Cref與列輸出電路OUT[1]至列輸出電路OUT[n]共同使用電流鏡電路CM。
恆流電路CIref包括端子CT3及端子CT4。端子CT3被用作恆流電路CIref的輸入端子，而端子CT4被用作恆流電路CIref的輸出端子。
恆流電路CIref具有將從端子CT3流過端子CT4的電流保持為恆定的功能。
在參考列輸出電路Cref中，恆流電路CIref的端子CT3電連接於佈線VDDL，恆流電路CIref的端子CT4電連接於電流鏡電路CM的端子CT7。電流鏡電路
CM的端子CT8電連接於輸出端子OTref。
佈線OLref是使恆流電路CIref的端子CT4與輸出端子OTref電連接的佈線，電流鏡電路CM的端子CT7及端子CT8在佈線OLref上。
在電流鏡電路CM中，端子CT5[j]電連接於端子CT6[j]，而端子CT7電連接於端子CT8。再者，佈線IL[j]電連接於端子CT5[j]與端子CT6[j]之間，而佈線ILref電連接於端子CT7與端子CT8之間。此外，將端子CT7-端子CT8間與佈線ILref的連接部分稱為節點NCMref。電流鏡電路CM具有根據節點NCMref的電位使流過佈線ILref的電流量與流過佈線IL[1]至佈線IL[n]的每一個的電流量相等的功能。
作為圖8所示的偏置電路111，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、恆流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電容器C1、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL以及佈線
VSSL，而省略示出除此以外的電路、佈線、元件以及其符號。
本發明的一個實施方式的結構不侷限於圖8所示的偏置電路111的結構。根據狀況、情況或需要，可以適當地改變偏置電路111的結構。
以下說明恆流電路CI及恆流電路CIref的內部的結構例子。
圖9是示出偏置電路112的電路圖，該電路圖示出圖8所示的偏置電路111的恆流電路CI及恆流電路CIref的內部的結構例子。
在列輸出電路OUT[j]中，恆流電路CI包括電晶體Tr4。電晶體Tr4是雙閘極結構的電晶體，其包括第一閘極和第二閘極。
在本說明書中，將具有雙閘極結構的電晶體的第一閘極設定為前閘極，可以將第一閘極換稱為閘極。
再者，將具有雙閘極結構的電晶體的第二閘極設定為背閘極，可以將第二閘極換稱為背閘極。
電晶體Tr4的第一端子電連接於恆流電路CI的端子CT1，電晶體Tr4的第二端子電連接於恆流電路CI的端子CT2，並且電晶體Tr4的閘極電連接於恆流電路CI的端子CT2。電晶體Tr4的背閘極電連接於佈線BG[j]。
在參考列輸出電路Cref中，恆流電路CIref
包括電晶體Tr6。電晶體Tr6是具有雙閘極結構的電晶體，其包括閘極和背閘極。
電晶體Tr6的第一端子電連接於恆流電路CIref的端子CT3，電晶體Tr6的第二端子電連接於恆流電路CIref的端子CT4，並且電晶體Tr6的閘極電連接於恆流電路CIref的端子CT4。電晶體Tr6的背閘極電連接於佈線BGref。
根據上述連接結構，藉由對佈線BG[j]及佈線BGref施加電位，可以分別控制電晶體Tr4及電晶體Tr6的臨界電壓。
此外，電晶體Tr4和電晶體Tr6較佳為都是OS電晶體。再者，電晶體Tr4及電晶體Tr6的每一個的通道形成區更佳為由包含銦、元素M以及鋅中的至少一個的氧化物形成。
作為圖9所示的偏置電路112，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、恆流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr4、電晶體Tr6、電容器C1、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、
佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線BG[1]、佈線BG[j]、佈線BG[n]、佈線BGref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL以及佈線VSSL，而省略示出除此以外的電路、佈線、元件以及其符號。
注意，根據本發明的一個實施方式的偏置電路的恆流電路CI及恆流電路CIref的結構不侷限於圖9所示的偏置電路112。根據狀況、情況或需要，可以刪除偏置電路112所包括的電路、元件、佈線等組件，或者對偏置電路112追加新的電路、元件、佈線等組件，或者改變偏置電路112內部的連接結構等。例如，可以如圖10所示的偏置電路115那樣改變偏置電路112所包括恆流電路CI的結構並去除恆流電路CIref。
圖10所示的偏置電路115的恆流電路CI包括電晶體Trr21至電晶體Tr23以及電容器C3。作為偏置電路112的恆流電路CI的端子CT1，偏置電路115的恆流電路CI包括端子CT1-1、端子CT1-2及端子CT1-3。並且，偏置電路115與佈線OSM及佈線ORM電連接。
電晶體Tr21是p通道型電晶體，電晶體Tr22及電晶體Tr23是n通道型電晶體。尤其較佳為電晶體Tr22及電晶體Tr23為OS電晶體。更佳的是，電晶體Tr22及電晶體Tr23的通道形成區域為含有銦、元素M、鋅中的至少一種的氧化物。
如上所述，OS電晶體具有關態電流極小的特
性。尤其是，藉由作為電晶體Tr22使用OS電晶體，可以抑制電容器C3保持的電荷流過關閉狀態的電晶體Tr22的源極與汲極間。此外，藉由作為電晶體Tr23使用OS電晶體，可以抑制電容器C3保持的電荷流過關閉狀態的電晶體Tr23的源極與汲極間。如此，可以長時間地保持電晶體Tr21的閘極的電位，從而可以使電晶體Tr21的源極與汲極間流過穩定的定電流。由此，有可能實現計算精度高的積和運算電路。
電晶體Tr21的第一端子與端子CT1-1電連接，電晶體Tr21的第二端子與端子CT2電連接，電晶體Tr21的閘極與電容器C3的第一端子電連接。電晶體Tr22的第一端子與端子CT2電連接，電晶體Tr22的第二端子與電容器C3的第一端子電連接，電晶體Tr22的閘極與佈線OSM電連接。電晶體Tr23的第一端子與電容器C3的第一端子電連接，電晶體Tr23的第二端子與端子CT1-3電連接，電晶體Tr23的閘極與佈線ORM電連接。電容器C3的第二端子與端子CT1-2電連接。
端子CT1-1至端子CT1-3分別與佈線VDDL電連接。
圖10所示的偏置電路115僅示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1-1、端子CT1-2、端子CT1-3、端子
CT2、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr21、電晶體Tr22、電晶體Tr23、電容器C1、電容器C3、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線OSM、佈線ORM、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL及佈線VSSL，而省略其他的電路、佈線、元件及其元件符號。
以下對偏置電路115的恆流電路CI的工作進行說明。
當佈線ORM被輸入高位準電位而佈線OSM被輸入低位準電位時，電晶體Tr23變為導通狀態而電晶體Tr22變為非導通狀態。此時，電容器C3的第一端子藉由電晶體Tr23由佈線VDDL被施加高位準電位。由於電容器C3的第二端子由佈線VDDL被施加高位準電位，電容器C3的保持電位變為0。也就是說，藉由對佈線ORM輸入高位準電位而對佈線OSM輸入低位準電位，可以使電容器C3保持的電荷放電而使恆流電路CI初始化。
當佈線ORM被輸入低位準電位而佈線OSM被輸入高位準電位時，電晶體Tr23變為非導通狀態而電晶體Tr22變為導通狀態。此時，電晶體Tr21的第二端子藉由電晶體Tr22與電晶體Tr21的閘極電連接。也就是
說，電晶體Tr21成為二極體連接的結構。隨著時間的經過，電容器C3的第一端子的電位變為與電晶體Tr21的第二端子的電位相等。
在該狀態下，藉由對佈線OSM輸入低位準電位而使電晶體Tr22變為非導通狀態，電容器C3保持與電晶體Tr21的第二端子相等的電位。由此，電晶體Tr21的閘極保持該電位，電晶體Tr21中流過基於該電位的定電流。
以下說明電流鏡電路CM的內部的結構例子。
圖11是示出偏置電路113的電路圖，該電路圖示出圖8所示的偏置電路111的電流鏡電路CM的內部的結構例子。
電流鏡電路CM在列輸出電路OUT[1]至列輸出電路OUT[n]的每一個中包括電晶體Tr5並在參考列輸出電路Cref中包括電晶體Tr7。電晶體Tr5及電晶體Tr7為n通道型電晶體。
列輸出電路OUT[j]所具有的電晶體Tr5的第一端子電連接於電流鏡電路CM的端子CT5[j]及端子CT6[j]。列輸出電路OUT[j]所具有的電晶體Tr5的第二端子電連接於佈線VSSL。列輸出電路OUT[j]所具有的電晶體Tr5的閘極電連接於電流鏡電路CM的端子CT7及端子CT8。
參考列輸出電路Cref所具有的電晶體Tr7的第一端子電連接於電流鏡電路CM的端子CT7及端子CT8。參考列輸出電路Cref所具有的電晶體Tr7的第二端子電連接於佈線VSSL。參考列輸出電路Cref所具有的電晶體Tr7的閘極電連接於電流鏡電路CM的端子CT7及端子CT8。
藉由採用上述連接結構，可以對列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr5的閘極施加節點NCMref的電位，使得電晶體Tr7的源極-汲極間流過的電流量與列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr5的源極-汲極間流過的電流量相等。由於偏置電路113的電流鏡電路CM的電晶體Tr5、電晶體Tr7為n通道型電晶體且該電晶體與被施加有低位準電位的佈線VSSL連接，所以作為電流灌入(current sink)的電流鏡電路而工作。
此外，電晶體Tr5和電晶體Tr7較佳為都是OS電晶體。再者，電晶體Tr5及電晶體Tr7的每一個的通道形成區更佳為由包含銦、元素M以及鋅中的至少一個的氧化物形成。
作為圖11所示的偏置電路113，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、恆流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端
子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr5、電晶體Tr7、電容器C1、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL以及佈線VSSL，而省略示出除此以外的電路、佈線、元件以及其符號。
注意，根據本發明的一個實施方式的偏置電路的電流鏡電路CM的結構不侷限於圖11所示的偏置電路113。根據狀況、情況或需要，可以刪除偏置電路113所包括的電路、元件、佈線等組件，或者對偏置電路113追加新的電路、元件、佈線等組件，或者改變偏置電路113內部的連接結構等。例如，也可以如圖12所示的偏置電路116那樣地改變電流鏡電路CM的結構。
圖12所示的偏置電路116的電流鏡電路CM在列輸出電路OUT[1]至列輸出電路OUT[n]中分別具有電晶體Tr8並在參考列輸出電路Cref中具有電晶體Tr9。另外，電晶體Tr8及電晶體Tr9為p通道型電晶體。
列輸出電路OUT[j]的電晶體Tr8的第一端子與電流鏡電路CM的端子CT5[j]及端子CT6[j]電連接。列輸出電路OUT[j]的電晶體Tr8的第二端子與佈線VDDL電連接。列輸出電路OUT[j]的電晶體Tr8的閘極與電流
鏡電路CM的端子CT7及端子CT8電連接。
參考列輸出電路Cref的電晶體Tr9的第一端子與電流鏡電路CM的端子CT7及端子CT8電連接。參考列輸出電路Cref的電晶體Tr9的第二端子與佈線VDDL電連接。參考列輸出電路Cref的電晶體Tr9的閘極與電流鏡電路CM的端子CT7及端子CT8電連接。
藉由採用該連接結構，可以對列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr8的閘極施加節點NCMref的電位，從而可以使流過電晶體Tr9的源極與汲極間的電流量與流過列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr8的源極與汲極間的電流量相等。偏置電路113的電流鏡電路CM的電晶體Tr8及電晶體Tr9是p通道型電晶體，並且該電晶體Tr8及電晶體Tr9與被施加有高位準電位的佈線VDDL連接，由此，電流鏡電路CM作為電流源而工作。
圖12所示的偏置電路116僅示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、恆流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr8、電晶體Tr9、電容器C1、佈線OL[1]、佈線
OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL及佈線VSSL，而省略其他的電路、佈線、元件及其元件符號。
以下說明可以應用於記憶單元陣列120的電路結構的例子。圖5示出作為記憶單元陣列120的一個例子的記憶單元陣列121。
記憶單元陣列121包括記憶單元AM和記憶單元AMref。記憶單元陣列121所具有的所有記憶單元AM的每一個包括電晶體Tr11、電晶體Tr12以及電容器C2。記憶單元AMref[1]至記憶單元AMref[m]的每一個包括電晶體Tr11、電晶體Tr12以及電容器C2。
以下著眼於記憶單元AM[i,j]說明記憶單元陣列121的連接結構。電晶體Tr11的第一端子電連接於電晶體Tr12的閘極及電容器C2的第一端子，電晶體Tr11的第二端子電連接於佈線WD[j]，並且電晶體Tr11的閘極電連接於佈線WW[i]。電晶體Tr12的第一端子電連接於佈線B[j]，而電晶體Tr12的第二端子電連接於佈線VR。電容器C2的第二端子電連接於佈線RW[i]。
在記憶單元AM[i,j]中，將電晶體Tr11的第一端子、電晶體Tr12的閘極以及電容器C2的第一端子之
間的連接部分稱為節點N[i,j]。在本發明的一個實施方式中，在節點N[i,j]中保持根據第一類比資料的電位。
接著，著眼於記憶單元AMref[i]進行說明。電晶體Tr11的第一端子電連接於電晶體Tr12的閘極及電容器C2的第一端子，電晶體Tr11的第二端子電連接於佈線WDref，並且電晶體Tr11的閘極電連接於佈線WW[i]。電晶體Tr12的第一端子電連接於佈線Bref，而電晶體Tr12的第二端子電連接於佈線VR。電容器C2的第二端子電連接於佈線RW[i]。
在記憶單元AMref[i]中，將電晶體Tr11的第一端子、電晶體Tr12的閘極以及電容器C2的第一端子之間的連接部分稱為節點Nref[i]。
此外，電晶體Tr11和電晶體Tr12較佳為都是OS電晶體。再者，電晶體Tr11及電晶體Tr12的每一個的通道形成區更佳為由包含銦、元素M以及鋅中的至少一個的氧化物形成。
藉由使用OS電晶體作為電晶體Tr11及電晶體Tr12，可以抑制電晶體Tr11及電晶體Tr12的洩漏電流，由此可能會實現計算精確度高的積和運算電路。此外，藉由使用OS電晶體作為電晶體Tr11，可以使電晶體Tr11處於非導通狀態下的從保持節點向寫入字線的洩漏電流變得非常小。也就是說，可以減少保持節點的電位更新工作，由此可以降低半導體裝置的功耗。
再者，藉由使用OS電晶體作為電晶體Tr1至
電晶體Tr7、電晶體Tr11、電晶體Tr12、電晶體Tr22及電晶體Tr23，可以減少半導體裝置的製程。也就是說，可以縮短半導體裝置的生產時間，由此可以增加某個單位時間內的生產個數。
此外，除非特別敘述，電晶體Tr1、電晶體Tr4至電晶體Tr9、電晶體Tr12以及電晶體Tr21均在飽和區域中工作。也就是說，對電晶體Tr1、電晶體Tr4至電晶體Tr9、電晶體Tr12及電晶體Tr21的閘極電圧、源極電壓以及汲極電壓進行適當的偏壓，使得該電壓成為在飽和區域中工作的範圍的電壓。注意，即使電晶體Tr1、電晶體Tr4至電晶體Tr9、電晶體Tr12以及電晶體Tr21的工作偏離理想的飽和區域中的工作，也只要在所希望的範圍內得到輸出資料的精確度就可以看作對電晶體Tr1、電晶體Tr4至電晶體Tr9、電晶體Tr12及電晶體Tr21的閘極電圧、源極電壓以及汲極電壓進行了適當的偏壓。
作為圖13所示的記憶單元陣列121，只示出記憶單元AM[1,1]、記憶單元AM[i,1]、記憶單元AM[m,1]、記憶單元AM[1,j]、記憶單元AM[i,j]、記憶單元AM[m,j]、記憶單元AM[1,n]、記憶單元AM[i,n]、記憶單元AM[m,n]、記憶單元AMref[1]、記憶單元AMref[i]、記憶單元AMref[m]、佈線RW[1]、佈線RW[i]、佈線RW[m]、佈線WW[1]、佈線WW[i]、佈線WW[m]、佈線WD[1]、佈線WD[j]、佈線WD[n]、佈線WDref、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線VR、輸出
端子SPT[1]、輸出端子SPT[j]、輸出端子SPT[n]、節點N[1,1]、節點N[i,1]、節點N[m,1]、節點N[1,j]、節點N[i,j]、節點N[m,j]、節點N[1,n]、節點N[i,n]、節點N[m,n]、節點Nref[1]、節點Nref[i]、節點Nref[m]、電晶體Tr11、電晶體Tr12以及電容器C2，而省略示出除此以外的電路、佈線、元件以及其符號。
此外，本發明的一個實施方式的半導體裝置可以根據情況、狀況或需要而適當地採用組合了上述結構例子的結構。
這裡，說明本發明的一個實施方式的半導體裝置100的工作的一個例子。在本工作例中說明的半導體裝置100中，採用圖14所示的偏置電路151作為偏置電路110，且採用圖15所示的記憶單元陣列160作為半導體裝置100的記憶單元陣列120。
圖14所示的偏置電路151採用圖10所示的偏置電路115的恆流電路CI以及圖12所示的偏置電路116所具有的電流鏡電路CM。為了說明本工作例，圖14示出列輸出電路OUT[j]、列輸出電路OUT[j+1]以及參考列輸出電路Cref。
在圖14中，將列輸出電路OUT[j]中的從恆流電路CI的端子CT2流向電流鏡電路CM的端子CT5[j]的電流記作IC[j]並將列輸出電路OUT[j+1]中的從恆流電路
CI的端子CT2流向電流鏡電路CM的端子CT5[j+1]的電流記作IC[j+1]。在電流鏡電路CM中，將從列輸出電路OUT[j]的電晶體Tr8的第一端子流向佈線IL[j]的電流、從列輸出電路OUT[j+1]的電晶體Tr8的第一端子流向佈線IL[j+1]的電流以及從參考列輸出電路Cref的電晶體Tr9的第一端子流向佈線ILref的電流記作ICMref。也就是說，IC[j]+ICMref的電流輸出至端子CT6[j]，IC[j+1]+ICMref的電流輸出至端子CT6[j+1]。此外，將從列輸出電路OUT[j]的佈線OL[j]流向電晶體Tr1的第一端子或電晶體Tr2的第一端子的電流記作ICP[j]，將從列輸出電路OUT[j+1]的佈線OL[j+1]流向電晶體Tr1的第一端子或電晶體Tr2的第一端子的電流記作ICP[j+1]。並且，將從列輸出電路OUT[j]的輸出端子OT[j]輸出到佈線B[j]的電流記作IB[j]，將從列輸出電路OUT[j+1]的輸出端子OT[j+1]輸出到佈線B[j+1]的電流記作IB[j+1]，將從參考列輸出電路Cref的輸出端子OTref輸出到佈線Bref的電流記作IBref。
圖15所示的記憶單元陣列160採用與圖13所示的記憶單元陣列121同樣的結構，為了說明本工作例，圖15示出記憶單元AM[i,j]、記憶單元AM[i+1,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]。
在圖15中，IB[j]表示從佈線B[j]輸入的電流，IB[j+1]表示從佈線B[j+1]輸入的電流，IBref表示從佈
線Bref輸入的電流。此外，ΔIB[j]表示從電連接於佈線B[j]的輸出端子SPT[j]輸出的電流，ΔIB[j+1]表示從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出的電流。
圖16至圖18是半導體裝置100的工作例的時序圖。圖16的時序圖示出時刻T01至時刻T05的佈線WW[i]、佈線WW[i+1]、佈線WD[j]、佈線WD[j+1]、佈線WDref、節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]、節點Nref[i+1]、佈線RW[i]及佈線RW[i+1]的電位的變動，且示出電流ΣI[i,j]、電流ΣI[i,j+1]以及電流IBref的大小的變動。注意，電流ΣI[i,j]是流過記憶單元AM[i,j]的電晶體Tr12的電流的對i求和的值，電流ΣI[i,j+1]是流過記憶單元AM[i,j+1]的電晶體Tr12的電流的對i求和的值。在圖16的時序圖中，佈線ORP、佈線OSP、佈線ORM及佈線OSM的電位一直為低位準電位(未圖示)。
圖17的時序圖示出圖16的時序圖的時刻T05之後的時刻的工作，記載到時刻T11。圖17的時序圖示出在時刻T06至時刻T11佈線ORP、佈線OSP、佈線ORM及佈線OSM的電位的變動。在時刻T06至時刻T11，佈線WW[i]、佈線WW[i+1]、佈線WD[j]、佈線WD[j+1]、佈線WDref、節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]、節點Nref[i+1]、佈線RW[i]及佈線RW[i+1]的電位沒有變動且電流Σ I[i,j]、電流Σ I[i,j+1]及電流IBref的大小也沒有發
生變化，所以圖17中省略了對上述電位的變動的記載。
圖18的時序圖示出圖17的時序圖的時刻T11之後的時刻的工作，記載到時刻T17。圖18的時序圖示出在時刻T12至時刻T17的節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]、節點Nref[i+1]、佈線RW[i]及佈線RW[i+1]的電位變動以及電流Σ I[i,j]、電流Σ I[i,j+1]及電流IBref的大小的變動。另外，佈線WW[i]、佈線WW[i+1]、佈線ORP、佈線OSP、佈線ORM及佈線OSM的各電位一直保持為低位準電位而不變動，佈線WD[j]、佈線WD[j+1]、佈線WDref的各電位一直保持為接地電位而不變動，所以在圖18的時序圖中省略對佈線WW[i]、佈線WW[i+1]、佈線WD[j]、佈線WD[j+1]、佈線WDref、佈線ORP、佈線OSP、佈線ORM及佈線OSM的電位變動的記載。此外，圖18的時序圖示出如下所述的ΔIB[j]、ΔIB[j+1]的電流的大小的變動。
在時刻T01至時刻T02的期間，佈線WW[i]被施加高位準電位(在圖16中記為High)，而佈線WW[i+1]被施加低位準電位(在圖16中記為Low)。再者，佈線WD[j]被施加比接地電位(在圖16中記為GND)高VPR-VX[i,j]的電位，佈線WD[j+1]被施加比接地電位高VPR-VX[i,j+1]的電位，並且佈線WDref被施加比接地電位高VPR的電位。再者，佈線RW[i]及佈線RW[i+1]分別被施加參考電位(在圖
16中記為REFP)。
此外，電位VX[i,j]及電位VX[i,j+1]為對應於第一類比資料的電位。此外，電位VPR為對應於參考類比資料的電位。
此時，記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11的閘極被施加高位準電位，由此記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11成為導通狀態。由此，在記憶單元AM[i,j]中，佈線WD[j]與節點N[i,j]電連接，使得節點N[i,j]的電位成為VPR-VX[i,j]。與此同樣，在記憶單元AM[i,j+1]中，佈線WD[j+1]與節點N[i,j+1]電連接，使得節點N[i,j+1]的電位成為VPR-VX[i,j+1]，且在記憶單元AMref[i]中，佈線WDref與節點Nref[i]電連接，使得節點Nref[i]的電位成為VPR。
這裡，考察從記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流I0[i,j]可以由如下公式(E1)表示。
I 0[i,j]=k(V PR-V X[i,j]-V th)2‧‧‧(E1)
k為取決於電晶體Tr12的通道長度、通道寬度、移動率以及閘極絕緣膜的電容等的常數。此外，Vth
表示電晶體Tr12的臨界電壓。
此時，從列輸出電路OUT[j]的輸出端子OT[j]流向佈線B[j]的電流為I0[i,j]。
與此同樣，從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流I0[i,j+1]可以由如下公式表示。
I 0[i,j+1]=k(V PR-V X[i,j+1]-V th)2
此時，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流向佈線B[j+1]的電流為I0[i,j+1]。
再者，從佈線Bref藉由記憶單元AMref[i]的電晶體Tr12的第一端子流過第二端子的電流Iref0[i]可以由如下公式(E2)表示。
I ref0[i]=k(V PR-V th)2‧‧‧(E2)
此時，從參考列輸出電路Cref的輸出端子OTref流向佈線Bref的電流為Iref0[i]。
此外，記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11的閘極被施加低位準電位，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11成為非導通狀態。由此，電位不被保持在節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]中。
在時刻T02至時刻T03的期間，佈線WW[i]被施加低位準電位。此時，記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11的閘極被施加低位準電位，由此記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11成為非導通狀態。
此外，佈線WW[i+1]從時刻T02以前繼續被施加低位準電位。由此，記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11從時刻T02以前繼續為非導通狀態。
如上所述，因為記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11為非導通狀態，所以在時刻T02至時刻T03的期間，節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]以及節點Nref[i+1]的每一個的電位被保持。
尤其是，如在對半導體裝置100的電路結構的說明中所描述，藉由將OS電晶體應用於記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11，可以減少電晶體
Tr11的源極-汲極間流過的洩漏電流，由此可以長時刻保持每個節點的電位。
在時刻T02至時刻T03的期間，佈線WD[j]、佈線WD[j+1]以及佈線WDref被施加接地電位。記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11為非導通狀態，由此不會因來自佈線WD[j]、佈線WD[j+1]以及佈線WDref的電位施加而改寫保持在記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的節點中的電位。
在時刻T03至時刻T04的期間，佈線WW[i]被施加低位準電位，而佈線WW[i+1]被施加高位準電位。再者，佈線WD[j]被施加比接地電位高VPR-VX[i+1,j]的電位，佈線WD[j+1]被施加比接地電位高VPR-VX[i+1,j+1]的電位，並且佈線WDref被施加比接地電位高VPR的電位。再者，佈線RW[i]及佈線RW[i+1]從時刻T02以前繼續分別被施加參考電位。
此外，電位VX[i+1,j]及電位VX[i+1,j+1]為對應於第一類比資料的電位。
此時，記憶單元AM[i+1,j]、記憶單元
AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11的閘極被施加高位準電位，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11成為導通狀態。由此，在記憶單元AM[i+1,j]中，佈線WD[j]與節點N[i+1,j]電連接，使得節點N[i+1,j]的電位成為VPR-VX[i+1,j]。與此同樣，在記憶單元AM[i+1,j+1]中，佈線WD[j+1]與節點N[i+1,j+1]電連接，使得節點N[i+1,j+1]的電位成為VPR-VX[i+1,j+1]，且在記憶單元AMref[i+1]中，佈線WDref與節點Nref[i+1]電連接，使得節點Nref[i+1]的電位成為VPR。
這裡，考察從記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i+1,j]的電晶體Tr12的第一端子流過第二端子的電流I0[i+1,j]可以由如下公式表示。
I 0[i+1,j]=k(V PR-V X[i+1,j]-V th)2
此時，從列輸出電路OUT[j]的輸出端子OT[j]流向佈線B[j]的電流為I0[i,j]+I0[i+1,j]。
同樣地，從佈線B[j+1]藉由記憶單元AM[i+1,j+1]的電晶體Tr12的第一端子流過第二端子的電流I0[i+1,j+1]可以由如下公式表示。
I 0[i+1,j+1]=k(V PR-V X[i+1,j+1]-V th)2
此時，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流向佈線B[j+1]的電流為I0[i,j+1]+I0[i+1,j+1]。
再者，從佈線Bref藉由記憶單元AMref[i+1]的電晶體Tr12的第一端子流過第二端子的電流Iref0[i+1]可以由如下公式表示。
I ref0[i+1]=k(V PR-V th)2
此時，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流為Iref0[i]+Iref0[i+1]。
在時刻T04至時刻T05的期間，與時刻T01至時刻T02的期間的工作或時刻T03至時刻T04的期間的工作同樣，其他記憶單元AM也被寫入對應於第一類比資料的電位，且其他記憶單元AMref也被寫入電位VPR。由此，流過所有記憶單元AM的每一個的電晶體Tr12的電流的總和為從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流，亦即，ΣI0[i,j](該Σ是指對i求和)。
這裡，著眼於參考列輸出電路Cref。參考列輸出電路Cref的佈線OLref藉由輸出端子OTref與佈線Bref電連接，因此流過佈線Bref的電流成為流過佈線OLref的電流。流過佈線Bref的電流是流過記憶單元AMref[1]至記憶單元AMref[m]的各電晶體Tr12的電流的
總和。也就是說，佈線Bref流過Σ Iref0[i](該Σ是指對i求和)的電流，該電流也流過佈線OLref。該電流在電流鏡電路CM中根據節點NCMref的電位從電晶體Tr9的第一端子向節點NCMref的方向輸出。
雖然在圖14中將流過佈線ILref的電流記作ICMref，但是在本說明書中，在時刻T09之前的時刻，將流過佈線ILref的電流記作ICMref0。
因此，流過佈線ILref的電流ICMref0可以如下式所示。
此外，電流鏡電路CM參照電晶體Tr9的閘極的電位(節點NCMref的電位)，由此同一電流ICmref0流過列輸出電路OUT[1]至列輸出電路OUT[n]的佈線IL[1]至佈線IL[n]。
參照圖17說明時刻T06至時刻T11間的期間。在時刻T06至時刻T07的期間中，將佈線ORP設定為高位準電位，將佈線ORM設定為高位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr3的閘極被施加高位準電位，電晶體Tr3變為導通狀態。由此，列輸出電路OUT[1]至列輸出電路OUT[n]的各電容器C1的第一端子被施加低位準電位，電容器C1的電位被初期化。
由於列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr23的閘極被施加高位準電位，電晶體Tr23變為導通狀態。由此，列輸出電路OUT[1]至列輸出電路OUT[n]的各電容器C3的第一端子被施加低位準電位，電容器C3的電位被初期化。在時刻T06，佈線OSP被施加低位準電位，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr2變為非導通狀態，佈線OSM被施加低位準電位，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr22變為非導通狀態。
在時刻T07至時刻T08間的期間，將佈線ORP及佈線ORM設定為低位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr3的閘極被施加低位準電位，電晶體Tr3變為非導通狀態。由於列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr23的閘極被施加低位準電位，電晶體Tr23變為非導通狀態。
在時刻T08到時刻T09間的期間，將佈線OSP設定為高位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr2的閘極被施加高位準電位，電晶體Tr2變為導通狀態。從列輸出電路OUT[j]輸出的電流IB[j]為Σ I0[i,j](該Σ是指對i求和)。在此，當電流ICMref0大於
電流IB[j]時，電流從電晶體Tr2的第一端子經過電晶體Tr2的第二端子流入電容器C1的第一端子，由電容器C1保持正的電位。由此，電晶體Tr1的閘極的電位被保持，電晶體Tr1的源極與汲極間流過對應於電晶體Tr1的閘極的電位的電流。
此外，在時刻T09中，佈線OSP被施加低位準電位，使得列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr2成為非導通狀態。此時，電晶體Tr1的閘極的電位被保持在電容器C1中，由此在時刻T09以後也繼續在電晶體Tr1的源極-汲極間流過同一電流。
在時刻T10至時刻T11間，佈線OSM為高位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr22的閘極被施加高位準電位，所以電晶體Tr22變為導通狀態。從列輸出電路OUT[j]輸出的電流IB[j]為Σ I0[i,j](該Σ是指對i求和)。在此，當電流ICMrer0小於電流IB[j]時，電流從電容器C3的第一端子經過電晶體Tr22的第二端子流過電晶體Tr22的第一端子，由電容器C3保持電位。由此，電晶體Tr21的閘極的電位被保持，電晶體Tr21的源極與汲極間流過對應於電晶體Tr21的閘極的電位的電流。
在時刻T11的時點，對佈線OSM施加低位準電位，使列輸出電路OUT[1]至列輸出電路OUT[n]的各電
晶體Tr22為非導通狀態。此時，電晶體Tr21的閘極的電位被電容器C3保持，所以在時刻T11之後電晶體Tr21的源極與汲極間持續流過同樣大的電流。
雖然在圖17的時序圖中在電晶體Tr22的導通狀態或非導通狀態的切換工作(時刻T10至時刻T11間的工作)之前進行了電晶體Tr2的導通狀態或非導通狀態的切換工作(時刻T08至時刻T09間的工作)，但是偏置電路151的工作順序不侷限於此。例如，可以先進行電晶體Tr22的導通狀態或非導通狀態的切換工作(時刻T10至時刻T11間的工作)，然後再進行電晶體Tr2的導通狀態或非導通狀態的切換工作(時刻T08至時刻T09間的工作)。
這裡，著眼於時刻T06以後至時刻T12(如圖18記載)的列輸出電路OUT[j]。在列輸出電路OUT[j]中，ICP[j]表示電晶體Tr1的源極-汲極間流過的電流，IC[j]表示恆流電路CI的電晶體Tr21的源極-汲極間流過的電流(從端子CT2流向端子CT5[j]的電流)。此外，借助於電流鏡電路CM，電晶體Tr8的源極-汲極間的電流為ICMref0。假設在時刻T1至時刻T12的期間不從輸出端子SPT[j]輸出電流的情況下，與列輸出電路OUT[j]電連接的佈線B[j]有記憶單元AM[1,j]至記憶單元AM[n，j]的每一個的電晶體Tr12的總和電流。也就是說，佈線B[j]有ΣI0[i,j](該Σ是指對i求和)的電流。在時刻T06至時刻T12間的期間，當列輸出電路OUT[j]中被輸入的電流ICMref0與被輸出的Σ I0[i,j]不同時，從電晶體Tr21的第二端子流出的電流IC[j]
被供應給佈線OL[j]或者從佈線OL[j]流出的電流ICP[j]被供應給電晶體Tr1的第一端子。由此，如下公式成立。
以下參照圖18說明時刻T12以後的工作。在時刻T12至時刻T13的期間，佈線RW[i]被施加比參考電位(在圖18中記為REFP)高VW[i]的電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加電位VW[i]，由此電晶體Tr12的閘極的電位上升。
此外，電位VW[i]為對應於第二類比資料的電位。
此外，電晶體Tr12的閘極的電位的增加量相當於佈線RW[i]的電位變化量乘以由記憶單元的結構決定的電容耦合係數的電位。該電容耦合係數根據電容器C2的電容、電晶體Tr2的閘極電容以及寄生電容而算出。在本工作例中，為了容易說明，假設佈線RW[i]的電位的增加量與電晶體Tr12的閘極的電位的增加量相等的情況來進行說明。這意味著將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1。
因為電容耦合係數被設定為1，所以藉由對記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元
AMref[i]的每一個的電容器C2的第二端子施加電位VW[i]，節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的電位都上升VW[i]。
這裡，考察從記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流I[i,j]可以由如下公式(E5)表示。
I[i,j]=k(V PR-V X[i,j]+V W[i]-V th)2‧‧‧(E5)
也就是說，藉由對佈線RW[i]施加電位VW[i]，從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流增加I[i,j]-I0[i,j](在圖18中記為ΔI[i,j])。
與此同樣，從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流I[i,j+1]可以由如下公式表示。
I[i,j+1]=k(V PR-V X[i,j+1]+V W[i]-V th)2
也就是說，藉由對佈線RW[i]施加電位VW[i]，從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流增加I[i,j+1]-I0[i,j+1](在圖18中記為ΔI[i,j+1])。
再者，從佈線Bref藉由記憶單元AMref[i]的
電晶體Tr12的第一端子流過第二端子的電流Iref[i]可以由如下公式(E6)表示。
I ref[i]=k(V PR+V W[i]-V th)2‧‧‧(E6)
也就是說，藉由對佈線RW[i]施加電位VW[i]，從佈線Bref藉由記憶單元AMref[i]的電晶體Tr12的第一端子流過第二端子的電流增加Iref[i]-Iref0[i](在圖18中記為ΔIref[i])。
這裡，著眼於參考列輸出電路Cref。佈線Bref有電流，該電流相當於流過記憶單元AMref[1]至記憶單元AMref[m]的每一個的電晶體Tr12的電流的總和。佈線OLref藉由輸出端子OTref與佈線Bref電連接，所以佈線OLref流過IBref=Σ Iref[i]的電流。該電流在電流鏡電路CM中根據節點NCMref的電位從電晶體Tr9的第一端子向節點NCMref的方向輸出。
因此，從電流鏡電路CM的端子CT8流向佈線ILref的電流ICMref可以如下式所示。
這裡，考察從佈線B[j]輸出的電流ΔIB[j]。在時刻T11至時刻T12的期間，滿足公式(E4)，由此不會從與佈線B[j]電連接的端子SPT[i]輸出電流ΔIB[j]。
在時刻T12至時刻T13的期間，佈線RW[i]被施加比參考電位高VW[i]的電位，使得記憶單元AM[i,j]
的電晶體Tr12的源極-汲極間的電流變化，由此從電連接於佈線B[j]的輸出端子SPT[j]輸出電流ΔIB[j]。明確而言，在列輸出電路OUT[j]中，從恆流電路CI的端子CT2輸出電流IC[j]，在電晶體Tr5的源極-汲極間有電流ICM，且在電晶體Tr1的源極-汲極間有電流ICP[j]，由此電流ΔIB[j]可以使用關於記憶單元AM[i,j]的電晶體Tr12的源極-汲極間的電流對i求和的ΣI[i,j]以如下公式表示。
藉由對公式(E8)使用公式(E1)至公式(E7)，可以得到如下公式(E9)。
也就是說，由公式(E9)可知，電流ΔIB[j]為作為多個第一類比資料的的電位VX[i,j]與作為多個第二類比資料的的電位Vw[i]的積之和的值。也就是說，藉由測量電流ΔIB[j]，可以對第一類比資料與第二類比資料求積之和的值。
在時刻T12至時刻T13的期間，當佈線RW[i]以外的佈線RW[1]至佈線RW[m]的每一個的電位為參考電位時，得到VW[g]=0(這裡g為1以上且m以下並為i以外的整數)，由此根據公式(E9)，輸出ΔIB[j]=2kVX[i,j]VW[i]。也就是說，從電連接於佈線B[j]的輸出端
子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j]中的第一類比資料與相當於被供應到佈線RW[i]的選擇信號的第二類比資料的積。
此外，與此同樣，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出的差值電流為ΔIB[j+1]=2kVX[i,j+1]VW[i]，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j+1]中的第一類比資料與相當於被供應到佈線RW[i]的選擇信號的第二類比資料的積。
在時刻T13至時刻T14的期間，佈線RW[i]被施加接地電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i,1]至節點N[i,n]以及節點Nref[i]的每一個的電位變為時刻T11至時刻T12的期間的電位。
在時刻T14至時刻T15的期間，佈線RW[i+1]以外的佈線RW[1]至佈線RW[m]的每一個的電位為參考電位，而佈線RW[i+1]被施加比參考電位高VW[i+1]的電位。此時，與時刻T12至時刻T13的工作同樣，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]
的每一個的電容器C2的第二端子被施加電位VW[i+1]，由此電晶體Tr12的閘極的電位上升。
此外，電位VW[i+1]為對應於第二類比資料的電位。
如上所述，因為將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1，所以藉由對記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子施加電位VW[i+1]，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都上升VW[i+1]。
節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都上升VW[i+1]，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的電流量增加。在記憶單元AM[i+1,j]的電晶體Tr12的電流為I[i+1,j]的情況下，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流增加I[i+1,j]-I0[i+1,j](在圖18中記為ΔI[i+1,j])。與此同樣，在記憶單元AM[i+1,j+1]的電晶體Tr12的電流為I[i+1,j+1]的情況下，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流增加I[i+1,j+1]-I0[i+1,j+1](在圖18中記為ΔI[i+1,j+1])。再者，在記憶單元AMref[i+1]的電晶體Tr12的電流為Iref[i+1]的情況下，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流增加Iref[i+1]-Iref0[i+1](在圖18中記為ΔIref[i+1])。
時刻T14至時刻T15的工作可以被認為與時刻T14至時刻T15的工作同樣，由此當對時刻T11至時刻T12的工作使用公式(E9)時，從佈線B[j]輸出的差值電流為ΔIB[j]=2kVX[i+1,j+1]VW[i+1]。也就是說，從電連接於佈線B[j]的輸出端子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i+1,j]中的第一類比資料與相當於供應到佈線RW[i+1]的選擇信號的第二類比資料的積。
此外，與此同樣，從佈線B[j+1]輸出的差值電流為ΔIB[j+1]=2kVX[i+1,j+1]VW[i+1]，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出資料，該資料對應於儲存在記憶單元AM[i+1,j+1]中的第一類比資料與相當於供應到佈線RW[i+1]的選擇信號的第二類比資料的積。
在時刻T15至時刻T16的期間，佈線RW[i+1]被施加接地電位。此時，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i+1,1]至節點N[i+1,n]以及節點Nref[i+1]的每一個的電位變為時刻T13至時刻T14的期間的電位。
在時刻T16至時刻T17的期間，佈線RW[i]及佈線RW[i+1]以外的佈線RW[1]至佈線RW[m]的每一個的電位
為參考電位，佈線RW[i]被施加比參考電位高VW2[i]的電位，並且佈線RW[i+1]被施加比參考電位低VW2[i+1]的電位。此時，與時刻T12至時刻T13的工作同樣，記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加電位VW2[i]，由此記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電晶體Tr12的閘極的電位上升。與此同時，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加電位-VW2[i+1]，由此記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的閘極的電位下降。
此外，電位VW2[i]及電位VW2[i+1]為對應於第二類比資料的電位。
此外，因為將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1，所以藉由對記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電容器C2的第二端子施加電位VW2[i]，節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的電位都上升VW2[i]。此外，對記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子施加電位-VW2[i+1]，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都下降VW2[i+1]。
節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的
電位都上升VW2[i]，由此記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的電流量增加。在此，記憶單元AM[i,j]的電晶體Tr12的電流為I[i,j]，記憶單元AM[i,j+1]的電晶體Tr12的電流為I[i,j+1]，並且記憶單元AMref[i]的電晶體Tr12的電流為Iref[i]。
此外，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都下降VW2[i+1]，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]及記憶單元AMref[i+1]的每一個的電晶體Tr12的電流量減少。在此，記憶單元AM[i+1,j]的電晶體Tr12的電流為I2[i,j]，記憶單元AM[i+1,j+1]的電晶體Tr12的電流為I2[i,j+1]，並且記憶單元AMref[i+1]的電晶體Tr12的電流為I2ref[i+1]。
此時，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流增加(I2[i,j]-I0[i,j])+(I2[i+1,j]-I0[i+1,j])(在圖18中記為ΔI[j])。此外，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流增加(I2[i,j+1]-I0[i,j+1])+(I2[i+1,j+1]-I0[i+1,j+1])(在圖18中記為ΔI[j+1]，該ΔI[j+1]為負電流)。並且，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流增加(I2ref[i,j]-I ref 0[i,j])+(I2ref[i+1,j]-Iref0[i+1,j])(在圖18中記為ΔIBref)。
時刻T16至時刻T17的工作可以被認為與時刻T12至時刻T13的工作同樣，由此當對時刻T16至時
刻T17的工作使用公式(E9)時，從佈線B[j]輸出的差值電流為ΔIB[j]=2k{VX[i,j]VW2[i]-VX[i+1,j]VW2[i+1]}。也就是說，從電連接於佈線B[j]的輸出端子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j]及記憶單元AM[i+1,j]的每一個中的第一類比資料與相當於供應到佈線RW[i]及佈線RW[i+1]的每一個的選擇信號的第二類比資料的積之和。
此外，與此同樣，從佈線B[j+1]輸出的差值電流為ΔIB[j+1]=2k{VX[i,j+1]VW2[i]-VX[i+1,j+1]VW2[i+1]}，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j+1]及記憶單元AM[i+1,j+1]中的第一類比資料與相當於供應到佈線RW[i]及佈線RW[i+1]的選擇信號的第二類比資料的積。
在時刻T17以後，對佈線RW[i]及佈線RW[i+1]施加接地電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]、記憶單元AM[i+1,1]至記憶單元AM[i+1,n]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i,1]至節點N[i,n]、節點N[i+1,1]至節點N[i+1,n]、節點Nref[i]以及節點Nref[i+1]的每一個的電位變為時刻T15至時刻T16的期間的電位。
如上所述，藉由構成圖7所示的電路，同時
進行多個積和運算處理。也就是說，可以提供一種實現高速積和運算處理的半導體裝置。
當將本實施方式中說明的積和運算電路用於實施方式1中說明的隱藏層時，藉由將權係數ws[k]s[k-1] (k)作為儲存於記憶單元AM[i,j]的第一類比資料並將從第(k-1)層的第s[k-1]神經元的輸出信號zs[k-1] (k-1)作為從佈線RW[i]施加的電位(第二類比資料)，可以由從積和運算電路的端子SPT[j]輸出的電流求出第一類比資料和第二類比資料的積和。此外，藉由使用該積和的值求出啟動函數的值，可以將啟動函數的值用作第k層的第s[k]神經元的輸出信號zs[k] (k)。
另外，當將本實施方式所述的積和運算電路用於實施方式1所述的輸出層時，藉由將權係數ws[L]s[L-1] (L)用作儲存於記憶單元AM[i,j]的第一類比資料並將從第(L-1)層的第s[L-1]神經元輸出的信號zs[L-1] (L-1)作為從佈線RW[i]施加的電位(第二類比資料)，可以由從積和運算電路的端子SPT[j]輸出的電流求出第一類比資料和第二類比資料的積和。此外，藉由使用該積和的值求出啟動函數的值，可以將啟動函數的值用作第L層的第s[L]神經元的輸出信號zs[L] (L)。
此外，實施方式1中說明的輸入層也可以具有對第二層輸出輸入信號的緩衝器電路的功能。
在本實施方式中說明的積和運算電路中，記憶單元AM的行數為前層的神經元的個數。亦即，對應於
輸入到該層的前層的神經元的輸出信號的個數。當前層的神經元的個數比記憶單元AM的行數多時，可以如實施方式1所示地使用開關電路MSW藉由共用佈線B[j]使多個積和運算電路彼此連接來增加記憶單元AM的行數。當想要增加當層的神經元的個數時，可以如實施方式1所示地使用開關電路MSW藉由共用佈線WW[i]、佈線RW[i]使多個積和運算電路彼此連接來增加記憶單元AM的列數。也就是說，藉由組合本實施方式及實施方式1可以自由地改變多個積和運算電路的佈線B[j]、佈線WW[i]、佈線RW[i]的連接方式，由此可以對應各種神經網路。
另外，本實施方式不僅可以和實施方式1還可以和本說明書所示的其他的實施方式適當地組合。
在本實施方式中，參照圖19A至圖19E說明將上述實施方式所示的半導體裝置應用於電子構件的例子。
在圖19A中，說明將上述實施方式所說明的半導體裝置作為記憶體裝置應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有不同規格和名稱。在本實施方式中，說明其一個例子。
藉由在組裝製程(後製程)中組合多個能夠裝卸
在印刷電路板上的構件，完成上述實施方式1及實施方式2所示的由電晶體、電容器等構成的半導體裝置。
後製程可以經過進行圖19A所示的製程完成。明確而言，在由前製程得到的元件基板完成(步驟STP1)之後，研磨基板的背面(步驟STP2)。藉由在此階段使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
研磨基板的背面且進行將基板分成多個晶片的切割(dicing)製程(步驟STP3)。並且，進行將被切割的各晶片安裝於引線框架上並實現接合的晶片接合(die bonding)製程(步驟STP4)。該晶片接合製程中的晶片與引線框架的黏接可以根據產品適當地選擇合適的方法，如利用樹脂的黏接或利用膠帶的黏接等。另外，在晶片接合製程中，也可以將各晶片安裝於插入物(interposer)上而實現接合。
在本實施方式中，在基板的一個表面形成有元件的情況下，將基板的一個表面稱為表面，並將基板的另一個表面(該基板的沒形成有元件一側的表面)稱為背面。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟STP5)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
對進行了打線接合後的晶片實施由環氧樹脂等密封的模塑(molding)製程(步驟STP6)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以降低因機械外力對安裝於電子構件內部的電路部及金屬細線造成的損傷，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟STP7)。藉由該電鍍處理可以防止引線生銹，可以更加確實地進行之後將引線安裝於印刷電路板時的銲接。
接著，對封裝表面實施印字處理(marking)(步驟STP8)。並在經過最終的檢驗步驟(步驟STP9)後完成電子構件(步驟STP10)。
上面說明的電子構件可以包括上述實施方式所說明的半導體裝置。因此，可以實現高可靠性的電子構件。
圖19B示出完成的電子構件的透視示意圖。在圖19B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖19B所示的電子構件4700包括引線4701及電路部4703。圖19B所示的電子構件4700例如安裝於印刷電路板4702。藉由組合多個這樣的電子構件4700並使其在印刷電路板4702上彼此電連接，可以安裝於電子裝置的內部。完成的電路基板4704設置於電子裝置等的內部。
此外，本發明的一個實施方式不侷限於上述
電子構件4700的形狀，還包括在步驟STP1中所製造的元件基板。此外，本發明的一個實施方式的元件基板還包括被進行了步驟STP2的基板背面的研磨處理的元件基板。此外，本發明的一個實施方式的元件基板包括被進行了步驟STP3的切割製程的元件基板。例如，圖19C所示的半導體晶圓4800等相當於該元件基板。在半導體晶圓4800中，在晶圓4801的頂面形成有多個電路部4802。在晶圓4801的頂面上沒設置有電路部4802的部分相當於空隙4803，其為用於切割的區域。
沿點劃線所示的劃分線SCL1及劃分線SCL2(有時稱為切割線或截斷線)進行切割。為了容易進行切割製程，較佳為以多個劃分線SCL1平行，多個劃分線SCL2平行，且劃分線SCL1與劃分線SCL2垂直的方式設置空隙4803。
藉由進行切割製程，可以從半導體晶圓4800切割出圖19D所示的晶片4800a。晶片4800a包括晶圓4801a、電路部4802以及空隙4803a。此外，空隙4803a較佳為儘可能小。在此情況下，相鄰的電路部4802之間的空隙4803的寬度只要與劃分線SCL1的劃分用部及劃分線SCL2的劃分用部相等即可。
此外，本發明的一個實施方式的元件基板的形狀不侷限於圖19C所示的半導體晶圓4800的形狀。例如，也可以為圖19E所示的矩形狀的半導體晶圓4810。此外，可以根據元件的製程及製造用設備適當地改變元件
基板的形狀。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
在本實施方式中說明在實施方式1及實施方式2中說明的半導體裝置的應用例子。
因為半導體裝置100被用作積和運算電路，所以有時可以將半導體裝置100用作神經網路的組件之一。神經網路是以神經網路為模型的資訊處理系統，其能夠在電腦上實現腦功能的特性。
在神經網路中，以神經元為模型的單元藉由以神經突觸為模型的單元彼此結合。藉由改變該結合的強度，可以學習各種輸入類型，由此可以高速執行類型識別、聯想記憶、資料採擷等。尤其是，有時可以實現利用音訊、聲音、音樂、影像或視頻等的類型識別的新穎的電子裝置。
在實施方式1及實施方式2所示的半導體裝置中，藉由以多個第一類比資料為權係數並使多個第二類比資料對應於神經元輸出，可以並列進行對各神經元輸出的加權計算。由此，作為該輸出信號，可以得到對應於加權計算的結果的資料，亦即，可以得到神經突觸輸入。
這裡，說明利用上述神經網路的電子裝置或系統。
圖20為平板電腦型資訊終端5200，其包括外殼5221、顯示部5222、操作按鈕5223及揚聲器5224。此外，可以對顯示部5222使用附加了位置輸入功能的顯示裝置。此外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。另外，可以將操作按鈕5223用作打開資訊終端5200的電源開關、操作資訊終端5200的應用程式的按鈕、音量調整按鈕或者開啟/關閉顯示部5222的開關等。此外，圖20示出資訊終端5200包括四個操作按鈕5223的例子，但是資訊終端5200所具有的操作按鈕的個數及配置不侷限於此。
雖然未圖示，但是圖20所示的資訊終端5200還可以包括麥克風。藉由採用該結構，例如，可以對資訊終端5200附加如行動電話般的通話功能。
雖然未圖示，但是圖20所示的資訊終端5200也可以包括相機。此外，雖然未圖示，但是圖20所示的資訊終端5200也可以包括用於快門燈或照明的發光裝置。
此外，雖然未圖示，但是圖20所示的資訊終端5200可以在外殼5221的內部設置感測器(該感測器具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物
質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線)。尤其是，藉由設置具有陀螺儀感測器或加速度感測器等檢測傾斜度的感測器的檢測裝置，可以判斷圖20所示的資訊終端5200的方向(資訊終端5200相對於垂直方向朝向哪個方向)而將顯示部5222的畫面顯示根據資訊終端5200的方向自動切換。
另外，雖然未圖示，但是圖20所示的資訊終端5200也可以包括取得指紋、靜脈、虹膜或聲紋等生物資訊的裝置。藉由採用該結構，可以實現具有生物識別功能的資訊終端5200。尤其是，藉由利用上述神經網路作為該生物識別功能，有時可以構成精確度高的識別系統。
此外，對資訊終端的神經網路的應用不侷限於識別系統。例如，在圖20所示的資訊終端5200中，有時可以利用神經網路進行語音解釋。藉由對資訊終端5200附加語音解釋功能，可以藉由語音辨識操作平板型資訊終端5200或者識別聲音或會話來製作會話記錄等。由此，例如可以應用於會議等的會議記錄。
例如，當作為顯示部5222使用觸控面板時，有時可以使用神經網路對利用手指或觸控筆等寫在顯示部5222上的文字或圖形等進行識別。藉由具有該文字識別功能，可以藉由輸入文字或圖形等對資訊終端5200進行操作。此外，資訊終端5200還可以識別使用者寫入的文字並獲得文字資訊。
例如，可以利用資訊終端的上述功能可以進行如下學習：在顯示用於學習數學、母語或外語的習題等的資訊終端上，利用手指或觸控筆等寫入答案，由資訊終端判斷正確或錯誤。或者，也可以利用上述判斷聲音或對話的功能來學習外語。如此，神經網路的圖案識別功能適合用於將資訊終端作為教科書等教材而使用的情況。
另外，本實施方式可與本說明書中的其他實施方式適當地組合。
在本實施方式中，對可以用於在實施方式4中說明的圖20所示的平板型終端等的輸入輸出裝置進行說明。
圖21A、圖21B-1、圖21B-2以及圖21C是說明可以用於輸入輸出裝置的觸控面板2000TP1的結構的圖。圖21A是本發明的一個實施方式的輸入輸出裝置的俯視圖，圖21B-1是說明本發明的一個實施方式的輸入輸出裝置的輸入部的一部分的示意圖，圖21B-2是說明圖21B-1所示的結構的一部分的示意圖。圖21C是說明觸控面板所包括的顯示部的一部分的示意圖。
圖22A是說明圖21C所示的觸控面板的像素的結構的一部分的仰視圖，圖22B是省略在圖22A中示出的結構的一部分而說明的仰視圖。
圖23A和圖23B以及圖24A和圖24B是說明觸控面板的結構的剖面圖。圖23A是沿著圖21A的粗線
Z1-Z2、粗線Z3-Z4、粗線Z5-Z6的剖面圖，圖23B是說明圖23A的一部分的圖。
圖24A是沿著圖21A的粗線Z7-Z8、粗線Z9-Z10、粗線Z11-Z12的剖面圖，圖24B是說明圖24A的一部分的圖。
圖25A至圖25C是說明可以用於觸控面板的像素中的反射膜的形狀的示意圖。
圖26是說明用於觸控面板的輸入部的結構的方塊圖。
圖27是輸入輸出裝置所具備的像素電路的結構的電路圖。
本實施方式所說明的輸入輸出裝置包括觸控面板2000TP1(參照圖21A)。觸控面板包括顯示部及輸入部。
顯示部包括顯示面板，該顯示面板包括像素2100(i,j)。
像素2100(i,j)包括第二導電膜、第一導電膜、第二絕緣膜2506B及第一顯示元件2110(i,j)(參照圖24A)。
第二導電膜與像素電路2200(i,j)電連接。例如，可以將具有被用作像素電路2200(i,j)的開關SWT1的
電晶體的源極電極或汲極電極的功能的導電膜2522B用作第二導電膜(參照圖24A及圖27)。
第一導電膜具有與第二導電膜重疊的區域。例如，可以將第一導電膜用於第一顯示元件2110(i,j)的第一電極2111(i,j)。
第二絕緣膜2506B具有夾在第二導電膜與第一導電膜之間的區域，並在夾在第一導電膜與第二導電膜之間的區域中具有開口2602A。第二絕緣膜2506B具有夾在第一絕緣膜2506A與導電膜2524A之間的區域。第二絕緣膜2506B具有開口2602B。第二絕緣膜2506B具有開口2602C(參照圖23A及圖24A)。
第一導電膜在開口2602A中與第二導電膜電連接。例如，第一電極2111(i,j)與導電膜2522B電連接。這裡，可以將在設置於第二絕緣膜2506B的開口2602A中與第二導電膜電連接的第一導電膜稱為貫穿電極。
第一顯示元件2110(i,j)與第一導電膜電連接。
第一顯示元件2110(i,j)包括反射膜並具有控制反射膜所反射的光的強度的功能。例如，作為第一顯示元件2110(i,j)的反射膜，可以使用第一導電膜或第一電極2111(i,j)等。與此同樣，作為第一顯示元件2110(i,j+1)的反射膜，可以使用第一導電膜或第一電極2111(i,j+1)等，作為第一顯示元件2110(i,j+2)的反射膜，可以使用第一導電膜或第一電極2111(i,j+2)等(參照圖25A)。此外，下面
描述的圖25B示出作為反射膜的第一電極2111(i,j)、第一電極2111(i+1,j)以及第一電極2111(i+2,j)。
第二顯示元件2120(i,j)具有向第二絕緣膜2506B發射光的功能(參照圖23A)。
反射膜具有形成有不遮斷第二顯示元件2120(i,j)所發射的光的區域的形狀。
另外，本實施方式所說明的顯示面板的像素2100(i,j)所具備的反射膜具有一個或多個開口2111H(參照圖25A至圖25C)。
第二顯示元件2120(i,j)具有向開口2111H發射光的功能。開口2111H使第二顯示元件2120(i,j)所發射的光透過。
例如，與像素2100(i,j)鄰接的像素2100(i,j+1)的開口2111H不配置於經過像素2100(i,j)的開口2111H的在行方向(圖式中的以箭頭Ro1表示的方向)上延伸的直線上(參照圖25A)。或者，例如，與像素2100(i,j)鄰接的像素2100(i+1,j)的開口2111H不配置於經過像素2100(i,j)的開口2111H的在列方向(圖式中的以箭頭Co1表示的方向)上延伸的直線上(參照圖25B)。
例如，像素2100(i,j+2)的開口2111H配置於經過像素2100(i,j)的開口2111H的在行方向上延伸的直線上(參照圖25A)。另外，像素2100(i,j+1)的開口2111H配置於與像素2100(i,j)的開口2111H和像素2100(i,j+2)的開口2111H之間的直線正交的直線上。
或者，例如，像素2100(i+2,j)的開口2111H配置於經過像素2100(i,j)的開口2111H的在列方向上延伸的直線上(參照圖25B)。另外，例如，像素2100(i+1,j)的開口2111H配置於與像素2100(i,j)的開口2111H和像素2100(i+2,j)的開口2111H之間的直線正交的直線上。
由此，可以容易在靠近第二顯示元件的位置上配置顯示與第二顯示元件不同的顏色的第三顯示元件。其結果是，可以提供一種方便性或可靠性優異的顯示面板。
例如，將具有以形成有不遮斷第二顯示元件2120(i,j)所發射的光的區域2111E的方式其端部被切除的形狀的材料用於反射膜(參照圖25C)。明確而言，可以將以縮短列方向(圖式中的以箭頭Co1表示的方向)上的長度的方式其端部被切除的第一電極2111(i,j)用作反射膜。在圖25C中，與第一電極2111(i,j)同樣，示出第一電極2111(i,j+1)。
由此，例如可以使用能夠藉由同一製程形成的像素電路驅動第一顯示元件、以與第一顯示元件不同的方法進行顯示的第二顯示元件。明確而言，藉由將反射型顯示元件用作第一顯示元件，可以降低功耗。或者，可以在外光亮的環境下以高對比良好地顯示影像。或者，可以使用發射光的第二顯示元件在暗環境下良好地顯示影像。另外，可以使用第二絕緣膜抑制第一顯示元件與第二顯示元件之間的雜質擴散或第一顯示元件與像素電路之間的雜
質擴散。另外，被供應根據控制資料而被控制的電壓的第二顯示元件所發射的光的一部分不被第一顯示元件所具有的反射膜遮蔽。其結果是，可以提供一種方便性或可靠性優異的顯示裝置。
本實施方式所說明的輸入輸出裝置的像素所包括的第二顯示元件2120(i,j)以在能夠看到使用第一顯示元件2110(i,j)的顯示的範圍的一部分中能夠看到使用第二顯示元件2120(i,j)的顯示的方式設置。例如，在圖式中以虛線的箭頭表示入射到第一顯示元件2110(i,j)而被反射的光的方向，該第一顯示元件2110(i,j)藉由控制反射外光的強度進行顯示(參照圖24A)。此外，在圖式中以實線的箭頭表示第二顯示元件2120(i,j)向能夠看到使用第一顯示元件2110(i,j)的顯示的範圍的一部分發射光的方向(參照圖23A)。
由此，在能夠看到使用第一顯示元件的顯示的區域的一部分中，能夠看到使用第二顯示元件的顯示。或者，使用者能夠以不改變顯示面板的姿態等的方式看到顯示。其結果是，可以提供一種方便性或可靠性優異的顯示面板。
像素電路2200(i,j)與信號線Sig1(j)電連接。導電膜2522A與信號線Sig1(j)電連接(參照圖24A及圖27)。例如，作為像素電路2200(i,j)的開關SWT1，可以使用將第二導電膜用於被用作源極電極或汲極電極的導電膜2522B的電晶體。
本實施方式所說明的顯示面板包括第一絕緣膜2506A(參照圖23A)。
第一絕緣膜2506A具有第一開口2603A、第二開口2603B及開口2603C(參照圖23A或圖24A)。
第一開口2603A包括與第一中間膜2540A及第一電極2111(i,j)重疊的區域或與第一中間膜2540A及第二絕緣膜2506B重疊的區域。
第二開口2603B包括與第二中間膜2540B及導電膜2524A重疊的區域。開口2603C包括與中間膜2540C及導電膜2524B重疊的區域。
第一絕緣膜2506A沿著第一開口2603A的邊緣包括被夾在第一中間膜2540A與第二絕緣膜2506B之間的區域。第一絕緣膜2506A沿著第二開口2603B的邊緣包括被夾在第二中間膜2540B與導電膜2524A之間的區域。
本實施方式所說明的顯示面板包括掃描線G2(i)、佈線CSCOM、第三導電膜ANO及信號線Sig2(j)(參照圖27)。
本實施方式所說明的顯示面板的第二顯示元件2120(i,j)包括第三電極2121(i,j)、第四電極2122以及包含發光性材料的層2123(j)(參照圖23A)。另外，第三電極2121(i,j)與第三導電膜ANO電連接，第四電極2122與第四導電膜VCOM2電連接(參照圖27)。
第四電極2122包括與第三電極2121(i,j)重疊
的區域。
包含發光性材料的層2123(j)包括被夾在第三電極2121(i,j)和第四電極2122之間的區域。
第三電極2121(i,j)在連接部2601中與像素電路2200(i,j)電連接。
本實施方式所說明的顯示面板的第一顯示元件2110(i,j)包括包含液晶材料的層2113、第一電極2111(i,j)以及第二電極2112。第二電極2112以在與第一電極2111(i,j)之間形成控制液晶材料的配向的電場的方式設置(參照圖23A及圖24A)。
此外，本實施方式所說明的顯示面板包括配向膜AF1及配向膜AF2。配向膜AF2以在與配向膜AF1之間夾有包含液晶材料的層2113的方式設置。
此外，本實施方式所說明的顯示面板包括第一中間膜2540A以及第二中間膜2540B。
第一中間膜2540A包括在與第二絕緣膜2506B之間夾有第一導電膜的區域。第一中間膜2540A包括與第一電極2111(i,j)接觸的區域。第二中間膜2540B包括與導電膜2524A接觸的區域。
此外，本實施方式所說明的顯示面板包括遮光膜BM、絕緣膜2507、功能膜2802P以及功能膜2802D。此外，本實施方式所說明的顯示面板還包括彩色膜CF1及彩色膜CF2。
遮光膜BM在與第一顯示元件2110(i,j)重疊
的區域包括開口。彩色膜CF2設置在第二絕緣膜2506B與第二顯示元件2120(i,j)之間，並包括與開口2111H重疊的區域(參照圖23A)。
絕緣膜2507包括被夾在彩色膜CF1與包含液晶材料的層2113之間或遮光膜BM與包含液晶材料的層2113之間的區域。由此，可以使因彩色膜CF1的厚度產生的凹凸為平坦。或者，可以抑制從遮光膜BM或彩色膜CF1等擴散到包含液晶材料的層2113的雜質。
功能膜2802P包括與第一顯示元件2110(i,j)重疊的區域。
功能膜2802D包括與第一顯示元件2110(i,j)重疊的區域。功能膜2802D以在與第一顯示元件2110(i,j)之間夾有基板2802的方式設置。由此，例如可以擴散第一顯示元件2110(i,j)所反射的光。
本實施方式所說明的顯示面板包括基板2801、基板2802以及功能層2581。
基板2802包括與基板2801重疊的區域。
功能層2581包括被夾在基板2801和基板2802之間的區域。功能層2581包括像素電路2200(i,j)、第二顯示元件2120(i,j)、絕緣膜2502以及絕緣膜2501。此外，功能層2581包括絕緣膜2503以及絕緣膜2504(參照圖23A和圖23B)。
絕緣膜2502包括被夾在像素電路2200(i,j)和第二顯示元件2120(i,j)之間的區域。
絕緣膜2501設置在絕緣膜2502和基板2801之間，並在與第二顯示元件2120(i,j)重疊的區域中包括開口。
沿著第三電極2121(i,j)的外周形成的絕緣膜2501防止第三電極2121(i,j)和第四電極之間的短路。
絕緣膜2503包括被夾在絕緣膜2502和像素電路2200(i,j)之間的區域。絕緣膜2504包括被夾在絕緣膜2503和像素電路2200(i,j)之間的區域。
此外，本實施方式所說明的顯示面板包括接合層2811、密封劑2820以及結構體KB1。
接合層2811包括被夾在功能層2581和基板2801之間的區域，並具有貼合功能層2581和基板2801的功能。
密封劑2820包括被夾在功能層2581和基板2802之間的區域，並具有貼合功能層2581和基板2802的功能。
結構體KB1具有在功能層2581和基板2802之間提供指定的空隙的功能。
本實施方式所說明的顯示面板包括端子2900A及端子2900B。
端子2900A包括導電膜2524A及中間膜2540B。中間膜2540B包括與導電膜2524A接觸的區域。端子2900A例如與信號線Sig1(j)電連接。
此外，可以使用導電材料ACF1將端子2900A
與軟性印刷電路板FPC1電連接。
端子2900B包括導電膜2524B及中間膜2540C。中間膜2540C包括與導電膜2524B接觸的區域。導電膜2524B例如與佈線VCOM1電連接。
導電材料CP被夾在端子2900B和第二電極2112之間，並具有使端子2900B和第二電極2112電連接的功能。例如，可以將導電粒子用於導電材料CP。
此外，本實施方式所說明的顯示面板包括驅動電路GD以及驅動電路SD(參照圖21A)。
驅動電路GD與掃描線G1(i)電連接。驅動電路GD例如包括電晶體MD(參照圖23A)。明確而言，可以將包括能夠藉由與像素電路2200(i,j)所包括的電晶體所具有的半導體膜相同的製程形成的半導體膜的電晶體用於電晶體MD。
驅動電路SD與信號線Sig1(j)電連接。驅動電路SD例如與端子2900A電連接。
本實施方式所說明的輸入部包括與顯示面板重疊的區域(參照圖21A、圖21B-1、圖21B-2、圖21C、圖23A或圖24A)。
輸入部包括基板2803、功能層2582、接合層2812、端子2901(參照圖23A及圖24A)。
輸入部包括控制線CL(g)、檢測信號線ML(h)
及檢測元件2150(g,h)(參照圖21B-2)。
功能層2582包括被夾在基板2802和基板2803之間的區域。功能層2582包括檢測元件2150(g,h)及絕緣膜2508。
接合層2812設置在功能層2582和基板2802之間，並具有貼合功能層2582和基板2802的功能。
檢測元件2150(g,h)與控制線CL(g)及檢測信號線ML(h)電連接。
控制線CL(g)具有供應控制信號的功能。
檢測元件2150(g,h)被供應控制信號，並具有供應控制信號及根據檢測元件2150(g,h)與靠近重疊於顯示面板的區域的物體之間的距離而變化的檢測信號的功能。
檢測信號線ML(h)具有被供應檢測信號的功能。
檢測元件2150(g,h)具有透光性。
檢測元件2150(g,h)包括電極C(g)及電極M(h)。
電極C(g)與控制線CL(g)電連接。
電極M(h)與檢測信號線ML(h)電連接，並以與電極C(g)之間形成電場的方式配置，該電場的一部分被靠近與顯示面板重疊的區域的物體遮蔽。
由此，可以在使用顯示面板顯示影像資料的同時檢測出靠近與顯示面板重疊的區域的物體。
另外，本實施方式所說明的輸入部包括基板2803及接合層2812(參照圖23A及圖24A)。
基板2803以在與基板2802之間夾有檢測元件2150(g,h)的方式設置。
接合層2812設置在基板2802與檢測元件2150(g,h)之間，並具有貼合基板2802與檢測元件2150(g,h)的功能。
功能膜2802P以在與第一顯示元件2110(i,j)之間夾有檢測元件2150(g,h)的方式設置。由此，例如可以降低檢測元件2150(g,h)所反射的光的強度。
另外，本實施方式所說明的輸入部包括一群多個檢測元件2150(g,1)至檢測元件2150(g,q)、另一群多個檢測元件2150(1,h)至檢測元件2150(p,h)(參照圖26)。這裡g是1以上且p以下的整數，h是1以上且q以下的整數，並且p及q是1以上的整數。
一群多個檢測元件2150(g,1)至檢測元件2150(g,q)包括檢測元件2150(g,h)並配置在行方向(圖式中的以箭頭Ro2表示的方向)上。
另一群多個檢測元件2150(1,h)至檢測元件2150(p,h)包括檢測元件2150(g,h)並配置在與行方向交叉的列方向(圖式中的以箭頭Co2表示的方向)上。
設置在行方向上的一群多個檢測元件2150(g,1)至檢測元件2150(g,q)包括與控制線CL(g)電連接的電極C(g)。
配置在列方向上的另一群多個檢測元件2150(1,h)至檢測元件2150(p,h)包括與檢測信號線ML(h)電連接的電極M(h)。
本實施方式所說明的觸控面板的控制線CL(g)包括導電膜BR(g,h)(參照圖23A)。導電膜BR(g,h)具有與檢測信號線ML(h)重疊的區域。
絕緣膜2508包括被夾在檢測信號線ML(h)與導電膜BR(g,h)之間的區域。由此，可以防止檢測信號線ML(h)與導電膜BR(g,h)之間的短路。
本實施方式所說明的觸控面板包括振盪電路OSC及檢測電路DC(參照圖26)。
振盪電路OSC與控制線CL(g)電連接，並具有供應控制信號的功能。例如，可以將矩形波、鋸形波、三角形波等用於控制信號。
檢測電路DC與檢測信號線ML(h)電連接，並具有根據檢測信號線ML(h)的電位變化供應檢測信號的功能。
下面說明觸控面板的各組件。注意，有時無法明確區分上述組件，一個組件可能兼作其他組件或包含其他組件的一部分。
例如，可以將第一導電膜用於第一電極2111(i,j)。此外，還可以將第一導電膜用於反射膜。
可以將第二導電膜用於具有電晶體的源極電極或汲極電極的功能的導電膜2522B。
此外，可以使用導電材料ACF2電連接端子2901和撓性線路板FPC2。此外，端子2901與檢測元件2150(g,h)電連接。
以下參照圖27說明像素電路的結構例子。像素電路2200(i,j)與信號線Sig1(j)、信號線Sig2(j)、掃描線G1(i)、掃描線G2(i)、佈線CSCOM及第三導電膜ANO電連接。與此同樣，像素電路2200(i,j+1)與信號線Sig1(j+1)、信號線Sig2(j+1)、掃描線G1(i)、掃描線G2(i)、佈線CSCOM及第三導電膜ANO電連接。
像素電路2200(i,j)和像素電路2200(i,j+1)都包括開關SWT1及電容器C11。
像素電路2200(i,j)和像素電路2200(i,j+1)都包括開關SWT2、電晶體M及電容器C12。
例如，可以將包括與掃描線G1(i)電連接的閘極電極及與信號線Sig1(j)電連接的第一電極的電晶體用作開關SWT1。
電容器C11包括與用作開關SWT1的電晶體的第二電極電連接的第一電極以及與佈線CSCOM電連接的第二電極。
例如，可以將包括與掃描線G2(i)電連接的閘極電極及與信號線Sig2(j)電連接的第一電極的電晶體用作開關SWT2。
電晶體M包括與用作開關SWT2的電晶體的第二電極電連接的閘極電極及與第三導電膜ANO電連接的第一電極。
此外，可以將包括以在與閘極電極之間夾著半導體膜的方式設置的導電膜的電晶體用作電晶體M。例如，可以將與能夠供應與電晶體M的閘極電極相同的電位的佈線電連接的導電膜用作上述導電膜。
電容器C12包括與用作開關SWT2的電晶體的第二電極電連接的第一電極以及與電晶體M的第一電極電連接的第二電極。
此外，在像素電路2200(i,j)中，第一顯示元件2110(i,j)的第一電極與用作開關SWT1的電晶體的第二電極電連接，第一顯示元件2110(i,j)的第二電極與佈線VCOM1電連接。由此，可以驅動第一顯示元件2110。與此同樣，在像素電路2200(i,j+1)中，第一顯示元件2110(i,j+1)的第一電極與用作開關SWT1的電晶體的第二電極電連接，第一顯示元件2110(i,j+1)的第二電極與佈線VCOM1電連接。由此，可以驅動第一顯示元件2110。
此外，在像素電路2200(i,j)中，第二顯示元件2120(i,j)的第一電極與電晶體M的第二電極電連接，第二顯示元件2120(i,j)的第二電極與第四導電膜VCOM2電連接。由此，可以驅動第二顯示元件2120(i,j)。與此同樣，在像素電路2200(i,j+1)中，第二顯示元件2120(i,j+1)的第一電極與電晶體M的第二電極電連接，第二顯示元
件2120(i,j+1)的第二電極與第四導電膜VCOM2電連接。由此，可以驅動第二顯示元件2120(i,j+1)。
例如，可以將底閘極型或頂閘極型等電晶體用作開關SWT1、電晶體M、電晶體MD等。
例如，可以利用將包含第14族元素的半導體用於半導體膜的電晶體。明確而言，可以將包含矽的半導體用於半導體膜。例如，可以使用將單晶矽、多晶矽、微晶矽或非晶矽等用於半導體膜的電晶體。
例如，可以利用將氧化物半導體用於半導體膜的電晶體。明確而言，可以將包含銦的氧化物半導體或包含銦、鋅及元素M(元素M是鋁、鎵、釔或錫)的氧化物半導體用於半導體膜。
例如，可以將與將非晶矽用於半導體膜的電晶體相比關閉狀態下的洩漏電流更小的電晶體用作開關SWT1、電晶體M、電晶體MD等。明確而言，可以將對半導體膜2560使用氧化物半導體的電晶體用作開關SWT1、電晶體M、電晶體MD等。
由此，與利用將非晶矽用於半導體膜的電晶體的像素電路相比，可以使像素電路能夠保持的影像信號的時間長。明確而言，可以抑制閃爍的發生，並以低於30Hz、較佳為低於1Hz、更佳為低於1次/分的頻率供應選擇信號。其結果是，可以降低資料處理裝置的使用者的
眼疲勞。另外，可以降低伴隨驅動的功耗。
能夠用作開關SWT1的電晶體包括半導體膜2560及具有與半導體膜2560重疊的區域的導電膜2523(參照圖24B)。另外，能夠用作開關SWT1的電晶體包括與半導體膜2560電連接的導電膜2522A及導電膜2522B。
導電膜2523具有閘極電極的功能，絕緣膜2505具有閘極絕緣膜的功能。導電膜2522A具有源極電極的功能和汲極電極的功能中的一個，導電膜2522B具有源極電極的功能和汲極電極的功能中的另一個。
此外，可以將包括以在與導電膜2523之間夾著半導體膜2560的方式設置的導電膜2521的電晶體用作電晶體M(參照圖23B)。
藉由將上述輸入輸出裝置應用於在實施方式4中說明的圖20所示的平板型資訊終端5200，可以實現可見度、方便性或可靠性優異的電子裝置。
此外，本實施方式可以與本說明書所示的其他實施方式適當地組合。
下面，對上述實施方式中的各結構及說明附加注釋。
各實施方式所示的結構可以與其他實施方式所示的結
構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構例子時，可以適當地組合結構例子。
另外，可以將某一實施方式中說明的內容(或其一部分)應用/組合/替換成該實施方式中說明的其他內容(或其一部分)和另一個或多個其他實施方式中說明的內容(或其一部分)中的至少一個內容。
注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)和另一個或多個其他實施方式中示出的圖式(或其一部分)中的至少一個圖式組合，可以構成更多圖。
在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加上的。因此，其不是為了限定組件的個數而附加上的。此外，其不是為了限定組件的順序而附加上的。另外，例如，本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中附有“第二”的序數詞。另外，例如，本說明書等的實施方式之一中附有“第一”的組件有可能
在其他的實施方式或申請專利範圍中被省略“第一”。
參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在實施方式所記載的內容中。注意，在實施方式中的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。組件的位置關係根據描述各組件的方向適當地改變。因此，表示配置的詞句不侷限於本說明書中所示的記載，根據情況可以適當地更換表達方式。
此外，“上”或“下”這樣的用語不限定組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，當記載為“絕緣層A上的電極B”時，不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括絕緣層A與電極B之間包括其他組件的情況。
在本說明書等中，根據功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而，在實際的電路等中難以根據功能分類組件，有時一個電路涉及到多個
功能或者多個電路涉及到一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的組件，而可以根據情況適當地不同。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。圖式是為了明確起見而示出任意的大小的，而不侷限於圖式所示的形狀或數值等。例如，可以包括雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在透視圖等的圖式中，為了明確起見，有時省略部分組件的圖示。
在圖式中，有時使用同一元件符號表示同一組件、具有相同功能的組件、由同一材料構成的組件或者同時形成的組件等，並且有時省略重複說明。
在本說明書等中，在說明電晶體的連接關係時，將源極和汲極中的一方記為“源極和汲極中的一個”(第一電極或第一端子)，將源極和汲極中的另一方記為“源極和汲極中的另一個”(第二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等而互換的緣故。可以將電晶體的源極和汲極根據情況適當地改稱為源極(汲極)端子、源極(汲極)電極等。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子或第三端子及第四端子。另外，在本說明書等中記載的
電晶體具有兩個以上的閘極時(有時將該結構稱為雙閘極結構)，有時將該閘極稱為第一閘極、第二閘極、前閘極或背閘極。此外，“底閘極”是指在形成電晶體時在形成通道形成區域之前形成的端子，“頂閘極”是指在形成電晶體時在形成通道形成區域之後形成的端子。
電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制端子。在用作源極或汲極的兩個輸入輸出端子中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子或第三端子及第四端子。
注意，在本說明書等中，“電極”或“佈線”這樣的詞語不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”這樣的詞語還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差，例如在參考電位為接地電位時，可以將電壓換稱為電位。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據參考電位而變化。
在本說明書等中，根據情況或狀態，可以互
相調換“膜”和“層”等詞句。例如，有時可以將“導電層”變換為“導電膜”。此外，有時可以將“絕緣膜”變換為“絕緣層”。另外，根據情況或狀態，可以使用其他詞句代替“膜”和“層”等詞句。例如，有時可以將“導電層”或“導電膜”變換為“導電體”。此外，例如有時可以將“絕緣層”或“絕緣膜”變換為“絕緣體”。
在本說明書等中，根據情況或狀態，可以互相調換“佈線”、“信號線”及“電源線”等詞句。例如，有時可以將“佈線”變換為“信號線”。此外，例如有時可以將“佈線”變換為“電源線”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。有時可以將“電源線”變換為“信號線”。反之亦然，有時可以將“信號線”變換為“電源線”。另外，根據情況或狀態，可以互相將施加到佈線的“電位”變換為“信號”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。
下面，對上述實施方式中涉及到的詞句的定義進行說明。
在本說明書中，例如當導電性充分低時，有時即使表示為“半導體”也具有“絕緣體”的特性。此外，“半導
體”和“絕緣體”的邊界不太清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。
另外，例如當導電性充分高時，有時即使表示為“半導體”也具有“導電體”的特性。此外，“半導體”和“導電體”的邊界不太清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記載的“導電體”換稱為“半導體”。
注意，半導體的雜質例如是構成半導體層的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。有時由於包含雜質而例如發生在半導體中形成DOS(Density of States：態密度)、載子移動率降低或結晶性降低等情況。在半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第一族元素、第二族元素、第十三族元素、第十四族元素、第十五族元素或主要成分之外的過渡金屬等，特別是，例如有氫(也包含在水中)、鋰、鈉、矽、硼、磷、碳、氮等。在半導體是氧化物半導體時，例如有時氫等雜質的混入導致氧缺陷的產生。此外，在半導體是矽層時，作為改變半導體的特性的雜質，例如有氧、除了氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
在本說明書中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道形成區域，並電流能夠流過汲極、通道形成區域以及源極。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時相互調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。
例如，可以使用電開關或機械開關等。換言之，開關只要可以控制電流就不侷限於特定的開關。
電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM)二極體、金屬-絕緣體-半導體(MIS)二極體或者二極體接法的電晶體)或者組合這些元件的邏輯電路。
當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極電極與汲極電極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當僅將電晶體用作開關時，對電晶體的極性(導電型)沒有特別的限制。
作為機械開關的一個例子，可以舉出像數位微鏡裝置(DMD)那樣的利用MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。
注意，在本說明書等中，當記載為“X與Y連接”時，包括如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，還包括圖式或文中所示的連接關係以外的連接關係。
這裡使用的X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件、負載等)。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流
過。
作為X和Y在功能上連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠在功能上連接X和Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、γ(伽瑪)校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉換器電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝器電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。
此外，當明確地記載為“X與Y電連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確記載有“電連接”時，與只明確記載有“連接”的情況相同。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以
及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表示為如下。
例如，可以表達為“X、Y、電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)互相電連接，並按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y的順序電連接”。或者，可以表達為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表達為“X藉由電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)而決定技術範圍。注意，這些表達方法只是一個例子而已，不侷限於上述表達方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
另外，即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個
組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
B‧‧‧端子
HRW[(g-1)N+1]‧‧‧佈線群
HRW[(M-1)N+1]‧‧‧佈線群
HRW[1]‧‧‧佈線群
HRW[gN]‧‧‧佈線群
HRW[MN]‧‧‧佈線群
HRW[N]‧‧‧佈線群
HWW[1]‧‧‧佈線群
HWW[g]‧‧‧佈線群
HWW[M]‧‧‧佈線群
MSW‧‧‧開關電路
MSW-B‧‧‧開關電路
MSW-RW‧‧‧開關電路
MSW-WD‧‧‧開關電路
MSW-WW‧‧‧開關電路
NNC‧‧‧電路
RW‧‧‧端子
TH1‧‧‧端子
TH2‧‧‧端子
TV1‧‧‧端子
TV2‧‧‧端子
U[1,1]‧‧‧積和運算電路
U[1,N]‧‧‧積和運算電路
U[g,h]‧‧‧積和運算電路
U[M,1]‧‧‧積和運算電路
U[M,N]‧‧‧積和運算電路
VB[(h-1)M+1]‧‧‧佈線群
VB[(N-1)M+1]‧‧‧佈線群
VB[1]‧‧‧佈線群
VB[hM]‧‧‧佈線群
VB[M]‧‧‧佈線群
VB[NM]‧‧‧佈線群
VWD[1]‧‧‧佈線群
VWD[h]‧‧‧佈線群
VWD[N]‧‧‧佈線群
WD‧‧‧端子
WW‧‧‧端子
Claims (17)
- 一種半導體裝置，包括：具有第一端子的第一積和運算電路；具有第二端子的第二積和運算電路；具有第三端子和第四端子的第一開關電路，該第三端子與該第一端子電連接；以及具有第五端子和第六端子的第二開關電路，該第五端子與該第二端子電連接，其中，該第四端子與該第六端子彼此電連接，該第一開關電路被配置為控制該第三端子與該第四端子間的導通狀態，並且，該第二開關電路被配置為控制該第五端子與該第六端子間的導通狀態。
- 根據申請專利範圍第1項之半導體裝置，其中該第一開關電路還包括第一電晶體和第二電晶體，該第一電晶體的源極和汲極中的一方與該第二電晶體的閘極電連接，該第二電晶體的源極和汲極中的一方與該第三端子電連接，並且該第二電晶體的該源極和該汲極中的另一方與該第四端子電連接。
- 根據申請專利範圍第2項之半導體裝置，其中該第一開關電路還包括電容器， 該電容器的第一電極與該第一電晶體的該源極和該汲極中的該一方電連接，並且該電容器的第二電極與用來提供低位準電位的佈線電連接。
- 根據申請專利範圍第2項之半導體裝置，其中該第一電晶體包括含有銦和鋅的氧化物半導體層。
- 根據申請專利範圍第1項之半導體裝置，其中該半導體裝置被配置為進行類型識別和聯想記憶。
- 一種包括以矩陣狀配置的多個積和運算電路的半導體裝置，該多個積和運算電路包括：具有第一端子的第一積和運算電路；具有第二端子的第二積和運算電路；具有第三端子和第四端子的第一開關電路，該第三端子與該第一端子電連接；以及具有第五端子和第六端子的第二開關電路，該第五端子與該第二端子電連接，其中，該第一積和運算電路和該第一開關電路配置於該矩陣的第一行第一列，該第二積和電路和該第二開關電路在該矩陣的第二行第一列，該第四端子與該第六端子彼此電連接，該第一開關電路被配置為控制該第三端子與該第四端子間的導通狀態，並且，該第二開關電路被配置為控制該第五端子與該第六端子間的導通狀態。
- 根據申請專利範圍第6項之半導體裝置，其中該第一開關電路還包括第一電晶體和第二電晶體，該第一電晶體的源極和汲極中的一方與該第二電晶體的閘極電連接，該第二電晶體的源極和汲極中的一方與該第三端子電連接，並且該第二電晶體的該源極和該汲極中的另一方與該第四端子電連接。
- 根據申請專利範圍第7項之半導體裝置，其中該第一開關電路還包括電容器，該電容器的第一電極與該第一電晶體的該源極和該汲極中的該一方電連接，並且該電容器的第二電極與用來提供低位準電位的佈線電連接。
- 根據申請專利範圍第7項之半導體裝置，其中該第一電晶體包括含有銦和鋅的氧化物半導體層。
- 根據申請專利範圍第6項之半導體裝置，其中該半導體裝置被配置為進行類型識別和聯想記憶。
- 一種半導體裝置，包括：具有第一端子的第一積和運算電路；具有第二端子的第二積和運算電路；具有第三端子和第四端子的第一開關電路，該第三端子與該第一端子電連接；以及 具有第五端子和第六端子的第二開關電路，該第五端子與該第二端子電連接，其中，該第四端子與該第六端子彼此電連接，該第一開關電路被配置為控制該第三端子與該第四端子間的導通狀態，該第二開關電路被配置為控制該第五端子與該第六端子間的導通狀態，並且，該第一積和運算電路和該第二積和運算電路都包括記憶單元陣列以及與該記憶單元陣列電連接的偏置電路。
- 根據申請專利範圍第11項之半導體裝置，其中該第一開關電路還包括第一電晶體和第二電晶體，該第一電晶體的源極和汲極中的一方與該第二電晶體的閘極電連接，該第二電晶體的源極和汲極中的一方與該第三端子電連接，並且該第二電晶體的該源極和該汲極中的另一方與該第四端子電連接。
- 根據申請專利範圍第12項之半導體裝置，其中該第一開關電路還包括電容器，該電容器的第一電極與該第一電晶體的該源極和該汲極中的該一方電連接，並且該電容器的第二電極與用來提供低位準電位的佈 線電連接。
- 根據申請專利範圍第12項之半導體裝置，其中該第一電晶體包括含有銦和鋅的氧化物半導體層。
- 根據申請專利範圍第11項之半導體裝置，其中該半導體裝置被配置為進行類型識別和聯想記憶。
- 根據申請專利範圍第11項之半導體裝置，其中該偏置電路包括恆流電路及電流鏡電路。
- 根據申請專利範圍第11項之半導體裝置，其中該記憶單元陣列包括第一記憶單元和第二記憶單元，該第一記憶單元被配置為供應對應第一信號的第一電流，該第二記憶單元被配置為供應對應該第一信號的第二電流，該偏置電路被配置為供應相當於該第一電流與該第二電流間的差值電流的第三電流，該第一記憶單元被配置為供應對應第二信號的第四電流，該第二記憶單元被配置為供應對應該第二信號的第五電流，並且，該第一積和運算電路被配置為輸出從該第四電流與該第五電流間的第二差值電流減去該第三電流而得到的第六電流。
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