KR20150131189A

KR20150131189A - 레벨 시프트 회로, 전기 광학 장치 및 전자 기기

Info

Publication number: KR20150131189A
Application number: KR1020157028587A
Authority: KR
Inventors: 신스께 후지까와
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2013-03-14
Filing date: 2014-03-11
Publication date: 2015-11-24
Also published as: WO2014141687A1; US9747850B2; JP2014179723A; TWI630796B; TW201440436A; CN105027445A; US20160035295A1; CN105027445B

Abstract

본 발명은 회로 점유 면적이 작고, 고속 동작이 가능한 레벨 시프트 회로를 실현하는 것이다. 레벨 시프트 회로(10)는, 입력 신호의 제1 전위를 제3 전위로 변환하고, 입력 신호의 제2 전위를 제4 전위로 변환하는 전위 변환부(11)와, 제1 전극(1Ed)과 제2 전극(2Ed)을 구비하고, 제1 전극(1Ed)이 입력부 IN에 전기적으로 접속하고, 제2 전극(2Ed)이 전위 변환부(11)의 출력 노드(NODE A)에 전기적으로 접속하는 용량부(12)와, 제3 전위를 제5 전위로 변환하고, 제4 전위를 제6 전위로 변환하는 버퍼부(13)를 구비한다. 용량부(12)가 입력 신호를, 용량 결합에 의해, 신속하게 전위 변환부(11)의 출력 노드(NODE A)의 전위에 반영시키므로, 고속 동작이 가능한 레벨 시프트 회로를 실현할 수 있다.

Description

레벨 시프트 회로, 전기 광학 장치 및 전자 기기{LEVEL-SHIFT CIRCUIT, ELECTROOPTICAL DEVICE, AND ELECTRONIC EQUIPMENT}

본 발명은, 레벨 시프트 회로, 전기 광학 장치 및 전자 기기에 관한 것이다.

표시 기능이 부여된 전자 기기에서는, 투과형 전기 광학 장치나 반사형 전기 광학 장치가 사용되고 있다. 이 전기 광학 장치에 광이 조사되어, 전기 광학 장치에 의해 변조된 투과광이나 반사광이 표시 화상으로 되거나, 혹은 스크린에 투영되어서 투사 화상으로 되거나 하고 있다. 이와 같은 전자 기기에 사용되는 전기 광학 장치로서는 액정 장치가 알려져 있고, 이것은 액정의 유전 이방성과 액정층에 있어서의 광의 선광성을 이용해서 화상을 형성하는 것이다.

일반적으로, 전기 광학 장치를 구동하기 위해서는, 비교적 높은 전압이 요구된다. 한편, 전기 광학 장치에, 구동의 기준이 되는 클럭 신호나 제어 신호 등을 공급하는 외부 제어 회로는, 반도체 집적 회로로 구성되어 있고, 그 논리 신호의 진폭은 1.8V 정도로부터 5V 정도로 낮은 전압으로 되어 있다. 따라서, 전기 광학 장치에는 반도체 집적 회로로부터의 저진폭의 논리 신호를 고진폭의 논리 신호로 변환하는 진폭 변환 회로(이하, 레벨 시프트 회로라고 칭함)가 구비되어 있는 것이 일반적이다. 레벨 시프트 회로의 일례는 특허문헌 1에 기재되어 있다. 특허문헌 1의 도 1에는 용량 결합 동작에 의한 레벨 시프트 회로가 기재되어 있다.

일본 특허 공개 제2003-110419호 공보

그러나, 특허문헌 1에 기재된 레벨 시프트 회로에서는, 신호의 피드백에 의한 전위 제어 회로가 포함되어 있기 때문에, 회로의 점유 면적이 크다고 하는 과제가 있었다. 또한, 액정 장치에서는 표시 화상의 고정밀화에 수반하여 데이터량이 증가하고 있기 때문에, 또한, 동화상 표시 특성의 개선이나 3차원 표시 구동의 면에서 고속 구동이 필요해지고 있기 때문에, 레벨 시프트 회로의 고속 동작이 강하게 요구되어 있다. 환언하면, 종래의 레벨 시프트 회로에서는, 점유 면적이 작은 회로(혹은 회로 규모가 작은 회로에서)로 고속 동작을 행하는 것이 곤란하다고 하는 과제가 있었다.

본 발명은, 전술한 과제의 적어도 일부를 해결하기 위해 이루어진 것이며, 이하의 형태 또는 적용예로서 실현하는 것이 가능하다.

(적용예 1)

본 적용예에 관한 레벨 시프트 회로는, 제1 전위와 제2 전위 사이의 값을 취하는 입력 신호가 입력되는 입력부와, 제1 전위를 제3 전위로 변환하고, 제2 전위를 제4 전위로 변환하는 전위 변환부와, 제1 전극과 제2 전극을 구비하고, 제1 전극이 입력부에 전기적으로 접속하고, 제2 전극이 전위 변환부의 출력 노드에 전기적으로 접속하는 용량부와, 제3 전위를 제5 전위로 변환하고, 제4 전위를 제6 전위로 변환하는 버퍼부를 구비하고, 전위 변환부의 출력 노드와 버퍼부의 입력 노드가 전기적으로 접속되는 것을 특징으로 한다.

이 구성에 의하면, 용량부가 저진폭의 입력 신호를, 용량 결합에 의해, 신속하게 전위 변환부의 출력 노드의 전위에 반영시키므로, 고속 동작이 가능한 레벨 시프트 회로를 실현할 수 있다. 또한, 레벨 시프트 회로는 회로 규모가 작으므로, 점유 면적을 작게 할 수 있다. 환언하면, 점유 면적이 작고, 고속 동작이 가능한 레벨 시프트 회로를 실현할 수 있다.

(적용예 2)

상기 적용예에 관한 레벨 시프트 회로에 있어서, 용량부는 트랜지스터를 포함하고, 트랜지스터가 온 상태가 되도록, 트랜지스터의 게이트는 제1 전극과 제2 전극 중 한쪽을 이루고, 트랜지스터의 소스와 드레인은 제1 전극과 제2 전극의 다른 쪽을 이루는 것이 바람직하다.

이 구성에 의하면, 트랜지스터의 게이트 용량을 용량부로서 사용할 수 있으므로, 용량부 작성을 위한 특별한 공정 부가나 회로 레이아웃을 필요로 하지 않는다. 그 때문에, 회로 설계의 자유도가 증가함과 함께, 통상 공정과 같은 간단한 제조 공정에서, 점유 면적이 작고, 고속 동작이 가능한 레벨 시프트 회로를 실현할 수 있다. 또한, 트랜지스터가 온 상태가 되도록 접속되어 있으므로, 공핍층 용량이 발생하지 않고, 좁은 면적의 트랜지스터로 용량부를 구성할 수 있다.

(적용예 3)

상기 적용예에 관한 레벨 시프트 회로에 있어서, 버퍼부는 논리 임계값 전위를 갖고, 제3 전위는 논리 임계값 전위와 제5 전위 사이의 값을 취하고, 제4 전위는 논리 임계값 전위와 제6 전위 사이의 값을 취하는 것이 바람직하다.

이 구성에 의하면, 제1 전위와 제2 전위 사이의 값을 취하는 입력 신호를 제5 전위와 제6 전위 사이의 값을 취하는 출력 신호로 정확하게 진폭 변환할 수 있다.

(적용예 4)

상기 적용예에 관한 레벨 시프트 회로에 있어서, 버퍼부는, 제1 인버터와 제2 인버터가, 버퍼부의 입력 노드와 버퍼부의 출력 노드 사이에, 직렬로 전기적으로 접속되어 있는 것이 바람직하다.

이 구성에 의하면, 인버터가 2개의 간단한 구성으로 버퍼부를 구성할 수 있다. 또한, 제5 전위와 제6 전위의 중간 부근의 전위가 되는 제3 전위와 제4 전위를, 출력부에서는, 거의 제5 전위와 거의 제6 전위로 할 수 있다.

(적용예 5)

상기 적용예에 관한 레벨 시프트 회로에 있어서, 전위 변환부는 입력부와 제6 전위가 공급되는 배선 사이에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터가 직렬로 전기적으로 접속되어 있고, 제1 도전형 트랜지스터의 소스는 입력부에 전기적으로 접속되어 있고, 제2 도전형 트랜지스터의 소스는 제6 전위가 공급되는 배선으로 전기적으로 접속되어 있고, 제1 도전형 트랜지스터의 드레인과 제2 도전형 트랜지스터의 드레인이 제1 도전형 트랜지스터의 게이트와 제2 도전형 트랜지스터의 게이트에 전기적으로 접속해서 전위 변환부의 출력 노드로 되어 있는 것이 바람직하다.

이 구성에 의하면, 간단한 회로로 제1 전위를 제3 전위로 변환하고, 제2 전위를 제4 전위로 변환할 수 있다. 또한, 제3 전위와 제4 전위는 버퍼부의 논리 임계값 전위를 끼울(insert) 필요가 있지만, 이 구성에서는, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터의 사이즈 조정으로 제3 전위와 제4 전위를 조정할 수 있으므로, 용이하게 제3 전위와 제4 전위는 버퍼부의 논리 임계값 전위를 끼우도록 설정할 수 있다. 즉, 정확하게 기능하는 레벨 시프트 회로를 용이하게 형성할 수 있다.

(적용예 6)

상기 적용예 중 어느 한 항에 기재된 레벨 시프트 회로를 구비한 것을 특징으로 하는 전기 광학 장치.

이 구성에 의하면, 표시 영역의 외주에 위치하는 주변 영역을 좁히고, 고속 구동하는 전기 광학 장치를 실현할 수 있다. 즉, 전기 광학 장치 전체에 대한 표시 영역의 비율이 넓은 디자인성이 우수한 전기 광학 장치에 고품위의 표시를 행하게 할 수 있다.

(적용예 7)

상기 적용예에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자 기기.

이 구성에 의하면, 디자인성이 우수하고, 고품위 표시가 가능한 전기 광학 장치를 구비한 전자 기기를 실현할 수 있다.

도 1은 실시 형태 1에 관한 레벨 시프트 회로를 설명한 도면.
도 2는 비교예가 되는 레벨 시프트 회로를 설명한 회로도.
도 3은 실시 형태 1에 관한 레벨 시프트 회로의 기능을 검증한 도면.
도 4는 레벨 시프트 회로의 동작 원리를 설명한 도면.
도 5는 레벨 시프트 회로의 동작 원리를 설명한 도면.
도 6은 실시 형태 1에 관한 전기 광학 장치의 회로 블록 구성을 도시하는 모식 평면도.
도 7은 액정 장치의 모식 단면도.
도 8은 액정 장치의 전기적인 구성을 도시하는 등가 회로도.
도 9는 실시 형태 1에 관한 전자 기기를 설명하는 도면.
도 10은 실시 형태 2에 관한 레벨 시프트 회로를 설명한 도면.
도 11은 실시 형태 3에 관한 레벨 시프트 회로를 설명한 도면.
도 12는 실시 형태 3에 관한 레벨 시프트 회로의 동작 원리를 설명한 도면.
도 13은 실시 형태 4에 관한 레벨 시프트 회로를 설명한 도면.
도 14는 실시 형태 5에 관한 레벨 시프트 회로를 설명한 도면.
도 15는 실시 형태 6에 관한 레벨 시프트 회로를 설명한 도면.

이하, 본 발명의 실시 형태에 대해, 도면을 참조하여 설명한다. 또한, 이하의 각 도면에 있어서는, 각 층이나 각 부재를 인식 가능한 정도의 크기로 하므로, 각 층이나 각 부재의 척도를 실제와는 다르게 하고 있다.

(실시 형태 1)

「회로 기능」

도 1은 실시 형태 1에 관한 레벨 시프트 회로를 설명한 도면이며, (a)는 회로 구성도, (b)는 전위 관계도이다. 우선, 실시 형태 1에 관한 레벨 시프트 회로(10)의 기능을, 도 1을 참조하여 설명한다.

도 1의 (a)에 도시하는 바와 같이, 본 실시 형태에 관한 레벨 시프트 회로(10)는, 입력 신호가 입력되는 입력부 IN과, 전위 변환부(11)와, 용량부(12)와, 버퍼부(13)와, 출력 신호가 출력되는 출력부 OUT를 적어도 구비하고 있다. 레벨 시프트 회로(10)란, 도시하지 않은 저전압계 회로로부터의 논리 신호를, 도시하지 않은 고전압계 회로에 적합한 논리 신호로 변환하는 회로이다.

레벨 시프트 회로(10)에의 입력 신호는, 저전압계 회로(예를 들어, 반도체 집적 회로로 구성되는 외부 제어 회로)에서 생성되고, 도 1의 (b)에 도시하는 바와 같이, 제1 전위(V1)와 제2 전위(V2) 사이의 값을 취한다. 제1 전위(V1)는 저전압계 회로에서 사용되는 2개의 전원 전위(플러스 전원 전위와 마이너스 전원 전위)의 한쪽이며, 제2 전위(V2)는 저전압계 회로에서 사용되는 2개의 전원 전위(플러스 전원 전위와 마이너스 전원 전위)의 다른 쪽이다. 본 실시 형태에서는, 제1 전위(V1)는 저전압계 회로의 마이너스 전원 전위(저전압계 마이너스 전원 전위 VSS라고 칭함)이며, 제2 전위(V2)는 저전압계 회로의 플러스 전원 전위(저전압계 플러스 전원 전위 VDD라고 칭함)이다. 입력 신호는 적어도 논리 0과 논리 1을 갖고, 본 실시 형태에서는, 논리 0에 대응하는 입력 신호는 제1 전위(V1)이거나, 혹은 제1 전위(V1)에 가까운 전위이며, 적어도 제1 전위(V1)와 제2 전위(V2)의 평균 전위보다도 제1 전위(V1)측의 값을 취하는 전위이다. 마찬가지로, 논리 1에 대응하는 입력 신호는 제2 전위(V2)이거나, 혹은 제2 전위(V2)에 가까운 전위이며, 적어도 제1 전위(V1)와 제2 전위(V2)의 평균 전위보다도 제2 전위(V2)측의 값을 취하는 전위이다. 저전압계 회로에 있어서의 논리 신호의 진폭[저진폭의 논리 신호, 제1 전위(V1)와 제2 전위(V2)의 전위차]은 1.8V 정도로부터 5V 정도인 경우가 많다.

전위 변환부(11)는, 제1 전위(V1)를 제3 전위(V3)로 변환함과 함께, 제2 전위(V2)를 제4 전위(V4)로 변환하여, 전위 변환부(11)의 출력 노드에 출력한다. 즉, 제1 전위(V1)와 제2 전위(V2) 사이의 값을 취하는 입력 신호는, 제3 전위(V3)와 제4 전위(V4) 사이의 값을 취하는 중간 신호로 변환된다. 구체적으로는, 논리 0의 입력 신호에 대응하는 중간 신호가 제3 전위(V3) 또는 제3 전위(V3)에 가까운 전위이며, 논리 1의 입력 신호에 대응하는 중간 신호가 제4 전위(V4) 또는 제4 전위(V4)에 가까운 전위이다. 본 실시 형태에서는, 제3 전위(V3)는 전위 변환부(11)의 출력 노드에서의 중간 신호 내에서 낮은 쪽의 전위(중간 저전위 VML이라고 칭함)이며, 제4 전위(V4)는 전위 변환부(11)의 출력 노드에서의 중간 신호 내에서 높은 쪽의 전위(중간 고전위 VMH라고 칭함)이다.

전위 변환부(11)의 출력 노드와 버퍼부(13)의 입력 노드는 전기적으로 접속되고, 전위 변환부(11)로부터의 출력은 버퍼부(13)에 입력된다. 이후, 전위 변환부(11)의 출력 노드와 버퍼부(13)의 입력 노드를 노드 A(NODE A)라고 칭한다. 버퍼부(13)는 버퍼부(13)에 입력된 제3 전위(V3)를 제5 전위(V5) 또는 제5 전위(V5)에 가까운 전위로 변환함과 함께, 제4 전위(V4)를 제6 전위(V6) 또는 제6 전위(V6)에 가까운 전위로 변환하고, 버퍼부(13)의 출력 노드로부터 제5 전위(V5)와 제6 전위(V6) 사이의 값을 취하는 출력 신호를 출력한다. 버퍼부(13)의 출력 노드가 레벨 시프트 회로(10)의 출력부 OUT이며, 이 노드를 노드 B(NODE B)라고 칭한다.

제5 전위(V5)는 고전압계 회로에서 사용되는 2개의 전원 전위(플러스 전원 전위와 마이너스 전원 전위)의 한쪽이며, 제6 전위(V6)는 고전압계 회로에서 사용되는 2개의 전원 전위(플러스 전원 전위와 마이너스 전원 전위)의 다른 쪽이다. 본 실시 형태에서는, 제5 전위(V5)는 고전압계 회로의 마이너스 전원 전위(고전압계 마이너스 전원 전위 VLL이라고 칭함)이며, 제6 전위(V6)는 고전압계 회로의 플러스 전원 전위(고전압계 플러스 전원 전위 VHH라고 칭함)이다. 출력 신호는 입력 신호와 마찬가지로, 적어도 논리 0과 논리 1을 갖고, 본 실시 형태에서는, 논리 0에 대응하는 출력 신호는 제5 전위(V5)이거나, 혹은 제5 전위(V5)에 가까운 전위이며, 적어도 제5 전위(V5)와 제6 전위(V6)의 평균 전위보다도 제5 전위(V5)측의 값을 취하는 전위이다. 마찬가지로, 논리 1에 대응하는 출력 신호는 제6 전위(V6)이거나, 혹은 제6 전위(V6)에 가까운 전위이며, 적어도 제5 전위(V5)와 제6 전위(V6)의 평균 전위보다도 제6 전위(V6)측의 값을 취하는 전위이다. 고전압계 회로에 있어서의 논리 신호의 진폭[제5 전위(V5)와 제6 전위(V6)의 전위차]은 저전압계 회로에 있어서의 논리 신호의 진폭[제1 전위(V1)와 제2 전위(V2)의 전위차]보다도 크고, 전기 광학 장치에서는 5V 정도로부터 50V 정도로 되는 경우도 있다. 본 실시 형태에서는, 일례로서, 저전압계 회로에 있어서의 논리 신호의 진폭[제1 전위(V1)와 제2 전위(V2)의 전위차]이 5V로 되고, 고전압계 회로에 있어서의 논리 신호의 진폭[고진폭의 논리 신호, 제5 전위(V5)와 제6 전위(V6)의 전위차]이 15.5V로 되어 있다. 또한, 본 실시 형태에서는, 저전압계 마이너스 전원 전위 VSS와 고전압계 마이너스 전원 전위 VLL이 동등하고, 양자가 기준 전위로 되어 있다(VSS=VLL=0V). 또한, 저전압계 마이너스 전원 전위 VSS와 고전압계 마이너스 전원 전위 VLL은 달라도 좋고, 기준 전위로 되어 있지 않아도 좋다.

상술한 바와 같이, 버퍼부(13)에서는, 제3 전위(V3)와 제4 전위(V4) 사이의 값을 취하는 중간 신호가, 제5 전위(V5)와 제6 전위(V6) 사이의 값을 취하는 출력 신호로 변환된다. 버퍼부(13)는 논리 임계값 전위 Vtrip를 갖고, 제3 전위(V3)는 논리 임계값 전위 Vtrip와 제5 전위(V5) 사이의 값을 취하고, 제4 전위(V4)는 논리 임계값 전위 Vtrip와 제6 전위(V6) 사이의 값을 취한다. 이와 같이 버퍼부(13)에서는, 논리 임계값 전위 Vtrip보다도 제5 전위(V5)측의 값을 취하는 중간 신호[제3 전위(V3)]를 제5 전위(V5)에 보다 근접시킴과 함께, 논리 임계값 전위 Vtrip보다도 제6 전위(V6)측의 값을 취하는 중간 신호[제4 전위(V4)]를 제6 전위(V6)에 보다 근접시키는 기능을 갖는 회로이다. 이렇게 해서, 레벨 시프트 회로(10)에서는, 제1 전위(V1)와 제2 전위(V2) 사이의 값을 취하는 입력 신호가 제5 전위(V5)와 제6 전위(V6) 사이의 값을 취하는 출력 신호로 정확하게 진폭 변환된다. 또한, 엄밀하게는 이상과 같지만, 이후는 설명의 편의를 도모하기 위해, 입력 신호는, 논리 0일 때에 제1 전위(V1)를 취하고, 논리 1일 때에 제2 전위(V2)를 취하는 것으로 한다. 마찬가지로, 중간 신호는, 논리 0일 때에 제3 전위(V3)를 취하고, 논리 1일 때에 제4 전위(V4)를 취하는 것으로 한다. 또, 출력 신호는, 논리 0일 때에 제5 전위(V5)를 취하고, 논리 1일 때에 제6 전위(V6)를 취하는 것으로 한다. 또한, 논리 0과 논리 1의 관계는 이들과 반대이어도 상관없다. 구체적으로는, 논리 0일 때에, 입력 신호는 제2 전위(V2)를 취하고, 중간 신호는 제4 전위(V4)를 취하고, 출력 신호는 제6 전위(V6)를 취하고, 논리 1일 때에, 입력 신호는 제1 전위(V1)를 취하고, 중간 신호는 제3 전위(V3)를 취하고, 출력 신호는 제5 전위(V5)를 취하는 구성으로 해도 좋다.

「회로 구성」

다음에, 레벨 시프트 회로(10)의 구성을, 도 1을 참조하여 설명한다.

도 1의 (a)에 도시하는 바와 같이, 전위 변환부(11)는 입력부 IN과 제6 전위(V6)(본 실시 형태에서는 고전압계 플러스 전원 전위 VHH)가 공급되는 배선 사이에, 제1 도전형 트랜지스터(T1)와 제2 도전형 트랜지스터(T2)가 직렬로 전기적으로 접속되어 있다. 본 실시 형태에서는, 제1 도전형 트랜지스터(T1)는 N형 트랜지스터이며, 제2 도전형 트랜지스터(T2)는 P형 트랜지스터이다. 보다 상세하게는, N형의 제1 도전형 트랜지스터(T1)의 소스 1S는 입력부 IN에 전기적으로 접속되어 있고, P형의 제2 도전형 트랜지스터(T2)의 소스 2S는 제6 전위(V6)(본 실시 형태에서는 고전압계 플러스 전원 전위 VHH)가 공급되는 배선으로 전기적으로 접속되어 있고, 제1 도전형 트랜지스터(T1)의 드레인 1D와 제2 도전형 트랜지스터(T2)의 드레인 2D가 제1 도전형 트랜지스터(T1)의 게이트와 제2 도전형 트랜지스터(T2)의 게이트에 전기적으로 접속해서 전위 변환부(11)의 출력 노드(NODE A)가 되어 있다. 또한, 트랜지스터의 소스와 드레인은, 소스 전위와 드레인 전위를 비교하여, N형 트랜지스터에서는 전위가 낮은 쪽이 소스이며, P형 트랜지스터에서는 전위가 높은 쪽이 소스이다. 또한, 본 명세서에서, 단자 1과 단자 2가 전기적으로 접속되어 있다고 함은, 단자 1과 단자 2가 배선에 의해 직접 접속되어 있는 경우 외에, 저항 소자나 스위칭 소자를 통하여 접속되어 있는 경우를 포함한다. 즉, 단자 1에서의 전위와 단자 2에서의 전위가 다소 달라도, 회로상에서 동일한 의미를 갖게 하는 경우, 단자 1과 단자 2는 전기적으로 접속되어 있는 것으로 된다. 따라서, 예를 들어, 전위 변환부(11)를 정지시키거나 기능시키거나 하는 위한 스위칭 소자를 제2 도전형 트랜지스터(T2)의 소스 2S와 제6 전위(V6)(본 실시 형태에서는 고전압계 플러스 전원 전위 VHH)가 공급되는 배선 사이에 설치한 경우도, 그 스위칭 소자가 온 상태에서는, 제2 도전형 트랜지스터(T2)의 소스 2S와 제6 전위(V6)(본 실시 형태에서는 고전압계 플러스 전원 전위 VHH)가 공급되는 배선은 도통 상태가 되므로, 양자는 전기적으로 접속되어 있게 된다.

전위 변환부(11)를 상술한 구성으로 함으로써, 트랜지스터가 2개의 간단한 회로 구성으로 제1 전위(V1)를 제3 전위(V3)로 변환하고, 제2 전위(V2)를 제4 전위(V4)로 변환하는 것이 가능해진다. 전위 변환부(11)의 출력 노드(NODE A)의 전위(중간 신호의 전위)는, 제1 도전형 트랜지스터(T1)의 소스 드레인 전류와 제2 도전형 트랜지스터(T2)의 소스 드레인 전류가 동등해지는 드레인 전위가 된다. 이로 인해, 제3 전위(V3)는 반드시 제1 전위(V1)와 제6 전위(V6) 사이의 값이 되고, 제4 전위(V4)는 반드시 제2 전위(V2)와 제6 전위(V6) 사이의 값이 된다. 또, 레벨 시프트 회로(10)가 정확하게 기능하기 위해서는, 제3 전위(V3)와 제4 전위(V4)가 버퍼부(13)의 논리 임계값 전위 Vtrip를 끼울 필요가 있지만, 전위 변환부(11)를 상술한 구성으로 함으로써, 용이하게 제3 전위(V3)와 제4 전위(V4)는 버퍼부(13)의 논리 임계값 전위 Vtrip를 끼우도록 설정하는 것이 가능해진다. 이것은, 제1 도전형 트랜지스터(T1)의 사이즈[제1 도전형 트랜지스터(T1)의 채널 길이 L이나 채널 폭 W]나 제2 도전형 트랜지스터(T2)의 사이즈[제2 도전형 트랜지스터(T2)의 채널 길이 L이나 채널 폭 W]를 조정함으로써, 각각의 소스 드레인 전류를 조정할 수 있으므로, 드레인 전위[제3 전위(V3)나 제4 전위(V4)의 값]는, 용이하게 그 값이 제어되기 때문이다.

레벨 시프트 회로(10)의 응답 속도를 올리기 위해서는, 제1 도전형 트랜지스터(T1)와 제2 도전형 트랜지스터(T2)의 소스 드레인 전류를 크게 하면 되므로, 예를 들어, 이들 트랜지스터의 채널 폭 W를 확장하고, 채널 길이 L을 짧게 하면 응답 속도는 향상된다. 단, 이 방식을 사용하면, 전위 변환부(11)에 있어서의 관통 전류[제1 도전형 트랜지스터(T1)와 제2 도전형 트랜지스터(T2)를 통하여 제6 전위(V6)와 제1 전위(V1) 또는 제2 전위(V2) 사이에 발생하는 전류]가 커지고, 소비 전력을 올리게 된다. 따라서, 제1 도전형 트랜지스터(T1)와 제2 도전형 트랜지스터(T2)의 소스 드레인 전류를 불필요하게 하는 것은 현명하다고는 할 수 없다. 따라서, 레벨 시프트 회로(10)에서는, 노드 A(NODE A)와 입력부 IN 사이에서 용량부(12)를 형성하고 있다. 즉, 용량부(12)는, 제1 전극(1Ed)과 제2 전극(2Ed)을 구비하고, 제1 전극(1Ed)이 입력부 IN에 전기적으로 접속하고, 제2 전극(2Ed)이 전위 변환부(11)의 출력 노드에 전기적으로 접속하고 있다. 상세는 후술하지만, 이렇게 함으로써, 용량부(12)가 저진폭의 입력 신호를, 용량 결합에 의해, 신속하게 전위 변환부(11)의 출력 노드의 전위에 반영시키므로, 고속 동작이 가능한 레벨 시프트 회로(10)를 실현할 수 있다. 또, 도 1의 (a)에 도시하는 바와 같이, 레벨 시프트 회로(10)는 회로 규모가 작으므로, 점유 면적도 작게 된다.

본 실시 형태에서는, 용량부(12)는 제3 트랜지스터(T3)를 포함하고, 제3 트랜지스터(T3)가 온 상태가 되도록, 제3 트랜지스터(T3)의 게이트는 제1 전극(1Ed)과 제2 전극(2Ed) 중 한쪽을 이루고, 제3 트랜지스터(T3)의 소스와 드레인은 제1 전극(1Ed)과 제2 전극(2Ed)의 다른 쪽을 이루도록 구성되어 있다. 구체적으로, 제3 트랜지스터(T3)는 N형이며, 제3 트랜지스터(T3)의 소스와 드레인이 입력부 IN에 전기적으로 접속되고, 제3 트랜지스터(T3)의 게이트가 노드 A(NODE A)에 전기적으로 접속되어 있다. 이 결과, 용량부(12)의 제1 전극(1Ed)은 제3 트랜지스터(T3)의 채널 형성 영역으로 되고, 용량부(12)의 제2 전극(2Ed)은 제3 트랜지스터(T3)의 게이트로 되어 있다. 본 실시 형태에서는, 제6 전위(V6)가 고전압계 플러스 전원 전위 VHH이므로, 입력 신호의 전위보다도 중간 신호의 전위는 반드시 높아진다. 따라서, 제3 트랜지스터(T3)의 소스 전위보다도 게이트 전위는 높아지고, N형의 제3 트랜지스터(T3)는 온 상태로 이루어질 수 있다.

용량부(12)의 제3 트랜지스터(T3)가 온 상태로 되어 있으면, 공핍층 용량이 발생하지 않고, 트랜지스터의 게이트 용량을 그대로 용량부(12)의 용량으로서 사용할 수 있다. 따라서, 비교적 큰 용량을 확보할 수 있어, 좁은 면적의 제3 트랜지스터(T3)에 의해 용량부(12)를 형성해도, 충분히 용량으로서 기능시키는 것이 가능해진다. 또, 용량부(12)에 제3 트랜지스터(T3)를 사용하면, 용량부(12) 작성을 위한 특별한 공정 부가나 회로 레이아웃을 필요로 하지 않게 된다. 그 때문에, 회로 설계의 자유도가 증가함과 함께, 통상 공정과 같은 간단한 제조 공정에서, 점유 면적이 작고, 고속 동작이 가능한 레벨 시프트 회로(10)를 실현하는 것이 가능해진다. 본 실시 형태에서는, 용량부(12)에 제3 트랜지스터(T3)를 사용했지만, 용량부(12)는 도전체의 제1 전극(1Ed)과, 도전체의 제2 전극(2Ed)과, 제1 전극(1Ed)과 제2 전극(2Ed)에 끼워진 유전체를 갖는, 통상의 용량 소자이어도 상관없다.

버퍼부(13)는, 제1 인버터(INV1)와 제2 인버터(INV2)가, 버퍼부(13)의 입력 노드(NODE A)와 버퍼부(13)의 출력 노드(NODE B) 사이에, 직렬로 전기적으로 접속되어 제1 버퍼(131)로 되어 있다. 이렇게 하면, 인버터가 2개의 간단한 구성으로 버퍼부(13)를 구성할 수 있다. 또한, 제5 전위(V5)와 제6 전위(V6)의 중간 부근의 전위가 되는 제3 전위(V3)와 제4 전위(V4)를, 출력부 OUT에서는, 대부분 제5 전위(V5)와 거의 제6 전위(V6)로 할 수 있다.

또한, 상술한 구성의 경우, 버퍼부(13)의 논리 임계값 전위 Vtrip는 제1 인버터(INV1)의 논리 임계값 전위 Vtrip가 된다. 인버터의 논리 임계값 전위 Vtrip란, 인버터가 논리 1과 논리 0을 구별하는 전위이다. 즉, 인버터에의 입력이 논리 임계값 전위 Vtrip보다도 고전위이면, 인버터로부터의 출력을 논리 임계값 전위 Vtrip보다도 저전위로 하고, 인버터에의 입력이 논리 임계값 전위 Vtrip보다도 저전위이면, 인버터로부터의 출력을 논리 임계값 전위 Vtrip보다도 고전위로 하는 전위가 인버터의 논리 임계값 전위 Vtrip이다.

버퍼부(13)의 구성은 상술에 한정되는 일 없이, 앞서 「회로 기능」의 장에서 설명한 버퍼부로서의 기능을 행하는 것이면, 어떠한 형태이어도 좋다. 또한, 본 실시 형태에서는, 제1 버퍼(131)의 후단에 제2 버퍼(132)를 설치하고, 레벨 시프트 회로(10)의 검증에는, 제2 버퍼(132)로부터의 출력(제2 출력 OUT2)을 보고 있다. 이와 같이, 버퍼부(13)의 후단에 몇 개의 버퍼를 더 구비하고 있어도 좋다.

「검증 및 원리」

도 2는 비교예가 되는 레벨 시프트 회로를 설명한 회로도이다. 도 3은 본 실시 형태에 관한 레벨 시프트 회로의 기능을 검증한 도면이다. 도 4는 레벨 시프트 회로의 동작 원리를 설명한 도면으로, (a)는 본 실시 형태에 관한 레벨 시프트 회로를 설명하고, (b)는 비교예의 레벨 시프트 회로를 설명하고 있다. 도 5는 레벨 시프트 회로의 동작 원리를 설명한 도면으로, (a)는 본 실시 형태에 관한 레벨 시프트 회로를 설명하고, (b)는 비교예의 레벨 시프트 회로를 설명하고 있다. 다음에, 도 2 내지 도 5를 참조하여, 본 실시 형태에 관한 레벨 시프트 회로(10)의 기능을 검증함과 함께, 그 원리를 설명한다. 또한, 도 2는 비교예에 관한 레벨 시프트 회로(10C)이지만, 설명을 이해하기 쉽게 하기 위해, 비교예와 본 실시 형태의 공통된 구성 부위에 대해서는, 공통 부호를 사용해서 설명한다.

도 2에 도시하는 바와 같이, 비교예의 레벨 시프트 회로(10C)에서는, 도 1에 도시하는 본 실시 형태의 레벨 시프트 회로(10)로부터 용량부(12)가 제거되어 있다. 이 결과, 레벨 시프트 회로(10C)에의 입력부 IN은 제1 도전형 트랜지스터(T1)의 소스 1S 1개소로 되어 있다.

도 3은 레벨 시프트 회로(10)의 기능을 검증하고 있고, 횡축은 시간을 나타내고, 종축은 전위를 나타내고 있다. 입력 신호는 5V의 진폭을 갖는 구형파로, 도 3에서는 「IN」으로 도시되어 있다. 또한, 본 실시 형태에 관한 레벨 시프트 회로(10)의 제2 버퍼(132)로부터의 출력(제2 출력 OUT2)은, 도 3에서는 「OUT2 emb」로 도시되고, 도 2에 대응하는 비교예의 레벨 시프트 회로(10C)의 제2 버퍼(132)로부터의 출력(제2 출력 OUT2)은, 도 3에서는 「OUT2 com」으로 도시되어 있다. 본 실시 형태에 관한 레벨 시프트 회로(10)의 제2 출력 OUT2 emb의 지연 시간(실시 형태 지연 시간 τemb라고 칭함)은, 비교예의 레벨 시프트 회로(10C)의 제2 출력 OUT2 com의 지연 시간(비교예 지연 시간 τcom이라고 칭함)보다도 짧아, 고속 동작하고 있는 것을 알 수 있다.

도 3에 도시하는 입력 신호의 듀티비(저전압계 마이너스 전원 전위 VSS의 기간과 저전압계 플러스 전원 전위 VDD의 기간의 비)는 1:1이다. 비교예의 레벨 시프트 회로(10C)의 제2 출력 OUT2에서의 듀티비(고전압계 마이너스 전원 전위 VLL의 기간과 고전압계 플러스 전원 전위 VHH의 기간의 비)는, 고전압계 플러스 전원 전위 VHH의 기간이 짧고, 고전압계 마이너스 전원 전위 VLL의 기간이 길어, 듀티비가 정확하게 유지되어 있지 않다. 이에 대해, 본 실시 형태에 관한 레벨 시프트 회로(10)의 제2 출력 OUT2에서의 듀티비는 거의 1:1로 되어 있고, 듀티비를 유지해서 정확하게 진폭 변환하고 있는 것을 알 수 있다.

다음에, 도 4와 도 5를 참조하여, 본 실시 형태에 관한 레벨 시프트 회로(10)가 고속 동작하고, 오동작도 발생하기 어려운 것을 설명한다. 또한, 도 4와 도 5에서는, 입력 신호를 「IN」으로 나타내고, 중간 신호를 「NODE A」로 나타내고, 제2 출력 OUT2를 「OUT2 emb」 또는 「OUT2 com」으로 나타내고 있다.

본 실시 형태에 관한 레벨 시프트 회로(10)에서는, 도 1의 (a)에 도시하는 바와 같이, 입력부 IN이, 전위 변환부(11)의 일부를 이루는 제1 도전형 트랜지스터(T1)의 소스 1S와, 용량부(12)의 제1 전극(1Ed)에 전기적으로 접속하고 있다. 그 때문에, 도 4의 (a)에 도시하는 바와 같이, 입력 신호가 저전압계 마이너스 전원 전위 VSS로부터 저전압계 플러스 전원 전위 VDD로 천이하면, 노드 A(NODE A)의 전위는 용량부(12)의 용량 결합에 의해 신속하게 응답한다. 즉 도 4의 (a)의 NODE A에 도시하는 바와 같이, 중간 신호의 전위는 입력 신호가 천이한 직후에 신속하게 상승되고, 버퍼부(13)의 논리 임계값 전위 Vtrip를 단시간 내에 초과한다. 레벨 시프트 회로(10)에 의해, 입력 신호가 천이한 시각으로부터 중간 신호의 전위가 버퍼부(13)의 논리 임계값 전위 Vtrip를 초과하는 시각까지의 지연 시간을 실시 형태 의 제1 지연 시간 τ₁emb라고 칭한다. 그 후, 중간 신호의 전위는, 제1 도전형 트랜지스터(T1)의 컨덕턴스와 제2 도전형 트랜지스터(T2)의 컨덕턴스로 정해지는 전위인 제4 전위(V4)(=VMH)로 서서히 완화해 간다. 이에 대해, 비교예의 레벨 시프트 회로(10C)에서는, 도 4의 (b)에 도시하는 바와 같이, 입력 신호가 저전압계 마이너스 전원 전위 VSS로부터 저전압계 플러스 전원 전위 VDD로 천이했을 때에, 중간 신호의 전위는, 제1 도전형 트랜지스터(T1)의 컨덕턴스와 제2 도전형 트랜지스터(T2)의 컨덕턴스 및 제1 인버터(INV1)의 부하 용량으로 결정되는 시상수로써 제4 전위(V4)(=VMH)로 서서히 증가해 가, 오히려 버퍼부(13)의 논리 임계값 전위 Vtrip를 초과한다. 비교예의 레벨 시프트 회로(10C)에 의해, 입력 신호가 천이한 시각으로부터 중간 신호의 전위가 버퍼부(13)의 논리 임계값 전위 Vtrip를 초과하는 시각까지의 지연 시간을 비교예의 제1 지연 시간 τ₁com이라고 칭한다. 이와 같이, 실시 형태의 제1 지연 시간 τ₁emb는 비교예의 제1 지연 시간 τ₁com보다도 짧고, 이 차가 그대로, 도 3에 도시한 실시 형태의 지연 시간 τemb와 비교예의 지연 시간 τcom의 차로 되어 있다.

레벨 시프트 회로(10)에서는, 용량부(12)에 의한 입력 신호의 용량 결합을 이용하고 있으므로, 입력 신호가 천이할 때의 노드 A(NODE A)에 있어서의 신속한 전위 변화량은 용량부(12)의 용량과, 노드 A(NODE A)에 부수하는 그 밖의 용량[제1 도전형 트랜지스터(T1)의 트랜지스터 용량과, 제2 도전형 트랜지스터(T2)의 트랜지스터 용량과, 제1 인버터(INV1)의 용량과, 기생 용량의 합]의 비로 결정된다. 따라서 도 4의 (a)에 도시하는 바와 같이, 중간 신호의 용량 결합에 의한 최고전위가 제4 전위(V4)보다도 높아지도록, 용량부(12)의 용량[본 실시 형태에서는, 제3 트랜지스터(T3)의 사이즈]을 설정하는 것이 바람직하다.

입력 신호가 저전압계 플러스 전원 전위 VDD로부터 저전압계 마이너스 전원 전위 VSS로 천이할 때에도 마찬가지의 원리가 작용하고, 용량 결합에 의한 효과로, 노드 A(NODE A)의 전위는 신속하게 응답하고, 그 후, 제3 전위(V3)로 완화해 간다. 이러한 원리에 의해, 레벨 시프트 회로(10)에서의 고속 동작이 실현된다.

본 실시 형태에 관한 레벨 시프트 회로(10)가 오동작하기 어려운 것도 동일한 원리로 설명된다. 도 5의 (a)에 도시하는 바와 같이, 입력 신호의 주파수가 높은 경우(도 5에서는, 입력 신호의 저전압계 플러스 전원 전위 VDD의 기간을 짧게 하여 이를 설명하고 있음), 노드 A(NODE A)의 전위는 용량부(12)의 용량 결합에 의해 신속하게 응답하므로, 레벨 시프트 회로(10)로부터의 제2 출력 OUT2 emb도 정확하게 출력된다. 이에 대해, 도 5의 (b)에 도시하는 바와 같이, 비교예의 레벨 시프트 회로(10C)에서는, 중간 신호의 전위가 완만하게 상승한다. 그 때문에, 입력 신호의 주파수가 높은 경우에는, 중간 신호의 전위가 버퍼부(13)의 논리 임계값 전위 Vtrip를 초과하기 전에, 입력 신호가 전환되는 사태가 발생할 수 있다. 이렇게 되면, 비교예의 레벨 시프트 회로(10C)로부터의 제2 출력 OUT2 com은, 항상 고전압계 마이너스 전원 전위 VLL에 그쳐, 오동작하게 된다. 이와 같이, 본 실시 형태의 레벨 시프트 회로(10)에서는, 동작 속도를 빠르게 해도 오동작이 발생하기 어렵게 되어 있다.

「전기 광학 장치」

도 6은, 실시 형태 1에 관한 전기 광학 장치의 회로 블록 구성을 도시하는 모식 평면도이다. 이하, 도 6을 참조하여 전기 광학 장치의 회로 블록 구성을 설명한다.

상술한 레벨 시프트 회로(10)는 전기 광학 장치 등에 사용된다. 전기 광학 장치의 일례는 액정 장치(100)이며, 박막 트랜지스터 소자(TFT 소자)(46)를 화소(35)(도 8 참조)의 스위칭 소자로서 사용한 액티브 매트릭스 방식의 전기 광학 장치이다. 도 6에 도시하는 바와 같이, 액정 장치(100)는 표시 영역(34)과 신호선 구동 회로(36)와 주사선 구동 회로(38)와 외부 접속 단자(37)와 레벨 시프트 회로(10)를 적어도 구비하고 있다. 신호선 구동 회로(36)와 주사선 구동 회로(38)와 외부 접속 단자(37)와 레벨 시프트 회로(10)는 TFT 소자(46)로 구성된다.

표시 영역(34) 내에는, 화소(35)가 매트릭스 형상으로 설치되어 있다. 화소(35)는, 교차하는 주사선(16)(도 8 참조)과 신호선(17)(도 8 참조)에 의해 특정되는 영역이고, 하나의 화소(35)는 1개의 주사선(16)으로부터 그 인접한 주사선(16)까지, 또한, 1개의 신호선(17)으로부터 그 인접한 신호선(17)까지의 영역이다. 표시 영역(34)의 외측 영역에는, 신호선 구동 회로(36) 및 주사선 구동 회로(38)가 형성되어 있다. 주사선 구동 회로(38)는 표시 영역(34)에 인접하는 2변을 따라서 각각 형성되어 있다.

외부 접속 단자(37)에는, 반도체 집적 회로를 포함하는 도시하지 않은 외부 제어 회로가 전기적으로 접속된다. 반도체 집적 회로는 저전압계 회로이며, 따라서, 외부 접속 단자(37)에 공급되는 논리 신호는 저진폭 신호로, 제1 전위(V1)와 제2 전위(V2) 사이의 값을 취한다. 한편, 신호선 구동 회로(36)나 주사선 구동 회로(38)에서 사용되는 논리 신호는 고진폭 신호로, 제5 전위(V5)와 제6 전위(V6) 사이의 값을 취한다. 그 때문에, 전기 광학 장치에서는, 외부 접속 단자(37)가 이들의 회로와의 사이에 신호마다 레벨 시프트 회로(10)를 구비하고 있다.

외부 접속 단자(37)로부터 신호선 구동 회로(36)에는, X측 클럭 신호 CLX나 신호선 구동 회로용의 데이터 DTX 등이 공급되고 있다. 마찬가지로, 외부 접속 단자(37)로부터 주사선 구동 회로(38)에는, Y측 클럭 신호 CLY나 주사선 구동 회로용의 데이터 DTY 등이 공급되고 있다. 외부 접속 단자(37)와 신호선 구동 회로(36) 사이 및 외부 접속 단자(37)와 주사선 구동 회로(38) 사이에는 신호마다 레벨 시프트 회로(10)가 배치되어 있고, 이에 의해 외부 제어 회로로부터 공급된 저진폭의 논리 신호가, 고진폭의 논리 신호로 변환된다. 예를 들어, 저진폭의 Y측 클럭 신호 CLY는 레벨 시프트 회로(10)에 의해 고진폭 Y측 클럭 신호 CLYLS로 변환되고, 저진폭의 주사선 구동 회로용의 데이터 DTY는 레벨 시프트 회로(10)에 의해 고진폭 주사선 구동 회로용의 데이터 DTYLS로 변환된다. 또, 저진폭의 X측 클럭 신호 CLX는 레벨 시프트 회로(10)에 의해 고진폭 X측 클럭 신호 CLXLS로 변환되고, 저진폭의 신호선 구동 회로용의 데이터 DTX는 레벨 시프트 회로(10)에 의해 고진폭 신호선 구동 회로용의 데이터 DTXLS로 변환된다. 다른 신호에 관해서도 마찬가지이다. 또한, 도 6에서는, 모든 배선이나 모든 외부 접속 단자를 그리고 있는 것이 아니라, 설명을 이해하기 쉽게 하기 위해, 이들로부터 대표적인 배선만을 그리고 있다.

도 7은 액정 장치의 모식 단면도이다. 이하, 액정 장치의 단면 구조를, 도 7을 참조하여 설명한다. 또한, 이하의 형태에 있어서, 「○○ 상에」라고 기재된 경우, ○○ 상에 접하도록 배치되는 경우, 또는, ○○ 상에 다른 구성물을 통하여 배치되는 경우, 또는, ○○ 상에 일부가 접하도록 배치되고 일부가 다른 구성물을 통하여 배치되는 경우를 나타내는 것으로 한다.

액정 장치(100)에서는, 한 쌍의 기판을 구성하는 소자 기판(22)과 대향 기판(23)이, 평면에서 보아 대략 직사각형 프레임 형상으로 배치된 시일재(14)로 접합되어 있다. 액정 장치(100)는 시일재(14)로 둘러싸인 영역 내에 액정층(15)이 봉입된 구성으로 되어 있다. 액정층(15)으로서는, 예를 들어, 플러스의 유전율 이방성을 갖는 액정 재료가 사용된다. 액정 장치(100)는 시일재(14)의 내주 근방을 따라서 차광성 재료로 이루어지는 평면에서 보아 직사각형 프레임 형상의 차광막(33)이 대향 기판(23)에 형성되어 있고, 이 차광막(33)의 내측 영역이 표시 영역(34)으로 되어 있다. 차광막(33)은, 예를 들어, 차광성 재료인 알루미늄(Al)으로 형성되어 있고, 대향 기판(23)측의 표시 영역(34)의 외주를 구획하도록, 또한, 상기한 바와 같이, 표시 영역(34) 내에서 주사선(16)과 신호선(17)에 대향해서 설치되어 있다.

도 7에 도시하는 바와 같이, 소자 기판(22)의 액정층(15)측에는, 복수의 화소 전극(42)이 형성되어 있고, 이들 화소 전극(42)을 덮도록 제1 배향막(43)이 형성되어 있다. 화소 전극(42)은 인듐 주석 산화물(ITO) 등의 투명 도전 재료로 이루어지는 도전막이다. 한편, 대향 기판(23)의 액정층(15)측에는, 격자 형상의 차광막(33)이 형성되고, 그 위에 평면 매트 형상의 공통 전극(27)이 형성되어 있다. 그리고, 공통 전극(27) 상에는, 제2 배향막(44)이 형성되어 있다. 공통 전극(27)은, ITO 등의 투명 도전 재료로 이루어지는 도전막이다.

액정 장치(100)는 투과형이며, 소자 기판(22) 및 대향 기판(23)에 있어서의 광의 입사측과 출사측에 각각 편광판(도시하지 않음) 등이 배치되어 사용된다. 또한, 액정 장치(100)의 구성은, 이에 한정되지 않고, 반사형이나 반투과형의 구성이어도 좋다.

도 8은 액정 장치의 전기적인 구성을 도시하는 등가 회로도이다. 이하, 액정 장치의 전기적인 구성을, 도 8을 참조하면서 설명한다.

도 8에 도시하는 바와 같이, 액정 장치(100)는 표시 영역(34)을 구성하는 복수의 화소(35)를 갖고 있다. 각 화소(35)에는, 각각 화소 전극(42)이 배치되어 있다. 또, 화소(35)에는 TFT 소자(46)가 형성되어 있다.

TFT 소자(46)는 화소 전극(42)에 통전 제어를 행하는 스위칭 소자이다. TFT 소자(46)의 소스측에는, 신호선(17)이 전기적으로 접속되어 있다. 각 신호선(17)에는, 예를 들어, 신호선 구동 회로(36)로부터 화상 신호 S1, S2, …, Sn이 공급되도록 되어 있다.

또, TFT 소자(46)의 게이트측에는 주사선(16)이 전기적으로 접속되어 있다. 주사선(16)에는, 예를 들어, 주사선 구동 회로(38)로부터 소정의 타이밍에 펄스식으로 주사 신호 G1, G2, …, Gm이 공급되도록 되어 있다. 또, TFT 소자(46)의 드레인측에는 화소 전극(42)이 전기적으로 접속되어 있다.

주사선(16)으로부터 공급된 주사 신호 G1, G2, …, Gm에 의해, 스위칭 소자인 TFT 소자(46)가 일정 기간만 온 상태로 됨으로써, 신호선(17)으로부터 공급된 화상 신호 S1, S2, …, Sn이, 화소 전극(42)을 통하여 화소(35)에 소정의 타이밍에 기입되도록 되어 있다.

화소(35)에 기입된 소정 전위의 화상 신호 S1, S2, …, Sn은, 화소 전극(42)과 공통 전극(27)(도 7 참조) 사이에서 형성되는 액정 용량으로 일정 기간 유지된다. 또한, 유지된 화상 신호 S1, S2, …, Sn의 전위가, 누설 전류에 의해, 저하되는 것을 억제하기 위해, 화소 전극(42)과 용량선(47)으로 축적 용량(48)이 형성되어 있다.

액정층(15)에 전압 신호가 인가되면, 인가된 전압 레벨에 의해, 액정 분자의 배향 상태가 변화한다. 이에 의해, 액정층(15)에 입사한 광이 변조되어, 화상광이 생성된다.

또한, 본 실시 형태에서는, 전기 광학 장치로서 액정 장치(100)를 사용해서 설명했지만, 이 밖에 전기 광학 장치로서는, 전기 영동 표시 장치나 유기 EL 장치 등도 대상이 된다. 또한, 본 실시 형태에서는, 레벨 시프트 회로(10)를 TFT 소자(46)로 구성했지만, 레벨 시프트 회로(10)는 반도체 기판에 형성된 반도체 집적 회로(IC 회로)로 구성되어도 좋다. 레벨 시프트 회로에 적합한 반도체 기판으로서는, 실리콘 기판 외에 실리콘 카바이트 기판 등을 들 수 있다.

「전자 기기」

도 9는 본 실시 형태에 관한 전자 기기를 설명하는 도면이다. 다음에, 본 실시 형태의 전자 기기에 대해, 도 9를 참조하여 설명한다. 도 9의 (a) 내지 (c)는, 상기한 액정 장치를 구비한 전자 기기의 구성을 도시하는 사시도이다.

도 9의 (a)에 도시하는 바와 같이, 액정 장치(100)를 구비한 모바일형의 퍼스널 컴퓨터(2000)는, 액정 장치(100)와 본체부(2010)를 구비한다. 본체부(2010)에는, 전원 스위치(2001) 및 키보드(2002)가 설치되어 있다.

계속해서, 도 9의 (b)에 도시하는 바와 같이, 액정 장치(100)를 구비한 휴대 전화기(3000)는, 복수의 조작 버튼(3001) 및 스크롤 버튼(3002)과 표시 유닛으로서의 액정 장치(100)를 구비한다. 스크롤 버튼(3002)을 조작함으로써, 액정 장치(100)에 표시되는 화면이 스크롤된다.

계속해서, 도 9의 (c)에 도시하는 바와 같이, 액정 장치(100)를 구비한 정보 휴대 단말기(PDA:Personal Digital Assistants)(4000)는, 복수의 조작 버튼(4001) 및 전원 스위치(4002)와 표시 유닛으로서의 액정 장치(100)를 구비한다. 조작 버튼(4001)을 조작하면, 주소록이나 스케줄장 등의 각종 정보가 액정 장치(100)에 표시된다.

또한, 액정 장치(100)가 탑재되는 전자 기기로서는, 도 9에 도시하는 것 외에, 피코 프로젝터, 헤드업 디스플레이, 스마트폰, 헤드 마운트 디스플레이, EVF(Electrical View Finder), 소형 프로젝터, 모바일 컴퓨터, 디지털 카메라, 디지털 비디오 카메라, 디스플레이, 차량 탑재 기기, 오디오 기기, 노광 장치나 조명 기기 등, 각종 전자 기기에 사용할 수 있다.

이상 상세하게 설명한 바와 같이, 본 실시 형태에 따르면, 이하에 나타내는 효과가 얻어진다. 우선, 점유 면적이 작고, 고속 동작이 가능한 레벨 시프트 회로(10)를 실현할 수 있다. 그 결과, 표시 영역(34)의 외주에 위치하는 주변 영역을 좁혀, 고속 구동하는 전기 광학 장치를 실현할 수 있다. 즉, 전기 광학 장치 전체에 대한 표시 영역(34)의 비율이 큰, 디자인성이 우수한 전기 광학 장치에 고품위의 표시를 행하게 할 수 있다. 또, 디자인성이 우수하고, 고품위 표시가 가능한 전기 광학 장치를 구비한 전자 기기를 실현할 수 있다. 또한 고속 동작이 가능하기 때문에, 단위 시간당의 정보량을 많이 취급할 수 있게 되어, 고정밀의 표시에 대응시키는 것이 가능해진다.

(실시 형태 2)

「용량부를 변화시킨 형태 1」

도 10은 실시 형태 2에 관한 레벨 시프트 회로를 설명한 회로 구성도이다. 이하, 도 10을 참조하여 본 실시 형태에 관한 레벨 시프트 회로(10)의 구성을 설명한다. 또한, 실시 형태 1과 동일한 구성 부위에 대해서는, 동일한 부호를 부여하고, 중복되는 설명은 생략한다.

본 실시 형태(도 10)는 실시 형태 1(도 1)과 비교하여, 용량부(12)를 이루는 제3 트랜지스터(T3)의 도전형이 다르다. 그 이외의 구성은, 실시 형태 1과 거의 마찬가지이다. 실시 형태 1(도 1)에서는 제3 트랜지스터(T3)로서 N형의 트랜지스터가 사용되고 있었다. 이에 대해, 본 실시 형태에서는, 제3 트랜지스터(T3)로서 P형의 트랜지스터가 사용되고 있다. P형의 제3 트랜지스터(T3)를 온 상태로 하기 위해, P형의 제3 트랜지스터(T3)의 소스와 드레인이 노드 A(NODE A)에 전기적으로 접속되고, P형의 제3 트랜지스터(T3)의 게이트가 입력부 IN에 전기적으로 접속되어 있다. 그 이외의 구성은 실시 형태 1과 마찬가지이다. 이러한 구성으로 해도, 실시 형태 1과 동일한 효과가 얻어진다.

(실시 형태 3)

「마이너스 전원 전위를 변환한 형태」

도 11은, 실시 형태 3에 관한 레벨 시프트 회로를 설명한 도면으로, (a)는 회로 구성도, (b)는 전위 관계도이다. 이하, 도 11을 참조하여 본 실시 형태에 관한 레벨 시프트 회로(10)의 기능과 구성을 설명한다. 또한, 실시 형태 1과 동일한 구성 부위에 대해서는, 동일한 부호를 부여하고, 중복되는 설명은 생략한다.

본 실시 형태(도 11)는 실시 형태 1(도 1)과 비교하여, 전위의 변환 형태가 다르다. 그 이외의 구성은, 실시 형태 1과 거의 마찬가지이다. 실시 형태 1(도 1)에서는 저전압계와 고전압계에서 마이너스 전원 전위가 동등하게(VSS=VLL), 플러스 전원 전위를 변환하고 있었다. 이에 대해, 본 실시 형태에서는, 도 11의 (b)에 도시하는 바와 같이, 저전압계와 고전압계에서 플러스 전원 전위가 동등하게(VDD=VHH), 마이너스 전원 전위를 변환한다. 이에 수반하여, 입력부 IN과 전위 변환부(11) 및 용량부(12)의 전기적인 접속 관계가 변경된다. 그 이외의 구성은 실시 형태 1과 마찬가지이다.

본 실시 형태에서는, 도 11의 (b)에 도시하는 바와 같이, 제1 전위(V1)가 저전압계 플러스 전원 전위 VDD가 되고, 제2 전위(V2)가 저전압계 마이너스 전원 전위 VSS가 되고, 제3 전위(V3)가 중간 고전위 VMH가 되고, 제4 전위(V4)가 중간 저전위 VML이 되고, 제5 전위(V5)가 고전압계 플러스 전원 전위 VHH가 되고, 제6 전위(V6)가 고전압계 마이너스 전원 전위 VLL이 된다. 이러한 변경에 수반하여, 전위 변환부(11)를 구성하는 제1 도전형 트랜지스터(T1)는 P형이 되고, 전위 변환부(11)를 구성하는 제2 도전형 트랜지스터(T2)는 N형이 된다. 또, 용량부(12)를 구성하는 제3 트랜지스터(T3)는 P형이 된다. 입력부 IN은, 제1 도전형 트랜지스터(T1)의 소스 1S와, 제1 전극(1Ed)[제3 트랜지스터(T3)의 소스와 드레인]에 전기적으로 접속되어 있다. 또, P형의 제3 트랜지스터(T3)의 게이트는 노드 A(NODE A)에 전기적으로 접속되어 있다. 이 결과, 용량부(12)의 제1 전극(1Ed)은 제3 트랜지스터(T3)의 채널 형성 영역으로 되고, 용량부(12)의 제2 전극(2Ed)은 제3 트랜지스터(T3)의 게이트로 되어 있다. 본 실시 형태에서는, 제6 전위(V6)가 고전압계 마이너스 전원 전위 VLL이므로, 입력 신호의 전위보다도 중간 신호의 전위는 반드시 낮아진다. 따라서, 제3 트랜지스터(T3)의 소스 전위보다도 게이트 전위는 낮아지고, P형의 제3 트랜지스터(T3)는 온 상태로 이루어질 수 있다.

도 12는 본 실시 형태에 관한 레벨 시프트 회로의 동작 원리를 설명한 도면으로, (a)는 통상 동작을 설명하고, (b)는 고속 동작을 설명하고 있다. 다음에, 도 12를 참조하여, 본 실시 형태에 관한 레벨 시프트 회로(10)가 고속 동작하고, 오동작도 발생하기 어려운 것을 설명한다. 또한, 도 12에서는, 입력 신호를 「IN」으로 나타내고, 중간 신호를 「NODE A」로 나타내고, 제2 출력 OUT2를 「OUT2 emb」로 나타내고 있다.

본 실시 형태에 관한 레벨 시프트 회로(10)에서는, 도 11의 (a)에 도시하는 바와 같이, 입력부 IN이, 전위 변환부(11)의 일부를 이루는 제1 도전형 트랜지스터(T1)의 소스와, 용량부(12)의 제1 전극(1Ed)에 전기적으로 접속하고 있다. 그 때문에, 도 12의 (a)에 도시하는 바와 같이, 입력 신호가 저전압계 플러스 전원 전위 VDD로부터 저전압계 마이너스 전원 전위 VSS로 천이하면, 노드 A(NODE A)의 전위는 용량부(12)의 용량 결합에 의해 신속하게 응답한다. 즉 도 12의 (a)의 NODE A에 도시하는 바와 같이, 중간 신호의 전위는 입력 신호가 천이한 직후에 신속하게 하강하여, 버퍼부(13)의 논리 임계값 전위 Vtrip를 단시간 내에 하회한다. 그 후, 중간 신호의 전위는, 제1 도전형 트랜지스터(T1)의 컨덕턴스와 제2 도전형 트랜지스터(T2)의 컨덕턴스로 정해지는 전위인 제4 전위(V4)로 서서히 완화해 간다. 이와 같이, 용량부(12)의 용량 결합에 의해 중간 신호의 전위는 신속하게 응답하므로, 레벨 시프트 회로(10)는 고속 응답한다.

레벨 시프트 회로(10)에서는, 용량부(12)에 의한 입력 신호의 용량 결합을 이용하고 있으므로, 입력 신호가 천이할 때의 노드 A(NODE A)에 있어서의 신속한 전위 변화량은 용량부(12)의 용량과, 노드 A(NODE A)에 부수하는 그 밖의 용량[제1 도전형 트랜지스터(T1)의 트랜지스터 용량과, 제2 도전형 트랜지스터(T2)의 트랜지스터 용량과, 제1 인버터(INV1)의 용량과, 기생 용량의 합]의 비로 결정된다. 따라서 도 12의 (a)에 도시하는 바와 같이, 중간 신호의 용량 결합에 의한 최저전위가 제4 전위(V4)보다도 낮아지도록, 용량부(12)의 용량[본 실시 형태에서는, 제3 트랜지스터(T3)의 사이즈]을 설정하는 것이 바람직하다.

입력 신호가 저전압계 마이너스 전원 전위 VSS로부터 저전압계 플러스 전원 전위 VDD로 천이할 때에도 마찬가지의 원리가 작용하고, 용량 결합에 의한 효과로, 노드 A(NODE A)의 전위는 신속하게 응답하고, 그 후, 제3 전위(V3)로 완화해 간다. 이러한 원리에 의해, 레벨 시프트 회로(10)에서의 고속 동작이 실현된다.

본 실시 형태에 관한 레벨 시프트 회로(10)가 오동작하기 어려운 경우도 동일한 원리로 설명된다. 도 12의 (b)에 도시하는 바와 같이, 입력 신호의 주파수가 높은 경우[도 12의 (b)에서는, 입력 신호의 저전압계 마이너스 전원 전위 VSS의 기간을 짧게 하여 이를 설명하고 있음], 노드 A(NODE A)의 전위는 용량부(12)의 용량 결합에 의해 신속하게 응답하므로, 레벨 시프트 회로(10)로부터의 제2 출력 OUT2 emb도 정확하게 출력된다. 이와 같이, 본 실시 형태의 레벨 시프트 회로(10)에서는, 동작 속도를 빠르게 해도 오동작이 발생하기 어렵게 되어 있다.

(실시 형태 4)

「용량부를 변화시킨 형태 2」

도 13은 실시 형태 4에 관한 레벨 시프트 회로를 설명한 회로 구성도이다. 이하, 도 13을 참조하여 본 실시 형태에 관한 레벨 시프트 회로(10)의 구성을 설명한다. 또한, 실시 형태 3과 동일한 구성 부위에 대해서는, 동일한 부호를 부여하고, 중복되는 설명은 생략한다.

본 실시 형태(도 13)는 실시 형태 3(도 11)과 비교하여, 용량부(12)를 이루는 제3 트랜지스터(T3)의 도전형이 다르다. 그 이외의 구성은, 실시 형태 3과 거의 마찬가지이다. 실시 형태 3(도 11)에서는 제3 트랜지스터(T3)로서 P형의 트랜지스터가 사용되고 있었다. 이에 대해, 본 실시 형태에서는, 제3 트랜지스터(T3)로서 N형의 트랜지스터가 사용되고 있다. N형의 제3 트랜지스터(T3)를 온 상태로 하기 위해, N형의 제3 트랜지스터(T3)의 소스와 드레인이 노드 A(NODE A)에 전기적으로 접속되고, N형의 제3 트랜지스터(T3)의 게이트가 입력부 IN에 전기적으로 접속되어 있다. 그 이외의 구성은 실시 형태 3과 마찬가지이다. 이러한 구성으로 해도, 실시 형태 3과 동일한 효과가 얻어진다.

(실시 형태 5)

「용량부를 변화시킨 형태 3」

도 14는, 실시 형태 5에 관한 레벨 시프트 회로를 설명한 회로 구성도이다. 이하, 도 14를 참조하여 본 실시 형태에 관한 레벨 시프트 회로(10)의 구성을 설명한다. 또한, 실시 형태 1과 동일한 구성 부위에 대해서는, 동일한 부호를 부여하고, 중복되는 설명은 생략한다.

본 실시 형태(도 14)는 실시 형태 1(도 1)과 비교하여, 용량부(12)를 이루는 제3 트랜지스터(T3)의 형태가 다르다. 그 이외의 구성은, 실시 형태 1과 거의 마찬가지이다. 실시 형태 1(도 1)에서는 제3 트랜지스터(T3)로서 N형의 트랜지스터가 사용되고 있었다. 이에 대해, 본 실시 형태에서는, 제3 트랜지스터(T3)로서 N형의 트랜지스터와 P형의 트랜지스터가 사용되고 있다. N형의 제3 트랜지스터(T3N)의 배치는 실시 형태 1과 마찬가지이다. 이에 추가하여, P형의 제3 트랜지스터(T3P)가 설치되고, 이를 온 상태로 하기 위해, P형의 제3 트랜지스터(T3)의 소스와 드레인이 노드 A(NODE A)에 전기적으로 접속되고, P형의 제3 트랜지스터(T3)의 게이트가 입력부 IN에 전기적으로 접속되어 있다. 따라서, 용량부(12)의 제1 전극(1Ed)은 N형의 제3 트랜지스터(T3N)의 채널 형성 영역과 P형의 제3 트랜지스터(T3P)의 게이트가 되고, 용량부(12)의 제2 전극(2Ed)은 N형의 제3 트랜지스터(T3N)의 게이트와 P형의 제3 트랜지스터(T3P)의 채널 형성 영역으로 되어 있다. 그 이외의 구성은 실시 형태 1과 마찬가지이다. 이러한 구성으로 해도, 실시 형태 1과 동일한 효과가 얻어진다.

(실시 형태 6)

「용량부를 변화시킨 형태 4」

도 15는 실시 형태 6에 관한 레벨 시프트 회로를 설명한 회로 구성도이다. 이하, 도 15를 참조하여 본 실시 형태에 관한 레벨 시프트 회로(10)의 구성을 설명한다. 또한, 실시 형태 3과 동일한 구성 부위에 대해서는, 동일한 부호를 부여하고, 중복되는 설명은 생략한다.

본 실시 형태(도 15)는 실시 형태 3(도 11)과 비교하여, 용량부(12)를 이루는 제3 트랜지스터(T3)의 형태가 다르다. 그 이외의 구성은, 실시 형태 3과 거의 마찬가지이다. 실시 형태 3(도 11)에서는 제3 트랜지스터(T3)로서 P형의 트랜지스터가 사용되고 있었다. 이에 대해, 본 실시 형태에서는, 제3 트랜지스터(T3)로서 N형의 트랜지스터와 P형의 트랜지스터가 사용되고 있다. P형의 제3 트랜지스터(T3P)의 배치는 실시 형태 3과 마찬가지이다. 이에 추가하여, N형의 제3 트랜지스터(T3N)가 설치되고, 이를 온 상태로 하기 위해, N형의 제3 트랜지스터(T3N)의 소스와 드레인이 노드 A(NODE A)에 전기적으로 접속되고, N형의 제3 트랜지스터(T3N)의 게이트가 입력부 IN에 전기적으로 접속되어 있다. 따라서, 용량부(12)의 제1 전극(1Ed)은 P형의 제3 트랜지스터(T3P)의 채널 형성 영역과 N형의 제3 트랜지스터(T3N)의 게이트가 되고, 용량부(12)의 제2 전극(2Ed)은 P형의 제3 트랜지스터(T3P)의 게이트와 N형의 제3 트랜지스터(T3N)의 채널 형성 영역으로 되어 있다. 그 이외의 구성은 실시 형태 3과 마찬가지이다. 이러한 구성으로 해도, 실시 형태 3과 동일한 효과가 얻어진다.

또한, 본 발명은 상술한 실시 형태에 한정되지 않고, 상술한 실시 형태에 다양한 변경이나 개량 등을 추가하는 것이 가능하다.

IN : 입력부
INV1 : 제1 인버터
INV2 : 제2 인버터
OUT : 출력부
OUT2 : 제2 출력
T1 : 제1 도전형 트랜지스터
T2 : 제2 도전형 트랜지스터
T3 : 제3 트랜지스터
T3N : N형의 제3 트랜지스터
T3P : P형의 제3 트랜지스터
1Ed : 제1 전극
2Ed : 제2 전극
V1 : 제1 전위
V2 : 제2 전위
V3 : 제3 전위
V4 : 제4 전위
V5 : 제5 전위
V6 : 제6 전위
Vtrip : 논리 임계값 전위
10 : 레벨 시프트 회로
10C : 비교예의 레벨 시프트 회로
11 : 전위 변환부
12 : 용량부
13 : 버퍼부
14 : 시일재
15 : 액정층
16 : 주사선
17 : 신호선
22 : 소자 기판
23 : 대향 기판
27 : 공통 전극
33 : 차광막
34 : 표시 영역
35 : 화소
36 : 신호선 구동 회로
37 : 외부 접속 단자
38 : 주사선 구동 회로
42 : 화소 전극
43 : 제1 배향막
44 : 제2 배향막
46 : TFT 소자
47 : 용량선
48 : 축적 용량
100 : 액정 장치
131 : 제1 버퍼
132 : 제2 버퍼

Claims

제1 노드와 제2 노드 사이에 전기적으로 접속되고, 제1 전위를 제3 전위로 변환하고, 제2 전위를 제4 전위로 변환하는 전위 변환부와,
상기 제2 노드에 전기적으로 접속되고, 상기 제3 전위를 제5 전위로 변환하고, 상기 제4 전위를 제6 전위로 변환하는 버퍼부와,
상기 제1 노드와 상기 제2 노드 사이에 전기적으로 접속된 용량부를 구비하고,
상기 전위 변환부는,
상기 제1 노드와 상기 제2 노드 사이에 소스와 드레인이 전기적으로 접속되고, 상기 제2 노드에 게이트가 전기적으로 접속된 제1 트랜지스터와,
상기 제2 노드에 소스 또는 드레인이 전기적으로 접속되고, 상기 제2 노드에 게이트가 전기적으로 접속된 제2 트랜지스터를 포함하고,
상기 용량부는,
상기 제1 노드에 베이스가 전기적으로 접속되고, 상기 제2 노드에 소스와 드레인이 전기적으로 접속된 제3 트랜지스터를 포함하는
것을 특징으로 하는 레벨 시프트 회로.
제1항에 있어서,
상기 제3 트랜지스터는, 상기 제1 트랜지스터 또는 상기 제2 트랜지스터와 동일한 공정으로 형성되어 있는 것을 특징으로 하는 레벨 시프트 회로.
제1항에 있어서,
상기 버퍼부는 논리 임계값 전위를 갖고,
상기 제3 전위는 상기 논리 임계값 전위와 상기 제5 전위 사이의 값을 취하고,
상기 제4 전위는 상기 논리 임계값 전위와 상기 제6 전위 사이의 값을 취하는 것을 특징으로 하는 레벨 시프트 회로.
제1항에 있어서,
상기 버퍼부는, 적어도, 제1 인버터와 제2 인버터를 포함하는 것을 특징으로 하는 레벨 시프트 회로.
입력측이 제1 노드에 전기적으로 접속되고, 출력측이 제2 노드의 사이에 전기적으로 접속되고, 제1 전위를 제3 전위로 변환하고, 제2 전위를 제4 전위로 변환하는 전위 변환부와,
입력측이 상기 제2 노드에 전기적으로 접속되고, 상기 제3 전위를 제5 전위로 변환하고, 상기 제4 전위를 제6 전위로 변환하는 버퍼부와,
상기 제1 노드와 상기 제2 노드 사이에 전기적으로 접속된 용량부를 구비하고,
상기 전위 변환부는,
상기 제1 노드에 소스가 전기적으로 접속되고, 상기 제2 노드에 드레인과 게이트가 전기적으로 접속된 N형 또는 P형 중 어느 한쪽의 도전형의 제1 트랜지스터와,
상기 제2 노드에 드레인과 게이트가 전기적으로 접속된 상기 N형 또는 P형 중 어느 다른 한쪽의 도전형의 제2 트랜지스터를 포함하고,
상기 용량부는,
상기 제1 노드에 베이스가 전기적으로 접속되고, 상기 제2 노드에 소스와 드레인이 전기적으로 접속된 제3 트랜지스터를 포함하는
것을 특징으로 하는 레벨 시프트 회로.
제1항 또는 제5항에 기재된 레벨 시프트 회로를 구비한 것을 특징으로 하는 전기 광학 장치.
제6항에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자 기기.