TW201440436A - 位準移位電路、光電裝置及電子機器 - Google Patents

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Abstract

本發明係實現一種電路佔有面積較小且可高速動作之位準移位電路。位準移位電路10包括：電位轉換部11，其將輸入信號之第一電位轉換為第三電位，將輸入信號之第二電位轉換為第四電位；電容部12，其包含第一電極1Ed與第二電極2Ed，且第一電極1Ed電性連接於輸入部IN，第二電極2Ed電性連接於電位轉換部11之輸出節點(NODE A)；及緩衝器部13，其將第三電位轉換為第五電位，將第四電位轉換為第六電位。由於電容部12藉由電容耦合而使輸入信號迅速反映成電位轉換部11之輸出節點(NODE A)之電位，故而能實現可高速動作之位準移位電路。

Description

位準移位電路、光電裝置及電子機器
本發明係關於一種位準移位電路、光電裝置及電子機器。
具有顯示功能之電子機器中，使用透射型光電裝置或反射型光電裝置。對該等光電裝置照射光，經光電裝置調變之透射光或反射光成為顯示圖像，或被投影至螢幕而成為投射圖像。作為此種使用於電子機器之光電裝置，已知有液晶裝置，且該液晶裝置係利用液晶之介電各向異性與液晶層中之光之旋光性而形成圖像。
一般而言，為了驅動光電裝置，而要求相對較高之電壓。另一方面，對光電裝置供給作為驅動基準之時鐘信號或控制信號等之外部控制電路包括半導體積體電路，且其邏輯信號之振幅成為1.8V左右至5V左右之較低之電壓。因此，光電裝置中，一般而言包括將來自半導體積體電路之低振幅之邏輯信號轉換為高振幅之邏輯信號之振幅轉換電路(以下，稱作位準移位電路)。位準移位電路之一例係記載於專利文獻1中。於專利文獻1之圖1中，記載有利用電容耦合動作之位準移位電路。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2003-110419號公報
然而，於專利文獻1所記載之位準移位電路中，由於包含利用信號反饋之電位控制電路，故而存在電路之佔有面積較大之問題。又，於液晶裝置中，由於伴隨顯示圖像之高精細化，資料量增加，進而，就動畫顯示特性之改善或三維顯示驅動之方面而言需要高速驅動，因此，較強地要求位準移位電路之高速動作。換言之，於先前之位準移位電路中，存在難以利用佔有面積較小之電路(或利用電路規模較小之電路)進行高速動作之問題。
本發明係為解決上述問題之至少一部分而完成者，且可以如下形態或應用例實現。
(應用例1)本應用例之位準移位電路之特徵在於包括：輸入部，其被輸入取第一電位與第二電位之間之值的輸入信號；電位轉換部，其將第一電位轉換為第三電位，將第二電位轉換為第四電位；電容部，其包含第一電極與第二電極，且第一電極電性連接於輸入部，第二電極電性連接於電位轉換部之輸出節點；及緩衝器部，其將第三電位轉換為第五電位，將第四電位轉換為第六電位；且電位轉換部之輸出節點與緩衝器部之輸入節點電性連接。
根據該構成，由於電容部藉由電容耦合而使低振幅之輸入信號迅速反映成電位轉換部之輸出節點之電位，故而能實現可高速動作之位準移位電路。又，位準移位電路由於電路規模較小，故而可縮小佔有面積。換言之，可實現一種佔有面積較小且可高速動作之位準移位電路。
(應用例2)於上述應用例之位準移位電路中，較佳為，電容部包含電晶體，且以電晶體成為接通狀態之方式，電晶體之閘極成為第一電極與第二電極中之一者，且電晶體之源極與汲極成為第一電極與第二電極中之另一者。
根據該構成，由於可使用電晶體之閘極電容作為電容部，故而，無需用以構成電容部之特別之步驟增加或電路佈局。因此，電路設計之自由度提昇，並且可利用與通常步驟相同之簡單製造步驟而實現佔有面積較小且可高速動作之位準移位電路。又，由於以電晶體成為接通狀態之方式連接，故而可不產生空乏層電容地利用較窄面積之電晶體構成電容部。
(應用例3)於上述應用例之位準移位電路中，較佳為，緩衝器部包含邏輯閾值電位，且第三電位取邏輯閾值電位與第五電位之間之值，第四電位取邏輯閾值電位與第六電位之間之值。
根據該構成，可將取第一電位與第二電位之間之值的輸入信號正確地振幅轉換為取第五電位與第六電位之間之值的輸出信號。
(應用例4)於上述應用例之位準移位電路中，較佳為，緩衝器部係將第一反相器與第二反相器串聯地電性連接於緩衝器部之輸入節點與緩衝器部之輸出節點之間。
根據該構成，可由反相器為兩個之簡單之構成構成緩衝器部。進而，可使成為第五電位與第六電位之中間附近之電位的第三電位與第四電位於輸出部成為大致第五電位與大致第六電位。
(應用例5)於上述應用例之位準移位電路中，較佳為，電位轉換部於輸入部與被供給第六電位之配線之間串聯地電性連接有第一導電型電晶體與第二導電型電晶體，且第一導電型電晶體之源極電性連接於輸入部，第二導電型電晶體之源極電性連接於被供給第六電位之配線，且將第一導電型電晶體之汲極與第二導電型電晶體之汲極電性連接於第一導電型電晶體之閘極與第二導電型電晶體之閘極而成為電位轉換部之輸出節點。
根據該構成，可利用簡單之電路將第一電位轉換為第三電位，將第二電位轉換為第四電位。又，第三電位與第四電位必須插入緩衝 器部之邏輯閾值電位，但於該構成中，由於可藉由調整第一導電型電晶體與第二導電型電晶體之尺寸而調整第三電位與第四電位，故而，可容易地以插入緩衝器部之邏輯閾值電位之方式設定第三電位與第四電位。即，可容易形成正確地發揮功能之位準移位電路。
(應用例6)一種光電裝置，其特徵在於包括如上述應用例中任一例之位準移位電路。
根據該構成，可實現一種將位於顯示區域之外周之周邊區域縮窄且高速驅動之光電裝置。即，可使顯示區域相對於光電裝置整體之比例較大之設計性優異之光電裝置進行高品質之顯示。
(應用例7)一種電子機器，其特徵在於包括如上述應用例之光電裝置。
根據該構成，可實現一種包括設計性優異且可進行高品質顯示之光電裝置之電子機器。
1D‧‧‧第一導電型電晶體T1之汲極
1Ed‧‧‧第一電極
1S‧‧‧第一導電型電晶體T1之源極
2D‧‧‧第二導電型電晶體T2之汲極
2Ed‧‧‧第二電極
2S‧‧‧第二導電型電晶體T2之源極
10‧‧‧位準移位電路
10C‧‧‧比較例之位準移位電路
11‧‧‧電位轉換部
12‧‧‧電容部
13‧‧‧緩衝器部
14‧‧‧密封材
15‧‧‧液晶層
16‧‧‧掃描線
17‧‧‧信號線
22‧‧‧元件基板
23‧‧‧對向基板
27‧‧‧共通電極
33‧‧‧遮光膜
34‧‧‧顯示區域
35‧‧‧像素
36‧‧‧信號線驅動電路
37‧‧‧外部連接端子
38‧‧‧掃描線驅動電路
42‧‧‧像素電極
43‧‧‧第1配向膜
44‧‧‧第2配向膜
46‧‧‧TFT元件
47‧‧‧電容線
48‧‧‧保持電容
100‧‧‧液晶裝置
131‧‧‧第一緩衝器
132‧‧‧第二緩衝器
2000‧‧‧移動型個人電腦
2001‧‧‧電源開關
2002‧‧‧鍵盤
2010‧‧‧本體部
3000‧‧‧行動電話機
3001‧‧‧操作按鈕
3002‧‧‧滾動按鈕
4000‧‧‧資訊移動終端
4001‧‧‧操作按鈕
4002‧‧‧電源開關
CLX‧‧‧X側時鐘信號
CLXLS‧‧‧高振幅X側時鐘信號
CLY‧‧‧Y側時鐘信號
CLYLS‧‧‧高振幅Y側時鐘信號
DTX‧‧‧信號線驅動電路用之資料
DTXLS‧‧‧高振幅信號線驅動電路用之資料
DTY‧‧‧掃描線驅動電路用之資料
DTYLS‧‧‧高振幅掃描線驅動電路用之資料
G1‧‧‧掃描信號
G2‧‧‧掃描信號
Gm‧‧‧掃描信號
IN‧‧‧輸入部
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
NODE A‧‧‧節點
NODE B‧‧‧節點
OUT‧‧‧輸出部
OUT2‧‧‧第二輸出
OUT2 com‧‧‧輸出
OUT2 emb‧‧‧輸出
T1‧‧‧第一導電型電晶體
T2‧‧‧第二導電型電晶體
T3‧‧‧第三電晶體
T3N‧‧‧N型之第三電晶體
T3P‧‧‧P型之第三電晶體
Tcom‧‧‧比較例延遲時間
V1‧‧‧第一電位
V2‧‧‧第二電位
V3‧‧‧第三電位
V4‧‧‧第四電位
V5‧‧‧第五電位
V6‧‧‧第六電位
VDD‧‧‧低電壓系正電源電位
VHH‧‧‧高電壓系正電源電位
VLL‧‧‧高電壓系負電源電位
VMH‧‧‧中間高電位
VML‧‧‧中間低電位
VSS‧‧‧低電壓系負電源電位
Vtrip‧‧‧邏輯閾值電位
x‧‧‧方向
y‧‧‧方向
τemb‧‧‧實施形態延遲時間
τ1com‧‧‧比較例第一延遲時間
τ1emb‧‧‧實施形態第一延遲時間
圖1(a)、(b)係說明實施形態1之位準移位電路之圖。
圖2係說明作為比較例之位準移位電路之電路圖。
圖3係驗證實施形態1之位準移位電路之功能之圖。
圖4(a)、(b)係說明位準移位電路之動作原理之圖。
圖5(a)、(b)係說明位準移位電路之動作原理之圖。
圖6係表示實施形態1之光電裝置之電路區塊構成之示意平面圖。
圖7係液晶裝置之示意剖面圖。
圖8係表示液晶裝置之電性構成之等效電路圖。
圖9(a)~(c)係說明實施形態1之電子機器之圖。
圖10係說明實施形態2之位準移位電路之圖。
圖11(a)、(b)係說明實施形態3之位準移位電路之圖。
圖12(a)、(b)係說明實施形態3之位準移位電路之動作原理之圖。
圖13係說明實施形態4之位準移位電路之圖。
圖14係說明實施形態5之位準移位電路之圖。
圖15係說明實施形態6之位準移位電路之圖。
以下，參照圖式，對本發明之實施形態進行說明。再者，於以下各圖中，為使各層或各構件為可辨識程度之尺寸，而使各層或各構件之尺寸與實際不同。
(實施形態1) 「電路功能」
圖1係說明實施形態1之位準移位電路之圖，且(a)係電路構成圖，(b)係電位關係圖。首先，參照圖1，對實施形態1之位準移位電路10之功能進行說明。
如圖1(a)所示，本實施形態之位準移位電路10至少包括被輸入輸入信號之輸入部IN、電位轉換部11、電容部12、緩衝器部13、及將輸出信號輸出之輸出部OUT。所謂位準移位電路10係指將來自未圖示之低電壓系電路之邏輯信號轉換為適合未圖示之高電壓系電路之邏輯信號之電路。
輸入至位準移位電路10之信號係由低電壓系電路(例如包括半導體積體電路之外部控制電路)產生，且如圖1(b)所示地取第一電位V1與第二電位V2之間之值。第一電位V1係低電壓系電路中使用之兩個電源電位(正電源電位與負電源電位)中之一者，第二電位V2係低電壓系電路中使用之兩個電源電位(正電源電位與負電源電位)中之另一者。於本實施形態中，第一電位V1係低電壓系電路之負電源電位(稱作低電壓系負電源電位VSS)，第二電位V2係低電壓系電路之正電源電位(稱作低電壓系正電源電位VDD)。輸入信號係至少包括邏輯0與 邏輯1，且於本實施形態中，與邏輯0對應之輸入信號係第一電位V1或接近第一電位V1之電位，且取至少相較第一電位V1與第二電位V2之平均電位為第一電位V1側之值之電位。同樣地，與邏輯1對應之輸入信號係第二電位V2或接近第二電位V2之電位，且取至少相較第一電位V1與第二電位V2之平均電位為第二電位V2側之值之電位。低電壓系電路中之邏輯信號之振幅(低振幅之邏輯信號、第一電位V1與第二電位V2之電位差)多為1.8V左右至5V左右。
電位轉換部11係將第一電位V1轉換為第三電位V3，並且將第二電位V2轉換為第四電位V4後輸出至電位轉換部11之輸出節點。即，取第一電位V1與第二電位V2之間之值的輸入信號被轉換為取第三電位V3與第四電位V4之間之值的中間信號。具體而言，與邏輯0之輸入信號對應之中間信號為第三電位V3或接近第三電位V3之電位，與邏輯1之輸入信號對應之中間信號為第四電位V4或接近第四電位V4之電位。於本實施形態中，第三電位V3係電位轉換部11之輸出節點之中間信號內較低之電位(稱作中間低電位VML)，第四電位V4係電位轉換部11之輸出節點之中間信號內較高之電位(稱作中間高電位VMH)。
電位轉換部11之輸出節點與緩衝器部13之輸入節點被電性連接，且來自電位轉換部11之輸出被輸入至緩衝器部13。以下，將電位轉換部11之輸出節點與緩衝器部13之輸入節點稱作節點A(NODE A)。緩衝器部13係將輸入至緩衝器部13之第三電位V3轉換為第五電位V5或接近第五電位V5之電位，並且將第四電位V4轉換為第六電位V6或接近第六電位V6之電位，且自緩衝器部13之輸出節點輸出取第五電位V5與第六電位V6之間之值的輸出信號。緩衝器部13之輸出節點係位準移位電路10之輸出部OUT，且將該節點稱作節點B(NODE B)。
第五電位V5係高電壓系電路中使用之兩個電源電位(正電源電位與負電源電位)中之一者，第六電位V6係高電壓系電路中使用之兩個 電源電位(正電源電位與負電源電位)中之另一者。於本實施形態中，第五電位V5係高電壓系電路之負電源電位(稱作高電壓系負電源電位VLL)，第六電位V6係高電壓系電路之正電源電位(稱作高電壓系正電源電位VHH)。輸出信號係與輸入信號同樣地至少包括邏輯0與邏輯1，於本實施形態中，與邏輯0對應之輸出信號為第五電位V5或接近第五電位V5之電位，且取至少相較第五電位V5與第六電位V6之平均電位為第五電位V5側之值之電位。同樣地，與邏輯1對應之輸出信號為第六電位V6或接近第六電位V6之電位，且取至少相較第五電位V5與第六電位V6之平均電位為第六電位V6側之值之電位。高電壓系電路中之邏輯信號之振幅(第五電位V5與第六電位V6之電位差)大於低電壓系電路中之邏輯信號之振幅(第一電位V1與第二電位V2之電位差)，於光電裝置中亦存在設為5V左右至50V左右之情況。於本實施形態中，作為一例，將低電壓系電路中之邏輯信號之振幅(第一電位V1與第二電位V2之電位差)設為5V，將高電壓系電路中之邏輯信號之振幅(高振幅之邏輯信號，第五電位V5與第六電位V6之電位差)設為15.5V。又，於本實施形態中，低電壓系負電源電位VSS與高電壓系負電源電位VLL相等，且兩者設為基準電位(VSS=VLL=0V)。再者，低電壓系負電源電位VSS與高電壓系負電源電位VLL既可設為不同，亦可不設為基準電位。
如上所述，緩衝器部13係將取第三電位V3與第四電位V4之間之值的中間信號轉換為取第五電位V5與第六電位V6之間之值的輸出信號。緩衝器部13包含邏輯閾值電位Vtrip，且第三電位V3取邏輯閾值電位Vtrip與第五電位V5之間之值，第四電位V4取邏輯閾值電位Vtrip與第六電位V6之間之值。如此般，緩衝器部13係具有使取相較邏輯閾值電位Vtrip為第五電位V5側之值之中間信號(第三電位V3)更接近第五電位V5，並且使取相較邏輯閾值電位Vtrip為第六電位V6側之值 之中間信號(第四電位V4)更接近第六電位V6之功能之電路。以此方式，位準移位電路10將取第一電位V1與第二電位V2之間之值的輸入信號正確地振幅轉換為取第五電位V5與第六電位V6之間之值的輸出信號。再者，雖嚴格而言為如上所述，但以下為便於說明，而使輸入信號於邏輯0時取第一電位V1，於邏輯1時取第二電位V2。同樣地，使中間信號於邏輯0時取第三電位V3，於邏輯1時取第四電位V4。又，輸出信號於邏輯0時取第五電位V5，於邏輯1時取第六電位V6。再者，邏輯0與邏輯1之關係亦可與該等相反。具體而言，亦可構成為於邏輯0時，輸入信號取第二電位V2，中間信號取第四電位V4，輸出信號取第六電位V6，且於邏輯1時，輸入信號取第一電位V1，中間信號取第三電位V3，輸出信號取第五電位V5。
「電路構成」
其次，參照圖1，對位準移位電路10之構成進行說明。
如圖1(a)所示，電位轉換部11係於輸入部IN與被供給第六電位V6(本實施形態為高電壓系正電源電位VHH)之配線之間串聯地電性連接有第一導電型電晶體T1與第二導電型電晶體T2。於本實施形態中，第一導電型電晶體T1為N型電晶體，第二導電型電晶體T2為P型電晶體。更詳細而言，N型之第一導電型電晶體T1之源極1S係電性連接於輸入部IN，P型之第二導電型電晶體T2之源極2S係電性連接於被供給第六電位V6(本實施形態為高電壓系正電源電位VHH)之配線，第一導電型電晶體T1之汲極1D與第二導電型電晶體T2之汲極2D係電性連接於第一導電型電晶體T1之閘極與第二導電型電晶體T2之閘極而成為電位轉換部11之輸出節點(NODE A)。再者，電晶體之源極與汲極係將源極電位與汲極電位進行比較，N型電晶體中電位較低者為源極，P型電晶體中電位較高者為源極。又，於本說明書中，所謂端子1與端子2電性連接，不僅包含藉由配線而直接連接端子1與端子2之情 形，而且包含經由電阻元件或開關元件而連接端子1與端子2之情形。即，即便端子1中之電位與端子2中之電位略有不同，於在電路上具有相同含義之情形時，則端子1與端子2電性連接。因此，例如即便於第二導電型電晶體T2之源極2S與被供給第六電位V6(本實施形態為高電壓系正電源電位VHH)之配線之間，設置用以使電位轉換部11停止或發揮功能之開關元件之情形時，於該開關元件為接通狀態下，第二導電型電晶體T2之源極2S與被供給第六電位V6(本實施形態為高電壓系正電源電位VHH)之配線仍成為導通狀態，故而兩者成為電性連接。
可藉由將電位轉換部11設為上述構成，而利用電晶體為2個之簡單的電路構成將第一電位V1轉換為第三電位V3，將第二電位V2轉換為第四電位V4。電位轉換部11之輸出節點(NODE A)之電位(中間信號之電位)成為第一導電型電晶體T1之源極汲極電流與第二導電型電晶體T2之源極汲極電流成為相等之汲極電位。因此，第三電位V3必定成為第一電位V1與第六電位V6之間之值，第四電位V4必定成為第二電位V2與第六電位V6之間之值。又，為使位準移位電路10正確地發揮功能，而第三電位V3與第四電位V4之間必須隔著緩衝器部13之邏輯閾值電位Vtrip，但可藉由將電位轉換部11設為上述構成，而使第三電位V3與第四電位V4之間容易以隔著緩衝器部13之邏輯閾值電位Vtrip之方式設定。其原因在於，可藉由調整第一導電型電晶體T1之尺寸(第一導電型電晶體T1之通道長度L或通道寬度W)或第二導電型電晶體T2之尺寸(第二導電型電晶體T2之通道長度L或通道寬度W)而調整各個源極汲極電流，因此汲極電位(第三電位V3或第四電位V4之值)容易控制其值。
為提昇位準移位電路10之響應速度，只要增大第一導電型電晶體T1與第二導電型電晶體T2之源極汲極電流即可，故而，例如若增大該等電晶體之通道寬度W，且縮短通道長度L則響應速度提昇。 但，若採用該方式，則電位轉換部11中之貫通電流(經由第一導電型電晶體T1與第二導電型電晶體T2產生於第六電位V6與第一電位V1或第二電位V2之間之電流)變大，導致增加消耗電力。因此，隨意地增大第一導電型電晶體T1與第二導電型電晶體T2之源極汲極電流難言明智。因此，位準移位電路10係於節點A(NODE A)與輸入部IN之間形成電容部12。即，電容部12包含第一電極1Ed與第二電極2Ed，且第一電極1Ed電性連接於輸入部IN，第二電極2Ed電性連接於電位轉換部11之輸出節點。詳情下文敍述，但藉由如此構成，電容部12利用電容耦合將低振幅之輸入信號迅速反映成電位轉換部11之輸出節點之電位，因此，可實現可高速動作之位準移位電路10。又，如圖1(a)所示，位準移位電路10係電路規模較小，故而，佔有面積亦縮小。
本實施形態係構成為電容部12包含第三電晶體T3，且以第三電晶體T3成為接通狀態之方式，第三電晶體T3之閘極形成第一電極1Ed與第二電極2Ed中之一者，且第三電晶體T3之源極與汲極形成第一電極1Ed與第二電極2Ed中之另一者。具體而言，第三電晶體T3為N型，且將第三電晶體T3之源極與汲極電性連接於輸入部IN，將第三電晶體T3之閘極電性連接於節點A(NODE A)。其結果，電容部12之第一電極1Ed成為第三電晶體T3之通道形成區域，電容部12之第二電極2Ed成為第三電晶體T3之閘極。於本實施形態中，第六電位V6為高電壓系正電源電位VHH，故而，中間信號之電位必定變得高於輸入信號之電位。因此，閘極電位變得高於第三電晶體T3之源極電位，從而N型之第三電晶體T3可成為接通狀態。
若電容部12之第三電晶體T3成為接通狀態，則可不產生空乏層電容地直接使用電晶體之閘極電容作為電容部12之電容。因此，可確保相對較大之電容，從而即便由較窄面積之第三電晶體T3形成電容部12，亦可充分地作為電容發揮功能。又，若電容部12中使用第三電晶 體T3，則無需用以構成電容部12之特別之步驟增加或電路佈局。因此，電路設計之自由度增加，且可利用與通常步驟相同之簡單製造步驟而實現佔有面積較小且可高速動作之位準移位電路10。本實施形態係於電容部12使用第三電晶體T3，但電容部12亦可為包含導電體之第一電極1Ed、導電體之第二電極2Ed、及由第一電極1Ed與第二電極2Ed夾著之介電體之通常之電容元件。
緩衝器部13係將第一反相器INV1與第二反相器INV2串聯地電性連接於緩衝器部13之輸入節點(NODE A)與緩衝器部13之輸出節點(NODE B)之間而成為第一緩衝器131。由此，便可由反相器為兩個之簡單構成，構成緩衝器部13。進而，可使成為第五電位V5與第六電位V6之中間附近之電位之第三電位V3與第四電位V4於輸出部OUT中成為大致第五電位V5與大致第六電位V6。
再者，於上述構成之情形時，緩衝器部13之邏輯閾值電位Vtrip成為第一反相器INV1之邏輯閾值電位Vtrip。所謂反相器之邏輯閾值電位Vtrip係指反相器區分邏輯1與邏輯0之電位。即，如下電位為反相器之邏輯閾值電位Vtrip，該電位係若對反相器之輸入相較邏輯閾值電位Vtrip為高電位，則使來自反相器之輸出相較邏輯閾值電位Vtrip成為低電位，且若對反相器之輸入相較邏輯閾值電位Vtrip為低電位，則使來自反相器之輸出相較邏輯閾值電位Vtrip成為高電位。
緩衝器部13之構成並不限於上述，若能發揮作為前面之「電路功能」之章節所說明之緩衝器部之功能，則亦可為任意形態。又，本實施形態係於第一緩衝器131之後段設置第二緩衝器132，且於驗證位準移位電路10時，觀察自第二緩衝器132之輸出(第二輸出OUT2)。亦可如此般於緩衝器部13之後段更包含若干個緩衝器。
「驗證及原理」
圖2係說明成為比較例之位準移位電路之電路圖。圖3係對本實 施形態之位準移位電路之功能進行驗證所得之圖。圖4係說明位準移位電路之動作原理之圖，(a)係說明本實施形態之位準移位電路，(b)係說明比較例之位準移位電路。圖5係說明位準移位電路之動作原理之圖，(a)係說明本實施形態之位準移位電路，(b)係說明比較例之位準移位電路。其次，參照圖2至圖5，驗證本實施形態之位準移位電路10之功能，並且對其原理進行說明。再者，圖2係與比較例相關之位準移位電路10C，但為了使說明容易理解，而對比較例與本實施形態之共通之構成部位，使用共通之符號進行說明。
如圖2所示，於比較例之位準移位電路10C中，自圖1所示之本實施形態之位準移位電路10中去除電容部12。其結果，位準移位電路10C之輸入部IN成為第一導電型電晶體T1之源極1S之一部位。
圖3係驗證位準移位電路10之功能，橫軸表示時間，縱軸表示電位。輸入信號係具有5V之振幅之矩形波，且於圖3中以「IN」表示。又，來自本實施形態之位準移位電路10之第二緩衝器132之輸出(第二輸出OUT2)於圖3中以「OUT2 emb」表示，來自與圖2對應之比較例之位準移位電路10C之第二緩衝器132之輸出(第二輸出OUT2)於圖3中以「OUT2 com」表示。可知，本實施形態之位準移位電路10之第二輸出OUT2 emb之延遲時間(稱作實施形態延遲時間τemb)短於比較例之位準移位電路10C之第二輸出OUT2 com之延遲時間(稱作比較例延遲時間τcom)，故進行高速動作。
圖3所示之輸入信號之占空比(低電壓系負電源電位VSS之期間與低電壓系正電源電位VDD之期間之比)為1：1。比較例之位準移位電路10C之第二輸出OUT2中之占空比(高電壓系負電源電位VLL之期間與高電壓系正電源電位VHH之期間之比)係高電壓系正電源電位VHH之期間較短，高電壓系負電源電位VLL之期間較長，未能正確地維持占空比。相對於此，可知本實施形態之位準移位電路10之第二輸出 OUT2中之占空比成為大致1：1，從而維持占空比，正確地進行振幅轉換。
其次，參照圖4與圖5，對本實施形態之位準移位電路10進行高速動作且亦不易產生誤動作之情況進行說明。再者，於圖4與圖5中，以「IN」表示輸入信號，以「NODE A」表示中間信號，以「OUT2 emb」或「OUT2 com」表示第二輸出OUT2。
於本實施形態之位準移位電路10中，如圖1(a)所示，將輸入部IN電性連接於形成電位轉換部11之一部分之第一導電型電晶體T1之源極1S、與電容部12之第一電極1Ed。因此，如圖4(a)所示，若輸入信號自低電壓系負電源電位VSS躍遷至低電壓系正電源電位VDD，則節點A(NODE A)之電位藉由電容部12之電容耦合而迅速響應。即，如圖4(a)之NODE A所示，中間信號之電位於輸入信號躍遷後立即快速上升，於短時間內超過緩衝器部13之邏輯閾值電位Vtrip。於位準移位電路10中，將自輸入信號躍遷之時刻起直至中間信號之電位超過緩衝器部13之邏輯閾值電位Vtrip之時刻為止之延遲時間稱作實施形態第一延遲時間τ1emb。其後，中間信號之電位逐漸緩和地朝向由第一導電型電晶體T1之電導與第二導電型電晶體T2之電導決定之電位即第四電位V4(=VMH)行進。相對於此，於比較例之位準移位電路10C中，如圖4(b)所示，於輸入信號自低電壓系負電源電位VSS躍遷至低電壓系正電源電位VDD時，中間信號之電位以由第一導電型電晶體T1之電導與第二導電型電晶體T2之電導及第一反相器INV1之負載電容決定之時間常數，逐漸增加地朝向第四電位V4(=VMH)行進，不久便超過緩衝器部13之邏輯閾值電位Vtrip。於比較例之位準移位電路10C中，將自輸入信號躍遷之時刻起直至中間信號之電位超過緩衝器部13之邏輯閾值電位Vtrip之時刻為止之延遲時間稱作比較例第一延遲時間τ1com。如此般，實施形態第一延遲時間τ1emb短於比較例第 一延遲時間τ1com，此差值直接成為圖3所示之實施形態延遲時間τemb與比較例延遲時間τcom之差。
位準移位電路10係利用電容部12對輸入信號之電容耦合，故而，輸入信號躍遷時之節點A(NODE A)中之變得快速之電位變化量係由電容部12之電容與從屬於節點A(NODE A)之其他電容(第一導電型電晶體T1之電晶體電容、第二導電型電晶體T2之電晶體電容、第一反相器INV1之電容、及寄生電容之和)之比決定。因此，如圖4(a)所示，較佳為，以中間信號之電容耦合之最高電位高於第四電位V4之方式，設定電容部12之電容(本實施形態為第三電晶體T3之尺寸)。
於輸入信號自低電壓系正電源電位VDD躍遷至低電壓系負電源電位VSS時，相同之原理亦發揮作用，因電容耦合之效果，故節點A(NODE A)之電位快速響應，其後，緩和地朝向第三電位V3行進。藉由此種原理而實現位準移位電路10之高速動作。
本實施形態之位準移位電路10不易誤動作之情況，亦利用相同之原理進行說明。如圖5(a)所示，於輸入信號之頻率較高之情形時(於圖5中，縮短輸入信號之低電壓系正電源電位VDD之期間，對此情形進行說明)，由於節點A(NODE A)之電位因電容部12之電容耦合而迅速響應，故而，來自位準移位電路10之第二輸出OUT2 emb亦被正確地輸出。相對於此，如圖5(b)所示，於比較例之位準移位電路10C中，中間信號之電位緩慢地上升。因此，於輸入信號之頻率較高之情形時，在中間信號之電位超過緩衝器部13之邏輯閾值電位Vtrip之前，有可能產生輸入信號切換之情況。如此一來，來自比較例之位準移位電路10C之第二輸出OUT2 com一直停滯於高電壓系負電源電位VLL，導致產生誤動作。如此般，本實施形態之位準移位電路10即便加快動作速度亦不易產生誤動作。
「光電裝置」
圖6係表示實施形態1之光電裝置之電路區塊構成之示意平面圖。以下，參照圖6，說明光電裝置之電路區塊構成。
上述位準移位電路10係使用於光電裝置等。光電裝置之一例係液晶裝置100，且係使用薄膜電晶體元件(TFT(thin film transistor)元件)46作為像素35(參照圖8)之開關元件之主動矩陣式光電裝置。如圖6所示，液晶裝置100至少包括顯示區域34、信號線驅動電路36、掃描線驅動電路38、外部連接端子37、及位準移位電路10。信號線驅動電路36、掃描線驅動電路38、外部連接端子37、及位準移位電路10包含TFT元件46。
於顯示區域34內，矩陣狀地設置有像素35。像素35係由交叉之掃描線16(參照圖8)與信號線17(參照圖8)確定之區域，且一個像素35係自一根掃描線16至其相鄰之掃描線16為止且自一根信號線17至其相鄰之信號線17為止之區域。於顯示區域34之外側之區域形成有信號線驅動電路36及掃描線驅動電路38。掃描線驅動電路38係沿著與顯示區域34相鄰之兩邊而分別形成。
於外部連接端子37電性連接有包括半導體積體電路之未圖示之外部控制電路。半導體積體電路係低電壓系電路，因此，供給至外部連接端子37之邏輯信號為低振幅信號，且取第一電位V1與第二電位V2之間之值。另一方面，信號線驅動電路36或掃描線驅動電路38中使用之邏輯信號為高振幅信號，且取第五電位V5與第六電位V6之間之值。因此，光電裝置係於外部連接端子37與該等電路之間，對每一信號配備位準移位電路10。
自外部連接端子37對信號線驅動電路36供給X側時鐘信號CLX或信號線驅動電路用之資料DTX等。同樣地，自外部連接端子37對掃描線驅動電路38供給Y側時鐘信號CLY或掃描線驅動電路用之資料DTY等。於外部連接端子37與信號線驅動電路36之間、及外部連接端子37 與掃描線驅動電路38之間，對每一信號配置位準移位電路10，藉此，將自外部控制電路供給之低振幅之邏輯信號轉換為高振幅之邏輯信號。例如，低振幅之Y側時鐘信號CLY係由位準移位電路10轉換為高振幅Y側時鐘信號CLYLS，且低振幅之掃描線驅動電路用之資料DTY係由位準移位電路10轉換為高振幅掃描線驅動電路用之資料DTYLS。又，低振幅之X側時鐘信號CLX係由位準移位電路10轉換為高振幅X側時鐘信號CLXLS，且低振幅之信號線驅動電路用之資料DTX係由位準移位電路10轉換為高振幅信號線驅動電路用之資料DTXLS。關於其他信號亦情況相同。再者，於圖6中，並非描繪所有配線或所有外部連接端子，為使說明容易理解，而僅描繪該等中之具有代表性之配線。
圖7係液晶裝置之示意剖面圖。以下，參照圖7，對液晶裝置之剖面結構進行說明。再者，於以下形態中，記載為「○○上」之情形表示以相接之方式配置於○○上之情形、或介隔其他構成物地配置於○○上之情形、或於○○上以相接之方式配一部分置而介隔其他構成物地配置一部分之情形。
於液晶裝置100中，構成一對基板之元件基板22與對向基板23利用俯視下配置為大致矩形框狀之密封材14而貼合。液晶裝置100成為於由密封材14包圍之區域內封入有液晶層15之構成。作為液晶層15，採用例如具有正介電各向異性之液晶材料。液晶裝置100係沿著密封材14之內周附近於對向基板23形成有包含遮光性材料之俯視矩形框狀之遮光膜33，且該遮光膜33之內側之區域成為顯示區域34。遮光膜33係由例如作為遮光性材料之鋁(Al)形成，且以劃分對向基板23側之顯示區域34之外周之方式、進而如上所述般於顯示區域34內，與掃描線16及信號線17對向地設置。
如圖7所示，於元件基板22之液晶層15側形成有複數個像素電極 42，且以覆蓋該等像素電極42之方式形成有第1配向膜43。像素電極42係包含銦錫氧化物(ITO)等透明導電材料之導電膜。另一方面，於對向基板23之液晶層15側形成有格子狀之遮光膜33，且於該遮光膜33上形成有平面實心狀之共通電極27。而且，於共通電極27上形成有第2配向膜44。共通電極27係包含ITO等透明導電材料之導電膜。
液晶裝置100係透射型，且於元件基板22及對向基板23中之光之入射側與出射側分別配置偏光板(未圖示)等而使用。再者，液晶裝置100之構成並不限定於此，亦可為反射型或半透射型之構成。
圖8係表示液晶裝置之電性構成之等效電路圖。以下，一面參照圖8，一面對液晶裝置之電性構成進行說明。
如圖8所示，液晶裝置100包含構成顯示區域34之複數個像素35。於各像素35中分別配置有像素電極42。又，於像素35中形成有TFT元件46。
TFT元件46係對像素電極42進行通電控制之開關元件。於TFT元件46之源極側電性連接有信號線17。對各信號線17例如自信號線驅動電路36供給圖像信號S1、S2、...、Sn。
又，於TFT元件46之閘極側電性連接有掃描線16。對掃描線16例如自掃描線驅動電路38以特定之時序脈衝性地供給掃描信號G1、G2、...、Gm。又，於TFT元件46之汲極側電性連接有像素電極42。
藉由自掃描線16供給之掃描信號G1、G2、...、Gm而使作為開關元件之TFT元件46僅固定期間成為接通狀態，藉此，將自信號線17供給之圖像信號S1、S2、...、Sn經由像素電極42以特定之時序寫入至像素35。
寫入至像素35之特定電位之圖像信號S1、S2、...、Sn係由在像素電極42與共通電極27(參照圖7)之間形成之液晶電容保持固定期間。再者，為抑制所保持之圖像信號S1、S2、...、Sn之電位因漏電流 而降低，而由像素電極42與電容線47形成保持電容48。
若對液晶層15施加電壓信號，則液晶分子之配向狀態因所施加之電壓位準而變化。藉此，入射至液晶層15之光經調變而產生圖像光。
再者，本實施形態使用液晶裝置100作為光電裝置進行了說明，但除此以外，作為光電裝置，電泳顯示裝置或有機EL(Organic Electro-Luminescence，有機電致發光)裝置等亦成為對象。又，本實施形態係由TFT元件46構成位準移位電路10，但位準移位電路10亦可包含形成於半導體基板之半導體積體電路(IC電路)。作為適合位準移位電路之半導體基板，除矽基板以外，可列舉碳化矽基板等。
「電子機器」
圖9係說明本實施形態之電子機器之圖。其次，參照圖9，對本實施形態之電子機器進行說明。圖9(a)至(c)係表示包括上述液晶裝置之電子機器之構成之立體圖。
如圖9(a)所示，包括液晶裝置100之移動型個人電腦2000包括液晶裝置100與本體部2010。於本體部2010設置有電源開關2001及鍵盤2002。
繼而，如圖9(b)所示，包括液晶裝置100之行動電話機3000包括複數個操作按鈕3001及滾動按鈕3002、以及作為顯示單元之液晶裝置100。藉由操作滾動按鈕3002，而使顯示於液晶裝置100中之畫面滾動。
繼而，如圖9(c)所示，包括液晶裝置100之資訊移動終端(PDA：Personal Digital Assistants，個人數位助理)4000包括複數個操作按鈕4001及電源開關4002、以及作為顯示單元之液晶裝置100。若操作操作按鈕4001，則將通訊錄或記事薄之類的各種資訊顯示於液晶裝置100。
再者，作為搭載有液晶裝置100之電子機器，除圖9所示者以外，還可用於微型投影器、抬頭顯示器、智慧型手機、頭戴式顯示器、EVF(Electrical View Finder，電子取景器)、小型投影器、移動電腦、數位相機、數位視訊攝影機、顯示器、車載機器、音響機器、曝光裝置或照明機器等各種電子機器。
如上詳細敍述，根據本實施形態，獲得以下所示之效果。首先，可實現佔有面積較小且可高速動作之位準移位電路10。其結果，可實現一種將位於顯示區域34之外周之周邊區域縮小之高速驅動之光電裝置。即，可使顯示區域34相對於光電裝置整體之比例較大且設計性優異之光電裝置進行高品質之顯示。又，可實現一種包括設計性優異之可進行高品質顯示之光電裝置之電子機器。進而，由於可進行高速動作，故而，可大量處理每一單位時間之資訊量，從而對應高精細之顯示。
(實施形態2) 「改變電容部之形態1」
圖10係說明實施形態2之位準移位電路之電路構成圖。以下，參照圖10，對本實施形態之位準移位電路10之構成進行說明。再者，對與實施形態1相同之構成部位，標註相同之符號，省略重複之說明。
本實施形態(圖10)係與實施形態1(圖1)相比，形成電容部12之第三電晶體T3之導電型不同。除此以外之構成與實施形態1大致相同。實施形態1(圖1)係使用N型電晶體作為第三電晶體T3。相對於此，本實施形態係使用P型電晶體作為第三電晶體T3。為使P型之第三電晶體T3成為接通狀態，而將P型之第三電晶體T3之源極與汲極電性連接於節點A(NODE A)，將P型之第三電晶體T3之閘極電性連接於輸入部IN。除此以外之構成與實施形態1相同。即便設為此種構成，亦獲得與實施形態1相同之效果。
(實施形態3) 「轉換負電源電位之形態」
圖11係說明實施形態3之位準移位電路之圖，(a)係電路構成圖，(b)係電位關係圖。以下，參照圖11，對本實施形態之位準移位電路10之功能與構成進行說明。再者，對與實施形態1相同之構成部位，標註相同之符號，省略重複之說明。
本實施形態(圖11)係與實施形態1(圖1)相比，電位之轉換形態不同。除此以外之構成與實施形態1大致相同。實施形態1(圖1)係於低電壓系與高電壓系中負電源電位相等(VSS=VLL)，轉換正電源電位。相對於此，本實施形態係如圖11(b)所示，於低電壓系與高電壓系中正電源電位相等(VDD=VHH)，轉換負電源電位。隨之，將輸入部IN與電位轉換部11及電容部12之電性連接關係改變。除此以外之構成與實施形態1相同。
本實施形態係如圖11(b)所示，第一電位V1成為低電壓系正電源電位VDD，第二電位V2成為低電壓系負電源電位VSS，第三電位V3成為中間高電位VMH，第四電位V4成為中間低電位VML，第五電位V5成為高電壓系正電源電位VHH，第六電位V6成為高電壓系負電源電位VLL。伴隨此種變更，構成電位轉換部11之第一導電型電晶體T1成為P型，構成電位轉換部11之第二導電型電晶體T2成為N型。又，構成電容部12之第三電晶體T3成為P型。輸入部IN係電性連接於第一導電型電晶體T1之源極1S及第一電極1Ed(第三電晶體T3之源極與汲極)。又，P型之第三電晶體T3之閘極係電性連接於節點A(NODE A)。其結果，電容部12之第一電極1Ed成為第三電晶體T3之通道形成區域，電容部12之第二電極2Ed成為第三電晶體T3之閘極。於本實施形態中，由於第六電位V6為高電壓系負電源電位VLL，故而，中間信號之電位必定低於輸入信號之電位。因此，閘極電位低於第三電晶體T3 之源極電位，P型之第三電晶體T3可成為接通狀態。
圖12係說明本實施形態之位準移位電路之動作原理之圖，(a)係說明通常動作，(b)係說明高速動作。其次，參照圖12，對本實施形態之位準移位電路10高速動作且亦不易產生誤動作之情況進行說明。再者，於圖12中，以「IN」表示輸入信號，以「NODE A」表示中間信號，以「OUT2 emb」表示第二輸出OUT2。
於本實施形態之位準移位電路10中，如圖11(a)所示，輸入部IN電性連接於形成電位轉換部11之一部分之第一導電型電晶體T1之源極及電容部12之第一電極1Ed。因此，如圖12(a)所示，若輸入信號自低電壓系正電源電位VDD躍遷至低電壓系負電源電位VSS，則節點A(NODE A)之電位因電容部12之電容耦合而迅速響應。即，如圖12(a)之NODE A所示，中間信號之電位於輸入信號躍遷後立即快速下降，於短時間內低於緩衝器部13之邏輯閾值電位Vtrip。其後，中間信號之電位逐漸緩和地朝向由第一導電型電晶體T1之電導與第二導電型電晶體T2之電導所決定之電位即第四電位V4行進。如此般，中間信號之電位因電容部12之電容耦合而迅速響應，因此，位準移位電路10進行高速響應。
位準移位電路10係利用電容部12對輸入信號之電容耦合，故而，輸入信號躍遷時之節點A(NODE A)中之變得快速之電位變化量由電容部12之電容與從屬於節點A(NODE A)之其他電容(第一導電型電晶體T1之電晶體電容、第二導電型電晶體T2之電晶體電容、第一反相器INV1之電容、及寄生電容之和)之比決定。因此，如圖12(a)所示，較佳為，以中間信號之電容耦合之最低電位變得低於第四電位V4之方式，設定電容部12之電容(本實施形態為第三電晶體T3之尺寸)。
於輸入信號自低電壓系負電源電位VSS躍遷至低電壓系正電源電 位VDD時，相同之原理亦發揮作用，因電容耦合之效果，節點A(NODE A)之電位迅速響應，其後，緩和地朝向第三電位V3行進。因此種原理，實現位準移位電路10中之高速動作。
關於本實施形態之位準移位電路10不易誤動作之情況，亦利用相同之原理進行說明。如圖12(b)所示，於輸入信號之頻率較高之情形時(於圖12(b)中，縮短輸入信號之低電壓系負電源電位VSS之期間，對此情形進行說明)，由於節點A(NODE A)之電位因電容部12之電容耦合而迅速響應，故而，來自位準移位電路10之第二輸出OUT2 emb亦被正確地輸出。如此一來，本實施形態之位準移位電路10即便加快動作速度亦不易產生誤動作。
(實施形態4) 「改變電容部之形態2」
圖13係說明實施形態4之位準移位電路之電路構成圖。以下，參照圖13，對本實施形態之位準移位電路10之構成進行說明。再者，對與實施形態3相同之構成部位，標註相同之符號，省略重複之說明。
本實施形態(圖13)係與實施形態3(圖11)相比，形成電容部12之第三電晶體T3之導電型不同。除此以外之構成與實施形態3大致相同。實施形態3(圖11)係使用P型電晶體作為第三電晶體T3。相對於此，本實施形態係使用N型電晶體作為第三電晶體T3。為使N型之第三電晶體T3成為接通狀態，而將N型之第三電晶體T3之源極與汲極電性連接於節點A(NODE A)，將N型之第三電晶體T3之閘極電性連接於輸入部IN。除此以外之構成與實施形態3相同。即便設為此種構成，亦獲得與實施形態3相同之效果。
(實施形態5) 「改變電容部之形態3」
圖14係說明實施形態5之位準移位電路之電路構成圖。以下，參 照圖14，對本實施形態之位準移位電路10之構成進行說明。再者，對與實施形態1相同之構成部位，標註相同之符號，省略重複之說明。
本實施形態(圖14)係與實施形態1(圖1)相比，形成電容部12之第三電晶體T3之形態不同。除此以外之構成與實施形態1大致相同。實施形態1(圖1)係使用N型電晶體作為第三電晶體T3。相對於此，本實施形態係使用N型電晶體與P型電晶體作為第三電晶體T3。N型之第三電晶體T3N之配置與實施形態1相同。此外，設置P型之第三電晶體T3P，且為使其成為接通狀態，而將P型之第三電晶體T3之源極與汲極電性連接於節點A(NODE A)，將P型之第三電晶體T3之閘極電性連接於輸入部IN。因此，電容部12之第一電極1Ed成為N型之第三電晶體T3N之通道形成區域與P型之第三電晶體T3P之閘極，電容部12之第二電極2Ed成為N型之第三電晶體T3N之閘極與P型之第三電晶體T3P之通道形成區域。除此以外之構成與實施形態1相同。即便設為此種構成，亦獲得與實施形態1相同之效果。
(實施形態6) 「改變電容部之形態4」
圖15係說明實施形態6之位準移位電路之電路構成圖。以下，參照圖15，對本實施形態之位準移位電路10之構成進行說明。再者，對與實施形態3相同之構成部位，標註相同之符號，省略重複之說明。
本實施形態(圖15)係與實施形態3(圖11)相比，形成電容部12之第三電晶體T3之形態不同。除此以外之構成與實施形態3大致相同。實施形態3(圖11)係使用P型電晶體作為第三電晶體T3。相對於此，本實施形態係使用N型電晶體與P型電晶體作為第三電晶體T3。P型之第三電晶體T3P之配置與實施形態3相同。此外，設置N型之第三電晶體T3N，且為使其成為接通狀態，而將N型之第三電晶體T3N之源極與汲極電性連接於節點A(NODE A)，將N型之第三電晶體T3N之閘極電 性連接於輸入部IN。因此，電容部12之第一電極1Ed成為P型之第三電晶體T3P之通道形成區域與N型之第三電晶體T3N之閘極，電容部12之第二電極2Ed成為P型之第三電晶體T3P之閘極與N型之第三電晶體T3N之通道形成區域。除此以外之構成與實施形態3相同。即便設為此種構成，亦可獲得與實施形態3相同之效果。
再者，本發明並不限定於上述實施形態，可對上述實施形態施加各種變更或改良等。
1D‧‧‧第一導電型電晶體T1之汲極
1Ed‧‧‧第一電極
1S‧‧‧第一導電型電晶體T1之源極
2D‧‧‧第二導電型電晶體T2之汲極
2Ed‧‧‧第二電極
2S‧‧‧第二導電型電晶體T2之源極
10‧‧‧位準移位電路
11‧‧‧電位轉換部
12‧‧‧電容部
13‧‧‧緩衝器部
131‧‧‧第一緩衝器
132‧‧‧第二緩衝器
IN‧‧‧輸入部
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
NODE A‧‧‧節點
NODE B‧‧‧節點
OUT‧‧‧輸出部
OUT2‧‧‧第二輸出
T1‧‧‧第一導電型電晶體
T2‧‧‧第二導電型電晶體
T3‧‧‧第三電晶體
V1‧‧‧第一電位
V2‧‧‧第二電位
V3‧‧‧第三電位
V4‧‧‧第四電位
V5‧‧‧第五電位
V6‧‧‧第六電位
VDD‧‧‧低電壓系正電源電位
VHH‧‧‧高電壓系正電源電位
VLL‧‧‧高電壓系負電源電位
VMH‧‧‧中間高電位
VML‧‧‧中間低電位
VSS‧‧‧低電壓系負電源電位
Vtrip‧‧‧邏輯閾值電位

Claims (7)

  1. 一種位準移位電路，其特徵在於包括：輸入部，其被輸入取第一電位與第二電位之間之值的輸入信號；電位轉換部，其將上述第一電位轉換為第三電位，將上述第二電位轉換為第四電位；電容部，其包含第一電極與第二電極，且上述第一電極電性連接於上述輸入部，上述第二電極電性連接於上述電位轉換部之輸出節點；及緩衝器部，其將上述第三電位轉換為第五電位，將上述第四電位轉換為第六電位；上述電位轉換部之輸出節點與上述緩衝器部之輸入節點電性連接。
  2. 如請求項1之位準移位電路，其中上述電容部包含電晶體，且以上述電晶體成為接通狀態之方式，上述電晶體之閘極成為上述第一電極與上述第二電極中之一者，且上述電晶體之源極與汲極成為上述第一電極與上述第二電極中之另一者。
  3. 如請求項1或2之位準移位電路，其中上述緩衝器部包含邏輯閾值電位，且上述第三電位取上述邏輯閾值電位與上述第五電位之間之值，上述第四電位取上述邏輯閾值電位與上述第六電位之間之值。
  4. 如請求項1至3中任一項之位準移位電路，其中上述緩衝器部係將第一反相器與第二反相器串聯地電性連接於上述緩衝器部之 輸入節點與上述緩衝器部之輸出節點之間。
  5. 如請求項1至4中任一項之位準移位電路，其中上述電位轉換部係於上述輸入部與被供給上述第六電位之配線之間串聯地電性連接有第一導電型電晶體與第二導電型電晶體，且上述第一導電型電晶體之源極電性連接於上述輸入部，上述第二導電型電晶體之源極電性連接於被供給上述第六電位之配線，且上述第一導電型電晶體之汲極與上述第二導電型電晶體之汲極電性連接於上述第一導電型電晶體之閘極與上述第二導電型電晶體之閘極而成為上述電位轉換部之輸出節點。
  6. 一種光電裝置，其特徵在於包括如請求項1至5中任一項之位準移位電路。
  7. 一種電子機器，其特徵在於包括如請求項6之光電裝置。
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