JP6273714B2 - レベルシフト回路、電気光学装置、及び電子機器 - Google Patents

Description

本発明は、レベルシフト回路、電気光学装置、及び電子機器に関する。

表示機能が付いた電子機器では、透過型電気光学装置や反射型電気光学装置が使用されている。これらの電気光学装置に光が照射され、電気光学装置により変調された透過光や反射光が表示画像となったり、或いはスクリーンに投影されて投射画像となったりしている。この様な電子機器に使用される電気光学装置としては液晶装置が知られており、これは液晶の誘電異方性と液晶層における光の旋光性とを利用して画像を形成するものである。

一般に、電気光学装置を駆動する為には、比較的高い電圧が要求される。一方、電気光学装置に、駆動の基準となるクロック信号や制御信号等を供給する外部制御回路は、半導体集積回路にて構成されており、その論理信号の振幅は１．８Ｖ程度から５Ｖ程度と低い電圧となっている。従って、電気光学装置には半導体集積回路からの低振幅の論理信号を高振幅の論理信号に変換する振幅変換回路（以下、レベルシフト回路と称する）が備えられているのが一般的である。レベルシフト回路の一例は特許文献１に記載されている。特許文献１の図１には容量結合動作によるレベルシフト回路が記載されている。

特開２００３−１１０４１９号公報

しかしながら、特許文献１に記載のレベルシフト回路では、信号のフィードバックによる電位制御回路が含まれている為に、回路の占有面積が大きいという課題があった。又、特許文献１に記載のレベルシフト回路にはインバーター回路の入力ノードと出力ノードとを自己接続したオフセット電圧生成回路が用いられているが、オフセット電圧生成回路は、常時、電源間に貫通電流を発生し続けている為に、消費電力が高いという課題があった。更に、液晶装置では、表示画像の高精細化に伴いデータ量が増加している一方で、動画表示特性の改善や三次元表示駆動の面から高速駆動が必要となっている。この為に、レベルシフト回路の高速動作が強く求められているが、特許文献１に記載のレベルシフト回路では、高速駆動が困難であるという課題があった。換言すると、従来のレベルシフト回路では、占有面積が小さい回路（或いは回路規模の小さい回路で）にて、低消費電力の高速動作を実現する事が困難であるという課題があった。

本発明は、前述の課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現する事が可能である。

（適用例１） 本適用例に係わるレベルシフト回路は、第１電位と第２電位との間の値となる入力信号が入力される入力部と、第３電位と第４電位との間の値となる出力信号が出力される第一出力部と、入力部と第５電位が供給される第５電源部との間に直列に電気的に接続された第一容量素子と第二容量素子と、第３電位と第４電位とが供給される第一インバーター回路と、を備え、第一容量素子と第二容量素子との接続点と、第一インバーター回路の入力ノードとが電気的に接続されており、第一インバーター回路の出力ノードが第一出力部である事を特徴とする。
この構成によれば、第一容量素子と第二容量素子とが電位変換部を構成し、第一容量素子と第二容量素子との接続点が電位変換部の出力ノード（第一インバーター回路の入力ノード）となる。電位変換部では、第一容量素子と第二容量素子との容量結合にて、第一インバーター回路の入力ノードの電位が定められる。即ち、入力信号に応じて、電位変換部の出力ノード（第一インバーター回路の入力ノード）に於ける電荷が再分布される事で電位変換が行われるので、高速動作が可能なレベルシフト回路を実現する事ができる。又、電位変換部の出力ノードでの電荷は保存されるので、貫通電流などの余分な電流が発生することなく、レベルシフト回路での消費電力を低くする事ができる。更に、レベルシフト回路は回路規模が小さいので、占有面積を小さくする事ができる。換言すると、占有面積が小さく、低消費電力で、高速動作が可能なレベルシフト回路を実現する事ができる。

（適用例２） 上記適用例１に係わるレベルシフト回路において、第一容量素子は第一容量第一電極と第一容量第二電極とを有し、第二容量素子は第二容量第一電極と第二容量第二電極とを有し、第一容量第一電極は第５電源部に電気的に接続され、第二容量第二電極は入力部に電気的に接続され、第一容量第二電極と第二容量第一電極とが電気的に接続して接続点となる事が好ましい。
この構成によれば、第一容量素子と第二容量素子とで容量結合型の電位変換部を構成する事ができる。

（適用例３） 上記適用例１又は２に係わるレベルシフト回路において、第二インバーター回路と第二出力部とを備え、第一インバーター回路の出力ノードと第二インバーター回路の入力ノードとが電気的に接続されており、第二インバーター回路の出力ノードが第二出力部である事が好ましい。
第一出力部からは、入力信号の論理が反転した高振幅の信号（第一出力信号）が出力される。これに対して、この構成によれば、第二出力部からは、入力信号と同じ論理の高振幅の信号（第二出力信号）を出力する事ができる。又、第一出力信号の振幅よりも、第二出力信号を、第３電位又は第４電位により近い値とする事ができる。即ち、第一出力信号の振幅よりも第二出力信号の振幅を大きくする事ができる。

（適用例４） 上記適用例１乃至３のいずれか一項に係わるレベルシフト回路において、第一インバーター回路は、第３電位が供給される第３電源部と第４電位が供給される第４電源部との間に直列接続されたＮ型トランジスターとＰ型トランジスターとを備え、第１電位をＶ₁、第２電位をＶ₂、第３電位をＶ₃、第４電位をＶ₄、第５電位をＶ₅、第一容量素子の容量値をＣ₁、第二容量素子の容量値をＣ₂、Ｎ型トランジスターの容量値をＣ_N、Ｐ型トランジスターの容量値をＣ_P、第一インバーター回路の論理閾値電圧をＶ_T、にて表した際に、数式１と数式２との関係式を満たす事が好ましい。

電位変換部の出力ノード（第一インバーター回路の入力ノード）における電位を中間電位と称し、入力信号が第１電位Ｖ₁の際の中間電位を第６電位Ｖ₆と名付け、入力信号が第２電位Ｖ₂の際の中間電位を第７電位Ｖ₇と名付ける。第一インバーター回路は論理閾値電位（Ｖ₃＋Ｖ_T）を有するが、この構成によれば、入力信号が第１電位Ｖ₁の際には第６電位Ｖ₆を第一インバーター回路の論理閾値電位（Ｖ₃＋Ｖ_T）よりも低くし、入力信号が第２電位Ｖ₂の際には第７電位Ｖ₇を第一インバーター回路の論理閾値電位（Ｖ₃＋Ｖ_T）よりも高くする事ができる。従って、第一インバーター回路の出力ノードからは、入力信号が第１電位Ｖ₁の際には論理閾値電位（Ｖ₃＋Ｖ_T）と第４電位Ｖ₄との間の電位値となる信号を出力する事ができ、入力信号が第２電位Ｖ₂の際には第３電位Ｖ₃と論理閾値電位（Ｖ₃＋Ｖ_T）との間の電位値となる信号を出力する事ができる。即ち、簡単な回路構成で、低消費電力で高速に正しく入力信号を高振幅の論理信号へと変換する事ができる。

（適用例５） 上記適用例１乃至３のいずれか一項に係わるレベルシフト回路において、第一インバーター回路は、第３電位が供給される第３電源部と第４電位が供給される第４電源部との間に直列接続されたＮ型トランジスターと抵抗素子とを備え、第１電位をＶ₁、第２電位をＶ₂、第３電位をＶ₃、第４電位をＶ₄、第５電位をＶ₅、第一容量素子の容量値をＣ₁、第二容量素子の容量値をＣ₂、Ｎ型トランジスターの容量値をＣ_N、第一インバーター回路の論理閾値電圧をＶ_T、にて表した際に、数式３と数式４との関係式を満たす事が好ましい。

電位変換部の出力ノード（第一インバーター回路の入力ノード）における電位を中間電位と称し、入力信号が第１電位Ｖ₁の際の中間電位を第６電位Ｖ₆と名付け、入力信号が第２電位Ｖ₂の際の中間電位を第７電位Ｖ₇と名付ける。第一インバーター回路は論理閾値電位（Ｖ₃＋Ｖ_T）を有するが、この構成によれば、入力信号が第１電位Ｖ₁の際には第６電位Ｖ₆を第一インバーター回路の論理閾値電位（Ｖ₃＋Ｖ_T）よりも低くし、入力信号が第２電位Ｖ₂の際には第７電位Ｖ₇を第一インバーター回路の論理閾値電位（Ｖ₃＋Ｖ_T）よりも高くする事ができる。従って、第一インバーター回路の出力ノードからは、入力信号が第１電位Ｖ₁の際には論理閾値電位（Ｖ₃＋Ｖ_T）と第４電位Ｖ₄との間の電位値となる信号を出力する事ができ、入力信号が第２電位Ｖ₂の際には第３電位Ｖ₃と論理閾値電位（Ｖ₃＋Ｖ_T）との間の電位値となる信号を出力する事ができる。即ち、簡単な回路構成で、低消費電力で高速に正しく入力信号を高振幅の論理信号へと変換する事ができる。

（適用例６） 上記適用例１乃至３のいずれか一項に係わるレベルシフト回路において、第一インバーター回路は、第３電位が供給される第３電源部と第４電位が供給される第４電源部との間に直列接続された抵抗素子とＰ型トランジスターとを備え、第１電位をＶ₁、第２電位をＶ₂、第３電位をＶ₃、第４電位をＶ₄、第５電位をＶ₅、第一容量素子の容量値をＣ₁、第二容量素子の容量値をＣ₂、Ｐ型トランジスターの容量値をＣ_P、第一インバーター回路の論理閾値電圧をＶ_T、にて表した際に、数式５と数式６との関係式を満たす事が好ましい。

電位変換部の出力ノード（第一インバーター回路の入力ノード）における電位を中間電位と称し、入力信号が第１電位Ｖ₁の際の中間電位を第６電位Ｖ₆と名付け、入力信号が第２電位Ｖ₂の際の中間電位を第７電位Ｖ₇と名付ける。第一インバーター回路は論理閾値電位（Ｖ₃＋Ｖ_T）を有するが、この構成によれば、入力信号が第１電位Ｖ₁の際には第６電位Ｖ₆を第一インバーター回路の論理閾値電位（Ｖ₃＋Ｖ_T）よりも低くし、入力信号が第２電位Ｖ₂の際には第７電位Ｖ₇を第一インバーター回路の論理閾値電位（Ｖ₃＋Ｖ_T）よりも高くする事ができる。従って、第一インバーター回路の出力ノードからは、入力信号が第１電位Ｖ₁の際には論理閾値電位（Ｖ₃＋Ｖ_T）と第４電位Ｖ₄との間の電位値となる信号を出力する事ができ、入力信号が第２電位Ｖ₂の際には第３電位Ｖ₃と論理閾値電位（Ｖ₃＋Ｖ_T）との間の電位値となる信号を出力する事ができる。即ち、簡単な回路構成で、低消費電力で高速に正しく入力信号を高振幅の論理信号へと変換する事ができる。

（適用例７） 上記適用例１乃至６のいずれか一項に係わるレベルシフト回路において、第４電位と第５電位とが等しい事が好ましい。
第３電位Ｖ₃と第４電位Ｖ₄と第５電位Ｖ₅とは、高電圧系の電源であるが、この構成によれば、高電圧系の電源の数を削減する事ができる。

（適用例８） 本適用例に係わる電気光学装置は、上記適用例１乃至７のいずれか一項に記載のレベルシフト回路を備えた事を特徴とする。
この構成によれば、表示領域の外周に位置する周辺領域を狭め、低消費電力で、高速駆動する電気光学装置を実現する事ができる。即ち、電気光学装置全体に対する表示領域の割合が広いデザイン性に優れた電気光学装置に高品位な表示を行わせる事ができる。

（適用例９） 本適用例に係わる電子機器は、上記適用例８に記載の電気光学装置を備えた事を特徴とする。
この構成によれば、デザイン性に優れ、低消費電力で、高品位表示が可能な電気光学装置を備えた電子機器を実現する事ができる。

レベルシフト回路を説明した図。 レベルシフト回路に用いられるインバーター回路を説明した図。 レベルシフト回路の第一ノードに於ける等価回路図。 レベルシフト回路の動作原理を説明した電位関係図。 レベルシフト回路の機能を検証した図。 レベルシフト回路の機能を検証した図。 電気光学装置の回路ブロック構成を示す模式平面図。 液晶装置の模式断面図。 液晶装置の電気的な構成を示す等価回路図。 電子機器を説明する図。 実施形態２に係わるレベルシフト回路を説明した回路構成図。 実施形態３に係わるレベルシフト回路を説明した回路構成図。

以下、本発明の実施形態について、図面を参照して説明する。尚、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。

（実施形態１）
「回路機能」
図１は、実施形態１に係わるレベルシフト回路を説明した図であり、（ａ）は回路構成図、（ｂ）は電位関係図である。先ず、実施形態１に係わるレベルシフト回路１０の機能を、図１を参照して説明する。

図１（ａ）に示す様に、本実施形態に係わるレベルシフト回路１０は、入力信号が入力される入力部ＩＮと、電位変換部１８と、バッファー部１３と、出力信号が出力される出力部と、を備えている。バッファー部１３は第一インバーター回路ＩＮＶ１と第二インバーター回路ＩＮＶ２とを備えている。出力部は第一出力部ＯＵＴ１と第二出力部ＯＵＴ２とを含んでおり、第一出力部ＯＵＴ１からは第一出力信号が出力され、第二出力部ＯＵＴ２からは第二出力信号が出力される。第一出力信号は入力信号の論理が反転した高振幅の信号であり、第二出力信号は入力信号と同じ論理の高振幅の信号である。レベルシフト回路１０とは、不図示の低電圧系回路からの論理信号を不図示の高電圧系回路に適する論理信号に変換する回路であり、出力信号としては、第一出力信号又は第二出力信号、或いはこれらの信号を更に他のインバーター回路やバッファー回路にてその駆動能力が向上された信号、となる。

レベルシフト回路１０への入力信号は、低電圧系回路（例えば、半導体集積回路にて構成される外部制御回路）にて生成され、図１（ｂ）に示す様に、第１電位Ｖ₁と第２電位Ｖ₂との間の値となる。第１電位Ｖ₁は低電圧系回路で使用される二つの電源電位（正電源電位と負電源電位）の一方であり、第２電位Ｖ₂は低電圧系回路で使用される二つの電源電位（正電源電位と負電源電位）の他方である。本実施形態では、第１電位Ｖ₁は低電圧系回路の負電源電位（低電圧系負電源電位Ｖ_SSと称す）であり、第２電位Ｖ₂は低電圧系回路の正電源電位（低電圧系正電源電位Ｖ_DDと称す）である。入力信号は少なくとも論理０と論理１とを有し、本実施形態では、論理０に対応する入力信号は第１電位Ｖ₁であるか、或いは第１電位Ｖ₁に近い電位であり、少なくとも第１電位Ｖ₁と第２電位Ｖ₂との平均電位よりも第１電位Ｖ₁側の値となる電位である。同様に、論理１に対応する入力信号は第２電位Ｖ₂であるか、或いは第２電位Ｖ₂に近い電位であり、少なくとも第１電位Ｖ₁と第２電位Ｖ₂との平均電位よりも第２電位Ｖ₂側の値となる電位である。低電圧系回路における論理信号の振幅（低振幅の論理信号、第１電位Ｖ₁と第２電位Ｖ₂との電位差）は１．８Ｖ程度から５Ｖ程度で有る事が多い。

電位変換部１８は、第１電位Ｖ₁を第６電位Ｖ₆に変換すると共に、第２電位Ｖ₂を第７電位Ｖ₇に変換して、電位変換部１８の出力ノードに出力する。即ち、第１電位Ｖ₁と第２電位Ｖ₂との間の値となる入力信号は、第６電位Ｖ₆と第７電位Ｖ₇との間の値となる中間信号に変換される。本実施形態では、論理０の入力信号に対応する中間信号が第６電位Ｖ₆又は第６電位Ｖ₆に近い電位であり、論理１の入力信号に対応する中間信号が第７電位Ｖ₇又は第７電位Ｖ₇に近い電位である。この例では、第６電位Ｖ₆は電位変換部１８の出力ノードでの中間信号の内で低い方の電位（中間低電位Ｖ_MLと称す）であり、第７電位Ｖ₇は電位変換部１８の出力ノードでの中間信号の内で高い方の電位（中間高電位Ｖ_MHと称す）である。

電位変換部１８の出力ノードとバッファー部１３の入力ノードとは電気的に接続され、電位変換部１８からの出力はバッファー部１３に入力される。以降、電位変換部１８の出力ノードとバッファー部１３の入力ノードとを第一ノード（ＮＯＤＥ１）と称す。バッファー部１３は、バッファー部１３に入力された第６電位Ｖ₆を第３電位Ｖ₃又は第３電位Ｖ₃に近い電位に変換すると共に、第７電位Ｖ₇を第４電位Ｖ₄又は第４電位Ｖ₄に近い電位に変換し、バッファー部１３の出力ノードから第３電位Ｖ₃と第４電位Ｖ₄との間の値となる出力信号を出力する。バッファー部１３の出力ノードがレベルシフト回路１０の第二出力部ＯＵＴ２であり、このノードを第三ノード（ＮＯＤＥ３）と称する。尚、バッファー部１３を構成する第一インバーター回路ＩＮＶ１の出力ノード（第一出力部ＯＵＴ１）を、レベルシフト回路１０の第一出力部ＯＵＴ１とする事もでき、このノードを第二ノード（ＮＯＤＥ２）と称する。レベルシフト回路１０の出力部としては、第一出力部ＯＵＴ１とする事も第二出力部ＯＵＴ２とする事もいずれも可能である。レベルシフト回路１０から高振幅信号が供給される高電圧系回路に応じて、どちらかを適宜選択する事ができる。

第３電位Ｖ₃は高電圧系回路で使用される二つの電源電位（正電源電位と負電源電位）の一方であり、第４電位Ｖ₄は高電圧系回路で使用される二つの電源電位（正電源電位と負電源電位）の他方である。本実施形態では、第３電位Ｖ₃は高電圧系回路の負電源電位（高電圧系負電源電位Ｖ_LLと称す）であり、第４電位Ｖ₄は高電圧系回路の正電源電位（高電圧系正電源電位Ｖ_HHと称す）である。出力信号は、入力信号と同様に、少なくとも論理０と論理１とを有し、本実施形態では、論理０に対応する出力信号は第３電位Ｖ₃であるか、或いは第３電位Ｖ₃に近い電位であり、少なくとも第３電位Ｖ₃と第４電位Ｖ₄との平均電位よりも第３電位Ｖ₃側の値となる電位である。同様に、論理１に対応する出力信号は第４電位Ｖ₄であるか、或いは第４電位Ｖ₄に近い電位であり、少なくとも第３電位Ｖ₃と第４電位Ｖ₄との平均電位よりも第４電位Ｖ₄側の値となる電位である。高電圧系回路における論理信号の振幅（第３電位Ｖ₃と第４電位Ｖ₄との電位差）は低電圧系回路における論理信号の振幅（第１電位Ｖ₁と第２電位Ｖ₂との電位差）よりも大きく、電気光学装置では５Ｖ程度から５０Ｖ程度とされる事もある。本実施形態では、一例として、低電圧系回路における論理信号の振幅（第１電位Ｖ₁と第２電位Ｖ₂との電位差）が５Ｖ又は３．３Ｖとされ、高電圧系回路における論理信号の振幅（高振幅の論理信号、第３電位Ｖ₃と第４電位Ｖ₄との電位差）が１０Ｖとされている。又、本実施形態では、低電圧系負電源電位Ｖ_SSと高電圧系負電源電位Ｖ_LLとが等しく、両者が基準電位とされている（Ｖ_SS＝Ｖ_LL＝０Ｖ）。尚、低電圧系負電源電位Ｖ_SSと高電圧系負電源電位Ｖ_LLとは異なっていても良いし、基準電位とされていなくても良い。

上述の如く、バッファー部１３では、第６電位Ｖ₆と第７電位Ｖ₇との間の値となる中間信号が、第３電位Ｖ₃と第４電位Ｖ₄の間の値となる第一出力信号又は第二出力信号に変換される。バッファー部１３は論理閾値電圧Ｖ_Tを有する。このバッファー部１３に負電源電位として第３電位Ｖ₃が供給され、正電源電位として第４電位Ｖ₄が供給されている場合、バッファー部１３の論理閾値電位は第３電位Ｖ₃と論理閾値電圧Ｖ_Tとの和（Ｖ₃＋Ｖ_T）である。第一ノード（ＮＯＤＥ１）に於ける第６電位Ｖ₆は論理閾値電位（Ｖ₃＋Ｖ_T）と第３電位Ｖ₃との間の値とされ、第７電位Ｖ₇は論理閾値電位（Ｖ₃＋Ｖ_T）と第４電位Ｖ₄との間の値とされる。この結果、論理閾値電位（Ｖ₃＋Ｖ_T）よりも第３電位Ｖ₃側の値であった中間低電位Ｖ_ML（第６電位Ｖ₆）が、第二ノード（ＮＯＤＥ２）では論理閾値電位（Ｖ₃＋Ｖ_T）よりも第４電位Ｖ₄側の値とされる共に、論理閾値電位（Ｖ₃＋Ｖ_T）よりも第４電位Ｖ₄側の値であった中間高電位Ｖ_MH（第７電位Ｖ₇）が、第二ノード（ＮＯＤＥ２）では論理閾値電位（Ｖ₃＋Ｖ_T）よりも第３電位Ｖ₃側の値とされる。又、第三ノード（ＮＯＤＥ３）では、第６電位Ｖ₆がより第３電位Ｖ₃に近い値とされる共に、第７電位Ｖ₇がより第４電位Ｖ₄に近い値とされる。この様に、バッファー部１３の第二出力部ＯＵＴ２では、論理閾値電位（Ｖ₃＋Ｖ_T）よりも第３電位Ｖ₃側の値となる中間信号（第６電位Ｖ₆）を第３電位Ｖ₃により近づけると共に、論理閾値電位（Ｖ₃＋Ｖ_T）よりも第４電位Ｖ₄側の値となる中間信号（第７電位Ｖ₇）を第４電位Ｖ₄により近づける機能を有する回路である。

電位変換部１８に供給される第５電位Ｖ₅は、中間低電位Ｖ_ML（第６電位Ｖ₆）と中間高電位Ｖ_MH（第７電位Ｖ₇）とが、論理閾値電位（Ｖ₃＋Ｖ_T）を挟む様に適宜調整されても良い。こうすると、レベルシフト回路１０を確実に動作させる事が可能となる。或いは、第４電位Ｖ₄と第５電位Ｖ₅とを等しくしても良い。第３電位Ｖ₃と第４電位Ｖ₄と第５電位Ｖ₅とは、高電圧系の電源であるが、こうする事で、高電圧系の電源の数を削減する事ができる。

こうして、レベルシフト回路１０では、第１電位Ｖ₁と第２電位Ｖ₂との間の値となる入力信号が第３電位Ｖ₃と第４電位Ｖ₄との間の値となる第二出力信号へと正しく振幅変換される。尚、厳密には以上の通りであるが、以降は説明の便宜を図る為、入力信号は、論理０の際に第１電位Ｖ₁を取り、論理１の際に第２電位Ｖ₂を取るものとする。同様に、中間信号は、論理０の際に第６電位Ｖ₆を取り、論理１の際に第７電位Ｖ₇を取るものとする。又、第二出力信号は、論理０の際に第３電位Ｖ₃を取り、論理１の際に第４電位Ｖ₄を取るものとする。尚、論理０と論理１との関係はこれらと反対であっても構わない。具体的には、論理０の際に、入力信号は第２電位Ｖ₂を取り、中間信号は第７電位Ｖ₇を取り、出力信号は第４電位Ｖ₄を取り、論理１の際に、入力信号は第１電位Ｖ₁を取り、中間信号は第６電位Ｖ₆を取り、出力信号は第３電位Ｖ₃を取る構成としても良い。

「回路構成」
図２は、レベルシフト回路に用いられるインバーター回路を説明した図で、（ａ）はＣＭＯＳインバーター回路、（ｂ）はＮ型インバーター回路、（ｃ）はＰ型インバーター回路である。次に、レベルシフト回路１０の構成を、図１と図２とを参照して説明する。

図１（ａ）に示される様に、電位変換部１８は第一容量素子と第二容量素子とを含んで構成されている。第一容量素子と第二容量素子とは、第５電位Ｖ₅（本実施形態では高電圧系第二正電源電位Ｖ_HH'）が供給される第５電源部ＥＰ５と入力部ＩＮとの間に直列に電気的に接続されており、第一容量素子と第二容量素子との接続点が電位変換部１８の出力ノード（第一ノード（ＮＯＤＥ１））である。具体的には、第一容量素子は第一容量第一電極１１と第一容量第二電極１２とこれらに挟まれた誘電体膜とを有し、第二容量素子は第二容量第一電極２１と第二容量第二電極２２とこれらに挟まれた誘電体膜とを有し、第一容量第一電極１１は第５電源部ＥＰ５に電気的に接続され、第二容量第二電極２２は入力部ＩＮに電気的に接続され、第一容量第二電極１２と第二容量第一電極２１とが電気的に接続して接続点（第一ノード（ＮＯＤＥ１））となっている。即ち、第一容量素子と第二容量素子とで容量結合型の電位変換部１８が構成されている。電位変換部１８の出力ノード（第一ノード（ＮＯＤＥ１））は第一インバーター回路ＩＮＶ１の入力ノードに電気的に接続されているので、電位変換部１８では、第一容量素子と第二容量素子との容量結合にて、入力信号に応じて、第一インバーター回路ＩＮＶ１の入力ノードの電位を定める事になる。

尚、本明細書にて、端子１と端子２とが電気的に接続されているとは、端子１と端子２とが配線により直に接続されている場合の他に、抵抗素子やスイッチング素子を介して接続されている場合を含む。即ち、端子１での電位と端子２での電位とが多少異なっていても、回路上で同じ意味を持たせる場合、端子１と端子２とは電気的に接続されている事になる。従って、例えば、電位変換部１８を停止させたり機能させたりする為のスイッチング素子を第一容量第一電極１１と第５電源部ＥＰ５との間に設けた場合も、そのスイッチング素子がオン状態では、第一容量第一電極１１と第５電源部ＥＰ５とは導通状態となるので、両者は電気的に接続されている事になる。

特許文献１に記載されている様な従来の回路では中間電位を生成するのに、トランジスターのコンダクタンスが変えられて、ソースドレイン電流の安定点が探されていた。これに対して、レベルシフト回路１０の電位変換部１８では、ソースドレイン電流の安定点が探される必要性がなく、入力信号に応じて第一ノード（ＮＯＤＥ１）に於ける電荷が再分布される事で電位変換が行われるので、高速動作が可能となる。又、特許文献１に記載されている回路では常に貫通電流が発生しているが、レベルシフト回路１０では、第一ノード（ＮＯＤＥ１）での電荷が保存されるので、貫通電流などの余分な電流が発生することなく、低消費電力とする事ができる。更に、レベルシフト回路１０は回路規模が小さいので、占有面積を小さくする事ができる。換言すると、レベルシフト回路１０は、占有面積が小さく、低消費電力で、高速動作が可能なのである。

バッファー部１３は、第一インバーター回路ＩＮＶ１と第二インバーター回路ＩＮＶ２とを含み、これらが第一ノード（ＮＯＤＥ１）と第三ノード（ＮＯＤＥ３）との間に直列に電気的に接続されている。即ち、第一ノード（ＮＯＤＥ１）が第一インバーター回路ＩＮＶ１の入力ノードであり、第一インバーター回路ＩＮＶ１の出力ノードと第二インバーター回路ＩＮＶ２の入力ノードとが電気的に接続されて第二ノード（ＮＯＤＥ２）をなし、第二インバーター回路ＩＮＶ２の出力ノードが第三ノード（ＮＯＤＥ３）である。第一インバーター回路ＩＮＶ１の出力ノード（第二ノード（ＮＯＤＥ２））がレベルシフト回路１０の第一出力部ＯＵＴ１であり、第二インバーター回路ＩＮＶ２の出力ノード（第三ノード（ＮＯＤＥ３））がレベルシフト回路１０の第二出力部ＯＵＴ２である。第一出力部ＯＵＴ１から出力される第一出力信号は、入力信号の論理が反転した高振幅の信号となる。一方、第二出力部ＯＵＴ２から出力される第二出力信号は、入力信号と同じ論理の高振幅の信号となる。

第一インバーター回路ＩＮＶ１と第二インバーター回路ＩＮＶ２とには、第３電位Ｖ₃と第４電位Ｖ₄とが供給される。この様な構成とすると、インバーター回路が二個との簡単な構成でバッファー部１３を構成する事ができる。更に、第３電位Ｖ₃と第４電位Ｖ₄との中間付近の電位となる第６電位Ｖ₆と第７電位Ｖ₇とを、第二出力部ＯＵＴ２では、ほぼ第３電位Ｖ₃とほぼ第４電位Ｖ₄とする事ができる。即ち、第一出力信号の振幅よりも、第二出力信号の振幅を、第３電位Ｖ₃と第４電位Ｖ₄との電位差により近付けた値とする事ができる。従って、第一出力信号の振幅よりも第二出力信号の振幅の方が大きくなる。

本実施形態では、第一インバーター回路ＩＮＶ１と第二インバーター回路ＩＮＶ２とにＣＭＯＳインバーター回路が用いられている。図２（ａ）に示す様に、ＣＭＯＳインバーター回路は、第３電位Ｖ₃が供給される第３電源部ＥＰ３と第４電位Ｖ₄が供給される第４電源部ＥＰ４との間にＮ型トランジスターＴｒＮとＰ型トランジスターＴｒＰとが直列接続されている。Ｎ型トランジスターＴｒＮとＰ型トランジスターＴｒＰとのゲートがインバーター回路の入力ノードＩＮＶ−ＩＮで、Ｎ型トランジスターＴｒＮのドレインとＰ型トランジスターＴｒＰのドレインとが電気的に接続されて、インバーター回路の出力ノードＩＮＶ−ＯＵＴとなる。Ｎ型トランジスターＴｒＮのソースは第３電源部ＥＰ３に電気的に接続され、Ｐ型トランジスターＴｒＰのソースは第４電源部ＥＰ４に電気的に接続される。

尚、上述の構成の場合、バッファー部１３の論理閾値電位（Ｖ₃＋Ｖ_T）は第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）となる。一般に、インバーター回路の論理閾値電位とは、インバーター回路が論理１と論理０とを区別する電位である。即ち、インバーター回路への入力が論理閾値電位よりも高電位ならば、インバーター回路からの出力を論理閾値電位よりも低電位とし、インバーター回路への入力が論理閾値電位よりも低電位ならば、インバーター回路からの出力を論理閾値電位よりも高電位とするのがインバーター回路の論理閾値電位である。従って、本実施形態では、第一インバーター回路ＩＮＶ１の入力ノードに論理閾値電位（Ｖ₃＋Ｖ_T）よりも低い電位の信号が入力されると、第一インバーター回路ＩＮＶ１の出力ノードからは論理閾値電位（Ｖ₃＋Ｖ_T）よりも高く、且つ、高電圧系正電源電位Ｖ_HH以下の電位の信号が出力される。同様に、第一インバーター回路ＩＮＶ１の入力ノードに論理閾値電位（Ｖ₃＋Ｖ_T）よりも高い電位の信号が入力されると、第一インバーター回路ＩＮＶ１の出力ノードからは論理閾値電位（Ｖ₃＋Ｖ_T）よりも低く、且つ、高電圧系負電源電位Ｖ_LL以上の電位の信号が出力される。

バッファー部１３の構成は上述に限られることなく、バッファー部１３としての機能を果たす物であれば、いかなる形態であっても良い。又、バッファー部１３の後段に更に他のバッファー回路やインバーター回路等を設けてもよい。尚、後述する様に、本実施形態では、レベルシフト回路１０の検証には、第二インバーター回路ＩＮＶ２からの出力（第二出力信号）を見ている。

「原理及び検証」
図３は本実施形態に係わるレベルシフト回路の第一ノードに於ける等価回路図である。図４はレベルシフト回路の動作原理を説明した電位関係図で、（ａ）は論理閾値電位が第３電位と第４電位との中間にある場合、（ｂ）は論理閾値電位が第６電位と第７電位との中間にある場合である。図５は本実施形態に係わるレベルシフト回路の機能を検証した図である。図６は本実施形態に係わるレベルシフト回路の機能を検証した図である。次に、図３乃至６を参照して、本実施形態に係わるレベルシフト回路１０の原理を説明すると共に、その機能を検証する。

レベルシフト回路１０では、第６電位Ｖ₆（中間低電位Ｖ_ML）が第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）よりも低く、第７電位Ｖ₇（中間高電位Ｖ_MH）が第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）よりも高くなる様に、第一容量素子の容量値Ｃ₁と、第二容量素子の容量値Ｃ₂と、第一インバーター回路ＩＮＶ１を構成するＰ型トランジスターＴｒＰのトランジスター容量値Ｃ_pと、第一インバーター回路ＩＮＶ１を構成するＮ型トランジスターＴｒＮのトランジスター容量値Ｃ_Nと、第５電位Ｖ₅とを設定する（以降の説明ではこれらをパラメーター群と略称する）。言い換えると、レベルシフト回路１０への入力信号Ｖ_IN（図３参照）が第１電位Ｖ₁（低電圧系負電源電位Ｖ_SS）の際に、第一出力部ＯＵＴ１からは論理閾値電位（Ｖ₃＋Ｖ_T）と第４電位Ｖ₄（高電圧系正電源電位Ｖ_HH）との間の電位値となる第一出力信号が出力され、レベルシフト回路１０への入力信号Ｖ_INが第２電位Ｖ₂（低電圧系正電源電位Ｖ_DD）の際に、第一出力部ＯＵＴ１からは論理閾値電位（Ｖ₃＋Ｖ_T）と第３電位Ｖ₃（高電圧系負電源電位Ｖ_LL）との間の電位値となる出力信号が出力される様に、パラメーター群が設定される必要がある。以下、これに関して説明する。

まずは、第一ノード（ＮＯＤＥ１）に於ける等価回路を説明する。レベルシフト回路１０への入力信号Ｖ_INが第２電位Ｖ₂（低電圧系正電源電位Ｖ_DD）の状態では、中間電位Ｖ_Mは第７電位Ｖ₇（中間高電位Ｖ_MH）で、Ｐ型トランジスターＴｒＰは概ねオフ状態にあるので、Ｐ型トランジスターＴｒＰのチャネル形成領域のポテンシャルはソース電位に一致している。従って、図３に示す様に、Ｐ型トランジスターＴｒＰのトランジスター容量値Ｃ_pは一端が第４電位Ｖ₄（高電圧系正電源電位Ｖ_HH）に接続した容量値と見なせる。一方、Ｎ型トランジスターＴｒＮはオン状態にあるので、Ｎ型トランジスターＴｒＮのドレイン電位とソース電位とはほぼ一致しており、チャネル形成領域にはＮ型チャネルが形成されている。従って、図３に示す様に、Ｎ型トランジスターＴｒＮのトランジスター容量値Ｃ_Nは一端が第３電位Ｖ₃（高電圧系負電源電位Ｖ_LL）に接続した容量値と見なせる。入力信号が第１電位Ｖ₁（低電圧系負電源電位Ｖ_SS）の際も同じ原理が働き、その際の第一ノード（ＮＯＤＥ １）における等価回路も図３と同じ等価回路となる。但し、この場合、入力信号Ｖ_INは第１電位Ｖ₁（低電圧系負電源電位Ｖ_SS）で、中間電位Ｖ_Mは第６電位Ｖ₆（中間低電位Ｖ_ML）となる。尚、トランジスター容量値とは、真空の誘電率とゲート絶縁膜の比誘電率とトランジスターのゲート面積（チャンネル形成領域の長さと幅との積）との積をゲート絶縁膜の厚みで除した値である。

図３に示す等価回路では、入力信号Ｖ_INが第２電位Ｖ₂（低電圧系正電源電位Ｖ_DD）の場合、第７電位Ｖ₇（中間高電位Ｖ_MH）は数式７にて表される。

同様に、入力信号Ｖ_INが第１電位Ｖ₁（低電圧系負電源電位Ｖ_SS）の場合、第６電位Ｖ₆（中間低電位Ｖ_ML）は数式８にて表される。

従って、入力信号Ｖ_INが第２電位Ｖ₂（低電圧系正電源電位Ｖ_DD）の際に、第７電位Ｖ₇（中間高電位Ｖ_MH）が第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）よりも高くなる条件は数式９にて表される。

数式７と数式９とから、パラメーター群が満たさねばならない第一の関係式は数式１０となる。

一方、入力信号が第１電位Ｖ₁（低電圧系負電源電位Ｖ_SS）の際に、第６電位Ｖ₆（中間低電位Ｖ_ML）が第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）よりも低くなる条件は数式１１にて表される。

数式８と数式１１とから、パラメーター群が満たさねばならない第二の関係式は数式１２となる。

パラメーター群（第一容量素子の容量値Ｃ₁と、第二容量素子の容量値Ｃ₂と、第一インバーター回路ＩＮＶ１を構成するＰ型トランジスターＴｒＰのトランジスター容量値Ｃ_pと、第一インバーター回路ＩＮＶ１を構成するＮ型トランジスターＴｒＮのトランジスター容量値Ｃ_Nと、第５電位Ｖ₅と、）は数式１０と数式１２とを満たす様に設定される。数式１０は数式１３と整理される。

同様に、数式１２は数式１４と整理される。

数式１３と数式１４とが、レベルシフト回路１０のパラメーター群が満たすべき条件である。パラメーター群が数式１３と数式１４との関係を満たす事で、レベルシフト回路１０への入力信号Ｖ_INが第１電位Ｖ₁の際には第６電位Ｖ₆を第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）よりも低くし、入力信号Ｖ_INが第２電位Ｖ₂の際には第７電位Ｖ₇を第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）よりも高くする事ができる。従って、第一インバーター回路ＩＮＶ１の出力ノードからは、入力信号が第１電位Ｖ₁の際には論理閾値電位（Ｖ₃＋Ｖ_T）と第４電位Ｖ₄との間の電位値となる第一出力信号を出力する事ができ、入力信号が第２電位Ｖ₂の際には第３電位Ｖ₃と論理閾値電位（Ｖ₃＋Ｖ_T）との間の電位値となる第一出力信号を出力する事ができる。即ち、簡単な回路構成で、低消費電力で高速に正しく入力信号を高振幅の論理信号へと変換する事ができる様になる。

第３電位Ｖ₃（高電圧系負電源電位Ｖ_LL）と第１電位Ｖ₁（低電圧系負電源電位Ｖ_SS）とが等しく、これらを基準電位とする場合（Ｖ_LL＝Ｖ_SS＝０）、数式１３は数式１５となる。

同様に、数式１４は数式１６となる。

図４（ａ）に示す様に、第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）を第３電位Ｖ₃（高電圧系負電源電位Ｖ_LL）と第４電位Ｖ₄（高電圧系正電源電位Ｖ_HH）との電位差の中心に設定した際には（Ｖ_T＝（Ｖ₄−Ｖ₃）／２）、数式１３は数式１７となる。

この際に、同様に、数式１４は数式１８となる。

更に、この際に、第３電位Ｖ₃（高電圧系負電源電位Ｖ_LL）と第１電位Ｖ₁（低電圧系負電源電位Ｖ_SS）とが等しく、これらを基準電位とする場合（Ｖ_LL＝Ｖ_SS＝０）、数式１７は数式１９となる。

同様に、数式１８は数式２０となる。

一方、図４（ｂ）に示す様に、第７電位Ｖ₇（中間高電位Ｖ_MH）と第６電位Ｖ₆（中間低電位Ｖ_ML）とが第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）を挟んで対称とするには、数式２１の関係を満たす必要がある。

数式２１を整理すると、数式２２が得られる。

パラメーター群が数式１３と数式１４と数式２２とを満たすと、第７電位Ｖ₇（中間高電位Ｖ_MH）と第６電位Ｖ₆（中間低電位Ｖ_ML）とが第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）を挟んで対称となっているので、レベルシフト回路１０は極めて安定的に動作する事になる。

第４電位Ｖ₄と第５電位Ｖ₅とを等しく設定し、高電圧系電源の数を減らして、簡単な電源構成としたい場合がある。この場合には、数式１３と数式１４と数式２２とで、Ｖ₄＝Ｖ₅として、これらの関係式を満たす様に、第一容量素子の容量値Ｃ₁と、第二容量素子の容量値Ｃ₂と、第一インバーター回路ＩＮＶ１を構成するＰ型トランジスターＴｒＰのトランジスター容量値Ｃ_pと、第一インバーター回路ＩＮＶ１を構成するＮ型トランジスターＴｒＮのトランジスター容量値Ｃ_Nとを設定する。ところが、製造誤差により、実際に製造された回路の第一容量素子の容量値Ｃ₁と、第二容量素子の容量値Ｃ₂と、第一インバーター回路ＩＮＶ１を構成するＰ型トランジスターＴｒＰのトランジスター容量値Ｃ_pと、第一インバーター回路ＩＮＶ１を構成するＮ型トランジスターＴｒＮのトランジスター容量値Ｃ_Nとが、Ｖ₄＝Ｖ₅の条件下で、Ｖ₄＝Ｖ₅とした数式１３と数式１４と数式２２とを満たさない場合もあり得る。この様な場合に第５電位Ｖ₅を第４電位Ｖ₄からずらして、数式１３と数式１４と数式２２とを満たす様に微調整させると、レベルシフト回路１０は正確に動作する様になる。

更に、第一インバーター回路ＩＮＶ１の論理閾値電位（Ｖ₃＋Ｖ_T）を第３電位Ｖ₃（高電圧系負電源電位Ｖ_LL）と第４電位Ｖ₄（高電圧系正電源電位Ｖ_HH）との電位差の中心に設定すると（Ｖ_T＝（Ｖ_HH−Ｖ_LL）／２）、数式２２は数式２３となる。

更に、この際に、第３電位Ｖ₃（高電圧系負電源電位Ｖ_LL）と第１電位Ｖ₁（低電圧系負電源電位Ｖ_SS）とが等しく、これらを基準電位とする場合（Ｖ_LL＝Ｖ_SS＝０）、数式２３は数式２４となる。

又、第４電位Ｖ₄（高電圧系正電源電位Ｖ_HH）と第５電位Ｖ₅（Ｖ_HH'）とが等しい場合には、数式２２と数式２３、数式２４は其々数式２５、数式２６、数式２７となる。

結局、レベルシフト回路１０の設計手順は以下となる。
まず、高電圧系回路及びレベルシフト回路１０に用いられるインバーター回路の論理閾値電位（Ｖ₃＋Ｖ_T）が第３電位Ｖ₃（高電圧系負電源電位Ｖ_LL）と第４電位Ｖ₄（高電圧系正電源電位Ｖ_HH）との電位差の中心となる様に（Ｖ_T＝（Ｖ₄−Ｖ₃）／２となる様に）、インバーター回路を構成するＮ型トランジスターＴｒＮの長さＬ_Nと幅Ｗ_Nとの比（Ｗ_N／Ｌ_N）、及びインバーター回路を構成するＰ型トランジスターＴｒＰの長さＬ_Pと幅Ｗ_Pとの比（Ｗ_P／Ｌ_P）、を定める。これは、Ｎ型トランジスターＴｒＮのＶ_gs＝Ｖ_ds＝Ｖ_T−Ｖ₃＝Ｖ₄／２−３Ｖ₃／２の際のソースドレイン電流と、Ｐ型トランジスターＴｒＰのＶ_gs＝Ｖ_ds＝Ｖ_T−Ｖ₄＝−Ｖ₄／２−Ｖ₃／２の際のソースドレイン電流と、が等しくなる様にＷ_N／Ｌ_NとＷ_P／Ｌ_Pとを定める。

次に、第４電位Ｖ₄（高電圧系正電源電位Ｖ_HH）と第５電位Ｖ₅（Ｖ_HH'）とが等しい事を前提に、パラメーター群を数式１３と数式１４と数式２６とを満たす様に設定する。

この様に設計されたレベルシフト回路１０が、実際に製造された際に、動作マージンが狭かったり、或いは、動作しなかったりした場合には、第５電位Ｖ₅（Ｖ_HH'）を第４電位Ｖ₄（高電圧系正電源電位Ｖ_HH）からずらして、パラメーター群が数式１３と数式１４と数式２２とを満たす様にする。こうする事で多少の製造誤差があっても、レベルシフト回路１０は正しく機能する事になる。

＜実施例１＞
次に、図５を参照して、本実施形態に係わるレベルシフト回路１０の機能を検証する。本実施例では、各種電位は、Ｖ₁＝０Ｖ、Ｖ₂＝５Ｖ、Ｖ₃＝０Ｖ、Ｖ₄＝１０Ｖ、Ｖ₅＝１０Ｖ、である。第一インバーター回路ＩＮＶ１を構成するＰ型トランジスターＴｒＰのゲート絶縁膜の厚みは７５ｎｍ、長さはＬ_P＝５μｍ、幅はＷ_P＝１０μｍ、で、Ｐ型トランジスターＴｒＰのトランジスター容量値はＣ_P＝０．０２３ｐＦである。又、Ｎ型トランジスターＴｒＮのゲート絶縁膜の厚みは７５ｎｍ、長さはＬ_N＝３μｍ、幅はＷ_N＝５μｍ、で、Ｎ型トランジスターＴｒＮのトランジスター容量値はＣ_N＝０．００６９ｐＦである。この結果、第一インバーター回路ＩＮＶ１の論理閾値電圧はＶ_T＝５Ｖとなる。第一容量素子の誘電体膜の厚みは７５ｎｍ、長さはＬ₁＝１０９μｍ、幅はＷ₁＝１０μｍ、であり、第一容量素子の容量値はＣ₁＝０．５ｐＦである。又、第二容量素子の誘電体膜の厚みは７５ｎｍ、長さはＬ₂＝２１７μｍ、幅はＷ₂＝１０μｍ、であり、第二容量素子の容量値はＣ₂＝１ｐＦである。尚、Ｎ型トランジスターＴｒＮのゲート絶縁膜とＰ型トランジスターＴｒＰのゲート絶縁膜と第一容量素子の誘電体膜と第二容量素子の誘電体膜とは酸化珪素膜であり、比誘電率は３．９である。

これらのパラメーター群は数式１３と数式１４とを満たして、図５に示す様に、レベルシフト回路１０は正しく高速に動作する。尚、実施例１のパラメーター群の値を数式７に代入して得られる第７電位はＶ₇＝６．６９Ｖであり、図５にＮＯＤＥ１にて示す第一ノードの中間高電位Ｖ_MHに一致している。又、実施例１のパラメーター群の値を数式８に代入して得られる第６電位はＶ₆＝３．４２Ｖであり、図５にＮＯＤＥ１にて示す第一ノードの中間低電位Ｖ_MLに一致している。尚、図５でＮＯＤＥ１が０Ｖから開始されているのは、第一容量素子と第二容量素子とによる電荷分配の初期状態を実現する為の措置である。換言すれば電源投入シーケンスを含めたシミュレーションの結果である。

＜実施例２＞
次に、図６を参照して、本実施形態に係わるレベルシフト回路１０の機能を検証する。本実施例では、各種電位は、Ｖ₁＝０Ｖ、Ｖ₂＝３．３Ｖ、Ｖ₃＝０Ｖ、Ｖ₄＝１０Ｖ、Ｖ₅＝１０Ｖ、である。第一インバーター回路ＩＮＶ１を構成するＰ型トランジスターＴｒＰのゲート絶縁膜の厚みは７５ｎｍ、長さはＬ_P＝４μｍ、幅はＷ_P＝２．５μｍ、で、Ｐ型トランジスターＴｒＰのトランジスター容量値はＣ_P＝０．００４６ｐＦである。又、Ｎ型トランジスターＴｒＮのゲート絶縁膜の厚みは７５ｎｍ、長さはＬ_N＝３．２μｍ、幅はＷ_N＝２．５μｍ、で、Ｎ型トランジスターＴｒＮのトランジスター容量値はＣ_N＝０．００３６８ｐＦである。この結果、第一インバーター回路ＩＮＶ１の論理閾値電圧はＶ_T＝５Ｖとなる。第一容量素子の誘電体膜の厚みは７５ｎｍ、長さはＬ₁＝１２５μｍ、幅はＷ₁＝１０μｍ、であり、第一容量素子の容量値はＣ₁＝０．５７５ｐＦである。又、第二容量素子の誘電体膜の厚みは７５ｎｍ、長さはＬ₂＝１８７μｍ、幅はＷ₂＝１０μｍ、であり、第二容量素子の容量値はＣ₂＝０．８６０ｐＦである。尚、Ｎ型トランジスターＴｒＮのゲート絶縁膜とＰ型トランジスターＴｒＰのゲート絶縁膜と第一容量素子の誘電体膜と第二容量素子の誘電体膜とは酸化珪素膜であり、比誘電率は３．９である。

これらのパラメーター群は数式１３と数式１４と数式２２とを満たして、図６に示す様に、レベルシフト回路１０は正しく高速に動作する。尚、実施例２のパラメーター群の値を数式７に代入して得られる第７電位はＶ₇＝５．９８Ｖであり、図６にＮＯＤＥ１にて示す第一ノードの中間高電位Ｖ_MHに一致している。又、実施例２のパラメーター群の値を数式８に代入して得られる第６電位はＶ₆＝４．０２Ｖであり、図６にＮＯＤＥ１にて示す第一ノードの中間低電位Ｖ_MLに一致している。尚、図６でもＮＯＤＥ１が０Ｖから開始されているのは、第一容量素子と第二容量素子による電荷分配の初期状態を実現するための措置であり、換言すれば、電源投入シーケンスを含めたシミュレーションの結果である。

「電気光学装置」
図７は、実施形態１に係わる電気光学装置の回路ブロック構成を示す模式平面図である。以下、図７を参照して電気光学装置の回路ブロック構成を説明する。

上述のレベルシフト回路１０は電気光学装置等に使用される。電気光学装置の一例は液晶装置１００であり、薄膜トランジスター素子（画素トランジスター）４６を画素３５（図９参照）のスイッチング素子として用いたアクティブマトリックス方式の電気光学装置である。図７に示す様に、液晶装置１００は表示領域３４と信号線駆動回路３６と走査線駆動回路３８と外部接続端子３７とレベルシフト回路１０とを少なくとも備えている。信号線駆動回路３６と走査線駆動回路３８と外部接続端子３７とレベルシフト回路１０とは画素トランジスター４６にて構成される。

表示領域３４内には、画素３５がマトリックス状に設けられている。画素３５は、交差する走査線１６（図９参照）と信号線１７（図９参照）とによって特定される領域で、一つの画素３５は一本の走査線１６からその隣の走査線１６まで、且つ、一本の信号線１７からその隣の信号線１７までの領域である。表示領域３４の外側の領域には、信号線駆動回路３６及び走査線駆動回路３８が形成されている。走査線駆動回路３８は表示領域３４に隣り合う二辺に沿ってそれぞれ形成されている。

外部接続端子３７には、半導体集積回路を含む不図示の外部制御回路が電気的に接続される。半導体集積回路は低電圧系回路であり、従って、外部接続端子３７に供給される論理信号は低振幅信号で、第１電位Ｖ₁と第２電位Ｖ₂との間の値となる。一方、信号線駆動回路３６や走査線駆動回路３８で使用される論理信号は高振幅信号で、第３電位Ｖ₃と第４電位Ｖ₄との間の値となる。その為に、電気光学装置では、外部接続端子３７とこれらの回路との間に信号毎にレベルシフト回路１０を備えている。

外部接続端子３７から信号線駆動回路３６には、Ｘ側クロック信号ＣＬＸや信号線駆動回路用のデータＤＴＸ等が供給されている。同様に、外部接続端子３７から走査線駆動回路３８には、Ｙ側クロック信号ＣＬＹや走査線駆動回路用のデータＤＴＹ等が供給されている。外部接続端子３７と信号線駆動回路３６との間、及び外部接続端子３７と走査線駆動回路３８との間、には信号毎にレベルシフト回路１０が配置されており、これにより外部制御回路から供給された低振幅の論理信号が、高振幅の論理信号へと変換される。例えば、低振幅のＹ側クロック信号ＣＬＹはレベルシフト回路１０により高振幅Ｙ側クロック信号ＣＬＹＬＳに変換され、低振幅の走査線駆動回路用のデータＤＴＹはレベルシフト回路１０により高振幅走査線駆動回路用のデータＤＴＹＬＳに変換される。又、低振幅のＸ側クロック信号ＣＬＸはレベルシフト回路１０により高振幅Ｘ側クロック信号ＣＬＸＬＳに変換され、低振幅の信号線駆動回路用のデータＤＴＸはレベルシフト回路１０により高振幅信号線駆動回路用のデータＤＴＸＬＳに変換される。他の信号に関しても同様である。尚、図７では、総ての配線や総ての外部接続端子を描いてある訳ではなく、説明を分かり易くする為に、これらから代表的な配線のみを描いてある。

図８は液晶装置の模式断面図である。以下、液晶装置の断面構造を、図８を参照して説明する。尚、以下の形態において、「○○上に」と記載された場合、○○の上に接する様に配置される場合、又は、○○の上に他の構成物を介して配置される場合、又は、○○の上に一部が接する様に配置され一部が他の構成物を介して配置される場合、を表すものとする。

液晶装置１００では、一対の基板を構成する素子基板２４と対向基板２３とが、平面視で略矩形枠状に配置されたシール材１４にて貼り合わされている。液晶装置１００は、シール材１４に囲まれた領域内に液晶層１５が封入された構成になっている。液晶層１５としては、例えば、正の誘電率異方性を有する液晶材料が用いられる。液晶装置１００は、シール材１４の内周近傍に沿って遮光性材料からなる平面視矩形枠状の遮光膜３３が対向基板２３に形成されており、この遮光膜３３の内側の領域が表示領域３４となっている。遮光膜３３は、例えば、遮光性材料であるアルミニウム（Ａｌ）で形成されており、対向基板２３側の表示領域３４の外周を区画する様に、更に、上記した様に、表示領域３４内で走査線１６と信号線１７に対向して設けられている。

図８に示す様に、素子基板２４の液晶層１５側には、複数の画素電極４２が形成されており、これら画素電極４２を覆う様に第１配向膜４３が形成されている。画素電極４２は、インジウム錫酸化物（ＩＴＯ）等の透明導電材料からなる導電膜である。一方、対向基板２３の液晶層１５側には、格子状の遮光膜３３が形成され、その上に平面ベタ状の共通電極２７が形成されている。そして、共通電極２７上には、第２配向膜４４が形成されている。共通電極２７は、ＩＴＯ等の透明導電材料からなる導電膜である。

液晶装置１００は透過型であって、素子基板２４及び対向基板２３における光の入射側と出射側とにそれぞれ偏光板（図示せず）等が配置されて用いられる。なお、液晶装置１００の構成は、これに限定されず、反射型や半透過型の構成であってもよい。

図９は、液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置の電気的な構成を、図９を参照しながら説明する。

図９に示す様に、液晶装置１００は、表示領域３４を構成する複数の画素３５を有している。各画素３５には、それぞれ画素電極４２が配置されている。又、画素３５には、画素トランジスター４６が形成されている。

画素トランジスター４６は、画素電極４２へ通電制御を行うスイッチング素子である。画素トランジスター４６のソース側には、信号線１７が電気的に接続されている。各信号線１７には、例えば、信号線駆動回路３６から画像信号Ｓ１、Ｓ２、…、Ｓｎが供給される様になっている。

又、画素トランジスター４６のゲート側には、走査線１６が電気的に接続されている。走査線１６には、例えば、走査線駆動回路３８から所定のタイミングでパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍが供給される様になっている。又、画素トランジスター４６のドレイン側には、画素電極４２が電気的に接続されている。

走査線１６から供給された走査信号Ｇ１、Ｇ２、…、Ｇｍにより、スイッチング素子である画素トランジスター４６が一定期間だけオン状態となることで、信号線１７から供給された画像信号Ｓ１、Ｓ２、…、Ｓｎが、画素電極４２を介して画素３５に所定のタイミングで書き込まれる様になっている。

画素３５に書き込まれた所定電位の画像信号Ｓ１、Ｓ２、…、Ｓｎは、画素電極４２と共通電極２７（図８参照）との間で形成される液晶容量で一定期間保持される。尚、保持された画像信号Ｓ１、Ｓ２、…、Ｓｎの電位が、漏れ電流により、低下する事を抑制すべく、画素電極４２と容量線４７とで保持容量４８が形成されている。

液晶層１５に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層１５に入射した光が変調されて、画像光が生成される。

尚、本実施形態では、電気光学装置として液晶装置１００を用いて説明したが、この他に電気光学装置としては、電気泳動表示装置や有機ＥＬ装置なども対象となる。又、本実施形態では、レベルシフト回路１０を薄膜トランジスター素子にて構成したが、レベルシフト回路１０は半導体基板に形成された半導体集積回路（ＩＣ回路）で構成されても良い。レベルシフト回路１０に適した半導体基板としては、シリコン基板の他にシリコンカーバイト基板などが挙げられる。

「電子機器」
図１０は本実施形態に係わる電子機器を説明する図である。次に、本実施形態の電子機器について、図１０を参照して説明する。図１０（ａ）乃至（ｃ）は、上記した液晶装置を備えた電子機器の構成を示す斜視図である。

図１０（ａ）に示す様に、液晶装置１００を備えたモバイル型のパーソナルコンピューター２０００は、液晶装置１００と本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１及びキーボード２００２が設けられている。

続いて、図１０（ｂ）に示す様に、液晶装置１００を備えた携帯電話機３０００は、複数の操作ボタン３００１及びスクロールボタン３００２、並びに表示ユニットとしての液晶装置１００を備える。スクロールボタン３００２を操作する事によって、液晶装置１００に表示される画面がスクロールされる。

続いて、図１０（ｃ）に示す様に、液晶装置１００を備えた情報携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）４０００は、複数の操作ボタン４００１及び電源スイッチ４００２、並びに表示ユニットとしての液晶装置１００を備える。操作ボタン４００１を操作すると、住所録やスケジュール帳といった各種の情報が液晶装置１００に表示される。

尚、液晶装置１００が搭載される電子機器としては、図１０に示す物の他に、ピコプロジェクター、ヘッドアップディスプレイ、スマートフォン、ヘッドマウントディスプレイ、ＥＶＦ（Ｅｌｅｃｔｒｉｃａｌ Ｖｉｅｗ Ｆｉｎｄｅｒ）、小型プロジェクター、モバイルコンピューター、デジタルカメラ、デジタルビデオカメラ、ディスプレイ、車載機器、オーディオ機器、露光装置や照明機器等、各種電子機器に用いる事ができる。

以上詳述した様に、本実施形態によれば、以下に示す効果が得られる。まず、占有面積が小さく、低消費電力で、高速動作が可能なレベルシフト回路１０を実現する事ができる。その結果、表示領域３４の外周に位置する周辺領域を狭め、低消費電力で高速駆動する電気光学装置を実現する事ができる。即ち、電気光学装置全体に対する表示領域３４の割合が大きい、デザイン性に優れた電気光学装置に高品位な表示を行わせる事ができる。又、デザイン性に優れ、低消費電力で高品位表示が可能な電気光学装置を備えた電子機器を実現する事ができる。さらに高速動作が可能であることから、単位時間あたりの情報量を多く取り扱えることになり、高精細な表示に対応させることが可能となる。

（実施形態２）
「リセットトランジスターを備えた形態１」
図１１は、実施形態２に係わるレベルシフト回路を説明した回路構成図である。以下、図１１を参照して本実施形態に関わるレベルシフト回路１０の構成を説明する。尚、実施形態１と同一の構成部位については、同一の符号を附し、重複する説明は省略する。

本実施形態（図１１）は実施形態１（図１（ａ））と比べて、リセットトランジスター１９が設けられている点が異なっている。それ以外の構成は、実施形態１とほぼ同様である。実施形態１（図１）で述べた様に、第一ノード（ＮＯＤＥ１）の電荷は原則として保存されるが、実際にはゲート絶縁膜や誘電体膜を介する漏れ電流により、レベルシフト回路１０の動作中に電荷量が徐々に変わって来る恐れがある。第一ノード（ＮＯＤＥ１）に於ける電荷量が著しく変化すると、レベルシフト回路１０は正しく動作しなくなる事もあり得る。本実施形態のレベルシフト回路１０は、この恐れを解消する為に、リセットトランジスター１９を設けてある。

リセットトランジスター１９のソースドレインの一方は第一ノード（ＮＯＤＥ１）に電気的に接続され、他方は電源に接続されている。本実施形態では、ソースドレインの他方は接地電位Ｖ_Grdとされている。尚、本実施形態では、低電圧系負電源電位Ｖ_SSと高電圧系負電源電位Ｖ_LLと接地電位Ｖ_Grdとは等しくされている（Ｖ_SS＝Ｖ_LL＝Ｖ_Grd）。リセットトランジスター１９のゲートにはリセット信号Ｒｓｔが供給される。リセット信号Ｒｓｔがアクティブならば、リセットトランジスター１９はオン状態となり、第一ノード（ＮＯＤＥ１）を接地電位にリセットする。一方、リセット信号Ｒｓｔが非アクティブならば、リセットトランジスター１９はオフ状態となり、第一ノード（ＮＯＤＥ１）と電源とを遮断する。本実施形態では、リセットトランジスター１９はＮ型トランジスターＴｒＮで、アクティブのリセット信号Ｒｓｔとして第４電位Ｖ₄が供給され、非アクティブのリセット信号Ｒｓｔとして第３電位Ｖ₃が供給される。尚、リセットトランジスター１９をＰ型トランジスターＴｒＰとし、アクティブのリセット信号Ｒｓｔとして第３電位Ｖ₃が供給され、非アクティブのリセット信号Ｒｓｔとして第４電位Ｖ₄が供給される構成としても構わない。

まず第２電位Ｖ₂や第４電位Ｖ₄、第５電位Ｖ₅等の供給と言った電源投入に先立ち、リセット信号Ｒｓｔをアクティブとして、第一ノード（ＮＯＤＥ１）が接地電位にリセットされる。次いでリセット信号Ｒｓｔを非アクティブとして、第一ノード（ＮＯＤＥ１）と電源とを遮断する。その後に第１電位Ｖ₁から第５電位Ｖ₅を第１電源部から第５電源部ＥＰ５へと其々供給してから、入力部ＩＮに入力信号を入力する。

こうした構成としても、実施形態１と同じ効果が得られ、更に、レベルシフト回路１０を正しく動作させる事が可能となる。

（実施形態３）
「リセットトランジスターを備えた形態２」
図１２は、実施形態３に係わるレベルシフト回路を説明した回路構成図である。以下、図１２を参照して本実施形態に関わるレベルシフト回路１０の構成を説明する。尚、実施形態２と同一の構成部位については、同一の符号を附し、重複する説明は省略する。

本実施形態（図１２）は実施形態２（図１１）と比べて、リセットトランジスター１９の接続形態が異なっている。それ以外の構成は、実施形態２とほぼ同様である。実施形態２（図１１）ではソースドレインの他方には接地電位が供給されていた。これに対して本実施形態では、リセットトランジスター１９のソースドレインの他方にはリセット電位Ｖ_RSTが供給される。それ以外の構成は、実施形態２とほぼ同様である。

リセットトランジスター１９のソースドレインの一方は第一ノード（ＮＯＤＥ１）に電気的に接続され、他方はリセット電源部に接続されている。リセット電源部にはリセット電位Ｖ_RSTが供給される。リセットトランジスター１９のゲートにはリセット信号Ｒｓｔが供給される。リセットトランジスター１９がオン状態となるリセット信号Ｒｓｔをアクティブリセット信号Ｖ_Aと称する。又、リセットトランジスター１９がオフ状態となるリセット信号Ｒｓｔを非アクティブリセット信号Ｖ_NAと称する。

リセット電位Ｖ_RSTは、入力信号が第２電位Ｖ₂であるならば、高リセット電位Ｖ_RSTH（Ｖ_RST＝Ｖ_RSTH）であり、入力信号が第１電位Ｖ₁であるならば、低リセット電位Ｖ_RSTL（Ｖ_RST＝Ｖ_RSTL）である。高リセット電位Ｖ_RSTHは数式２８と表される。

又、低リセット電位Ｖ_RSTLは数式２９と表される。

数式２８と数式２９とで、Ｃ_Rはリセットトランジスター１９のトランジスター容量である。又、本実施形態ではリセットトランジスター１９がＮ型トランジスターＴｒＮであるので、アクティブリセット信号Ｖ_Aを高電圧系正電源電位Ｖ_HHとし（Ｖ_A＝Ｖ_HH）、非アクティブリセット信号Ｖ_NAを高電圧系負電源電位Ｖ_LLとするのが好ましい（Ｖ_NA＝Ｖ_LL）。

リセット方法は、第１電位Ｖ₁から第５電位Ｖ₅を第１電源部から第５電源部ＥＰ５へと其々供給する電源投入後で、入力信号が第２電位Ｖ₂であるならば、リセット電位Ｖ_RSTを数式２８に記載の高リセット電位Ｖ_RSTH（Ｖ_RST＝Ｖ_RSTH）とし、リセットトランジスター１９のゲートにアクティブリセット信号Ｖ_Aを供給して、第一ノード（ＮＯＤＥ１）をＶ_RSTHにリセットする。

第１電位Ｖ₁から第５電位Ｖ₅を第１電源部から第５電源部ＥＰ５へと其々供給する電源投入後で、入力信号が第１電位Ｖ₁であるならば、リセット電位Ｖ_RSTを数式２９に記載の低リセット電位Ｖ_RSTL（Ｖ_RST＝Ｖ_RSTL）とし、リセットトランジスター１９のゲートにアクティブリセット信号Ｖ_Aを供給して、第一ノード（ＮＯＤＥ１）をＶ_RSTLにリセットする。

その後、リセットトランジスター１９のゲートに非アクティブリセット信号Ｖ_NAを供給して、リセットトランジスター１９をオフ状態にする。すると、容量結合により第一ノード（ＮＯＤＥ１）は、入力信号が第２電位Ｖ₂であるならば中間高電位Ｖ_MHとなり、入力信号が第１電位Ｖ₁であるならば中間低電位Ｖ_MLとなる。その後、リセットトランジスター１９を閉じたまま（リセットトランジスター１９のゲートに非アクティブリセット信号Ｖ_NAを供給したまま）、レベルシフト回路１０を動作させる。レベルシフト回路１０の動作中に時々、上述のリセット動作を導入しても良い。

こうした構成としても、実施形態１と同じ効果が得られ、更に、レベルシフト回路１０を連続して長時間使用しても、正しく動作させる事が可能となる。

（実施形態４）
「インバーター回路がＮ型の形態」
図２（ｂ）は、実施形態４に係わるレベルシフト回路で使用されているインバーター回路を説明した図である。以下、図２（ｂ）を参照して本実施形態に関わるレベルシフト回路１０の構成を説明する。尚、実施形態１乃至３と同一の構成部位については、同一の符号を附し、重複する説明は省略する。

本実施形態（図２（ｂ））は実施形態１（図２（ａ））と比べて、インバーター回路の構成が異なっている。それ以外の構成は、実施形態１乃至３とほぼ同様である。実施形態１ではＣＭＯＳインバーター回路が使用されていた。これに対して本実施形態では、Ｎ型インバーター回路が使用される。それ以外の構成は、実施形態１乃至３とほぼ同様である。

本実施形態のレベルシフト回路１０においては、第一インバーター回路ＩＮＶ１も第二インバーター回路ＩＮＶ２もＮ型インバーター回路が使用される。Ｎ型インバーター回路では、第３電位Ｖ₃が供給される第３電源部ＥＰ３と第４電位Ｖ₄が供給される第４電源部ＥＰ４との間にＮ型トランジスターＴｒＮと抵抗素子とが直列接続されている。具体的には、Ｎ型トランジスターＴｒＮのゲートがインバーター回路の入力ノードＩＮＶ−ＩＮで、Ｎ型トランジスターＴｒＮのドレインと抵抗素子の一方の端子とが電気的に接続されて、インバーター回路の出力ノードＩＮＶ−ＯＵＴとなる。Ｎ型トランジスターＴｒＮのソースは第３電源部ＥＰ３に電気的に接続され、抵抗素子の他方の端子は第４電源部ＥＰ４に電気的に接続される。

パラメーター群が満たすべき関係は実施形態１と同じで、実施形態１に現れる数式でＰ型トランジスターＴｒＰのトランジスター容量値をゼロとした（Ｃ_P＝０）関係式である。従って、例えば、数式１３は数式３０となり、Ｐ型トランジスターＴｒＰのトランジスター容量値を除いた他のパラメーター群は数式３０の関係式を満たす事が好ましい。

同様に、例えば、数式１４は数式３１となり、Ｐ型トランジスターＴｒＰのトランジスター容量値を除いた他のパラメーター群は数式３１の関係式を満たす事が好ましい。

こうした構成としても実施形態１乃至３と同じ効果が得られる。加えて、Ｐ型トランジスターＴｒＰを使用せずに、レベルシフト回路１０を実現できる。従って、ＣＭＯＳ構成が困難な非晶質シリコン薄膜トランジスターや酸化物薄膜トランジスターなどでレベルシフト回路１０を実現できる。酸化物薄膜トランジスターの半導体層には亜鉛又は錫を含む酸化物が使用される。

（実施形態５）
「インバーター回路がＰ型の形態」
図２（ｃ）は、実施形態５に係わるレベルシフト回路で使用されているインバーター回路を説明した図である。以下、図２（ｃ）を参照して本実施形態に関わるレベルシフト回路１０の構成を説明する。尚、実施形態１乃至３と同一の構成部位については、同一の符号を附し、重複する説明は省略する。

本実施形態（図２（ｃ））は実施形態１（図２（ａ））と比べて、インバーター回路の構成が異なっている。それ以外の構成は、実施形態１乃至３とほぼ同様である。実施形態１ではＣＭＯＳインバーター回路が使用されていた。これに対して本実施形態では、Ｐ型インバーター回路が使用される。それ以外の構成は、実施形態１乃至３とほぼ同様である。

本実施形態のレベルシフト回路１０においては、第一インバーター回路ＩＮＶ１も第二インバーター回路ＩＮＶ２もＰ型インバーター回路が使用される。Ｐ型インバーター回路では、第３電位Ｖ₃が供給される第３電源部ＥＰ３と第４電位Ｖ₄が供給される第４電源部ＥＰ４との間に抵抗素子とＰ型トランジスターＴｒＰとが直列接続されている。具体的には、Ｐ型トランジスターＴｒＰのゲートがインバーター回路の入力ノードＩＮＶ−ＩＮで、Ｐ型トランジスターＴｒＰのドレインと抵抗素子の一方の端子とが電気的に接続されて、インバーター回路の出力ノードＩＮＶ−ＯＵＴとなる。Ｐ型トランジスターＴｒＰのソースは第４電源部ＥＰ４に電気的に接続され、抵抗素子の他方の端子は第３電源部ＥＰ３に電気的に接続される。

パラメーター群が満たすべき関係は実施形態１と同じで、実施形態１に現れる数式でＮ型トランジスターＴｒＮのトランジスター容量値をゼロとした（Ｃ_N＝０）関係式である。従って、例えば、数式１３は数式３２となり、Ｎ型トランジスターＴｒＮのトランジスター容量値を除いた他のパラメーター群は数式３２の関係式を満たす事が好ましい。

同様に、例えば、数式１４は数式３３となり、Ｎ型トランジスターＴｒＮのトランジスター容量値を除いた他のパラメーター群は数式３３の関係式を満たす事が好ましい。

こうした構成としても実施形態１乃至３と同じ効果が得られる。加えて、Ｎ型トランジスターＴｒＮを使用せずに、レベルシフト回路１０を実現できる。従って、ＣＭＯＳ構成が困難な有機物薄膜トランジスターなどでレベルシフト回路１０を実現できる。有機物薄膜トランジスターの半導体層には、ポリ（９，９−ジオクチルフルオレン−コージチオフェン）（Ｆ８Ｔ２）や、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ［５，５’−ビス（３−ドデシル−２チニル）−２，２’−ビチオフェン］（ＰＱＴ−１２）、ＰＢＴＴＴ、ペンタセン等の有機物が使用される。

尚、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。

ＥＰ３…第３電源部、ＥＰ４…第４電源部、ＥＰ５…第５電源部、ＩＮ…入力部、ＩＮＶ１…第一インバーター回路、ＩＮＶ２…第二インバーター回路、ＯＵＴ１…第一出力部、ＯＵＴ２…第二出力部、ＴｒＮ…Ｎ型トランジスター、ＴｒＰ…Ｐ型トランジスター、Ｒｓｔ…リセット信号、Ｖ₁…第１電位、Ｖ₂…第２電位、Ｖ₃…第３電位、Ｖ₄…第４電位、Ｖ₅…第５電位、Ｖ₆…第６電位、Ｖ₇…第７電位、Ｖ_T…論理閾値電圧、Ｖ_A…アクティブリセット信号、Ｖ_NA…非アクティブリセット信号、Ｖ_RSTH…高リセット電位、Ｖ_RSTL…低リセット電位、１０…レベルシフト回路、１１…第一容量第一電極、１２…第一容量第二電極、１３…バッファー部、１４…シール材、１５…液晶層、１６…走査線、１７…信号線、１８…電位変換部、１９…リセットトランジスター、２１…第二容量第一電極、２２…第二容量第二電極、２３…対向基板、２４…素子基板、２７…共通電極、３３…遮光膜、３４…表示領域、３５…画素、３６…信号線駆動回路、３７…外部接続端子、３８…走査線駆動回路、４２…画素電極、４３…第１配向膜、４４…第２配向膜、４６…画素トランジスター、４７…容量線、４８…保持容量、１００…液晶装置。

Claims (8)

1. 第１電位と第２電位との間の値となる入力信号が入力される入力部と、
   第３電位と第４電位との間の値となる出力信号が出力される第一出力部と、
   前記入力部と第５電位が供給される第５電源部との間に直列に電気的に接続された第一容量素子と第二容量素子と、
   前記第３電位と前記第４電位とが供給される第一インバーター回路と、を備え、
   前記第一容量素子と前記第二容量素子との接続点と、前記第一インバーター回路の入力ノードとが電気的に接続されており、
   前記第一インバーター回路の出力ノードが前記第一出力部であって、
   前記第一インバーター回路は、前記第３電位が供給される第３電源部と前記第４電位が供給される第４電源部との間に直列接続されたＮ型トランジスターとＰ型トランジスターとを備え、
   前記第１電位をＶ ₁ 、前記第２電位をＶ ₂ 、前記第３電位をＶ ₃ 、前記第４電位をＶ ₄ 、前記第５電位をＶ ₅ 、前記第一容量素子の容量値をＣ ₁ 、前記第二容量素子の容量値をＣ ₂ 、前記Ｎ型トランジスターの容量値をＣ _N 、前記Ｐ型トランジスターの容量値をＣ _P 、前記第一インバーター回路の論理閾値電圧をＶ _T 、にて表した際に、数式１と数式２との関係式を満たす事を特徴とするレベルシフト回路。
   

   

   
2. 第１電位と第２電位との間の値となる入力信号が入力される入力部と、
   第３電位と第４電位との間の値となる出力信号が出力される第一出力部と、
   前記入力部と第５電位が供給される第５電源部との間に直列に電気的に接続された第一容量素子と第二容量素子と、
   前記第３電位と前記第４電位とが供給される第一インバーター回路と、を備え、
   前記第一容量素子と前記第二容量素子との接続点と、前記第一インバーター回路の入力ノードとが電気的に接続されており、
   前記第一インバーター回路の出力ノードが前記第一出力部であって、
   前記第一インバーター回路は、前記第３電位が供給される第３電源部と前記第４電位が供給される第４電源部との間に直列接続されたＮ型トランジスターと抵抗素子とを備え、 前記第１電位をＶ ₁ 、前記第２電位をＶ ₂ 、前記第３電位をＶ ₃ 、前記第４電位をＶ ₄ 、前記第５電位をＶ ₅ 、前記第一容量素子の容量値をＣ ₁ 、前記第二容量素子の容量値をＣ ₂ 、前記Ｎ型トランジスターの容量値をＣ _N 、前記第一インバーター回路の論理閾値電圧をＶ _T 、にて表した際に、数式３と数式４との関係式を満たす事を特徴とするレベルシフト回路。
   

   

   
3. 第１電位と第２電位との間の値となる入力信号が入力される入力部と、
   第３電位と第４電位との間の値となる出力信号が出力される第一出力部と、
   前記入力部と第５電位が供給される第５電源部との間に直列に電気的に接続された第一容量素子と第二容量素子と、
   前記第３電位と前記第４電位とが供給される第一インバーター回路と、を備え、
   前記第一容量素子と前記第二容量素子との接続点と、前記第一インバーター回路の入力ノードとが電気的に接続されており、
   前記第一インバーター回路の出力ノードが前記第一出力部であって、
   前記第一インバーター回路は、前記第３電位が供給される第３電源部と前記第４電位が供給される第４電源部との間に直列接続された抵抗素子とＰ型トランジスターとを備え、 前記第１電位をＶ ₁ 、前記第２電位をＶ ₂ 、前記第３電位をＶ ₃ 、前記第４電位をＶ ₄ 、前記第５電位をＶ ₅ 、前記第一容量素子の容量値をＣ ₁ 、前記第二容量素子の容量値をＣ ₂ 、前記Ｐ型トランジスターの容量値をＣ _P 、前記第一インバーター回路の論理閾値電圧をＶ _T 、にて表した際に、数式５と数式６との関係式を満たす事を特徴とするレベルシフト回路。
   

   

   
4. 前記第一容量素子は第一容量第一電極と第一容量第二電極とを有し、
   前記第二容量素子は第二容量第一電極と第二容量第二電極とを有し、
   前記第一容量第一電極は前記第５電源部に電気的に接続され、
   前記第二容量第二電極は前記入力部に電気的に接続され、
   前記第一容量第二電極と前記第二容量第一電極とが電気的に接続して前記接続点となる事を特徴とする請求項１乃至３のいずれか一項に記載のレベルシフト回路。
5. 第二インバーター回路と第二出力部とを備え、
   前記第一インバーター回路の出力ノードと前記第二インバーター回路の入力ノードとが電気的に接続されており、
   前記第二インバーター回路の出力ノードが前記第二出力部である事を特徴とする請求項１乃至４のいずれか一項に記載のレベルシフト回路。
6. 前記第４電位と前記第５電位とが等しい事を特徴とする請求項１乃至５のいずれか一項に記載のレベルシフト回路。
7. 請求項１乃至６のいずれか一項に記載のレベルシフト回路を備えた事を特徴とする電気光学装置。
8. 請求項７に記載の電気光学装置を備えた事を特徴とする電子機器。

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