JPWO2019207404A1 - 半導体装置 - Google Patents

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Abstract

人工ニューラルネットワークによる演算結果から、当該演算に用いられた重み係数の更新を行う半導体装置を提供する。第１乃至第３回路と、第１乃至第３メモリセルと、を有する半導体装置である。第１乃至第３メモリセルのそれぞれは、保持ノードのデータに応じた電流を吸出する機能と、第１、第２配線の電位に応じて保持ノードのデータを変動させる機能と、を有する。第１乃至第３メモリセルのそれぞれの保持ノードに重み係数、第１、第２参照データが保持されているとき、第１回路は、第２、第３メモリセルに吸出される電流に応じた第１電流を第３配線に供給する。第１配線に入力データが入力されたとき、第１電流と第１メモリセルに吸出される電流との差分電流は変動し、第２回路はその変動量に応じた演算結果データを出力する。第３回路は演算結果データに応じた更新データを第２配線に入力する。

Description

本発明の一態様は、半導体装置に関する。又は、本発明の一態様は、半導体装置の動作方法に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
人工ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。人工ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上で人工ニューラルネットワークを構築する種々の研究が進められている。
特に、特許文献１には、チャネル形成領域に酸化物半導体を有するトランジスタを用いた記憶装置によって、人工ニューラルネットワークの計算に必要な重みデータを保持する発明が開示されている。
当該酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造及びｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１及び非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造及びｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４及び非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩ及び表示装置が報告されている（非特許文献７及び非特許文献８参照。）。また、特許文献２には、ＩＧＺＯを活性層に含むトランジスタを、表示装置の画素回路に用いる発明が開示されている。
米国特許公開第２０１６／０３４３４５２号明細書 特開２０１０−１５６９６３号公報
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ ４３，ｉｓｓｕｅ １，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ ５３，Ｎｕｍｂｅｒ ４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ ｅｔ ａｌ．，"Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ−ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ ３，ｉｓｓｕｅ ９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ ６４，ｉｓｓｕｅ １０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ ５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ ｅｔ ａｌ．，"２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ ４１，ｉｓｓｕｅ １，ｐ．６２６−６２９
階層型の人工ニューラルネットワークを半導体装置として構築するには、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間の結合強度を記憶し、第１層の複数の第１ニューロンのそれぞれの出力とそれらに対応する結合強度とを乗じて足し合わせる積和演算回路を実現する必要がある。つまり、結合強度を保持するメモリ、積和演算を実行する乗算回路と加算回路などを該半導体装置に実装する必要がある。
該メモリ、該乗算回路、該加算回路などをデジタル回路で構成する場合、該メモリは、多ビットの情報の記憶ができる仕様とする必要があり、加えて、該乗算回路、及び該加算回路は、多ビットの演算を取り扱うことができる仕様とする必要がある。つまり、階層型の人工ニューラルネットワークをデジタル回路で構成するには、大規模なメモリ、大規模な乗算回路、及び大規模な加算回路が必要となり、そのため、該デジタル回路のチップ面積が増大する。
一方、該メモリ、該乗算回路、該加算回路などをアナログ回路で構成する場合、アナログ回路は、デジタル回路ほど大規模な演算回路を構成する必要が無いため、アナログ回路のチップ面積は、デジタル回路のチップ面積よりも小さくすることができる。
ところで、階層型の人工ニューラルネットワークに対して学習を行う場合、演算を繰り返し行って、その度にメモリに記憶されている結合強度を変更する必要がある。具体的には、初めに、既存の結合強度（重み係数、重みデータなどと呼ぶ場合がある。）を有する階層型の人工ニューラルネットワークにおいて演算結果を出力し、当該演算結果に基づいて新しい結合強度を算出して、メモリに記憶されている既存の結合強度を新しい結合強度に更新する。そして、新しい結合強度を有する階層型の人工ニューラルネットワークにおいて再度、演算結果を出力し、その演算結果に基づく結合強度を算出して、メモリの結合強度を更新する。つまり、演算を一度行う度に、メモリの結合強度を書き換える必要があるため、階層型の人工ニューラルネットワークに対して学習を行うには、長い時間を要する場合がある。
本発明の一態様は、学習が可能な階層型の人工ニューラルネットワークが構築された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、短い時間で重み係数の更新を行う半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１乃至第３回路と、第１乃至第３メモリセルと、第１乃至第５配線と、を有し、第１回路は、第１配線を介して、第１メモリセルと、第２回路と、に電気的に接続され、第１回路は、第４配線を介して、第２メモリセルに電気的に接続され、第１回路は、第５配線を介して、第３メモリセルに電気的に接続され、第２回路は、第３回路に電気的に接続され、第３回路は、第２配線を介して、第１メモリセルと、第２メモリセルと、に電気的に接続され、第３回路は、第３配線を介して、第１メモリセルと、第３メモリセルと、に電気的に接続され、第３回路は、入力端子を有し、第１乃至第３メモリセルのそれぞれは、保持ノードを有し、第１メモリセルは、第２配線の電位の変化に応じて、第１メモリセルの保持ノードの電位を変化させる機能と、第３配線の電位の変化に応じて、第１メモリセルの保持ノードの電位を変化させる機能と、第１メモリセルの保持ノードの電位に応じた電流を、第１メモリセルと第１配線との間に流す機能と、を有し、第２メモリセルは、第２配線の電位の変化に応じて、第２メモリセルの保持ノードの電位を変化させる機能と、第２メモリセルの保持ノードの電位に応じた電流を、第２メモリセルと第４配線との間に流す機能を有し、第３メモリセルは、第３配線の電位の変化に応じて、第３メモリセルの保持ノードの電位を変化させる機能と、第３メモリセルの保持ノードの電位に応じた電流を、第３メモリセルと第５配線との間に流す機能を有し、第１回路は、第４配線に流れる電流と、第５配線に流れる電流と、に応じた電流を第１配線に供給する機能を有し、第２回路は、第１配線と第２回路との間に流れる第１電流に応じた第１電位を生成して、第３回路に対して第１電位を出力する機能を有し、第３回路の入力端子には、第２電位が入力され、第３回路は、第１電位と、第２電位と、第２配線の電位と、が第３回路に入力されることによって、第３配線の電位を変化させる機能を有する、半導体装置である。
（２）
本発明の一態様は、上記（１）の構成において、第３回路は、積分回路を有し、積分回路の出力端子は、第３配線に電気的に接続されている、半導体装置である。
（３）
本発明の一態様は、上記（１）、又は（２）の構成において、第２回路は、コンパレータと、抵抗素子と、を有し、コンパレータの反転入力端子、又は非反転入力端子の一方は、抵抗素子と、第１配線と、に電気的に接続され、コンパレータの出力端子は、第３回路に電気的に接続されている、半導体装置である。
（４）
本発明の一態様は、上記（１）乃至（３）のいずれか一の構成において、第１メモリセルの保持ノードには、第１データに応じた電位が保持され、第２配線の電位の変化量は、第２データに応じた電位差であり、第１電流は、第１データと、第２データと、の積に応じた電流であり、第２電位は、教師データに応じた電位であり、第３配線の電位の変化量は、更新データに応じた電位差である、半導体装置である。
（５）
本発明の一態様は、上記（４）の構成において、複数の第１メモリセルと、複数の第２メモリセルと、複数の第３メモリセルと、複数の第３回路と、複数の第２配線と、複数の第３配線と、を有し、複数の第１メモリセルのそれぞれは、第１の配線に電気的に接続され、複数の第２メモリセルのそれぞれは、第４の配線に電気的に接続され、複数の第３メモリセルのそれぞれは、第５の配線に電気的に接続され、複数の第３回路のそれぞれは、複数の第２配線の一を介して、複数の第１メモリセルの一と、複数の第２メモリセルの一と、に電気的に接続され、複数の第３回路のそれぞれは、複数の第３配線の一を介して、複数の第１メモリセルの一と、複数の第３メモリセルの一と、に電気的に接続され、複数の第１メモリセルの保持ノードのそれぞれには、複数の第１データに応じた電位が保持され、複数の第２配線のそれぞれには、複数の第２データに応じた電位差が入力され、第１電流は、複数の第１データと、複数の第２データと、の積和に応じた電流であり、複数の第３回路は、複数の第３配線のそれぞれに対して、複数の更新データに応じた電位差を出力する、半導体装置である。
（６）
本発明の一態様は、上記（１）乃至（５）のいずれか一の構成において、第１乃至第３メモリセルのそれぞれは、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、第１乃至第３メモリセルにおいて、第１トランジスタの第１端子は、第２トランジスタのゲートと、第１容量素子の第１端子と、第２容量素子の第１端子と、に電気的に接続され、第１容量素子の第２端子は、第２配線に電気的に接続され、第２容量素子の第２端子は、第３配線に電気的に接続され、第１メモリセルにおいて、第２トランジスタの第１端子は、第１配線に電気的に接続され、第２メモリセルにおいて、第２トランジスタの第１端子は、第４配線に電気的に接続され、第３メモリセルにおいて、第２トランジスタの第１端子は、第５配線に電気的に接続されている、半導体装置である。
（７）
本発明の一態様は、第１乃至第３回路と、第１メモリセルと、第１乃至第３配線と、を有し、第１回路は、第１配線を介して、第１メモリセルと、第２回路と、に電気的に接続され、第２回路は、第３回路に電気的に接続され、第３回路は、第２配線を介して、第１メモリセルに電気的に接続され、第３回路は、第３配線を介して、第１メモリセルに電気的に接続され、第３回路は、入力端子を有し、第１メモリセルは、保持ノードを有し、第１メモリセルは、第２配線の電位の変化に応じて、第１メモリセルの保持ノードの電位を変化させる機能と、第３配線の電位の変化に応じて、第１メモリセルの保持ノードの電位を変化させる機能と、第１メモリセルの保持ノードの電位に応じた電流を、第１メモリセルと第１配線との間に流す機能と、を有し、第１回路は、第１配線に電流を供給する機能を有し、第２回路は、第１配線と第２回路との間に流れる第１電流に応じた第１電位を生成して、第３回路に対して第１電位を出力する機能を有し、第３回路の入力端子には、第２電位が入力され、第３回路は、第１電位と、第２電位と、第２配線の電位と、が第３回路に入力されることによって、第１電位と、第２電位と、第２配線の電位と、に応じて第３配線の電位を変化させる機能を有する、半導体装置である。
（８）
本発明の一態様は、上記（７）の構成において、第３回路は、積分回路を有し、積分回路の出力端子は、第３配線に電気的に接続されている、半導体装置である。
（９）
本発明の一態様は、上記（７）、又は（８）の構成において、第２回路は、コンパレータと、抵抗素子と、第１スイッチと、を有し、コンパレータの反転入力端子、又は非反転入力端子の一方は、抵抗素子に電気的に接続され、コンパレータの反転入力端子、又は非反転入力端子の一方は、第１スイッチを介して第１配線に電気的に接続され、コンパレータの出力端子は、第３回路に電気的に接続されている、半導体装置である。
（１０）
本発明の一態様は、上記（７）乃至（９）のいずれか一の構成において、第１回路は、第１定電流回路と、第２定電流回路と、電流シンク回路と、を有し、第１定電流回路は、電流シンク回路に電流を供給する、又は第１配線に電流を供給する機能を有し、第２定電流回路は、第１配線に電流を供給する機能を有し、電流シンク回路は、第１定電流回路から電流を吸出する、又は第１配線から電流を吸出する機能を有する、半導体装置である。
（１１）
本発明の一態様は、上記（１０）の構成において、第１定電流回路は、第１メモリセルの保持ノードに第１保持電位が保持され、第２配線から第１初期電位が入力され、第３配線から第２初期電位が入力されているときに、第１回路から第１配線に流れる第２電流を定電流として生成する機能を有し、第２定電流回路は、第１メモリセルの保持ノードに第１保持電位が保持され、第２配線から第３電位が入力され、第３配線から第２初期電位が入力されているときに、第１回路から第１配線に流れる第３電流を定電流として生成する機能を有し、電流シンク回路は、第１メモリセルの保持ノードに第１保持電位が保持され、第２配線から第３電位が入力され、第３配線から第２初期電位が入力されているときに、第１定電流回路から流れる第２電流を定電流として吸出する機能を有し、第１定電流回路は、第１メモリセルの保持ノードに第２保持電位が保持され、第２配線から第１初期電位が入力され、第３配線から第２初期電位が入力されているときに、第１回路から第１配線に流れる第４電流を定電流として生成する機能を有し、第１メモリセルは、第１メモリセルの保持ノードに第２保持電位が保持され、第２配線から第３電位が入力され、第３配線から第２初期電位が入力されているときに、第２保持電位、第３電位、及び第２初期電位に応じた第５電流を、第１メモリセルと第１配線との間に流す機能を有し、第１回路は、第１メモリセルの保持ノードに第２保持電位が保持され、第２配線から第３電位が入力され、第３配線から第２初期電位が入力されているときに、第１定電流回路、第２定電流回路、及び電流シンク回路によって生成された第２乃至第４電流の和を第１配線に流す機能を有し、第１電流は、第２乃至第４電流の和と第５電流との差分電流であって、第３回路は、第３配線の第２初期電位を、第１電位と、第２電位と、第２配線の第１初期電位と第３電位との電位差と、に応じた第４電位に変動させる機能を有する、半導体装置である。
（１２）
本発明の一態様は、上記（１１）の構成において、第１保持電位と第２保持電位との差は、第１データに応じた電位差であり、第１初期電位と第３電位との差は、第２データに応じた電位差であり、第１電流は、第１データと、第２データと、の積に応じた電流であり、第２電位は、教師データに応じた電位であり、第２初期電位と第４電位との差は、更新データに応じた電位差である、半導体装置である。
（１３）
本発明の一態様は、上記（１２）の構成において、複数の第１メモリセルと、複数の第３回路と、複数の第２配線と、複数の第３配線と、を有し、複数の第１メモリセルのそれぞれは、第１の配線に電気的に接続され、複数の第３回路のそれぞれは、複数の第２配線の一を介して、複数の第１メモリセルの一に電気的に接続され、複数の第３回路のそれぞれは、複数の第３配線の一を介して、複数の第１メモリセルの一に電気的に接続され、複数の第１メモリセルの保持ノードのそれぞれには、複数の第１データに応じた電位差が保持され、複数の第２配線のそれぞれには、複数の第２データに応じた電位差が印加され、第１電流は、複数の第１データと、複数の第２データと、の積和に応じた電流であり、複数の第３回路のそれぞれは、複数の第３配線のそれぞれに対して、複数の更新データに応じた電位差を出力する、半導体装置である。
（１４）
本発明の一態様は、上記（７）乃至（１３）のいずれか一の構成において、第１メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、第１トランジスタの第１端子は、第２トランジスタのゲートと、第１容量素子の第１端子と、第２容量素子の第１端子と、に電気的に接続され、第１容量素子の第２端子は、第２配線に電気的に接続され、第２容量素子の第２端子は、第３配線に電気的に接続され、第２トランジスタの第１端子は、第１配線に電気的に接続されている、半導体装置である。
（１５）
本発明の一態様は、上記（６）、又は（１４）の構成において、第１トランジスタ、第２トランジスタのそれぞれのチャネル形成領域には、金属酸化物が含まれ、第１乃至第３回路のそれぞれは、単極性回路として構成されている、半導体装置である。
（１６）
本発明の一態様は、第１乃至第３回路と、第１メモリセルと、第１乃至第３配線と、を有し、第１回路は、第１配線を介して、第１メモリセルと、第２回路と、に電気的に接続され、第２回路は、第３回路に電気的に接続され、第３回路は、第２配線を介して、第１メモリセルに電気的に接続され、第３回路は、第３配線を介して、第１メモリセルに電気的に接続され、第１回路は、第１定電流回路と、第２定電流回路と、電流シンク回路と、を有し、第３回路は、入力端子を有し、第１メモリセルは、保持ノードを有する半導体装置の動作方法であって、第１乃至第４期間を有し、第１期間において、第１メモリセルの保持ノードには第１保持電位が保持され、第１メモリセルには、第２配線からの第１初期電位と、第３配線からの第２初期電位と、が入力され、第１メモリセルと第１配線との間には、第１保持電位と、第１初期電位と、第２初期電位と、に応じた電流が流れ、第１回路から第１配線に流れる第２電流は、第１定電流回路によって、定電流として生成され、第２期間において、第１メモリセルの保持ノードには第１保持電位が保持され、第１メモリセルには、第２配線からの第３電位と、第３配線からの第２初期電位と、が入力され、第１メモリセルと第１配線との間には、第１保持電位と、第３電位と、第２初期電位と、に応じた電流が流れ、第１回路から第１配線に流れる第３電流は、第２定電流回路によって、定電流として生成され、第１定電流回路から流れる第２電流は、電流シンク回路によって、定電流として吸出され、第３期間において、第１メモリセルの保持ノードには第２保持電位が保持され、第１メモリセルには、第２配線からの第１初期電位と、第３配線からの第２初期電位と、が入力され、第１メモリセルと第１配線との間には、第２保持電位と、第１初期電位と、第２初期電位と、に応じた電流が流れ、第１回路から第１配線に流れる第４電流は、第１定電流回路によって、定電流として生成され、第４期間において、第１メモリセルの保持ノードには第２保持電位が保持され、第１メモリセルには、第２配線からの第３電位と、第３配線からの第２初期電位と、が入力され、第１メモリセルと第１配線との間には、第２保持電位と、第３電位と、第２初期電位と、に応じた第５電流が流れ、第１配線に供給される第４電流と第５電流の和と、第１配線から吸出される第２電流と第３電流の和と、の差分電流として、第１電流が第２回路と第１配線との間に流れることで、第１電流に応じた第１電位が、第２回路によって、生成されて、第３回路に対して出力されて、第３回路の入力端子には、第２電位が入力され、第１電位と、第２電位と、第２配線の第１初期電位と第３電位との電位差と、が第３回路に入力されることで、第３配線の第２初期電位は、第３回路によって、第１電位と、第２電位と、第１初期電位と第３電位との電位差と、に応じた第４電位に変動する、半導体装置の動作方法である。
（１７）
本発明の一態様は、上記（１６）の動作方法において、第３回路は、積分回路を有し、積分回路の出力端子は、第３配線に電気的に接続されている、半導体装置の動作方法である。
（１８）
本発明の一態様は、上記（１６）、又は（１７）の動作方法において、第２回路は、コンパレータと、抵抗素子と、第１スイッチと、を有し、コンパレータの反転入力端子、又は非反転入力端子の一方は、抵抗素子に電気的に接続され、コンパレータの反転入力端子、又は非反転入力端子の一方は、第１スイッチを介して第１配線に電気的に接続され、コンパレータの出力端子は、第３回路に電気的に接続されている、半導体装置の動作方法である。
（１９）
本発明の一態様は、上記（１６）乃至（１８）のいずれか一の動作方法において、第１保持電位と第２保持電位との差は、第１データに応じた電位差であり、第１初期電位と第３電位との差は、第２データに応じた電位差であり、第１電流は、第１データと、第２データと、の積に応じた電流であり、第２電位は、教師データに応じた電位であり、第２初期電位と第４電位との差は、更新データに応じた電位差である、半導体装置の動作方法である。
（２０）
本発明の一態様は、上記（１９）の動作方法において、複数の第１メモリセルと、複数の第３回路と、複数の第２配線と、複数の第３配線と、を有し、複数の第１メモリセルのそれぞれは、第１の配線に電気的に接続され、複数の第３回路のそれぞれは、複数の第２配線の一を介して、複数の第１メモリセルの一に電気的に接続され、複数の第３回路のそれぞれは、複数の第３配線の一を介して、複数の第１メモリセルの一に電気的に接続され、複数の第１メモリセルの保持ノードのそれぞれには、複数の第１データに応じた電位差が保持され、複数の第２配線のそれぞれには、複数の第２データに応じた電位差が印加され、第１電流は、複数の第１データと、複数の第２データと、の積和に応じた電流であり、複数の第３回路のそれぞれは、複数の第３配線のそれぞれに対して、複数の更新データに応じた電位差を出力する、半導体装置の動作方法である。
（２１）
本発明の一態様は、上記（１６）乃至（２０）のいずれか一の動作方法において、第１メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、第１トランジスタの第１端子は、第２トランジスタのゲートと、第１容量素子の第１端子と、第２容量素子の第１端子と、に電気的に接続され、第１容量素子の第２端子は、第２配線に電気的に接続され、第２容量素子の第２端子は、第３配線に電気的に接続され、第２トランジスタの第１端子は、第１配線に電気的に接続されている、半導体装置の動作方法である。
（２２）
本発明の一態様は、上記（２１）の動作方法において、第１トランジスタ、第２トランジスタのそれぞれのチャネル形成領域には、金属酸化物が含まれ、第１乃至第３回路のそれぞれは、単極性回路として構成されている、半導体装置の動作方法である。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。
また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
一般的に、「電流」とは、正の荷電体の移動に伴う電荷の移動現象（電気伝導）として定義されているが、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、一般的には、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で表現される。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態（又は実施例）の一において「第１」に言及された構成要素が、他の実施の形態（又は実施例）、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態（又は実施例）の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本発明の一態様によって、学習が可能な階層型の人工ニューラルネットワークが構築された半導体装置を提供することができる。又は、本発明の一態様によって、短い時間で重み係数の更新を行う半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置の一例を示すブロック図。 半導体装置の有するメモリセルの一例を示す回路図。 半導体装置の有する電流供給回路の一例を示すブロック図。 半導体装置の有する電流供給回路の一例を示す回路図。 半導体装置の有する活性化関数回路の一例を示す回路図。 半導体装置の有する回路の一例を示す回路図。 半導体装置の有する学習回路の一例を示すブロック図。 学習回路の有する一部の回路の一例を示す回路図。 学習回路の有する一部の回路の一例を示す回路図。 半導体装置の有する電流供給回路の一例を示すブロック図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の一例を示すブロック図。 半導体装置の有する電流供給回路の一例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 トランジスタの構造例を示す断面図。 トランジスタの構造例を示す上面図、及び断面図。 トランジスタの構造例を示す上面図、及び断面図。 トランジスタの構造例を示す上面図、及び断面図。 トランジスタの構造例を示す上面図、及び断面図。 トランジスタの構造例を示す上面図、及び断面図。 トランジスタの構造例を示す上面図、及び斜視図。 トランジスタの構造例を示す断面図。 電子機器の一例を示す斜視図。 電子機器の一例を示す斜視図。 実施例において、計算に用いた回路を示すブロック図。 実施例において、テストデータの分類を示す分布図。 実施例において、更新の頻度を示すグラフ。 実施例において、計算に用いた回路の内部電圧の変化を示すグラフ。
本明細書などにおいて、人工ニューラルネットワーク（ＡＮＮ、以後、ニューラルネットワークと呼称する。）とは、生物の神経回路網を模したモデル全般を指す。一般的には、ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。
シナプスの結合（ニューロン同士の結合）の強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態（又は実施例）に示す構成は、他の実施の形態（又は他の実施例）に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態（又は実施例）の中で述べる内容（一部の内容でもよい）は、その実施の形態（又はその実施例）で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態（又は一つ若しくは複数の別の実施例）で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態（又は実施例）の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態（又は実施例）において述べる図（一部でもよい）は、その図の別の部分、その実施の形態（又はその実施例）において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態（又は一つ若しくは複数の別の実施例）において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態（又は実施例）について図面を参照しながら説明している。但し、実施の形態（又は実施例）は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態（又は実施例）の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成（又は実施例の構成）において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である演算回路の構成例、及び動作例について説明する。
＜構成例＞
図１は、演算回路１００の構成例を示している。図１に示す演算回路１００は、後述するメモリセルに保持された第１データと、メモリセルに入力された第２データと、の積和演算を行う回路であり、該積和演算の結果に応じた活性化関数の値を出力する回路である。なお、第１データ、及び第２データは、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
図１に示す演算回路１００は、電流供給回路ＩＳと、回路ＷＤＤと、回路ＷＬＤと、回路ＶＬＤと、活性化関数回路ＡＣＴＶと、学習回路ＬＥＣと、メモリセルアレイＭＣＡと、を有する。
＜＜メモリセルアレイＭＣＡ＞＞
メモリセルアレイＭＣＡは、メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｘｒ［１］と、メモリセルＡＭｘｒ［２］と、メモリセルＡＭｗｒ［１］と、メモリセルＡＭｗｒ［２］と、を有する。メモリセルＡＭ［１］、及びメモリセルＡＭ［２］は、第１データを保持する機能を有し、メモリセルＡＭｘｒ［１］、及びメモリセルＡＭｘｒ［２］は、積和演算を行うために必要になる第１参照データを保持する機能を有する。そして、メモリセルＡＭｗｒ［１］、及びメモリセルＡＭｗｒ［２］は、積和演算を行うために必要になる第２参照データを保持する機能を有する。つまり、メモリセルアレイＭＣＡは、不揮発性のローカルメモリとしても機能する。このため、演算を行う回路にデータを保持するメモリ部を設けることにより、計算時に逐一、演算回路１００の外部から当該計算に必要なデータを読み出して、当該演算回路に送信する時間を省略することができる。なお、参照データも、第１データ、及び第２データと同様に、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
なお、図１のメモリセルアレイＭＣＡは、メモリセルが２行３列のマトリクス状に配置された構成としているが、メモリセルアレイＭＣＡは、メモリセルが３行以上４列以上のマトリクス状に配置された構成としてもよい。また、積和演算でなく乗算を行う場合、メモリセルアレイＭＣＡは、メモリセルが行方向に３個、列方向に１個以上、マトリクス状に配置されている構成としてもよい。
ところで、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［１］、メモリセルＡＭｘｒ［２］、メモリセルＡＭｗｒ［１］、及びメモリセルＡＭｗｒ［２］のそれぞれは同じ回路構成とすることができる。そのため、本明細書等では、特に断りがない場合、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［１］、メモリセルＡＭｘｒ［２］、メモリセルＡＭｗｒ［１］、及びメモリセルＡＭｗｒ［２］をまとめてメモリセルＡＭと記載することがある。
〔メモリセルＡＭ〕
次に、メモリセルＡＭの構成例について説明する。
メモリセルＡＭは、図１に示すとおり、端子ｍ１乃至端子ｍ５を有する。
また、メモリセルＡＭは、例えば、図２（Ａ）に示す構成とすることができる。メモリセルＡＭは、トランジスタＴｒ１と、トランジスタＴｒ２と、容量素子Ｃ１と、容量素子Ｃ２と、を有する。
なお、トランジスタＴｒ１は、ＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、アルミニウム、ガリウム、イットリウム、スズなどが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
トランジスタＴｒ１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
また、トランジスタＴｒ２に対しても、ＯＳトランジスタを用いることで、トランジスタＴｒ１と同時に作製することができるため、演算回路の作製工程を短縮することができる場合がある。また、トランジスタＴｒ２として、チャネル形成領域に、酸化物でなく、非晶質シリコン、多結晶シリコンなどのシリコンが含まれるトランジスタ（以後、Ｓｉ ＦＥＴ、Ｓｉトランジスタなどと呼称する。）としてもよい。
メモリセルＡＭにおいて、トランジスタＴｒ１の第１端子は、トランジスタＴｒ２のゲートと、容量素子Ｃ１の第１端子と、容量素子Ｃ２の第１端子と、に電気的に接続されている。加えて、トランジスタＴｒ２の第１端子は、配線ＶＲ０に電気的に接続されている。
配線ＶＲ０は、トランジスタＴｒ２の第１端子‐第２端子間に電流を流すための配線である。そのため、配線ＶＲ０は、所定の電位を与えるための配線として機能する。例えば、配線ＶＲ０が与える電位は、接地電位、又は接地電位よりも低い電位とすることができる。
また、メモリセルＡＭにおいて、トランジスタＴｒ１の第２端子は、端子ｍ１に電気的に接続され、トランジスタＴｒ２の第２端子は、端子ｍ２に電気的に接続され、トランジスタＴｒ１のゲートは、端子ｍ３に電気的に接続されている。容量素子Ｃ１の第２端子は、端子ｍ４に電気的に接続され、容量素子Ｃ２の第２端子は、端子ｍ５に電気的に接続されている。
また、トランジスタＴｒ１の第１端子と、トランジスタＴｒ２のゲートと、容量素子Ｃ１の第１端子と、容量素子Ｃ２の第１端子と、の接続箇所がメモリセルＡＭの保持ノードとなり、図２（Ａ）では、ノードＮＭと示している。特に、本明細書などにおいて、特定のメモリセルのノードＮＭを示す場合、“ノードＮＭ（特定のメモリセルの符号）”と記載する。例えば、メモリセルＡＭ［１］のノードＮＭを示す場合、ノードＮＭ（ＡＭ［１］）と記載し、また、例えば、メモリセルＡＭｘｒ［２］のノードを示す場合、ノードＮＭ（ＡＭｘｒ［２］）と記載する。
ところで、本発明の一態様に係る演算回路１００のメモリセルアレイＭＣＡが有するメモリセルＡＭの構成は、図２（Ａ）に記載した構成に限定されない。メモリセルＡＭの構成は、状況に応じて、回路素子の取捨選択、及び／又は電気的な接続の構成の変更を行うことができる。
例えば、図２（Ａ）に示したメモリセルＡＭが有するトランジスタＴｒ１、トランジスタＴｒ２は、バックゲートを有する構成としてもよい。図２（Ｂ）では、トランジスタＴｒ１、トランジスタＴｒ２がバックゲートを有しているメモリセルＡＭの構成を示している。特に、トランジスタＴｒ１のバックゲートは、トランジスタＴｒ１のゲートに電気的に接続され、トランジスタＴｒ２のバックゲートは、トランジスタＴｒ２のゲートに電気的に接続されている。このような接続構成にすることによって、トランジスタＴｒ１、及び／又はトランジスタＴｒ２のソース‐ドレイン間に流れるオン電流を高くすることができ、メモリセルＡＭの動作速度を速くすることができる。
次に、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［１］、メモリセルＡＭｘｒ［２］、メモリセルＡＭｗｒ［１］、メモリセルＡＭｗｒ［２］のそれぞれと各配線との接続構成について説明する。
メモリセルＡＭ［１］において、端子ｍ１は、配線ＷＤに電気的に接続され、端子ｍ２は、配線ＢＬに電気的に接続され、端子ｍ３は、配線ＷＬ［１］に電気的に接続され、端子ｍ４は、配線ＶＬ［１］に電気的に接続され、端子ｍ５は、配線ＨＷ［１］に電気的に接続されている。
メモリセルＡＭ［２］において、端子ｍ１は、配線ＷＤに電気的に接続され、端子ｍ２は、配線ＢＬに電気的に接続され、端子ｍ３は、配線ＷＬ［２］に電気的に接続され、端子ｍ４は、配線ＶＬ［２］に電気的に接続され、端子ｍ５は、配線ＨＷ［２］に電気的に接続されている。
メモリセルＡＭｘｒ［１］において、端子ｍ１は、配線ＷＤｘｒに電気的に接続され、端子ｍ２は、配線ＢＬｘｒに電気的に接続され、端子ｍ３は、配線ＷＬ［１］に電気的に接続され、端子ｍ４は、配線ＶＬ［１］に電気的に接続され、端子ｍ５は、配線ＧＮＤＬに電気的に接続されている。
メモリセルＡＭｘｒ［２］において、端子ｍ１は、配線ＷＤｘｒに電気的に接続され、端子ｍ２は、配線ＢＬｘｒに電気的に接続され、端子ｍ３は、配線ＷＬ［２］に電気的に接続され、端子ｍ４は、配線ＶＬ［２］に電気的に接続され、端子ｍ５は、配線ＧＮＤＬに電気的に接続されている。
メモリセルＡＭｗｒ［１］において、端子ｍ１は、配線ＷＤｗｒに電気的に接続され、端子ｍ２は、配線ＢＬｗｒに電気的に接続され、端子ｍ３は、配線ＷＬ［１］に電気的に接続され、端子ｍ４は、配線ＧＮＤＬに電気的に接続され、端子ｍ５は、配線ＨＷ［１］に電気的に接続されている。
メモリセルＡＭｗｒ［２］において、端子ｍ１は、配線ＷＤｗｒに電気的に接続され、端子ｍ２は、配線ＢＬｗｒに電気的に接続され、端子ｍ３は、配線ＷＬ［２］に電気的に接続され、端子ｍ４は、配線ＧＮＤＬに電気的に接続され、端子ｍ５は、配線ＨＷ［２］に電気的に接続されている。
なお、配線ＧＮＤＬは、配線ＧＮＤＬの電気的接続先に接地電位ＧＮＤを与えるための配線である。そのため、接地電位ＧＮＤは、高電源電位ＶＤＤよりも低い。
＜＜電流供給回路ＩＳ＞＞
電流供給回路ＩＳは、端子ｃｏと、端子ｃｏｘｒと、端子ｃｏｗｒと、を有する。端子ｃｏは、配線ＢＬに電気的に接続され、端子ｃｏｘｒは、配線ＢＬｘｒに電気的に接続され、端子ｃｏｗｒは、配線ＢＬｗｒに電気的に接続されている。電流供給回路ＩＳは、配線ＢＬ、配線ＢＬｘｒ、配線ＢＬｗｒに対して電流を供給する機能を有する。本明細書などでは、端子ｃｏから配線ＢＬに流れる電流をＩＣと記し、端子ｃｏｘｒから配線ＢＬｘｒに流れる電流をＩＣｘｒと記し、端子ｃｏｗｒから配線ＢＬｗｒに流れる電流をＩＣｗｒと記している。
図１では、電流供給回路ＩＳは、一例としてバイアス回路ＣＳと、カレントミラー回路ＣＭと、を有するものとして示している。この場合の電流供給回路ＩＳの構成例の詳細を図３（Ａ）に示す。
図３（Ａ）に示す電流供給回路ＩＳは、バイアス回路ＣＳとして、回路ＣＳ１と、回路ＣＳｘと、回路ＣＳｗと、を有し、カレントミラー回路ＣＭとして、回路ＣＭｘと、回路ＣＭｗと、を有する。
回路ＣＳ１は、端子ｄ１と、端子ｄ２と、端子ｄｘと、端子ｄｗと、複数の定電流源と、を有する回路である。回路ＣＳ１の内部において、端子ｄ１と、端子ｄ２と、端子ｄｘと、端子ｄｗと、のそれぞれは、異なる定電流源に電気的に接続されている。また、端子ｄ１は、配線ＯＬ［１］に電気的に接続され、端子ｄｘは、配線ＯＬｘｒに電気的に接続され、端子ｄ２は、配線ＯＬ［２］に電気的に接続され、端子ｄｗは、配線ＯＬｗｒに電気的に接続されている。更に、配線ＯＬ［１］及び配線ＯＬ［２］は、端子ｃｏに電気的に接続され、配線ＯＬｘｒは、端子ｃｏｘｒに電気的に接続され、配線ＯＬｗｒは、端子ｃｏｗｒに電気的に接続されている。なお、本構成例では、回路ＣＳ１は、端子ｄ１から電流Ｉｄ１を出力し、端子ｄｘから電流Ｉｄｘを出力し、端子ｄ２から電流Ｉｄ２を出力し、端子ｄｗから電流Ｉｄｗを出力するものとする。
回路ＣＭｘは、配線ＯＬｘｒの電位に応じた電流を配線ＯＬ［１］及び配線ＯＬｘｒから吸出するためのカレントミラー回路である。なお、本構成例では、配線ＯＬ［１］及び配線ＯＬｘｒからそれぞれ電流ＩＣＭｘｒが吸出されているものとする。但し、回路構成によっては、回路ＣＭｘは、配線ＯＬｘｒの電位に応じた電流を配線ＯＬ［１］及び配線ＯＬｘｒに供給するカレントミラー回路としてもよい。
回路ＣＭｗは、配線ＯＬｗｒの電位に応じた電流を配線ＯＬ［２］及び配線ＯＬｗｒから吸出するためのカレントミラー回路である。なお、本構成例では、配線ＯＬ［２］及び配線ＯＬｗｒからそれぞれ電流ＩＣＭｗｒが吸出されているものとする。但し、回路構成によっては、回路ＣＭｗは、配線ＯＬｗｒの電位に応じた電流を配線ＯＬ［２］及び配線ＯＬｗｒに供給するカレントミラー回路としてもよい。
回路ＣＳｘは、配線ＯＬ［１］の電位をサンプリングして、配線ＯＬ［１］から当該電位に応じた電流を吸出する電流シンク回路である。なお、本構成例では、配線ＯＬ［１］から電流ＩＣＳｘが吸出されているものとする。但し、回路構成によっては、回路ＣＳｘは、配線ＯＬ［１］の電位をサンプリングして、当該電位に応じた電流を供給する電流ソース回路としてもよい。また、回路ＣＳｘは、配線ＯＬ［１］に対して電流の供給、電流の吸出の両方を行う回路としてもよい。また、図３（Ａ）に示す電流供給回路ＩＳは、状況に応じて回路ＣＳｘを除いてもよい。
回路ＣＳｗは、配線ＯＬ［２］の電位をサンプリングして、配線ＯＬ［２］から当該電位に応じた電流を吸出する電流シンク回路である。なお、本構成例では、配線ＯＬ［２］から電流ＩＣＳｗが吸出されているものとする。但し、回路構成によっては、回路ＣＳｗは、配線ＯＬ［２］の電位をサンプリングして、当該電位に応じた電流を供給する電流ソース回路としてもよい。また、回路ＣＳｗは、配線ＯＬ［２］に対して電流の供給、電流の吸出の両方を行う回路としてもよい。また、図３（Ａ）に示す電流供給回路ＩＳは、状況に応じて回路ＣＳｗを除いてもよい。
また、配線ＯＬ［１］及び配線ＯＬ［２］は、互いに電気的に接続されているため、回路ＣＳｘと回路ＣＳｗとをまとめてもよい。図３（Ｂ）は、回路ＣＳｘと回路ＣＳｗとを回路ＣＳｘｗとしてまとめた電流供給回路ＩＳの構成例である。なお、図３（Ｂ）において、回路ＣＳｘｗは、配線ＯＬ［１］の電位をサンプリングして、配線ＯＬ［１］から当該電位に応じた電流ＩＣＳｘｗを吸出する電流シンク回路としている。但し、回路構成によっては、回路ＣＳｘｗは、配線ＯＬ［１］の電位をサンプリングして、当該電位に応じた電流を供給する電流ソース回路としてもよい。また、回路ＣＳｘｗは、配線ＯＬ［１］に対して電流の供給、電流の吸出の両方を行う回路としてもよい。また、図３（Ｂ）に示す電流供給回路ＩＳは、状況に応じて回路ＣＳｘｗを除いてもよい。
次に、電流供給回路ＩＳの具体的な構成例について、説明する。
図３（Ａ）に示した電流供給回路ＩＳの回路図の例を図４に示す。図４の電流供給回路ＩＳにおいて、回路ＣＳ１はトランジスタＭ１乃至トランジスタＭ４を有し、回路ＣＭｘはトランジスタＭ５、トランジスタＭ６を有し、回路ＣＭｗはトランジスタＭ７、トランジスタＭ８を有し、回路ＣＳｘはトランジスタＭ９乃至トランジスタＭ１１と、容量素子ＣＤ１と、を有し、回路ＣＳｗはトランジスタＭ１２乃至トランジスタＭ１４と、容量素子ＣＤ２と、を有する。なお、図４に示す電流供給回路ＩＳにおいて、トランジスタＭ１乃至トランジスタＭ１４は、ｎチャネル型トランジスタとしている。そのため、電流供給回路ＩＳは、単極性回路として構成することができる。
また、トランジスタＭ１乃至トランジスタＭ１４は、トランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、トランジスタＭ１乃至トランジスタＭ１４は、Ｓｉトランジスタとしてもよい。
回路ＣＳ１において、トランジスタＭ１乃至トランジスタＭ４のそれぞれの第１端子は、配線ＯＬ［１］、配線ＯＬｘｒ、配線ＯＬ［２］、配線ＯＬｗｒに電気的に接続され、トランジスタＭ１乃至トランジスタＭ４のそれぞれのゲートは、配線ＯＬ［１］、配線ＯＬｘｒ、配線ＯＬ［２］、配線ＯＬｗｒに電気的に接続されている。また、トランジスタＭ１乃至トランジスタＭ４のそれぞれの第２端子は、配線ＶＤＤＬに電気的に接続されている。更に、トランジスタＭ１乃至トランジスタＭ４のそれぞれはバックゲートを有しており、トランジスタＭ１乃至トランジスタＭ４のそれぞれのバックゲートは、配線ＢＧＬ１乃至配線ＢＧＬ４に電気的に接続されている。
配線ＶＤＤＬは、配線ＶＤＤＬの電気的接続先に高電源電位ＶＤＤを与えるための配線である。
トランジスタＭ１乃至トランジスタＭ４のそれぞれは、ゲート−ソース間電圧が０Ｖとなっているため、配線ＢＧＬ１乃至配線ＢＧＬ４のそれぞれに高レベル電位を与えることによって、トランジスタＭ１乃至トランジスタＭ４のそれぞれのソース−ドレイン間に電流を流すことができる。図４に示した回路ＣＳ１は、この動作によって、配線ＯＬ［１］、配線ＯＬｘｒ、配線ＯＬ［２］、配線ＯＬｗｒのそれぞれに対して定電流を供給する回路とすることができる。なお、図４における電流Ｉｄ１、Ｉｄ２、Ｉｄｘ、Ｉｄｗは、等しい電流としなくてもよく、具体的には、Ｉｄ１とＩｄ２の和は、Ｉｄｘ及びＩｄｗのそれぞれよりも大きいことが好ましい。そのため、トランジスタＭ１乃至トランジスタＭ４のそれぞれのサイズは、互いに異なっていてもよい。また、トランジスタＭ１乃至トランジスタＭ４のそれぞれの第２端子に接続されている配線ＶＤＤＬは、互いに異なる高電源電位が与えられている配線としてもよい。
回路ＣＭｘにおいて、トランジスタＭ５の第１端子は、配線ＯＬ［１］に電気的に接続され、トランジスタＭ６の第１端子は、配線ＯＬｘｒに電気的に接続され、トランジスタＭ５及びトランジスタＭ６のそれぞれの第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＭ５のゲートは、トランジスタＭ６のゲートと、配線ＯＬｘｒと、に電気的に接続されている。
回路ＣＭｗにおいて、トランジスタＭ７の第１端子は、配線ＯＬ［２］に電気的に接続され、トランジスタＭ８の第１端子は、配線ＯＬｗｒに電気的に接続され、トランジスタＭ７及びトランジスタＭ８のそれぞれの第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＭ７のゲートは、トランジスタＭ８のゲートと、配線ＯＬｗｒと、に電気的に接続されている。
配線ＶＳＳＬは、配線ＶＳＳＬの電気的接続先に低電源電位ＶＳＳを与えるための配線である。そのため、低電源電位ＶＳＳは、高電源電位ＶＤＤよりも低い。また、低電源電位ＶＳＳは、接地電位ＧＮＤ、又は接地電位よりも低い電位とすることが好ましい。
図４に示した回路ＣＭｘは、トランジスタＭ６の第１端子の電位、つまり配線ＯＬｘｒの電位を参照して、当該電位に応じた電流ＩＣＭｘｒを配線ＯＬ［１］及び配線ＯＬｘｒから吸出するカレントミラー回路として機能する。同様に、図４に示した回路ＣＭｗは、トランジスタＭ８の第１端子の電位、つまり配線ＯＬｗｒの電位を参照して、当該電位に応じた電流ＩＣＭｗｒを配線ＯＬ［２］及び配線ＯＬｗｒから吸出するカレントミラー回路として機能する。
回路ＣＳｘにおいて、トランジスタＭ９の第１端子は、トランジスタＭ１０の第１端子と、配線ＯＬ［１］と、に電気的に接続され、トランジスタＭ９のゲートは、トランジスタＭ１０の第２端子と、トランジスタＭ１１の第１端子と、容量素子ＣＤ１の第１端子と、に電気的に接続されている。トランジスタＭ９の第２端子、トランジスタＭ１１の第２端子、容量素子ＣＤＩの第２端子のそれぞれは、配線ＶＳＳＬに電気的に接続されている。トランジスタＭ１０のゲートは、配線ＯＳＰ１に電気的に接続され、トランジスタＭ１１のゲートは、配線ＯＲＰ１に電気的に接続されている。
回路ＣＳｗにおいて、トランジスタＭ１２の第１端子は、トランジスタＭ１３の第１端子と、配線ＯＬ［２］と、に電気的に接続され、トランジスタＭ１２のゲートは、トランジスタＭ１３の第２端子と、トランジスタＭ１４の第１端子と、容量素子ＣＤ２の第１端子と、に電気的に接続されている。トランジスタＭ１３の第２端子、トランジスタＭ１４の第２端子、容量素子ＣＤ２の第２端子のそれぞれは、配線ＶＳＳＬに電気的に接続されている。トランジスタＭ１３のゲートは、配線ＯＳＰ２に電気的に接続され、トランジスタＭ１４のゲートは、配線ＯＲＰ２に電気的に接続されている。
図４に示した回路ＣＳｘは、配線ＯＬ［１］の電位をサンプリングして、当該電位に応じた電流ＩＣＳｘを配線ＯＬ［１］から吸出する電流シンク回路として機能する。回路ＣＳｘは、初めに配線ＯＳＰ１に低レベル電位を印加して、トランジスタＭ１０をオフ状態にし、配線ＯＲＰ１に高レベル電位を印加して、トランジスタＭ１１をオン状態にすることで、容量素子ＣＤ１の第１端子に保持されている電位をＶＳＳにする。次に、配線ＯＲＰ１に低レベル電位を印加して、トランジスタＭ１１をオフ状態にし、配線ＯＳＰ１に高レベル電位を印加して、トランジスタＭ１０をオン状態にすることで、配線ＯＬ［１］の電位、又は当該電位の近傍を容量素子ＣＤ１の第１端子に保持する。その後、配線ＯＲＰ１、配線ＯＳＰ１のそれぞれに低レベル電位を印加して、トランジスタＭ１０、トランジスタＭ１１のそれぞれをオフ状態にすることで、トランジスタＭ９のソース−ドレイン間を介して、配線ＯＬ［１］から電流ＩＣＳｘを吸出することができる。
図４に示した回路ＣＳｗは、配線ＯＬ［２］の電位をサンプリングして、当該電位に応じた電流ＩＣＳｗを配線ＯＬ［２］から吸出する電流シンク回路として機能する。回路ＣＳｗの動作は、配線ＯＳＰ１、配線ＯＲＰ１のそれぞれを配線ＯＳＰ２、配線ＯＲＰ２と置き換え、トランジスタＭ９乃至トランジスタＭ１１のそれぞれをトランジスタＭ１２乃至トランジスタＭ１４と置き換え、容量素子ＣＤ１を容量素子ＣＤ２と置き換えることで、回路ＣＳｘの動作と同様にみなすことができる。これにより、トランジスタＭ１２のソース−ドレイン間を介して、配線ＯＬ［２］から電流ＩＣＳｗを吸出することができる。
＜＜回路ＷＤＤ、回路ＷＬＤ、回路ＶＬＤ＞＞
次に、メモリセルアレイＭＣＡの周辺回路に含まれる回路ＷＤＤ、回路ＷＬＤ、回路ＶＬＤについて、説明する。
回路ＷＤＤは、配線ＷＤと、配線ＷＤｘｒと、配線ＷＤｗｒと、に電気的に接続されている。回路ＷＤＤは、メモリセルアレイＭＣＡが有するそれぞれのメモリセルＡＭに格納するための第１データを送信する機能を有する。
回路ＷＬＤは、配線ＷＬ［１］と、配線ＷＬ［２］と、に電気的に接続されている。回路ＷＬＤは、メモリセルアレイＭＣＡが有するメモリセルＡＭにデータ（第１データ、第１参照データ、第２参照データ）を書き込む際に、当該データの書き込み先となるメモリセルＡＭを選択する機能を有する。
回路ＶＬＤは、配線ＶＬ［１］と、配線ＶＬ［２］と、に電気的に接続されている。回路ＶＬＤは、メモリセルアレイＭＣＡが有するそれぞれの容量素子Ｃ１の第２端子に対して、第２データに応じた電位を印加する機能を有する。また、回路ＶＬＤは、後述する学習回路ＬＥＣにも第２データに応じた電位を送信する機能を有する。
＜＜活性化関数回路ＡＣＴＶ＞＞
活性化関数回路ＡＣＴＶは、端子ａｉと、端子ａｆｂと、端子ａｏと、を有する。特に、端子ａｉは、配線ＢＬに電気的に接続され、端子ａｆｂは、後述する学習回路ＬＥＣの端子ｇｉ４に電気的に接続されている。特に、図１では、メモリセルアレイＭＣＡに電気的に接続されている配線ＢＬから、端子ａｉに流れる電流をＩαと記している。また、端子ａｏは、配線ＯＰＬに電気的に接続され、配線ＯＰＬは、演算回路１００の結果を外部に出力するための配線として機能することができる。
活性化関数回路ＡＣＴＶは、配線ＢＬから端子ａｉに入力された電流、又は電流の変化に応じて電位を生成する機能と、当該電位に対して、あらかじめ定義された関数に従った演算を行う回路である。当該関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔ）関数、しきい値関数などを用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。活性化関数回路ＡＣＴＶの出力結果は、端子ａｆｂ、及び端子ａｏに出力される。端子ａｆｂと端子ｇｉ４とは電気的に接続されているため、活性化関数回路ＡＣＴＶの出力結果は、学習回路ＬＥＣに入力される。なお、本明細書などにおいて、当該出力結果は、演算結果データと呼称する。
図５（Ａ）に、活性化関数回路ＡＣＴＶの構成例を示す。図５（Ａ）の活性化関数回路ＡＣＴＶは、入力された電流に応じて電位を生成する機能を有する回路であって、コンパレータＣＭＰと、定電圧源ＶＣ１と、定電圧源ＶＣ２と、抵抗素子Ｒ１と、スイッチＳＷＡと、を有する。
コンパレータＣＭＰの＋側入力端子は、スイッチＳＷＡの第１端子と、抵抗素子Ｒ１の第１端子と、に電気的に接続され、コンパレータＣＭＰの−側入力端子は、定電圧源ＶＣ２の正極端子に電気的に接続され、コンパレータＣＭＰの出力端子は、端子ａｆｂと、端子ａｏと、に電気的に接続されている。定電圧源ＶＣ２の負極端子は配線ＧＮＤＬに電気的に接続され、抵抗素子Ｒ１の第２端子は、定電圧源ＶＣ１の正極端子に電気的に接続され、定電圧源ＶＣ１の負極端子は、配線ＧＮＤＬに電気的に接続され、スイッチＳＷＡの第２端子は、端子ａｉに電気的に接続されている。
図５（Ａ）に示す活性化関数回路ＡＣＴＶには、配線ＳＷＡＬが電気的に接続されている。配線ＳＷＡＬは、スイッチＳＷＡのオン状態、又はオフ状態の切り替えを行うための配線である。
図５（Ａ）の活性化関数回路ＡＣＴＶにおいて、コンパレータＣＭＰの入力インピーダンスが抵抗素子Ｒ１よりも十分に高く、かつ端子ａｉから電流が入力されたとき、当該電流は抵抗素子Ｒ１に流れる。このとき、抵抗素子Ｒ１の第１端子−第２端子間において、電圧が生じる。特に、抵抗素子Ｒ１の第１端子の電位は、当該電流の大きさによって決まる。つまり、コンパレータＣＭＰの＋側入力端子への入力電位は、端子ａｉから入力された電流によって決まる。
定電圧源ＶＣ１、及び定電圧源ＶＣ２は、同じ電圧を出力する定電圧源とする。このとき、定電圧源ＶＣ２の正極の電位は、コンパレータＣＭＰの一側入力端子に入力される参照電位となる。このため、コンパレータＣＭＰは、＋側入力端子への入力電位と、−側入力端子への参照電位と、を比較して、当該比較の結果に応じた電位を出力端子から出力する。なお、コンパレータＣＭＰの出力端子から出力される電位は、２値の電位、すなわち、低レベル電位、又は高レベル電位の一方とすることができる。なお、ここでの活性化関数回路ＡＣＴＶに含まれるコンパレータＣＭＰとして、代わりに差動増幅器を用いていもよく、この場合、当該差動増幅器から出力される電位は、アナログ値となる。
コンパレータＣＭＰの出力端子から出力された電位は、演算結果データとして、端子ａｏ及び端子ａｆｂに出力される。特に、端子ａｆｂは、学習回路ＬＥＣの端子ｇｉ４に電気的に接続されているため、演算結果データは、学習回路ＬＥＣに入力される。
なお、図５（Ａ）の活性化関数回路ＡＣＴＶを駆動しない場合、スイッチＳＷＡによって、端子ａｉとコンパレータＣＭＰの＋側入力端子との間を非導通状態にすればよい。このような構成にすることによって、所定のタイミングで、端子ａｉに入力される電流に応じた電位を出力することができる。また、スイッチＳＷＡを設けず、代わりにコンパレータＣＭＰに対して、コンパレータＣＭＰを駆動するための電源電位の印加を停止して、活性化関数回路ＡＣＴＶを駆動させない構成としてもよい。
図５（Ｂ）は、図５（Ａ）と異なる、別の活性化関数回路ＡＣＴＶの構成例を示す。図５（Ａ）の活性化関数回路ＡＣＴＶは、入力された電流の変化に応じて電位を生成する機能を有する回路であって、トランジスタＴｒ６乃至トランジスタＴｒ８と、容量素子Ｃａｃｔｖと、抵抗素子Ｒ２と、コンパレータＣＭＰと、定電圧源ＶＣ３と、を有する。なお、図５（Ｂ）において、トランジスタＴｒ６乃至トランジスタＴｒ８は、ｎチャネル型トランジスタとしている。
また、トランジスタＴｒ６乃至トランジスタＴｒ８は、トランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、トランジスタＴｒ６乃至トランジスタＴｒ８は、Ｓｉトランジスタとしてもよい。
端子ａｉは、容量素子Ｃａｃｔｖの第１端子と、抵抗素子Ｒ１の第１端子と、に電気的に接続されている。容量素子Ｃａｃｔｖの第２端子は、トランジスタＴｒ６の第１端子と、トランジスタＴｒ７のゲートと、に電気的に接続されている。トランジスタＴｒ７の第１端子は、トランジスタＴｒ８の第１端子と、コンパレータＣＭＰの＋側入力端子と、に電気的に接続されている。なお、容量素子Ｃａｃｔｖの第１端子と、抵抗素子Ｒ１の第１端子と、端子ａｉと、の電気的接続点をノードＮａとし、容量素子Ｃａｃｔｖの第２端子と、トランジスタＴｒ６の第１端子と、トランジスタＴｒ７のゲートと、の電気的接続点をノードＮｂとする。
抵抗素子Ｒ２の第２端子は、配線ＶｒｅｆＬと電気的に接続されている。トランジスタＴｒ６の第２端子は、配線ＶａＬと電気的に接続され、トランジスタＴｒ７のゲートは、配線ＲＳＴと電気的に接続されている。トランジスタＴｒ７の第２端子は、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ８の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ８のゲートは、配線ＶｂＬと電気的に接続されている。
配線ＶｒｅｆＬは、電位Ｖｒｅｆを与える配線であり、配線ＶａＬは、電位Ｖａを与える配線であり、配線ＶｂＬは、電位Ｖｂを与える配線である。配線ＲＳＴは、トランジスタＴｒ６の導通状態、非導通状態を切り替えるための電位を与える配線である。
図５（Ｂ）に示す活性化関数回路ＡＣＴＶにおいて、トランジスタＴｒ７と、トランジスタＴｒ８と、配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶｂＬと、によって、ソースフォロワ回路が構成されている。
図５（Ｂ）に示す活性化関数回路ＡＣＴＶより、抵抗素子Ｒ２と、配線ＶｒｅｆＬと、によって、ノードＮａには、端子ａｉから流れてくる電流、及び抵抗素子Ｒ２の抵抗に応じた電位が与えられる。
図５（Ｂ）に示す活性化関数回路ＡＣＴＶの動作例について説明する。端子ａｉから１回目の電流（以後、第１電流と呼称する。）が流れたとき、抵抗素子Ｒ２と、配線ＶｒｅｆＬと、により、ノードＮａに第１電流と抵抗素子Ｒ１の抵抗とに応じた電位が与えられる。また、このとき、トランジスタＴｒ６を導通状態として、ノードＮｂに電位Ｖａを与える。その後、トランジスタＴｒ６を非導通状態とする。
次に、端子ａｉから２回目の電流（以後、第２電流と呼称する。）が流れたとき、第１電流が流れたときと同様に、抵抗素子Ｒ２と、配線ＶｒｅｆＬと、により、ノードＮａに第２電流と抵抗素子Ｒ２の抵抗とに応じた電位が与えられる。このとき、ノードＮｂはフローティング状態となっているので、ノードＮａの電位が変化したことで、容量結合によって、ノードＮｂの電位も変化する。ノードＮａの電位の変化をΔＶＮａとし、容量結合係数をＫとしたとき、ノードＮｂの電位はＶａ＋Ｋ・ΔＶＮａとなる。トランジスタＴｒ７のしきい値電圧をＶｔｈとしたとき、配線ＯＬから電位Ｖａ＋Ｋ・ΔＶＮａ−Ｖｔｈが出力される。ここで、電位Ｖａをしきい値電圧Ｖｔｈとすることで、コンパレータＣＭＰの＋側入力端子に対して電位Ｋ・ΔＶＮａを入力することができる。
なお、容量結合係数Ｋは、トランジスタＴｒ７のゲート容量、ノードＮｂ周りの配線材料、寄生抵抗などによって決まる定数である。また、電位の変化量ΔＶＮａは、第１電流から第２電流への変化量と、抵抗素子Ｒ１の抵抗値と、電位Ｖｒｅｆと、に応じて定まる。そのため、容量結合係数Ｋと、抵抗素子Ｒ１の抵抗値と、電位Ｖｒｅｆと、のそれぞれは定数とすることができるため、コンパレータＣＭＰの＋側入力端子に入力される電位Ｋ・ΔＶＮａは、第１電流から第２電流への変化量に応じて決まる。
定電圧源ＶＣ３は定電圧源であり、定電圧源ＶＣ３の正極の電位は、コンパレータＣＭＰの−側入力端子に入力される参照電位となる。このため、コンパレータＣＭＰは、＋側入力端子への入力電位Ｋ・ΔＶＮａと、−側入力端子への参照電位と、を比較して、当該比較の結果に応じた電位を出力端子から出力する。なお、コンパレータＣＭＰの出力端子から出力される電位は、２値の電位、すなわち、低レベル電位、又は高レベル電位の一方とすることができる。また、定電圧源ＶＣ３の正極‐負極間の電圧は、容量結合係数Ｋと、抵抗素子Ｒ１の抵抗値と、電位Ｖｒｅｆと、に応じて適切に定めることができる。
図５（Ｂ）の活性化関数回路ＡＣＴＶにおいて、コンパレータＣＭＰの出力端子から出力された電位は、演算結果データとして、端子ａｏ及び端子ａｆｂに出力される。特に、端子ａｆｂは、学習回路ＬＥＣの端子ｇｉ４に電気的に接続されているため、演算結果データは、学習回路ＬＥＣに入力される。
図５（Ａ）（Ｂ）に示したコンパレータＣＭＰは、単極性回路として構成することができる。具体的には、例えば、単極性回路として構成されているコンパレータＣＭＰは、図５（Ｃ）の回路とすることができる。図５（Ｃ）に示すコンパレータＣＭＰは、差動増幅器ＤＩＡａと、差動増幅器ＤＩＡｂと、回路ＬＡＴと、容量素子ＣＥ１と、容量素子ＣＥ２と、スイッチＳＷＢ１乃至スイッチＳＷＢ６と、を有する。また、回路ＬＡＴは、端子ＩＬＰと、端子ＩＬＮと、を有する。なお、端子ＩＮＰは、コンパレータＣＭＰの＋側入力端子に相当し、端子ＩＮＮは、コンパレータＣＭＰの−側入力端子に相当し、端子ＯＬＰは、コンパレータＣＭＰの＋側出力端子に相当する。特に、端子ＯＬＰは、図５（Ａ）（Ｂ）に示すコンパレータＣＭＰの出力端子に相当するため、端子ＯＬＰは、端子ａｏと端子ａｆｂとに電気的に接続される。図５（Ｃ）に示すコンパレータＣＭＰは、差動出力を行う回路として、コンパレータＣＭＰの−側出力端子に相当する端子ＯＬＮも図示しているが、図５（Ａ）（Ｂ）の活性化関数回路ＡＣＴＶに用いる場合、−側出力端子から出力される出力電位を用いていないので、端子ＯＬＮは素子、配線、回路などに電気的に接続されていない構成となっている。
差動増幅器ＤＩＡａの非反転入力端子は、スイッチＳＷＢ１の２対の端子の一方と、スイッチＳＷＢ３の２対の端子の一方と、に電気的に接続され、差動増幅器ＤＩＡａの反転入力端子は、スイッチＳＷＢ２の２対の端子の一方と、スイッチＳＷＢ４の２対の端子の一方と、に電気的に接続され、差動増幅器ＤＩＡａの非反転出力端子は、容量素子ＣＥ１の２対の電極の一方に電気的に接続され、差動増幅器ＤＩＡｂの反転出力端子は、容量素子ＣＥ１の２対の電極の一方に電気的に接続されている。
差動増幅器ＤＩＡｂの非反転入力端子は、スイッチＳＷＢ５の２対の端子の一方と、容量素子ＣＥ１の２対の端子の他方と、に電気的に接続され、差動増幅器ＤＩＡｂの反転入力端子は、スイッチＳＷＢ６の２対の端子の一方と、容量素子ＣＥ２の２対の端子の他方と、に電気的に接続され、差動増幅器ＤＩＡｂの非反転出力端子は、回路ＬＡＴの端子ＩＬＰに電気的に接続され、差動増幅器ＤＩＡｂの反転出力端子は、回路ＬＡＴの端子ＩＬＮに電気的に接続されている。
スイッチＳＷＢ１の２対の端子の他方は端子ＩＮＰに電気的に接続され、スイッチＳＷＢ２の２対の端子の他方は端子ＩＮＮに電気的に接続されている。また、スイッチＳＷＢ３乃至スイッチＳＷＢ６のそれぞれの２対の端子の他方は、配線ＣＲＥＦに電気的に接続されている。
スイッチＳＷＢ１及びスイッチＳＷＢ２のそれぞれの制御端子は、配線ＳＴＢに電気的に接続されている。また、スイッチＳＷＢ３乃至スイッチＳＷＢ６のそれぞれの制御端子は、配線ＳＴに電気的に接続されている。なお、スイッチＳＷＢ１乃至スイッチＳＷＢ６は、ｎチャネル型のトランジスタとすることができ、ここでは、スイッチＳＷＢ１乃至スイッチＳＷＢ６のそれぞれの制御端子は、当該トランジスタのゲートとする。
配線ＣＲＥＦは、コンパレータＣＭＰに比較電位を供給するための配線である。そのため、図５（Ｃ）には図示していないが、配線ＣＲＥＦに与えられる比較電位は、端子ＩＮＮに与えられる電位とすることができる。なお、活性化関数回路ＡＣＴＶの構成によっては、配線ＣＲＥＦに与えられる比較電位は、端子ＩＮＰに与えられる電位としてもよい。
次に、差動増幅器ＤＩＡａ、及び差動増幅器ＤＩＡｂについて説明する。差動増幅器ＤＩＡａ、及び差動増幅器ＤＩＡｂを単極性回路とする場合、差動増幅器ＤＩＡａ、及び差動増幅器ＤＩＡｂは、図６（Ａ）に示す回路とすることができる。図６（Ａ）に示す差動増幅器ＤＩＡａ、差動増幅器ＤＩＡｂは、ｎチャネル型トランジスタであるトランジスタＡ１乃至トランジスタＡ１０と、容量素子Ｂ１乃至容量素子Ｂ４と、を有する。また、差動増幅器ＤＩＡａ、及び差動増幅器ＤＩＡｂは、反転入力端子ｉｎと、非反転入力端子ｉｐと、非反転出力端子ｏｐと、を有する。更に、図６（Ａ）に示す差動増幅器ＤＩＡａ、及び差動増幅器ＤＩＡｂは、配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶＢＣＳと、配線ＶＢＩＳと、配線ＳＣＯと、配線ＳＣＯＢと、配線ＳＴと、に電気的に接続されている。
トランジスタＡ１乃至トランジスタＡ１０は、トランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、トランジスタＡ１乃至トランジスタＡ１０は、Ｓｉトランジスタとしてもよい。
配線ＶＤＤＬは、差動増幅器ＤＩＡａ、差動増幅器ＤＩＡｂに高電源電位を与えるための配線であり、配線ＶＳＳＬは、差動増幅器ＤＩＡａ、差動増幅器ＤＩＡｂに低電源電位を与えるための配線である。
配線ＶＢＣＳは、所定のトランジスタのゲート、及び所定の容量素子の２対の端子の一方に第１定電位を印加するための配線である。また、配線ＶＢＩＳは、所定のトランジスタのゲート、及び所定の容量素子の２対の端子の一方に第２定電位を印加するための配線である。
配線ＳＴ、配線ＳＣＯ、配線ＳＣＯＢは、スイッチング素子として用いるトランジスタのゲートに電位を印加するための配線であり、これによって当該トランジスタの導通、非導通の切り替えを行う。当該スイッチング素子として用いるトランジスタは、トランジスタＡ１、トランジスタＡ３、トランジスタＡ７、トランジスタＡ８、トランジスタＡ９である。
次に、回路ＬＡＴについて説明する。回路ＬＡＴは、端子ＩＬＰ、及び端子ＩＬＮに入力された電位をサンプリングして保持する回路と、ラッチ回路と、ラッチ回路によって増幅された電位を保持する回路と、電位を出力するためのバッファ回路と、を有する。回路ＬＡＴを単極性回路とする場合、回路ＬＡＴは、図６（Ｂ）に示す回路とすることができる。図６（Ｂ）に示す回路ＬＡＴは、ｎチャネル型トランジスタであるトランジスタＡ１１乃至トランジスタＡ３０と、容量素子Ｂ５乃至容量素子Ｂ１０と、を有する。また、回路ＬＡＴは、配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶＢＣＳと、配線ＳＴと、配線ＳＴＢと、配線ＬＴと、配線ＬＴＢと、配線ＳＨと、に電気的に接続されている。
トランジスタＡ１１乃至トランジスタＡ３０は、トランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、トランジスタＡ１１乃至トランジスタＡ３０は、Ｓｉトランジスタとしてもよい。
ここで、図５（Ｃ）に示すコンパレータＣＭＰの動作例について、説明する。初めに、配線ＳＴに高レベル電位が印加され、配線ＳＴＢに低レベル電位が印加される。これによってスイッチＳＷＢ１、スイッチＳＷＢ２がオフ状態となり、スイッチＳＷＢ３乃至スイッチＳＷＢ６がオン状態となる。また、図６（Ａ）に示す差動増幅器ＤＩＡａ、及び差動増幅器ＤＩＡｂにおいて、トランジスタＡ１及びトランジスタＡ３がオン状態となり、トランジスタＡ２とトランジスタＡ４のそれぞれのゲート、容量素子Ｂ１と容量素子Ｂ２のそれぞれの２対の電極の一方に配線ＶＢＣＳからの電位が印加される。更に、図６（Ｂ）に示す回路ＬＡＴにおいて、トランジスタＡ１１及びトランジスタＡ１３がオン状態となり、トランジスタＡ１２とトランジスタＡ１４のそれぞれのゲート、容量素子Ｂ５と容量素子Ｂ６のそれぞれの２対の電極の一方に配線ＶＢＣＳからの電位が印加される。
また、配線ＳＣＯに高レベル電位が印加され、配線ＳＣＯＢに高レベル電位が印加される。これにより、図６（Ａ）に示す差動増幅器ＤＩＡａ、及び差動増幅器ＤＩＡｂにおいて、トランジスタＡ７乃至トランジスタＡ９がオン状態となり、特に、トランジスタＡ１０のゲート、容量素子Ｂ３と容量素子Ｂ４のそれぞれの２対の電極の一方に配線ＶＢＩＳからの電位が印加される。
このとき、差動増幅器ＤＩＡａ、及び差動増幅器ＤＩＡｂのそれぞれの非反転入力端子ｉｐ、反転入力端子ｉｎには、配線ＣＲＥＦからの比較電位が与えられる。このため、差動増幅器ＤＩＡａの非反転出力端子ｏｐ、反転出力端子ｏｎのそれぞれから、互いにほぼ同じ電位が出力される。また、このときのそれぞれの電位を第１差動出力電位、第２差動出力電位とする。同様に、差動増幅器ＤＩＡｂの端子ｏｐ、端子ｏｎのそれぞれから、互いにほぼ同じ電位が出力される。
また、図６（Ｂ）の回路ＬＡＴにおいて、配線ＬＴ、及び配線ＬＴＢのそれぞれに高レベル電位が印加されている。これにより、トランジスタＡ１５乃至トランジスタＡ１８はオン状態となり、配線ＣＲＥＦからの比較電位が、容量素子Ｂ７と容量素子Ｂ８のそれぞれの２対の電極の一方に印加される。また、トランジスタＡ２１とトランジスタＡ２４がオン状態となるので、トランジスタＡ２１の第１端子と第２端子のそれぞれの電位はほぼ等しくなる。なお、配線ＳＴＢには低レベル電位が印加されているため、トランジスタＡ１９とトランジスタＡ２０はオフ状態となっている。
次に、配線ＳＴに低レベル電位が印加され、配線ＳＣＯに低レベル電位が印加される。これによって、スイッチＳＷＢ３乃至スイッチＳＷＢ６がオフ状態になる。更に、図６（Ａ）の差動増幅器ＤＩＡａ、差動増幅器ＤＩＡｂにおいて、トランジスタＡ１、トランジスタＡ３、トランジスタＡ９がオフ状態となり、図６（Ｂ）の回路ＬＡＴにおいて、トランジスタＡ１１、トランジスタＡ１３がオフ状態となる。このため、容量素子Ｂ１乃至容量素子Ｂ６のそれぞれの２対の電極の一方の電位が保持される。
次に、配線ＳＴＢに高レベル電位が印加される。このとき、コンパレータＣＭＰの端子ＩＮＰと端子ＩＮＮのそれぞれの電位が、差動増幅器ＤＩＡａの非反転入力端子ｉｐと反転入力端子ｉｎに入力される。これによって、差動増幅器ＤＩＡａの非反転出力端子ｏｐと反転出力端子ｏｎのそれぞれから、差動入力に応じた電位が出力される。このとき、それぞれの差動入力に応じた電位を第３差動出力電位、第４差動出力電位とする。ところで、容量素子ＣＥ１と容量素子ＣＥ２のそれぞれの２対の電極の他方は電気的に浮遊状態となっているため、容量素子ＣＥ１の２対の電極の他方の電位は、第３差動出力電位と第１差動出力電位との差分に応じて変動し、容量素子ＣＥ２の２対の電極の他方の電位は、第４差動出力電位と、第２差動出力電位との差分に応じて変動する。そのため、差動増幅器ＤＩＡｂの非反転入力端子ｉｐと反転入力端子ｉｎのそれぞれには、比較電位から変動した電位が入力され、差動増幅器ＤＩＡｂの非反転出力端子ｏｐと反転出力端子ｏｎのそれぞれから、当該電位に応じた差動出力電位が出力される。
これにより、当該差動出力電位は、回路ＬＡＴの端子ＩＬＰと端子ＩＬＮに入力される。このため、回路ＬＡＴにおいて、当該差動出力電位は、容量素子Ｂ７と容量素子Ｂ８のそれぞれの２対の電極の一方に印加される。また、配線ＳＴＢに高レベル電位が印加されるタイミングで、配線ＬＴに低レベル電位が印加される。このため、当該差動出力電位は、トランジスタＡ１７、トランジスタＡ１８を介して、トランジスタＡ２１の第１端子及び第２端子に印加されない。
ここで、配線ＬＴに高レベル電位が印加され、配線ＬＴＢに低レベル電位が印加されることで、トランジスタＡ２１の第１端子及び第２端子のそれぞれに、容量素子Ｂ７と容量素子Ｂ８のそれぞれの２対の電極の一方に保持された当該差動出力電位が入力される。ところで、図６（Ｂ）に示す回路ＬＡＴにおいて、トランジスタＡ１１乃至トランジスタＡ１４、トランジスタＡ２２乃至トランジスタＡ２４、容量素子Ｂ５、容量素子Ｂ６によって、ラッチ回路が構成されている。したがって、当該ラッチ回路によって、入力された当該差動出力電位の一方は高レベル電位に変動し、他方は低レベル電位に変動する。
次に、配線ＳＨに高レベル電位が印加されることで、トランジスタＡ２５、トランジスタＡ２６がオン状態となり、当該差動出力電位のそれぞれから変動した、高レベル電位と低レベル電位が、容量素子Ｂ９と容量素子Ｂ１０のそれぞれの２対の電極の一方に保持される。ところで、図６（Ｂ）に示す回路ＬＡＴにおいて、トランジスタＡ２７乃至トランジスタＡ３０によって、バッファ回路が構成されている。高レベル電位が、トランジスタＡ２７及びトランジスタＡ３０のそれぞれのゲートに印加され、低レベル電位が、トランジスタＡ２８及びトランジスタＡ２９のそれぞれのゲートに印加される場合、端子ＯＬＰから低レベル電位が出力され、端子ＯＬＮから高レベル電位が出力される。また、低レベル電位が、トランジスタＡ２７及びトランジスタＡ３０のそれぞれのゲートに印加され、高レベル電位が、トランジスタＡ２８及びトランジスタＡ２９のそれぞれのゲートに印加されるとき、端子ＯＬＰから高レベル電位が出力され、端子ＯＬＮから低レベル電位が出力される。なお、トランジスタＡ２７乃至トランジスタＡ３０のゲートに入力される高レベル電位、及び低レベル電位は、端子ＯＬＰと端子ＯＬＮから出力される高レベル電位、及び低レベル電位と異なる場合がある。
また、このとき、配線ＳＨに低レベル電位を印加して、トランジスタＡ２５、トランジスタＡ２６をオフ状態にすることで、ラッチ回路から出力された高レベル電位、及び低レベル電位を容量素子Ｂ９と容量素子Ｂ１０のそれぞれの２対の電極の一方に保持することができる。これによって、バッファ回路への入力電位が保持されるため、ラッチ回路の内容を初期化することができる。
以上の通り、図５（Ａ）（Ｂ）に示すコンパレータＣＭＰとして、図５（Ｃ）、図６（Ａ）（Ｂ）に図示した単極性回路のコンパレータＣＭＰを適用することができる。なお、図６（Ａ）（Ｂ）に示した各回路図では、ｎチャネル型トランジスタを用いているが、代わりにｐチャネル型トランジスタを用いて、図６（Ａ）（Ｂ）に示した各回路図の構成を変更してもよい。
図５（Ａ）に示すコンパレータＣＭＰと、定電圧源ＶＣ１と、定電圧源ＶＣ２と、に含まれる全てのトランジスタの極性をｎチャネル型又はｐチャネル型の一方にすることによって、図５（Ａ）に示す活性化関数回路ＡＣＴＶを単極性回路として構成することができる。また、図５（Ｂ）に示すコンパレータＣＭＰと、定電圧源ＶＣ３と、に含まれる全てのトランジスタの極性をｎチャネル型にすることによって、図５（Ｂ）に示す活性化関数回路ＡＣＴＶを単極性回路として構成することができる。
なお、本発明の一態様に係る演算回路１００が有する活性化関数回路ＡＣＴＶの構成は、図５（Ａ）（Ｂ）に示した構成に限定されない。演算回路１００が有する活性化関数回路ＡＣＴＶの構成は、演算したい内容などに応じて適宜変更することができる。また、演算回路１００は、回路構成が異なる活性化関数回路ＡＣＴＶを複数有し、複数の活性化関数回路ＡＣＴＶから所望の回路を１つ選んで演算を行う構成としてもよい。
＜＜学習回路ＬＥＣ＞＞
学習回路ＬＥＣは、メモリセルＡＭに保持されている第１データを更新するための回路である。
第１データを更新するには、演算回路１００のメモリセルアレイＭＣＡにおいて、一度演算を行う必要がある。当該演算に用いる第２データと、教師データと、演算結果データと、が必要になる。ここで、複数の第１データの一をｗ、複数の第２データの一をｘ、教師データをｔ、演算結果データをｙと定義する。第１データの更新量をΔｗとすると、Δｗは下記の式（Ａ１）で表すことができる。
Figure 2019207404
なお、ηは学習率を表す定数であり、０以上１以下の実数である。学習率ηの数値が大きくすると１回あたりの更新量が大きくなるが、更新を繰り返すことで第１データと演算結果データが発散してしまう場合がある。一方、学習率ηの数値が小さくすると、第１データと演算結果データが収束しやすくなるが、収束するのに必要な更新回数が多くなる。
学習回路ＬＥＣは、第１データｗ、第２データｘ、教師データｔ、演算結果データｙを与えることによって、更新量Δｗを算出する回路である。
学習回路ＬＥＣは、図１に示すとおり、端子ｇｉ１と、端子ｇｉ２［１］と、端子ｇｉ２［２］と、端子ｇｉ３と、端子ｇｉ４と、端子ｉｏ［１］と、端子ｉｏ［２］と、を有する。
端子ｇｉ１は、配線ＸＬに電気的に接続され、端子ｇｉ２［１］は、配線ＶＬ［１］に電気的に接続され、端子ｇｉ２［２］は、配線ＶＬ［２］に電気的に接続され、端子ｇｉ３は、配線ＴＬに電気的に接続され、端子ｇｉ４は、端子ａｆｂに電気的に接続されている。
また、端子ｉｏ［１］は、配線ＨＷ［１］に電気的に接続され、端子ｉｏ［２］は、配線ＨＷ［２］に電気的に接続されている。
配線ＸＬは、入力データを学習回路ＬＥＣに入力するための配線であり、配線ＴＬは、教師データを学習回路ＬＥＣに入力するための配線である。なお、ここでの入力データとは、第２データｘと比較する基準のデータとして扱われる。
また、端子ｇｉ［１］には、配線ＶＬ［１］を介して、回路ＶＬＤから出力される第２データが入力される。同様に、端子ｇｉ［２］には、配線ＶＬ［２］を介して、回路ＶＬＤから出力される第２データが入力される。
学習回路ＬＥＣは、配線ＶＬ［１］から第２データを受け取ることで、その第２データと、配線ＸＬから入力された入力データと、配線ＴＬから入力された教師データと、端子ｇｉ４に入力された演算結果データと、を用いて第１データの更新量を生成して、配線ＨＷ［１］に送信する。また、学習回路ＬＥＣは、配線ＶＬ［２］から第２データを受け取ることで、その第２データと、配線ＸＬから入力された入力データと、配線ＴＬから入力された教師データと、端子ｇｉ４に入力された演算結果データと、を用いて第１データの更新量を生成して、配線ＨＷ［２］に送信する。
図７に学習回路ＬＥＣの構成例を示す。図７に示す学習回路ＬＥＣは、加算回路ＡＤＡ［１］と、加算回路ＡＤＡ［２］と、加算回路ＡＤＢ［１］と、加算回路ＡＤＢ［２］と、乗算回路ＭＬＴ［１］と、乗算回路ＭＬＴ［２］と、積分回路ＩＴＧ［１］と、積分回路ＩＴＧ［２］と、を有する。
積分回路ＩＴＧ［１］及び積分回路ＩＴＧ［２］のそれぞれは、端子ｉｉを有する。乗算回路ＭＬＴ［１］の出力端子は、積分回路ＩＴＧ［１］の端子ｉｉに電気的に接続され、乗算回路ＭＬＴ［１］の出力端子は、積分回路ＩＴＧ［２］の端子ｉｉに電気的に接続されている。
初めに、端子ｇｉ２［１］に第２データが入力され、かつ端子ｇｉ４に演算結果データが入力されることによって、端子ｉｏ［１］から更新量Δｗが出力される動作について説明する。
加算回路ＡＤＡ［１］は、端子ｇｉ１に入力されたデータと、端子ｇｉ２［１］に入力されたデータと、の差分をとる機能を有する。つまり、加算回路ＡＤＡ［１］によって、端子ｇｉ１に入力された入力データｘ０と、端子ｇｉ２［１］に入力された第２データｘと、からデータｘ０−ｘを生成する。また、生成されたデータｘ０−ｘは、乗算回路ＭＬＴ［１］に入力される。
加算回路ＡＤＢ［１］は、端子ｇｉ３に入力されたデータと、端子ｇｉ４に入力されたデータと、の差分をとる機能を有する。つまり、加算回路ＡＤＢ［１］によって、端子ｇｉ３に入力された教師データｔと、端子ｇｉ４に入力された演算結果データｙと、からデータｔ−ｙを生成する。また、生成されたデータｔ−ｙは、乗算回路ＭＬＴ［１］に入力される。
乗算回路ＭＬＴ［１］は、加算回路ＡＤＡ［１］及び加算回路ＡＤＢ［１］のそれぞれで生成されたデータｘ０−ｘ及びデータｔ−ｙの積を生成する機能を有する。これによって、データΔｗが生成される。また、生成されたΔｗは、積分回路ＩＴＧ［１］の端子ｉｉに入力される。
このとき、乗算回路ＭＬＴ［１］から出力されたデータを積分回路ＩＴＧ［１］に入力する際、乗算回路ＭＬＴ［１］から出力された電流を、抵抗素子を用いて、当該抵抗素子間に電圧を生成してから当該電圧を積分回路ＩＴＧ［１］に入力する方法が望ましい。この場合、抵抗素子の抵抗値を調整することによって、データｘ０−ｘ及びデータｔ−ｙの積に対して学習率ηを作用することができる。
また、学習率ηの作用の方法については、上記に限定されない。例えば、積分回路ＩＴＧ［１］の積分係数としてηを演算に加えてもよい。この場合、積分回路ＩＴＧ［１］に含まれる容量素子の容量値を調整することによって、学習率ηを作用することができる。
上記の通り、加算回路ＡＤＡ［１］、加算回路ＡＤＢ［１］、及び乗算回路ＭＬＴ［１］によって、２つの入力の差を１組として、２組の積を算出することができる。このため、加算回路ＡＤＡ［１］、加算回路ＡＤＢ［１］、及び乗算回路ＭＬＴ［１］として、例えば、ギルバートセルと呼ばれる乗算回路を適用することができる。
ところで、ギルバートセルを用いた場合、ｘ０とｘとの差動対、ｔとｙとの差動対のそれぞれに起因する誤差が生じる場合がある。このため、ギルバートセルに対して、ギルバートセルの入力差動を高速に入れ替え、且つギルバートセルの出力差動を高速に入れ替えて、オフセットキャンセルを行う構成とするのが好ましい。このとき、出力差動には高周波成分が含まれているため、積分回路ＩＴＧ［１］にデータΔｗを入力する前に、ローパスフィルタなどを介して、データΔｗに対して、高周波成分を除去する構成とするのがよい。
積分回路ＩＴＧ［１］は、入力されたデータΔｗと、前回までに入力された更新量の合計値と、の和を更新データΣΔｗとして出力する回路である。
学習によって第１データを決める場合、第１データの更新を複数回行う必要がある。そのため、学習回路ＬＥＣは、第１データの更新を行う度に、加算回路ＡＤＡ［１］、加算回路ＡＤＢ［１］、及び乗算回路ＭＬＴ［１］によって更新量Δｗを算出する。そして、積分回路ＩＧＴ［１］によって、更新量Δｗと、前回まで更新の度に計算された更新量の合計値と、を用いて更新データΣΔｗが生成される。
積分回路ＩＧＴ［１］の出力端子は、端子ｉｏ［１］に電気的に接続されている。端子ｉｏ［１］は、配線ＨＷ［１］に電気的に接続されているため、配線ＨＷ［１］には積分回路ＩＧＴ［１］から出力された更新データΣΔｗに応じた電位ＶΣΔｗが印加される。
端子ｇｉ２［２］に第２データが入力され、かつ端子ｇｉ４に演算結果データが入力される場合についても、上記と同様の動作によって、端子ｉｏ［２］から更新データΣΔｗに応じた電位ＶΣΔｗが出力される。
なお、前述の通り、学習回路ＬＥＣは、加算回路ＡＤＡ［１］、加算回路ＡＤＢ［１］、乗算回路ＭＬＴ［１］、及び積分回路ＩＴＧ［１］によって、メモリセルアレイＭＣＡの１行目のメモリセルＡＭの第１データを更新し、加算回路ＡＤＡ［２］、加算回路ＡＤＢ［２］、乗算回路ＭＬＴ［２］、及び積分回路ＩＴＧ［２］によって、メモリセルアレイＭＣＡの２行目のメモリセルＡＭの第１データを更新する。そのため、メモリセルアレイＭＣＡが３行以上の構成である場合、必要に応じて加算回路、乗算回路、ローパスフィルタ、積分回路を学習回路ＬＥＣに設ければよい。
また、学習回路ＬＥＣは、ｎチャネル型トランジスタのみを有する単極性回路として構成することができる。
図８（Ａ）は、図７に示した加算回路ＡＤＡ［１］、加算回路ＡＤＢ［１］、乗算回路ＭＬＴ［１］（加算回路ＡＤＡ［２］、加算回路ＡＤＢ［２］、乗算回路ＭＬＴ［２］）に適用できるギルバートセルの構成例を示した回路図である。図８に示すギルバートセルの構成例を用いることによって、加算回路ＡＤＡ［１］、加算回路ＡＤＢ［１］、乗算回路ＭＬＴ［１］（加算回路ＡＤＡ［２］、加算回路ＡＤＢ［２］、乗算回路ＭＬＴ［２］）を単極性回路として構成することができる。
図８（Ａ）のギルバートセルは、２つの入力差動、及び出力差動にそれぞれチョッパ回路ＣＣ１乃至チョッパ回路ＣＣ３を設けている。チョッパ回路ＣＣ１乃至チョッパ回路ＣＣ３のそれぞれは、端子ｃｐ１乃至端子ｃｐ４を有しており、端子ｃｐ１と、端子ｃｐ３又は端子ｃｐ４の一方と、の間を導通状態にし、かつ端子ｃｐ２と、端子ｃｐ３又は端子ｃｐ４の他方と、の間を導通状態にする回路として機能する。図８（Ｂ）は、チョッパ回路ＣＣ１乃至チョッパ回路ＣＣ３に適用できるチョッパ回路ＣＣの構成例を示した回路図である。
図８（Ａ）のギルバートセルは、トランジスタＴｒ１１乃至トランジスタＴｒ１９を有している。トランジスタＴｒ１１及びトランジスタＴｒ１２は第１の差動対として機能し、トランジスタＴｒ１３及びトランジスタＴｒ１４は第２の差動対として機能し、トランジスタＴｒ１５及びトランジスタＴｒ１６は第３の差動対として機能する。なお、図８（Ａ）において、トランジスタＴｒ１１乃至トランジスタＴｒ１９は、ｎチャネル型トランジスタとしている。
また、トランジスタＴｒ１１乃至トランジスタＴｒ１９は、トランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、トランジスタＴｒ１１乃至トランジスタＴｒ１９は、Ｓｉトランジスタとしてもよい。
第１の差動対には、チョッパ回路ＣＣ１を介して、入力データｘ０及び第２データが入力され、第２の差動対には、チョッパ回路ＣＣ１を介して、入力データｘ０及び第２データが入力され、第３の差動対には、チョッパ回路ＣＣ２を介して、教師データｔ及び演算結果データｙが入力される。そのため、チョッパ回路ＣＣ１の端子ｃｐ１は端子ｇｉ１に電気的に接続され、チョッパ回路ＣＣ１の端子ｃｐ２は端子ｇｉ２［１］（端子ｇｉ２［２］）に電気的に接続され、チョッパ回路ＣＣ２の端子ｃｐ１は端子ｇｉ３に電気的に接続され、チョッパ回路ＣＣ２の端子ｃｐ２は端子ｇｉ４に電気的に接続されている。
そして、図８（Ａ）のギルバートセルの出力は、チョッパ回路ＣＣ３の端子ｃｐ３及び端子ｃｐ４の電圧となり、端子ｃｐ３及び端子ｃｐ４の差電圧が、加算及び乗算の結果に応じた値となる。
トランジスタＴｒ１７、及びトランジスタＴｒ１８のそれぞれの第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＴｒ１７、及びトランジスタＴｒ１８のそれぞれのゲートは、配線ＶＧＣＲに電気的に接続されている。配線ＶＧＣＲにバイアス電圧を与えることによって、トランジスタＴｒ１７、及びトランジスタＴｒ１８は、ギルバートセルに電流を入力する電流源として機能する。
トランジスタＴｒ１９の第１端子は、配線ＶＧＣＢに電気的に接続され、トランジスタＴｒ１９の第１端子は、配線ＧＮＤＬに電気的に接続されている。配線ＶＧＣＢにバイアス電圧を与えることによって、トランジスタＴｒ１９は、ギルバートセルから電流を吸出する役割を有する。
図８（Ｂ）に示すチョッパ回路ＣＣは、トランジスタＴｒ２１乃至トランジスタＴｒ２４と、端子ｃｐ１乃至端子ｃｐ４と、を有する。配線ＣＬＫＬは、クロック信号を送信するための配線であり、配線ＣＬＫＬＢは、配線ＣＬＫＬに送られるクロック信号の反転信号を送信するための配線である。なお、図８（Ｂ）において、トランジスタＴｒ２１乃至トランジスタＴｒ２４は、ｎチャネル型トランジスタとしている。
また、トランジスタＴｒ２１乃至トランジスタＴｒ２４は、トランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、トランジスタＴｒ２１乃至トランジスタＴｒ２４は、Ｓｉトランジスタとしてもよい。
配線ＣＬＫＬに高レベル電位が印加されると、配線ＣＬＫＬＢに低レベル電位が印加されることになり、これによって、トランジスタＴｒ２１及びトランジスタＴｒ２２がオン状態、トランジスタＴｒ２３及びトランジスタＴｒ２４がオフ状態となる。その結果、端子ｃｐ１‐端子ｃｐ３間、及び端子ｃｐ２‐端子ｃｐ４間のそれぞれが電気的に接続される。
また、配線ＣＬＫＬに低レベル電位が印加されると、配線ＣＬＫＬＢに高レベル電位が印加されることになり、これによって、トランジスタＴｒ２１及びトランジスタＴｒ２２がオフ状態、トランジスタＴｒ２３及びトランジスタＴｒ２４がオン状態となり、端子ｃｐ１‐端子ｃｐ４間、及び端子ｃｐ２‐端子ｃｐ３間のそれぞれが電気的に接続される。
チョッパ回路ＣＣ１乃至チョッパ回路ＣＣ３において、配線ＣＬＫＬの電位を高速に高レベル電位、低レベル電位と切り替えることによって、ギルバートセルの差動対に起因する誤差に対して、オフセットキャンセルを行うことができる。
ところで、図８（Ａ）のギルバートセル、及び図８（Ｂ）のチョッパ回路は、ｐチャネル型トランジスタを有さず、ｎチャネル型トランジスタのみ有しているため、図８（Ａ）のギルバートセル、及び図８（Ｂ）のチョッパ回路は、単極性回路として構成することができる。
次に、積分回路ＩＴＧ［１］（積分回路ＩＴＧ［２］）をｎチャネル型トランジスタのみで構成した例について説明する。
図９（Ａ）は、図７に示した積分回路ＩＴＧ［１］（積分回路ＩＴＧ［２］）に適用できる回路構成の例を示した図である。図９（Ａ）に示す積分回路は、トランジスタＴｒ２６乃至トランジスタＴｒ２９と、容量素子ＣＬ１と、容量素子ＣＬ２と、完全差動増幅器ＦＤＡと、を有する。なお、図９に示す積分回路ＩＴＧ［１］（積分回路ＩＴＧ［２］）において、トランジスタＴｒ２６乃至トランジスタＴｒ２９は、ｎチャネル型トランジスタとしている。
また、トランジスタＴｒ２６乃至トランジスタＴｒ２９は、トランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、トランジスタＴｒ２６乃至トランジスタＴｒ２９は、Ｓｉトランジスタとしてもよい。
完全差動増幅器ＦＤＡの非反転入力端子は、入力端子ｎｔ１と、トランジスタＴｒ２８の第１端子と、容量素子ＣＬ１と、に電気的に接続され、完全差動増幅器ＦＤＡの反転入力端子は、入力端子ｎｔ２と、トランジスタＴｒ２９の第１端子と、容量素子ＣＬ２と、に電気的に接続されている。完全差動増幅器ＦＤＡの反転出力端子は、出力端子ｓｔ１と、トランジスタＴｒ２６の第１端子と、トランジスタＴｒ２８の第２端子と、に電気的に接続され、完全差動増幅器ＦＤＡの非反転出力端子は、出力端子ｓｔ２と、トランジスタＴｒ２７の第１端子と、トランジスタＴｒ２９の第２端子と、に電気的に接続されている。容量素子ＣＬ１の第２端子は、トランジスタＴｒ２７の第１端子に電気的に接続され、容量素子ＣＬ２の第２端子は、トランジスタＴｒ２７の第２端子に電気的に接続されている。完全差動増幅器ＦＤＡは、出力同相電圧入力端子には、接地電位が与えられる配線に電気的に接続されている。
トランジスタＴｒ２６及びトランジスタＴｒ２７のそれぞれのゲートは、配線ＳＴＬに電気的に接続され、トランジスタＴｒ２８及びトランジスタＴｒ２９のそれぞれのゲートは、配線ＲＳＴＬに電気的に接続されている。
配線ＲＳＴＬに低レベル電位を印加し、配線ＳＴＬに高レベル電位を印加することによって、図９（Ａ）に示す積分回路を駆動することができる。
トランジスタＴｒ２６及びトランジスタＴｒ２７のそれぞれは、配線ＳＴＬに高レベル電位が印加されることで、容量素子ＣＬ１の第２端子及び容量素子ＣＬ２の第２端子のそれぞれに電位を保持する。
なお、容量素子ＣＬ１の第２端子及び容量素子ＣＬ２の第２端子のそれぞれに保持した電位は、配線ＲＳＴＬに高レベル電位、配線ＳＴＬに低レベル電位を印加することによって、リセットすることができる。
完全差動増幅器ＦＤＡの構成例を図９（Ｂ）に示す。なお、図９（Ｂ）は、説明に必要な回路、回路素子、配線などにのみ符号を付している。
図９（Ｂ）の完全差動増幅器ＦＤＡは、回路ＣＩＲＡと、回路ＣＩＲＢと、回路ＣＩＲＣと、を有する。また、完全差動増幅器ＦＤＡは、反転入力端子に相当する端子ｉｎｎと、非反転入力端子に相当する端子ｉｎｐと、反転出力端子に相当する端子ｏｕｔｎと、非反転出力端子に相当する端子ｏｕｔｐと、を有する。
図９（Ｂ）の完全差動増幅器ＦＤＡは、配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶＢＣＳと、配線ＶＢＩＳと、配線ＶＣＯＭと、配線ＣＯＭＩと、配線ＣＯＭＯと、配線ＳＣＯと、配線ＳＣＯＢと、配線ＳＥＴと、に電気的に接続されている。
配線ＶＤＤＬは、完全差動増幅器ＦＤＡに高電源電位を与えるための配線であり、配線ＶＳＳＬは、完全差動増幅器ＦＤＡに低電源電位を与えるための配線である。
配線ＶＢＣＳは、所定のトランジスタのゲート、及び所定の容量素子の２対の端子の一方に第１定電位を印加するための配線である。また、配線ＶＢＩＳは、所定のトランジスタのゲート、及び所定の容量素子の２対の端子の一方に第２定電位を印加するための配線である。
配線ＶＣＯＭは、完全差動増幅器ＦＤＡの出力同相電圧入力端子に相当する配線である。図９（Ａ）の通り、出力同相電圧入力端子には、接地電位を与える配線ＧＮＤＬが電気的に接続されているため、配線ＶＣＯＭは接地電位となる。
配線ＣＯＭＯは、差動出力の中間電位を出力するための配線であり、配線ＣＯＭＩは、当該中間電位を入力するための配線である。
初めに、完全差動増幅器ＦＤＡの動作を行うとき、配線ＳＥＴに高レベル電位が印加される。これにより、配線ＶＢＣＳによって、第１定電位がトランジスタＸ１乃至Ｘ４のそれぞれのゲート、容量素子Ｙ１乃至Ｙ４のそれぞれの２対の端子の一方に、第１定電位が印加される。そのため、トランジスタＸ１乃至Ｘ４のソース‐ドレイン間には、第１定電位に応じた電流が配線ＶＤＤＬから流れる。その後、配線ＳＥＴに低レベル電位を印加することで、容量素子Ｙ１乃至Ｙ４のそれぞれに第１定電位を保持することができる。
また、配線ＳＥＴに高レベル電位が印加されることによって、配線ＶＣＯＭから回路ＣＩＲＡの差動対に接地電位が印加される。これにより、端子ｉｎｎ及び端子ｉｎｐに入力されたデータを初期化することができる。なお、このとき、端子ｉｎｎ及び端子ｉｎｐには、信号が入力されないことが好ましい。
さらに、配線ＳＥＴに高レベル電位が印加されることによって、回路ＣＩＲＣの、電流を配線ＶＳＳＬに吸出するためのトランジスタＸ５、Ｘ６のゲート、及び容量素子Ｙ５、Ｙ６のそれぞれの２対の端子の一方に、配線ＶＢＩＳからの第２定電位が印加される。これにより、トランジスタＸ５、Ｘ６は、第２定電位に応じた電流を配線ＶＳＳＬに吸出する。その後、配線ＳＥＴに低レベル電位を印加することで、容量素子Ｙ５、Ｙ６に第２定電位を保持することができる。
なお、回路ＣＩＲＢにおいて、電流を配線ＶＤＤＬから供給するためのトランジスタＸ７、Ｘ８のゲートには、常に高電源電位が印加され、電流を配線ＶＳＳＬに排出するためのトランジスタＸ９のゲートには、常に第２定電位が印加されている。
配線ＳＣＯに高レベル電位が印加されることによって、回路ＣＩＲＡの、電流を配線ＶＳＳＬに排出するためのトランジスタＸ１０のゲート、及び容量素子Ｙ１０の２対の端子の一方に、配線ＶＢＩＳからの第２定電位が印加される。これにより、トランジスタＸ１０は、第２定電位に応じた電流を配線ＶＳＳＬに排出する。その後、配線ＳＣＯに低レベル電位を印加することで、容量素子Ｙ１０に第２定電位を保持する。なお、配線ＳＣＯＢには、配線ＳＣＯに入力される信号の反転信号が入力される。
このとき、端子ｉｎｎ、及び端子ｉｎｐにそれぞれ入力電位を印加することによって、回路ＣＩＲＡは、それぞれの入力電位に応じて、差動出力として、ノードＮＴ１から第１出力電位を出力し、ノードＮＴ２から第２出力電位を出力する。その後、回路ＣＩＲＣにおいて、電流を配線ＶＳＳＬに排出するためのトランジスタＸ５、Ｘ６のゲートの電位が、容量素子Ｙ５、Ｙ６の容量結合によって、第１出力電位及び第２出力電位に応じて変動する。これによって、回路ＣＩＲＣは、端子ｏｕｔｐ、端子ｏｕｔｎから完全差動増幅器ＦＤＡの出力電位を出力する。
ところで、配線ＳＣＯが低レベル電位となっているため、配線ＳＣＯＢは高レベル電位となっている。これにより、配線ＣＯＭＯは、端子ｏｕｔｐの電位と端子ｏｕｔｎの電位の中間電位が出力される。このため、配線ＣＯＭＩに当該中間電位が入力される。
このとき、回路ＣＩＲＢは、配線ＶＣＯＭの接地電位と、配線ＣＯＭＩの中間電位と、の差動入力によって、ノードＮＴ３から第３出力電位を出力する。その後、回路ＣＩＲＡにおいて、電流を配線ＶＳＳＬに排出するためのトランジスタＸ１０のゲートの電位が、容量素子Ｙ１０の容量結合によって、第２出力電位に応じて変動する。これによって、トランジスタＸ１０に流れる電流量が変化する。つまり、完全差動増幅器ＦＤＡにおけるコモンモードフィードバックは、配線ＣＯＭＩからの中間電位の入力によって回路ＣＩＲＢが第２出力電位を生成して、回路ＣＩＲＡに第２出力電位を与えることで行うことができる。
ところで、図９（Ｂ）に示す完全差動増幅器ＦＤＡは、ｎチャネル型トランジスタであるトランジスタＸ１乃至トランジスタＸ１０を有する。また、符号を付していないトランンジスタもｎチャネル型トランジスタとしている。このため、図９（Ｂ）に示す完全差動増幅器ＦＤＡは、単極性回路として構成されている。完全差動増幅器ＦＤＡが有する全てのトランジスタは、トランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、完全差動増幅器ＦＤＡが有する全て、又は一部のトランジスタは、Ｓｉトランジスタとしてもよい。
上記の通り、図８、図９に示す回路を学習回路ＬＥＣに適用することによって、学習回路ＬＥＣを、ｎチャネル型トランジスタのみを用いた単極性回路として構成することができる。
＜動作例＞
次に、演算回路１００の動作例について説明する。
なお、本動作例の説明で扱う演算回路１００の電流供給回路ＩＳは、図１０に示す構成とする。図１０に示す電流供給回路ＩＳは、図３（Ａ）の電流供給回路ＩＳにおいて、回路ＣＳ１の端子ｄ１と端子ｄ２とを端子ｄにまとめて、且つ、回路ＣＳｘ及び回路ＣＳｗを除いた構成となっている。そのため、図３（Ａ）の電流供給回路ＩＳにおいて、配線ＯＬ［１］及び配線ＯＬ［２］を配線ＯＬとしてまとめ、回路ＣＳ１の端子ｄから流れる電流として、電流Ｉｄ１及び電流Ｉｄ２を電流Ｉｄとしてまとめており、回路ＣＭｘ及び回路ＣＭｗによる電流の吸出は、配線ＯＬに流れる電流に対して行われる。
また、ここでは、演算回路１００において、電流Ｉαの変化量から演算結果データを取得して、第１データの更新をする動作について説明する。そのため、本動作例では、活性化関数回路ＡＣＴＶは、図５（Ｂ）に示した活性化関数回路ＡＣＴＶを適用して説明する。
図１１に演算回路１００の動作例のタイミングチャートを示す。図１１のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ１０における、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、配線ＷＤｘｒ、配線ＷＤｗｒ、ノードＮＭ（ＡＭ［１］）、ノードＮＭ（ＡＭ［２］）、ノードＮＭ（ＡＭｘｒ［１］）、ノードＮＭ（ＡＭｘｒ［２］）、ノードＮＭ（ＡＭｗｒ［１］）、ノードＮＭ（ＡＭｗｒ［２］）配線ＶＬ［１］、配線ＶＬ［２］、配線ＨＷ［１］、及び配線ＨＷ［２］の電位の変動を示し、電流ＩＣ−Ｉα、電流ＩＣｘｒ、及び電流ＩＣｗｒの大きさの変動を示している。特に、電流ＩＢ−Ｉαは、配線ＢＬから、メモリセルアレイＭＣＡのメモリセルＡＭ［１］及びメモリセルＡＭ［２］のそれぞれの端子ｍ２に流れる電流の総和を示している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位（図１１ではＨｉｇｈと表記している。）が印加され、配線ＷＬ［２］に低レベル電位（図１１ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤには接地電位（図１１ではＧＮＤと表記している。）よりもＶＰＲ−ＶＷ［１］大きい電位が印加され、配線ＷＤｘｒには接地電位よりもＶＰＲ大きい電位が印加され、配線ＷＤｗｒには接地電位よりもＶＰＲ−ＶＷ［１］大きい電位が印加されている。更に、配線ＶＬ［１］、配線ＶＬ［２］、配線ＨＷ［１］、及び配線ＨＷ［２］にはそれぞれ基準電位（図１１ではＲＥＦＰと表記している。また、本明細書等では初期電位と記載する場合がある。）が印加されている。
なお、電位ＶＷ［１］は、複数の第１データの一に対応する電位である。また、電位ＶＰＲは、参照データに対応する電位である。
このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｘｒ［１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｘｒ［１］のそれぞれのトランジスタＴｒ１はオン状態となる。そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ（ＡＭ［１］）との間が導通状態になるため、ノードＮＭ（ＡＭ［１］）の電位は、ＶＰＲ−ＶＷ［１］となる。同様に、メモリセルＡＭｘｒ［１］において、配線ＷＤｘｒとノードＮＭ（ＡＭｘｒ［１］）との間が導通状態になるため、ノードＮＭ（ＡＭｘｒ［１］）の電位は、ＶＰＲとなる。更に、メモリセルＡＭｗｒ［１］において、配線ＷＤｗｒとノードＮＭ（ＡＭｗｒ［１］）との間が導通状態になるため、ノードＮＭ（ＡＭｗｒ［１］）の電位は、ＶＰＲ−ＶＷ［１］となる。
ここで、メモリセルＡＭ［１］、メモリセルＡＭｘｒ［１］、及びメモリセルＡＭｗｒ［１］のそれぞれのトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，０としたとき、ＩＡＭ［１］，０は次の式で表すことができる。
Figure 2019207404
ｋは、トランジスタＴｒ２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ２のしきい値電圧である。
配線ＢＬｘｒからメモリセルＡＭｘｒ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭｘｒ［１］，０としたとき、同様に、ＩＡＭｘｒ［１］，０は次の式で表すことができる。
Figure 2019207404
また、配線ＢＬｗｒからメモリセルＡＭｗｒ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭｗｒ［１］，０としたとき、同様に、ＩＡＭｗｒ［１］，０は次の式で表すことができる。
Figure 2019207404
なお、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ１はオフ状態となる。このため、ノードＮＭ（ＡＭ［２］）、ノードＮＭ（ＡＭｘｒ［２］）、ノードＮＭ（ＡＭｗｒ［２］）への電位の保持は行われない。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］、メモリセルＡＭｘｒ［１］、及びメモリセルＡＭｗｒ［１］のそれぞれのトランジスタＴｒ１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］、メモリセルＡＭｘｒ［１］、及びメモリセルＡＭｗｒ［１］のそれぞれのトランジスタＴｒ１はオフ状態となる。
また、配線ＷＬ［２］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ１は、時刻Ｔ０２以前からオフ状態となっている。
上述のとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［１］、メモリセルＡＭｘｒ［２］、メモリセルＡＭｗｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ１はオフ状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮＭ（ＡＭ［１］）、ノードＮＭ（ＡＭ［２］）、ノードＮＭ（ＡＭｘｒ［１］）、ノードＮＭ（ＡＭｘｒ［２］）、ノードＮＭ（ＡＭｗｒ［１］）、及びノードＮＭｗｒ［２］のそれぞれの電位が保持される。
特に、演算回路１００の回路構成の説明で述べたとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［１］、メモリセルＡＭｘｒ［２］、メモリセルＡＭｗｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ１にＯＳトランジスタを適用することによって、トランジスタＴｒ１の第１端子‐第２端子間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ、配線ＷＤｘｒ、及び配線ＷＤｗｒには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［１］、メモリセルＡＭｘｒ［２］、メモリセルＡＭｗｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ１は、非導通状態となっているため、配線ＷＤ、配線ＷＤｘｒ、及び配線ＷＤｗｒからの電位の印加によって、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［１］、メモリセルＡＭｘｒ［２］、メモリセルＡＭｗｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのノードに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＰＲ−ＶＷ［２］大きい電位が印加され、配線ＷＤｘｒには接地電位よりもＶＰＲ大きい電位が印加され、配線ＷＤｗｒには接地電位よりもＶＰＲ−ＶＷ［２］大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＶＬ［１］、配線ＶＬ［２］、配線ＨＷ［１］、及び配線ＨＷ［２］には、それぞれ基準電位が印加されている。
なお、電位Ｖｗ［２］は、電位Ｖｗ［１］とは別の複数の第１データの一に対応する電位である。
このとき、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ１は、オン状態となる。そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ（ＡＭ［２］）との間が導通状態になるため、ノードＮＭ（ＡＭ［２］）の電位は、ＶＰＲ−ＶＷ［２］となる。同様に、メモリセルＡＭｘｒ［２］において、配線ＷＤｘｒとノードＮＭ（ＡＭｘｒ［２］）との間が導通状態になるため、ノードＮＭ（ＡＭ［２］）の電位は、ＶＰＲとなる。更に、メモリセルＡＭｗｒ［２］において、配線ＷＤｗｒとノードＮＭ（ＡＭｗｒ［２］）との間が導通状態になるため、ノードＮＭ（ＡＭｗｒ［２］）の電位は、ＶＰＲ−ＶＷ［２］となる。
ここで、メモリセルＡＭ［２］、メモリセルＡＭｘｒ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，０としたとき、ＩＡＭ［２］，０は次の式で表すことができる。
Figure 2019207404
配線ＢＬｘｒからメモリセルＡＭｘｒ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭｘｒ［２］，０としたとき、同様に、ＩＡＭｘｒ［２］，０は次の式で表すことができる。
Figure 2019207404
また、配線ＢＬｗｒからメモリセルＡＭｗｒ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭｗｒ［２］，０としたとき、同様に、ＩＡＭｗｒ［２］，０は次の式で表すことができる。
Figure 2019207404
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
ここで、時刻Ｔ０４から時刻Ｔ０６までの間における、配線ＢＬ、配線ＢＬｘｒ、及び配線ＢＬｗｒに流れる電流について説明する。
配線ＢＬｘｒには、電流供給回路ＩＳの端子ｃｏｘｒからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄｘと、回路ＣＭｘに吸出される電流と、を用いて記載することができる。このとき、回路ＣＭｘに吸出される電流をＩＣＭｘ，０としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2019207404
また、配線ＢＬｗｒには、電流供給回路ＩＳの端子ｃｏｗｒからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄｗと、回路ＣＭｗに吸出される電流と、を用いて記載することができる。このとき、回路ＣＭｗに吸出される電流をＩＣＭｗ，０としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2019207404
また、配線ＢＬには、電流供給回路ＩＳの端子ｃｏからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄと、回路ＣＭｘ及び回路ＣＭｗのそれぞれに吸出される電流と、を用いて記載できる。このとき、配線ＢＬから活性化関数回路ＡＣＴＶの端子ａｉに流れる電流をＩα，０とすると、配線ＯＬ及び配線ＢＬに流れる電流の関係は、キルヒホッフの法則により次の式で表すことができる。
Figure 2019207404
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＶＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］、メモリセルＡＭｘｒ［１］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ２のゲートの電位が上昇する。なお、メモリセルＡＭｗｒ［１］には、配線ＶＬ［１］が電気的に接続されていないため、配線ＶＬ［１］の電位が変化しても、メモリセルＡＭｗｒ［１］のトランジスタＴｒ２のゲートの電位は変化しない。
なお、電位Ｖｘ［１］は、複数の第２データの一に対応する電位である。
なお、トランジスタＴｒ２のゲートの電位の増加分は、配線ＶＬ［１］の電位変化に、容量素子Ｃ１とその周辺の回路構成によって決まる容量結合係数を乗じた電位となる。例えば、該容量結合係数は、容量素子Ｃ１の容量、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、寄生容量などによって算出することができる。本動作例では、容量素子Ｃ１による容量結合係数をＡＣ１として、説明する。
容量結合係数をＡＣ１としているため、メモリセルＡＭ［１］、及びメモリセルＡＭｘｒ［１］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［１］が印加されることによって、ノードＮＭ（ＡＭ［１］）、及びノードＮＭ（ＡＭｘｒ［１］）の電位は、それぞれＡＣ１ＶＸ［１］上昇する。
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｘｒ［１］のそれぞれのトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，１としたとき、ＩＡＭ［１］，１は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，１−ＩＡＭ［１］，０（図１１では、ΔＩＡＭ［１］と表記する。）増加する。
同様に、配線ＢＬｘｒからメモリセルＡＭｘｒ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭｘｒ［１］，１としたとき、ＩＡＭｘｒ［１］，１は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬｘｒからメモリセルＡＭｘｒ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭｘｒ［１］，１−ＩＡＭｘｒ［１］，０（図１１では、ΔＩＡＭｘｒ［１］と表記する。）増加する。
ここで、配線ＢＬ及び配線ＢＬｘｒに流れる電流について説明する。
配線ＢＬｘｒには、電流供給回路ＩＳの端子ｃｏｘｒからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄｘと、回路ＣＭｘに吸出される電流と、を用いて記載することができる。このとき、回路ＣＭｘに吸出される電流をＩＣＭｘ，１としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2019207404
配線ＢＬには、電流供給回路ＩＳの端子ｃｏからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄと、回路ＣＭｘ及び回路ＣＭｗのそれぞれに吸出される電流と、を用いて記載できる。このとき、配線ＢＬから活性化関数回路ＡＣＴＶの端子ａｉに流れる電流をＩα，１とすると、配線ＯＬ及び配線ＢＬに流れる電流の関係は、キルヒホッフの法則により次の式で表すことができる。
Figure 2019207404
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから端子ａｉに流れる電流Ｉα，０と、時刻Ｔ０６から時刻Ｔ０７までの間における、配線ＢＬから端子ａｉに流れる電流Ｉα，１と、の差をΔＩαとする。以後、ΔＩαを、演算回路１００における、第１差分電流と呼称する。第１差分電流ΔＩαは、式（Ｂ１）乃至式（Ｂ１３）を用いて、次の式のとおりに表すことができる。
Figure 2019207404
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＶＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｘｒ［２］のそれぞれの容量素子Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［２］、及びメモリセルＡＭｘｒ［２］のそれぞれのトランジスタＴｒ２のゲートの電位が上昇する。なお、メモリセルＡＭｗｒ［２］には、配線ＶＬ［２］が電気的に接続されていないため、配線ＶＬ［２］の電位が変化しても、メモリセルＡＭｗｒ［２］のトランジスタＴｒ２のゲートの電位は上昇しない。
なお、電位Ｖｘ［２］は、電位Ｖｘ［１］とは別の複数の第２データの一に対応する電位である。
なお、配線ＶＬ［１］には、時刻Ｔ０６以前から引き続き、基準電位よりもＶＸ［１］高い電位が印加されている。
また、メモリセルＡＭ［２］、及びメモリセルＡＭｘｒ［２］の保持ノードの電位の変化についても同様に、それぞれのメモリセルの容量結合係数をＡＣ１として説明する。容量結合係数をＡＣ１としているため、メモリセルＡＭ［２］、及びメモリセルＡＭｘｒ［２］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［２］が印加されることによって、ノードＮＭ（ＡＭ［２］）、及びノードＮＭ（ＡＭｘｒ［２］）の電位は、それぞれＡＣ１ＶＸ［２］上昇する。
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｘｒ［２］のそれぞれのトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，１としたとき、ＩＡＭ［２］，１は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，１−ＩＡＭ［２］，０（図１１では、ΔＩＡＭ［２］と表記する。）増加する。
同様に、配線ＢＬｘｒからメモリセルＡＭｘｒ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭｘｒ［２］，１としたとき、ＩＡＭｘｒ［２］，１は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬｘｒからメモリセルＡＭｘｒ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭｘｒ［２］，１−ＩＡＭｘｒ［２］，０（図１１では、ΔＩＡＭｘｒ［２］と表記する。）増加する。
ここで、配線ＢＬ及び配線ＢＬｘｒに流れる電流について説明する。
配線ＢＬｘｒには、電流供給回路ＩＳの端子ｃｏｃｒからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄｘと、回路ＣＭｘに吸出される電流と、を用いて記載することができる。このとき、回路ＣＭｘに吸出される電流をＩＣＭｘ，１．５としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2019207404
配線ＢＬには、電流供給回路ＩＳの端子ｃｏからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄと、回路ＣＭｘ及び回路ＣＭｗのそれぞれに吸出される電流と、を用いて記載できる。このとき、配線ＢＬから活性化関数回路ＡＣＴＶの端子ａｉに流れる電流をＩα，１．５とすると、配線ＯＬ及び配線ＢＬに流れる電流の関係は、キルヒホッフの法則により次の式で表すことができる。
Figure 2019207404
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから端子ａｉに流れる電流Ｉα，０と、時刻Ｔ０６から時刻Ｔ０７までの間における、配線ＢＬから端子ａｉに流れる電流Ｉα，１．５と、の差となる第１差分電流ΔＩαは、式（Ｂ１）乃至式（Ｂ１１）、式（Ｂ１５）乃至式（Ｅ１８）を用いて、次の式のとおりに表すことができる。
Figure 2019207404
式（Ｂ１４）、式（Ｂ２０）に示すとおり、端子ａｉに入力される第１差分電流ΔＩαは、複数の第１データである電位ＶＷと、複数の第２データである電位ＶＸと、の積の和に応じた値となる。つまり、第１差分電流ΔＩαが活性化関数回路ＡＣＴＶの端子ａｉに入力されることによって、第１データと第２データとの積和の値を取得し、かつ当該値に応じた活性化関数の値を求めることができる。
ところで、時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＶＬ［１］にＶＷ［１］を印加し、時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＶＬ［２］にＶＷ［２］を印加したが、配線ＶＬ［１］及び配線ＶＬ［２］に印加する電位は、基準電位ＲＥＦＰよりも低くてもよい。配線ＶＬ［１］、及び／又は配線ＶＬ［２］に、基準電位ＲＥＦＰよりも低い電位を印加した場合、配線ＶＬ［１］、及び／又は配線ＶＬ［２］に接続されているメモリセルの保持ノードの電位を、容量結合によって低くすることができる。これにより、積和演算において、第１データと、負の値である第２データの一との積を行うことができる。例えば、時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＶＬ［２］に、ＶＷ［２］でなく−ＶＷ［２］を印加した場合、第１差分電流ΔＩαは、次の式の通りに表すことができる。
Figure 2019207404
なお、本動作例では、２行３列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＭＣＡについて扱ったが、３行以上、且つ４列以上のメモリセルアレイについても同様に、演算を行うことができる。例えば、上述したメモリセルＡＭ［１］、メモリセルＡＭ［２］と同じ接続構成のメモリセルを有する列を複数設けることで、当該複数列の分の演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、第１差分電流ΔＩαは次の式で表すことができる。
Figure 2019207404
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間では、時刻Ｔ０６から時刻Ｔ０７までの間で算出された第１差分電流ΔＩαが活性化関数回路ＡＣＴＶの端子ａｉに入力されて、端子ａｆｂから演算結果データが出力される。そして、演算結果データは、学習回路ＬＥＣの端子ｇｉ４に入力される。また、このとき、学習回路ＬＥＣの端子ｇｉ１には入力データｘ０が入力され、学習回路ＬＥＣの端子ｇｉ２［１］には複数の第２データの一としてＶＸ［１］が入力され、学習回路ＬＥＣの端子ｇｉ２［２］には複数の第２データの一としてＶＸ［２］が入力され、学習回路ＬＥＣの端子ｇｉ３には教師データが入力される。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、学習回路ＬＥＣの端子ｉｏ［１］から第１データ（電位ＶＷ［１］）の更新量の総和（更新データ）に対応する電位ＶΣΔｗが出力される。なお、本動作例では、１回目の第１データの更新の場合を記載するものとし、学習回路ＬＥＣの端子ｉｏ［１］から第１データ（電位ＶＷ［１］）の更新量に応じた電位−ＶΔＷ［１］が出力されるものとする。このとき、配線ＨＷ［１］に−ＶΔＷ［１］が印加されることになり、そのため、メモリセルＡＭ［１］、及びメモリセルＡＭｗｒ［１］のそれぞれにおいて、端子ｍ５を介して、容量素子Ｃ２の第２端子に電位−ＶΔＷ［１］が印加される。これにより、メモリセルＡＭ［１］、及びメモリセルＡＭｗｒ［１］のそれぞれのトランジスタＴｒ２のゲートの電位が下降する。なお、メモリセルＡＭｘｒ［１］には、配線ＨＷ［１］が電気的に接続されていないため、配線ＨＷ［１］の電位が変化しても、メモリセルＡＭｘｒ［１］のトランジスタＴｒ２のゲートの電位は上昇しない。
なお、トランジスタＴｒ２のゲートの電位の増加分は、配線ＨＷ［１］の電位変化に、容量素子Ｃ２とその周辺の回路構成によって決まる容量結合係数を乗じた電位となる。例えば、該容量結合係数は、容量素子Ｃ１の容量、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、寄生容量などによって算出することができる。本動作例では、容量素子Ｃ２による容量結合係数をＡＣ２として、説明する。
容量結合係数をＡＣ２としているため、メモリセルＡＭ［１］、及びメモリセルＡＭｗｒ［１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶΔＷ［１］が印加されることによって、ノードＮＭ（ＡＭ［１］）、及びノードＮＭ（ＡＭｗｒ［１］）の電位は、それぞれＡＣ２ＶΔＷ［１］下降する。
なお、上述の通り、容量素子Ｃ２の容量結合により、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ［１］）の更新量に応じた電位−ＶΔＷ［１］を、ノードＮＭ（ＡＭ［１］）、及びノードＮＭ（ＡＭｗｒ［１］）のそれぞれの電位に、そのまま加算することができない。そのため、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ［１］）の更新量に応じた電位は、容量素子Ｃ２の容量結合の影響をキャンセルするような電位とすることが好ましい。例えば、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ［１］）の更新量に応じた電位を、−ＶΔＷ［１］／ＡＣ２とすることで、容量素子Ｃ２の容量結合の影響をキャンセルすることができる。本動作例では、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ ［１］）の更新量に応じた電位を−ＶΔＷ［１］として、説明する。
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｗｒ［１］のそれぞれのトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，３としたとき、ＩＡＭ［１］，３は次の式で表すことができる。
Figure 2019207404
つまり、配線ＨＷ［１］に電位−ＶΔＷ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，１−ＩＡＭ［１］，３（図１１では、ΔＩＡＭ［１］，ΔＷと表記する。）減少する。
同様に、配線ＢＬｗｒからメモリセルＡＭｗｒ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭｗｒ［１］，３としたとき、ＩＡＭｗｒ［１］，３は次の式で表すことができる。
Figure 2019207404
つまり、配線ＨＷ［１］に電位−ＶΔＷ［１］を印加することによって、配線ＢＬｗｒからメモリセルＡＭｗｒ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭｘｒ［１］，０−ＩＡＭｘｒ［１］，３（図１１では、ΔＩＡＭｘｒ［１］，ΔＷと表記する。）減少する。
ここで、配線ＢＬ及び配線ＢＬｗｒに流れる電流について説明する。
配線ＢＬｗｒには、電流供給回路ＩＳの端子ｃｏｗｒからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｗｘと、回路ＣＭｗに吸出される電流と、を用いて記載することができる。このとき、回路ＣＭｗに吸出される電流をＩＣＭｗ，３としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2019207404
配線ＢＬには、電流供給回路ＩＳの端子ｃｏからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄと、回路ＣＭｘ及び回路ＣＭｗのそれぞれに吸出される電流と、を用いて記載できる。このとき、配線ＢＬから活性化関数回路ＡＣＴＶの端子ａｉに流れる電流をＩα，３とすると、配線ＯＬ及び配線ＢＬに流れる電流の関係は、キルヒホッフの法則により次の式で表すことができる。
Figure 2019207404
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから端子ａｉに流れる電流Ｉα，０と、時刻Ｔ０８から時刻Ｔ０９までの間における、配線ＢＬから端子ａｉに流れる電流Ｉα，３と、の差をΔＩβとする。以後、ΔＩβを、演算回路１００における、第２差分電流と呼称する。第２差分電流ΔＩβは、、式（Ｂ１）乃至式（Ｂ９）、式（Ｂ１１）、式（Ｂ１５）乃至式（Ｂ１７）、式（Ｂ２２）乃至式（Ｂ２５）を用いて、次の式のとおりに表すことができる。
Figure 2019207404
＜＜時刻Ｔ０９から時刻Ｔ１０まで＞＞
時刻Ｔ０９から時刻Ｔ１０までの間において、学習回路ＬＥＣの端子ｉｏ［２］から第１データ（電位ＶＷ［２］）の更新量の総和（更新データ）に対応する電位ＶΣΔｗが出力される。なお、本動作例では、１回目の第１データの更新の場合を記載するものとし、学習回路ＬＥＣの端子ｉｏ［２］から第１データ（電位ＶＷ［２］）の更新量に対応する電位−ＶΔＷ［２］が出力されるものとする。このとき、配線ＨＷ［２］に−ＶΔＷ［２］が印加されることになり、そのため、メモリセルＡＭ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれにおいて、端子ｍ５を介して、容量素子Ｃ２の第２端子に電位−ＶΔＷ［２］が印加される。これにより、メモリセルＡＭ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ２のゲートの電位が下降する。なお、メモリセルＡＭｘｒ［２］には、配線ＨＷ［２］が電気的に接続されていないため、配線ＨＷ［２］の電位が変化しても、メモリセルＡＭｘｒ［２］のトランジスタＴｒ２のゲートの電位は上昇しない。
なお、配線ＨＷ［１］には、時刻Ｔ０９以前から引き続き、基準電位よりもＶＸ［１］高い電位が印加される。そのため、メモリセルＡＭ［１］、及びメモリセルＡＭｗｒ［１］のそれぞれの保持ノードの電位の変化は、時刻Ｔ０８乃至時刻Ｔ０９までの間の動作を参酌する。また、メモリセルＡＭ［２］、及びメモリセルＡＭｗｒ［２］の保持ノードの電位の変化についても同様に、それぞれのメモリセルの容量結合係数をＡＣ２として説明する。
容量結合係数をＡＣ２としているため、メモリセルＡＭ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶΔＷ［２］が印加されることによって、ノードＮＭ（ＡＭ［２］）、及びノードＮＭ（ＡＭｗｒ［２］）の電位は、それぞれＡＣ２ＶΔＷ［２］下降する。
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｗｒ［２］のそれぞれのトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，３としたとき、ＩＡＭ［２］，３は次の式で表すことができる。
Figure 2019207404
つまり、配線ＨＷ［２］に電位−ＶΔＷ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，１−ＩＡＭ［２］，３（図１１では、ΔＩＡＭ［２］，ΔＷと表記する。）減少する。
同様に、配線ＢＬｗｒからメモリセルＡＭｗｒ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭｗｒ［２］，３としたとき、ＩＡＭｗｒ［２］，３は次の式で表すことができる。
Figure 2019207404
つまり、配線ＨＷ［２］に電位−ＶΔＷ［２］を印加することによって、配線ＢＬｗｒからメモリセルＡＭｗｒ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭｘｒ［２］，０−ＩＡＭｘｒ［２］，３（図１１では、ΔＩＡＭｘｒ［２］，ΔＷと表記する。）減少する。
ここで、配線ＢＬ及び配線ＢＬｗｒに流れる電流について説明する。
配線ＢＬｗｒには、電流供給回路ＩＳの端子ｃｏｗｒからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｗｘと、回路ＣＭｗに吸出される電流と、を用いて記載することができる。このとき、回路ＣＭｗに吸出される電流をＩＣＭｗ，３．５としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure 2019207404
配線ＢＬには、電流供給回路ＩＳの端子ｃｏからの電流が供給される。当該電流は、電流供給回路ＩＳの内部において、回路ＣＳ１から供給される定電流Ｉｄと、回路ＣＭｘ及び回路ＣＭｗのそれぞれに吸出される電流と、を用いて記載できる。このとき、配線ＢＬから活性化関数回路ＡＣＴＶの端子ａｉに流れる電流をＩα，３．５とすると、配線ＯＬ及び配線ＢＬに流れる電流の関係は、キルヒホッフの法則により次の式で表すことができる。
Figure 2019207404
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから端子ａｉに流れる電流Ｉα，０と、時刻Ｔ０９から時刻Ｔ１０までの間における、配線ＢＬから端子ａｉに流れる電流Ｉα，３．５と、の差となる第２差分電流ΔＩβは、式（Ｂ１）乃至式（Ｂ９）、式（Ｂ１１）、式（Ｂ１６）、式（Ｂ２２）、式（Ｂ２３）、式（Ｂ２７）乃至式（Ｂ２９）を用いて、次の式のとおりに表すことができる。
Figure 2019207404
式（Ｂ２６）、式（Ｂ３１）に示すとおり、端子ａｉに入力される第２差分電流ΔＩβは、更新された複数の第１データに応じた電位ＶＷと、複数の第２データに応じた電位ＶＸと、の積の和に応じた値となる。つまり、第２分電流ΔＩβが活性化関数回路ＡＣＴＶの端子ａｉに入力されることによって、第１データと第２データとの積和の値を取得し、かつ当該値に応じた活性化関数の値を求めることができる。
なお、容量素子Ｃ２の容量結合の影響をキャンセルしたい場合は、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ［１］）の更新量に応じた電位−ＶΔＷ［１］を、−ＶΔＷ［１］／ＡＣ２に置き換え、学習回路ＬＥＣの端子ｉｏ［２］から出力される、第１データ（電位ＶＷ［２］）の更新量に応じた電位−ＶΔＷ［２］を、−ＶΔＷ［２］／ＡＣ２に置き換えればよい。これは、式（Ｂ３１）に示す係数ＡＣ２を１に置き換えることに相当する。
ところで、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＨＷ［１］に−ＶΔＷ［１］を印加し、時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＨＷ［２］に−ＶΔＷ［２］を印加したが、配線ＨＷ［１］及び配線ＨＷ［２］に印加する電位は、基準電位ＲＥＦＰよりも高くてもよい。配線ＨＷ［１］、及び／又は配線ＨＷ［２］に、基準電位ＲＥＦＰよりも高い電位を印加した場合、配線ＨＷ［１］、及び／又は配線ＨＷ［２］に接続されているメモリセルの保持ノードの電位を、容量結合によって高くすることができる。例えば、時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＨＷ［１］に、−ＶΔＷ［１］でなくＶΔＷ［１］を印加し時刻Ｔ０９から時刻Ｔ１０までの間において、配線ＨＷ［２］に、−ＶΔＷ［２］でなくＶΔＷ［２］を印加した場合、第２差分電流ΔＩβは、次の式の通りに表すことができる。
Figure 2019207404
また、本動作例において、第１データの更新は１回目の場合を記載したが、第１データの更新を２回以上行う場合、更新の度に演算結果データを出力し、学習回路ＬＥＣによって、更新量の総和を出力する必要がある。例えば、第１データの更新を２回行う場合、１回目の第１データの更新量に対応する電位を−ＶΔＷ，１ｓｔとし、２回目の第１データの更新量に対応する電位を−ＶΔＷ，２ｎｄとすると、学習回路ＬＥＣの端子ｉｏ［１］（又は端子ｉｏ［２］）から第１データ（電位ＶＷ［１］）の更新量の総和（更新データ）に対応する電位は、ＶΣΔｗ＝−ＶΔＷ，１ｓｔ−ＶΔＷ，２ｎｄとなる。
なお、本動作例では、２行３列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＭＣＡを扱ったが、３行以上、且つ４列以上のメモリセルアレイについても同様に、演算を行うことができる。例えば、メモリセルアレイＭＣＡの行数を増やした場合の、第２差分電流ΔＩβは、次の式で表すことができる。
Figure 2019207404
本実施の形態で述べた演算回路１００は、例えば、階層型のニューラルネットワークに用いることができる。具体的には、階層型のニューラルネットワークにおける第（Ｋ−１）層（Ｋは２以上の整数とする。）が有する全てのニューロンから第Ｋ層が有するニューロンの一に信号が与えられるとき、上述の第１データを重み係数、上述の第２データを第（Ｋ−１）層から出力される信号の強度とすることで、第（Ｋ−１）層から出力される信号の強度と重み係数の積和を計算することができる。更に当該積和の結果を活性化関数回路ＡＣＴＶに入力することで、活性化関数の値を求めることができる。この活性化関数の値が、第Ｋ層が有するニューロンの一に入力される信号とすることができる。
また、階層型のニューラルネットワークにおいて学習を行う場合、第Ｋ層のニューロンから出力される信号の強度と、教師データと、の差分を取得し、当該差分に応じた更新量を算出し、第（Ｋ−１）層のニューロンと第Ｋ層のニューロンとの重み係数を当該更新量だけ変化させればよい。演算回路１００では、第Ｋ層のニューロンから出力される信号の強度を演算結果データとして、当該演算結果データと外部から入力される教師データとによって、更新量（−ＶΔＷ［１］、−ＶΔＷ［２］）を算出している。そして、重み係数である第１データを容量結合によって、更新量だけ変化させることで、重み係数の更新を行うことができる。
また、本実施の形態で述べた演算回路１００では、上述の通り、メモリセルＡＭのノードＮＭに保持されている第１データの更新は、配線ＨＷ［１］又は配線ＨＷ［２］に更新量に応じた電位が与えられることで行われる。そのため、回路ＷＤＤ及び回路ＷＬＤを駆動して、メモリセルＡＭのノードＮＭに、更新された第１データを書き込む必要が無くなる。つまり、回路ＷＤＤ及び回路ＷＬＤの駆動頻度を少なくすることができるため、演算回路１００の消費電力を低くすることができる。
ところで、本実施の形態で述べた演算回路１００のメモリセルアレイＭＣＡでは、メモリセルＡＭ［１］と同じ構成のメモリセルの行数が前層のニューロンの数となる。換言すると、当該メモリセルの行数は、次層へ入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルＡＭ［１］と同じ構成のメモリセルの列数が、次層のニューロンの数となる。換言すると、当該メモリセルの列数は、次層から出力されるニューロンの出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイＭＣＡの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した演算回路１００とは、異なる演算回路の構成例、及び動作例について説明する。
＜構成例＞
図１２は、演算回路２００の構成例を示している。図１２に示す演算回路２００は、図１に示した演算回路１００において、メモリセルアレイＭＣＡから、メモリセルＡＭｘｒ［１］、メモリセルＡＭｘｒ［２］、メモリセルＡＭｗｒ［１］、メモリセルＡＭｗｒ［２］を除き、電流供給回路ＩＳからカレントミラー回路ＣＭを除いた構成となっている。
また、演算回路１００は、配線ＢＬから活性化関数回路ＡＣＴＶの端子ａｉに電流Ｉαが流れる構成であるが、演算回路２００は、活性化関数回路ＡＣＴＶの端子ａｉから配線ＢＬに電流Ｉαが流れる構成とする。
図１２に示す演算回路２００のメモリセルアレイＭＣＡが有するメモリセルＡＭ［１］、及びメモリセルＡＭ［２］は、実施の形態１で説明したメモリセルＡＭ［１］、及びメモリセルＡＭ［２］と同様の構成とすることができる。そのため、メモリセルＡＭ［１］、及びメモリセルＡＭ［２］の詳細については、実施の形態１で説明した演算回路１００の説明を参酌する。
また、図１２に示す演算回路２００が有する、回路ＷＤＤと、回路ＷＬＤと、回路ＶＬＤと、活性化関数回路ＡＣＴＶと、学習回路ＬＥＣと、のそれぞれについても、実施の形態１で説明した回路ＷＤＤと、回路ＷＬＤと、回路ＶＬＤと、活性化関数回路ＡＣＴＶと、学習回路ＬＥＣと、のそれぞれと同様の構成とすることができる。そのため、回路ＷＤＤと、回路ＷＬＤと、回路ＶＬＤと、活性化関数回路ＡＣＴＶと、学習回路ＬＥＣと、については、実施の形態１で説明した演算回路１００の説明を参酌する。
上述の通り、演算回路２００の一部の構成は、演算回路１００の一部と同様の構成とすることができるため、下記の演算回路２００に関する説明において、実施の形態１の演算回路１００の説明と重複する内容については省略する。
＜＜電流供給回路ＩＳ＞＞
図１３では、図３（Ａ）（Ｂ）、図４とは異なる、カレントミラー回路ＣＭを有さない電流供給回路ＩＳの構成例を示している。
図１３に示す電流供給回路ＩＳは、回路ＣＳ２と、回路ＣＳ３と、回路ＣＳ４と、スイッチＳＷＣと、を有する。なお、スイッチＳＷＣは、例えば、ｎチャネル型トランジスタとすることができる。
図１３の電流供給回路ＩＳにおいて、回路ＣＳ２は、トランジスタＭ２２乃至トランジスタＭ２４と、容量素子ＣＤ３と、容量素子ＣＤ４と、端子ｃｔ２と、を有し、回路ＣＳ３は、トランジスタＭ２７乃至トランジスタＭ２９と、容量素子ＣＤ７と、容量素子ＣＤ８と、端子ｃｔ３と、を有し、回路ＣＳ４は、トランジスタＭ３２乃至トランジスタＭ３４と、容量素子ＣＤ１１と、容量素子ＣＤ１２と、端子ｃｔ４と、を有する。なお、図１３に示す電流供給回路ＩＳに含まれるトランジスタは、ｎチャネル型トランジスタとしている。そのため、電流供給回路ＩＳは、単極性回路として構成することができる。
また、図１３に示す電流供給回路ＩＳに含まれるトランジスタは、実施の形態１で説明したトランジスタＴｒ１及びトランジスタＴｒ２と同様に、ＯＳトランジスタであることが好ましい。ＯＳトランジスタについては、トランジスタＴｒ１の説明の記載を参酌する。また、図１３に示す電流供給回路ＩＳに含まれるトランジスタは、Ｓｉトランジスタとしてもよい。
回路ＣＳ２及び回路ＣＳ３のそれぞれは、端子ｃｏに出力する電流を生成する定電流回路である。回路ＣＳ２は、容量素子ＣＤ３の第１端子、及び容量素子ＣＤ４の第１端子に保持された電位に基づいて、電流ＩＣＳ２を生成する機能を有し、回路ＣＳ３は、容量素子ＣＤ７の第１端子、及び容量素子ＣＤ８の第１端子に保持された電位に基づいて、電流ＩＣＳ３を生成する機能を有する。
回路ＣＳ４は、電流ＩＣＳ２と電流ＩＣＳ３との和から、特定の電位に基づいた電流を吸出する電流シンク回路である。回路ＣＳ４は、容量素子ＣＤ１１の第１端子、及び容量素子ＣＤ１２の第１端子に保持された電位に基づいて、トランジスタＭ３２及びトランジスタＭ３３のソース‐ドレイン間を介して、電流ＩＣＳ４を吸出する機能を有する。
回路ＣＳ２において、トランジスタＭ２２の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＭ２２の第２端子及びバックゲートは、トランジスタＭ２３の第１端子に電気的に接続され、トランジスタＭ２２のゲートは、配線ＳＷ２に電気的に接続されている。また、トランジスタＭ２３の第２端子及びバックゲートは、容量素子ＣＤ４の第２端子と、端子ｃｔ２と、に電気的に接続され、トランジスタＭ２３のゲートは、トランジスタＭ２４の第１端子と、容量素子ＣＤ３の第１端子と、容量素子ＣＤ４の第１端子と、に電気的に接続されている。更に、トランジスタＭ２４の第２端子は、配線ＶＢＳＬに電気的に接続され、トランジスタＭ２４のゲートは、配線ＳＷ３に電気的に接続され、容量素子ＣＤ３の第２端子は、配線ＳＷ３Ｂに電気的に接続されている。
回路ＣＳ３において、トランジスタＭ２７の第１端子は、配線ＶＤＤＬに電気的に接続され、トランジスタＭ２７の第２端子及びバックゲートは、トランジスタＭ２８の第１端子に電気的に接続され、トランジスタＭ２７のゲートは、配線ＳＷ４に電気的に接続されている。また、トランジスタＭ２８の第２端子及びバックゲートは、容量素子ＣＤ８の第２端子と、端子ｃｔ３と、に電気的に接続され、トランジスタＭ２８のゲートは、トランジスタＭ２９の第１端子と、容量素子ＣＤ７の第１端子と、容量素子ＣＤ８の第１端子と、に電気的に接続されている。更に、トランジスタＭ２９の第２端子は、配線ＶＢＳＬに電気的に接続され、トランジスタＭ２９のゲートは、配線ＳＷ５に電気的に接続され、容量素子ＣＤ７の第２端子は、配線ＳＷ５Ｂに電気的に接続されている。
配線ＶＢＳＬは、配線ＶＢＳＬの電気的接続先に任意の電位を与えるための配線である。なお、当該電位は、電位ＶＳＳよりも大きいことが好ましい。
回路ＣＳ４において、トランジスタＭ３２の第１端子は、トランジスタＭ３４の第１端子と、端子ｃｔ４と、に電気的に接続され、トランジスタＭ３２の第２端子は、トランジスタＭ３３の第１端子に電気的に接続され、トランジスタＭ３２のゲートは、配線ＳＷ６に電気的に接続されている。また、トランジスタＭ３３の第２端子は、配線ＶＳＳＬに電気的に接続され、トランジスタＭ３３のバックゲートは、配線ＶＳＳＬに電気的に接続され、トランジスタＭ３３のゲートは、トランジスタＭ３４の第２端子と、容量素子ＣＤ１１の第１端子と、容量素子ＣＤ１２の第１端子と、に電気的に接続されている。更に、トランジスタＭ３４のゲートは、配線ＳＷ７に電気的に接続され、容量素子ＣＤ１１の第２端子は、配線ＳＷ７Ｂに電気的に接続され、容量素子ＣＤ１２の第２端子は、配線ＶＳＳＬに電気的に接続されている。
スイッチＳＷＣの第１端子は、端子ｃｔ２と、端子ｃｏと、に電気的に接続され、スイッチＳＷＣの第２端子は、端子ｃｔ３と、端子ｃｔ４と、に電気的に接続され、スイッチＳＷＣのオフ状態、オン状態の切り替えを行うための制御端子は、配線ＳＷ１に電気的に接続されている。
配線ＳＷ１乃至配線ＳＷ７は、低レベル電位、又は高レベル電位の一方が与えられる配線である。また、配線ＳＷ３Ｂは、配線ＳＷ３に入力されている信号の反転信号が入力される配線であり、配線ＳＷ５Ｂは、配線ＳＷ５に入力されている信号の反転信号が入力される配線であり、配線ＳＷ７Ｂは、配線ＳＷ７に入力されている信号の反転信号が入力される配線である。
＜動作例＞
次に、演算回路２００の動作例について説明する。
ここでは、演算回路２００において、電流Ｉαに応じた電位から演算結果データを取得して、第１データの更新をする動作について説明する。そのため、本動作例では、活性化関数回路ＡＣＴＶは、図５（Ａ）に示した活性化関数回路ＡＣＴＶを適用して説明する。
図１４乃至図１６に演算回路２００の動作例のタイミングチャートを示す。図１４乃至図１６のタイミングチャートは、時刻Ｔ１１乃至時刻Ｔ３８における、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、ノードＮＭ（ＡＭ［１］）、ノードＮＭ（ＡＭ［２］）、配線ＶＬ［１］、配線ＶＬ［２］、配線ＨＷ［１］、配線ＨＷ［２］、配線ＳＷ１乃至配線ＳＷ７、配線ＳＷ３Ｂ、配線ＳＷ５Ｂ、配線ＳＷ７Ｂ、配線ＳＷＡＬの電位の変動を示し、電流ＩＡＭａｌｌの大きさの変動を示している。電流ＩＡＭａｌｌは、配線ＢＬから、メモリセルアレイＭＣＡのメモリセルＡＭ［１］及びメモリセルＡＭ［２］のそれぞれの端子ｍ２に流れる電流の総和を示している。具体的には、図１４のタイミングチャートは、時刻Ｔ１１乃至時刻Ｔ２０及びその近傍における演算回路２００の動作例を示し、図１５のタイミングチャートは、時刻Ｔ２１乃至時刻Ｔ２９及びその近傍における演算回路２００の動作例を示し、図１６のタイミングチャートは、時刻Ｔ３０乃至時刻Ｔ３８及びその近傍における演算回路２００の動作例を示している。
なお、本動作例において、図５（Ａ）の活性化関数回路ＡＣＴＶのスイッチＳＷＡとして、ｎチャネル型トランジスタが適用されているものとする。そのため、配線ＳＷＡＬが高レベル電位（図１４乃至図１６ではＨｉｇｈと表記している。）であるときにオン状態となり、配線ＳＷＡＬが低レベル電位（図１４乃至図１６ではＬｏｗと表記している。）であるときにオフ状態となるものとする。また、以下の動作例の説明では、特に断りが無いときは、配線ＳＷＡＬには低レベル電位が印加されているものとする。
また、本動作例において、図１３に示す電流供給回路ＩＳのスイッチＳＷＣとして、ｎチャネル型トランジスタを適用されているものとする。そのため、配線ＳＷ１に高レベル電位が印加されているとき、スイッチＳＷＣはオン状態となり、配線ＳＷ１に低レベル電位が印加されているとき、スイッチＳＷＣはオフ状態となるものとする。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＬ［１］に高レベル電位が印加され、配線ＷＬ［２］に低レベル電位が印加されている。加えて、配線ＷＤには接地電位（図１４乃至図１６ではＧＮＤと表記している。）よりもＶＷａ［１］大きい電位が印加されている。更に、配線ＶＬ［１］、配線ＶＬ［２］、配線ＨＷ［１］、及び配線ＨＷ［２］にはそれぞれ基準電位（図１４乃至図１６ではＲＥＦＰと表記している。また、本明細書等では初期電位と記載する場合がある。）が印加されている。
なお、このとき、複数の第１データの一に対応する電位をＶＷ［１］として、ＶＷ［１］＝ＶＷｂ［１］−ＶＷａ［１］を満たすＶＷａ［１］、及びＶＷｂ［１］を定義する。また、ＶＷ［１］は、正電位、又は負電位のどちらでもよい。
このとき、メモリセルＡＭ［１］のトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］のトランジスタＴｒ１はオン状態となる。そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ（ＡＭ［１］）との間が導通状態になるため、ノードＮＭ（ＡＭ［１］）の電位は、ＶＷａ［１］となる。
ここで、メモリセルＡＭ［１］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，１としたとき、ＩＡＭ［１］，１は次の式で表すことができる。
Figure 2019207404
ｋは、トランジスタＴｒ２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ２のしきい値電圧である。
なお、メモリセルＡＭ［２］のトランジスタＴｒ１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］のトランジスタＴｒ１はオフ状態となる。このため、ノードＮＭ（ＡＭ［２］）への電位の書き込みは行われない。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］のトランジスタＴｒ１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］のトランジスタＴｒ１はオフ状態となる。
また、配線ＷＬ［２］には、時刻Ｔ１２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［２］のトランジスタＴｒ１は、時刻Ｔ１２以前からオフ状態となっている。
上述のとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれのトランジスタＴｒ１はオフ状態となっているため、時刻Ｔ１２から時刻Ｔ１３までの間では、ノードＮＭ（ＡＭ［１］）、ノードＮＭ（ＡＭ［２］）のそれぞれの電位が保持される。
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＤには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれのトランジスタＴｒ１は、オフ状態となっているため、配線ＷＤからの電位の印加によって、メモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれのノードに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＷａ［２］大きい電位が印加されている。更に、時刻Ｔ１２から引き続き、配線ＶＬ［１］、配線ＶＬ［２］、配線ＨＷ［１］、及び配線ＨＷ［２］には、それぞれ基準電位が印加されている。
なお、このとき、電位Ｖｗ［１］とは異なる、複数の第１データの一に対応する電位をＶＷ［２］として、ＶＷ［２］＝ＶＷｂ［２］−ＶＷａ［２］を満たすＶＷａ［２］、及びＶＷｂ［２］を定義する。また、ＶＷ［２］は、正電位、又は負電位のどちらでもよい。
このとき、メモリセルＡＭ［２］のトランジスタＴｒ１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］のトランジスタＴｒ１は、オン状態となる。そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ（ＡＭ［２］）との間が導通状態になるため、ノードＮＭ（ＡＭ［２］）の電位は、ＶＷａ［２］となる。
ここで、メモリセルＡＭ［２］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，１としたとき、ＩＡＭ［２］，１は次の式で表すことができる。
Figure 2019207404
ところで、図１３に示す電流供給回路ＩＳにおいて、時刻Ｔ１１から時刻Ｔ１４までの間では、配線ＳＷ１に低レベル電位が印加され、配線ＳＷ２に低レベル電位が印加され、配線ＳＷ３に低レベル電位が印加され、配線ＳＷ４に低レベル電位が印加され、配線ＳＷ５に低レベル電位が印加され、配線ＳＷ６に低レベル電位が印加され、配線ＳＷ７に低レベル電位が印加されている。また、配線ＳＷ３Ｂに高レベル電位が印加され、配線ＳＷ５Ｂには高レベル電位が印加され、配線ＳＷ７Ｂに高レベル電位が印加されている。そのため、回路ＣＳ２において、トランジスタＭ２２がオフ状態となっているため、トランジスタＭ２２を介して、配線ＶＤＤＬから電流は流れない。また、回路ＣＳ３において、トランジスタＭ２７がオフ状態となっているため、トランジスタＭ２７を介して、配線ＶＤＤＬから電流は流れない。更に、回路ＣＳ４において、トランジスタＭ３２がオフ状態となっているため、トランジスタＭ３２を介して、配線ＶＳＳＬへ電流は流れない。つまり、時刻Ｔ１１から時刻Ｔ１４までの間において、電流供給回路ＩＳは動作しない。
＜＜時刻Ｔ１４から時刻Ｔ１６まで＞＞
図１３に示す電流供給回路ＩＳにおいて、時刻Ｔ１４から時刻Ｔ１５までの間では、配線ＳＷ１に高レベル電位が印加され、配線ＳＷ２に低レベル電位が印加され、配線ＳＷ３に低レベル電位が印加され、配線ＳＷ４に高レベル電位が印加され、配線ＳＷ５に高レベル電位が印加され、配線ＳＷ６に低レベル電位が印加され、配線ＳＷ７に低レベル電位が印加されている。また、配線ＳＷ３Ｂに高レベル電位が印加され、配線ＳＷ５Ｂに低レベル電位が印加され、配線ＳＷ７Ｂに高レベル電位が印加されている。
このとき、スイッチＳＷＣはオン状態となる。
また、回路ＣＳ２において、トランジスタＭ２２がオフ状態となるので、トランジスタＭ２２のソース‐ドレイン間を介して、配線ＶＤＤＬから端子ｃｔ２に電流は流れない。つまり、回路ＣＳ２は、時刻Ｔ１４から時刻Ｔ１５までの間において、端子ｃｔ２に定電流を出力しない。
また、回路ＣＳ４において、トランジスタＭ３２がオフ状態となるので、トランジスタＭ３２のソース‐ドレイン間に電流は流れない。つまり、回路ＣＳ４は、時刻Ｔ１４から時刻１５までの間において、端子ｃｔ４から定電流を吸出しない。
回路ＣＳ３において、トランジスタＭ２７がオン状態となり、トランジスタＭ２９がオン状態となる。このとき、トランジスタＭ２９のソース‐ドレイン間を介して、配線ＶＢＳＬから容量素子ＣＤ７の第１端子、及び容量素子ＣＤ８の第１端子に任意の電位が印加される。そのため、回路ＣＳ３は、配線ＶＤＤＬから、トランジスタＭ２７及びトランジスタＭ２８のそれぞれのソース‐ドレイン間を介して、当該電位に応じた電流を端子ｃｔ３に出力する。以後、当該電流をＩ１ｓｔと記載する。
ところで、メモリセルＡＭ［１］、及びメモリセルＡＭ［２］の端子ｍ２に流れる電流の総和ＩＣ，１は、次の式で書き表すことができる。
Figure 2019207404
ここで、配線ＶＢＳＬの電位を次の式を満たすように変化させる。このときの当該電位を第１電位と呼称する。
Figure 2019207404
次に、時刻Ｔ１５から時刻Ｔ１６までの間では、配線ＳＷ５に低レベル電位が印加されている。また、配線ＳＷ５Ｂに高レベル電位が印加されている。なお、配線ＳＷ１乃至配線ＳＷ４、配線ＳＷ６、配線ＳＷ７、配線ＳＷ３Ｂ、配線ＳＷ７Ｂのそれぞれについては、時刻Ｔ１４から時刻Ｔ１５までの間の電位が引き続き印加されている。
回路ＣＳ３において、時刻Ｔ１５から時刻Ｔ１６までの間では、配線ＳＷ５に低レベル電位が印加されているため、トランジスタＭ２９がオフ状態となり、容量素子ＣＤ７の第１端子及び容量素子ＣＤ８の第１端子には、第１電位が保持される。また、配線ＳＷ４に高レベル電位が印加されているため、トランジスタＭ２７はオン状態となり、回路ＣＳ３は、第１電位に応じた電流Ｉ１ｓｔを端子ｃｔ３に出力する。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＶＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ２のゲートの電位が上昇する。
なお、電位Ｖｘ［１］は、複数の第２データの一に対応する電位である。
なお、トランジスタＴｒ２のゲートの電位の増加分は、配線ＶＬ［１］の電位変化に、容量素子Ｃ１とその周辺の回路構成によって決まる容量結合係数を乗じた電位となる。例えば、該容量結合係数は、容量素子Ｃ１の容量、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、寄生容量などによって算出することができる。本動作例では、例えば、容量素子Ｃ１による容量結合係数をＡＣ１として、説明する。
容量結合係数をＡＣ１としているため、メモリセルＡＭ［１］の容量素子Ｃ１の第２端子に、電位ＶＸ［１］が印加されることによって、ノードＮＭ（ＡＭ［１］）の電位は、ＡＣ１ＶＸ［１］上昇する。
ここで、メモリセルＡＭ［１］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，２としたとき、ＩＡＭ［１］，２は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，２−ＩＡＭ［１］，１（図１４では、ΔＩＡＭ［１］，２と表記する。）増加する。
なお、電流供給回路ＩＳでは、配線ＳＷ１に低レベル電位が印加されているため、スイッチＳＷＣはオフ状態となり、回路ＣＳ３で生成された電流Ｉ１ｓｔは端子ｃｏに流れない。
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
時刻Ｔ１７から時刻Ｔ１８までの間において、配線ＶＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［２］の容量素子Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［２］のトランジスタＴｒ２のゲートの電位が上昇する。
なお、電位Ｖｘ［２］は、電位Ｖｘ［１］とは異なる、複数の第２データの一に対応する電位である。
なお、配線ＶＬ［１］には、時刻Ｔ１７以前から引き続き、基準電位よりもＶＸ［１］高い電位が印加される。
また、メモリセルＡＭ［２］の保持ノードの電位の変化についても同様に、それぞれのメモリセルの容量結合係数をＡＣ１として説明する。容量結合係数をＡＣ１としているため、メモリセルＡＭ［２］の容量素子Ｃ１の第２端子に、電位ＶＸ［２］が印加されることによって、ノードＮＭ（ＡＭ［２］）の電位は、ＡＣ１ＶＸ［２］上昇する。
ここで、メモリセルＡＭ［２］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，２としたとき、ＩＡＭ［２］，２は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，２−ＩＡＭ［２］，１（図１４では、ΔＩＡＭ［２］，２と表記する。）増加する。
＜＜時刻Ｔ１８から時刻Ｔ２１まで＞＞
図１３に示す電流供給回路ＩＳにおいて、時刻Ｔ１８から時刻Ｔ１９までの間では、配線ＳＷ１に低レベル電位が印加され、配線ＳＷ２に高レベル電位が印加され、配線ＳＷ３に高レベル電位が印加され、配線ＳＷ４に高レベル電位が印加され、配線ＳＷ５に低レベル電位が印加され、配線ＳＷ６に高レベル電位が印加され、配線ＳＷ７に高レベル電位が印加されている。また、配線ＳＷ３Ｂに低レベル電位が印加され、配線ＳＷ５Ｂに高レベル電位が印加され、配線ＳＷ７Ｂに低レベル電位が印加されている。
このとき、スイッチＳＷＣはオフ状態となる。
また、回路ＣＳ３において、配線ＳＷ４、配線ＳＷ５、配線ＳＷ５Ｂのそれぞれの電位は、時刻Ｔ１５から変化していないため、回路ＣＳ３の容量素子ＣＤ７の第１端子及び容量素子ＣＤ８の第１端子には、引き続き、第１電位が保持される。更に、トランジスタＭ２７がオン状態であるため、回路ＣＳ３は、端子ｃｔ３にＩ１ｓｔを出力する。
回路ＣＳ４において、トランジスタＭ３２、及びトランジスタＭ３４がオン状態となっているため、トランジスタＭ３３の第１端子とトランジスタＭ３３のゲートとの間が導通状態となる。つまり、トランジスタＭ３３はダイオード接続の構成となる。また、スイッチＳＷＣがオフ状態であるため、回路ＣＳ３の端子ｃｔ３からの電流Ｉ１ｓｔが、回路ＣＳ４の端子ｃｔ４を介して、配線ＶＳＳＬに流れる。また、このとき、容量素子ＣＤ１１の第１端子及び容量素子ＣＤ１２の第１端子には、電流Ｉ１ｓｔに応じた電位が保持される。このときの電位を第３電位と呼称する。
また、回路ＣＳ２において、トランジスタＭ２２がオン状態となり、トランジスタＭ２４がオン状態となる。このとき、トランジスタＭ２４のソース‐ドレイン間を介して、配線ＶＢＳＬから容量素子ＣＤ７の第１端子、及び容量素子ＣＤ８の第１端子に任意の電位が印加される。そのため、回路ＣＳ２は、配線ＶＤＤＬから、トランジスタＭ２２及びトランジスタＭ２３のそれぞれのソース‐ドレイン間を介して、当該電位に応じた電流を端子ｃｔ２から出力する。以後、当該電流をＩ２ｎｄと記載する。
ところで、メモリセルＡＭ［１］、及びメモリセルＡＭ［２］の端子ｍ２に流れる電流の総和ＩＣ，２は、次の式で書き表すことができる。
Figure 2019207404
ここで、配線ＶＢＳＬの電位を次の式を満たすように変化させる。このときの電位を第２電位と呼称する。
Figure 2019207404
次に、時刻Ｔ１９から時刻Ｔ２０までの間では、配線ＳＷ３に低レベル電位が印加され、配線ＳＷ７に低レベル電位が印加されている。また、配線ＳＷ３Ｂに高レベル電位が印加され、配線ＳＷ７Ｂに高レベル電位が印加されている。なお、配線ＳＷ１、配線ＳＷ２、配線ＳＷ４乃至配線ＳＷ６、配線ＳＷ５Ｂのそれぞれについては、時刻Ｔ１８から時刻Ｔ１９までの間の電位が引き続き印加されている。
回路ＣＳ２において、時刻Ｔ１９から時刻Ｔ２０までの間では、配線ＳＷ３に低レベル電位が印加されているため、トランジスタＭ２４がオフ状態となり、容量素子ＣＤ３の第１端子及び容量素子ＣＤ４の第１端子には、第２電位が保持される。また、配線ＳＷ３に高レベル電位が印加されているため、トランジスタＭ２２がオン状態となり、回路ＣＳ２は、第２電位に応じた電流Ｉ２ｎｄを端子ｃｔ２に出力する。
また、回路ＣＳ４において、時刻Ｔ１９から時刻Ｔ２０までの間では、配線ＳＷ７に低レベル電位が印加されているため、トランジスタＭ３４がオフ状態となり、容量素子ＣＤ１１の第１端子及び容量素子ＣＤ１２の第１端子には、第３電位が保持される。また、配線ＳＷ６に高レベル電位が印加されているため、トランジスタＭ３２はオン状態となり、回路ＣＳ４は、第３電位に応じた電流Ｉ１ｓｔを端子ｃｔ４から吸出する。
時刻Ｔ２０から時刻Ｔ２１までの間では、配線ＳＷ２に低レベル電位が印加され、配線ＳＷ６に低レベル電位が印加されている。なお、配線ＳＷ１、配線ＳＷ３乃至配線ＳＷ５、配線ＳＷ７、配線ＳＷ３Ｂ、配線ＳＷ５Ｂ、配線ＳＷ７Ｂのそれぞれについては、時刻Ｔ２０から時刻Ｔ２１までの間の電位が引き続き印加されている。
回路ＣＳ２において、時刻Ｔ２０から時刻Ｔ２１までの間では、配線ＳＷ２に低レベル電位が印加されているため、トランジスタＭ２２はオフ状態となり、端子ｃｔ２への電流Ｉ２ｎｄの出力は行われない。
また、回路ＣＳ４において、時刻Ｔ２０から時刻Ｔ２１までの間では、配線ＳＷ６に低レベル電位が印加されているため、トランジスタＭ３２はオフ状態となり、端子ｃｔ４からの電流Ｉ１ｓｔの吸出は行われない。
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＬ［１］に高レベル電位が印加され、配線ＷＬ［２］に低レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＷｂ［１］大きい電位が印加されている。更に、配線ＶＬ［１］、配線ＶＬ［２］、配線ＨＷ［１］、及び配線ＨＷ［２］にはそれぞれ基準電位が印加されている。
このとき、メモリセルＡＭ［１］のトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］のトランジスタＴｒ１はオン状態となる。そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ（ＡＭ［１］）との間が導通状態になるため、ノードＮＭ（ＡＭ［１］）の電位は、ＶＷｂ［１］となる。
ここで、メモリセルＡＭ［１］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，３としたとき、ＩＡＭ［１］，３は次の式で表すことができる。
Figure 2019207404
このとき、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，３−ＩＡＭ［１］，２変化する（図１５では、ΔＩＡＭ［１］，３と表記し、電流の増加を示している。）。
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］のトランジスタＴｒ１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］のトランジスタＴｒ１はオフ状態となる。
なお、時刻Ｔ２２から時刻Ｔ２３までの間のメモリセルＡＭ［１］、メモリセルＡＭ［２］の動作については、時刻Ｔ１２から時刻Ｔ１３までの間の動作の説明を参酌する。
＜＜時刻Ｔ２３から時刻Ｔ２４まで＞＞
時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＷｂ［２］大きい電位が印加されている。更に、時刻Ｔ２２から引き続き、配線ＶＬ［１］、配線ＶＬ［２］、配線ＨＷ［１］、及び配線ＨＷ［２］には、それぞれ基準電位が印加されている。
このとき、メモリセルＡＭ［２］のトランジスタＴｒ１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］のトランジスタＴｒ１は、オン状態となる。そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ（ＡＭ［２］）との間が導通状態になるため、ノードＮＭ（ＡＭ［２］）の電位は、ＶＷｂ［２］となる。
ここで、メモリセルＡＭ［２］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，２としたとき、ＩＡＭ［２］，２は次の式で表すことができる。
Figure 2019207404
このとき、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，３−ＩＡＭ［２］，２変化する（図１５では、ΔＩＡＭ［２］，３と表記し、電流の減少を示している。）。
＜＜時刻Ｔ２４から時刻Ｔ２６まで＞＞
図１３に示す電流供給回路ＩＳにおいて、時刻Ｔ２４から時刻Ｔ２５までの間では、配線ＳＷ１に高レベル電位が印加され、配線ＳＷ２に低レベル電位が印加され、配線ＳＷ３に低レベル電位が印加され、配線ＳＷ４に高レベル電位が印加され、配線ＳＷ５に高レベル電位が印加され、配線ＳＷ６に低レベル電位が印加され、配線ＳＷ７に低レベル電位が印加されている。また、配線ＳＷ３Ｂに高レベル電位が印加され、配線ＳＷ５Ｂに低レベル電位が印加され、配線ＳＷ７Ｂに高レベル電位が印加されている。
このとき、スイッチＳＷＣはオン状態となる。
また、回路ＣＳ２において、トランジスタＭ２２がオフ状態となるので、端子ｃｔ２への電流Ｉ２ｎｄの出力は行われない。また、時刻Ｔ２０からトランジスタＭ２４がオフ状態となっているため、容量素子ＣＤ３の第１端子、及び容量素子ＣＤ４の第１端子には、引き続き、第２電位が保持されている。
また、回路ＣＳ４において、トランジスタＭ３２がオフ状態となるので、端子ｃｔ４からの電流Ｉ１ｓｔの吸出は行われない。また、時刻Ｔ２０からトランジスタＭ３４がオフ状態となっているため、容量素子ＣＤ１１の第１端子、及び容量素子ＣＤ１２の第１端子には、引き続き、第３電位が保持されている。
回路ＣＳ３において、トランジスタＭ２７がオン状態となり、トランジスタＭ２９がオン状態となる。このとき、トランジスタＭ２９のソース‐ドレイン間を介して、配線ＶＢＳＬから容量素子ＣＤ７の第１端子、及び容量素子ＣＤ８の第１端子に任意の電位が印加される。そのため、回路ＣＳ３は、配線ＶＤＤＬから、トランジスタＭ２７及びトランジスタＭ２８のそれぞれのソース‐ドレイン間を介して、当該電位に応じた電流が出力される。以後、当該電流をＩ３ｒｄと記載する。
ところで、メモリセルＡＭ［１］、及びメモリセルＡＭ［２］の端子ｍ２に流れる電流の総和ＩＣ，３は、次の式で書き表すことができる。
Figure 2019207404
ここで、配線ＶＢＳＬの電位を次の式を満たすように変化させる。このときの電位を第４電位と呼称する。
Figure 2019207404
次に、時刻Ｔ２５から時刻Ｔ２６までの間では、配線ＳＷ５に低レベル電位が印加されている。また、配線ＳＷ５Ｂに高レベル電位が印加されている。なお、配線ＳＷ１乃至配線ＳＷ４、配線ＳＷ６、配線ＳＷ７、配線ＳＷ３Ｂ、配線ＳＷ７Ｂのそれぞれについては、時刻Ｔ２４から時刻Ｔ２５までの間の電位が引き続き印加されている。
回路ＣＳ３において、時刻Ｔ２５から時刻Ｔ２６までの間では、配線ＳＷ５に低レベル電位が印加されているため、容量素子ＣＤ７の第１端子及び容量素子ＣＤ８の第１端子には、第４電位が保持される。また、配線ＳＷ４に高レベル電位が印加されているため、トランジスタＭ２７はオン状態となり、回路ＣＳ３は第４電位に応じた電流Ｉ３ｒｄを端子ｃｔ３に出力する。
＜＜時刻Ｔ２６から時刻Ｔ２７まで＞＞
時刻Ｔ２６から時刻Ｔ２７までの間において、再び、配線ＶＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ２のゲートの電位がＡＣ１ＶＸ［１］上昇する。
なお、時刻Ｔ２６から時刻Ｔ２７までの間のメモリセルＡＭ［１］の動作については、時刻Ｔ１６から時刻Ｔ１７までの間の動作の説明を参酌する。
ここで、メモリセルＡＭ［１］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，４としたとき、ＩＡＭ［１］，４は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，４−ＩＡＭ［１］，３（図１５では、ΔＩＡＭ［１］，４と表記する。）増加する。
＜＜時刻Ｔ２７から時刻Ｔ２８まで＞＞
時刻Ｔ２７から時刻Ｔ２８までの間において、再び、配線ＶＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［２］の容量素子Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［２］のトランジスタＴｒ２のゲートの電位がＡＣ１ＶＸ［２］上昇する。
なお、時刻Ｔ２７から時刻Ｔ２８までの間のメモリセルＡＭ［２］の動作については、時刻Ｔ１７から時刻Ｔ１８までの間の動作の説明を参酌する。
なお、配線ＶＬ［１］には、時刻Ｔ１７以前から引き続き、基準電位よりもＶＸ［１］高い電位が印加される。
ここで、メモリセルＡＭ［２］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，４としたとき、ＩＡＭ［２］，４は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，４−ＩＡＭ［２］，３（図１５では、ΔＩＡＭ［２］，４と表記する。）増加する。
＜＜時刻Ｔ２８から時刻Ｔ３０まで＞＞
図１３に示す電流供給回路ＩＳにおいて、時刻Ｔ２８から時刻Ｔ２９までの間では、配線ＳＷ１に高レベル電位が印加され、配線ＳＷ２に高レベル電位が印加され、配線ＳＷ３に低レベル電位が印加され、配線ＳＷ４に高レベル電位が印加され、配線ＳＷ５に低レベル電位が印加され、配線ＳＷ６に高レベル電位が印加され、配線ＳＷ７に低レベル電位が印加されている。また、配線ＳＷ３Ｂに高レベル電位が印加され、配線ＳＷ５Ｂに高レベル電位が印加され、配線ＳＷ７Ｂに高レベル電位が印加されている。
このとき、スイッチＳＷＣはオン状態となる。
回路ＣＳ２において、トランジスタＭ２２のゲートには、配線ＳＷ２が電気的に接続されているため、トランジスタＭ２２はオン状態となる。また、容量素子ＣＤ３の第１端子及び容量素子ＣＤ４の第１端子には第２電位が保持されているため、回路ＣＳ２は、第２電位に応じた電流Ｉ２ｎｄを端子ｃｔ２に出力する。
回路ＣＳ３において、トランジスタＭ２７のゲートには、配線ＳＷ４が電気的に接続されているため、トランジスタＭ２７はオン状態となる。また、容量素子ＣＤ７の第１端子及び容量素子ＣＤ８の第１端子には第４電位が保持されているため、回路ＣＳ３は、第４電位に応じた電流Ｉ３ｒｄを端子ｃｔ３に出力する。
回路ＣＳ４において、トランジスタＭ３２のゲートには、配線ＳＷ６が電気的に接続されているため、トランジスタＭ３２はオン状態となる。また、容量素子ＣＤ１１の第１端子及び容量素子ＣＤ１２の第１端子には第３電位が保持されているため、回路ＣＳ４は、第３電位に応じた電流Ｉ１ｓｔを端子ｃｔ４から吸出する。
ところで、メモリセルＡＭ［１］、及びメモリセルＡＭ［２］の端子ｍ２に流れる電流の総和Ｉ４ｔｈは、次の式で書き表すことができる。
Figure 2019207404
ここで、配線ＳＷＡＬに高レベル電位を印加して、活性化関数回路ＡＣＴＶのスイッチＳＷＡをオン状態にして、活性化関数回路ＡＣＴＶの端子ａｉから電流を供給する。このとき、当該電流をＩαとする。このとき、Ｉαは、式（Ｃ１）乃至式（Ｃ１５）を用いて、次の式で書き表すことができる。
Figure 2019207404
式（Ｃ１６）に示すとおり、端子ａｉから流れるＩαは、複数の第１データである電位と、複数の第２データである電位と、の積の和に応じた値となる。つまり、活性化関数回路ＡＣＴＶの端子ａｉから出力されるＩαを算出することにより、更新後の第１データと第２データとの積和の値を取得し、かつ当該値に応じた活性化関数の値を求めることができる。
ところで、時刻Ｔ１６から時刻Ｔ１７までの間、及び時刻Ｔ２６から時刻Ｔ２７までの間において、配線ＶＬ［１］にＶＷ［１］を印加し、時刻Ｔ１７から時刻Ｔ１８までの間、及び時刻Ｔ２７から時刻Ｔ２８までの間において、配線ＶＬ［２］にＶＷ［２］を印加したが、配線ＶＬ［１］及び配線ＶＬ［２］に印加する電位は、基準電位ＲＥＦＰよりも低くてもよい。配線ＶＬ［１］、及び／又は配線ＶＬ［２］に、基準電位ＲＥＦＰよりも低い電位を印加した場合、配線ＶＬ［１］、及び／又は配線ＶＬ［２］に接続されているメモリセルの保持ノードの電位を、容量結合によって低くすることができる。これにより、積和演算において、第１データと、負の値である第２データの一との積を行うことができる。
なお、本動作例では、２行１列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＭＣＡについて扱ったが、３行以上、且つ２列以上のメモリセルアレイについても同様に、演算を行うことができる。例えば、上述したメモリセルＡＭ［１］、メモリセルＡＭ［２］と同じ接続構成のメモリセルを有する列を複数設けることで、当該複数列の分の演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、Ｉαは次の式で表すことができる。
Figure 2019207404
時刻Ｔ２９から時刻Ｔ３０までの間では、時刻Ｔ２８から時刻Ｔ２９までの間で算出されたＩαに応じた演算結果データが、端子ａｆｂから出力される。そして、演算結果データは、学習回路ＬＥＣの端子ｇｉ４に入力される。また、このとき、学習回路ＬＥＣの端子ｇｉ１には入力データが入力され、学習回路ＬＥＣの端子ｇｉ２［１］には第２データの一としてＶＸ［１］が入力され、学習回路ＬＥＣの端子ｇｉ２［２］には第２データの一としてＶＸ［２］が入力され、学習回路ＬＥＣの端子ｇｉ３には教師データが入力される。
＜＜時刻Ｔ３０から時刻Ｔ３１まで＞＞
図１３に示す電流供給回路ＩＳにおいて、時刻Ｔ３０から時刻Ｔ３１までの間では、配線ＳＷ１に低レベル電位が印加され、配線ＳＷ２に低レベル電位が印加され、配線ＳＷ３に低レベル電位が印加され、配線ＳＷ４に低レベル電位が印加され、配線ＳＷ５に低レベル電位が印加され、配線ＳＷ６に高レベル電位が印加され、配線ＳＷ７に低レベル電位が印加されている。また、配線ＳＷ３Ｂに高レベル電位が印加され、配線ＳＷ５Ｂに高レベル電位が印加され、配線ＳＷ７Ｂに高レベル電位が印加されている。
このとき、スイッチＳＷＣはオフ状態となる。
また、回路ＣＳ２において、トランジスタＭ２２がオフ状態となるので、端子ｃｔ２への電流２ｎｄの出力は行われない。また、時刻Ｔ２０からトランジスタＭ２４がオフ状態となっているため、容量素子ＣＤ３の第１端子及び容量素子ＣＤ４の第１端子には、引き続き、第２電位が保持されている。
回路ＣＳ３において、トランジスタＭ２７がオフ状態となるので、端子ｃｔ３への電流Ｉ３ｒｄの出力は行われない。また、時刻Ｔ２５からトランジスタＭ２９がオフ状態となっているため、容量素子ＣＤ７の第１端子及び容量素子ＣＤ８の第１端子には、引き続き、第４電位が保持されている。
回路ＣＳ４において、トランジスタＭ３２がオフ状態となるので、端子ｃｔ４から電流Ｉ１ｓｔの吸出は行われない。また、時刻Ｔ２０からトランジスタＭ３４がオフ状態となっているため、容量素子ＣＤ１１の第１端子及び容量素子ＣＤ１２の第１端子には、引き続き、第３電位が保持されている。
＜＜時刻Ｔ３１から時刻Ｔ３２まで＞＞
時刻Ｔ３１から時刻Ｔ３２までの間において、学習回路ＬＥＣの端子ｉｏ［１］から第１データ（電位ＶＷ［１］）の更新量の総和（更新データ）に対応する電位ＶΣΔｗが出力される。なお、本動作例では、１回目の第１データの更新の場合を記載するものとし、学習回路ＬＥＣの端子ｉｏ［１］から第１データ（電位ＶＷ［１］）の更新量に対応する電位ＶΔＷ［１］が出力されるものとする。このとき、配線ＨＷ［１］にＶΔＷ［１］が印加されることになるため、メモリセルＡＭ［１］において、端子ｍ５を介して、容量素子Ｃ２の第２端子に電位ＶΔＷ［１］が印加され、トランジスタＴｒ２のゲートの電位が変動する。トランジスタＴｒ２のゲートの電位の変動量は、配線ＨＷ［１］の電位変化に、容量素子Ｃ２とその周辺の回路構成によって決まる容量結合係数を乗じた電位となる。例えば、該容量結合係数は、容量素子Ｃ１の容量、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、寄生容量などによって算出することができる。本動作例では、容量素子Ｃ２による容量結合係数をＡＣ２とすると、トランジスタＴｒ２のゲートの電位の変動量は、ＡＣ２ＶΔＷ［１］となる。
なお、上述の通り、容量素子Ｃ２の容量結合により、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ［１］）の更新量に応じた電位ＶΔＷ［１］を、ノードＮＭ（ＡＭ［１］）、及びノードＮＭ（ＡＭｗｒ［１］）のそれぞれの電位に、そのまま加算することができない。そのため、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電ＶＷ［１］）の更新量に応じた電位は、容量素子Ｃ２の容量結合の影響をキャンセルするような電位とすることが好ましい。例えば、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ［１］）の更新量に応じた電位を、ＶΔＷ［１］／ＡＣ２とすることで、容量素子Ｃ２の容量結合の影響をキャンセルすることができる。本動作例では、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ［１］）の更新量に応じた電位をＶΔＷ［１］として、説明する。
また、時刻Ｔ３１から時刻Ｔ３２までの間において、配線ＶＬ［１］に基準電位が印加される。このとき、メモリセルＡＭ［１］の容量素子Ｃ１の第２端子に基準電位が印加されるため、メモリセルＡＭ［１］のトランジスタＴｒ２のゲートの電位は、時刻Ｔ３０から時刻Ｔ３１までの間の電位と比較して低下する。
以上より、ノードＮＭ（ＡＭ［１］）の電位は、ＶＷｂ［１］とＡＣ２ＶΔＷ［１］との和となる。このとき、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，５としたとき、ＩＡＭ［１］，５は次の式で表すことができる。
Figure 2019207404
このとき、配線ＢＬからメモリセルＡＭ［１］のトランジスタ１ｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，５−ＩＡＭ［１］，４変化する（図１６では、ΔＩＡＭ［１］，５と表記し、電流の減少を示している。）。
＜＜時刻Ｔ３２から時刻Ｔ３３まで＞＞
時刻Ｔ３２から時刻Ｔ３３までの間において、学習回路ＬＥＣの端子ｉｏ［２］から第１データ（電位ＶＷ［２］）の更新量の総和（更新データ）に対応する電位ＶΣΔｗが出力される。なお、本動作例では、１回目の第１データの更新の場合を記載するものとし、学習回路ＬＥＣの端子ｉｏ［２］から第１データ（電位ＶＷ［２］）の更新量に対応する電位ＶΔＷ［２］が出力されるものとする。このとき、配線ＨＷ［２］にＶΔＷ［２］が印加されることになるため、メモリセルＡＭ［２］において、端子ｍ５を介して、容量素子Ｃ２の第２端子に電位ＶΔＷ［２］が印加される。メモリセルＡＭ［２］の保持ノードの電位の変化についても同様に、それぞれのメモリセルの容量結合係数をＡＣ２として説明する。容量結合係数をＡＣ２としているため、メモリセルＡＭ［２］の容量素子Ｃ２の第２端子に、電位ＶΔＷ［２］が印加されることによって、ノードＮＭ（ＡＭ［２］）の電位は、ＡＣ２ＶΔＷ［２］変化する。
なお、時刻Ｔ３１から時刻Ｔ３２までの間での動作の説明と同様に、容量素子Ｃ２の容量結合係数をキャンセルするために、学習回路ＬＥＣの端子ｉｏ［２］から第１データ（電位ＶＷ［２］）の更新量の総和（更新データ）に対応する電位を、ＶΔＷ［２］／ＡＣ２としてもよい。
また、時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＶＬ［２］に基準電位が印加される。このとき、メモリセルＡＭ［２］の容量素子Ｃ１の第２端子に基準電位が印加されるため、メモリセルＡＭ［２］のトランジスタＴｒ２のゲートの電位は、時刻Ｔ３１から時刻Ｔ３２までの間の電位と比較して低下する。
以上より、ノードＮＭ（ＡＭ［２］）の電位は、ＶＷｂ［２］とＡＣ２ＶΔＷ［２］との和となる。このとき、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，５としたとき、ＩＡＭ［２］，５は次の式で表すことができる。
Figure 2019207404
このとき、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，５−ＩＡＭ［２］，４変化する（図１６では、ΔＩＡＭ［２］，６と表記し、電流の減少を示している。）。
＜＜時刻Ｔ３３から時刻Ｔ３５まで＞＞
図１３に示す電流供給回路ＩＳにおいて、時刻Ｔ３３から時刻Ｔ３４までの間では、配線ＳＷ１に高レベル電位が印加され、配線ＳＷ２に低レベル電位が印加され、配線ＳＷ３に低レベル電位が印加され、配線ＳＷ４に高レベル電位が印加され、配線ＳＷ５に高レベル電位が印加され、配線ＳＷ６に低レベル電位が印加され、配線ＳＷ７に低レベル電位が印加されている。また、配線ＳＷ３Ｂに高レベル電位が印加され、配線ＳＷ５Ｂに低レベル電位が印加され、配線ＳＷ７Ｂに高レベル電位が印加されている。
このとき、スイッチＳＷＣはオン状態となる。
また、回路ＣＳ２において、トランジスタＭ２２がオフ状態となるので、端子ｃｔ２への電流Ｉ２ｎｄの出力は行われない。また、時刻Ｔ２０からトランジスタＭ２４がオフ状態となっているため、容量素子ＣＤ３の第１端子、及び容量素子ＣＤ４の第１端子には、引き続き、第２電位が保持されている。
また、回路ＣＳ４において、トランジスタＭ３２がオフ状態となるので、端子ｃｔ４からの電流Ｉ１ｓｔの吸出は行われない。また、時刻Ｔ２０からトランジスタＭ３４がオフ状態となっているため、容量素子ＣＤ１１の第１端子、及び容量素子ＣＤ１２の第１端子には、引き続き、第３電位が保持されている。
回路ＣＳ３において、トランジスタＭ２７がオン状態となり、トランジスタＭ２９がオン状態となる。このとき、トランジスタＭ２９のソース‐ドレイン間を介して、配線ＶＢＳＬから容量素子ＣＤ７の第１端子、及び容量素子ＣＤ８の第１端子に任意の電位が印加される。そのため、回路ＣＳ３は、配線ＶＤＤＬから、トランジスタＭ２７及びトランジスタＭ２８のそれぞれのソース‐ドレイン間を介して、当該電位に応じた電流が出力される。以後、当該電流をＩ５ｔｈと記載する。
ところで、メモリセルＡＭ［１］、及びメモリセルＡＭ［２］の端子ｍ２に流れる電流の総和ＩＣ，５は、次の式で書き表すことができる。
Figure 2019207404
ここで、配線ＶＢＳＬの電位を次の式を満たすように変化させる。このときの電位を第５電位と呼称する。
Figure 2019207404
次に、時刻Ｔ３４から時刻Ｔ３５までの間では、配線ＳＷ５に低レベル電位が印加されている。また、配線ＳＷ５Ｂに高レベル電位が印加されている。なお、配線ＳＷ１乃至配線ＳＷ４、配線ＳＷ６、配線ＳＷ７、配線ＳＷ３Ｂ、配線ＳＷ７Ｂのそれぞれについては、時刻Ｔ３３から時刻Ｔ３４までの間の電位が引き続き印加されている。
回路ＣＳ３において、時刻Ｔ３５から時刻Ｔ３６までの間では、配線ＳＷ５に低レベル電位が印加されているため、容量素子ＣＤ７の第１端子及び容量素子ＣＤ８の第１端子には、第５電位が保持される。また、配線ＳＷ４に高レベル電位が印加されているため、トランジスタＭ２７はオン状態となり、回路ＣＳ３はＩ５ｔｈを出力する。
＜＜時刻Ｔ３５から時刻Ｔ３６まで＞＞
時刻Ｔ３５から時刻Ｔ３６までの間において、再び、配線ＶＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］のそれぞれの容量素子Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ２のゲートの電位がＡＣ１ＶＸ［１］変化する。
なお、時刻Ｔ３６から時刻Ｔ３７までの間のメモリセルＡＭ［１］の動作については、時刻Ｔ１６から時刻Ｔ１７までの間の動作の説明を参酌する。
ここで、メモリセルＡＭ［１］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，６としたとき、ＩＡＭ［１］，６は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，６−ＩＡＭ［１］，５（図１４では、ΔＩＡＭ［１］，６と表記する。）増加する。
＜＜時刻Ｔ３６から時刻Ｔ３７まで＞＞
時刻Ｔ３６から時刻Ｔ３７までの間において、再び、配線ＶＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［２］の容量素子Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［２］のトランジスタＴｒ２のゲートの電位がＡＣ１ＶＸ［２］変化する。
なお、時刻Ｔ３７から時刻Ｔ３８までの間のメモリセルＡＭ［２］の動作については、時刻Ｔ２７から時刻Ｔ２８までの間の動作の説明を参酌する。
なお、配線ＶＬ［１］には、時刻Ｔ２７以前から引き続き、基準電位よりもＶＸ［１］高い電位が印加される。
ここで、メモリセルＡＭ［２］のトランジスタＴｒ２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，６としたとき、ＩＡＭ［２］，６は次の式で表すことができる。
Figure 2019207404
つまり、配線ＶＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，６−ＩＡＭ［２］，６（図１４では、ΔＩＡＭ［２］，６と表記する。）増加する。
＜＜時刻Ｔ３７から時刻Ｔ３８まで＞＞
図１３に示す電流供給回路ＩＳにおいて、時刻Ｔ３７から時刻Ｔ３８までの間では、配線ＳＷ１に高レベル電位が印加され、配線ＳＷ２に高レベル電位が印加され、配線ＳＷ３に低レベル電位が印加され、配線ＳＷ４に高レベル電位が印加され、配線ＳＷ５に低レベル電位が印加され、配線ＳＷ６に高レベル電位が印加され、配線ＳＷ７に低レベル電位が印加されている。また、配線ＳＷ３Ｂに高レベル電位が印加され、配線ＳＷ５Ｂに高レベル電位が印加され、配線ＳＷ７Ｂに高レベル電位が印加されている。
このとき、スイッチＳＷＣはオン状態となる。
回路ＣＳ２において、トランジスタＭ２２のゲートには、配線ＳＷ２が電気的に接続されているため、トランジスタＭ２２はオン状態となる。また、容量素子ＣＤ３の第１端子及び容量素子ＣＤ４の第１端子には第２電位が保持されているため、回路ＣＳ２は、第２電位に応じた電流Ｉ２ｎｄを端子ｃｔ２に出力する。
回路ＣＳ３において、トランジスタＭ２７のゲートには、配線ＳＷ４が電気的に接続されているため、トランジスタＭ２７はオン状態となる。また、容量素子ＣＤ７の第１端子及び容量素子ＣＤ８の第１端子には第５電位が保持されているため、回路ＣＳ３は、第５電位に応じた電流Ｉ５ｔｈを端子ｃｔ３に出力する。
回路ＣＳ４において、トランジスタＭ３２のゲートには、配線ＳＷ６が電気的に接続されているため、トランジスタＭ３２はオン状態となる。また、容量素子ＣＤ１１の第１端子及び容量素子ＣＤ１２の第１端子には第２電位が保持されているため、回路ＣＳ４は、第３電位に応じた電流Ｉ１ｓｔを端子ｃｔ４から吸出する。
ところで、メモリセルＡＭ［１］、及びメモリセルＡＭ［２］の端子ｍ２に流れる電流の総和Ｉ６ｔｈは、次の式で書き表すことができる。
Figure 2019207404
ここで、配線ＳＷＡＬに高レベル電位を印加して、活性化関数回路ＡＣＴＶのスイッチＳＷＡをオン状態にして、活性化関数回路ＡＣＴＶの端子ａｉから流れる電流を供給する。このとき、当該電流をＩβとする。このとき、Ｉβは、式（Ｃ１）乃至式（Ｃ８）、式（Ｃ１８）乃至（Ｃ２４）を用いて、次の式で書き表すことができる。
Figure 2019207404
式（Ｃ２５）に示すとおり、端子ａｉから流れる電流ΔＩβは、更新された複数の第１データに応じた電位と、複数の第２データに応じた電位と、の積の和に相当する値となる。つまり、活性化関数回路ＡＣＴＶの端子ａｉから出力されるＩβを算出することによって、更新後の第１データと第２データとの積和の値を取得し、かつ当該値に応じた活性化関数の値を求めることができる。
なお、容量素子Ｃ２の容量結合の影響をキャンセルしたい場合は、学習回路ＬＥＣの端子ｉｏ［１］から出力される、第１データ（電位ＶＷ［２］）の更新量に応じた電位ＶΔＷ［１］を、ＶΔＷ［１］／ＡＣ２に置き換え、学習回路ＬＥＣの端子ｉｏ［２］から出力される、第１データ（電位ＶＷ［２］）の更新量に応じた電位ＶΔＷ［２］を、ＶΔＷ［２］／ＡＣ２に置き換えればよい。これは、式（Ｃ２５）に示す係数ＡＣ２を１に置き換えることに相当する。
また、本動作例において、第１データの更新は１回目の場合を記載したが、第１データの更新を２回以上行う場合、更新の度に演算結果データを出力し、学習回路ＬＥＣによって、更新量の総和を出力する必要がある。例えば、第１データの更新を２回行う場合、１回目の第１データの更新量に対応する電位をＶΔＷ，１ｓｔとし、２回目の第１データの更新量に対応する電位をＶΔＷ，２ｎｄとすると、学習回路ＬＥＣの端子ｉｏ［１］（又は端子ｉｏ［２］）から第１データ（電位ＶＷ［１］）の更新量の総和（更新データ）に対応する電位は、ＶΣΔｗ＝ＶΔＷ，１ｓｔ＋ＶΔＷ，２ｎｄとなる。
なお、本動作例では、２行１列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＭＣＡについて扱ったが、３行以上、且つ２列以上のメモリセルアレイについても同様に、演算を行うことができる。例えば、メモリセルアレイＭＣＡの行数を増やした場合のＩβは、次の式で表すことができる。
Figure 2019207404
本実施の形態で述べた演算回路２００は、演算回路１００と同様に、階層型のニューラルネットフークに用いることができる。
また、その場合、本実施の形態で述べた演算回路２００のメモリセルアレイＭＣＡでは、メモリセルＡＭ［１］と同じ構成のメモリセルの行数が前層のニューロンの数となる。換言すると、当該メモリセルの行数は、次層へ入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルＡＭ［１］と同じ構成のメモリセルの列数が、次層のニューロンの数となる。換言すると、当該メモリセルの列数は、次層から出力されるニューロンの出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイＭＣＡの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
また、本実施の形態で述べた演算回路２００では、上述の通り、メモリセルＡＭのノードＮＭに保持されている第１データの更新は、配線ＨＷ［１］又は配線ＨＷ［２］に更新量に応じた電位が与えられることで行われる。そのため、回路ＷＤＤ及び回路ＷＬＤを駆動して、メモリセルＡＭのノードＮＭに、更新された第１データを書き込む必要が無くなる。つまり、回路ＷＤＤ及び回路ＷＬＤの駆動頻度を少なくすることができるため、演算回路２００の消費電力を低くすることができる。
更に、演算回路２００は、実施の形態１で説明した演算回路１００と比較して、第１参照データ及び第２参照データを保持するメモリセルＡＭを設けていないため、演算回路１００よりも回路面積を小さくすることができる。
なお、本発明の一態様に係る演算回路２００の構成は、本実施の形態で説明した構成に限定されない。演算回路２００の構成は、状況に応じて、回路素子の取捨選択、及び／又は電気的な接続の構成の変更を行うことができる。例えば、演算回路２００は、配線ＳＷ１乃至配線ＳＷ７、配線ＳＷ３Ｂ、配線ＳＷ５Ｂ、配線ＳＷ７Ｂのそれぞれの電位の変動によって動作を行うが、本実施の形態の動作例（図１４乃至図１６のタイミングチャート）から配線ＳＷ４と配線ＳＷ６とは同一の配線とし、配線ＳＷ５と配線ＳＷ７とは同一の配線とし、配線ＳＷ５Ｂと配線ＳＷ７Ｂとは同一の配線とすることができる。このような構成にすることにより、演算回路２００に設ける配線数を少なくすることができるため、演算回路２００の回路面積を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なＯＳトランジスタの構成例について説明する。
＜半導体装置の構成例＞
図１７に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図１９（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１９（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１９（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、特にメモリセルＭＣのトランジスタＴｒ１に用いることにより、長期にわたり第１データを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
本実施の形態で説明する半導体装置は、図１７に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、上記実施の形態におけるトランジスタＴｒ２に適用することができる。
トランジスタ３００は、図１９（Ｃ）に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。また、上記実施の形態では、トランジスタＴｒ２（トランジスタ３００）をｎチャネル型として説明したが、トランジスタＴｒ２をｐチャネル型とした場合、配線ＶＲ０に印加する電位を高レベル電位とし、メモリセルＭＣは、端子ｍ１から電流を出力する構成とするのが好ましい。また、上述のようにメモリセルＭＣの構成を変更する場合、電流供給回路ＩＳの構成も変更する必要がある。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１７に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、図１８に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にしてもよい。なお、トランジスタ５００の詳細については後述する。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１７において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１７において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１７において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１７において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１９（Ａ）、（Ｂ）に示すように、トランジスタ５００は、絶縁体５１２及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
また、図１９（Ａ）、（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１９（Ａ）、（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１９（Ａ）、（Ｂ）に示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１７、図１９（Ａ）（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。
絶縁体５２０、絶縁体５２２、絶縁体５２４、及び絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定である。ｈｉｇｈ−ｋ材料の絶縁体と絶縁体５２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
なお、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、実施の形態４で説明するＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図１９（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるたり好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体５６０は、図１９（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１７では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。なお、下記に説明するトランジスタは、上記に説明したトランジスタの変形例であるため、下記の説明では、異なる点を主に説明し、同一の点については省略することがある。
＜＜トランジスタの構造例１＞＞
図２０（Ａ）、（Ｂ）及び（Ｃ）を用いてトランジスタ５００Ａの構造例を説明する。図２０（Ａ）はトランジスタ５００Ａの上面図である。図２０（Ｂ）は、図２０（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２０（Ｃ）は、図２０（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図２０（Ａ）、（Ｂ）及び（Ｃ）では、トランジスタ５００Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５７４、及び絶縁体５８１を示している。また、トランジスタ５００Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４０ａ、及び導電体５４０ｂと、配線として機能する導電体５０５と、を示している。
トランジスタ５００Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、及び導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０３（導電体５０３ａ、及び導電体５０３ｂ）と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２０、絶縁体５２２、及び絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃ）と、ソース又はドレインの一方として機能する導電体５４２ａと、ソース又はドレインの他方として機能する導電体５４２ｂと、絶縁体５４４とを有する。
また、図２０に示すトランジスタ５００Ａでは、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０は、導電体５４２ａ、及び導電体５４２ｂとの間に配置される。
絶縁体５１１、及び絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水又は水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電体５０５は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０５の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０５は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５を２層以上の多層膜構造としてもよい。なお、導電体５０５は、タングステン、銅、又はアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５００Ａにおいて、導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００Ａの閾値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００Ａの閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体５０３と、導電体５６０とを重畳して設けることで、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０３の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
絶縁体５１４、及び絶縁体５１６は、絶縁体５１１又は絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水又は水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電体５０３は、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。ここで、導電体５０３ａ及び導電体５０３ｂの上面の高さと、絶縁体５１６の上面の高さは同程度にできる。なお、トランジスタ５００Ａでは、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５００Ａの周辺部からトランジスタ５００Ａへの水素等の不純物の混入を抑制する層として機能する。
なお、図２０には、第２のゲート絶縁膜として、３層の積層構造を示したが、単層、又は２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介して設けられることが好ましい。絶縁体５４４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２ａは、ソース電極又はドレイン電極の一方として機能し、導電体５４２ｂは、ソース電極又はドレイン電極の他方として機能する。
導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図２０では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２ａ、及び導電体５４２ｂ上に、バリア層を設けてもよい。バリア層は、酸素、又は水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５４４を成膜する際に、導電体５４２ａ、及び導電体５４２ｂが酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２ａ、及び導電体５４２ｂの材料選択の幅を広げることができる。例えば、導電体５４２ａ、及び導電体５４２ｂに、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、及び絶縁体５４４を介して設けられることが好ましい。
トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、及び導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０３ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５８０と、トランジスタ５００Ａとの間に絶縁体５４４を配置する。絶縁体５４４は、水又は水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム又は酸化タンタルなどの金属酸化物、窒化酸化シリコン又は窒化シリコンなどを用いることができる。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５８０、絶縁体５７４、及び絶縁体５８１は、層間膜として機能する。
絶縁体５７４は、絶縁体５１４と同様に、水又は水素などの不純物が、外部からトランジスタ５００Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、及び絶縁体５８１は、絶縁体５１６と同様に、絶縁体５７４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５００Ａは、絶縁体５８０、絶縁体５７４、及び絶縁体５８１に埋め込まれた導電体５４０ａ、導電体５４０ｂなどのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体５４０ａ、及び導電体５４０ｂの材料としては、導電体５０３と同様に、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４０ａ、及び導電体５４０ｂとしては、例えば、水素、及び酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。又は、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜＜トランジスタの構造例２＞＞
図２１（Ａ）、（Ｂ）及び（Ｃ）を用いてトランジスタ５００Ｂの構造例を説明する。図２１（Ａ）はトランジスタ５００Ｂの上面図である。図２１（Ｂ）は、図２１（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２１（Ｃ）は、図２１（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｂはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
トランジスタ５００Ｂは、導電体５４２ａ（導電体５４２ｂ）と、酸化物５３０ｃと、絶縁体５５０と、導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、及び導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０３ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面及び側面と、絶縁体５５０の側面と、酸化物５３０ｃの側面と、を覆うように、絶縁体５４４を設けることが好ましい。なお、絶縁体５４４は、水又は水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム又は酸化タンタルなどの金属酸化物、窒化酸化シリコン又は窒化シリコンなどを用いることができる。
絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５４４を有することで、絶縁体５８０が有する水、及び水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
また、トランジスタ５００Ｂのコンタクトプラグは、トランジスタ５００Ａのコンタクトプラグの構成と異なっている。トランジスタ５００Ｂでは、コンタクトプラグとして機能する導電体５４６ａ（導電体５４６ｂ）と、絶縁体５８０との間に、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）が配置されている。絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６ａ（導電体５４６ｂ）に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
＜＜トランジスタの構造例３＞＞
図２２（Ａ）、（Ｂ）及び（Ｃ）を用いてトランジスタ５００Ｃの構造例を説明する。図２２（Ａ）はトランジスタ５００Ｃの上面図である。図２２（Ｂ）は、図２２（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２２（Ｃ）は、図２２（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｃはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
図２２に示すトランジスタ５００Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面及び導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７ａ、及び導電体５４７ｂは、導電体５４２ａ、及び導電体５４２ｂに用いることができる導電体を用いればよい。さらに、導電体５４７ａ、及び導電体５４７ｂの膜厚は、少なくとも導電体５４２ａ、及び導電体５４２ｂより厚いことが好ましい。
図２２に示すトランジスタ５００Ｃは、上記のような構成を有することにより、トランジスタ５００Ａよりも、導電体５４２ａ、及び導電体５４２ｂを導電体５６０に近づけることができる。又は、導電体５４２ａの端部及び導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５００Ｃの実質的なチャネル長を短くし、オン電流の向上と、周波数特性の向上と、を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４０ａ（導電体５４０ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図２２に示すトランジスタ５００Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水又は水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５００Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコン又は窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図２２に示すトランジスタ５００Ｃは、図２０に示すトランジスタ５００Ａと異なり、導電体５０３を単層構造で設けてもよい。この場合、パターン形成された導電体５０３の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０３の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０３の上面の平坦性を良好にすることが好ましい。例えば、導電体５０３上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０３の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂ及び酸化物５３０ｃの結晶性の向上を図ることができる。
＜＜トランジスタの構造例４＞＞
図２３（Ａ）、（Ｂ）及び（Ｃ）を用いてトランジスタ５００Ｄの構造例を説明する。図２３（Ａ）はトランジスタ５００Ｄの上面図である。図２３（Ｂ）は、図２３（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２３（Ｃ）は、図２３（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図２３（Ａ）乃至（Ｃ）に示すトランジスタ５００Ｄは、図２２に示したトランジスタ５００Ｃと同様に、導電体５０５を設けずに、第２のゲートとしての機能を有する導電体５０３を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ５００Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５００Ｄのオン電流の向上を図ることができる。又は、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、及び金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、及び導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。又は、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水又は水素などの不純物が、導電体５６０、及び絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁体５７１に、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、及び酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５００Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａ及び領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリン又はボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａ及び領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａ及び領域５３１ｂを「不純物領域」又は「低抵抗領域」という場合がある。
絶縁体５７１及び／又は導電体５６０をマスクとして用いることで、領域５３１ａ及び領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａ及び／又は領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（嶺域５３１ａ又は領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａ及び領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ５００Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、及び酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５００Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５４４を有する。絶縁体５４４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水又は水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５４４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５４４が酸化物５３０及び絶縁体５７５から水素及び水を吸収することで、酸化物５３０及び絶縁体５７５の水素濃度を低減することができる。
＜＜トランジスタの構造例５＞＞
図２４（Ａ）乃至図２４（Ｃ）を用いてトランジスタ５００Ｅの構造例を説明する。図２４（Ａ）はトランジスタ５００Ｅの上面図である。図２４（Ｂ）は、図２４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図２４（Ｃ）は、図２４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図２４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図２４（Ａ）乃至図２４（Ｃ）では、導電体５４２ａ、及び導電体５４２ｂを設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５４４の間に、絶縁体５７３を有する。
図２４に示す、領域５３１ａ、及び領域５３１ｂは、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１ａ、及び領域５３１ｂは、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、酸化物５３０ｂの一部の領域を低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１ａ及び領域５３１ｂが形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０ｂの一部の領域を低抵抗化する元素としては、代表的には、ホウ素、又はリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、アモルファスシリコン、低温ポリシリコンなどが半導体層に含まれるＳｉトランジスタの製造ラインの装置において、ホウ素、及びリンを添加することができるため、当該製造ラインの装置を用いることにより酸化物５３０ｂの一部を低抵抗化することができる。つまり、Ｓｉトランジスタの製造ラインの一部を、トランジスタ５００Ｅの作製工程に用いることができる。
続いて、酸化物５３０ｂ、及びダミーゲート上に、絶縁体５７３となる絶縁膜、及び絶縁体５４４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、及び絶縁体５４４となる絶縁膜を積層して設けることで、領域５３１ａ又は領域５３１ｂと、酸化物５３０ｃと、絶縁体５５０と、が重畳する領域を設けることができる。
具体的には、絶縁体５４４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５４４、及び絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１ａ、及び領域５３１ｂのそれぞれの一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜の一部を除去することで、図２４に示すトランジスタを形成することができる。
なお、絶縁体５７３、及び絶縁体５４４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図２４に示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２ａ、及び導電体５４２ｂを設けないため、コストの低減を図ることができる。
＜＜トランジスタの構造例６＞＞
また、図１９では、ゲートとしての機能を機能する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図２５、図２６に示す。
図２５（Ａ）はトランジスタの上面図であり、図２５（Ｂ）はトランジスタの斜視図である。また、図２５（Ａ）におけるＬ１−Ｌ２の断面図を図２６（Ａ）に示し、Ｗ１−Ｗ２の断面図を図２６（Ｂ）に示す。
図２５、図２６に示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、導電体ＢＧＥ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ‐ＯＳ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ‐ＯＳ（Ｃ‐ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、明細書等において、ＣＡＣは機能、又は材料の構成の一例を表し、ＣＡＡＣは、結晶構造の一例を表す。
＜金属酸化物の構成＞
ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア濃度が８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用した製品例について説明する。
＜ノート型パーソナルコンピュータ＞
本発明の一態様の半導体装置は、情報端末装置に備えられるディスプレイに適用することができる。図２７（Ａ）は、情報端末装置の一種であるノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
＜スマートウォッチ＞
本発明の一態様の半導体装置は、ウェアラブル端末に適用することができる。図２７（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、又は表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図２７（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図２７（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
＜ビデオカメラ＞
本発明の一態様の半導体装置は、ビデオカメラに適用することができる。図２７（Ｃ）に示すビデオカメラは、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
＜携帯電話＞
本発明の一態様の半導体装置は、携帯電話に適用することができる。図２７（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、又は表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図２７（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図２７（Ｄ）に示した携帯電話は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。
＜据え置き型ゲーム機＞
本発明の一態様の半導体装置は、ゲーム機の一例である据え置き型ゲーム機に適用することができる。図２７（Ｅ）では、据え置き型ゲーム機として、ゲーム機本体７５２０と、コントローラ７５２２を示している。なお、ゲーム機本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２７（Ｅ）に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２７（Ｅ）に示す形状に限定せず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
＜携帯型ゲーム機＞
本発明の一態様の半導体装置は、ゲーム機の一例である携帯ゲーム機に適用することができる。図２７（Ｆ）に示す携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。なお、図２７（Ｆ）に示す携帯ゲーム機は一例であり、本発明の一態様の半導体装置が適用された携帯ゲーム機の表示部、ボタンなどの配置、形状や数、は、図２７（Ｆ）に示す構成に限定されない。また、携帯ゲーム機の筐体の形状は、図２７（Ｆ）に示す構成に限定されない。
上述では、ゲーム機の一例として、据え置き型ゲーム機、携帯ゲーム機などを挙げたが、本発明の一態様の半導体装置は、上述した以外に業務用ゲーム機（アーケードゲーム機）などにも適用することができる。
＜テレビジョン装置＞
本発明の一態様の半導体装置は、テレビジョン装置に適用することができる。図２７（Ｇ）に示すテレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６などを有する。テレビジョン装置は、大画面、例えば、５０インチ以上、又は１００インチ以上の表示部９００１を組み込むことが可能である。
＜移動体＞
本発明の一態様の半導体装置は、移動体である自動車の運転席周辺に適用することができる。
例えば、図２７（Ｈ）は、自動車の室内におけるフロントガラス周辺を表す図である。図２７（Ｈ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
＜電子広告用の電子機器＞
本発明の一態様の半導体装置は、電子広告を用途とするディスプレイに適用することができる。図２８（Ａ）は、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図２８（Ａ）は、電子看板６２００が壁６２０１に取り付けられている様子を示している。
＜折り畳み式のタブレット型情報端末＞
本発明の一態様の半導体装置は、タブレット型の情報端末に適用することができる。図２８（Ｂ）には、折り畳むことができる構造を有するタブレット型の情報端末を示している。図２８（Ｂ）に示す情報端末は、筐体５３２１ａと、筐体５３２１ｂと、表示部５３２２と、操作ボタン５３２３と、を有している。特に、表示部５３２２は可撓性を有する基材を有しており、当該基材によって折り畳むことができる構造を実現できる。
また、筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。
また、図示していないが、図２７（Ａ）乃至（Ｃ）、（Ｅ）、図２８（Ａ）、（Ｂ）に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。
また、図示していないが、図２７（Ａ）、（Ｂ）、（Ｄ）、図２８（Ａ）、（Ｂ）に示した電子機器は、カメラを有する構成であってもよい。
また、図示していないが、図２７（Ａ）乃至（Ｆ）、図２８（Ａ）、（Ｂ）に示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図２７（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図２７（Ａ）乃至（Ｆ）、図２８（Ａ）、（Ｂ）に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。
また、図２７（Ａ）乃至（Ｅ）、図２８（Ａ）に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図２７（Ａ）乃至（Ｅ）、図２８（Ａ）に示した電子機器のように平らな面を有する筐体だけでなく、図２７（Ｆ）に示したダッシュボード、ピラーのように、曲面を有するような筐体の電子機器を実現することができる。
図２７（Ａ）乃至（Ｆ）、図２８（Ａ）、（Ｂ）の表示部に適用できる、可撓性を有する基材としては、可視光に対する透光性を有する材料を例に挙げると、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合又は積層して用いてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合わせることができる。
本実施例では、Ｓｉｌｖａｃｏ社のｈａｒｍｏｎｙ ｖｅｒｓｉｏｎ ４．１３．３Ｒという回路シミュレータを用いて、本発明の一態様の演算回路の動作の確認を行った。
図２９に、回路シミュレータによって構成した回路１５０のブロック図を示す。回路１５０は、ニューラルネットワーク回路ＡＮＮと、デジタルコントローラＤＣＴＲと、デジタルアナログ変換回路ＤＡＣｘと、デジタルアナログ変換回路ＤＡＣｗと、ＸＯＲ（排他的論理和）回路ＬＣと、を有する。
ニューラルネットワーク回路ＡＮＮは、本実施の形態１で説明した演算回路１００である。なお、本実施例における演算回路１００において、メモリセルアレイＭＣＡは、行数が５行、第１データを保持するメモリセルＡＭが３列、第１参照データを保持するメモリセルＡＭが３列、第２参照データを保持するメモリセルＡＭが３列としている。
デジタルコントローラＤＣＴＲは、ニューラルネットワーク回路ＡＮＮに入力するための複数のパラメータを保持するための記憶装置を有する。複数のパラメータとしては、第１データＷ［３：０］、第２データＸ［３：０］、教師データＴなどとする。
デジタルコントローラＤＣＴＲは、デジタル値である第１データＷ［３：０］（重み係数）をデジタルアナログ変換回路ＤＡＣｗに入力して第１データＷ［３：０］をアナログ値に変換して、アナログ値の第１データをニューラルネットワーク回路ＡＮＮに入力する。この動作は、実施の形態１の動作例で説明した、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルアレイＭＣＡのメモリセルＡＭに第１データ、第１参照データ、第２参照データを格納する動作に相当する。
また、デジタルコントローラＤＣＴＲは、デジタル値である第２データＸ［３：０］をデジタルアナログ変換回路ＤＡＣｘに入力して第２データＸ［３：０］をアナログ値に変換して、アナログ値の第１データをニューラルネットワーク回路ＡＮＮに入力する。この動作は、実施の形態１の動作例で説明した、時刻Ｔ０５乃至時刻Ｔ０７において、配線ＶＬ［１］、配線ＶＬ［２］に第２データに応じた電位を印加する動作に相当する。
また、デジタルコントローラＤＣＴＲは、教師データＴをニューラルネットワーク回路ＡＮＮに入力する。この動作は、実施の形態１の動作例で説明した、時刻Ｔ０７乃至時刻Ｔ０８において、学習回路ＬＥＣの端子ｇｉ３に教師データが入力される動作に相当する。また、デジタルコントローラＤＣＴＲは、教師データをＸＯＲ回路ＬＣの第１入力端子に入力する機能を有する。
デジタルコントローラＤＣＴＲは、ニューラルネットワーク回路ＡＮＮに命令信号ＳＩＧを送信する機能を有する。ニューラルネットワーク回路ＡＮＮは、命令信号ＳＩＧを受け取ることによって、第１データと第２データとの積和演算、活性化関数の値の算出、教師データを用いた第１データの更新などの動作を行う。また、ニューラルネットワーク回路ＡＮＮは、当該命令信号を受け取ることによって、当該動作の結果をデジタルコントローラＤＣＴＲに送信する。特に、ニューラルネットワーク回路ＡＮＮは、算出した活性化関数の値として演算結果データＹ（実施の形態１で説明した演算結果データに相当する。）をＸＯＲ回路ＬＣの第２入力端子にも送信する。
ＸＯＲ回路ＬＣは、第１入力端子に入力された教師データＴと、第２入力端子に入力された演算結果データＹと、の排他的論理和をとる機能を有する。また、ＸＯＲ回路ＬＣは、教師データと演算結果データが一致する場合、デジタルコントローラに対して“０”を送信し、教師データと演算結果データが一致しない場合、デジタルコントローラに対してエラー信号として“１”を送信する機能を有する。
本実施例の計算では、図２９に示した回路構成において、テストデータの分類を行った。テストデータは、Ｉｒｉｓのデータセット（Ｆｉｓｈｅｒ，Ｒ．Ａ．（１９３６）Ｔｈｅ ｕｓｅ ｏｆ ｍｕｌｔｉｐｌｅ ｍｅａｓｕｒｅｍｅｎｔｓ ｉｎ ｔａｘｎｏｍｉｃｐｒｏｂｌｅｍｓ． Ａｎｎａｌｓ ｏｆ Ｅｕｇｅｎｉｃｓ，７，Ｐａｒｔ ＩＩ，１７９−１８８．）を用いた。Ｉｒｉｓのデータセットは、Ｓｅｔｏｓａ、Ｖｅｒｓｉｃｏｌｏｒ、Ｖｉｒｇｉｎｉｃａの３種類のあやめの花の、萼片及び花弁のそれぞれの長さと幅に関するデータを有する。
本実施例では、萼片及び花弁について、Ｓｅｔｏｓａ、Ｖｅｒｓｉｃｏｌｏｒの２種類のデータをテストデータとして分類を行った。
図３０は、Ｓｅｔｏｓａ、及びＶｅｒｓｉｃｏｌｏｒの萼片（Ｐｅｔａｌ Ｌｅｎｇｔｈ）を縦軸に、花弁（Ｓｅｐａｌ Ｌｅｎｇｔｈ）を横軸にプロットした分布図である。なお、プロットしたデータは、Ｓｅｔｏｓａ、及びＶｅｒｓｉｃｏｌｏｒにおいて、それぞれ５０個である。
初めに、ニューラルネットワーク回路ＡＮＮのメモリセルＡＭに保持する第１データＷは、全て同じ値として入力した。なお、第１データＷは任意の値としてもよく、又はランダムな値としてもよい。また、ニューラルネットワーク回路ＡＮＮは、実施の形態１で説明したとおり、学習を行っているときは、一回以上、第１データＷを更新しているものとする。
回路１５０において、デジタルコントローラＤＣＴＲを用いて、萼片の長さ、及び花弁の長さの２つの特徴量を８ビットの２進数（デジタル値）に変換した。次に、デジタル値に変換した特徴量をデジタルアナログ変換回路ＤＡＣｘによってアナログ値に変換して、アナログ値に変換した特徴量を第２データＸとして、ニューラルネットワーク回路ＡＮＮに入力した。なお、特徴量は、合計１００個のテストデータ（Ｓｅｔｏｓａ、及びＶｅｒｓｉｃｏｌｏｒにおいてそれぞれ５０個ずつ）からランダムに選んだものとする。また、第２データＸの入力と同時に、その特徴量（第２データＸ）の教師データもニューラルネットワーク回路ＡＮＮに入力する。このとき、ニューラルネットワーク回路ＡＮＮに入力する教師データＴは、Ｓｅｔｏｓａを０、Ｖｅｒｓｉｃｏｌｏｒを１とする。
学習による第１データＷの更新は、４μｓに一度行う。更新を行う度に、特徴量とその教師データＴとを残りのテストデータからランダムに選んでニューラルネットワーク回路ＡＮＮに入力する。このように第１データＷ（重み係数）を更新する条件として、回路１５０によってＳｅｔｏｓａ、及びＶｅｒｓｉｃｏｌｏｒの分類を行った結果を図３１に示す。図３１は、縦軸にＸＯＲ回路の出力端子から出力された電位を示し、横軸に時間を示している。
回路１５０のＸＯＲ回路は、第１入力端子と第２入力端子とのそれぞれに入力されたデータが異なる場合に、出力端子に高レベル電位を出力する。つまり、図３１では、概ね０ｓから５００μｓまでの間において、演算結果データと教師データとの不一致が多くなっていることが分かる。また、概ね５００μｓから２．０ｍｓまでの間において、演算結果データと教師データとの一致が多くなっている。
図３２（Ａ）（Ｂ）は、第１データ（重み係数）を５０回更新したときにおける、回路１５０の各内部電圧の変化を示したグラフである。図３２（Ａ）は、ＸＯＲ回路の出力端子から出力された電位を示し、図３２（Ｂ）は、更新量を送信する１行目及び２行目の配線（図１に示す演算回路１００の第２参照データを送信するＨＷ［１］、ＨＷ［２］に相当する配線）の電位を示している。図３２（Ａ）（Ｂ）に示すとおり、ＸＯＲ回路の出力端子から高レベル電位が出力している時刻において、第１データ（重み係数）の更新が行われていることがわかる。
本実施例の計算結果より、演算回路１００によって第１データの更新を行うことができ、学習が最適に行われていることが分かる。
なお、本実施例は、本明細書に記載の各実施の形態と適宜組み合わせることができる。
ＭＣＡ：メモリセルアレイ、ＩＳ：電流供給回路、ＷＤＤ：回路、ＷＬＤ：回路、ＶＬＤ：回路、ＡＣＴＶ：活性化関数回路、ＬＥＣ：学習回路、ＡＭ［１］：メモリセル、ＡＭ［２］：メモリセル、ＡＭｘｒ［１］：メモリセル、ＡＭｘｒ［２］：メモリセル、ＡＭｗｒ［１］：メモリセル、ＡＭｗｒ［２］：メモリセル、ＣＳ：バイアス回路、ＣＭ：カレントミラー回路、ＣＳ１：回路、ＣＳ２：回路、ＣＳ３：回路、ＣＳ４：回路、ＣＭｘ：回路、ＣＭｗ：回路、ＣＳｘ：回路、ＣＳｗ：回路、ＣＳｘｗ：回路、ＢＬ：配線、ＢＬｘｒ：配線、ＢＬｗｒ：配線、ＷＤ：配線、ＷＤｘｒ：配線、ＷＤｗｒ：配線、ＶＬ［１］：配線、ＶＬ［２］：配線、ＷＬ［１］：配線、ＷＬ［２］：配線、ＨＷ［１］：配線、ＨＷ［２］：配線、ＯＬ：配線、ＯＬ［１］：配線、ＯＬ［２］：配線、ＯＬｘｒ：配線、ＯＬｗｒ：配線、ＢＧＬ１：配線、ＢＧＬ２：配線、ＢＧＬ３：配線、ＢＧＬ４：配線、ＯＳＰ１：配線、ＯＳＰ２：配線、ＯＲＰ１：配線、ＯＲＰ２：配線、ＸＬ：配線、ＴＬ：配線、ＶＤＤＬ：配線、ＧＮＤＬ：配線、ＶＳＳＬ：配線、ＶＲ０：配線、ＶａＬ：配線、ＶｂＬ：配線、ＶｒｅｆＬ：配線、ＲＳＴ：配線、ＳＷＡＬ：配線、ＳＴ：配線、ＳＴＢ：配線、ＣＲＥＦ：配線、ＳＨ：配線、ＬＴ：配線、ＬＴＢ：配線、ＶＧＣＲ：配線、ＶＧＣＢ：配線、ＣＬＫＬ：配線、ＣＬＫＬＢ：配線、ＲＳＴＬ：配線、ＳＴＬ：配線、ＶＢＣＳ：配線、ＶＢＩＳ：配線、ＳＥＴ：配線、ＳＣＯ：配線、ＳＣＯＢ：配線、ＣＯＭＩ：配線、ＣＯＭＯ：配線、ＶＣＯＭ：配線、ＳＷ１：配線、ＳＷ２：配線、ＳＷ３：配線、ＳＷ３Ｂ：配線、ＳＷ４：配線、ＳＷ５：配線、ＳＷ５Ｂ：配線、ＳＷ６：配線、ＳＷ７：配線、ＳＷ７Ｂ：配線、ＶＢＳＬ：配線、ＮＭ：ノード、Ｎａ：ノード、Ｎｂ：ノード、ＮＴ１：ノード、ＮＴ２：ノード、ＮＴ３：ノード、ｃｏ：端子、ｃｏｘｒ：端子、ｃｏｗｒ：端子、ａｉ：端子、ａｏ：端子、ａｆｂ：端子、ｇｉ１：端子、ｇｉ２［１］：端子、ｇｉ２［２］：端子、ｇｉ３：端子、ｇｉ４：端子、ｉｉ：端子、ｉｏ［１］：端子、ｉｏ［２］：端子、ｍ１：端子、ｍ２：端子、ｍ３：端子、ｍ４：端子、ｍ５：端子、ｄ１：端子、ｄ２：端子、ｄｘ：端子、ｄｗ：端子、ｄ：端子、ｃｐ１：端子、ｃｐ２：端子、ｃｐ３：端子、ｃｐ４：端子、ｎｔ１：入力端子、ｎｔ２：入力端子、ｓｔ１：出力端子、ｓｔ２：出力端子、ｉｎｎ：端子、ｉｎｐ：端子、ＩＬＮ：端子、ＩＬＰ：端子、ｏｕｔｎ：端子、ｏｕｔｐ：端子、ｃｔ２：端子、ｃｔ３：端子、ｃｔ４：端子、ｉｐ：端子、ｉｎ：端子、ｏｐ：端子、ｏｎ：端子、ＩＮＰ：端子、ＩＮＮ：端子、ＯＬＰ：端子、ＯＬＮ：端子、ＶＣ１：定電圧源、ＶＣ２：定電圧源、ＶＣ３：定電圧源、ＳＷＡ：スイッチ、ＳＷＢ１：スイッチ、ＳＷＢ２：スイッチ、ＳＷＢ３：スイッチ、ＳＷＢ４：スイッチ、ＳＷＢ５：スイッチ、ＳＷＢ６：スイッチ、ＳＷＣ：スイッチ、ＣＭＰ：コンパレータ、ＤＩＡａ：差動増幅器、ＤＩＡｂ：差動増幅器、ＦＤＡ：完全差動増幅器、ＬＡＴ：回路、ＣＩＲＡ：回路、ＣＩＲＢ：回路、ＣＩＲＣ：回路、ＡＤＡ［１］：加算回路、ＡＤＡ［２］：加算回路、ＡＤＢ［１］：加算回路、ＡＤＢ［２］：加算回路、ＭＬＴ［１］：乗算回路、ＭＬＴ［２］：乗算回路、ＩＴＧ［１］：積分回路、ＩＴＧ［２］：積分回路、ＣＣ１：チョッパ回路、ＣＣ２：チョッパ回路、ＣＣ３：チョッパ回路、Ｔｒ１：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ６：トランジスタ、Ｔｒ７：トランジスタ、Ｔｒ８：トランジスタ、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ１３：トランジスタ、Ｔｒ１４：トランジスタ、Ｔｒ１５：トランジスタ、Ｔｒ１６：トランジスタ、Ｔｒ１７：トランジスタ、Ｔｒ１８：トランジスタ、Ｔｒ１９：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２３：トランジスタ、Ｔｒ２４：トランジスタ、Ｔｒ２６：トランジスタ、Ｔｒ２７：トランジスタ、Ｔｒ２８：トランジスタ、Ｔｒ２９：トランジスタ、Ａ１：トランジスタ、Ａ２：トランジスタ、Ａ３：トランジスタ、Ａ４：トランジスタ、Ａ５：トランジスタ、Ａ６：トランジスタ、Ａ７：トランジスタ、Ａ８：トランジスタ、Ａ９：トランジスタ、Ａ１０：トランジスタ、Ａ１１：トランジスタ、Ａ１２：トランジスタ、Ａ１３：トランジスタ、Ａ１４：トランジスタ、Ａ１５：トランジスタ、Ａ１６：トランジスタ、Ａ１７：トランジスタ、Ａ１８：トランジスタ、Ａ１９：トランジスタ、Ａ２０：トランジスタ、Ａ２１：トランジスタ、Ａ２２：トランジスタ、Ａ２３：トランジスタ、Ａ２４：トランジスタ、Ａ２５：トランジスタ、Ａ２６：トランジスタ、Ａ２７：トランジスタ、Ａ２８：トランジスタ、Ａ２９：トランジスタ、Ａ３０：トランジスタ、Ｘ１：トランジスタ、Ｘ２：トランジスタ、Ｘ３：トランジスタ、Ｘ４：トランジスタ、Ｘ５：トランジスタ、Ｘ６：トランジスタ、Ｘ７：トランジスタ、Ｘ８：トランジスタ、Ｘ９：トランジスタ、Ｘ１０：トランジスタ、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、Ｍ７：トランジスタ、Ｍ８：トランジスタ、Ｍ９：トランジスタ、Ｍ１０：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１３：トランジスタ、Ｍ１４：トランジスタ、Ｍ２２：トランジスタ、Ｍ２３：トランジスタ、Ｍ２４：トランジスタ、Ｍ２７：トランジスタ、Ｍ２８：トランジスタ、Ｍ２９：トランジスタ、Ｍ３２：トランジスタ、Ｍ３３：トランジスタ、Ｍ３４：トランジスタ、Ｃ１：容量素子、Ｃ２：容量素子、Ｃａｃｔｖ：容量素子、ＣＬ１：容量素子、ＣＬ２：容量素子、ＣＥ１：容量素子、ＣＥ２：容量素子、ＣＤ１：容量素子、ＣＤ２：容量素子、ＣＤ３：容量素子、ＣＤ４：容量素子、ＣＤ７：容量素子、ＣＤ８：容量素子、ＣＤ１１：容量素子、ＣＤ１２：容量素子、Ｂ１：容量素子、Ｂ２：容量素子、Ｂ３：容量素子、Ｂ４：容量素子、Ｂ５：容量素子、Ｂ６：容量素子、Ｂ７：容量素子、Ｂ８：容量素子、Ｂ９：容量素子、Ｂ１０：容量素子、Ｙ１：容量素子、Ｙ２：容量素子、Ｙ３：容量素子、Ｙ４：容量素子、Ｙ５：容量素子、Ｙ６：容量素子、Ｙ１０：容量素子、Ｒ１：抵抗素子、Ｒ２：抵抗素子、ＦＧＥ：導電体、ＢＧＥ：導電体、ＷＥ：導電体、ＰＥ：導電体、ＦＧＩ：絶縁体、ＢＧＩ：絶縁体、ＤＣＴＲ：デジタルコントローラ、ＤＡＣｘ：デジタルアナログ変換回路、ＤＡＣｗ：デジタルアナログ変換回路、ＬＣ：ＸＯＲ回路、ＡＮＮ：ニューラルネットワーク回路、１００：演算回路、１５０：回路、２００：演算回路、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、５００：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５００Ｃ：トランジスタ、５００Ｄ：トランジスタ、５００Ｅ：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１１：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３１ａ：領域、５３１ｂ：領域、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６ａ：導電体、５４６ｂ：導電体、５４７ａ：導電体、５４７ｂ：導電体、５４８：導電体、５５０：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体、５７５：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６５０：絶縁体、５２０１：筐体、５２０２：示部、５２０３：ボタン、５３２１ａ：筐体、５３２１ｂ：筐体、５３２１ｃ：ヒンジ部、５３２２：表示部、５３２３：操作ボタン、５４０１：筐体、５４０２：表示部、５４０３：キーボード、５４０４：ポインティングデバイス、５５０１：筐体、５５０２：表示部、５５０３：マイク、５５０４：スピーカ、５５０５：操作ボタン、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８０１：第１筐体、５８０２：第２筐体、５８０３：表示部、５８０４：操作キー、５８０５：レンズ、５８０６：接続部、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６２００：電子看板、６２０１：壁、７５２０：ゲーム機本体、７５２２：コントローラ、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子

Claims (15)

  1. 第１回路と、第２回路と、第３回路と、第１メモリセルと、第２メモリセルと、第３メモリセルと、第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、を有し、
    前記第１回路は、前記第１配線を介して、前記第１メモリセルと、前記第２回路と、に電気的に接続され、
    前記第１回路は、前記第４配線を介して、前記第２メモリセルに電気的に接続され、
    前記第１回路は、前記第５配線を介して、前記第３メモリセルに電気的に接続され、
    前記第２回路は、前記第３回路に電気的に接続され、
    前記第３回路は、前記第２配線を介して、前記第１メモリセルと、前記第２メモリセルと、に電気的に接続され、
    前記第３回路は、前記第３配線を介して、前記第１メモリセルと、前記第３メモリセルと、に電気的に接続され、
    前記第３回路は、入力端子を有し、
    前記第１乃至第３メモリセルのそれぞれは、保持ノードを有し、
    前記第１メモリセルは、
    前記第２配線の電位の変化に応じて、前記第１メモリセルの前記保持ノードの電位を変化させる機能と、
    前記第３配線の電位の変化に応じて、前記第１メモリセルの前記保持ノードの電位を変化させる機能と、
    前記第１メモリセルの前記保持ノードの電位に応じた電流を、前記第１メモリセルと前記第１配線との間に流す機能と、を有し、
    前記第２メモリセルは、
    前記第２配線の電位の変化に応じて、前記第２メモリセルの前記保持ノードの電位を変化させる機能と、
    前記第２メモリセルの前記保持ノードの電位に応じた電流を、前記第２メモリセルと前記第４配線との間に流す機能を有し、
    前記第３メモリセルは、
    前記第３配線の電位の変化に応じて、前記第３メモリセルの前記保持ノードの電位を変化させる機能と、
    前記第３メモリセルの前記保持ノードの電位に応じた電流を、前記第３メモリセルと前記第５配線との間に流す機能を有し、
    前記第１回路は、前記第４配線に流れる電流と、前記第５配線に流れる電流と、に応じた電流を前記第１配線に供給する機能を有し、
    前記第２回路は、前記第１配線と前記第２回路との間に流れる第１電流に応じた第１電位を生成して、前記第３回路に対して前記第１電位を出力する機能を有し、
    前記第３回路の前記入力端子には、第２電位が入力され、
    前記第３回路は、前記第１電位と、前記第２電位と、前記第２配線の電位と、が前記第３回路に入力されることによって、前記第３配線の電位を変化させる機能を有する、
    半導体装置。
  2. 請求項１において、
    前記第３回路は、積分回路を有し、
    前記積分回路の出力端子は、前記第３配線に電気的に接続されている、
    半導体装置。
  3. 請求項１、又は請求項２において、
    前記第２回路は、コンパレータと、抵抗素子と、を有し、
    前記コンパレータの反転入力端子、又は非反転入力端子の一方は、前記抵抗素子と、前記第１配線と、に電気的に接続され、
    前記コンパレータの出力端子は、前記第３回路に電気的に接続されている、
    半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１メモリセルの前記保持ノードには、第１データに応じた電位が保持され、
    前記第２配線の電位の変化量は、第２データに応じた電位差であり、
    前記第１電流は、前記第１データと、前記第２データと、の積に応じた電流であり、
    前記第２電位は、教師データに応じた電位であり、
    前記第３配線の電位の変化量は、更新データに応じた電位差である、
    半導体装置。
  5. 請求項４において、
    複数の前記第１メモリセルと、複数の前記第２メモリセルと、複数の前記第３メモリセルと、複数の前記第３回路と、複数の前記第２配線と、複数の前記第３配線と、を有し、
    前記複数の第１メモリセルのそれぞれは、前記第１の配線に電気的に接続され、
    前記複数の第２メモリセルのそれぞれは、前記第４の配線に電気的に接続され、
    前記複数の第３メモリセルのそれぞれは、前記第５の配線に電気的に接続され、
    前記複数の第３回路のそれぞれは、前記複数の第２配線の一を介して、前記複数の第１メモリセルの一と、前記複数の第２メモリセルの一と、に電気的に接続され、
    前記複数の第３回路のそれぞれは、前記複数の第３配線の一を介して、前記複数の第１メモリセルの一と、前記複数の第３メモリセルの一と、に電気的に接続され、
    前記複数の第１メモリセルの前記保持ノードのそれぞれには、複数の前記第１データに応じた電位が保持され、
    前記複数の第２配線のそれぞれには、複数の前記第２データに応じた電位差が入力され、
    前記第１電流は、前記複数の第１データと、前記複数の第２データと、の積和に応じた電流であり、
    前記複数の第３回路は、前記複数の第３配線のそれぞれに対して、複数の前記更新データに応じた電位差を出力する、
    半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第１乃至第３メモリセルのそれぞれは、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、
    前記第１乃至第３メモリセルにおいて、前記第１トランジスタの第１端子は、前記第２トランジスタのゲートと、前記第１容量素子の第１端子と、前記第２容量素子の第１端子と、に電気的に接続され、前記第１容量素子の第２端子は、前記第２配線に電気的に接続され、前記第２容量素子の第２端子は、前記第３配線に電気的に接続され、
    前記第１メモリセルにおいて、前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
    前記第２メモリセルにおいて、前記第２トランジスタの第１端子は、前記第４配線に電気的に接続され、
    前記第３メモリセルにおいて、前記第２トランジスタの第１端子は、前記第５配線に電気的に接続されている、
    半導体装置。
  7. 第１回路と、第２回路と、第３回路と、第１メモリセルと、第１配線と、第２配線と、第３配線と、を有し、
    前記第１回路は、前記第１配線を介して、前記第１メモリセルと、前記第２回路と、に電気的に接続され、
    前記第２回路は、前記第３回路に電気的に接続され、
    前記第３回路は、前記第２配線を介して、前記第１メモリセルに電気的に接続され、
    前記第３回路は、前記第３配線を介して、前記第１メモリセルに電気的に接続され、
    前記第３回路は、入力端子を有し、
    前記第１メモリセルは、保持ノードを有し、
    前記第１メモリセルは、
    前記第２配線の電位の変化に応じて、前記第１メモリセルの前記保持ノードの電位を変化させる機能と、
    前記第３配線の電位の変化に応じて、前記第１メモリセルの前記保持ノードの電位を変化させる機能と、
    前記第１メモリセルの前記保持ノードの電位に応じた電流を、前記第１メモリセルと前記第１配線との間に流す機能と、を有し、
    前記第１回路は、前記第１配線に電流を供給する機能を有し、
    前記第２回路は、前記第１配線と前記第２回路との間に流れる第１電流に応じた第１電位を生成して、前記第３回路に対して前記第１電位を出力する機能を有し、
    前記第３回路の前記入力端子には、第２電位が入力され、
    前記第３回路は、前記第１電位と、前記第２電位と、前記第２配線の電位と、が前記第３回路に入力されることによって、前記第１電位と、前記第２電位と、前記第２配線の電位と、に応じて前記第３配線の電位を変化させる機能を有する、
    半導体装置。
  8. 請求項７において、
    前記第３回路は、積分回路を有し、
    前記積分回路の出力端子は、前記第３配線に電気的に接続されている、
    半導体装置。
  9. 請求項７、又は請求項８において、
    前記第２回路は、コンパレータと、抵抗素子と、第１スイッチと、を有し、
    前記コンパレータの反転入力端子、又は非反転入力端子の一方は、前記抵抗素子に電気的に接続され、
    前記コンパレータの反転入力端子、又は非反転入力端子の一方は、前記第１スイッチを介して前記第１配線に電気的に接続され、
    前記コンパレータの出力端子は、前記第３回路に電気的に接続されている、
    半導体装置。
  10. 請求項７乃至請求項９のいずれか一において、
    前記第１回路は、第１定電流回路と、第２定電流回路と、電流シンク回路と、を有し、
    前記第１定電流回路は、前記電流シンク回路に電流を供給する、又は前記第１配線に電流を供給する機能を有し、
    前記第２定電流回路は、前記第１配線に電流を供給する機能を有し、
    前記電流シンク回路は、前記第１定電流回路から電流を吸出する、又は前記第１配線から電流を吸出する機能を有する、
    半導体装置。
  11. 請求項１０において、
    前記第１定電流回路は、前記第１メモリセルの前記保持ノードに第１保持電位が保持され、前記第２配線から第１初期電位が入力され、前記第３配線から第２初期電位が入力されているときに、前記第１回路から前記第１配線に流れる第２電流を定電流として生成する機能を有し、
    前記第２定電流回路は、前記第１メモリセルの前記保持ノードに前記第１保持電位が保持され、前記第２配線から第３電位が入力され、前記第３配線から前記第２初期電位が入力されているときに、前記第１回路から前記第１配線に流れる第３電流を定電流として生成する機能を有し、
    前記電流シンク回路は、前記第１メモリセルの前記保持ノードに前記第１保持電位が保持され、前記第２配線から前記第３電位が入力され、前記第３配線から前記第２初期電位が入力されているときに、前記第１定電流回路から流れる前記第２電流を定電流として吸出する機能を有し、
    前記第１定電流回路は、前記第１メモリセルの前記保持ノードに第２保持電位が保持され、前記第２配線から前記第１初期電位が入力され、前記第３配線から前記第２初期電位が入力されているときに、前記第１回路から前記第１配線に流れる第４電流を定電流として生成する機能を有し、
    前記第１メモリセルは、前記第１メモリセルの前記保持ノードに前記第２保持電位が保持され、前記第２配線から前記第３電位が入力され、前記第３配線から前記第２初期電位が入力されているときに、前記第２保持電位、前記第３電位、及び前記第２初期電位に応じた第５電流を、前記第１メモリセルと前記第１配線との間に流す機能を有し、
    前記第１回路は、前記第１メモリセルの前記保持ノードに前記第２保持電位が保持され、前記第２配線から前記第３電位が入力され、前記第３配線から前記第２初期電位が入力されているときに、前記第１定電流回路、前記第２定電流回路、及び前記電流シンク回路によって生成された前記第２乃至第４電流の和を前記第１配線に流す機能を有し、
    前記第１電流は、前記第２乃至第４電流の和と前記第５電流との差分電流であって、
    前記第３回路は、前記第３配線の前記第２初期電位を、前記第１電位と、前記第２電位と、前記第２配線の前記第１初期電位と前記第３電位との電位差と、に応じた第４電位に変動させる機能を有する、
    半導体装置。
  12. 請求項１１において、
    前記第１保持電位と前記第２保持電位との差は、第１データに応じた電位差であり、
    前記第１初期電位と前記第３電位との差は、第２データに応じた電位差であり、
    前記第１電流は、前記第１データと、前記第２データと、の積に応じた電流であり、
    前記第２電位は、教師データに応じた電位であり、 前記第２初期電位と前記第４電位との差は、更新データに応じた電位差である、
    半導体装置。
  13. 請求項１２において、
    複数の前記第１メモリセルと、複数の前記第３回路と、複数の前記第２配線と、複数の前記第３配線と、を有し、
    前記複数の第１メモリセルのそれぞれは、前記第１の配線に電気的に接続され、
    前記複数の第３回路のそれぞれは、前記複数の第２配線の一を介して、前記複数の第１メモリセルの一に電気的に接続され、
    前記複数の第３回路のそれぞれは、前記複数の第３配線の一を介して、前記複数の第１メモリセルの一に電気的に接続され、
    前記複数の第１メモリセルの前記保持ノードのそれぞれには、複数の前記第１データに応じた電位差が保持され、
    前記複数の第２配線のそれぞれには、複数の前記第２データに応じた電位差が印加され、
    前記第１電流は、前記複数の第１データと、前記複数の第２データと、の積和に応じた電流であり、
    前記複数の第３回路のそれぞれは、前記複数の第３配線のそれぞれに対して、複数の前記更新データに応じた電位差を出力する、
    半導体装置。
  14. 請求項７乃至請求項１３のいずれか一において、
    前記第１メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、第２容量素子と、を有し、
    前記第１トランジスタの第１端子は、前記第２トランジスタのゲートと、前記第１容量素子の第１端子と、前記第２容量素子の第１端子と、に電気的に接続され、
    前記第１容量素子の第２端子は、前記第２配線に電気的に接続され、
    前記第２容量素子の第２端子は、前記第３配線に電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１配線に電気的に接続されている、
    半導体装置。
  15. 請求項６、又は請求項１４において、
    前記第１トランジスタ、前記第２トランジスタのそれぞれのチャネル形成領域には、金属酸化物が含まれ、
    前記第１乃至第３回路のそれぞれは、単極性回路として構成されている、
    半導体装置。
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