JPWO2019207404A5

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Publication number: JPWO2019207404A5
Application number: JP2020515309A
Authority: JP
Filing date: 2019-04-15
Publication date: 2022-04-06
Anticipated expiration: 2039-04-15

Claims

第１回路と、第２回路と、第３回路と、第１メモリセルと、第２メモリセルと、第３メモリセルと、
第１配線と、第２配線と、第３配線と、第４配線と、第５配線と、を有し、
前記第１回路は、前記第１配線を介して、前記第１メモリセルと、前記第２回路と、に電気的に接続され、
前記第１回路は、前記第４配線を介して、前記第２メモリセルに電気的に接続され、
前記第１回路は、前記第５配線を介して、前記第３メモリセルに電気的に接続され、
前記第２回路は、前記第３回路に電気的に接続され、
前記第３回路は、前記第２配線を介して、前記第１メモリセルと、前記第２メモリセルと、に電気的に接続され、
前記第３回路は、前記第３配線を介して、前記第１メモリセルと、前記第３メモリセルと、に電気的に接続され、
前記第３回路は、入力端子を有し、
前記第１乃至第３メモリセルのそれぞれは、保持ノードを有し、
前記第１メモリセルは、
前記第２配線の電位の変化に応じて、前記第１メモリセルの前記保持ノードの電位を変化させる機能と、
前記第３配線の電位の変化に応じて、前記第１メモリセルの前記保持ノードの電位を変化させる機能と、
前記第１メモリセルの前記保持ノードの電位に応じた電流を、前記第１メモリセルと前記第１配線との間に流す機能と、を有し、
前記第２メモリセルは、
前記第２配線の電位の変化に応じて、前記第２メモリセルの前記保持ノードの電位を変化させる機能と、
前記第２メモリセルの前記保持ノードの電位に応じた電流を、前記第２メモリセルと前記第４配線との間に流す機能を有し、
前記第３メモリセルは、
前記第３配線の電位の変化に応じて、前記第３メモリセルの前記保持ノードの電位を変化させる機能と、
前記第３メモリセルの前記保持ノードの電位に応じた電流を、前記第３メモリセルと前記第５配線との間に流す機能を有し、
前記第１回路は、前記第４配線に流れる電流と、前記第５配線に流れる電流と、に応じた電流を前記第１配線に供給する機能を有し、
前記第２回路は、前記第１配線と前記第２回路との間に流れる第１電流に応じた第１電位を生成して、前記第３回路に対して前記第１電位を出力する機能を有し、
前記第３回路の前記入力端子には、第２電位が入力され、
前記第３回路は、前記第１電位と、前記第２電位と、前記第２配線の電位と、が前記第３回路に入力されることによって、前記第３配線の電位を変化させる機能を有する半導体装置。
請求項１において、
前記第３回路は、積分回路を有し、
前記積分回路の出力端子は、前記第３配線に電気的に接続されている半導体装置。
請求項１、又は請求項２において、
前記第２回路は、コンパレータと、抵抗素子と、を有し、
前記コンパレータの反転入力端子、又は非反転入力端子の一方は、前記抵抗素子と、前記第１配線と、に電気的に接続され、
前記コンパレータの出力端子は、前記第３回路に電気的に接続されている半導体装置。
請求項１乃至請求項３のいずれか一において、
前記第１メモリセルの前記保持ノードには、第１データに応じた電位が保持され、
前記第２配線の電位の変化量は、第２データに応じた電位差であり、
前記第１電流は、前記第１データと、前記第２データと、の積に応じた電流であり、
前記第２電位は、教師データに応じた電位であり、
前記第３配線の電位の変化量は、更新データに応じた電位差である半導体装置。
請求項４において、
複数の前記第１メモリセルと、複数の前記第２メモリセルと、複数の前記第３メモリセルと、複数の前記第３回路と、複数の前記第２配線と、複数の前記第３配線と、を有し、
前記複数の第１メモリセルのそれぞれは、前記第１配線に電気的に接続され、
前記複数の第２メモリセルのそれぞれは、前記第４配線に電気的に接続され、
前記複数の第３メモリセルのそれぞれは、前記第５配線に電気的に接続され、
前記複数の第３回路のそれぞれは、前記複数の第２配線の一を介して、前記複数の第１メモリセルの一と、前記複数の第２メモリセルの一と、に電気的に接続され、
前記複数の第３回路のそれぞれは、前記複数の第３配線の一を介して、前記複数の第１メモリセルの一と、前記複数の第３メモリセルの一と、に電気的に接続され、
前記複数の第１メモリセルの前記保持ノードのそれぞれには、複数の前記第１データに応じた電位が保持され、
前記複数の第２配線のそれぞれには、複数の前記第２データに応じた電位差が入力され、
前記第１電流は、前記複数の第１データと、前記複数の第２データと、の積和に応じた電流であり、
前記複数の第３回路は、前記複数の第３配線のそれぞれに対して、複数の前記更新データに応じた電位差を出力する半導体装置。