TWI657381B - 電子裝置及其相關方法 - Google Patents

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Abstract

一例示性電子裝置包括一縱橫陣列、列驅動器電路系統、以及用於該縱橫陣列之各行線的行輸出電路。該縱橫陣列可包括列線、行線、及各連接於該等列線其中一者與該等行線其中一者之間的憶阻器。該列驅動器電路系統可用於分別在複數個時段期間將複數個類比電壓施加至一第一節點，並且對於各該列線，基於一數位輸入向量，在該複數個時段其中一者期間，選擇性地將該列線連接至該第一節點。該等行輸出電路各可包括：一積分電容器、藉由一積分控制信號來控制之一開關、以及電流鏡射電路系統。該電流鏡射電路系統可用於在該開關閉接時，使一積分電流流至或流自該積分電容器之一電極，其幅度鏡射該對應之行線上流動之一電流。該積分控制信號可用於在該複數個時段之各者期間使該開關閉接一指定時間量。

Description

電子裝置及其相關方法
本揭示係有關於類比乘法累加器。
一乘法累加器(MAC)是一種進行一乘法累加運算之裝置。舉例而言，該乘法累加運算可包括將各種值相乘並將該等乘積加在一起。
一人工神經元可包括接收一或多個輸入信號並對該等輸入進行運算以產生輸出信號之電路系統。該等輸入信號及輸出信號舉例而言，可以是電壓、電流、數位值等。在某些實例中，藉由一人工神經元對該等輸入進行之運算可包括乘法累加運算，在這種狀況中，該人工神經元可包括一MAC。在此類實例中，可將該神經元之該等輸入信號饋送至該MAC以供與其他值相乘(例如，為各輸入設定之加權)，並且該神經元之該等輸出信號可基於該MAC之輸出信號。人工神經網路為人工神經元之集合，其中一些神經元之該等輸出信號係當作其他神經元之輸入信號使用。
依據本發明之一實施例，係特地提出一種電 子裝置，其包含：一縱橫陣列，其包含列線、行線、及各連接於該等列線其中一者與該等行線其中一者之間的憶阻器；列驅動器電路系統，用於分別在複數個時段期間將複數個類比電壓施加至一第一節點，並且對於各該列線，基於一數位輸入向量，在該複數個時段其中一者期間，選擇性地將該列線連接至該第一節點；以及用於各該行線之一行輸出電路，其包括：一積分電容器、藉由一積分控制信號來控制之一開關、以及電流鏡射電路系統，當該開關閉接時，該電流鏡射電路系統使一積分電流流至或流自該積分電容器之一電極，其幅度鏡射該對應之行線上流動之一電流，其中該積分控制信號是用來在該複數個時段之各者期間使該開關閉接一指定時間量。
一例示性電子裝置可包括若干基於憶阻器之類比MAC。基於憶阻器之類比MAC是一種在類比域中進行乘法累加運算之MAC，其使用一或多個憶阻器來進行該乘法累加運算之一乘法部分。舉例而言，可跨該等憶阻器施加電壓，並且可將流經該等憶阻器之所產生電流加總。電壓對電流轉換代表類比域中乘法累加運算之乘法部分，因為流經各憶阻器之電流等於憶阻器之電導乘以跨憶阻器施加之電壓。因此，藉由適當地設定憶阻器之電導及對其施加之電壓，可在類比域中進行所欲乘法運算。
本文中所述之某些例示性電子裝置可包括多個此類基於憶阻器之類比MAC。舉例而言，例示性電子裝置可包括一憶阻器縱橫陣列，其可包括行線、列線、以及布置成一陣列之憶阻器，該陣列中之各該憶阻器係連接於該等行線其中一者與該等列線其中一者之間。各行線可包括一行輸出電路，各行憶阻器與其對應之行輸出電路形成一MAC。在此類實例中，可基於一輸入向量將電壓施加至該縱橫陣列之該等列，並且可基於作為所施加電壓之一結果流經憶阻器之電流來判定一輸出向量。一輸入級可用於基於輸入向量為各列產生適當電壓。舉例而言，縱橫陣列可在一人工神經網路(ANN)中形成一層神經元，各該MAC形成一人工神經元，並且用於該等神經元之權重係藉由調整對應憶阻器之電導來設定。
在某些實例中，縱橫陣列之一輸入級可基於一數位輸入向量將類比電壓施加至列線，具體而言，該數位輸入向量可包括用於各列線之一數位值，並且施加至該等列線之類比電壓可基於該等列線之對應數位值。在某些實例中，該輸入級可運用一分散式數位類比轉換架構，其中單一電壓源係用於跨若干時段為所有該等列線產生電壓。特別的是，在此一分散式數位類比轉換架構中，電壓源(例如圖2中之數位類比轉換器230)可產生一信號，該信號分別在時段t1 、t2 、…、tP 內通過一系列電壓V1 、V2 、…、VP 步進，並且可為各列提供切換單元(諸如切換單元210)，以根據用於該列之輸入數位值，在信號處於適合該列之電壓時，將該列連接至電壓信號。舉例而言，具有一數位輸入值「1」之各列(若有的話)可在時段t1 期間連接至電壓源(並且會因此將電壓V1 施加至那些列)，具有一數位輸入值「2」之各列(若有的話)可在時段t2 期間連接至電壓源(並且會因此將電壓V2 施加至那些列)，以此類推。依照這種方式，各列可基於該列之輸入數位值，被施加適當的類比電壓，而不必為各列線包括一數位類比轉換器。
用於各行線之行輸出電路系統可被組配來產生與對應行線上流動之電流之一總和對應之一輸出信號。然而，當使用一分散式數位類比轉換架構時，不一定同時將電壓施加至該等列線，因此電流可在不同時序下流經各種憶阻器。因此，為了取得與對應行線上流動之電流之一總和對應之輸出信號，在某些實例中，各行輸出電路可包括一積分電容器、藉由一積分控制信號來控制之一開關、以及電流鏡射電路系統，當該開關閉接時，該電流鏡射電路系統使一積分電流流至或流自該積分電容器之一電極，其幅度鏡射對應之行線上流動之一電流，並且該積分控制信號可在該複數個時段期間使開關閉接一指定時間量。結果是，在第P時段tP 結束時，對於各行輸出電路，儲存在積分電容器中之一電壓差將與從時段t1 至tP 在行線上流動之所有電流之總和成比例，這是以一常數調整比例之所欲MAC結果。具體而言，儲存在積分電容器中之電壓差將為，其中為施加至第n列RL_n之電壓(其係基於數位輸入xn )並且GRL_n 為連接至第n列RL_n之憶阻器之電導。
藉由使用上述例示性行輸出電路，某些實例能夠避免必須為各列線提供取樣保持電路。具體而言，用以產生與在對應行線上流動之電流之一總和對應之一輸出信號的一種替代方法將是令所有該等電流同時流動，然後感測所產生之匯集電流。然而，當使用一分散式數位類比轉換架構時，為了確保所有電流同時在對應之行線上流動，可能需要用於使跨時段t1 至tP 為列線產生之不同電壓得以保持之一些機制(例如用於各列線之一取樣保持電路)，以使得可同時將各別電壓施加至該等列線。此類取樣保持電路可能佔用晶片空間並增加裝置之一成本，並且因此使用本文中所述例示性行輸出電路而能夠省略此類每列取樣保持電路之本文中所述實例從而可降低成本並提升晶片空間使用狀況。
圖1繪示一例示性電子裝置10。例示性電子裝置10包括一憶阻器縱橫陣列100、列驅動器電路系統200、以及各與憶阻器縱橫陣列100之行線CL其中一者對應之若干行輸出電路300。
憶阻器縱橫陣列100可包括N條列線RL(其中N ≥ 1)、M條行線CL(其中M ≥ 1)、以及若干各連接於諸列線RL其中一者與諸行線CL其中一者之間的憶阻器101。在某些實例中，一列線RL與一行線CL之各交截可具有一對應之憶阻器101。各列線RLn 可對應於一數位輸入向量= (x1 , x2 , …, xN )之一數位輸入值xn 。具體而言，列線RL1 對應於數位輸入值x1 ，列線RL2 對應於數位輸入值x2 ，以此類推。
憶阻器縱橫陣列100及行輸出電路300可形成若干基於憶阻器之類比MAC。舉例而言，在圖1中，各行線CL對應於一個別MAC。具體而言，一個別MAC可包含一行輸出電路300、連接至行輸出電路300之行線CL、以及連接至行線CL之憶阻器101。一個別MAC可具有N個輸入，各對應於諸列線RLn 其中一者；具體而言，一給定MAC之一個別輸入可包含連接至對應列線RLn 之憶阻器101。藉由將對應憶阻器101之電導設定成對應於所欲權重之一值，可將一加權賦予一給定MAC之各輸入。雖然例示性裝置10中可包括有許多MAC，但為了易於說明，本說明下文有部分可聚焦於單一MAC，尤其是當說明各MAC之共同特徵時。
列驅動器電路系統200當作縱橫陣列100之一輸入級，並且可根據一分散式數位類比轉換架構，基於數位輸入向量，跨複數個時段，將類比電壓施加至列線RL。具體而言，在某些實例中，列驅動器電路系統200可分別在複數個時段t1 、t2 、…、tP 期間，將複數個類比電壓V1 、V2 、…、VP 施加至一第一節點220，並且對於各列線RL，基於數位輸入向量之對應數位輸入值xn ，在複數個時段t1 、t2 、…、tP 其中一者期間，選擇性地將列線RLn 連接至第一節點220。舉例而言，可在第一時段t1 期間，將數位輸入值xn 等於「1」之任何列線RLn 連接至第一節點220，在第一時段期間t2 ，將數位輸入值xn 等於「2」之任何列線RLn 連接至第一節點220，以此類推。下文關於圖2更加詳述列驅動器電路系統200之一實例。
行輸出電路300各可包括一積分電容器Cint ，受一積分控制信號Ctr_Int控制之一開關S1、以及電流鏡射電路系統301，當開關S1 閉接時，該電流鏡射電路系統使一積分電流流至或流自積分電容器Cint 之一電極，其幅度鏡射該對應之行線上流動之一電流CL。電流鏡射電路系統301若說是使一積分電流「流至或流自」積分電容器Cint (或類似者)之一電極，應將此理解為意味著電流鏡射電路系統301之一種可能組態使電流流至積分電容器Cint ，而電流鏡射電路系統301之另一可能組態使電流從積分電容器Cint 流出。積分電容器Cint 可具有連接至開關S1 之一第一電極、以及連接至高電壓Vdd之一第二電極。輸出節點Nout 可以連接至積分電容器Cint 之第一電極，使得可經由輸出節點Nout 讀出第一電極之一電壓VC ，藉此能夠確定儲存在該積分電容器中之電壓差∆VC 。在某些實例中，高電壓Vdd與第一電極之間亦可包括一重設開關S2 ，其可藉由一重設信號來控制，以重設儲存在積分電容器Cint 中之電壓差∆VC 。
圖1中虛線所指之一展開圖中繪示該等行輸出電路300其中一者(亦即，行輸出電路300_M)之細節。在某些實例中，各行輸出電路300可包括類似組態中之類似特徵(連接至不同行線CL除外)，以及因此展開圖中所示例示性行輸出電路300_M可代表全部行輸出電路300，並且省略重複之圖解。
圖1中繪示電流鏡射電路系統301之一項可能實例。例示性電流鏡射電路系統301包括連接於對應行線CL與一低電壓Vss (亦稱為一「第一電壓」)之間的一第一電晶體T1 、以及連接於低電壓Vss與開關S1 之間的一第二電晶體T2 ，該等第一與第二電晶體T1 與T2 之閘極電極係連接在一起，並且連接至對應之行線CL。當開關S1 閉接時，圖1中所示之例示性電流鏡射電路系統301將在以對應行線CL上流動之電流為基礎的一速率下使電荷從積分電容器Cint 流出。應瞭解這僅是電流鏡射電路系統301之一項實例，並且應瞭解只要被組配成符合以下條件，便可使用任何類型之電流鏡：當開關S1 閉接時，使一積分電流流至或流自積分電容器Cint 之一電極，其幅度鏡射該對應之行線CL上流動之一電流。
電子裝置10可被組配來在至少包含時段t1 、t2 、…、tP 之一處理期內處理數位輸入向量。如上述，列驅動器電路系統200可在各時段t1 、t2 、…、tP 期間將一電壓施加至第一節點220。另外，在各時段t1 、t2 、…、tP 期間，積分控制信號Crt_Int是用來使開關S1 閉接一指定時間量tint 。舉例而言，如果開關S1 被組配成在Crt_Int處於一高邏輯值時閉接，則可在各時段t1 、t2 、…、tP 期間使Crt_Int起高脈衝動作，該脈衝之一寬度為tint ，其中tint 小於任何時段t1 、t2 、…、tP 之持續時間。Crt_Int起脈衝動作之時序可被設定為使得在Crt_Int起脈衝動作之前，可先減弱施加至列線RL之電壓之變化引起之暫態效應。舉例而言，由於施加至列線RL之電壓在時段t1 、t2 、…、tP 之各時間開始時變化，積分控制信號Crt_Int可在各時段t1 、t2 、…、tP 開始之後就一時段∆t起脈衝動作，其中Δt係設定為避免任何暫態效應。舉例而言，如果tA 為各時段t1 、t2 、…、tP 之持續時間，則積分控制信號Crt_Int可在各時段t1 、t2 、…、tP 開始之後以∆t ≥ ½tA 之時序起脈衝動作。在某些實例中，tint 可小於½∙tA 。
因此，於各時段tp ，將一電荷包Qp 扣減自(或者，在一些實例中，加入到)電容器Cint 之第一電極，其中Qp 之幅度取決於tp 期間對應行CL上流動之電流Ip 。是否將電荷包Qp 扣減自或加入到第一電極係取決於電流鏡射電路系統301之組態。舉例而言，圖1所示之例示性電流鏡射電路系統301是用來將電荷包Qp 從第一電極扣減。電荷包Qp 之幅度可由下式給定：(方程式1) 其中IRL_n 是經過連接至列線RL_n及對應行CL之憶阻器101流動之電流，GRL_n 是該憶阻器101之電導，以及求和是對於xn = p之所有n值進行(即，對於數位輸入值xn 等於p之所有列線RL_n進行求和)。請注意，對於任何時段tp ，總和具有一零值，其中沒有n值令xn = p，並且因此對於此類時段，Qp 具有零幅度。
第P個時段tP 一旦結束，已扣減自(或在一些實例中，加入到)電容器Cint 之第一電極的總電荷量將等於：(方程式2) 回想一下，是施加至第n列之電壓。
將方程式2與用於一電容器之特徵方程式V = Q/C組合暗指一旦第P個時段tP 結束便儲存在積分電容器Cint 中之電壓差∆VC 之幅度將由下式給定：(方程式3) 請注意，電壓差∆VC 之極性將取決於電流鏡射電路系統300是否被組配來使電流流至積分電容器Cint 、或使電流從積分電容器Cint 流出，但是電壓差∆VC 之幅度無論如何都應該相同。因此，電壓差∆VC 等於藉由一常數(tint /Cint )來調整比例之所欲MAC結果(即)。
對於各行輸出電路300，可從經由輸出節點Nout 輸出之電壓VC 判定電壓差∆VC ，可基於∆VC 來產生用於對應行線CL之一輸出值ym 。電壓VC 之輸出舉例而言，可包括將節點Nout 選擇性地連接至一後續處理級(例如，經由一開關(圖未示)連接)、及/或對節點Nout 之電壓VC 進行取樣。舉例而言，可將輸出節點Nout 之電壓VC 輸出至可將輸出值ym 產生出來之一類比緩衝器或一ADC。舉另一例而言，可對輸出節點Nout 之電壓VC 進行取樣，並且可基於取樣電壓(Vsamp )來產生輸出值ym 。出自所有行線CL1 至CLM 之輸出值y1 至yM 可形成一輸出向量= (y1 , y2 , …, yM )。圖3 (在下文有更詳細的說明)繪示輸出值y1 至yM 為數位值之一實例 ，而圖4 (在下文有更詳細的說明)繪示輸出值y’1 至y’M 為類比值之一實例。
在例示性裝置10中，將電壓施加至列線RL之時序可隨數位輸入向量變化。舉例而言，對於一給定輸入階段，在一些時段t1 、t2 、…、tP 期間，沒有列線RL可被施加有一電壓，在其他時段t1 、t2 、…、tP 期間，單一列線RL可被施加有一電壓，並且在其他時段t1 、t2 、…、tP 期間，多條列線RL可同時被施加有一電壓。然而，無論可施加各種電壓之各種時序為何，行輸出電路300仍可有能力產生所欲MAC結果。
舉例而言，假定有N = 4條列線RL，並且將數位輸入向量= (1, 4, 2, 1)輸入至裝置10。在這項實例中，於第一時段t1 期間，第一列RL1 與第四列RL4 兩者都將被施加有電壓V1 ，因為用於RL1 與RL4 列之數位輸入值x1 與x4 兩者都等於「1」。因此，在時段1 期間，幅度為tint V1 (GRL_1 + GRL_4 )之一電荷包Q1 將扣減自(或在一些實例中，加入到)積分電容器Cint 。在第二時段t2 期間，第三列RL3 將被施加有電壓V2 ，因為用於RL3 列之數位輸入值x3 等於「2」。因此，在時段t2 期間，幅度為tint V2 GRL_3 之電荷包Q2 將扣減自(或在一些實例中，加入到)積分電容器Cint 。在第三時段t3 期間，沒有列線RL將被施加有電壓V3 ，因為沒有數位輸入值xn 等於「3」。因此，在時段t3 期間，積分電容器Cint 之電極上電荷不變。在第四時段t5 期間，第二列RL2 將被施加有電壓V4 ，因為用於RL2 列之數位輸入值x2 等於「4」。因此，在時段t4 期間，幅度為tint V4 GRL_2 之一電荷包Q4 將扣減自(或在一些實例中，加入到)積分電容器Cint 。如果t4 之後還有另外的時段，則那些時段期間未將電壓施加至列線，因為該等數位輸入值都沒有大於「4」。因此，當第P時段tP 結束後，積分電容器Cint 之電壓差∆VC 將會是(tint /Cint )(V1 GRL_1 + V4 GRL_2 + V2 GRL_3 + V1 GRL_4 )，其為藉由常數(tint /Cint )調整比例過的所欲MAC結束。
在圖1中，將縱橫陣列100繪示為具有四條或更多條列線RL、及四條或更多條行線CL，但這僅是為了便於說明而使用之一項實例，並且可包括大於或等於一之任意數量的列線RL與行線CL。此外，在某些實例中，除了上述列線RL以外，還可在縱橫陣列100中提供未與數位輸入向量之數位輸入值xn 對應之附加列線(圖未示)。舉例而言，可包括一偏移線，其可用於為各MAC提供可調整偏移，但其不具有一對應之數位輸入值xn 。不具有一對應數位輸入值xn 之可能列線之附加實例可包括虛設線、校準線、誤差校正線、以及類似者。在本文中及在隨附申請專利範圍中，對「列線」之任何參照意指為與數位輸入向量之數位輸入值xn 對應之那些列線，而不是縱橫陣列100中可能包括之任何其他列線，除非另外具體指出。因此，舉例而言，應該將諸如「各該列線」之一字詞理解成意指為與數位輸入向量之數位輸入值xn 對應之各列線，而非意指為其他可能列線(例如一偏移線)，除非另外具體指出。
在圖1中，所示為電壓Vss與Vdd，其中Vdd ＞ Vss。應瞭解的是，在某些實例中，電壓Vss與Vdd可以顛倒，使得凡繪示為施加Vss處皆施加Vdd，反之亦然。這種顛倒亦可能需要改變各種信號之極性、改變各種電流之流動方向、改變各種電晶體之極性、以及類似者。
圖2更詳細地繪示例示性電子裝置10之部分。特別的是，圖2繪示列驅動器電路系統200、及一控制器400之一實例。圖2之各種元件對應於已在上文說明之圖1所示元件，並且兩圖中對於此類對應元件所使用之參考數字符號都相同。將此類對應特徵之重複說明省略。
例示性列驅動器電路系統200包括用於各列線RL之一開關電路210、第一節點220、一數位類比轉換器(DAC) 230、以及一計數器240。
諸切換電路210各可儲存來自數位輸入向量之一數位值，並且在對應於該所儲存數位值之諸時段t1 至tP 其中該一者期間將第一節點220連接至該對應之列線RL。換句話說，如果在開關電路210_n中儲存數位值xn = p，則切換電路210_n是用來在時段tp 期間將節點220連接至對應之列線RLn 。因此，舉例而言，如果有N = 4條列線RL，並且將數位輸入向量= (1, 4, 2, 1)輸入至列驅動器電路系統200，則切換電路210_1與切換電路210_4會在t1 期間將RL1 與RL4 列連接至節點220，切換電路210_3會在t2 期間將RL3 列連接至節點220，並且切換電路210_2在t4 期間將RL2 列連接至節點220。舉例而言，各切換電路210可包括連接於列線RL與節點220之間的一開關、以及用於以適當時序使開關閉接之一比較電路211。舉例而言，比較電路211可儲存對應列線RL之數位輸入值，以及可將該所儲存數位值與計數器240所輸出之數位值COUNT作比較，並且可在該所儲存數位值與COUNT符合時使該開關閉接。舉例而言，比較電路211可包括用以儲存該數位輸入值之一暫存器、以及用以將該所儲存值與COUNT作比較之一比較器，該比較器之一輸出控制該開關。
DAC 230可用來分別在時段t1 至tP 期間對節點220施加電壓V1 至VP 。舉例而言，DAC 230可基於一數位值COUNT來產生一類比電壓信號Vramp ，該數位值之值可在各時段t1 至tP 開始時隨時脈信號Clk變化。因此，在時段t1 至tP 期間，信號Vramp 可通過電壓V1 至VP 步進，其中V1 是在t1 期間對應於COUNT值之一類比電壓，V2 是在t2 期間對應於COUNT值之一類比電壓，以此類推。
如上述，計數器240可輸出一數位信號COUNT，其值可在各時段t1 至tP 開始時隨時脈Clk變化。在某些實例中，計數器240可被組配來在各時段遞增一COUNT值，在這種狀況中，信號Vramp 可採取一斜坡信號之形式，其幅度在各時段期間增大。
控制器400可包括用以產生時脈信號Clk、重設信號、及積分控制信號Crt_Int之電路系統。時脈信號Clk可以是任何時脈信號。控制器400可在第P時段tP 之後斷定該重設信號以重設計數器240、以及各行輸出電路300之積分電容器Cint 。當對於一新數位輸入值開始一新處理期時，控制器400可釋放該重設信號。可基於時脈信號Clk產生積分控制信號Crt_Int。舉例而言，如圖7所示，可產生與時脈信號Clk具有相同週期之一第二時脈信號Clk2 ，可藉由使第二信號Clk2 之相位偏移一量Δf而從第二信號Clk2 產生第三信號Clk3 ，然後可藉由截略第三信號Clk3 之各主動脈衝而從第三信號Clk3 產生積分控制信號Crt_Int，使得該等主動脈衝之週期維持相同，但其脈寬等於tint 。第三信號Clk3 之主動脈衝可對應於造成開關S1 閉接之任一邏輯值。在圖7中，假設積分控制信號Crt_Int之一邏輯高值使開關S1 閉接，並且因此第三信號Clk3 之高脈衝為遭受截略以形成積分控制信號Crt_Int之主動脈衝。
在某些實例中，電子裝置10可包括一人工神經網路(ANN)。例如，縱橫陣列100、列驅動器電路系統200及行輸出電路300可對應於該ANN之一第一層。在此一實例中，縱橫陣列100之各MAC可對應於一衰落(induvial)神經元。具體而言，各行可對應於一個別神經元，並且該神經元可連同對應行之行輸出電路300包括對應行中之各憶阻器101。在某些實例中，縱橫陣列100之各行恰好對應於一個神經元(例如，諸行與諸神經元之間有一種一對一對應關係)，而在其他實例中(例如，請參照圖5)，多於一條行可對應於多個神經元(例如，諸行與諸神經元之間有一種多對一對應關係)。繼第一層之後，可有該ANN之附加層，在這種狀況中，可將第一層之輸出= (y1 , y2 , …, yM )饋送至第二層作為其一輸入。圖3與4 (在下文有更詳細的說明)繪示實例，其中電子裝置10包括一ANN之多層。
圖3繪示一實例，其中電子裝置10包括一ANN，並且其中第一層之輸出值y1 至yM 為數位輸出值。圖3之各種元件對應於已在上文說明之圖1所示元件，並且兩圖中對於此類對應元件所使用之參考數字符號都相同。將此類對應特徵之重複說明省略。虛線所指之一展開圖中繪示行輸出電路300_M及輸出電路500之細節。
在圖3之實例中，該ANN之一第一層係由縱橫陣列100、列驅動器電路系統200、及行輸出電路300所形成。例示性電子裝置10亦包括一輸出電路500，其分別基於行輸出電路300_1至300_M之電壓差∆VC 來產生數位輸出值y1 至yM (統稱為數位輸出向量)，並且將數位輸出值y1 至yM 饋送至該ANN之一第二層1000之一輸入級2000。
舉例而言，可將各行輸出電路300之輸出節點Nout 連接至輸出電路500，使得可將行輸出電路300之各別電壓VC 輸出至輸出電路500。輸出電路500可包括一類比數位轉換器(ADC) 502，其基於經由輸出節點Nout_m 輸出之電壓VC (或基於本身以VC 為基礎之另一類比電壓，諸如一取樣電壓Vsamp )，來產生與第m行輸出電路300之電壓差∆VC 對應之一數位輸出值ym ，電壓Vdd當作一參考電壓。在某些實例中，可為各行輸出電路300提供一不同ADC 502。在其他實例中，多個行輸出電路300 (可能全部行輸出電路300)可共享相同的ADC 502。在圖3中，將輸出電路500繪示為亦包括取樣保持電路(S/H) 501，其是用來對電壓VC 進行取樣，並且將一取樣電壓Vsamp 提供至ADC 502。舉例而言，可為各行輸出電路300提供一不同S/H 501。然而，在某些實例中，可省略S/H 501電路，並且可直接將電壓VC 饋送至ADC 502。
在某些實例中，該ANN之第二層1000及其相關聯輸入級2000可被組配來接收數位輸入向量、及輸出數位輸出向量，類似於圖3中例示性裝置10之第一層。在一些此類實例中，該ANN之第二層1000及其相關輸入級2000可具有如第一層之一類似組態。具體而言，第二層1000可包括類似於縱橫陣列100之一縱橫線陣列、及類似於行輸出電路300之行輸出電路，並且輸入級2000可類似於列驅動器電路系統200。在一些此類實例中，可包括該ANN之附加層(圖未示)，亦可如第一層採用一類似方式將其組配。此一方法在各層使用統一架構之概念方面可有益處。
圖4繪示一實例，其中電子裝置10包括一ANN，並且其中第一層之輸出值y1 至yM 為類比輸出值。圖4之各種元件對應於已在上文說明之圖1所示元件，並且兩圖中對於此類對應元件所使用之參考數字符號都相同。將此類對應特徵之重複說明省略。虛線所指之一展開圖中繪示行輸出電路300_M及輸出電路600之細節。在下文中，類比輸出值y1 至yM 、及輸出向量之參考符號當具體意指為其類比版本以與數位版本作區別時可附加一單引號。
在圖4之實例中，該ANN之一第一層係由縱橫陣列100、列驅動器電路系統200、及行輸出電路300所形成。例示性電子裝置10亦包括一輸出電路600，其分別基於行輸出電路300_1至300_M之電壓差∆VC 來產生類比輸出值y’1 至y’M (統稱為類比輸出向量)，並且將類比輸出值y’1 至y’M 饋送至該ANN之一第二層1001之一輸入級2001。
舉例而言，可將各行輸出電路300之輸出節點Nout 連接至輸出電路600，使得可將行輸出電路300之各別電壓VC 輸出至輸出電路600。輸出電路600可包括用於各行輸出電路300之一緩衝器602，其基於行輸出電路300之電壓差∆VC (或基於本身以∆VC 為基礎之另一類比電壓)，來產生對應之類比輸出值y’m 。舉例而言，緩衝器602可包括一差動放大器，其將電壓VC (或一對應電壓)與高電壓Vdd之間的一差異放大到適用於經由一類比信號匯流排傳輸至第二層之一位準。舉另一例而言，緩衝器602可包括用於將電壓差∆VC 轉換成一電流以供經由一基於電流之類比信號匯流排傳輸至第二層之電路系統。在圖3中，將輸出電路500繪示為亦包括取樣保持電路(S/H) 601，其對電壓VC 進行取樣，並且將一取樣電壓Vsamp 提供至對應之緩衝器602。舉例而言，可為各行輸出電路300提供一不同S/H 601。然而，在某些實例中，可省略S/H 601電路，並且可直接將電壓VC 饋送至緩衝器602。
在某些實例中，該ANN之第二層1001及其相關聯輸入級2001可被組配來接收一類比輸入向量、及產生一類比輸出向量。因此，在此類實例中，該ANN之第二層1001及其相關輸入級2001可有別於第一層具有一不同組態。具體而言，在此類實例中，第二層1001可包括類似於縱橫陣列100之一縱橫陣列，但其行輸出電路可有別於行輸出電路300，並且輸入級2001可有別於列驅動器電路系統200。舉例而言，輸入級2001可被組配來同時將類比輸出值y1 至yP 直接施加至第二層1001之列線，並且第二層1001之行輸出電路可被組配來感測各行線上因所施加電壓而流動之一匯集電流。在一些此類實例中，可包括該ANN之附加層(圖未示)，亦可如第二層1001採用一類似方式將其組配。此一方法之益處可在於，可從各層省略類比數位轉換電路系統，這可降低成本並節省晶片空間。
如上述，藉由設定對應憶阻器101之電導，可為各個別MAC之各輸入(即為各列線RL)獨立地設定權重。在上文關於圖1至4所述電子裝置10之實例中，一給定MAC之輸入之權重可全都為正權重，或可全都為負權重，但不可為相同個別MAC之不同輸入設定正權重與負權重。然而，在某些實例中，可期望將正權重賦予一給定MAC之一些輸入，而將負權重賦予相同MAC之其他輸入。因此，圖5繪示電子裝置10之另一實例，其中可將正與負權重兩者都賦予相同個別MAC之輸入。
圖5繪示包括一縱橫陣列110、列驅動器電路系統200、及行輸出電路310之一例示性裝置10。圖5之各種元件對應於已在上文說明之圖1所示元件，並且兩圖中對於此類對應元件所使用之參考數字符號都相同。將此類對應特徵之重複說明省略。
圖5之縱橫陣列110類似於上述縱橫陣列100，差別在於縱橫陣列110之行線CL包括正權重行線CL+及負權重行線CL-。正權重行線CL+及負權重行線CL-係成對布置，使得各正權重行線CL+有一對應之負權重行線CL-。連接至諸正權重行線CL+其中一者之一憶阻器101可偶爾稱為一正憶阻器101，而連接至諸負權重行線CL-其中一者之一憶阻器101則可偶爾稱為一負憶阻器101。正憶阻器101可用於賦予正權重，而負憶阻器101則可用於賦予負權重，在下文有更詳細的說明。
各行輸出電路310對應於包含正權重行線CL+及其對應負權重行線CL-之一對行線。此外，一個別MAC可包含一行輸出電路310、連接至行輸出電路310之正權重行線CL+與其對應負權重行線CL-、以及連接至該對行線CL+/CL-之憶阻器101。一個別MAC可具有N個輸入，各對應於諸列線RLn 其中一者。具體而言，一給定MAC之一個別輸入可包含連接至對應列線RLn 之正憶憶器101及負憶阻器101。
圖5之行輸出電路310類似於上述行輸出電路300，差別在於除了第一鏡射電路系統301以外還提供第二鏡射電路系統302，並且積分電容器Cint 係連接至一中間電壓Vdd/2，而不是連接至高電壓Vdd。特別的是，可將第一鏡射電路系統301連接至對應正權重行線CL+，並且可將第二鏡射電路系統302連接至對應負權重行線CL-。可經由受積分控制信號Ctr_Int控制之一對應開關S3 將第二電流鏡射電路系統302選擇性地連接至積分電容器Cint 。在某些實例中，將第二電流鏡射電路系統302選擇性地連接至積分電容器Cint 之開關S3 與將第一電流鏡射電路系統301連接至積分電容器Cint 之開關S1 可以是相同裝置。在其他實例中，將第二電流鏡射電路系統302選擇性地連接至積分電容器Cint 之開關S3 與開關S1 可以是不同裝置，如圖5所示。在下文中，為了方便起見，開關S3 可稱為猶如其與開關S1 分離，但應瞭解的是，下面的說明亦可應用於開關S3 與開關S1 是由相同裝置所形成之實例。
第一電流鏡射電路系統301可用於在開關S1 閉接時，使一第一積分電流流至或流自積分電容器Cint 之一電極，其幅度鏡射對應正權重行線CL+上流動之一電流。第二電流鏡射電路系統302可用於在開關S3 閉接時，使一第二積分電流流自或流至積分電容器Cint 之一電極，其幅度鏡射對應負權重行線CL-上流動之一電流。特別的是，第一與第二電流鏡射電路系統301/302使得第一積分電流與第二積分電流相對於積分電容器Cint 之電極順著相反方向流動。換句話說，如果第一電流鏡射電路系統301係用於使電流流至電極，則第二電流鏡射電路系統302係用於使電流從電極流出，反之亦然。開關S1 與開關S3 兩者都是藉由積分控制信號Ctr_Int來控制。
圖5之展開圖部分中所示為第一電流鏡射電路系統301與第二電流鏡射電路系統302之可能實例。圖5所示之例示性第一電流鏡射電路系統301係用於使電流從積分電容器Cint 之第一電極流出，而圖5所示之例示性第二電流鏡射電路系統302係用於使電流流至第一電極。例示性第二電流鏡射電路系統302包括連接於對應負權重行線CL-與低電壓Vss之間的一第三電晶體T3 、以及連接於低電壓Vss與和第五電晶體T5 之間的一第四電晶體T4 ，第三與第四電晶體T3 與T4 之閘極電極係連接在一起，並且連接至對應行線CL-。例示性第二電流鏡射電路系統302亦包括連接於第四電晶體T4 與高電壓Vdd之間的一第五電晶體T5 、以及連接於高電壓Vdd與開關S3 之間的一第六電晶體T6 ，第五與第六電晶體T5 與T6 之閘極電極係連接在一起，並且連接至第四電晶體T4 。第五與第六電晶體T5 與T5 可以是p通道電晶體，而第一至第四電晶體T1 至T4 可以是n通道電晶體。當開關S3 閉接時，圖5中所示之例示性電流鏡射電路系統302將在以對應負權重行線CL-上流動之電流為基礎的一速率下使電荷流至積分電容器Cint 。應瞭解這僅是第二電流鏡射電路系統302之一項實例，並且應瞭解只要被組配成符合以下條件，便可使用任何類型之電流鏡：當開關S3 閉接時，使一第二積分電流流至或流自積分電容器Cint 之一電極(順著第一積分電流之一相反方向流動)，其幅度鏡射該對應負權重行線CL-上流動之一電流。
具體而言，於各時段tp ，電荷包係加入到或扣減自電容器Cint 之第一電極，其中tp 期間加入/扣減之淨電荷量(下文稱為Q’p )取決於tp 期間對應正權重行CL+上流動之電流Ip + 、以及tp 期間對應負權重行CL-上流動之電流Ip - 。具體而言，Q’p 可由下式給定：(方程式4) 其中，I+ RL_n 為流經與列線RL_n連接之正憶阻器101的電流，並且G+ RL_n 為該憶阻器101之電導，I- RL_n 為流經與列線RL_n連接之負憶阻器101的電流，並且G- RL_n 為該憶阻器101之電導，以及求和是對於xn = p之所有n值進行(亦即，對數位輸入值xn 等於p之所有列線RL_n進行)。如果Q’p 為正，則這意味著tp 期間藉由第一電流鏡射電路系統301從第一電極扣減之電荷量相較tp 期間藉由第二電流鏡射電路系統302加入到第一電極之電荷量的超出量為Q’p 。相反地，如果Q’p 為負，則這意味著tp 期間藉由第二電流鏡射電路系統302加入到第一電極之電荷量相較tp 期間藉由第一電流鏡射電路系統301從第一電極扣減之電荷量的超出量為Q’p 。
因此，第P時段tP 一旦結束，已加入到或扣減自電容器Cint 之第一電極的總電荷量便將等於：(方程式5)之正值暗指跨所有時段t1 至tP 將等於之一淨電荷量從第一電極扣減，而之負值暗指已跨所有時段t1 至tP 將等於一之淨電荷量加入到第一電極。
將方程式5與用於一電容器之特徵方程式V = Q/C組合暗指一旦第P個時段tP 結束便儲存在積分電容器Cint 中之電壓差∆VC 將由下式給定：(方程式6) 因此，對於輸入可為正加權或負加權之狀況，即，其已藉由一常數(tint /Cint )來調整比例，電壓差∆VC 等於所欲MAC結果。
從方程式6可看出，流經一第n列線RLn 之一正憶阻器101的一電流傾向於增大∆VC ，而流經一第n列線RLn 之一負憶阻器101的一電流則傾向於減小∆VC 。因此，藉由控制與之相對大小，可為與第n列線RLn 相關聯之輸入任意設定一正或一負加權。具體而言，可藉由將第n列線RLn 之正憶阻器101之電導設定成對應於所欲權重之一值、以及將連接至第n列線RLn 之負阻憶器101之電導設定成零(或設定成一非常低值)，而將一正加權賦予一給定MAC之第n輸入。具體而言，可藉由將第n列線RLn 之負憶阻器101之電導設定成對應於所欲權重之一值、以及將連接至第n列線RLn 之正阻憶器101之電導設定成零(或設定成一非常低值)，而將一負加權賦予一給定MAC之第n輸入。
當為第n輸入設定一正加權、並且將一電壓施加至第n列線RLn 時，一電流將經過正憶阻器101並沿著正權重行線CL+流動，但沒有電流(或者一非常小電流)將經過負憶阻器101並沿著負權重行線CL-流動，因為負阻憶器101之電導為零(或非常低)。相反地，當為第n輸入設定一負加權、並且將一電壓施加至第n列線RLn 時，一電流將經過負憶阻器101並沿著負權重行線CL-流動，但沒有電流(或者一非常小電流)將經過正憶阻器101並沿著正權重行線CL+流動，因為正阻憶器101之電導為零(或非常低)。因此，被賦予正權重之輸入最終造成一些電荷被扣減自積分電容器Cint (因為其在正權重行線CL+上產生一電流)，而被賦予負權重之輸入最終造成一些電荷被加入到積分電容器Cint (因為其在負權重行線CL-上產生一電流)。換句話說，出自方程式6之表達式對於那些被賦予正權重之輸入減化成，並且對於被賦予負權重之那些輸入減化成。
在某些實例中，一給定MAC之各輸入可令其相關聯正及負憶阻器101被獨立設定而與相同MAC之其他輸入之憶阻器101無關，並且因此在此類實例中，有可能將一正權重賦予一MAC之一個輸入，同時將一負權重賦予相同MAC之另一輸入。
雖然在上述實例中，正加權與從積分電容器Cint 扣減電荷(例如，經由第一電流鏡射電路系統301扣減)相關聯，並且負加權與將電荷加入到積分電容器Cint (例如，經由第二電流鏡射電路系統302加入)相關聯，這僅是一項實例，並且可使用一相反慣例。
在某些實例中，圖5中所示的例示性電子裝置10可包括一人工神經網路(ANN)。例如，縱橫陣列110、列驅動器電路系統200及行輸出電路310可對應於該ANN之一第一層。在此一實例中，縱橫陣列110之各MAC可對應於一衰落(induvial)神經元。具體而言，各對行線CL+與CL-可對應於一個別神經元，並且該神經元可連同對應行之行輸出電路310包括對應行中之各憶阻器101。繼第一層之後，可有該ANN之附加層，在這種狀況中，可將第一層之輸出= (y1 , y2 , …, yM )饋送至第二層作為其一輸入。
特別的是，在某些實例中，第一層之輸出= (y1 , y2 , …, yM )可以是一數位輸出向量。在此類實例中，圖5中所示的例示性電子裝置10可包括輸出電路系統500、以及如上述及圖3所示之第二層1000及其相關聯輸入級2000。在此類實例中，可採用上文關於圖3所述之相同方式來組配輸出電路系統500、第二層1000、及輸入級2000，並且因此省略這些特徵之重複說明。
舉另一例而言，第一層之輸出= (y1 , y2 , …, yM )可以是一類比輸出向量。在此類實例中，圖5中所示的例示性電子裝置10可包括輸出電路系統600、以及如上述及圖4所示之第二層1001及其相關聯輸入級2001。在此類實例中，可採用上文關於圖4所述之相同方式來組配輸出電路系統600、第二層1001、及輸入級2001，並且因此省略這些特徵之重複說明。
圖6繪示操作一電子裝置10之一例示方法。舉例而言，本方法可用於操作一人工神經網路，該人工神經網路具有包含一縱橫陣列(諸層縱橫陣列100或110)之一第一層，該縱橫陣列具有列線、行線、及各連接於該等列線其中一者與該等行線其中一者之間的憶阻器。本例示方法舉例而言，可經由該等電子裝置之一或多個控制器來進行，舉例如控制器400。
本例示方法包括分別在複數個時段期間，將複數個類比電壓施加至一第一節點(請參照程序塊6001)。舉例而言，可在時段t1 至tP 期間對第一節點施加電壓V1 至VP ，其中P ≥ 2。
本例示方法亦可包括對於各該列線，基於一數位輸入向量，在該複數個時段其中一者期間，選擇性地將該列線連接至該第一節點(請參照程序塊6002)。舉例而言，對於各列線RLn ，可基於對應於列線RLn 之數位輸入xn ，在時段t1 至tP 其中一者將列線RLn 選擇性地連接至第一節點。特別的是，對於各列線RLn ，可以在時序tp 將列線RLn 連接至第一節點， 其中p = xn 。根據程序塊6002將一給定列線RLn 連接至第一節點可導致將電壓Vp 施加至給定列線RLn ，因為根據程序塊6001，Vp 係於tp 期間被施加至第一節點。
本例示方法亦可包括對於各該行線，在該複數個時段之各者期間，使對應於該行線之至少一個開關閉接一指定時間量(tint )，並且在該至少一個開關閉接時，令一積分電流流至或流自對應於該行線之一積分電容器，其幅度鏡射該行線上流動之一電流(請參照程序塊6003)。舉例而言，各該行線之至少一個開關可藉由將一積分控制信號(諸如Ctr_Int)施加至該等開關，採用上述方式來控制。具體而言，該積分控制信號可在各該時段t1 至tP 期間，以等於指定時間量(tint )之一脈寬，起脈衝動作至一主動位準。
在程序塊6003中，經由連接於行線與開關之間的一電流鏡射電路(諸如電流鏡射電路301)，可實現當至少一個開關閉接時，令積分電流流至積分電容器或流自積分電容器。舉例而言，當至少一個開關閉接時令積分電流流至積分電容器或流自積分電容器可包括：至少在開關閉接時將一第一電壓(例如Vss)施加至電流鏡射電路。
本例示方法亦可包括在該複數個時段之一結束後，基於該等行線之該等積分電容器中儲存之該等各別電壓，為該第一層產生一輸出向量(請參照程序塊6004)。
在某些實例中，該縱橫陣列可更包括各對應於該等行線其中一者之第二行線、及各連接於該等列線其中一者與該等第二行線其中一者之間的第二憶阻器(諸如位在縱橫陣列310中者)。在此類實例中，本方法於程序塊6003，對於各該行線，可更包括：當該行線之該至少一個開關閉接時，令一第二積分電流流至或流自該行線之該積分電容器，其幅度鏡射對應於該行線之該等第二行線其中一者上流動之一電流，其中該第一積分電流與該第二積分電流相對於該行線之該積分電容器順著相反方向流動。
在某些實例中，該第一層之各神經元與該等行線其中一者、及該等第二行線其中一對應者相關聯。在此類實例中，本例示方法可更包含：藉由調整連接至該相關聯行線之該等憶阻器其中一者之一電阻，為一給定神經元之一第一給定輸入設定一正權重，以及藉由調整連接至該相關聯第二行線之該等憶阻器其中一者之一電阻，為該給定神經元之一第二給定輸入設定一負權重。
在某些實例中，用於該第一層之該輸出向量為一數位輸出向量。在此類實例中，於程序塊6004為該第一層產生該輸出向量可包括在該複數個時段之該結束後，基於該等行線之該等積分電容器中儲存之該等各別電壓，將信號饋送到至少一個類比數位轉換器。在某些實例中，饋送到至少一個類比數位轉換器之信號可以是藉由取樣保持電路從儲存在積分電容器中之電壓取樣之電壓。
在某些實例中，用於該第一層之該輸出向量為一類比輸出向量。在此類實例中，於程序塊6004為該第一層產生該輸出向量可包括在該複數個時段之該結束後，基於該等行線之該等積分電容器中儲存之該等各別電壓，將信號饋送至類比緩衝電路系統。在某些實例中，饋送至該類比緩衝電路系統之信號可以是藉由取樣保持電路從儲存在積分電容器中之電壓取樣之電壓。
在所屬技術領域中，「憶阻器」一詞可廣義地用於某些背景中，以及可狹義地用於某些背景中。狹義而言，「憶阻器」可具體意指為在電荷與磁通量之間呈現一非線性關係(或在電流之時間積分與電壓之時間積分之間呈現一關係)之電路元件。廣義而言，「憶阻器」廣泛意指為基於變更電阻狀態並藉由其電阻來讀取之任何非依電性記憶體元件。在本文中及在隨附申請專利範圍中，除非另有具體敍述，否則「憶阻器」係依照廣義概念來使用；具體而言，「憶阻器」於本文中使用時，廣泛意指為基於變更電阻狀態並藉由其電阻來讀取之任何非依電性記憶體元件。因此，憶阻器101舉例而言，可藉由該術語狹義概念下之一憶阻器、跨一介電固態材料變更電阻之一記憶體元件、一相變記憶體元件(有時稱為PCM或PCRAM)、一導電橋接記憶體元件(有時稱為CBRAM或一可規劃金屬化胞元)、一磁阻記憶體元件(有時稱為MRAM)、或類似者來形成。
另外，在某些實例中，可使用非憶阻器之電阻性元件來代替憶阻器101以連接縱橫陣列100中之行線與列線。此類電阻性元件舉例而言，可以是可變電阻電阻器或固定電阻電阻器。一可變電阻電阻器之實例包括在襯墊(歐姆)模式中運作之一電晶體(在這種狀況中，其通道電阻可藉由改變對電晶體之閘極施加之一電壓來改變)、藉由變更經過一電路元件之一電流路徑來變更其電阻之該電路元件(例如，具有不同電阻之多個電阻器、以及選擇該電流路徑流經哪些電阻器之一開關)、以及類似者。固定電阻電阻器之實例包括多晶電阻器、雷射修整薄膜、以及類似者。在以非憶阻器電阻性元件替代憶阻器101之某例示性裝置10中，例示性裝置10之其他組件可如上述處於相同組態中；在一些此類實例中，亦可視需要新增特定於電阻性元件之附加組件(例如，用於電晶體之閘極線、用於開關之控制線等)。
在使用憶阻器101、或使用可變電阻電阻器代替憶阻器101之實例中，可藉由變更憶阻器101或可變電阻電阻器之電導來動態調整對MAC之輸入賦予之權重。在使用固定電阻電阻器代替憶阻器之實例中，對MAC之輸入賦予之權重可被設定(例如，在製造期間被設定)，並且可在之後維持固定。
在本揭露各處及隨附申請專利範圍中，偶爾可參照「若干」項目。此類對「若干」之參照意味著數量大於或等於1之任何整數。換句話說，「若干」如「至少一個」意味著相同事物。當依此作法使用「若干」時，為了文法一致性，可將描述該(等)項目之字組書寫成複數形式，但這不必然意味著所指為多個項目。因此，舉例而言，儘管使用複數形式，一諸如「若干處理器、其中該等處理器…」等字詞可含括一個處理器，也可含括多個處理器。
在引用一些項目時可使用「若干」一詞之事實不應該解讀為意味著在引用另一項目時省略「若干」一詞意味著該項目必然為單數或必然為複數。
特別的是，使用冠詞「一」、「一個」、及「該」引用項目而未明確指出單數性或複數性時，應理解這意味著有「至少一個」該項目，除非另有明確敍述。當依此作法使用這些冠詞時，為了文法一致性，可將描述該(等)項目之字組書寫成單數形式，但這不必然意味著所指為僅一個項目。因此，舉例而言，儘管使用單數形式，一諸如「一處理器、其中該處理器…」等字詞可含括一個處理器，也可含括多個處理器。
「及/或」一詞在本文中偶爾是與一項目清單搭配使用。此字詞意味著可包括該清單中之任何項目組合(從單一項目到所有該等項目、以及之間的任何排列)。因此，舉例而言，「A、B、及/或C」可包括以下任何一者：{A}、{B}、{C}、{A, B}、{A, C}、{C, B}、以及{A, C, B}。
各種例示性程序係在上文參照各種例示性流程圖作說明。在本說明中及所示流程圖中，為了便於描述，而以一特定順序提出操作。然而，應瞭解的是，該等操作有一些或全部可依照不同於所述之順序來進行，並且可並行進行該等操作之一些或全部。
儘管已參照前述實例展示並說明以上揭露，應瞭解的是，仍可施作其他形式、細節、及實作態樣而不脫離本揭露之精神與範疇。
10‧‧‧電子裝置
100‧‧‧憶阻器縱橫陣列
110‧‧‧縱橫陣列
200‧‧‧列驅動器電路系統
210_1~210_n‧‧‧切換單元
211‧‧‧比較電路
220‧‧‧節點
230‧‧‧DAC
240‧‧‧計數器
300_1~300_m‧‧‧行輸出電路
301、302‧‧‧鏡射電路系統
400‧‧‧控制器
500‧‧‧輸出電路
501、601‧‧‧S/H
502‧‧‧ADC
600‧‧‧輸出電路
602‧‧‧緩衝器
1000、1001‧‧‧第二層
2000、2001‧‧‧輸入級
6001~6004‧‧‧程序塊
圖1為繪示一例示性電子裝置的一電路圖，該電子裝置包括基於憶阻器之類比MAC。
圖2為繪示列驅動器電路系統的一電路圖。
圖3為繪示一例示性電子裝置的一方塊圖，該電子裝置包括多個神經網路層、及用於產生一數位輸出向量之輸出電路系統。
圖4為繪示一例示性電子裝置的一方塊圖，該電子裝置包括多個神經網路層、及用於產生一類比輸出向量之輸出電路系統。
圖5為繪示一例示性電子裝置的一電路圖，該電子裝置包括基於憶阻器之類比MAC，其各具有一正權重行及一負權重行。
圖6為繪示操作一電子裝置之一例示方法的一程序流程圖，該電子裝置包括基於憶阻器之類比MAC。
圖7為一信號時序圖，其繪示一時脈信號、積分控制信號、以及可用於從該時脈信號產生該積分控制信號之各種中間時脈信號。

Claims (20)

  1. 一種電子裝置，其包含：一縱橫陣列，其包含列線、行線、及各連接於該等列線其中一者與該等行線其中一者之間的憶阻器；列驅動器電路系統，用於分別在複數個時段期間將複數個類比電壓施加至一第一節點，並且對於各該列線，基於一數位輸入向量，在該複數個時段其中一者期間，選擇性地將該列線連接至該第一節點；以及用於各該行線之一行輸出電路，其包括：一積分電容器，藉由一積分控制信號來控制之一開關，以及電流鏡射電路系統，當該開關閉接時，該電流鏡射電路系統使一積分電流流至或流自該積分電容器之一電極，其幅度鏡射該對應之行線上流動之一電流，其中該積分控制信號是用來在該複數個時段之各者期間使該開關閉接一指定時間量。
  2. 如請求項1之電子裝置，其中，對於各該行輸出電路，其一輸出信號係基於該複數個時段之一結束後儲存在該積分電容器中之一電壓差。
  3. 如請求項1之電子裝置，其更包含：類比數位轉換電路系統，用於在該複數個時段之一結束後，基於該等行輸出電路之該等積分電容器中儲存之各別電壓差，為該等行輸出電路之各者產生一數位輸出值。
  4. 如請求項3之電子裝置，其更包含：一用於各該行輸出電路之取樣保持電路，各該取樣保持電路係連接至該對應行輸出電路之該積分電容器，以在該複數個時段之該結束之後對該積分電容器之一電極之一電壓進行取樣，並且將該取樣之電壓饋送至該類比數位轉換電路系統。
  5. 如請求項3之電子裝置，其中該縱橫陣列、該列驅動器電路系統、及該等行輸出電路形成一人工神經網路之一第一層，該等行輸出電路之該等各別數位輸出值形成該第一層之一數位輸出向量，以及將該第一層之該數位輸出向量作為一輸入饋送至該人工神經網路之一第二層。
  6. 如請求項1之電子裝置，其更包含：類比緩衝電路系統，用於在該複數個時段之一結束之後，基於該等行輸出電路之該等積分電容器中儲存之各別電壓差，為各該行輸出電路輸出一類比輸出值。
  7. 如請求項6之電子裝置，其中該縱橫陣列、該列驅動器電路系統、及該等行輸出電路形成一人工神經網路之一第一層，該等行輸出電路之該等各別類比輸出值形成該第一層之一類比輸出向量，以及將該第一層之該類比輸出向量作為一輸入饋送至該人工神經網路之一第二層。
  8. 如請求項1之電子裝置，其中該縱橫陣列、該列驅動器電路系統、及該等行輸出電路形成一人工神經網路之一第一層，各該行線對應於該人工神經網路之一個別神經元。
  9. 如請求項1之電子裝置，其中該列驅動器電路系統包括：一數位類比轉換器，用於藉由將一斜坡電壓信號施加至該第一節點而將該複數個類比電壓施加至該第一節點，該斜坡電壓信號之電壓變更該複數個時段之各者，以及用於各該列線之一切換電路，其中各該切換電路儲存來自該數位輸入向量之一數位值，並且在對應於該所儲存數位值之該複數個時段其中一者期間將該第一節點連接至該對應之列線。
  10. 一種電子裝置，其包含：一縱橫陣列，其包含列線、第一行線、各對應於該等第一行線其中一者之第二行線、及各連接於該等列線其中一者與該等第一行線其中一者或該等第二行線其中一者之間的憶阻器；列驅動器電路系統，用於分別在複數個時段期間將複數個類比電壓施加至一第一節點，並且對於各該列線，基於一數位輸入向量，在該複數個時段其中一者期間，選擇性地將該列線連接至該第一節點；以及用於各該第一行線之一行輸出電路，其包括：一積分電容器，藉由一積分信號來控制之至少一個開關，第一電流鏡射電路系統，當該至少一個開關閉接時，該第一電流鏡射電路系統使一第一積分電流流至或流自該積分電容器之一電極，其幅度鏡射該第一行線上流動之一電流，以及第二電流鏡射電路系統，當該至少一個開關閉接時，該第二電流鏡射電路系統使一第二積分電流流自或流至該電極，其幅度鏡射對應於該第一行線之該第二行線上流動之一電流，其中該第一電流及該第二電流相對於該電極順著相反方向流動；其中該積分信號是用來在該複數個時段之各者期間使該至少一個開關閉接一指定時間量。
  11. 如請求項10之電子裝置，其中，對於各該行輸出電路，其一輸出信號係基於該複數個時段之一結束後儲存在該積分電容器中之一電壓差。
  12. 如請求項10之電子裝置，其更包含：類比數位轉換電路系統，用於在該複數個時段之一結束後，基於該等行輸出電路之該等積分電容器中儲存之各別電壓差，為該等行輸出電路之各者產生一數位輸出值。
  13. 如請求項10之電子裝置，其更包含：類比緩衝電路系統，用於在該複數個時段之一結束之後，基於該等行輸出電路之該等積分電容器中儲存之各別電壓差，為各該行輸出電路輸出一類比輸出值。
  14. 如請求項10之電子裝置，其中該縱橫陣列、該列驅動器電路系統、及該等行輸出電路形成一人工神經網路之一第一層，該第一層之各神經元與該等第一行線其中一者、及其對應之第二行線相關聯，該電子裝置藉由調整連接至該相關聯第一行線之該等憶阻器其中一者之一電阻電導，為一給定神經元之一第一給定輸入設定一正權重，以及該電子裝置藉由調整連接至該相關聯第二行線之該等憶阻器其中一者之一電導，為該給定神經元之一第二給定輸入設定一負權重。
  15. 一種操作一人工神經網路之方法，該人工神經網路具有包含一縱橫陣列之一第一層，該縱橫陣列具有列線、行線、及各連接於該等列線其中一者與該等行線其中一者之間的憶阻器，該方法包含：分別在複數個時段期間，將複數個類比電壓施加至一第一節點；對於各該列線，基於一數位輸入向量，在該複數個時段其中一者期間，選擇性地將該列線連接至該第一節點；對於各該行線，在該複數個時段之各者期間，使對應於該行線之至少一個開關閉接一指定時間量，並且在該至少一個開關閉接時，令一第一積分電流流至或流自對應於該行線之一積分電容器，其幅度鏡射該行線上流動之一電流；以及在該複數個時段之一結束後，基於該等行線之該等積分電容器中儲存之該等各別電壓差，為該第一層產生一輸出向量。
  16. 如請求項15之方法，其中對於該等行線之各者，令該第一積分電流流至或流自該行線之該積分電容器包括在對應於該行線之該至少一個開關閉接時將一第一電壓施加至一鏡電路，該鏡電路係連接至該行線及連接至該行線之該至少一個開關。
  17. 如請求項15之方法，其中該縱橫陣列更包括各對應於該等行線其中一者之第二行線、及各連接於該等列線其中一者與該等第二行線其中一者之間的第二憶阻器，以及對於各該行線，其進一步包括：當該行線之該至少一個開關閉接時，令一第二積分電流流至或流自該行線之該積分電容器，其幅度鏡射對應於該行線之該等第二行線其中一者上流動之一電流，其中該第一積分電流與該第二積分電流相對於該行線之該積分電容器順著相反方向流動。
  18. 如請求項17之方法，其中該第一層之各神經元與該等行線其中一者、及該等第二行線其中一對應者相關聯，以及該方法更包含：藉由調整連接至該相關聯行線之該等憶阻器其中一者之一電導，為一給定神經元之一第一給定輸入設定一正權重，以及藉由調整連接至該相關聯第二行線之該等憶阻器其中一者之一電導，為該給定神經元之一第二給定輸入設定一負權重。
  19. 如請求項15之方法，其中用於該第一層之該輸出向量為一數位輸出向量，以及為該第一層產生該輸出向量包括在該複數個時段之該結束後，基於該等行線之該等積分電容器中儲存之該等各別電壓差，將信號體送到至少一個類比數位轉換器。
  20. 如請求項15之方法，其中用於該第一層之該輸出向量為一類比輸出向量，以及為該第一層產生該輸出向量包括在該複數個時段之該結束後，基於該等行線之該等積分電容器中儲存之該等各別電壓差，將信號饋送至類比緩衝電路系統。
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