CN116029351B - 基于光电存算单元的模拟域累加读出电路 - Google Patents
基于光电存算单元的模拟域累加读出电路 Download PDFInfo
- Publication number
- CN116029351B CN116029351B CN202310328911.6A CN202310328911A CN116029351B CN 116029351 B CN116029351 B CN 116029351B CN 202310328911 A CN202310328911 A CN 202310328911A CN 116029351 B CN116029351 B CN 116029351B
- Authority
- CN
- China
- Prior art keywords
- module
- current
- photoelectric
- weight
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
本发明公开了一种基于光电存算单元的模拟域累加读出电路，属于集成电路领域。本发明电路包括由多个光电存算单元构成的晶体管阵列、驱动模块和读出模块，其中驱动模块包括字线驱动模块、源线驱动模块，读出模块包括电流拷贝模块、权重电流镜运算模块、电流‑电压转换模块、权重电容运算模块、模数转换模块；同行的所有光电存算单元栅极相连构成字线，与字线驱动模块相连；同列的所有光电存算单元源极相连构成源线，与源线驱动模块相连；同列的所有光电存算单元漏极相连并与读出模块相连。本发明中的模拟域累加读出电路，具有高精度、小面积以及低功耗的优势，满足了基于光电存算单元的高能效比、小面积的神经网络加速需求。
Description
技术领域
本发明涉及一种基于光电存算单元的模拟域累加读出电路，属于集成电路领域。
背景技术
当前存算一体技术克服了冯诺依曼架构下存储单元和计算单元分离导致的数据搬运功耗问题，成为了在各类终端上部署感知系统的较优解。专利号为ZL 201811398206.9的发明专利发明了基于光电计算单元的存算一体技术，相对于其他存算一体技术方案具有工艺兼容性好，单器件存储位宽高等优势，利于超大规模集成。但对于现有的存算一体方案，其运算一般都是在数字域做累加，推理速度慢，存在低能效比的弊端。
目前，也有一些模拟域累加的报道。比如：目前常用的一种模拟域累加读出电路是利用按比特位分布的权重电容电路将存算阵列在按比特位数字输入下产生的多次电流进行存储，待所有权重电容充电完毕后利用电荷共享进行累加；该方案精度较高，但是较高比特位的权重电容容值过大，不仅带来大量面积开销，还会引发较高的电流驱动需求，引发高功耗，低能效比的弊端。
另有专利CN202210679908.4一种应用于存算一体的电流权值累加电路提供了一种模拟域累加读出电路为权重电流镜电路，该电路利用按比特位分布的权重电流镜依次拷贝存算阵列在按比特位数字输入下产生的多次电流，随后对多次电流进行模拟域累加，该方案功耗低，可实现较高能效比的神经网络加速，但是随着电流镜个数的增多，较高比特位的权重电流镜的电流拷贝精度较低，造成较低的运算精度的弊端。
发明内容
鉴于现有的光电计算单元系统在神经网络加速中出现的上述技术问题，本发明提供一种基于光电存算单元的模拟域累加读出电路。本发明提出了权重电流镜运算模块与权重电容运算模块相结合的模拟域累加读出电路，有效避免了较高比特位电容与较高比特位电流镜的设计，利用两种结构的优势互补实现了多比特位激励下的模拟域累加；与现有的模拟域累加电路相比，具有高精度、小面积以及低功耗的优势，满足了基于光电存算单元的高精度、高能效比、小面积的神经网络加速需求。
本发明的技术方案如下：
基于光电存算单元的模拟域累加读出电路，包括由多个光电存算单元构成的晶体管阵列、驱动模块和读出模块，其中驱动模块包括字线驱动模块、源线驱动模块，读出模块包括电流拷贝模块、权重电流镜运算模块、电流-电压转换模块、权重电容运算模块、模数转换模块；所述光电存算单元阵列中，同行的所有光电存算单元栅极相连构成字线，与所述字线驱动模块输出端相连；同列的所有光电存算单元源极相连构成源线，与所述源线驱动模块输出端相连；同列的所有光电存算单元漏极相连并与所述电流拷贝模块输入端相连；所述电流拷贝模块输出端与所述权重电流镜运算模块输入端相连；所述权重电流镜运算模块输出端与所述电流-电压转换模块输入端相连；所述电流-电压转换模块输出端与所述权重电容运算模块输入端相连；所述权重电容运算模块输出端与所述模数转换模块输入端相连。
进一步地，所述字线驱动模块，包括字线选择译码器和字线电平转换电路，所述字线选择译码器的输入端与字线地址信号相连，其输出端与所述字线电平转换电路的输入端一一对应相连；所述字线电平转换电路的输出端作为所述字线驱动模块的输出端且与所述晶体管阵列的字线一一对应相连，用于神经网络加速中光电存算单元栅极的激励信号输入，方式是按比特位进行数字输入。
进一步地，所述源线驱动模块包括源线选择译码器和源线电平转换电路，所述源线选择译码器的输入端与源线地址信号相连，其输出端与所述源线电平转换电路的输入端一一对应相连；所述源线电平转换电路的输出端作为所述源线驱动模块的输出端且与所述晶体管阵列的源线一一对应相连，用于神经网络加速中光电存算单元源极的偏置电压输入。
进一步地，所述电流拷贝模块，包括线性稳压器（LDO）与共栅级连接方式的晶体管，用于电流的拷贝。
进一步地，所述权重电流镜运算模块，包括晶体管宽长比权重为1：1：N（N为整数且N大于1）的电流镜阵列，实现对电流的1倍或N倍的权重乘法运算，若输入数字激励为低比特位，则为1倍乘法运算，若输入数字激励为高比特位，则为N倍乘法运算。
进一步地，所述电流-电压转换模块，包括由运算放大器和反馈电阻构成的跨阻放大器，实现电流-电压的转换。
进一步地，所述权重电容运算模块，包括电容阵列，其中各电容容值根据比特位权重配置，通过电荷共享实现电压按比特位累加运算。
进一步地，所述权重电容运算模块则包括M（M为整数且M大于1）个按比特位配置容值的权重电容，其容值分别为20C、21C、……、2M-1C、2MC，其中C为单位电容容值，以及一个用于运算的单位容值电容。
进一步地，所述模数转换模块，包括逐次逼近型模数转换器、单斜率模数转换器或者逐次逼近型与单斜率混合结构模数转换器，以实现模拟电压信号和数字信号的转换。
在上述结构中，所述权重电流镜运算模块与所述权重电容运算模块相结合的运算结构是本发明的关键改进结构，也是本发明与现有技术方案的主要区别，其中所述权重电流镜为工作在饱和区的三个宽长比比例为1：1：N（N为整数且N大于1）的晶体管，用于实现对电流的1倍或N倍的权重乘法运算，若输入数字激励为低比特位，则为1倍乘法运算，若输入数字激励为高比特位，则为N倍乘法运算。所述权重电容运算模块则包括M（M为整数且M大于1）个按比特位配置容值的权重电容，其容值分别为20C、21C、……、2M-1C、2MC，其中C为单位电容容值，以及一个用于运算的单位容值电容。两者相结合的难点在于在避免高比特位宽长比较大的电流镜结构的前提下，如何通过选取合适的N用以保证多比特激励本身的权重比例并且辅以合适的M在避免高比特位大电容前提下进行高信噪比的累加运算，通常的，最佳的N和M满足：
。
以四位4bit激励分高比特2位与低比特2位输入为例，若N=2，M=3，其中容值为4C的电容存储每2位中较高一位的运算电压，容值为2C的电容存储较低一位的运算电压，则低比特2位输入运算结果为：
而高比特2位输入运算结果为：
发现第2位运算结果与第3位运算结果比例为1：1，并非按比特位的比例1：2，由于分为高比特2位与低比特2位输入，因而N应当为4，以此保证多比特激励本身的权重比例，且M=3导致运算结果中所有的电流输入信号均较小，因而信噪比较低，在相同噪声水平下，应适当减少M值，且可以保证权重电容能够按比特存储2位输入的信息，因而M必须大于1，因而M=2，则这种情况下低比特2位输入运算结果为：
而高比特2位输入运算结果为：
发现第2位运算结果与第3位运算结果比例为按比特位的比例1：2，且高位电流输入信号量增加，信噪比提升，此时最高权重电流镜的比例为1：4，最高权重电容容值为2C，而单独使用权重电流镜的方案最高权重电流镜的比例为1：8，单独使用权重电容的方案最高权重电容为8C，可以发现本方案避免了较大的电流镜比例，提升了精度，且避免了较大的电容容值，减小了面积开销且规避了大功耗驱动需求，且这个规律在更多比特位输入的情况下优势更加显著。
对于六位6bit激励分高比特3位与低比特3位输入的情况，N=8，M=3，此时最高权重电流镜的比例为1：8，最高权重电容容值为4C，而单独使用权重电流镜的方案最高权重电流镜的比例为1：32，单独使用权重电容的方案最高权重电容为32C。对于八位8bit激励分高比特4位与低比特4位输入的情况，N=16，M=4，此时最高权重电流镜的比例为1：16，最高权重电容容值为8C，而单独使用权重电流镜的方案最高权重电流镜的比例为1：64，单独使用权重电容的方案最高权重电容为64C。
本发明还提供一种存算一体电路，所述存算一体电路包括本发明的基于光电存算单元的模拟域累加读出电路。
本发明还提供一种存算一体装置，含有本发明的基于光电存算单元的模拟域累加读出电路或者存算一体电路。
本发明具有以下技术效果：
本发明的基于光电存算单元的模拟域累加读出电路，在读出模式中，单列光电存算单元在多比特激励下计算得到的多个模拟电流，利用权重电流镜运算模块与权重电容运算模块相结合的运算结构，分高比特位与低比特位实现了模拟域累加得到累加电压量，因而只需要1次数字域移位即可得到多比特激励下的移位累加数字输出结果。与现有的单独使用权重电流镜的方案以及单独使用权重电容的模拟域累加电路相比，规避了高比特位大宽长比电流镜以及高比特位大面积电容，保证了计算精度的同时，避免了面积与功耗的开销，具有高精度、小面积以及低功耗的优势，满足了基于光电存算单元的高精度、高能效比、小面积的神经网络加速需求。
附图说明
图1为本发明基于光电存算单元的模拟域累加读出电路的电路示意图；
图2为权重电容运算模块的一种电路图。
具体实施方式
实施例1：基于光电存算单元的模拟域累加读出电路的电路
图1为本实施例基于光电存算单元的模拟域累加读出电路的电路示意图，该模拟域累加读出电路包括：由多个光电存算单元构成的晶体管阵列1、字线驱动模块2、源线驱动模块3、电流拷贝模块4、权重电流镜运算模块5、电流-电压转换模块6、权重电容运算模块7、模数转换模块8。
晶体管阵列1，由多个光电存算单元构成，大小为i行j列，同行的所有光电存算单元栅极相连构成字线，与字线驱动模块2输出端相连；同列的所有光电存算单元源极相连构成源线，与源线驱动模块3输出端相连；同列的所有光电存算单元漏极相连并与电流拷贝模块4输入端相连；电流拷贝模块4输出端与权重电流镜运算模块5输入端相连；权重电流镜运算模块5输出端与电流-电压转换模块6输入端相连；电流-电压转换模块6输出端与权重电容运算模块7输入端相连；权重电容运算模块7输出端与模数转换模块8输入端相连。
字线驱动模块2，包括1个字线选择译码器和i个字线电平转换电路，所述字线选择译码器的输入端与字线地址信号相连，其i个输出端与所述i个字线电平转换电路的输入端一一对应相连；所述字线电平转换电路的i个输出端作为所述字线驱动模块的输出端且与所述晶体管阵列的i个字线一一对应相连，用于神经网络加速中光电存算单元栅极的激励信号输入，方式是按比特位进行数字输入。
源线驱动模块3，包括1个源线选择译码器和j个源线电平转换电路，所述源线选择译码器的输入端与源线地址信号相连，其j个输出端与所述j个源线电平转换电路的输入端一一对应相连；所述源线电平转换电路的j个输出端作为所述源线驱动模块的输出端且与所述晶体管阵列的j个源线一一对应相连，用于神经网络加速中光电存算单元源极的偏置电压输入。
电流拷贝模块4，包括线性稳压器（LDO）与共栅级连接方式的晶体管，线性稳压器提供稳定电压VREF用于光电存算单元运算，共栅级连接方式晶体管具备极低输入阻抗，极高输出阻抗，用于电流的拷贝与传输。
权重电流镜运算模块5，包括工作在饱和区的三个宽长比比例为1：1：N（N为整数且N大于1）的晶体管，用于实现对电流的1倍或N倍的权重乘法运算，若输入数字激励为低比特位，则为1倍乘法运算，若输入数字激励为高比特位，则为N倍乘法运算。
电流-电压转换模块6，包括由运算放大器和反馈电阻构成的跨阻放大器，实现电流-电压的转换，其中运算放大器的参考电位为0电位。
权重电容运算模块7，包括M（M为整数且M大于1）个按比特位配置容值的权重电容，其容值分别为20C、21C、……、2M-1C、2MC，其中C为单位电容容值，以及一个用于运算的单位容值电容。
模数转换模块8，包括逐次逼近型模数转换器、单斜率模数转换器或者逐次逼近型与单斜率混合结构模数转换器，以实现模拟电压信号和数字信号的转换。
基于光电存算单元的模拟域累加读出电路的工作原理/方法如下：
6bit的激励输入为例，基于光电存算单元的模拟域累加读出电路对第一列光电存算单元的响应电流分高3bit与低3bit分别进行模拟累加，选取N=8，M=3，具体如下：
(1)高3bit激励累加运算：
通过字线驱动模块将高3bit激励按从高到低分时逐位施加到光电存算单元阵列中。
首先是第6位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块给光电存算单元阵列所有源线施加0V偏置电压；通过电流拷贝模块设置光电存算单元阵列中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I6，该电流通过电流拷贝模块拷贝至权重电流镜运算模块，对电流进行8倍乘法运算，电流-电压转换模块接收电流为8*I6，进而通过转换得到电压8*I6*R送入权重电容运算模块，利用容值为4C的电容存储，存储了8*I6*R*4C的电荷量。
其次是第5位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块给光电存算单元阵列所有源线施加0V偏置电压；通过电流拷贝模块设置光电存算单元阵列中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I5，该电流通过电流拷贝模块拷贝至权重电流镜运算模块，对电流进行8倍乘法运算，电流-电压转换模块接收电流为8*I5，进而通过转换得到电压8*I5*R送入权重电容运算模块，利用容值为2C的电容存储，存储了8*I5*R*2C的电荷量。
最后是第4位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块给光电存算单元阵列所有源线施加0V偏置电压；通过电流拷贝模块设置光电存算单元阵列中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I4，该电流通过电流拷贝模块拷贝至权重电流镜运算模块，对电流进行8倍乘法运算，电流-电压转换模块接收电流为8*I4，进而通过转换得到电压8*I4*R送入权重电容运算模块，利用容值为C的电容存储，存储了8*I4*R*C的电荷量。
最终利用电荷共享，得高三位的累加结果：
得到高三位激励模拟累加运算结果Vout1，将其送入模数转换模块进行模数转换得到高四位运算结果Data1。
(2)低3bit激励累加运算：
通过字线驱动模块将低3bit激励按从高到低分时逐位施加到光电存算单元阵列中。
首先是第3位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块给光电存算单元阵列所有源线施加0V偏置电压；通过电流拷贝模块设置光电存算单元阵列中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I3，该电流通过电流拷贝模块拷贝至权重电流镜运算模块，对电流进行1倍乘法运算，电流-电压转换模块接收电流为1*I3，进而通过转换得到电压1*I3*R送入权重电容运算模块，利用容值为4C的电容存储，存储了1*I3*R*4C的电荷量。
其次是第2位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块给光电存算单元阵列所有源线施加0V偏置电压；通过电流拷贝模块设置光电存算单元阵列中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I2，该电流通过电流拷贝模块拷贝至权重电流镜运算模块，对电流进行1倍乘法运算，电流-电压转换模块接收电流为1*I2，进而通过转换得到电压1*I2*R送入权重电容运算模块，利用容值为2C的电容存储，存储了1*I2*R*2C的电荷量。
最后是第1位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块给光电存算单元阵列所有源线施加0V偏置电压；通过电流拷贝模块设置光电存算单元阵列中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I1，该电流通过电流拷贝模块拷贝至权重电流镜运算模块，对电流进行1倍乘法运算，电流-电压转换模块接收电流为1*I1，进而通过转换得到电压1*I1*R送入权重电容运算模块，利用容值为C的电容存储，存储了1*I1*R*C的电荷量。
最终利用电荷共享，得低三位的累加结果：
得到低三位激励模拟累加运算结果Vout2，将其送入模数转换模块进行模数转换得到高四位运算结果Data2。
以上分高3bit激励与低3bit激励对第一列光电存算单元的响应电流进行模拟累加，利用权重电流镜运算模块保证高四位模拟累加电压与低四位模拟累加电压之间的权重关系，得到的Data1与Data2送入后续得数字域仅需1次移位累加即可得到6bit激励的移位累加结果，而现有方案中单独使用权重电流镜的方案最高权重电流镜的比例为1：32，单独使用权重电容的方案最高权重电容为32C，基于光电存算单元的模拟域累加读出电路规避了高比特位大宽长比电流镜以及高比特位大面积电容，保证了计算精度的同时，避免了面积与功耗的开销具有高精度、小面积以及低功耗的优势，满足了基于光电存算单元的高能效比、小面积的神经网络加速需求。
实施例2：实施例1电路的应用
图2为权重电容运算模块的一种电路图，包括一个总开关SW，五条开关电容支路，其中前四条支路中C1、C2、C3、C4按照比特位配置容值为C、2C、4C、8C，其中C为单位电容容值，第五条支路C5容值则为单位电容容值C，用于数学运算。对于4bit的激励输入，权重电容运算模块需要先后对4个电流-电压转换模块的输出电压Vin1-4进行存储，最终通过电荷共享累加得到输出电压Vout。
本实施例提供一种基于实施例1的光电存算单元的模拟域累加读出电路的具体工作方法。
对于8bit的激励输入，基于光电存算单元的模拟域累加读出电路对第一列光电存算单元的响应电流分高4bit与低4bit分别进行模拟累加，具体如下：
(1)高4bit激励累加运算：
通过字线驱动模块2将高4bit激励按从高到低分时逐位施加到光电存算单元阵列1中。
首先是第8位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块3给光电存算单元阵列1所有源线施加0V偏置电压；通过电流拷贝模块4设置光电存算单元阵列1中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I8，该电流通过电流拷贝模块4拷贝至权重电流镜运算模块5，此实施例中N=16，16倍放大路径导通，1倍放大路径断开，电流-电压转换模块6接收电流为16*I8，进而通过转换得到电压16*I8*R送入权重电容运算模块7，导通SW与SW4，将16*I8*R*8C的电荷量存储在C4中。
其次是第7位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块3给光电存算单元阵列1所有源线施加0V偏置电压；通过电流拷贝模块4设置光电存算单元阵列1中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I7，该电流通过电流拷贝模块4拷贝至权重电流镜运算模块5，16倍放大路径导通，1倍放大路径断开，电流-电压转换模块6接收电流位16*I7，进而通过转换得到电压16*I7*R送入权重电容运算模块7，导通SW与SW3，将16*I7*R*4C的电荷量存储在C3中。
再次是第6位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块3给光电存算单元阵列1所有源线施加0V偏置电压；通过电流拷贝模块4设置光电存算单元阵列1中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I6，该电流通过电流拷贝模块4拷贝至权重电流镜运算模块5，16倍放大路径导通，1倍放大路径断开，电流-电压转换模块6接收电流为16*I6，进而通过转换得到电压16*I6*R送入权重电容运算模块7，导通SW与SW2，将16*I6*R*2C的电荷量存储在C2中。
最后输入是第5位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块3给光电存算单元阵列1所有源线施加0V偏置电压；通过电流拷贝模块4设置光电存算单元阵列1中第一列光电存算单元位线电势为Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I5，该电流通过电流拷贝模块4拷贝至权重电流镜运算模块5，16倍放大路径导通，1倍放大路径断开，电流-电压转换模块6接收电流为16*I5，进而通过转换得到电压16*I5*R送入权重电容运算模块7，导通SW与SW1，将16*I5*R*C的电荷量存储在C1中。
最终断开SW，同时导通SW1、SW2、SW3、SW4、SW5进行电荷共享，得：
得到高四位激励模拟累加运算结果Vout1，将其送入模数转换模块8进行模数转换得到高四位运算结果Data1。
(2)低4bit激励累加运算：
通过字线驱动模块2将低4bit激励按从高到低分时逐位施加到光电存算单元阵列1中。
首先是第4位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块3给光电存算单元阵列1所有源线施加0V偏置电压；通过电流拷贝模块4设置光电存算单元阵列1中第一列光电存算单元位线Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I4，该电流通过电流拷贝模块4拷贝至权重电流镜运算模块5，16倍放大路径断开，1倍放大路径导通，电流-电压转换模块6接收电流量位I4，进而通过转换得到电压I4*R送入权重电容运算模块7，导通SW与SW4，将I4*R*8C的电荷量存储在C4中。
其次是第3位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块3给光电存算单元阵列1所有源线施加0V偏置电压；通过电流拷贝模块4设置光电存算单元阵列1中第一列光电存算单元位线Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I3，该电流通过电流拷贝模块4拷贝至权重电流镜运算模块5， 16倍放大路径断开，1倍放大路径导通，电流-电压转换模块6接收电流量位I3，进而通过转换得到电压I3*R送入权重电容运算模块7，导通SW与SW3，将I3*R*4C的电荷量存储在C3中。
再次是第2位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块3给光电存算单元阵列1所有源线施加0V偏置电压；通过电流拷贝模块4设置光电存算单元阵列1中第一列光电存算单元位线Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I2，该电流通过电流拷贝模块4拷贝至权重电流镜运算模块5，16倍放大路径断开，1倍放大路径导通，电流-电压转换模块6接收电流量位I2，进而通过转换得到电压I2*R送入权重电容运算模块7，导通SW与SW2，将I2*R*2C的电荷量存储在C2中。
最后输入是第1位激励，逻辑为“1”的字线加3.2V的电压，逻辑为“0”的字线加0V的电压；通过源线驱动模块3给光电存算单元阵列1所有源线施加0V偏置电压；通过电流拷贝模块4设置光电存算单元阵列1中第一列光电存算单元位线Vref=0.2V，第一列光电存算单元根据激励输入信号和自身存储神经网络权值产生电流响应I1，该电流通过电流拷贝模块4拷贝至权重电流镜运算模块5，16倍放大路径断开，1倍放大路径导通，电流-电压转换模块6接收电流量位I1，进而通过转换得到电压I1*R送入权重电容运算模块7，导通SW与SW1，将I1*R*C的电荷量存储在C1中。
最终断开SW，同时导通SW1、SW2、SW3、SW4、SW5进行电荷共享，得：
得到低四位激励模拟累加运算结果Vout2，将其送入模数转换模块8进行模数转换得到高四位运算结果Data2。
以上分高4bit激励与低4bit激励对第一列光电存算单元的响应电流进行模拟累加，利用权重电流镜运算模块保证高四位模拟累加电压与低四位模拟累加电压之间的权重关系，得到的Data1与Data2送入后续得数字域仅需一次移位累加即可得到8bit激励的移位累加结果。而单独使用权重电流镜的方案最高权重电流镜的比例为1：64，单独使用权重电容的方案最高权重电容为64C。
与现有的单独使用权重电流镜的方案以及单独使用权重电容的模拟域累加电路相比，规避了高比特位大宽长比电流镜以及高比特位大面积电容，保证了计算精度的同时，避免了面积与功耗的开销具有高精度、小面积以及低功耗的优势，满足了基于光电存算单元的高精度、高能效比、小面积的神经网络加速需求。
Claims (10)
1.基于光电存算单元的模拟域累加读出电路，其特征在于，包括由多个光电存算单元构成的晶体管阵列、驱动模块和读出模块；其中驱动模块包括字线驱动模块、源线驱动模块，读出模块包括电流拷贝模块、权重电流镜运算模块、电流-电压转换模块、权重电容运算模块、模数转换模块；所述光电存算单元构成的晶体管阵列中，同行的所有光电存算单元栅极相连构成字线，与所述字线驱动模块输出端相连；同列的所有光电存算单元源极相连构成源线，与所述源线驱动模块输出端相连；同列的所有光电存算单元漏极相连并与所述电流拷贝模块输入端相连；所述电流拷贝模块输出端与所述权重电流镜运算模块输入端相连；所述权重电流镜运算模块输出端与所述电流-电压转换模块输入端相连；所述电流-电压转换模块输出端与所述权重电容运算模块输入端相连；所述权重电容运算模块输出端与所述模数转换模块输入端相连。
2.根据权利要求1所述的模拟域累加读出电路，其特征在于，所述权重电流镜运算模块，包括晶体管宽长比权重为1：1：N的电流镜阵列，其中N为整数且N大于1。
3.根据权利要求1所述的模拟域累加读出电路，其特征在于，所述权重电流镜运算模块，实现对电流的1倍或N倍的权重乘法运算；若输入数字激励为低比特位，则为1倍乘法运算，若输入数字激励为高比特位，则为N倍乘法运算。
4.根据权利要求1所述的模拟域累加读出电路，其特征在于，所述权重电容运算模块，包括电容阵列，其中各电容容值根据比特位权重配置，通过电荷共享实现电压按比特位累加运算。
5.根据权利要求1所述的模拟域累加读出电路，其特征在于，所述权重电容运算模块则包括M个按比特位配置容值的权重电容，其容值分别为20C、21C、……、2M-1C、2MC，其中C为单位电容容值，M为整数且M大于1；以及一个用于运算的单位容值电容。
6.根据权利要求1所述的模拟域累加读出电路，其特征在于，所述字线驱动模块，包括字线选择译码器和字线电平转换电路，所述字线选择译码器的输入端与字线地址信号相连，其输出端与所述字线电平转换电路的输入端一一对应相连；所述字线电平转换电路的输出端作为所述字线驱动模块的输出端且与所述晶体管阵列的字线一一对应相连，用于神经网络加速中光电存算单元栅极的激励信号输入，方式是按比特位进行数字输入。
7.根据权利要求1所述的模拟域累加读出电路，其特征在于，所述源线驱动模块包括源线选择译码器和源线电平转换电路，所述源线选择译码器的输入端与源线地址信号相连，其输出端与所述源线电平转换电路的输入端一一对应相连；所述源线电平转换电路的输出端作为所述源线驱动模块的输出端且与所述晶体管阵列的源线一一对应相连，用于神经网络加速中光电存算单元源极的偏置电压输入。
8.根据权利要求1-7任一所述的模拟域累加读出电路，其特征在于，所述电流-电压转换模块，包括由运算放大器和反馈电阻构成的跨阻放大器，实现电流-电压的转换。
9.一种存算一体电路，其特征在于，所述存算一体电路包括权利要求1-8任一所述的基于光电存算单元的模拟域累加读出电路。
10.一种存算一体装置，含有权利要求1-8任一所述的基于光电存算单元的模拟域累加读出电路或者权利要求9所述的存算一体电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310328911.6A CN116029351B (zh) | 2023-03-30 | 2023-03-30 | 基于光电存算单元的模拟域累加读出电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310328911.6A CN116029351B (zh) | 2023-03-30 | 2023-03-30 | 基于光电存算单元的模拟域累加读出电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116029351A CN116029351A (zh) | 2023-04-28 |
| CN116029351B true CN116029351B (zh) | 2023-06-13 |
Family
ID=86079887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310328911.6A Active CN116029351B (zh) | 2023-03-30 | 2023-03-30 | 基于光电存算单元的模拟域累加读出电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116029351B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108536422A (zh) * | 2017-03-03 | 2018-09-14 | 慧与发展有限责任合伙企业 | 模拟乘法器－累加器 |
| US10789046B1 (en) * | 2018-04-17 | 2020-09-29 | Ali Tasdighi Far | Low-power fast current-mode meshed multiplication for multiply-accumulate in artificial intelligence |
| CN112019777A (zh) * | 2020-09-16 | 2020-12-01 | 南京大学 | 基于时间延迟积分(tdi)的图像传感器及其成像方法 |
| CN113342126A (zh) * | 2021-07-29 | 2021-09-03 | 中科南京智能技术研究院 | 一种基于ReRAM的可重构电流镜加权电路 |
| CN114496010A (zh) * | 2021-12-30 | 2022-05-13 | 东南大学 | 一种基于磁性随机存储器的模拟域近存计算阵列结构 |
| CN115048075A (zh) * | 2022-04-27 | 2022-09-13 | 北京大学 | 基于电容耦合的sram存算一体芯片 |
| CN115080501A (zh) * | 2022-04-27 | 2022-09-20 | 北京大学 | 基于局部电容电荷共享的sram存算一体芯片 |
| CN115113679A (zh) * | 2022-06-15 | 2022-09-27 | 江南大学 | 一种应用于存算一体的电流权值累加电路 |
| WO2022260413A1 (ko) * | 2021-06-07 | 2022-12-15 | 건국대학교 산학협력단 | 펄스폭 기반 전류 영역 인-메모리 신경망 연산기의 천이 오차 교정 장치 및 방법 |
| CN115660059A (zh) * | 2022-10-18 | 2023-01-31 | 南京大学 | 基于光电存算单元的神经网络加速系统及其方法 |
-
2023
- 2023-03-30 CN CN202310328911.6A patent/CN116029351B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108536422A (zh) * | 2017-03-03 | 2018-09-14 | 慧与发展有限责任合伙企业 | 模拟乘法器－累加器 |
| US10789046B1 (en) * | 2018-04-17 | 2020-09-29 | Ali Tasdighi Far | Low-power fast current-mode meshed multiplication for multiply-accumulate in artificial intelligence |
| CN112019777A (zh) * | 2020-09-16 | 2020-12-01 | 南京大学 | 基于时间延迟积分(tdi)的图像传感器及其成像方法 |
| WO2022260413A1 (ko) * | 2021-06-07 | 2022-12-15 | 건국대학교 산학협력단 | 펄스폭 기반 전류 영역 인-메모리 신경망 연산기의 천이 오차 교정 장치 및 방법 |
| CN113342126A (zh) * | 2021-07-29 | 2021-09-03 | 中科南京智能技术研究院 | 一种基于ReRAM的可重构电流镜加权电路 |
| CN114496010A (zh) * | 2021-12-30 | 2022-05-13 | 东南大学 | 一种基于磁性随机存储器的模拟域近存计算阵列结构 |
| CN115048075A (zh) * | 2022-04-27 | 2022-09-13 | 北京大学 | 基于电容耦合的sram存算一体芯片 |
| CN115080501A (zh) * | 2022-04-27 | 2022-09-20 | 北京大学 | 基于局部电容电荷共享的sram存算一体芯片 |
| CN115113679A (zh) * | 2022-06-15 | 2022-09-27 | 江南大学 | 一种应用于存算一体的电流权值累加电路 |
| CN115660059A (zh) * | 2022-10-18 | 2023-01-31 | 南京大学 | 基于光电存算单元的神经网络加速系统及其方法 |
Non-Patent Citations (5)
| Title |
|---|
| 8位高速DAC的研究与设计;贾远超;《中国优秀硕士学位论文全文数据库 信息科技辑》(第3期);I135-723 * |
| A Universal Approximation Method and Optimized Hardware Architectures for Arithmetic Functions Based on Stochastic Computing;Zidi Qin 等;《IEEE Access》;第8卷;46229-46241 * |
| Ultra low-voltage CMOS current mirrors;Yngvar Berg 等;《Analog Integrated Circuits and Signal Processing》;219-232 * |
| 一种面向基于闪存的脉冲卷积神经网络的模拟神经元电路;顾晓峰 等;《电子与信息学报》;第45卷(第1期);116-124 * |
| 基于RRAM的存内乘累加电路及逻辑运算电路设计;王学锐;《万方数据知识服务平台》;1-83 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116029351A (zh) | 2023-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111652363B (zh) | 存算一体电路 | |
| US10943170B2 (en) | Neural network circuit | |
| US11604977B2 (en) | Computing circuitry | |
| CN100433122C (zh) | 取样和保持电路及驱动电路 | |
| CN106372723B (zh) | 基于神经网络芯片的存储结构及其存储方法 | |
| KR20180005525A (ko) | 아날로그 디지털 인터페이스 sram 구조 | |
| CN114400031B (zh) | 一种补码映射的rram存算一体芯片及电子设备 | |
| CN113342126B (zh) | 一种基于ReRAM的可重构电流镜加权电路 | |
| EP4086816A1 (en) | Neural network circuit and neural network system | |
| TWI413957B (zh) | 主動式矩陣陣列裝置 | |
| US9159411B2 (en) | Multi-level memory apparatus and data sensing method thereof | |
| KR20080087587A (ko) | 파이프라인 구조의 싸이클릭 디지털 투 아날로그 변환기 | |
| CN116029351B (zh) | 基于光电存算单元的模拟域累加读出电路 | |
| US10979065B1 (en) | Signal processing circuit, in-memory computing device and control method thereof | |
| US20200381027A1 (en) | Dac/adc architecture for ai in memory | |
| US10805568B2 (en) | Ramp signal generation device and CMOS image sensor using the same | |
| CN102187581B (zh) | 循环型a/d转换器、图像传感器装置及从模拟信号生成数字信号的方法 | |
| US20220223197A1 (en) | Memory unit with asymmetric group-modulated input scheme and current-to-voltage signal stacking scheme for non-volatile computing-in-memory applications and computing method thereof | |
| US6927723B2 (en) | A/D converter and A/D conversion method | |
| CN115660059A (zh) | 基于光电存算单元的神经网络加速系统及其方法 | |
| JP2009205769A (ja) | 磁気記憶装置 | |
| CN118098310B (zh) | 基于超前补偿型跨阻放大器的光电存算阵列读出电路 | |
| CN109672443B (zh) | 数模转换器以及显示装置 | |
| US6822599B2 (en) | Integrated circuit and A/D conversion circuit | |
| US5838273A (en) | Fully differential digital-to-analog converter with a low number of resistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |