JP2018504588A5 - - Google Patents

Description

ある実施形態において、抵抗器の各々は、等しい数の細長いピエゾ抵抗条片を備え、全てのピエゾ条片の寸法は同じである。

本発明はまた、膜２と、上記のように配置された２つの抵抗器対Ｐ１、Ｐ２とを有する半導体基板（第４の実施形態であり、図１４に示される）上に加えられる外部圧力を判定する方法に関する。この方法は、第１の電流源ＣＳ１を用いて第１の抵抗器Ｒ１及び第４の抵抗器Ｒ４の該並列接続に対して第１の所定の電流Ｉ１を印加するステップと、第２の電流源ＣＳ２を用いて第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の該並列接続に対して第２の所定の電流Ｉ２を印加するステップと、第１の出力ノードＤ及び第２の出力ノードＢ上で第１の差動電圧信号ΔＶｏｕｔを測定するステップと、
第３の電流源ＣＳ３を用いてＲ５及びＲ８の該並列接続に対して第３の所定の電流Ｉ３を印加するステップと、第４の電流源ＣＳ４を用いてＲ６及びＲ７の該並列接続に対して第４の所定の電流Ｉ４を印加するステップと、第３の出力ノードＢ２及び第４の出力ノードＤ２上で第２の差動電圧信号ΔＶｒｅｆを測定するステップと、
第１の差動電圧信号ΔＶｏｕｔに対応する値を、第２の差動電圧信号ΔＶｒｅｆに対応する値で修正するステップと、を含む。

Claims (15)

1. 加えられる外部圧力を判定するための半導体圧力センサ（１００、２００、３００、４００）であって、
   − 膜縁（２１）及び膜厚（Ｔ）を有し、前記外部圧力に起因して変形するための、半導体基板の一部としての膜（２）、
   − 前記膜（２）の第１の辺部（Ｓ１）上またはそれに隣接して位置する第１の抵抗器対（Ｐ１）であり、前記第１の抵抗器対（Ｐ１）が、第１のバイアスノード（Ａ）と第１の出力ノード（Ｄ）との間に接続された第１の抵抗器（Ｒ１）、及び前記第１のバイアスノード（Ａ）と、前記第１の出力ノード（Ｄ）とは異なる第２の出力ノード（Ｂ）との間に接続された第２の抵抗器（Ｒ２）を備え、前記第２の抵抗器（Ｒ２）の抵抗が前記第１の抵抗器（Ｒ１）の抵抗に等しい、第１の抵抗器対（Ｐ１）、
   − 前記第１の出力ノード（Ｄ）に接続された、またはそれに接続可能であり、かつ第１の所定の電流（Ｉ１）を前記第１の抵抗器（Ｒ１）を通して流し、前記第１の出力ノード（Ｄ）が第１の出力電圧（Ｖｏｕｔ−）を帯びるように適合された、第１の電流源（ＣＳ１）、
   − 前記第２の出力ノード（Ｂ）に接続された、またはそれに接続可能であり、かつ第２の所定の電流（Ｉ２）を前記第２の抵抗器（Ｒ２）を通して流し、前記第２の出力ノード（Ｂ）が第２の出力電圧（Ｖｏｕｔ＋）を帯びるように適合された、第２の電流源（ＣＳ２）であり、前記第２の所定の電流（Ｉ２）が前記第１の所定の電流（Ｉ１）と実質的に等しい、第２の電流源（ＣＳ２）、
   − 測定されるべき前記外部圧力に起因する前記膜（２）の変形を測定するための、第１の方向（Ｘ）で配置された、１本以上の第１の細長いピエゾ抵抗条片（８）を備える前記第１の抵抗器（Ｒ１）、測定されるべき前記外部圧力に起因する前記膜（２）の変形を測定するための、第２の方向（Ｙ）で配置された、１本以上の第２の細長いピエゾ抵抗条片（９）を備える前記第２の抵抗器（Ｒ２）であり、前記第２の方向（Ｙ）が前記第１の方向（Ｘ）に対して実質的に垂直である、第１の抵抗器（Ｒ１）、第２の抵抗器（Ｒ２）、を備え、
   − 前記第１及び第２の出力電圧（Ｖｏｕｔ−、Ｖｏｕｔ＋）が、測定されるべき前記外部圧力を示す第１の差動電圧信号（ΔＶｏｕｔ）を形成する、半導体圧力センサ（１００、２００、３００、４００）。
2. 前記第１の差動電圧信号（ΔＶｏｕｔ）を、測定されるべき前記圧力を示す第１の圧力信号に変換するための、第１の差動増幅器を備える第１の読み出し回路を更に備える、請求項１に記載の半導体圧力センサ（１００、２００、３００、４００）。
3. − 前記第１及び前記第２のピエゾ抵抗条片（８、９）が、ｎウェル内のｐ型ドープ領域として形成され、
   − 前記第１のバイアスノード（Ａ）が、前記ｎウェルと電気的に接続されている、請求項１または２に記載の半導体圧力センサ（１００、３００、４００）。
4. − 前記膜の第２の辺部（Ｓ２）上またはそれに隣接して位置する第２の抵抗器対（Ｐ２）であって、前記第２の辺部（Ｓ２）が、前記膜（２）の中心から測定されたときに、前記第１の辺部（Ｓ１）から実質的にまたは正確に９０°の角距離に位置する、第２の抵抗器対（Ｐ２）を更に備え、
   − 前記第２の抵抗器対（Ｐ２）が、前記第１のバイアスノード（Ａ）と前記第２の出力ノード（Ｂ）との間で前記第２の抵抗器（Ｒ２）と並列に接続された第３の抵抗器（Ｒ３）と、前記第１のバイアスノード（Ａ）と前記第１の出力ノード（Ｄ）との間で前記第１の抵抗器（Ｒ１）と並列に接続された第４の抵抗器（Ｒ４）とを備え、
   − 前記第３の抵抗器（Ｒ３）が、前記第１の方向（Ｘ）で配置された、１本以上の細長いピエゾ抵抗条片（１０）を備え、前記第４の抵抗器（Ｒ４）が、前記第２の方向（Ｙ）で配置された、１本以上の細長いピエゾ抵抗条片（１１）を備える、請求項１〜３のいずれか一項に記載の半導体圧力センサ（３００、４００）。
5. − 前記膜（２）の前記第１の辺部（Ｓ１）であるが前記膜（２）の外側に配置された第３の抵抗器対（Ｐ３）であって、前記第１のバイアスノード（Ａ）と第３の出力ノード（Ｂ２）との間に接続された第５の抵抗器（Ｒ５）、及び前記第１のバイアスノード（Ａ）と、前記第３の出力ノード（Ｂ２）とは異なる第４の出力ノード（Ｄ２）との間に接続された第６の抵抗器（Ｒ６）を備える、第３の抵抗器対（Ｐ３）と、
   − 前記第３の出力ノード（Ｂ２）に接続され、かつ第３の所定の電流（Ｉ３）を前記第５の抵抗器（Ｒ５）を通して流し、前記第３の出力ノード（Ｂ２）が第３の出力電圧（Ｖｒｅｆ−）を提供するように適合された、第３の電流源（ＣＳ３）と、
   − 前記第４の出力ノード（Ｄ２）に接続され、かつ第４の所定の電流（Ｉ４）を前記第６の抵抗器（Ｒ６）を通して流し、前記第４の出力ノード（Ｄ２）が第４の出力電圧（Ｖｒｅｆ＋）を提供するように適合された、第４の電流源（ＣＳ４）であって、前記第３及び第４の所定の電流（Ｉ３、Ｉ４）が前記第１の所定の電流（Ｉ１）と実質的に等しい、第４の電流源（ＣＳ４）と、
   − パッケージング応力を測定するための、前記第１の方向（Ｘ）で配置された、１本以上の細長いピエゾ抵抗条片を備える前記第５の抵抗器（Ｒ５）、及び前記第２の方向（Ｙ）で配置された、１本以上の細長いピエゾ抵抗条片を備える前記第６の抵抗器（Ｒ６）と、
   − 前記膜（２）の前記第２の辺部（Ｓ２）であるが前記膜（２）の外側に配置された第４の抵抗器対（Ｐ４）であって、前記第４の抵抗器対（Ｐ４）が、前記第１のバイアスノード（Ａ）と前記第４の出力ノード（Ｄ２）との間で前記第６の抵抗器（Ｒ６）と並列に接続された第７の抵抗器（Ｒ７）、及び前記第１のバイアスノード（Ａ）と前記第３の出力ノード（Ｂ２）との間で前記第５の抵抗器（Ｒ５）と並列に接続された第８の抵抗器（Ｒ８）を備え、前記第７の抵抗器（Ｒ７）が、前記第１の方向（Ｘ）で配置された、１本以上の細長いピエゾ抵抗条片を備え、前記第８の抵抗器（Ｒ８）が、前記第２の方向（Ｙ）で配置された、１本以上の細長いピエゾ抵抗条片を備える、第４の抵抗器対（Ｐ４）と、を更に備え、
   − 前記第５及び第６及び第７及び第８の抵抗器（Ｒ５、Ｒ６、Ｒ７、Ｒ８）の前記１本以上のピエゾ抵抗条片が、前記半導体基板上におけるパッケージングによって加えられる応力を測定するためだけに、前記膜厚（Ｔ）の少なくとも４．０倍の前記膜縁（２１）からの距離で配置されており、
   − 前記第３及び第４の出力電圧（Ｖｒｅｆ−、Ｖｒｅｆ＋）が、前記パッケージ応力を示す第２の差動電圧信号（ΔＶｒｅｆ）を形成する、請求項１〜４のいずれか一項に記載の半導体圧力センサ（４００）。
6. − 前記第１の差動電圧信号（ΔＶｏｕｔ）及び前記第２の差動電圧信号（ΔＶｒｅｆ）を、前記第１の差動増幅器へと選択的に供給するための多重変換装置、及び／または
   − 前記第２の差動電圧信号（ΔＶｒｅｆ）を、前記パッケージ応力を示す第２の圧力信号に変換するための、第２の差動増幅器を備える第２の読み出し回路を更に備える、請求項５に記載の半導体圧力センサ（４００）。
7. 前記抵抗器（Ｒ１、Ｒ２；Ｒ１、Ｒ２、Ｒ３、Ｒ４；Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８）の各々が、直列に接続された少なくとも２本または少なくとも３本のピエゾ抵抗条片を備える、請求項１〜６のいずれか一項に記載の半導体圧力センサ（１００、２００、３００、４００）。
8. 前記抵抗器（Ｒ１、Ｒ２；Ｒ１、Ｒ２、Ｒ３、Ｒ４；Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８）の各々が、等しい数の細長いピエゾ抵抗条片（８、９；８、９、１０、１１）を備え、全てのピエゾ条片の寸法が同じである、請求項１〜７のいずれか一項に記載の半導体圧力センサ（１００、２００、３００、４００）。
9. 各抵抗器対（Ｐ１；Ｐ１、Ｐ２；Ｐ１、Ｐ２、Ｐ３、Ｐ４）のレイアウトが、前記第１及び第２の出力ノード（Ｄ、Ｂ）への電気的相互接続のための第１及び第２の引出領域（６ａ、６ｃ）と、前記第１のバイアスノード（Ａ）への電気的相互接続のための第３の引出領域（６ｂ）とを更に備え、前記第３の引出領域（６ｂ）が、前記第１の引出領域と前記第２の引出領域との間に位置する、請求項７または８に記載の半導体圧力センサ（１００、２００、３００、４００）。
10. − 前記基板が、ＣＭＯＳウエハであり、
    − 前記膜が（１００）平面内に位置し、前記ピエゾ抵抗素子のうちの少なくとも１つが、＜１１０＞方向に配向される、請求項１〜９のいずれか一項に記載の半導体圧力センサ（１００、２００、３００、４００）。
11. 前記膜が、正方形状または円形状を有する、請求項１０に記載の半導体圧力センサ（１００、２００、３００、４００）。
12. 請求項１〜１１のいずれか一項に記載の半導体圧力センサ（１００、２００、３００、４００）を備える、半導体デバイス。
13. 半導体基板に加えられる外部圧力を判定する方法（１５００）であって、前記半導体基板が、
    − 前記外部圧力に起因して変形するように配置され、膜縁（２１）及び膜厚（Ｔ）を有する膜（２）、
    − 前記膜（２）の第１の辺部（Ｓ１）上またはそれに隣接して位置する第１の抵抗器対（Ｐ１）であり、前記第１の抵抗器対（Ｐ１）が、第１のバイアスノード（Ａ）と第１の出力ノード（Ｄ）との間に接続された第１の抵抗器（Ｒ１）、及び前記第１のバイアスノード（Ａ）と、前記第１の出力ノード（Ｄ）とは異なる第２の出力ノード（Ｂ）との間に接続された第２の抵抗器（Ｒ２）を備え、前記第２の抵抗器（Ｒ２）の抵抗が前記第１の抵抗器（Ｒ１）の抵抗に等しい、第１の抵抗器対（Ｐ１）、
    − 測定されるべき前記外部圧力に起因する前記膜（２）の変形を測定するための、第１の方向（Ｘ）で配置された、１本以上の第１の細長いピエゾ抵抗条片（８）を備える前記第１の抵抗器（Ｒ１）、測定されるべき前記外部圧力に起因する前記膜（２）の変形を測定するための、第２の方向（Ｙ）で配置された、１本以上の第２の細長いピエゾ抵抗条片（９）を備える前記第２の抵抗器（Ｒ２）であり、前記第２の方向（Ｙ）が前記第１の方向（Ｘ）に対して実質的に垂直である、第１の抵抗器（Ｒ１）、第２の抵抗器（Ｒ２）、を備え、
    前記方法が、
    − 第１の電流源（ＣＳ１）を前記第１の出力ノード（Ｄ）に接続するステップ（１５０１）であり、前記第１の電流源が、第１の所定の電流（Ｉ１）を前記第１の抵抗器（Ｒ１）を通して流し、前記第１の出力ノード（Ｄ）が第１の出力電圧（Ｖｏｕｔ−）を帯びるように適合された、ステップ（１５０１）、
    − 第２の電流源（ＣＳ２）を前記第２の出力ノード（Ｂ）に接続するステップ（１５０２）であり、前記第２の電流源が、第２の所定の電流（Ｉ２）を前記第２の抵抗器（Ｒ２）を通して流し、前記第２の出力ノード（Ｂ）が第２の出力電圧（Ｖｏｕｔ＋）を帯びるように適合され、前記第２の所定の電流（Ｉ２）が前記第１の所定の電流（Ｉ１）と実質的に等しい、ステップ（１５０２）、
    − 測定されるべき前記外部圧力の指標として、前記第１及び第２の出力ノード（Ｂ、Ｄ）上で第１の差動電圧信号（ΔＶｏｕｔ）を得るステップ（１５０３）、を含む、方法。
14. 前記基板が、請求項４に記載の第２の抵抗器対（Ｐ２）を更に備える、請求項１３に記載の方法。
15. 前記基板が、請求項５に記載の第３及び第４の抵抗器対（Ｐ３、Ｐ４）を更に備え、
    前記方法が、
    − 第３の電流源（ＣＳ３）を用いて、第３の所定の電流（Ｉ３）を、前記第５の抵抗器（Ｒ５）及び前記第８の抵抗器（Ｒ８）の前記並列接続に印加するステップと、
    − 第４の電流源（ＣＳ４）を用いて、第４の所定の電流（Ｉ４）を、前記第６の抵抗器（Ｒ６）及び前記第７の抵抗器（Ｒ７）の前記並列接続に印加するステップと、
    − 前記第３及び第４の出力ノード（Ｂ２、Ｄ２）上で第２の差動電圧信号（ΔＶｒｅｆ）を測定するステップと、
    − 前記第１の差動電圧信号（ΔＶｏｕｔ）に対応する値を、前記第２の差動電圧信号（ΔＶｒｅｆ）に対応する値で修正するステップと、を更に含む、請求項１４に記載の方法。

Images