JP6474492B2 - 半導体圧力センサ - Google Patents

Description

本発明は、圧力センサの分野に関し、具体的には、半導体デバイス内に集積される圧力センサに関する。

半導体圧力センサが当該技術分野において知られている。

特許文献１（Ｈｉｔａｃｈｉ）は、半導体本体に形成される隔膜を有する圧力センサ（図１に示される）、一対の圧力感知半導体条片（図１の垂直ピエゾ抵抗条片３０、３１）を隔膜の主要面に有する隔膜を開示する。条片３０、３１の各々は、半導体領域（図１の三角形領域３２）によって一方の端部で他方の条片に接続される。半導体領域３２が、小さいピエゾ抵抗係数の方向に形成される一方で、条片３０、３１は、大きいピエゾ抵抗係数の方向に形成される。半導体領域３２（三角形）は、条片３０、３１の抵抗よりも小さいシート抵抗を有する。また、電極引出領域が条片３０、３１の他方の端部に提供され、該領域は、低い抵抗を有し、小さいピエゾ抵抗係数の方向に延在し、隔膜の縁を超えて延在し、よって、電極は、隔膜の外側で半導体本体と接触する。抵抗条片３０、３１は、ホイートストンブリッジで接続される。隔膜の変形が、拡散抵抗器層（すなわち、ピエゾ抵抗条片）を膨張または収縮させることで、該拡散抵抗器層の抵抗を変化させる。圧力センサは、抵抗の変化を電気的に検出することによって圧力変化を感知する。

米国特許第４，６７２，４１１号明細書 欧州特許出願公開第００８３４９６号明細書

しかしながら、この圧力センサは、全ての状況、例えば温度変動が生じた場合、かつ残留パッケージ応力が生じた場合に、あまり正確ではない。

本発明の目的は、良好な半導体圧力センサを提供することである。

具体的には、本発明の実施形態の目的は、特に半導体基板の不均一な温度（例えば、温度勾配）が生じた場合、かつ／またはパッケージング応力が生じた場合、かつ／または不均一な電界が生じた場合、あるいはそれらの組み合わせにおいて、良好な精度を有する圧力センサを提供することである。

本発明の実施形態の目的は、依然として、温度勾配に対して比較的非感受性であり、特に、実施形態が、均一な（非放射状の）パッケージ応力に対しても比較的非感受性であり、かつ／またはセンサ面に対して垂直な電場に対しても比較的非感受性でありながら、改善された線形性及び／または改善された感度を有する圧力センサを提供することである。

これらの目的は、本発明の実施形態によるデバイスによって達成される。

第１の態様において、本発明は、加えられる外部圧力を判定するための半導体圧力センサであって、膜縁及び膜厚を有し、外部圧力に起因して変形するための、半導体基板の一部としての膜；膜の第１の辺部上またはそれに隣接して位置する第１の抵抗器対であり、第１の抵抗器対が、第１のバイアスノードと第１の出力ノードとの間に接続された第１の抵抗器、及び該第１のバイアスノードと、第１の出力ノードとは異なる第２の出力ノードとの間に接続された第２の抵抗器を備え、第２の抵抗器の抵抗が第１の抵抗器の抵抗に等しい、第１の抵抗器対；第１の出力ノードに接続された、またはそれに接続可能であり、かつ第１の所定の電流を第１の抵抗器を通して流し、第１の出力ノードが第１の出力電圧を帯びるように適合された、第１の電流源；第２の出力ノードに接続された、またはそれに接続可能であり、かつ第２の所定の電流を第２の抵抗器を通して流し、第２の出力ノードが第２の出力電圧を帯びるように適合された、第２の電流源であり、第２の所定の電流が第１の所定の電流と実質的に等しい、第２の電流源；測定されるべき外部圧力に起因する膜の変形を測定するための、第１の方向で配置された、１本以上の第１の細長いピエゾ抵抗条片を備える第１の抵抗器、測定されるべき外部圧力に起因する膜の変形を測定するための、第２の方向で配置された、１本以上の第２の細長いピエゾ抵抗条片を備える第２の抵抗器であり、第２の方向が第１の方向に対して実質的に垂直である、第１の抵抗器、第２の抵抗器、を備え；第１及び第２の出力電圧が、測定されるべき外部圧力を示す第１の差動電圧信号を形成する、半導体圧力センサを提供する。

外部圧力に対して比例するノード間の出力電圧を得るために、各出力ノードが電流源に接続されることは利点である。

第１の抵抗器及び第２の抵抗器が、同じ辺上（例えば、正方形膜の縁部）に位置することは利点である。これは、そうすることによって、抵抗器間の距離が小さくなり、したがって両方の抵抗器の温度が実質的に同じとなるためである。第１及び第２の抵抗器の抵抗は等しいため、また両方の抵抗器は同じ材料で構成されているため、両方の抵抗器の抵抗は、温度と共に変動するが、同じように変動することになる（例えば、両方とも５％増加する）。これにより、両方の出力電圧が等しい量で減少することになるが、それらの間の差には影響を及ぼさない。換言すれば、この回路は、温度変動（経時的）に対して、また膜上の温度勾配に対して実質的に非感受性である。

単一の抵抗器（ホイートストンサブ回路の場合のように、２つの抵抗器ではなく）と直列に接続された電流源を使用することは利点である。これは、ホイートストンサブ回路の場合のＶＤＤ／２Ｒのみとは対照的に、より大きい電流（公称抵抗値で除算した供給電圧＝ＶＤＤ／Ｒとほぼ等しい）を抵抗器を通して流すことができるためである。これは両方の出力ノードに対して当てはまるため、感度は典型的には８０％〜９５％（ホイートストンサブ回路と比較して）増加する。

電流源を使用することは利点である。これは、定電流が抵抗器を通して送られることを可能にするためである。この電流は、印加される圧力とは無関係であるため、ホイートストンサブ回路において見られる非線形性の原因を取り除く。ホイートストンサブ回路では、特定の抵抗器（例えば、図２のＲ２）を通る電流が印加される圧力と共に変動し（なぜなら、Ｒ１及びＲ２は外部圧力の下で同じ量変化するわけではないためである）、また抵抗値自体が印加される圧力によって変動するため（ピエゾ抵抗効果に起因して）、ホイートストンサブ回路における該抵抗器上の電圧は圧力によって非線形的に変動する。

したがって、本発明による圧力センサは、従来技術の圧力センサに勝る（少なくともいくらか）、より高い感度及び改善された線形性を有する。

好ましくは、第１の抵抗条片のレイアウト及び第２の抵抗条片のレイアウトは整合する。

不均一な温度、及び／または不均一な応力、及び／または不均一な電界の存在下においても、更には該温度、応力、または電界が経時的に変動する場合でも、良好な精度、例えば改善された精度が提供されることは、本発明の実施形態の利点である。

ある実施形態において、本半導体圧力センサは、第１の差動電圧信号を、測定されるべき圧力を示す第１の圧力信号に変換するための、第１の差動増幅器を備える第１の読み出し回路を更に備える。

ある実施形態において、第１及び第２のピエゾ抵抗条片は、ｎウェル内のｐ型ドープ領域として形成され、バイアスノードは、ｎウェルと電気的に接続されている。

バイアス電圧（好ましくは、チップの供給電圧）がｎウェル及び抵抗器の一方の端部にも印加されることは、そのような実施形態の利点である。これは、このことによって、（ｐ型ドープ）抵抗器と（ｎ型ドープ）ｎウェルとの間の空乏層の厚さが最小限になり、より高いバンド幅を可能とするためである。

ある実施形態において、本半導体圧力センサは、膜の第２の辺部上またはそれに隣接して位置する第２の抵抗器対であって、第２の辺部が、膜の中心から測定されたときに、第１の辺部から実質的にまたは正確に９０°の角距離に位置する、第２の抵抗器対を更に備え；第２の抵抗器対は、該第１のバイアスノードと該第２の出力ノードとの間で第２の抵抗器と並列に接続された第３の抵抗器と、該第１のバイアスノードと該第１の出力ノードとの間で第１の抵抗器と並列に接続された第４の抵抗器とを備え；第３の抵抗器は、第１の方向で配置された、１本以上の細長いピエゾ抵抗条片を備え、第４の抵抗器は、第２の方向で配置された、１本以上の細長いピエゾ抵抗条片を備える。

第１及び第４の抵抗器を、第１の電流源に対して並列に、かつ記載される様式でそれらを配置するように接続することは利点である。これは、そうすることによって、これらの抵抗器が半径方向応力に対しては同様に挙動する（例えば、両方とも増加する）が、均一な応力に対しては反対に挙動するためである。したがって、それらの並列接続を通って流れる第１の電流によって生み出される電圧は、（例えば、外部圧力によって引き起こされる）半径方向応力に対しては高い感度を有し、（例えば、パッケージ応力によって引き起こされる）均一な応力に対しては低減された感度を有する。

第３及び第４の抵抗器を（膜の第２の辺上に）共に接近して位置付けることによって、これらの抵抗器は両方とも、同様の温度挙動を有することになる（例えば、温度と共に両方とも増加または両方とも減少する）。Ｒ１及びＲ２は温度Ｔ１で同様に挙動し（膜の第１の辺において）、Ｒ３及びＲ４は温度Ｔ２で同様に挙動するため（膜の第２の辺において）、一方でのＲ１とＲ２との並列接続、及び他方でのＲ３とＲ４との並列接続は、温度変動によってほぼ同様に（一次で）挙動しながら、同時に膜上の温度勾配に対して（比較的）非感受性である。

したがって、この実施形態は上述の利点と同じ利点（高い感度、良好な線形性、温度による影響の少なさ）を有するが、加えて、均一な応力（例えば、パッケージ応力）に対する低い感受性も有する。

ある実施形態において、本半導体圧力センサは、膜の第１の辺部であるが膜の外側に配置された第３の抵抗器対であって、該第１のバイアスノードと第３の出力ノードとの間に接続された第５の抵抗器、及び該第１のバイアスノードと、第３の出力ノードとは異なる第４の出力ノードとの間に接続された第６の抵抗器を備える、第３の抵抗器対と；第３の出力ノードに接続され、かつ第３の所定の電流を第５の抵抗器を通して流し、第３の出力ノードが第３の出力電圧を提供するように適合された、第３の電流源と；第４の出力ノードに接続され、かつ第４の所定の電流を第６の抵抗器を通して流し、第４の出力ノードが第４の出力電圧を提供するように適合された、第４の電流源であって、第３及び第４の所定の電流が第１の所定の電流と実質的に等しい、第４の電流源と；パッケージング応力を測定するための、第１の方向で配置された、１本以上の細長いピエゾ抵抗条片を備える第５の抵抗器、及び第２の方向で配置された、１本以上の細長いピエゾ抵抗条片を備える第６の抵抗器と；膜の第２の辺部であるが膜の外側に配置された第４の抵抗器対であって、第４の抵抗器対が、該第１のバイアスノードと該第４の出力ノードとの間で第６の抵抗器と並列に接続された第７の抵抗器、及び該第１のバイアスノードと該第３の出力ノードとの間で第５の抵抗器と並列に接続された第８の抵抗器を備え、第７の抵抗器が、第１の方向で配置された、１本以上の細長いピエゾ抵抗条片を備え、第８の抵抗器が、第２の方向で配置された、１本以上の細長いピエゾ抵抗条片を備える、第４の抵抗器対と、を更に備え；第５及び第６及び第７及び第８の抵抗器の１本以上のピエゾ抵抗条片が、半導体基板上におけるパッケージングによって加えられる応力を測定するためだけに、膜厚の少なくとも４．０倍の膜縁からの距離で配置されており；第３及び第４の出力電圧が、パッケージ応力を示す第２の差動電圧信号を形成する。

主に膜上に位置し、膜厚の最大３倍（≦３×）の距離内にあり、パッケージ応力及び測定されるべき外部圧力の双方に対して感度が高い第１及び第２の抵抗器対とは対照的に、膜の外側の基板上に、膜厚の少なくとも４倍（≧４×）、例えば膜厚の少なくとも８倍（≧８×）の膜縁からの距離に第３及び第４の抵抗器対を位置付けることによって、これらの抵抗器対の条片は、（半径方向の）パッケージ応力に対してのみ感度が高いが、外部圧力に起因する膜の変形に対しては非感受性である。

第２の差動電圧信号は、第２の読み出し回路（例えば、差動増幅器、ＡＤＣなどを備える）によって読み出すことができ、表示のために処理装置によって使用されてもよく、または例えば第１の差動信号から第２の差動信号を減算することによって、パッケージ応力に対して第１の差動電圧信号を補正するために使用されてもよい。このようにして、パッケージ応力は、最終応力測定値のためにほとんど補正することができ、あるいは最終応力測定値においてその影響を少なくとも低減することができる。

したがって、半導体圧力センサは、コモンモード温度、例えば周囲温度に対して（差動信号伝達を用いることで）、また温度勾配に対して（抵抗器を対として「共に接近して」配置することで）、またコモンモードパッケージ応力に対して（膜の外側の、第３及び第４の抵抗器、ならびに第３及び第４の電流源を用いることで）低減された感度を伴い、また（電圧源ではなく電流源を用いることで）改善された感度及び改善された線形性を有し、また（異なる位置に位置する抵抗器の並列接続を用いることで）温度勾配に対して低いまたは低減された感度を有し、また（４つの抵抗器のピエゾ条片を膜上の９０°の角位置に位置付けることで、ならびに４つの抵抗器のピエゾ条片を、請求項に記載されるように平行にまたは９０°に配向させることで）均一な応力に対する低減された感度を有して提供される。

ある実施形態において、本半導体圧力センサは、第１の差動電圧信号及び第２の差動電圧信号を、第１の差動増幅器へと選択的に供給するための多重変換装置、及び／または第２の差動電圧信号を、パッケージ応力を示す第２の圧力信号に変換するための、第２の差動増幅器を備える第２の読み出し回路を更に備える。

ある実施形態において、抵抗器の各々は、直列に接続された少なくとも２本または少なくとも３本のピエゾ抵抗条片を備える。

直列に接続された少なくとも２本または少なくとも３本のピエゾ抵抗条片を提供することによって、ドーピングレベルを減少させる必要を伴わずに、抵抗値を増やすことができる。これは、技術スケーリングに起因してチップの寸法がより小さくなった場合に、特に有利である。個々の抵抗器それぞれのピエゾ抵抗条片は、平行に配向される。

ある実施形態において、抵抗器の各々は、等しい数の細長いピエゾ抵抗条片を備え、全てのピエゾ条片の寸法は同じである。

換言すれば、ピエゾ抵抗条片のレイアウト、また単一の抵抗器に属する条片間の相互接続は、抵抗器が良好に「整合」されるように同一である（回転、シフト、反転を除く）。これにより、第１、第２などの抵抗器の抵抗は、プロセスの許容マージン内（例えば、＋／−０．５％以内）で等しいという利点が提供される。

ある実施形態において、各抵抗器対のレイアウトは、外部ノードへの電気的相互接続のための第１及び第２の引出領域と、共通のバイアスノードへの電気的相互接続のための第３の引出領域とを更に備え、第３の引出領域は、第１の引出領域と第２の引出領域との間に位置する。

共通のノードに接続され、共通の（中心の）ノードが膜上のルーティングによって相互接続される、２つの抵抗器の既知のレイアウト構造とは対照的に、請求項に記載されるように共通のノードをルーティングすることは利点である。これは、このようにすることで、膜上の相互接続が最小となり、これによって圧力の影響が更に低減され、したがって線形性を改善できるためである。

ある実施形態において、基板は、ＣＭＯＳウエハであり、膜は（１００）平面内に位置し、ピエゾ抵抗素子のうちの少なくとも１つは、＜１１０＞方向に配向される。

この結晶学的平面及び方向を使用することは利点である。これは、この方向が、ピエゾ抵抗効果を最大にする方向であるためである。この方向を用いることによって、改善された、例えば最大の感度を有するセンサを得ることができる。

ある実施形態において、膜は、正方形状または円形状を有する。

膜が正方形状を有する場合、正方形の辺をピエゾ感度が最大及び最小となる結晶学的方向に配向させることが有利である。

第１及び第２の抵抗器を、正方形膜の辺のうちの１つの中央に接近して位置付けることが更に有利である。圧力が正方形膜に加えられると、変形は、コーナー付近よりも辺の中央において大きくなり、また膜の中心よりも辺の方が大きくなるため、辺の実質的に中央に抵抗器を提供することによって、圧力センサの感度が高められ、例えば最大化される。

第３及び第４の抵抗器も有する実施形態においては、後者を、膜の反対側（したがって、１８０°で）ではなく、第１の辺に隣接する、膜の第２の辺上に（したがって、９０°で）位置付けることが有利である。これは、この９０°での配置が、センサが均一な応力（例えばパッケージ応力）に対して低減された感度を有するような方法で、抵抗器を配向させるのを可能にするためである。

円形状の場合には、この円形膜に接する想像上の正方形に関して、上記と同じ位置に抵抗器対を位置付けることが有利である。

第２の態様において、本発明は、第１の態様に従う半導体圧力センサを備える半導体デバイスを提供する。

第３の態様において、本発明は、半導体基板に加えられる外部圧力を判定する方法であって、
この半導体基板は、外部圧力に起因して変形するように配置され、膜縁及び膜厚を有する膜；膜の第１の辺部上またはそれに隣接して位置する第１の抵抗器対であり、第１の抵抗器対が、第１のバイアスノードと第１の出力ノードとの間に接続された第１の抵抗器、及び該第１のバイアスノードと、第１の出力ノードとは異なる第２の出力ノードとの間に接続された第２の抵抗器を備え、第２の抵抗器の抵抗が第１の抵抗器の抵抗に等しい、第１の抵抗器対；測定されるべき外部圧力に起因する膜の変形を測定するための、第１の方向で配置された、１本以上の第１の細長いピエゾ抵抗条片を備える第１の抵抗器、測定されるべき外部圧力に起因する膜の変形を測定するための、第２の方向で配置された、１本以上の第２の細長いピエゾ抵抗条片を備える第２の抵抗器であり、第２の方向が第１の方向に対して実質的に垂直である、第１の抵抗器、第２の抵抗器、を備え、
本方法は、第１の電流源を第１の出力ノードに接続するステップであり、第１の電流源が、第１の所定の電流を第１の抵抗器を通して流し、第１の出力ノードが第１の出力電圧を帯びるように適合された、ステップ；第２の電流源を第２の出力ノードに接続するステップであり、第２の電流源が、第２の所定の電流を第２の抵抗器を通して流し、第２の出力ノードが第２の出力電圧を帯びるように適合され、第２の所定の電流が第１の所定の電流と実質的に等しい、ステップ；測定されるべき外部圧力の指標として、第１及び第２の出力ノード上で第１の差動電圧信号を得るステップ、を含む、方法を提供する。

ある実施形態において、本方法は、上記の通り配置された第２の抵抗器対を更に備える基板を用いて行われる。

ある実施形態において、本方法は、上記の第３及び第４の抵抗器対を更に備える基板を用いて行われ、本方法は、第３の電流源を用いて、第３の所定の電流を、第５の抵抗器及び第８の抵抗器の該並列接続に印加するステップと；第４の電流源を用いて、第４の所定の電流を、第６の抵抗器及び第７の抵抗器の該並列接続に印加するステップと；第３及び第４の出力ノード上で第２の差動電圧信号を測定するステップと；第１の差動電圧信号に対応する値を、第２の差動電圧信号に対応する値で修正するステップと、を更に含む。

本発明の特定の好ましい態様は、添付の独立請求項及び従属請求項に記載される。従属請求項からの特徴は、必要に応じて、独立請求項の特徴、及び他の従属請求項の特徴と組み合わせることができ、単に請求項に明示的に記載されているだけではない。

本発明のこれらの態様及び他の態様は、以下に説明される実施形態（複数可）から明らかになり、また、該実施形態を参照することで解明されるであろう。

当該技術分野において既知の半導体圧力センサを示す図である。 各々が２つの抵抗器を備える２つの分岐（左、右）を有する、当該技術分野において既知のホイートストンブリッジ構成を示す図である。 膜上に１つ、及び膜の外側に１つのブリッジを有する、当該技術分野において既知の別の半導体圧力センサを示す図である。 本発明による圧力センサの第１の実施形態の概略ブロック図である。この圧力センサは、（共通のバイアスノードと並列に接続された）抵抗器対を有し、これらの抵抗器対の他方の端部は２つの電流源に接続されている。 図４の圧力センサ（の一部）の例示的レイアウトを示す図である。 本発明による圧力センサの第２の実施形態の概略ブロック図である。この第２の実施形態は、図４の変化形態である。 本発明による圧力センサの第３の（かつ好ましい）実施形態の概略ブロック図である。 図７の圧力センサ（の一部）の例示的レイアウトを示す図である。 本発明の実施形態による圧力センサにおいて使用できる、共通のバイアスノードと並列に接続された１対の抵抗器と、引出部分とを備えるレイアウトパターンの例を示す図である。 図９のレイアウトパターンの変化形態を示す図である。各抵抗器は、２本のみではなく、直列に接続された３本のピエゾ抵抗条片を含む。 図１０のピエゾ抵抗条片の拡大（かつ反転）図である。第１の抵抗器条片の点と第２の抵抗器条片の点との間の「最大距離」ＭＤを示している。 正方形膜または円形膜の４つの場所における半径方向応力の概略図である。この応力は、典型的には、基板に対して垂直な方向で膜に加えられる（測定されるべき）圧力によって引き起こされる。 正方形膜または円形膜の４つの場所における（この例では、左から右への）均一な（非半径方向）応力の概略図である。この応力は、パッケージングによって引き起こされる場合がある。 本発明による圧力センサの第４の実施形態を例証する図である。 本発明による方法を例証する図である。

図面は概略的なものに過ぎず、限定的なものではない。図面において、例証を目的として、要素の一部のサイズが誇張されている場合や、一定の縮尺で描画されていない場合がある（例えば、膜の寸法に対する抵抗器の相対寸法）。しかしながら、図９及び図１０は一定の縮尺で描画されていることに留意されたい。

請求項中の参照符号は、範囲を制限するものとして解釈されるべきではない。
異なる図面において、同じ参照符号は、同じまたは類似する要素を指す。

本発明は、特定の実施形態に関して、ある特定の図面を参照して説明されるが、本発明は、それらに限定されるものではなく、特許請求の範囲によってのみ限定されるものである。説明される図面は、概略的なものに過ぎず、限定的なものではない。図面において、例証を目的として、要素の一部のサイズが誇張されている場合や、一定の縮尺で描画されていない場合がある。寸法及び相対寸法は、本発明の実践への実際の縮小に対応するわけではない。

更に、本説明及び特許請求の範囲における第１、第２などの用語は、類似する要素を区別するために使用されるものであり、必ずしも時間的に、空間的に、ランキングで、または任意の他の様式で順序を説明するものではない。そのように使用される用語は適切な状況下で交換可能であること、及び本明細書で説明される本発明の実施形態は本明細書で説明または例証される順序以外の他の順序での動作が可能であることを理解されたい。

また、本説明及び特許請求の範囲における上、下などの用語は、説明を目的として使用されるものであり、必ずしも相対位置を説明するためのものではない。そのように使用される用語は適切な状況下で交換可能であること、及び本明細書で説明される本発明の実施形態は本明細書で説明または例証される配向以外の他の配向での動作が可能であることを理解されたい。

特許請求の範囲で使用される用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」は、その後に列記される手段に限定されるものとして解釈されるべきではなく、他の要素またはステップを排除しないことに留意されたい。したがって、明言される特徴、整数、ステップ、または構成要素の存在を、参照されるように特定するものとして解釈されるべきであるが、１つ以上の他の特徴、整数、ステップもしくは構成要素、またはそれらの群の存在または追加を排除しない。したがって、表現「手段Ａ及びＢを備えるデバイス」の範囲は、構成要素Ａ及びＢのみからなるデバイスに限定されるべきではない。これは、本発明に関して、関連するデバイスの構成要素がＡ及びＢのみであることを意味する。

本明細書の全体を通して、「一実施形態」または「ある実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の全体を通して様々な場所における「一実施形態において」または「ある実施形態において」という語句の出現は、必ずしも全てが同じ実施形態について言及しているとは限らないが、言及している場合もある。更に、特定の特徴、構造、または特性は、本開示から当業者には明らかであるように、１つ以上の実施形態において、任意の好適な様式で組み合わせることができる。

同様に、本発明の例示的な実施形態の説明において、本発明の様々な特徴は、本開示を合理化し、様々な本発明的態様のうちの１つ以上の理解を支援する目的で、単一の実施形態、図、またはその説明において共にグループ化される場合があることを認識されたい。しかしながら、この開示方法は、特許請求される発明が、各請求項において明示的に列挙される特徴よりも多い特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明的態様は、上で開示された単一の実施形態の全ての特徴よりも少ないものに存する。したがって、詳細な説明に続く特許請求の範囲は、ここに、この詳細な説明に明示的に組み込まれ、各請求項は、本発明の別個の実施形態としてそれ自体で成立する。

更に、本明細書において説明される一部の実施形態は、他の実施形態に含まれる一部の特徴は含むが、他の特徴は含まない一方で、当業者によって理解されるように、異なる実施形態の特徴の組み合わせは、本発明の範囲内にあり、異なる実施形態を形成することが意図される。例えば、以下の特許請求の範囲において、特許請求される実施形態のいずれも、任意の組み合わせで使用することができる。

本明細書において提供される説明には、多数の具体的な詳細が示されている。しかしながら、本発明の実施形態は、これらの具体的な詳細を伴わずに実践され得ることを理解されたい。他の事例では、この説明の理解を不明瞭にしないように、周知の方法、構造、及び技法は、詳細には示されていない。

定義：
本発明において、用語「隔膜」及び「膜」は、（測定されるべき）外部圧力がそれに印加された場合に機械的に変形するように適合された、（「バルク」とも呼ばれる）周囲の基板材料と比較して低減された厚さを有する半導体基板の領域を示すための同義語として使用される。

本発明において、「膜の最大寸法」または単に「膜の寸法」に対して参照が行われる場合、参照は、膜が実質的に正方形状を有する場合には辺の長さに対して行われ、または膜が丸みのあるコーナーを有する正方形状を有する場合には向かい合う辺の間の距離に対して行われ、または膜が実質的に円形である場合には直径に対して行われ、または膜が実質的に楕円形である場合には最も大きい軸の長さに対して行われ、膜が実質的に長方形である場合には長さ及び幅のうち大きい方に対して行われ、または膜が、例えば六角形状もしくは八角形状などの、正多角形状を有する場合には内円の直径に対して行われる。

用語「膜の厚さ」はその通常の意味を有し、基板表面に対して垂直な方向において測定することができる。

用語「電流源」または「電流シンク」は、その通常の意味を有する。理想的な電流源は、電子回路をまたがる電圧からは独立した電流を送達または吸収する電子回路である。理想的な電流源の内部抵抗は、無限である。本発明の実施形態において、電流源は、それに接続される抵抗器の抵抗の少なくとも５倍の内部抵抗を有する。

用語「差動電圧」は、その通常の意味を有する。この用語は、単一ノードのシングルエンド電圧信号（対地電圧に対して暗に測定される）とは対照的に、２つのノード間での電圧差を意味する。

別途明確に述べられない限り、「抵抗」とは、「電気抵抗」を意味する。

「外部圧力」とは、例えば半導体センサのパッケージングに起因する「内部圧力」とは対照的に、例えば圧力センサが位置する環境の空気圧またはガス圧を意味する。

結晶学：
背景技術の項で説明され、図１で例証される、特許文献１（Ｈｉｔａｃｈｉ）の回路は、いくつかの欠点を有するが、その中で説明される基本原理の多くは、本発明でも使用されている。例えば、本発明の実施形態の膜縁は、好ましくは、印加圧力によって引き起こされる最大応力が、膜縁に対して垂直な少なくとも２つの領域に到達し、膜縁が＜１１０＞方向に配向されるような方法で実現される。平面＜１１１＞上の異方性エッチングストップにより膜縁の中央にそのような４つの領域を作り出すため、シリコンには正方形膜の異方性エッチングがしばしば使用される。他のエッチング方法を使用することによって、円形膜もまた、そのような４つの領域をもたらし、楕円形膜もそのような２つの領域を短径上にもたらす。ピエゾ抵抗器の応力感度はまた、結晶配向にも依存し、ｐ型ドープ抵抗器は、＜１１０＞方向に沿って抵抗の最大変化を有し、また、＜１１０＞方向から４５°の＜１００＞方向に沿って抵抗の最小変化を有する。金属接続は、シリコンに応力を引き起こし、この応力は、クリープのため経時的に変化させることもできる。したがって、高濃度ドープのｐ型ドープ経路が、金属とピエゾ抵抗条片との間に実現される。これらの高濃度ｐ型ドープ経路を＜１１０＞方向から４５度の＜１００＞方向に配置することによって、金属配線からの応力が、これらの条片の抵抗を変化させないことが確保される。

これらの基本的概念の不必要な繰り返しを回避するために、本出願は、結晶学的な平面及び方向に関する詳細には触れず、従来技術に勝る本発明の貢献に集中する。読者は、更なる詳細について、参照により本明細書に組み込まれる特許文献１、特にその図９、及び説明の対応する部分を参照してもよい。他の結晶学的な方向を使用することもできるが、本発明の原理は、本発明による圧力センサの膜２がＣＭＯＳウエハの結晶学的な平面（１００）内に位置すること、及びピエゾ抵抗条片８、９、１０、１１が＜１１０＞方向に位置することを想定して説明される。ＣＭＯＳウエハを使用することで、圧力膜及びＣＭＯＳ回路、例えば少なくとも読み出し回路の組み合わせを同じウエハに集積することが可能となる。

ホイートストンブリッジ：
本発明の実施形態による圧力センサについて説明する前に、最初に、ホイートストンブリッジ回路の原理を説明する。これは、ホイートストンブリッジが従来技術の圧力センサにおいてしばしば使用されており、本発明との類似点及び差異を説明するのに役立つためである。

図２に示されるように配置された４つの抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４を有するホイートストンブリッジ回路は、当該技術分野において周知である。このような回路は、３つの他の抵抗器値Ｒ１、Ｒ２、及びＲ３が既知であるときに未知の抵抗器値Ｒｘを決定することに、または４つ全ての抵抗器値が既知であるときに僅かな抵抗の変化を検出／測定することにとって非常によく適している。図２のブリッジは、４つの抵抗器Ｒ１、Ｒ２、Ｒ３、及びＲ４（またはＲｘ）を有する。供給電圧（例えば、ＤＣ電圧）Ｖｄｄ及びＧｎｄが、それぞれ、ノードＡ及びＣに印加されたときに、第１の電流が、Ｒ２と直列のＲ１によって形成される第１の分岐を通ってＡからＣに流れ、第２の電流が、Ｒ４と直列のＲ３によって形成される第２の分岐を通って流れる。差動電圧出力「Ｖｏｕｔ」がノードＤ及びＢ上に提供され、差動電圧を定義する。Ｖｏｕｔ＝Ｖｄ−Ｖｂ。電圧Ｖｄ及びＶｂは、大きい入力インピーダンスを有する回路（追加的な電流を引き出さないように）によって読み取ることができる。典型的には、ノードＤ及びＢは差動電圧Ｖｏｕｔを増幅する差動増幅器に接続される。その後、増幅された信号は、更なる処理のために使用され得る。
ブリッジが「平衡状態である」場合、以下の式が当てはまる。
Ｒ１／Ｒ２＝Ｒ３／Ｒ４ （１）
これは、次式に等しい。
Ｒ１×Ｒ４＝Ｒ２×Ｒ３ （２）

ブリッジが平衡状態である場合、Ｒ１とＲ２との間のノードＤでの電圧「Ｖｄ」は、Ｒ３とＲ４との間のノードＢでの電圧「Ｖｂ」と厳密に等しく、また、ノードＢとＤとの間の（例えば、Ｖｇで示される検流計を通る）経路にはいかなる電流も流れない。抵抗器値Ｒ１〜Ｒ４のうち１つ以上が、たとえ僅かでもこの平衡状態から逸脱した場合、ブリッジはもはや平衡状態ではなくなり、電圧差ＶｏｕｔがノードＤ及びＢ上に現れる。この電圧差は、当該技術分野において既知の任意の様式で、例えば典型的には約１００以上の増幅率を有する差動増幅器によって測定することができる。全ての抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４が同じ材料で構成されており、同じ値Ｒを有している場合、そのようなブリッジ回路はコモンモード温度変化に対して比較的非感受性である。これは、全ての抵抗器Ｒ１〜Ｒ４の温度が、同じ割合で上昇または低下するためである。

理想的／非理想的圧力センサ：
理想的圧力センサは、高い感度を有し（僅かな圧力に対しても出力信号が大きい）、ゼロオフセットを有し、完全な線形挙動を有し（出力電圧が印加圧力に対して厳密に比例する）、かつ温度変動及びパッケージ応力に対して非感受性である。更に、理想的圧力センサは、その表面に対して垂直な電場に対して非感受性である。

実際には、理想的圧力センサは存在せず、非線形性の原因を低減または除去し、かつ／あるいは温度応力及び／または電場の変動の影響を低減するための方法を見付ける必要がある。

「ゼロオフセット」とは、ノードＤ及びＢ上の出力電圧が、いかなる圧力も膜２に印加されない場合には厳密にゼロであるべきであり、理想的には、この値は、外部圧力の不在下ではセンサ温度にかかわらず厳密にゼロのままであるべきであることを意味する。しかしながら、実際には、ゼロ圧力に対応する出力電圧値Ｖｇは厳密にゼロではなく、正確な圧力測定値を達成するためには補正する必要がある。この非ゼロ値が、「ゼロオフセット」と呼ばれ、すなわち、いかなる外部圧力もセンサ膜に加えられない（または印加されない）場合のノードＤとＢとの間の電圧オフセット値である。そのようなゼロオフセットについては、例えば、半導体処理の不完全性に起因する様々な抵抗値間の不整合、半導体（例えば、シリコン）ダイのパッケージングに起因する膜内の残留応力、または基板に対して垂直な電界が不均質であり、これにより抵抗器が異なる方法で変更される（空乏層が変化する）ことなど、様々な理由が存在し得る。個別の（厚膜）抵抗器の場合、半導体処理による様々な抵抗値間の不整合は、製造段階においてレーザートリミングによって修正することできるが、レーザートリミングは、ＣＭＯＳ回路の一部であるピエゾ抵抗器には使用されない。加えて、例えばパッケージング及び温度勾配（すなわち、異なる抵抗器が同じ温度を有しない場合）に起因する応力などのいくつかの他の影響も残っている。

従来技術：
ゼロオフセットを低減させるために、当該技術分野において様々な試みがなされてきた。

例えば、図３は、特許文献２においてＨｏｎｅｙｗｅｌｌによって開示されている従来技術の圧力センサを示す。本文書における例証においては、ピエゾ抵抗条片の位置及び配向を明確に示すために、図３には黒線が加えられていることに留意されたい。このセンサは、膜に加えられる圧力を測定するための、抵抗器を有する第１のブリッジを膜上に配置している。この第１のブリッジは、温度変動及びパッケージ応力に起因するゼロオフセットを有する。このオフセットは、膜の外側に位置する４つの抵抗器を有する第２のブリッジの出力を使用することによって補正することができる。この全二重ブリッジセンサは、パッケージ応力について補正された圧力値を提供するが、該補正は完全ではない。

例えば、較正段階中にオフセットを（外部圧力ゼロにおいて）測定し、このオフセット値を不揮発性メモリ（例えばフラッシュメモリ）に記憶し、温度を測定することで読み出し情報を補正し、記憶されている値を減算することによる、ゼロオフセット補正のための他の技法も当該技術分野において既知である。

しかしながら、全ての問題を同時に解決する単一の解決策を見付けるのは極めて困難であることが証明されている。したがって、実際には、例えば線形性（好ましくは完全に線形）、外部圧力に対する感度（用途によるが、通常、可能な限り高いことが好ましい）、温度変動及び温度勾配に対する感度（特定の温度範囲において可能な限り低いことが好ましい）、パッケージ応力及びドリフトに対する感度（可能な限り低いことが好ましい）に関して、いくらかの妥協を行う必要が常にある。

本発明：
図４は、本発明による半導体圧力センサ１００の第１の実施形態の概略ブロック図を示し、図５はその部分的レイアウトの例を示す。

図５（ならびに図８及び図１４）の図面は、必ずしも一定の比率に縮小して描画されているわけではないこと、及び単一の図面における異なる要素の相対寸法は、複数の図面において示される相対寸法と厳密に同じである必要はないことを繰り返しておく。例えば、ピエゾ抵抗条片の長さは６μｍ〜６０μｍの範囲内の値であり得、膜の幅は例えば１５０μｍ〜１５００μｍの範囲内の値であり得るが、条片の長さと膜の幅との比は、１／１０に等しい必要はなく、例えば１／５０〜１／１０の範囲内の値であってもよく、例えば０．５％〜３０％の範囲内の値であってもよく、または１％〜２０％の範囲内の値であってもよく、または２％〜１０％の範囲内の値、例えば約４％もしくは約８％もしくは約１２％もしくは約１５％であってもよい。

圧力センサ１００は、半導体基板の一部として膜２を備え、この半導体基板は、外部圧力によって膜２が機械的に変形されるような形状及び寸法を有する。膜２は、膜縁２１及び膜厚さを有する。膜２は、正方形状または円形状を有することが有利であるが、他の形状、例えば長方形状、多角形状、六角形状、八角形状、または任意の他の好適な形状を使用することもできる。

圧力センサ１００は更に、膜２の第１の辺部Ｓ１上またはそれに隣接して位置する（第１の）抵抗器対Ｐ１を備える。（第１の）抵抗器対Ｐ１は、第１のバイアスノードＡと第１の出力ノードＤとの間に接続された第１の抵抗器Ｒ１と、該（同一の）第１のバイアスノードＡと、第１の出力ノードＤとは異なる第２の出力ノードＢとの間に接続された第２の抵抗器Ｒ２と、を備える。

動作中、バイアス電圧、例えばチップ供給電圧ＶＤＤがバイアスノードＡに印加される。これにより、最も高い（チップにおける）電圧が、抵抗器の共通のノードに印加されること、及び全ての抵抗器が低オーム電圧源に接続されていること（したがって、電圧の値は、電流が引き出された場合でも有意には変化しない）という利点が提供される。図４及び図５の実施形態において、この低オーム接点はまた、ｐ型ピエゾ抵抗器の周囲のｎ型シリコンの電位を、ｐ型抵抗器の局所電位と同じか、またはそれより高く保って、隔離空乏層を形成するためにも使用される。

第２の抵抗器Ｒ２の（電気）抵抗は、（外部圧力の不在下において）非常に小さい許容マージン（例えば１％未満、好ましくは０．２５％未満）内で、第１の抵抗器Ｒ１の抵抗と実質的に等しく、例えば、それと等しい。これは特に、抵抗器のレイアウトを整合させることによって、一部の実施形態においては単一のＮウェル内に２つの抵抗器を配置することによって達成される。

圧力センサ１００は、第１の出力ノードＤに接続され、かつ第１の所定の電流Ｉ１を第１の抵抗器Ｒ１を通して流し、第１の出力ノードＤが第１の出力電圧Ｖｏｕｔ−を帯びるように適合された第１の電流源ＣＳ１と、第２の出力ノードＢに接続され、かつ第２の所定の電流Ｉ２を第２の抵抗器Ｒ２を通して流し、第２の出力ノードＢが第２の出力電圧Ｖｏｕｔ＋を帯びるように適合された第２の電流源ＣＳ２とを更に備える。温度に全く依存しない電流を提供するように適合された電流源は、半導体デバイスの分野において周知であるため、ここで詳細に説明する必要はない。電流源ＣＳ１及びＣＳ２は「整合」されており、１．０％未満、好ましくは０．５％未満、または更には０．２５％未満の許容マージン内で等しい、所定の電流Ｉ１及びＩ２を提供する。好ましい実施形態において、電流源ＣＳ１及びＣＳ２は、スイッチング技法を使用することによって、抵抗器Ｒ１、Ｒ２と実質的に同じ、またはそれより良好な整合の質を有する。電流源ＣＳ１、ＣＳ２は、例えば抵抗Ｒ１、Ｒ２の少なくとも５倍、例えば少なくとも１０倍または少なくとも２０倍の、「大きい」出力インピーダンスを有する。

図５から（ならびに更により詳細に図９及び図１０から）確認できるように、第１の抵抗器Ｒ１は、測定されるべき外部圧力に起因する膜２の変形を測定するための、第１の方向Ｘで配置された、１本以上、例えば２または３本の第１の細長いピエゾ抵抗条片８を備える。同様に、第２の抵抗器Ｒ２は、該外部圧力に起因する膜２の変形を測定するための、第１の方向に対して実質的に直交する第２の方向Ｙで配置された、１本以上、例えば２または３本の第２の細長いピエゾ抵抗条片９を備える。第１及び第２の抵抗条片８、９は整合されることが好ましく、これは、これらの条片が同じレイアウト（並進、回転、及び反転を除く）を有することを意味する。

図４を再度参照して、Ｒ１における「上向き矢印」及びＲ２における「下向き矢印」は、Ｒ１が外部圧力によって増加した場合、Ｒ２は減少し、逆もまた同様であるようにＲ１及びＲ２が配置されていることを図形的に示すものであることに留意されたい。

また、図４及び図５において、電流源ＣＳ１及びＣＳ２は、抵抗器Ｒ１、Ｒ２、及び地面に直接接続されているが、これは本発明にとって絶対的に必要とされるわけではないことにも留意されたい。しかしながら、ノードＡからＲ１及びＣＳ１を通り地面に達する経路におけるいかなる追加的な構成要素（例えば、抵抗器、ダイオードなど）も、利用可能なＶｏｕｔ−信号の電圧振幅を減少させる可能性があり、これは感度に対してネガティブな影響を与えるため、望ましくない。

本発明の利点：
図５において確認できるように、第１の抵抗器Ｒ１及び第２の抵抗器Ｒ２は、膜２の異なる辺上に配置されているのではなく、同じ辺（より具体的には、正方形の膜の第１の辺Ｓ１の中央付近）に意図的に位置付けられている。こうすることによって、抵抗器間の距離は「小さく」なるため、抵抗器Ｒ１、Ｒ２の温度Ｔ１、Ｔ２は実質的に同じとなる（Ｔ１≒Ｔ２）。第１及び第２の抵抗器の抵抗は等しいため、また両方の抵抗器は同じ材料で構成されているため、両方の抵抗器の抵抗が、温度と共に同じように変動することになる（例えば、温度が上昇した場合、両方とも５％増加する）。この変動は、両方の抵抗器について関数が同じである限り、温度に対して線形または非線形であるかどうかは問題ではない。これは、同じ材料が使用されている場合のことである。抵抗Ｒ１、Ｒ２の、温度によるこのような増加（または減少）は、両方の出力電圧Ｖｏｕｔ−、Ｖｏｕｔ＋をおよそ同じ量（一次で）減少（または増加）させることになるが、それらの間の差異に対して有意には影響を及ぼさない。換言すれば、温度変動は、（主に）コモンモード信号として現れるが、差動信号には影響を及ぼさない。上述から、図４の回路は、温度変動（経時的）に対して実質的に非感受性であり、また、膜２上の温度勾配に対しても実質的に非感受性である（抵抗器が近接して位置付けられているため）ことが理解できる。温度勾配に対する非感受性は、本発明の大きな利点である。

単一の抵抗器Ｒ１と直列に接続された（ホイートストンブリッジの場合のように２つの抵抗器と直列に接続されたのではなく）電流源ＣＳ１を使用することで、抵抗器を通って流れる電流Ｉ１をより大きくすることができる（例えば、ホイートストンブリッジの場合のＶＤＤ／２Ｒとは異なり、ＶＤＤ／Ｒが約−０．３Ｖであれば、０．３Ｖの電流源にまたがる電圧降下が想定される）。約３．３Ｖの供給電圧ＶＤＤの場合、これは、図４の回路の感度がおよそ８０％増加することを意味する。この増加した感度は、本発明の大きな利点である。

第１及び第２の出力電圧Ｖｏｕｔ−、Ｖｏｕｔ＋は、第１の差動電圧信号ΔＶｏｕｔを形成し、これが測定されるべき外部圧力を示す。第１の差動電圧信号ΔＶｏｕｔは、圧力センサに対して印加される外部圧力に対して実質的に比例する。これは、回路が、抵抗Ｒ１、Ｒ２の変化と共に線形に変動し、ひいては、膜の変形と共に線形に変動し、ひいては、膜２に対して印加される外部圧力の量と共に線形に変動する２つの出力電圧を提供するためである。本発明の回路は、ホイートストンブリッジを使用する従来技術の回路よりも良好な線形性を提供する。これは、（本発明の）電流源ＣＳ１、ＣＳ２を通って流れる電流が、膜に対して印加される圧力から独立しているのに対し、ホイートストンブリッジの左右の分岐を通って流れる電流は、印加される圧力と共に変化するためである。この理由は、横方向のピエゾ抵抗係数が縦方向のピエゾ抵抗係数ほど大きくないため、Ｒ１＋Ｒ２の全抵抗（図２を参照）が外部圧力と共に変化して、左の分岐を通って流れる電流Ｉ＝Ｖｂｉａｓ／（Ｒ１＋Ｒ２）が変化し、これによって感度における非線形性が導入されるためである。この非線形性は、本発明によって提案される回路においては、電流源ＣＳ１、ＣＳ２を使用することで回避される。本発明が、改善された線形性を有する出力信号ΔＶｏｕｔを提供することは、本発明の大きな利点である。

抵抗器レイアウト：
図９は、図５のレイアウトをより詳細に（かつ反転させて）示している。ピエゾ抵抗条片８、９を相互接続する引出領域６、及び「コーナー部品」３は、第１のドーパント型の高濃度ドープ層、例えば高濃度ドープしたｐ＋型拡散層で構成される。これらは、比較的低い電気抵抗を有し、また、ピエゾ抵抗係数が比較的少ない方向に（示される実施例では、好ましくは、第１の方向Ｙ及び第２の方向Ｘに対して±４５°の角度で）延在する。引出領域６は、膜２の縁２１を越えて延在し、また、膜２の外側で、バルクに位置する導体電極、例えば金属電極４とオーム接触している。そのような金属電極４は、例えばアルミニウムを含んでもよい。

第１のドーパント型の拡散層、例えば圧力感知素子を構成するｐ型拡散層８、９は、比較的大きい、例えば最大のピエゾ抵抗係数を有するため、それらの電気抵抗は、半導体、例えばシリコン膜２の変形に起因して発生する歪みによって大幅に変動する。すなわち、これらの圧力感知素子は、圧力などに対して非常に感度が高い。対照的に、拡散層は、第１のドーパント型のドーパントで高濃度ドープされる、例えば高濃度ドープしたｐ＋拡散層であるため、相互接続部３及び６は、比較的小さい、例えば最小のピエゾ抵抗係数の配向で配置されるため、これらの相互接続部は、圧力変化に対して最も感度が低い。第１の抵抗器Ｒ１のピエゾ抵抗条片８を、第２の抵抗器Ｒ２のピエゾ抵抗条片９に接近して、かつそれらに対して直角に配向することによって、第１の抵抗器Ｒ１の抵抗が、膜に加えられた圧力に起因して増加したときに、第２の抵抗器Ｒ２の抵抗は減少し、逆もまた同様であり、これによって第１の出力電圧Ｖｏｕｔ−を減少させ、第２の出力電圧Ｖｏｕｔ＋を増加させる（逆もまた同様である）ため、出力電圧に対して正反対の影響を及ぼし、したがって印加された圧力と共に強く変動する差動出力振動を提供するという意味で、膜２に加えられた圧力は、第１の抵抗器Ｒ１及び第２の抵抗器Ｒ２の電気抵抗に対して正反対の影響を及ぼす。

導電性の、例えば金属の電極４と、第１のドーパント型の引出領域６、例えばｐ＋型引出領域との接点を、膜２の大幅に外側に位置付けることによって、接点部分の近傍に発生する残留応力と、温度変化に起因する任意のヒステリシスとによって半導体、例えばシリコンの膜の変形に及ぼされる影響は、低減させる、例えば最小にすることができる。

図９に示されるレイアウトの具体的な利点は、（共通の）ノードＡの引出部分６ｂが、出力ノードＤ、Ｂの引出部分６ａ、６ｃコメントの間にルーティングされることである。これは、このルーティングが、膜２上を最小距離しか通らない（または全く通らない）という利点を提供する。

図９に示される例において、抵抗器Ｒ１及びＲ２は、Ｎウェル構造内に埋め込まれたｐ型半導体材料のものである。本発明の好ましい実施形態では、Ｎウェルは、バイアスノードＡに対して電気的に接続される（図４及び図６において明示的に示されるように）。一部の実施形態において、膜全体がｎ型材料で構成され、Ｎウェルとして振る舞う。この場合、膜は、全ての抵抗器に対する空乏層を確立する。こうすることによって、ｐ型抵抗器材料とＮウェルとの間の空乏層の厚さは最小限まで低減され、両方の抵抗器について同じに保たれ、これによってより速い読み出しが可能となる（より高いバンド幅）。実際、図４の実施形態においては、抵抗器の一方の（バイアスノードに接続された）端部においては、抵抗器とｎウェルとの間にはゼロ電圧差が存在し、抵抗器の反対の端部においては（出力ノードＤ、Ｂにおいては）電圧差はＩ×Ｒであり、したがって空乏層にわたってＩ×Ｒ／２の平均電圧差が存在する。

対照的に、本発明の圧力センサ１００の第１の実施形態と同じ特徴及び利点の多くを有する、本発明による圧力センサ２００の第２の実施形態である、図６の実施形態においては、抵抗器Ｒ１、Ｒ２とｎウェルとの間の電圧差は、抵抗器の一方の端部においては（Ｖｂｉａｓ−Ｉ×Ｒ）であり、抵抗器の他方の端部においてはＶｂｉａｓであるため、平均ではＶｂｉａｓ−（Ｉ×Ｒ）／２となり、これは典型的には図４の場合よりもいくらか高い。したがって、抵抗器とＮウェルとの間の空乏層は、図４のものと比較すると、図６の実施形態においてより大きい厚さＴを（典型的には）有し、これは速い読み出しにとっては不都合である。

確認できるように、図６の回路は、ｎウェルが、ノードＤ及びＢにおける電圧に等しい、またはそれよりも高い電圧を有する低オーム電圧ノードに接続されることが好ましいため、４つの接点を必要とする。空乏層は容量性負荷を形成し、それを出力のうちの１つに、かつ別々にではなく接続することによって、抵抗器の整合は、ｎウェルに接続された抵抗器がウェルに接続されていない抵抗器よりもはるかに高い電気容量を有するため、損なわれる。センサに対する接続がボンドワイヤで作製される場合、図６の構成が４つのボンドパッドを必要とする一方で、図４の構成は３つのボンドパッドしか必要としない。換言すれば、図９の抵抗器レイアウト構造が図６の回路において使用される場合、Ｎウェルは、バイアス電圧に接続されてもよく（例えば、膜基板と電流源を有する基板とが同じでない場合、追加的なボンドパッドを介して）、あるいは代替的にＮウェルは、出力ノードのうちの１つに接続されてもよいが、これは２つの抵抗器Ｒ１、Ｒ２について非対称の容量性インピーダンスを形成するという不利益を有する。

図１０は、上記の圧力センサ１００、２００の実施形態において使用できるレイアウトパターンの別の例を示す。この例では、各抵抗器Ｒ１、Ｒ２は、膜縁２１の「ごく近く」に配置された３本のピエゾ抵抗条片８、９（濃い灰色で示される）を含む。「接近して」及び「近くに」で意味されるものは、図１１について説明する際に定量化される。図９及び図１０に示されているように、各特定の抵抗器のピエゾ抵抗条片８、９は、互いに対して平行であるが、この対の異なる抵抗器のピエゾ抵抗条片は、互いに対して直角に配向されている。

図１１は、図１０のピエゾ抵抗条片８、９の拡大図を示す。確認できるように、ピエゾ抵抗条片８、９は、「共に接近して膜縁の近くに」位置する。第１の対Ｐ１の抵抗器Ｒ１及びＲ２が（膜２のサイズと比較して）互いに「接近して」位置することを定量化するために、（第１の抵抗器Ｒ１の）第１の抵抗器条片８の点と（第２の抵抗器Ｒ２の）第２の抵抗器条片９の点との間で、最大距離ＭＤが画定される。ここで、これらの点は、例証を目的として黒いドットで示されている。本発明の好ましい実施形態において、この最大距離ＭＤと膜２の寸法（正方形の膜の場合、該寸法は、膜の幅Ｗになるように選択される）との比率、すなわちＭＤ／Ｗは、５０％未満、好ましくは４０％未満、好ましくは３５％未満、好ましくは３０％未満、好ましくは２５％未満、好ましくは２０％未満、好ましくは１５％未満、例えば約１０％などである。膜２が円形状を有する場合、この比率は、円の直径に対する該最大距離ＭＤの長さとして計算される。膜が楕円形状を有する場合、この比率は、楕円の２つの軸のうちの大きい方に対する最大距離ＭＤとして計算される。膜２が実質的に八角形状を有する場合、この比率は、八角形の対向する辺の間の距離に対する該対角線ＭＤの長さとして計算されるといった具合である。

また、図９〜図１１では見えないが、図５では認識できるように、抵抗器Ｒ１、Ｒ２は、正方形状膜の場合には、最大引張応力は各辺の中央で生み出されるため、好ましくは膜２の辺Ｓ１の「ほぼ中央」に位置する。「辺のほぼ中央」は、辺の中央に中心を有し、上述の「膜の寸法」（例えば、正方形の幅、円の直径など）の５０％未満、好ましくは４０％未満、より好ましくは３０％未満、更により好ましくは２０％未満の直径を有する、想像上の円内を意味する。円形膜の場合、膜は「辺」を有しないが、（図示されるような）接線の正方形を考慮することで同じ定義を使用することができる。円形膜の場合でも、条片は、最大のピエゾ抵抗感度を有するように、＜１１０＞方向に整列されなければならない。

図１１で例証されるように、膜縁２１（破線で示される）に対するピエゾ抵抗条片８、９の位置、具体的には、条片８の中心と膜縁２１との間の距離「ｄ１」は、圧力が印加されたときに、３本の条片全ての抵抗変化の最大値（例えば、ΔＲ１）を生み出すように選択することができる。ピエゾ抵抗条片の選択した数（例えば、示される実施形態では３本）について、及び選択した寸法（条片の長さ及び幅、ならびに条片間の距離）について、圧力に対する最大感度に関する最適な距離「ｄ１」を決定すること、例えば計算もしくはシミュレーションすることができ、または任意の他の方法で、例えばデザインバリエーションによって決定することができる。同様に、条片９の選択した数について、及びその選択した寸法について、圧力に対する最大感度に関する最適距離「ｄ２」を決定することができる。「ｄ２」の値は、「ｄ１」の値とは関係なく決定することができるが、膜サイズ及び膜厚Ｔに依存する。これらの「最適」距離ｄ１、ｄ２を決定するために、有限要素モデリングを使用することができる。しかしながら、本発明はまた、次善の位置によっても機能する。シミュレーションは、そのような最適位置が、膜縁２１上で抵抗条片８を約２５％「シフトする」ことによって、及び膜縁２１上で抵抗条片９ｃを完全に「シフトする」ことによって得ることができることを示したが、第１の抵抗器Ｒ１及び第２の抵抗器Ｒ２が、膜縁２１に「隣接して」、膜厚Ｔの最大３倍（≦３×）、好ましくはＴの２．５倍未満、例えばＴの２．０倍未満の距離内にあり、また、膜２の任意の辺の実質的に中央付近に位置する限りは、ｄ１及びｄ２について他の値も機能する。

したがって、図５を再度参照すると、第１の対の抵抗器Ｒ１及びＲ２は、（膜２のサイズに対して）共に「接近して」配置されていることが確認できるため、Ｒ１及びＲ２のピエゾ抵抗条片の温度が実質的に同じ、例えばＴ１であると想定する（または近似する）ことができる。したがって、抵抗器Ｒ１の条片８及び抵抗器Ｒ２の条片９を共に「比較的接近して」位置付けることによって、より具体的には、条片によって画定される可能な最大距離ＭＤが膜２の最大寸法Ｗ（長さ、幅、直径など）のほんの数分の１（例えば５０％未満、好ましくは２０％未満）であるように位置付けることによって、抵抗器Ｒ１、Ｒ２間の温度差｜Ｔ１−Ｔ２｜もまた、膜２上に存在し得る総温度差のほんの数分の１になる。それ故に、膜２上の任意の温度勾配に関する圧力センサの感度が大幅に低減されるため、圧力センサの精度が高められる。

図１２は、正方形膜の４つの場所において示される（例えば、外部圧力によって引き起こされる）半径方向応力の概略図であり、該応力は、典型的には、基板に対して垂直な方向で膜に加えられる（測定されるべき）圧力によって引き起こされる。そして、Ｒ１のピエゾ抵抗条片８及びＲ２のピエゾ抵抗条片９の配向が互いに対して直角である場合、膜２の平面ＸＹに対して実質的に垂直な方向で（Ｚ方向で）加えられるそのような半径方向圧力の影響により、Ｒ１の値は増加し（ピエゾ条片の長さが増えるため）、Ｒ２の値は減少し（それらの幅が増えるため）、逆もまた同様である。

図１３は、正方形膜の４つの場所における、（この例では左から右への）均一な（非半径方向）応力の概略図であり、該均一な非半径方向応力は、パッケージングによって引き起こされる場合がある。図４の回路は、このような応力にどのように反応するのか？図１３において例証される事例では、Ｒ１の値は増加し、Ｒ２の値は減少するため、図４の回路は、外部圧力と均一な非半径方向パッケージ応力とを区別することができない。これは、第１の実施形態の不利益である。（無論、対応するゼロオフセットは依然として、他の方法、例えば製造中にゼロオフセットを測定し、その値をフラッシュに記憶し、デバイスを実際に使用する際にその値を減算することによって低減することができる）。

要するに、図４を再度参照すると、個々の抵抗器Ｒ１、Ｒ２について、及び第１の実施形態に従う圧力センサ１００について、表１の挙動がここに理解され得る。

図５については既に上で考察した。この図面は、単一の図面において、円形膜を有する実施形態、及び正方形膜を有する実施形態を示している。両方の実装形態の挙動は非常に似ている。図５の圧力センサ１００においては、図９の二重抵抗器レイアウト（各々が２本のピエゾ抵抗条片を有する２つの抵抗器を伴う）が使用されていたが、図１０のレイアウト（各々が３本のピエゾ抵抗条片を有する２つの抵抗器を伴う）が使用されてもよかったことは明らかであろう。

図６は、本発明による圧力センサ２００の第２の実施形態の概略ブロック図を示す。これは図４の変化形態であり、既に上で短く考察した。抵抗器Ｒ１、Ｒ２の位置と、電流源ＣＳ１、ＣＳ２とが入れ替わっていることを除いて、第１の実施形態１００について上述したことは全て、この実施形態についても当てはまる。実際、図４では電流源が一方の端部で接地されているのに対し、図６では電流源は一方の端部でバイアスノードＡに接続されている。更に、図４では抵抗器Ｒ１及びＲ２は一方のノードでバイアスノードＡに接続されているのに対し、図６では抵抗器は一方のノードで接地されている。

交流測定及び過渡挙動に関連する抵抗器Ｒ１、Ｒ２の電気容量を除いて、第２の実施形態２００の挙動及び性能は、第１の実施形態１００の挙動及び性能と非常に類似している。図６における抵抗器Ｒ１、Ｒ２とＮウェルとの間の空乏層の厚さは、図４の空乏層の厚さよりも典型的には大きいため、図６の実施形態は低減されたバンド幅を有し得る。これ以外では、第２の実施形態は、表１に列挙された、高い／改善された感度、良好な／改善された線形性、温度変動及び温度勾配に対する非感受性という同じ利点を提供する。Ｎウェルに別個のバイアス接点を追加することによって、抵抗器Ｒ１、Ｒ２は、空乏層の電気容量について整合することもできる。

図７は、本発明による圧力センサ３００の第３の実施形態の概略ブロック図を示し、図８はその一部の可能なレイアウトの例を示す。圧力センサ３００は、第１の実施形態の圧力センサ１００の全ての構成要素を有するため、別途具体的に言及されない限り、第１の実施形態に関して言及されたことは全て、この実施形態についても当てはまる。

加えて、この実施形態は更に、膜２の第２の辺部Ｓ２上またはそれに隣接して位置する第２の抵抗器対Ｐ２を備える。第２の辺部Ｓ２は、膜２の中心から測定されたときに、第１の辺部Ｓ１から９０°の角距離に位置する。第２の抵抗器対Ｐ２は、該（第１の）バイアスノードＡと該第２の出力ノードＢとの間で第２の抵抗器Ｒ２と並列に電気的に接続された第３の抵抗器Ｒ３と、該（第１の）バイアスノードＡと該第１の出力ノードＤとの間で第１の抵抗器Ｒ１と並列に接続された第４の抵抗器Ｒ４とを備える。第３の抵抗器Ｒ３は、第１の方向Ｘで配置された、１本以上、例えば２または３本の第３の細長いピエゾ抵抗条片１０を備える。この方向が、第１の抵抗器Ｒ１のピエゾ抵抗条片８と同じ方向であることが重要である（更に説明される）。第４の抵抗器Ｒ４は、第２の方向Ｙで配置された、１本以上の第２の細長いピエゾ抵抗条片１１を備える。

図７において、Ｒ１、Ｒ２、Ｒ３、Ｒ４における「上向き／下向き矢印」は、Ｒ１の抵抗値が外部圧力によって増加した場合、Ｒ４の値もまた増加するが、Ｒ２及びＲ３の値は減少することを意味する図形的表示であることに留意されたい。

しかしながら、この回路３００の利点を完全に理解するために、読者は、図８のレイアウト構造を考慮し、経時的に温度が変動する場合に何が起こるか、膜上で温度勾配が存在する場合（Ｔ１≒Ｔ２かつＴ３≒Ｔ４、しかしＴ１≠Ｔ３）に何が起こるか、外部圧力が膜に印加された場合（図１２の半径方向応力パターンを参照）に何が起こるか、及び均一な非半径方向パッケージ応力が存在する場合（図１３の例を参照）に何が起こるかも推察するべきである。この挙動は、表２に要約されている。

［＊１］：圧力センサ３００は、膜上の温度勾配（すなわち、Ｔ１がＴ３と等しくない）に対して比較的非感受性である。これは、Ｒ１及びＲ２が両方とも同じ様式で増加または減少し、かつＲ３及びＲ４が両方とも同じ様式で増加または減少するため、Ｒ１及びＲ４の並列接続もまた、Ｒ２及びＲ３の並列接続と実質的に同じ様式で（厳密に同じではないが、一次近似において同じ）増加または減少するためである。一方でＲ１の条片８及びＲ２の条片９、ならびに他方でＲ３のピエゾ抵抗条片１０及びＲ４のピエゾ抵抗条片１１が共により接近して位置すればするほど、Ｒ１とＲ２との間の温度の差はより小さくなり、Ｒ３とＲ４との間の温度の差はより小さくなる。この補正は完全ではない場合もあるが、ピエゾ抵抗条片が膜の４つの異なる辺上に位置していれば、この効果は全く存在しないことは明らかである。それ故に、抵抗器Ｒ１及びＲ２を第１の辺付近に位置させること、ならびにＲ３及びＲ４を第２の辺付近に位置させることは、従来技術に勝る明確な利点を提供する。

［＊２］圧力センサ３００は、均一な（非半径方向）応力、例えばパッケージ応力に対して比較的非感受性である。これは、Ｒ１及びＲ４が反対の挙動を有するためである（これらのピエゾ抵抗条片の配向及び位置に起因する）。Ｒ１が均一な応力（図１３を参照）によって増加した場合、Ｒ４は、Ｒ１及びＲ４の条片が互いに対して垂直であるため、減少する）。同様に、Ｒ２及びＲ３は、均一な非半径方向応力（図１３を参照）に対して反対の挙動を有する。また、Ｒ１及びＲ４は並列接続されており、Ｒ２及びＲ３は並列接続されているため、合わせた影響は大幅に低減されるか、あるいは排除すらされる（一次で）。換言すれば、例えばパッケージ応力により、デバイス３００に対して加えられる均一な（非半径方向）応力は、横方向の係数と縦方向の係数との比が厳密に−１でない場合に、出力ノードＤ、Ｂにおける電圧Ｖｏｕｔ−、Ｖｏｕｔ＋の小さなコモンモードシフトが観察され得るものの、出力電圧ΔＶｏｕｔを有意には変更しない。

表２及び表１の比較により、第３の実施形態による圧力センサ３００の主な利点は、この第３の実施形態が、均一な（非半径方向）応力、例えばパッケージ応力に対して比較的非感受性であるという追加的な利点を有することであるということが示される。

図８は図５と非常に似ているため、詳細には説明しない。読者は、抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４がピエゾ抵抗条片を２本のみ伴って（図９のレイアウトを用いて）示されているが、３本のピエゾ条片を伴う抵抗器レイアウト（図１０のレイアウトを用いて）も無論可能であることを理解するであろう。同じレイアウトパターン（シフト、回転、及び反転を除く）が第１の抵抗器対Ｐ１に関して、ならびに第２の抵抗器対Ｐ２に関して使用されることが好ましいが、これは絶対的に必要とされるわけではなく、本発明は、例えば第１の抵抗器対Ｐ１が図９のレイアウトを使用し、第２の抵抗器対Ｐ２が図１０のレイアウトを使用する場合でも機能し、逆もまた同様であるが、但し、相対配向及び抵抗値Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４が維持されることを条件とする。しかしながら、単一のレイアウトパターンを使用することが、より良好な整合をもたらすため、より高い精度が期待される。抵抗器の感度はレイアウトによって影響を受けるため、ピエゾ抵抗条片の同じレイアウトが好ましい。

図９については既に上で説明した。しかしながら、第２の実施形態２００（図６）において使用される場合は、Ｖｂｉａｓが実際には地面であり、Ｎウェルは地面ではなくＶｄｄに接続されるため、修正を行う必要がある。したがって、「ｎ接点」は、Ｖｂｉａｓの接点を介してではなく、第４の接点を介して提供されねばならない。第２の実施形態２００において使用される場合は、同じことが図１０についても当てはまる。

これは、図９及び図１０のレイアウト構造の別の利点を反映している。電流源がセンサチップ上に一体化されていない場合、図９及び図１０の抵抗器レイアウトは３つのボンドパッドしか必要としないが、ホイートストンブリッジは、ＶＤＤ用に１つ、ＧＮＤ用に１つ、及び出力信号用に２つの、４つのボンドパッドを常に必要とする。

図１１〜図１３については既に上で考察した。

図１４は、本発明による圧力センサ４００の第４の実施形態を例証する。第４の実施形態による圧力センサ４００は、第３の実施形態による圧力センサの全ての特徴を有する。第４の実施形態について説明するために、図７に示される回路を「第１のサブ回路」と呼ぶことにする。そして、第４の実施形態による圧力センサは、「第２のサブ回路」も有する。このサブ回路は、図７に示される第１のサブ回路と電気的に同様であるが、第３及び第４の抵抗器対Ｐ３、Ｐ４を備え（Ｐ１、Ｐ２の代わりに）、第３及び第４の電流源ＣＳ３、ＣＳ４を伴う（ＣＳ１、ＣＳ２の代わりに）。

Ｐ３、Ｐ４、ＣＳ３、ＣＳ４を備える第２のサブ回路は、好ましくは、第１のサブ回路と同じバイアス電圧Ｖｂｉａｓ及び接地Ｇｎｄによってバイアスされるが、これは絶対的に必要とされるわけではない。第２のサブ回路は、第２の差動出力信号ΔＶｒｅｆを提供する。第３の対Ｐ３は、２つの抵抗器Ｒ５、Ｒ６（第１のサブ回路のＲ１及びＲ２に対応する）を備え、第４の対Ｐ４は、２つの抵抗器Ｒ７、Ｒ８（第１のサブ回路のＲ３及びＲ４に対応する）を備える。抵抗器Ｒ５、Ｒ６、Ｒ７、Ｒ８は、膜２の第１の辺Ｓ１及び第２の辺Ｓ２に隣接して、それらの実質的に中央で、膜２の外側のバルク材料上に位置付けられる。これらは、膜２の偏向を測定することを意図するのではなく、パッケージングに起因する（半径方向の）歪みを測定することを意図する。

図９または図１０に示されるものと同じか、または類似するレイアウトパターン（あるいは回転、並進、反転されたもの）を使用することによって、Ｒ５及びＲ６のピエゾ抵抗条片は、（同じ式、ＭＤ／Ｗを使用して）膜のサイズに対して「共に接近して」位置付けられ、それ故に、第５の抵抗器Ｒ５及び第６の抵抗器Ｒ６の温度は、実質的に同じ、例えばＴ５であると見なすことができる。同様に、第７の抵抗器Ｒ７及び第８の抵抗器Ｒ８の温度は、実質的に同じであると見なすことができる。したがって、第２の（外側の）サブ回路の抵抗器を（従来技術で行われるように膜２の周囲に広がった個々の抵抗器としてではなく）対Ｐ３、Ｐ４で編成することによって、第２のブリッジもまた、Ｐ１、Ｐ２を備える第１のサブ回路の出力ΔＶｏｕｔを修正するためにＰ３、Ｐ４を備える第２のサブ回路の出力ΔＶｒｅｆを使用する場合、実質的に非感受性、例えば温度勾配に対して非感受性であり、これは従来技術に勝る大きな利点である。

典型的に約１０〜１００マイクロメートルの膜２の厚さＴは、通常、膜のサイズ（例えば、膜の幅は２００〜２０００マイクロメートルの範囲）よりも非常に小さく、例えばその少なくとも１０分の１であり、第３の抵抗器対Ｐ３は、第１の抵抗器対Ｐ１に比較的「接近して」位置し、第４の抵抗器対Ｐ４は、第２の抵抗器対Ｐ２に比較的「接近して」位置し、よって、パッケージングに起因する第３の抵抗器対Ｐ３によって感知される圧力は、第１の抵抗器対Ｐ１に対してパッケージによって加えられる圧力と実質的に同じであり、パッケージングに起因する第４の抵抗器対Ｐ４によって感知される圧力は、第２の抵抗器対Ｐ２に対してパッケージによって加えられる圧力と実質的に同じである。

したがって、第１の（内側）サブ回路によって測定される値が、外部圧力及びパッケージ応力を示す一方で、第２のサブ回路によって測定される値は、パッケージ応力のみを示す。第１のサブ回路の抵抗器Ｒ１〜Ｒ４及び第２のサブ回路の抵抗器Ｒ５〜Ｒ８について、同じレイアウトが選択され、かつ第１及び第２のサブ回路（図１４では、これらは配線で接続されている）について同じバイアス電圧Ｖｂｉａｓが選択された場合、当該技術分野において既知の方法で、第２のサブ回路の値を第１のサブ回路の値から減算してパッケージ応力について補正してもよい（例えば、ＡＤＣの後、デジタル制御装置によって）。しかし、本発明はそれに限定されず、一般に、第２のサブ回路の値は、パッケージ応力と比例し、値ΔＶｒｅｆの所定の数分の１を第１のサブ回路の出力ΔＶｏｕｔから別の様式で（例えば、アナログの様式で）減算して、パッケージ応力に対するゼロオフセットを補正することができる。

パッケージ応力に起因するオフセット誤差を補正する試みにおける第２のサブ回路の使用は、従来技術（特許文献２を参照）において既に言及されているが、従来技術において開示されるオフセット補正（個々の抵抗器が膜の４つの辺及びバルクに配置される）は、あまり良好には機能せず、温度勾配に対してかなり感度が高いことが、実験によって示された。

本発明において説明され、例えば図１４において示されるように、２つのサブ回路の抵抗器を対Ｐ１、Ｐ２及びＰ３、Ｐ４で編成した場合、膜の圧力を測定する第１の（内側）サブ回路と、パッケージ応力のみを測定する第２の（外側）サブ回路との整合は、従来技術の整合の少なくとも３．０倍であることが分かった。したがって、従来技術がパッケージ応力を補正するための「ａ（ある１つの）」提供を有する一方で、この提供の精度はそれほど高くなく、本発明によって提供される精度は、少なくとも３．０倍高いファクターである。これは、従来技術に勝る大きな改善である。

本明細書で説明されるように対で編成されるサブ回路の整合が、従来技術のサブ回路の整合よりもかなり良好であることの根底にある理由の１つは、主に、それらの対内のピエゾ抵抗条片間の距離が、従来のサブ回路のピエゾ抵抗条片間の距離よりもかなり短いという事実に関連すると考えられるが、本発明者らは、いかなる理論によっても束縛されることを望むものではない。

第３の対Ｐ３を第１の対Ｐ１に「接近して」位置付けることによって、自動的に、抵抗器Ｒ１、Ｒ２、Ｒ５、及びＲ６の温度もまた、実質的に同じになる（したがって、Ｔ１＝Ｔ２＝Ｔ５＝Ｔ６）が、これは絶対的に必要とされるわけではなく、Ｔ１＝Ｔ２及びＴ５＝Ｔ６であれば十分である。上述されるように、第３の対Ｐ３を第１の対Ｐ１に接近して位置付ける主な理由は、パッケージ応力をできる限り良好に整合させるためである。抵抗器Ｒ１〜Ｒ４は、膜２上に位置する（より正確に述べれば、Ｒ１及びＲ４の大部分が膜上に位置する）ため、これらの抵抗器は、膜２に加えられる圧力に対して、ならびにパッケージによって加えられる圧力に対して感度が高い。対照的に、抵抗器Ｒ５〜Ｒ８は、膜２の外側で「十分遠くに」、例えば膜縁２１から膜厚Ｔの少なくとも４．０倍（≧４×）、または少なくとも６．０倍、または少なくとも１０．０倍離れて位置するため、これらの抵抗器は、パッケージによって加えられる圧力に対してのみ感度が高い。それ故に、抵抗器Ｒ５〜Ｒ８を備える第２のサブ回路は、パッケージによって基板に加えられる半径方向圧力を決定するために使用することができ、この半径方向圧力は、既知の方法を用いて、第１のサブ回路から得られる圧力値を補正するために使用することができる。

実際には、それぞれ、第１の抵抗器対Ｐ１及び第２の抵抗器対Ｐ２に関する第３の抵抗器対Ｐ３及び第４の抵抗器対Ｐ４の位置に関して、トレードオフを行う必要がある。Ｐ３が膜縁（したがってＰ１）に「接近し過ぎて」位置する場合は、Ｐ１及びＰ２の抵抗器に加えられるパッケージ圧力をより良好に示す（より高い相関）が、Ｐ３はまた、膜への外部圧力にも感度がより高くなる。Ｐ３が膜縁から「遠過ぎる」場合には、第１のサブ回路によって測定されるべき外部圧力に対して実質的に非感受性であるが、Ｐ３が受けるパッケージ応力は、Ｐ１が受けるパッケージ応力からより大きく逸脱する（より低い相関）場合がある。大体、第３の抵抗器対Ｐ３及び第４の抵抗器対Ｐ４は、例えば、膜厚Ｔの約４．０倍（４×）〜約１０．０倍（１０×）に等しい距離に位置付けることができる。

上記から、第３の実施形態による圧力センサ４００は、第３の実施形態による圧力センサの全ての利点（表２に列挙される）を有しており、加えて、（半径方向の）パッケージ応力の改善された補正を有するため、改善された精度を有することが理解できる。

第２の態様において、本発明はまた、上記の圧力センサ１００、２００、３００、４００を備える半導体デバイスに関する。

図１５を参照すると、第３の態様において、本発明は、半導体基板上に加えられる外部圧力を判定する方法１５００に関する。この半導体基板は、膜２と、上記のように配置された１つの抵抗器対Ｐ１を有する抵抗器構造とを備える（第１の実施形態または第２の実施形態であり、図４〜図６に示される）。それにより、本方法は、第１の電流源ＣＳ１を接続することによって第１の所定の電流Ｉ１を該第１の抵抗器Ｒ１に印加するステップ１５０１、第２の電流源ＣＳ２を接続することによって第２の所定の電流Ｉ２を該第２の抵抗器Ｒ２に印加するステップ１５０２、第１の出力ノードＤ及び第２の出力ノードＢ上で第１の差動電圧信号ΔＶｏｕｔを得るステップ１５０３を含む。

電流源ＣＳ１及びＣＳ２は、膜が位置する基板と同じ基板の一部であってもよく、そうでなくてもよいが、例えば３つまたは４つのボンドパッドを介して第１の基板に接続可能である、第２の基板（図示せず）上に位置してもよい。

本発明はまた、膜２と、上記のように配置された２つの抵抗器対Ｐ１、Ｐ２とを有する半導体基板（第３の実施形態であり、図７及び図８に示される）上に加えられる外部圧力を判定する方法に関する。この方法は、第１の電流源ＣＳ１を用いて第１の抵抗器Ｒ１及び第４の抵抗器Ｒ４の該並列接続に対して第１の所定の電流Ｉ１を印加するステップと、第２の電流源ＣＳ２を用いて第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の該並列接続に対して第２の所定の電流Ｉ２を印加するステップと、第１の出力ノードＤ及び第２の出力ノードＢ上で第１の差動電圧信号ΔＶｏｕｔを測定するステップとを含む。

本発明はまた、膜２と、上記のように配置された２つの抵抗器対Ｐ１、Ｐ２とを有する半導体基板（第４の実施形態であり、図１４に示される）上に加えられる外部圧力を判定する方法に関する。この方法は、第１の電流源ＣＳ１を用いて第１の抵抗器Ｒ１及び第４の抵抗器Ｒ４の該並列接続に対して第１の所定の電流Ｉ１を印加するステップと、第２の電流源ＣＳ２を用いて第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の該並列接続に対して第２の所定の電流Ｉ２を印加するステップと、第１の出力ノードＤ及び第２の出力ノードＢ上で第１の差動電圧信号ΔＶｏｕｔを測定するステップと、
第３の電流源ＣＳ３を用いてＲ５及びＲ８の該並列接続に対して第３の所定の電流Ｉ３を印加するステップと、第４の電流源ＣＳ４を用いてＲ６及びＲ７の該並列接続に対して第４の所定の電流Ｉ４を印加するステップと、第３の出力ノードＢ２及び第４の出力ノードＤ２上で第２の差動電圧信号ΔＶｒｅｆを測定するステップと、
第１の差動電圧信号ΔＶｏｕｔに対応する値を、第２の差動電圧信号ΔＶｒｅｆに対応する値で修正するステップと、を含む。

１００、２００、３００、４００ 圧力センサ
２１ 膜縁
３ コーナー部品
４ 金属電極
６ 電極引出領域
ＭＤ 最大距離
８、９、１０、１１ 第１、第２、第３、第４の抵抗器のピエゾ抵抗条片
Ｐ１、Ｐ２、… 第１、第２、…の抵抗器対
Ｒ１、Ｒ２、… 第１、第２の抵抗器
Ｓ１、Ｓ２、… 正方形膜の第１、第２の辺
Ｔ 膜厚
Ｗ 正方形膜の幅
Ｖｄｄ 供給電圧
Ｇｎｄ 接地電圧
Ｖｂｉａｓ バイアス電圧

Claims (15)

1. 加えられる外部圧力を判定するための半導体圧力センサ（１００、２００、３００、４００）であって、
   − 膜縁（２１）及び膜厚（Ｔ）を有し、前記外部圧力に起因して変形するための、半導体基板の一部としての膜（２）、
   − 前記膜（２）の第１の辺部（Ｓ１）上またはそれに隣接して位置する第１の抵抗器対（Ｐ１）であり、前記第１の抵抗器対（Ｐ１）が、第１のバイアスノード（Ａ）と第１の出力ノード（Ｄ）との間に接続された第１の抵抗器（Ｒ１）、及び前記第１のバイアスノード（Ａ）と、前記第１の出力ノード（Ｄ）とは異なる第２の出力ノード（Ｂ）との間に接続された第２の抵抗器（Ｒ２）を備え、前記第２の抵抗器（Ｒ２）の抵抗が前記第１の抵抗器（Ｒ１）の抵抗に等しい、第１の抵抗器対（Ｐ１）、
   − 前記第１の出力ノード（Ｄ）に接続された、またはそれに接続可能であり、かつ第１の所定の電流（Ｉ１）を前記第１の抵抗器（Ｒ１）を通して流し、前記第１の出力ノード（Ｄ）が第１の出力電圧（Ｖｏｕｔ−）を帯びるように適合された、第１の電流源（ＣＳ１）、
   − 前記第２の出力ノード（Ｂ）に接続された、またはそれに接続可能であり、かつ第２の所定の電流（Ｉ２）を前記第２の抵抗器（Ｒ２）を通して流し、前記第２の出力ノード（Ｂ）が第２の出力電圧（Ｖｏｕｔ＋）を帯びるように適合された、第２の電流源（ＣＳ２）であり、前記第２の所定の電流（Ｉ２）が前記第１の所定の電流（Ｉ１）と実質的に等しい、第２の電流源（ＣＳ２）、
   − 測定されるべき前記外部圧力に起因する前記膜（２）の変形を測定するための、第１の方向（Ｘ）で配置された、１本以上の第１の細長いピエゾ抵抗条片（８）を備える前記第１の抵抗器（Ｒ１）、測定されるべき前記外部圧力に起因する前記膜（２）の変形を測定するための、第２の方向（Ｙ）で配置された、１本以上の第２の細長いピエゾ抵抗条片（９）を備える前記第２の抵抗器（Ｒ２）であり、前記第２の方向（Ｙ）が前記第１の方向（Ｘ）に対して実質的に垂直である、第１の抵抗器（Ｒ１）、第２の抵抗器（Ｒ２）、を備え、
   − 前記第１及び第２の出力電圧（Ｖｏｕｔ−、Ｖｏｕｔ＋）が、測定されるべき前記外部圧力を示す第１の差動電圧信号（ΔＶｏｕｔ）を形成する、半導体圧力センサ（１００、２００、３００、４００）。
2. 前記第１の差動電圧信号（ΔＶｏｕｔ）を、測定されるべき前記圧力を示す第１の圧力信号に変換するための、第１の差動増幅器を備える第１の読み出し回路を更に備える、請求項１に記載の半導体圧力センサ（１００、２００、３００、４００）。
3. − 前記第１及び前記第２のピエゾ抵抗条片（８、９）が、ｎウェル内のｐ型ドープ領域として形成され、
   − 前記第１のバイアスノード（Ａ）が、前記ｎウェルと電気的に接続されている、請求項１または２に記載の半導体圧力センサ（１００、３００、４００）。
4. − 前記膜の第２の辺部（Ｓ２）上またはそれに隣接して位置する第２の抵抗器対（Ｐ２）であって、前記第２の辺部（Ｓ２）が、前記膜（２）の中心から測定されたときに、前記第１の辺部（Ｓ１）から実質的にまたは正確に９０°の角距離に位置する、第２の抵抗器対（Ｐ２）を更に備え、
   − 前記第２の抵抗器対（Ｐ２）が、前記第１のバイアスノード（Ａ）と前記第２の出力ノード（Ｂ）との間で前記第２の抵抗器（Ｒ２）と並列に接続された第３の抵抗器（Ｒ３）と、前記第１のバイアスノード（Ａ）と前記第１の出力ノード（Ｄ）との間で前記第１の抵抗器（Ｒ１）と並列に接続された第４の抵抗器（Ｒ４）とを備え、
   − 前記第３の抵抗器（Ｒ３）が、前記第１の方向（Ｘ）で配置された、１本以上の細長いピエゾ抵抗条片（１０）を備え、前記第４の抵抗器（Ｒ４）が、前記第２の方向（Ｙ）で配置された、１本以上の細長いピエゾ抵抗条片（１１）を備える、請求項１〜３のいずれか一項に記載の半導体圧力センサ（３００、４００）。
5. − 前記膜（２）の前記第１の辺部（Ｓ１）であるが前記膜（２）の外側に配置された第３の抵抗器対（Ｐ３）であって、前記第１のバイアスノード（Ａ）と第３の出力ノード（Ｂ２）との間に接続された第５の抵抗器（Ｒ５）、及び前記第１のバイアスノード（Ａ）と、前記第３の出力ノード（Ｂ２）とは異なる第４の出力ノード（Ｄ２）との間に接続された第６の抵抗器（Ｒ６）を備える、第３の抵抗器対（Ｐ３）と、
   − 前記第３の出力ノード（Ｂ２）に接続され、かつ第３の所定の電流（Ｉ３）を前記第５の抵抗器（Ｒ５）を通して流し、前記第３の出力ノード（Ｂ２）が第３の出力電圧（Ｖｒｅｆ−）を提供するように適合された、第３の電流源（ＣＳ３）と、
   − 前記第４の出力ノード（Ｄ２）に接続され、かつ第４の所定の電流（Ｉ４）を前記第６の抵抗器（Ｒ６）を通して流し、前記第４の出力ノード（Ｄ２）が第４の出力電圧（Ｖｒｅｆ＋）を提供するように適合された、第４の電流源（ＣＳ４）であって、前記第３及び第４の所定の電流（Ｉ３、Ｉ４）が前記第１の所定の電流（Ｉ１）と実質的に等しい、第４の電流源（ＣＳ４）と、
   − パッケージング応力を測定するための、前記第１の方向（Ｘ）で配置された、１本以上の細長いピエゾ抵抗条片を備える前記第５の抵抗器（Ｒ５）、及び前記第２の方向（Ｙ）で配置された、１本以上の細長いピエゾ抵抗条片を備える前記第６の抵抗器（Ｒ６）と、
   − 前記膜（２）の前記第２の辺部（Ｓ２）であるが前記膜（２）の外側に配置された第４の抵抗器対（Ｐ４）であって、前記第４の抵抗器対（Ｐ４）が、前記第１のバイアスノード（Ａ）と前記第４の出力ノード（Ｄ２）との間で前記第６の抵抗器（Ｒ６）と並列に接続された第７の抵抗器（Ｒ７）、及び前記第１のバイアスノード（Ａ）と前記第３の出力ノード（Ｂ２）との間で前記第５の抵抗器（Ｒ５）と並列に接続された第８の抵抗器（Ｒ８）を備え、前記第７の抵抗器（Ｒ７）が、前記第１の方向（Ｘ）で配置された、１本以上の細長いピエゾ抵抗条片を備え、前記第８の抵抗器（Ｒ８）が、前記第２の方向（Ｙ）で配置された、１本以上の細長いピエゾ抵抗条片を備える、第４の抵抗器対（Ｐ４）と、を更に備え、
   − 前記第５及び第６及び第７及び第８の抵抗器（Ｒ５、Ｒ６、Ｒ７、Ｒ８）の前記１本以上のピエゾ抵抗条片が、前記半導体基板上におけるパッケージングによって加えられる応力を測定するためだけに、前記膜厚（Ｔ）の少なくとも４．０倍の前記膜縁（２１）からの距離で配置されており、
   − 前記第３及び第４の出力電圧（Ｖｒｅｆ−、Ｖｒｅｆ＋）が、前記パッケージ応力を示す第２の差動電圧信号（ΔＶｒｅｆ）を形成する、請求項１〜４のいずれか一項に記載の半導体圧力センサ（４００）。
6. − 前記第１の差動電圧信号（ΔＶｏｕｔ）及び前記第２の差動電圧信号（ΔＶｒｅｆ）を、前記第１の差動増幅器へと選択的に供給するための多重変換装置、及び／または
   − 前記第２の差動電圧信号（ΔＶｒｅｆ）を、前記パッケージ応力を示す第２の圧力信号に変換するための、第２の差動増幅器を備える第２の読み出し回路を更に備える、請求項５に記載の半導体圧力センサ（４００）。
7. 前記抵抗器（Ｒ１、Ｒ２；Ｒ１、Ｒ２、Ｒ３、Ｒ４；Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８）の各々が、直列に接続された少なくとも２本または少なくとも３本のピエゾ抵抗条片を備える、請求項１〜６のいずれか一項に記載の半導体圧力センサ（１００、２００、３００、４００）。
8. 前記抵抗器（Ｒ１、Ｒ２；Ｒ１、Ｒ２、Ｒ３、Ｒ４；Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８）の各々が、等しい数の細長いピエゾ抵抗条片（８、９；８、９、１０、１１）を備え、全てのピエゾ条片の寸法が同じである、請求項１〜７のいずれか一項に記載の半導体圧力センサ（１００、２００、３００、４００）。
9. 各抵抗器対（Ｐ１；Ｐ１、Ｐ２；Ｐ１、Ｐ２、Ｐ３、Ｐ４）のレイアウトが、前記第１及び第２の出力ノード（Ｄ、Ｂ）への電気的相互接続のための第１及び第２の引出領域（６ａ、６ｃ）と、前記第１のバイアスノード（Ａ）への電気的相互接続のための第３の引出領域（６ｂ）とを更に備え、前記第３の引出領域（６ｂ）が、前記第１の引出領域と前記第２の引出領域との間に位置する、請求項７または８に記載の半導体圧力センサ（１００、２００、３００、４００）。
10. − 前記基板が、ＣＭＯＳウエハであり、
    − 前記膜が（１００）平面内に位置し、前記ピエゾ抵抗素子のうちの少なくとも１つが、＜１１０＞方向に配向される、請求項１〜９のいずれか一項に記載の半導体圧力センサ（１００、２００、３００、４００）。
11. 前記膜が、正方形状または円形状を有する、請求項１０に記載の半導体圧力センサ（１００、２００、３００、４００）。
12. 請求項１〜１１のいずれか一項に記載の半導体圧力センサ（１００、２００、３００、４００）を備える、半導体デバイス。
13. 半導体基板に加えられる外部圧力を判定する方法（１５００）であって、前記半導体基板が、
    − 前記外部圧力に起因して変形するように配置され、膜縁（２１）及び膜厚（Ｔ）を有する膜（２）、
    − 前記膜（２）の第１の辺部（Ｓ１）上またはそれに隣接して位置する第１の抵抗器対（Ｐ１）であり、前記第１の抵抗器対（Ｐ１）が、第１のバイアスノード（Ａ）と第１の出力ノード（Ｄ）との間に接続された第１の抵抗器（Ｒ１）、及び前記第１のバイアスノード（Ａ）と、前記第１の出力ノード（Ｄ）とは異なる第２の出力ノード（Ｂ）との間に接続された第２の抵抗器（Ｒ２）を備え、前記第２の抵抗器（Ｒ２）の抵抗が前記第１の抵抗器（Ｒ１）の抵抗に等しい、第１の抵抗器対（Ｐ１）、
    − 測定されるべき前記外部圧力に起因する前記膜（２）の変形を測定するための、第１の方向（Ｘ）で配置された、１本以上の第１の細長いピエゾ抵抗条片（８）を備える前記第１の抵抗器（Ｒ１）、測定されるべき前記外部圧力に起因する前記膜（２）の変形を測定するための、第２の方向（Ｙ）で配置された、１本以上の第２の細長いピエゾ抵抗条片（９）を備える前記第２の抵抗器（Ｒ２）であり、前記第２の方向（Ｙ）が前記第１の方向（Ｘ）に対して実質的に垂直である、第１の抵抗器（Ｒ１）、第２の抵抗器（Ｒ２）、を備え、
    前記方法が、
    − 第１の電流源（ＣＳ１）を前記第１の出力ノード（Ｄ）に接続するステップ（１５０１）であり、前記第１の電流源が、第１の所定の電流（Ｉ１）を前記第１の抵抗器（Ｒ１）を通して流し、前記第１の出力ノード（Ｄ）が第１の出力電圧（Ｖｏｕｔ−）を帯びるように適合された、ステップ（１５０１）、
    − 第２の電流源（ＣＳ２）を前記第２の出力ノード（Ｂ）に接続するステップ（１５０２）であり、前記第２の電流源が、第２の所定の電流（Ｉ２）を前記第２の抵抗器（Ｒ２）を通して流し、前記第２の出力ノード（Ｂ）が第２の出力電圧（Ｖｏｕｔ＋）を帯びるように適合され、前記第２の所定の電流（Ｉ２）が前記第１の所定の電流（Ｉ１）と実質的に等しい、ステップ（１５０２）、
    − 測定されるべき前記外部圧力の指標として、前記第１及び第２の出力ノード（Ｂ、Ｄ）上で第１の差動電圧信号（ΔＶｏｕｔ）を得るステップ（１５０３）、を含む、方法。
14. 前記基板が、請求項４に記載の第２の抵抗器対（Ｐ２）を更に備える、請求項１３に記載の方法。
15. 前記基板が、請求項５に記載の第３及び第４の抵抗器対（Ｐ３、Ｐ４）を更に備え、
    前記方法が、
    − 第３の電流源（ＣＳ３）を用いて、第３の所定の電流（Ｉ３）を、前記第５の抵抗器（Ｒ５）及び前記第８の抵抗器（Ｒ８）の前記並列接続に印加するステップと、
    − 第４の電流源（ＣＳ４）を用いて、第４の所定の電流（Ｉ４）を、前記第６の抵抗器（Ｒ６）及び前記第７の抵抗器（Ｒ７）の前記並列接続に印加するステップと、
    − 前記第３及び第４の出力ノード（Ｂ２、Ｄ２）上で第２の差動電圧信号（ΔＶｒｅｆ）を測定するステップと、
    − 前記第１の差動電圧信号（ΔＶｏｕｔ）に対応する値を、前記第２の差動電圧信号（ΔＶｒｅｆ）に対応する値で修正するステップと、を更に含む、請求項１４に記載の方法。

Images