JP2020085497A - 検出装置 - Google Patents

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Abstract

【課題】小型化及び消費電力の低減を図ることを目的とする。【解決手段】基板と、前記基板の上方に設けられた参照電極と、前記参照電極の上方に絶縁膜を介して設けられた下部電極と、前記下部電極の上方に物理量検出膜を介して設けられた上部電極と、を有し、前記上部電極と前記下部電極とにより平行平板型の検出用キャパシタが構成され、前記下部電極と前記参照電極とにより平行平板型の参照用キャパシタが構成された検出装置。【選択図】図１３

Description

本発明は、湿度検出装置等の検出装置に関する。
検出装置として、例えば湿度検出装置には、吸収した水分量に応じて誘電率が変化する高分子材料で形成された感湿膜を誘電体として用いた静電容量式のものがある。この静電容量式の湿度検出装置では、感湿膜が電極間に配置され、この電極間の静電容量を測定することにより湿度（相対湿度）が求められる（例えば、特許文献１参照）。
特許文献１に記載の湿度検出装置では、湿度により静電容量が変化するセンサ部と、湿度によらず一定の静電容量を保持する基準部（参照部）とを設け、両者の容量差を電圧に変換することにより湿度を計測している。センサ部と基準部とは基板上に並設されている。
このような静電容量式の湿度検出装置に用いられる回路部として、センサ部から出力される電荷をチャージアンプにより電圧に変換する構成が知られている（例えば、特許文献２参照）。この回路部には、チャージアンプの他に、センサ部を矩形波の交流駆動信号で駆動する駆動回路等が設けられる。
特許第５５４７２９６号 特許第６２２８８６５号
特許文献１に記載の湿度検出装置では、センサ部と基準部とは基板上に並設されているので、基板面積が大きく、小型化ができないという問題がある。
また、センサ部と基準部とは、それぞれ上部電極と下部電極とを有する平行平板構造のキャパシタであって、下部電極が一体化されている。この下部電極は、上記容量差を検出するための容量検出電極として機能する。特許文献１では、容量検出電極が基板上に配置されていることから、基板との間の寄生容量が大きく、アンプの駆動負荷が大きくなるため、消費電力が大きいという問題がある。
本発明は、小型化及び消費電力の低減を図ることを目的とする。
開示の技術は、基板と、前記基板の上方に設けられた参照電極と、前記参照電極の上方に絶縁膜を介して設けられた下部電極と、前記下部電極の上方に物理量検出膜を介して設けられた上部電極と、を有し、前記上部電極と前記下部電極とにより平行平板型の検出用キャパシタが構成され、前記下部電極と前記参照電極とにより平行平板型の参照用キャパシタが構成された検出装置である。
本発明によれば、小型化及び消費電力の低減を図ることができる。
本発明の一実施形態に係る湿度検出装置の概略構成を例示する図である。 図１中のＡ−Ａ線に沿う断面を概略的に示す断面図である。 モールド樹脂を除去した状態における湿度検出装置の平面図である。 センサチップの構成を示す概略平面図である。 ＥＳＤ保護回路の構成を例示する回路図である。 ＥＳＤ保護回路を構成するＮＭＯＳトランジスタの層構造を例示する図である。 湿度検出部の構成を例示する回路図である。 温度検出部の構成を例示する回路図である。 センサチップの素子構造を説明するための概略断面図である。 加熱部の平面形状を例示する概略平面図である。 湿度検出部の各電極の平面形状を例示する概略平面図である。 第２配線層のレイアウトパターンを例示する平面図である。 図１２のＡ−Ａ線に沿った断面構造を示す概略断面図である。 ＡＳＩＣチップの構成を例示するブロック図である。 湿度計測処理部の構成を例示する図である。 測定シーケンスを説明するタイミングチャートである。 リーク電流の相殺効果について説明する図である。 寄生容量を含めた電極構造の等価回路を示す図である。 従来の電極構造の等価回路を示す図である。 変形例に係る湿度計測処理部の構成を示す図である。 シールド層の第１変形例を示す平面図である。 シールド層の第２変形例を示す平面図である。
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、本開示において、単に湿度と記載されている場合における湿度は、相対湿度を意味する。
［概略構成］
本発明の一実施形態に係る湿度検出装置１０の構成について説明する。
図１は、本発明の一実施形態に係る湿度検出装置１０の概略構成を例示する図である。図１（Ａ）は、湿度検出装置１０を上方から見た平面図である。図１（Ｂ）は、湿度検出装置１０を下方から見た下面図である。図１（Ｃ）は、湿度検出装置１０を横方向から見た側面図である。また、図２は、図１（Ａ）中のＡ−Ａ線沿う断面を概略的に示す断面図である。
湿度検出装置１０は、平面形状がほぼ矩形状であって、対向する２組の二辺の一方がＸ方向に平行であって、他方がＹ方向に平行である。Ｘ方向とＹ方向とは互いに直交する。また、湿度検出装置１０は、Ｘ方向及びＹ方向に直交するＺ方向に厚みを有する。なお、湿度検出装置１０の平面形状は、矩形状に限られず、円形、楕円、多角形等であってもよい。
湿度検出装置１０は、第１半導体チップとしてのセンサチップ２０と、第２半導体チップとしてのＡＳＩＣ（Application Specific Integrated Circuit）チップ３０と、封止部材としてのモールド樹脂４０と、複数のリード端子４１とを有する。
センサチップ２０は、ＡＳＩＣチップ３０上に第１ＤＡＦ（Die Attach Film）４２を介して積層されている。すなわち、センサチップ２０とＡＳＩＣチップ３０とは、スタック構造となっている。
センサチップ２０とＡＳＩＣチップ３０とは、複数の第１ボンディングワイヤ４３により電気的に接続されている。ＡＳＩＣチップ３０と複数のリード端子４１とは、複数の第２ボンディングワイヤ４４により電気的に接続されている。
このように積層化されたセンサチップ２０及びＡＳＩＣチップ３０、複数の第１ボンディングワイヤ４３、複数の第２ボンディングワイヤ４４、及び複数のリード端子４１は、モールド樹脂４０により封止されてパッケージ化されている。このパッケージ方式は、ＰＬＰ（Plating Lead Package）方式と呼ばれるものである。
このＰＬＰ方式では、センサチップ２０の厚みＴ１とＡＳＩＣチップ３０の厚みＴ２とは、それぞれ２００μｍ以上であることが好ましい。
ＡＳＩＣチップ３０の下面には、詳しくは後述するが、ＰＬＰ方式によりパッケージ化する際に使用された第２ＤＡＦ４５が残存している。第２ＤＡＦ４５は、ＡＳＩＣチップ３０の下面を絶縁する役割を有する。湿度検出装置１０の下面には、第２ＤＡＦ４５と、複数のリード端子４１とが露出している。
各リード端子４１は、ニッケルや銅により形成されている。第１ＤＡＦ４２及び第２ＤＡＦ４５は、それぞれエポキシ、シリコン、及びシリカなどの混合物からなる絶縁材料で形成されている。モールド樹脂４０は、エポキシ樹脂等の遮光性を有する黒色系の樹脂である。
湿度検出装置１０の上面側には、センサチップ２０の一部をモールド樹脂４０から露出させる開口部５０が形成されている。この開口部５０は、例えば、壁部がテーパ状であって、開口面積が下方に向かうにつれて小さくなる。この開口部５０のうち、実際にセンサチップ２０を露出させる最下端の部分を有効開口部５１という。
図３は、モールド樹脂４０を除去した状態における湿度検出装置１０の平面図である。図３に示すように、センサチップ２０とＡＳＩＣチップ３０とは、それぞれ平面形状がほぼ矩形状であって、Ｘ方向に平行な二辺と、Ｙ方向に平行な二辺とを有する。センサチップ２０は、ＡＳＩＣチップ３０より小さく、ＡＳＩＣチップ３０の表面上に第１ＤＡＦ４２を介して積層されている。
センサチップ２０には、有効開口部５１により露出される領域に、湿度検出部２１と、温度検出部２２と、加熱部２３とが設けられている。加熱部２３は、湿度検出部２１の下面側に、湿度検出部２１の形成領域を覆うように形成されている。
また、センサチップ２０の端部には、複数のボンディングパッド（以下、単にパッドという。）２４が形成されている。本実施形態では、６個のパッド２４が形成されている。パッド２４は、例えばアルミニウムやアルミシリコン合金（ＡｌＳｉ）により形成されている。
ＡＳＩＣチップ３０は、信号処理及び制御用の半導体チップであって、後述する湿度計測処理部３１、温度計測処理部３２、加熱制御部３３、及び故障判定部３４（いずれも図１４参照）が形成されている。
また、ＡＳＩＣチップ３０の表面においてセンサチップ２０で覆われていない領域には、複数の第１パッド３５と、複数の第２パッド３６とが設けられている。第１パッド３５及び第２パッド３６は、例えばアルミニウムやアルミシリコン合金（ＡｌＳｉ）により形成されている。
第１パッド３５は、第１ボンディングワイヤ４３を介して、センサチップ２０の対応するパッド２４に接続されている。第２パッド３６は、第２ボンディングワイヤ４４を介して、対応するリード端子４１に接続されている。リード端子４１は、ＡＳＩＣチップ３０の周囲に配置されている。
［センサチップの構成］
次に、センサチップ２０の構成について説明する。
図４は、センサチップ２０の構成を示す概略平面図である。前述のパッド２４は、外部からの電圧印加や、電位検出に使用される端子である。図４では、図３に示した複数のパッド２４を、パッド２４ａ〜２４ｆと区別して示している。なお、パッド２４ａ〜２４ｆを区別する必要がない場合は、単にパッド２４という。
パッド２４ａは、グランド電位に接地されるグランド電極端子（ＧＮＤ）として機能する。このパッド２４ａは、配線や基板を介して、温度検出部２２や加熱部２３等の各部に電気的に接続される。また、パッド２４ａは、センサチップ２０を構成するｐ型半導体基板７０（図９参照）に電気的に接続される。
パッド２４ｂは、湿度検出部２１の下部電極８３に電気的に接続された信号端子（ＴＳ）である。パッド２４ｃは、湿度検出部２１の上部電極８４に電気的に接続された第１駆動端子（Ｔ１）である。パッド２４ｄは、湿度検出部２１の参照電極８２（図９参照）に電気的に接続された第２駆動端子（Ｔ２）である。下部電極８３は、後述するチャージアンプ３０１（図１５参照）が静電容量を検出するための容量検出電極として機能する。
パッド２４ｅは、温度検出部２２に電気的に接続された温度検出用端子（ＴＭＰ）である。パッド２４ｅは、温度の検出信号を取得するために用いられる。パッド２４ｆは、加熱部２３に電気的に接続された加熱用端子（ＨＴ）である。パッド２４ｆは、加熱部２３を駆動するための駆動電圧を供給するために用いられる。
また、パッド２４ａ以外のパッド２４ｂ〜２４ｆには、それぞれ静電気放電（ＥＳＤ：Electro-Static Discharge）保護回路６０が接続されている。各ＥＳＤ保護回路６０は、入力端子又は出力端子としてのパッド２４ｂ〜２４ｆのそれぞれと、グランド電極端子としてのパッド２４ａとの間に接続されている。本実施形態では、ＥＳＤ保護回路６０は、１つのダイオード６１により構成されている。ダイオード６１は、アノード側がパッド２４ａに接続され、カソード側がパッド２４ｂ〜２４ｆのうちのいずれかに接続されている。
ＥＳＤ保護回路６０は、有効開口部５１から可能な限り離すように、パッド２４ｂ〜２４ｆの近傍に配置することが好ましい。ＥＳＤ保護回路６０は、モールド樹脂４０により覆われているので、光電効果による不要な電流が流れることはない。
［ＥＳＤ保護回路の構成］
次に、ＥＳＤ保護回路６０の構成について説明する。
図５は、ＥＳＤ保護回路６０の構成を例示する回路図である。図５に示すように、ＥＳＤ保護回路６０を構成するダイオード６１は、例えば、ＮチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、ＮＭＯＳトランジスタという。）により形成されている。具体的には、ダイオード６１は、ＮＭＯＳトランジスタのソースとゲートとバックゲートを短絡したものである。この短絡部は、アノードとして機能する。このＮＭＯＳトランジスタのドレインは、カソードとして機能する。
図６は、ＥＳＤ保護回路６０を構成するＮＭＯＳトランジスタの層構造を例示する図である。このＮＭＯＳトランジスタは、センサチップ２０を構成するためのｐ型半導体基板７０の表層に形成された２つのｎ型拡散層７１，７２と、コンタクト層７３と、ゲート電極７４とを有する。ゲート電極７４は、ｐ型半導体基板７０の表面上にゲート絶縁膜７５を介して形成されている。ゲート電極７４は、２つのｎ型拡散層７１，７２の間に配置されている。
例えば、ｎ型拡散層７１がソースとして機能し、ｎ型拡散層７２がドレインとして機能する。コンタクト層７３は、バックゲートとしてのｐ型半導体基板７０との電気的接続のための低抵抗層（ｐ型拡散層）である。ｎ型拡散層７１とゲート電極７４とコンタクト層７３とは、共通に接続されて短絡される。この短絡部がアノードとして機能し、ｎ型拡散層７２がカソードとして機能する。
ｐ型半導体基板７０は、例えばｐ型シリコン基板である。ゲート電極７４は、例えば、多結晶シリコン（ポリシリコン）により形成されている。ゲート絶縁膜７５は、例えば、二酸化シリコン等の酸化膜により形成されている。
［湿度検出部の構成］
次に、湿度検出部２１の構成について説明する。
図７は、湿度検出部２１の構成を例示する回路図である。図７に示すように、湿度検出部２１は、平行平板型の湿度検出用キャパシタ８０と、平行平板型の参照用キャパシタ８１とを有する。
湿度検出部２１の一方の電極（下部電極８３）は、信号端子ＴＳとしてのパッド２４ｂに接続されている。湿度検出部２１の他方の電極（上部電極８４）は、第１駆動端子Ｔ１としてのパッド２４ｃに接続されている。参照用キャパシタ８１の一方の電極は、湿度検出部２１の一方の電極（下部電極８３）と共通である。参照用キャパシタ８１の他方の電極（参照電極８２）は、第２駆動端子Ｔ２としてのパッド２４ｄに接続されている。
湿度検出用キャパシタ８０は、電極間に後述する感湿膜８６が設けられている。感湿膜８６は、空気中の水分を吸収し、吸収した水分量に応じて誘電率が変化するポリイミド等の高分子材料で形成されている。したがって、湿度検出用キャパシタ８０は、感湿膜８６が吸収する水分量に応じて静電容量が変化する。
参照用キャパシタ８１は、電極間に後述する第２絶縁膜１１１（図９参照）が設けられている。第２絶縁膜１１１は、水分を吸収しない二酸化シリコン（ＳｉＯ２）等の絶縁材料で形成されている。したがって、参照用キャパシタ８１は、湿度に応じて静電容量は変化しない。なお、静電容量が変化しないとは、極僅かに変化することも含む。
感湿膜８６に含まれる水分量は、湿度検出装置１０の周囲の湿度に対応するので、湿度検出用キャパシタ８０の静電容量と参照用キャパシタ８１の静電容量との差を検出することにより、相対湿度を測定することができる。この相対湿度の測定は、ＡＳＩＣチップ３０内の湿度計測処理部３１（図１４参照）によって行われる。
［温度検出部の構成］
次に、温度検出部２２の構成について説明する。
図８は、温度検出部２２の構成を例示する回路図である。温度検出部２２は、半導体のバンドギャップで温度変化により電気特性が比例的に変化する特性を利用して温度を検出するバンドギャップ型の温度センサである。例えば、温度検出部２２は、ベース、エミッタ、コレクタのいずれか２つを接続して２端子とされた１又は複数のバイポーラトランジスタを含む。この２端子間の電圧値を検出することにより、温度を測定することができる。
図８に示すように、本実施形態では、温度検出部２２は、ベースとコレクタを接続したｎｐｎ型のバイポーラトランジスタ９０を、複数個（例えば８個）並列に接続することにより構成されている。このように、複数個のバイポーラトランジスタ９０を並列接続することにより、ｐｎ接合の接合面積が増大し、ＥＳＤ耐性が向上する。
バイポーラトランジスタ９０のエミッタは、グランド電極端子としてのパッド２４ａに接続されている。バイポーラトランジスタ９０のベース及びコレクタは、温度検出用端子としてのパッド２４ｅに接続されている。
温度の測定は、パッド２４ｅの電位に基づき、ＡＳＩＣチップ３０内の温度計測処理部３２（図１４参照）によって行われる。
［センサチップの素子構造］
次に、センサチップ２０の素子構造について説明する。
図９は、センサチップ２０の素子構造を説明するための概略断面図である。なお、図９では、パッド２４ａ，２４ｂ，２４ｃ，２４ｅを、湿度検出部２１、温度検出部２２、及び加熱部２３と同一の断面内に示しているが、これは構造の理解を容易にするために示したものであり、実際に同一断面内に存在することを意味するものではない。湿度検出部２１、温度検出部２２、及び加熱部２３の断面についても、構造の理解を容易にするために簡略化しており、各部の位置関係等は実際とは異なる。
図９に示すように、センサチップ２０は、前述のｐ型半導体基板７０を用いて形成されている。このｐ型半導体基板７０には、第１ディープｎウェル１００ａと、第２ディープｎウェル１００ｂとが形成されている。第１ディープｎウェル１００ａには、温度検出部２２が形成されている。第２ディープｎウェル１００ｂには、加熱部２３が形成されている。
第１ディープｎウェル１００ａと第２ディープｎウェル１００ｂとのいずれも形成されていないｐ型半導体基板７０の表層には、ｐウェル１０３ａ，１０３ｂが形成されている。ｐウェル１０３ａ，１０３ｂの表層には、それぞれｐ型拡散領域からなるコンタクト層１０４ａ，１０４ｂが形成されている。コンタクト層１０４ａ，１０４ｂは、ｐ型半導体基板７０上に形成される所定の配線層とｐ型半導体基板７０との電気的接続のための低抵抗層（ｐ型拡散層）である。
第１ディープｎウェル１００ａの表層には、ｐウェル１０１とｎウェル１０２とが形成されている。ｐウェル１０１の表層には、ｎ型拡散層９１及びｐ型拡散層９２が形成されている。ｎウェル１０２の表層には、ｎ型拡散層９３が形成されている。ｎ型拡散層９１、ｐ型拡散層９２、及びｎ型拡散層９３は、前述のｎｐｎ型のバイポーラトランジスタ９０を構成し、それぞれエミッタ、ベース、及びコレクタとして機能する。
第２ディープｎウェル１００ｂの表層には、ｐウェル１０５が形成されている。ｐウェル１０５の表層には、１又は２以上のｎ型拡散層１０６が形成されている。本実施形態では、複数のｎ型拡散層１０６が形成されている。例えば、各ｎ型拡散層１０６は、紙面に直交する方向に延伸しており、全体として１次元格子状となっている（図１１参照）。ｎ型拡散層１０６は、所定の抵抗値（例えば、約３．３Ωのシート抵抗値）を有し、電流が流れることにより発熱する抵抗体として機能する。すなわち、ｎ型拡散層１０６は、前述の加熱部２３を構成する。
ｐ型半導体基板７０内の各層は、通常の半導体製造工程（ＣＭＯＳプロセス）を用いて形成される。したがって、抵抗体としてのｎ型拡散層１０６は、温度検出部２２の一部に含まれるｎ型拡散層９１，９３と同一の製造工程で形成される。ｎ型拡散層１０６，９１，９３は、ｎ型不純物（例えばリン）をイオン注入することにより基板中への不純物添加を行うイオン注入工程により同時に形成される。すなわち、抵抗体としてのｎ型拡散層１０６は、温度検出部２２の一部に含まれるｎ型拡散層９１，９３と、ｐ型半導体基板７０の表面からの深さが同一である。また、ｎ型拡散層１０６は、温度検出部２２の一部に含まれるｐ型拡散層９２と、ｐ型半導体基板７０の表面からの深さが同一であってもよい。
なお、ｎ型拡散層１０６，９１，９３は、イオン注入工程に代えて、熱処理によって不純物添加を行う熱拡散工程で形成することも可能である。
また、前述のＥＳＤ保護回路６０のｎ型拡散層７１，７２についてもｎ型拡散層１０６，９１，９３と同一の製造工程（イオン注入工程又は熱拡散工程）で作成される。コンタクト層７３は、ｐ型拡散層９２、コンタクト層１０４ａ，１０４ｂ等と同一の製造工程（イオン注入工程又は熱拡散工程）で作成される。
ｐ型半導体基板７０中のその他の層は、主にコンタクト層として機能するものであるので、説明は省略する。
ｐ型半導体基板７０の表面上には、第１絶縁膜１１０、第２絶縁膜１１１、及び第３絶縁膜１１２が順に積層されている。これらは、二酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料で形成されている。
第１絶縁膜１１０上には、第１配線層１２０が形成されている。第２絶縁膜１１１上には、第２配線層１２１が形成されている。第２絶縁膜１１１は、第１配線層１２０上を覆っている。第３絶縁膜１１２は、第２配線層１２１上を覆っている。第１配線層１２０及び第２配線層１２１は、アルミニウム等の導電性材料により形成されている。
第１絶縁膜１１０中には、第１配線層１２０をｐ型半導体基板７０に接続するための複数の第１プラグを有する第１プラグ層１２２が形成されている。第２絶縁膜１１１中には、第１配線層１２０と第２配線層１２１とを接続するための複数の第２プラグを有する第２プラグ層１２３が形成されている。第１プラグ層１２２及び第２プラグ層１２３は、タングステン等の導電性材料により形成されている。
例えば、前述のバイポーラトランジスタ９０のベースとコレクタとを接続するための配線９４は、第１配線層１２０により形成され、第１プラグ層１２２を介してｐ型拡散層９２及びｎ型拡散層９３に接続される。また、配線９４は、第２プラグ層１２３及び第２配線層１２１を介して、温度検出用端子としてのパッド２４ｅに接続される。また、バイポーラトランジスタ９０のエミッタとしてのｎ型拡散層９１は、第１プラグ層１２２、第１配線層１２０、及び第２配線層１２１を介して、グランド電極端子としてのパッド２４ａに接続される。
加熱部２３の一端をグランド電位に接地するための配線１０７は、第１配線層１２０により形成され、第１プラグ層１２２を介してｎ型拡散層１０６及びコンタクト層１０４ｂに接続される。以下、配線１０７をグランド配線１０７という。
また、加熱部２３の他端を加熱用端子としてのパッド２４ｆに接続するための配線１０８は、第１プラグ層１２２を介してｎ型拡散層１０６に接続され、かつ、第２プラグ層１２３及び第２配線層１２１を介してパッド２４ｆに接続される。なお、配線１０８は、加熱部２３に大きな電流を流すことによるエレクトロマイグレーションを防止するために、他の信号配線より幅を太くすることが好ましい。以下、配線１０８を電源配線１０８という。
参照用キャパシタ８１の参照電極８２は、第１配線層１２０により形成され、第２プラグ層１２３及び第２配線層１２１を介して、第２駆動端子Ｔ２としてのパッド２４ｄ（図９では図示せず）に接続される。
また、湿度検出用キャパシタ８０の下部電極８３は、第２配線層１２１により形成され、信号端子ＴＳとしてのパッド２４ｂに接続されている。さらに、湿度検出用キャパシタ８０の上部電極８４を第１駆動端子Ｔ１としてのパッド２４ｃに接続するための配線８５は、第２配線層１２１により形成されている。なお、下部電極８３は、第２絶縁膜１１１を介して参照電極８２に対向する位置に配置されている。
パッド２４ａ〜２４ｆは、アルミニウム等の導電性材料によって、第３絶縁膜１１２上に形成され、第３絶縁膜１１２を貫通して第２配線層１２１に接続されている。
第３絶縁膜１１２上には、感湿膜８６が形成されている。感湿膜８６は、厚みが０．５μｍ〜１．５μｍの水分子を吸着しやすい高分子材料で形成されている。感湿膜８６は、例えば、厚みが１μｍのポリイミド膜である。なお、感湿膜８６を形成する高分子材料は、ポリイミドに限られず、セルロース、ポリメチルメタクリレート（ＰＭＭＡ）、ポリビニルアルコール（ＰＶＡ）などであってもよい。
感湿膜８６の上面は平坦であり、この上面に、平板状の上部電極８４が形成されている。上部電極８４は、感湿膜８６を介して下部電極８３に対向する位置に形成されている。上部電極８４の一部は、配線８５に接続されている。上部電極８４は、例えば、厚みが２００ｎｍのアルミニウム等で形成された導電膜である。また、上部電極８４には、空気中の水分子を感湿膜８６に効率的に取り込むために、複数の開口８４ａが形成されている。
感湿膜８６上には、上部電極８４を覆うようにオーバーコート膜８７が設けられている。オーバーコート膜８７は、高分子材料、例えば、感湿膜８６と同一の材料で形成されている。オーバーコート膜８７の厚みは、例えば０．５μｍ〜１０μｍである。
感湿膜８６及びオーバーコート膜８７には、パッド２４ａ〜２４ｆを露出させる開口が形成されている。
このように、下部電極８３と上部電極８４とによって平行平板の湿度検出用キャパシタ８０が構成されている。また、下部電極８３と参照電極８２とによって、平行平板の参照用キャパシタ８１が構成されている。また、湿度検出用キャパシタ８０と参照用キャパシタ８１とは、加熱部２３の上方に配置されている。
したがって、加熱部２３が発熱することにより、下部電極８３と上部電極８４との間の感湿膜８６が加熱されて水分が蒸発し、感湿膜８６中の水分量が変化する。これにより、感湿膜８６の誘電率が変化し、湿度検出用キャパシタ８０の静電容量が変化する。また、温度検出部２２は、加熱部２３により生じる温度変化を検出する。
［加熱部の平面形状］
図１０は、加熱部２３の平面形状を例示する概略平面図である。図１０では、配線形状等を概略的に示しており、実際のレイアウトパターンとは異なる。
図１０に示すように、加熱部２３を構成するｎ型拡散層１０６は、細長い短冊状の領域が複数平行に並べられた一次元格子状に形成されている。この一次元格子状のｎ型拡散層１０６の一端は、前述のグランド配線１０７に接続され、他端は、前述の電源配線１０８に接続されている。加熱部２３は、温度検出部２２の全体を覆うように、温度検出部２２の下方に位置している。
なお、詳しくは後述するが、グランド配線１０７は、実際には線状ではなく、ＸＹ面内に広がった形状を有しており、信号線等をシールドするシールド層として機能している。
［電極の平面形状］
図１１は、湿度検出部２１の各電極の平面形状を例示する概略平面図である。
図１１に示すように、参照電極８２、上部電極８４、及び下部電極８３は、ともにほぼ同一の形状であって、矩形状である。上部電極８４は、下部電極８３及び参照電極８２を覆うように形成されている。参照電極８２、下部電極８３、及び上部電極８４は、ｐ型半導体基板７０側からこの順に積層されている。
参照電極８２と上部電極８４とは、ほぼ同じ大きさであることが好ましい。下部電極８３は、参照電極８２及び上部電極８４よりも小さいことが好ましい。
開口８４ａは、可能な限り小さいほうが好ましく、小さいほど空気中への電界の漏れが減少し、異物付着時の下部電極８３と上部電極８４との間の静電容量変化が抑制される（図１３参照）。実際は、微小かつ多数の開口８４ａが形成されている。なお、開口８４ａは、正方形には限られず、細長い短冊状や、円形であってもよい。
信号線２０１〜２０３は、第１配線層１２０及び第２配線層１２１により形成された配線である。信号線２０１は、湿度検出部２１の下部電極８３とパッド２４ｂとの間に接続された配線である。信号線２０２は、湿度検出部２１の上部電極８４とパッド２４ｃとの間に接続された配線である。
なお、前述の配線８５は、信号線２０２の一部である。
［電極の平面形状］
図１２は、第２配線層１２１のレイアウトパターンを例示する平面図である。図１２に示すように、下部電極８３、グランド配線１０７、配線８５等は、第２配線層１２１により形成されている。
グランド配線１０７は、グランド配線１０７、配線８５等の配線と、微小なスリットを介して隣接している。グランド配線１０７は、ほぼ全面に設けられている。したがって、グランド配線１０７は、上述の信号線２０１〜２０３、及び温度検出部２２に接続される信号線２０４等を覆い、シールド層として機能している。
［電極の積層構造］
図１３は、図１２のＡ−Ａ線に沿った断面構造を示す概略断面図である。図１３に示すように、容量検出電極としての下部電極８３は、参照電極８２の上方に配置されており、ｐ型半導体基板７０には近接していないので、ｐ型半導体基板７０との間で生じる寄生容量が抑制される。
また、下部電極８３の上方には上部電極８４が配置されており、下部電極８３の周囲には、グランド配線１０７が近接して設けられているので、これらのシールド効果により電界が閉じ込められる。したがって、図１３に示すように、例えば、開口部５０に水滴等の比誘電率が大きく、静電容量を変化させる異物が付着したような場合であっても、グランド配線１０７によって電界が遮蔽されることにより下部電極８３への影響は抑制される。
なお、下部電極８３の面積を、参照電極８２及び上部電極８４の各面積よりも小さくすることにより、下部電極８３に対する電界の閉じ込め効果が向上する。
また、湿度検出用キャパシタ８０と参照用キャパシタ８１とで下部電極８３を共有し、参照電極８２、上部電極８４、及び下部電極８３を積層構造とすることにより、チップ面積が小さくなり、湿度検出装置１０の小型化を図ることができる。
また、図１３において、参照電極８２に隣接して配置された配線は、第１配線層１２０により形成されており、グランド電位とされている。
［ＡＳＩＣチップの構成］
次に、ＡＳＩＣチップ３０の構成について説明する。
図１４は、ＡＳＩＣチップ３０の構成を例示するブロック図である。図１４に示すように、ＡＳＩＣチップ３０には、湿度計測処理部３１、温度計測処理部３２、加熱制御部３３、及び故障判定部３４が構成されている。
詳しくは後述するが、湿度計測処理部３１は、逆位相の第１駆動信号及び第２駆動信号をそれぞれ第１駆動端子Ｔ１及び第２駆動端子Ｔ２に印加して、信号端子ＴＳとしてのパッド２４ｂから出力される電荷を電圧に変換することにより相対湿度を計測する。
温度計測処理部３２は、温度検出用端子ＨＴとしてのパッド２４ｅの電位を検出し、検出電位に対応する温度を算出する。
加熱制御部３３は、加熱用端子ＨＴとしてのパッド２４ｆに所定の駆動電圧（例えば、上述の電源電圧ＶＤＤ）を印加することにより、加熱部２３に電流（例えば１０ｍＡ程度）を流して発熱させる。加熱制御部３３は、パッド２４ｆへの印加電圧を制御することにより、発熱量の制御を行う。
故障判定部３４は、湿度計測処理部３１により計測された相対湿度と、温度計測処理部３２により計測された温度とに基づいて故障判定を行う。故障判定部３４は、故障判定時に、加熱部２３の加熱開始及び終了に関する指示を、加熱制御部３３に与える。
例えば、故障判定部３４は、加熱部２３が発熱していない初期状態において、湿度計測処理部３１から湿度Ｈ１を取得し、温度計測処理部３２から温度Ｔ１を取得する。そして、故障判定部３４は、加熱部２３による加熱を開始させ、一定時間の経過後に、再度、湿度計測処理部３１から湿度Ｈ２を取得し、温度計測処理部３２から温度Ｔ２を取得する。
故障判定部３４は、加熱により温度が上昇し（Ｔ２＞Ｔ１）、かつ、加熱により湿度が低下した（Ｈ２＜Ｈ１）場合には、湿度検出装置１０が正常であると判定し、その他の場合には、湿度検出装置１０が故障した状態にあると判定する。
［湿度計測処理部の構成］
次に、湿度計測処理部３１の構成について説明する。
図１５は、湿度計測処理部３１の構成を例示する図である。図１５に示すように、湿度計測処理部３１は、駆動部３００と、チャージアンプ３０１と、サンプルホールド回路３０２と、ＡＤコンバータ（ＡＤＣ）３０３と、制御部３０４とを有する。なお、図１５には、センサチップ２０の信号端子ＴＳとしてのパッド２４ｂに接続されたＥＳＤ保護回路６０を示している。
駆動部３００は、第１駆動回路ＤＲＶ１と、第２駆動回路ＤＲＶ２とを含む。チャージアンプ３０１は、キャパシタＣ１と、オペアンプＯＰ１と、スイッチ回路ＳＷ１とを含んで構成されたスイッチトキャパシタ方式の電荷電圧変換（ＣＶ変換）部である。
第１駆動回路ＤＲＶ１は、制御部３０４からの制御に基づいて、センサチップ２０の第１駆動端子Ｔ１に、矩形波の交流駆動信号である第１駆動信号を印加する。第２駆動回路ＤＲＶ２は、制御部３０４からの制御に基づいて、センサチップ２０の第２駆動端子Ｔ２に、矩形波の交流駆動信号であって、第１駆動信号とは逆位相の第２駆動信号を印加する。第１駆動信号がハイレベルの場合には第２駆動信号はローレベルであり、第１駆動信号がローレベルの場合には第２駆動信号はハイレベルである。
第１駆動信号及び第２駆動信号のハイレベルは、例えば電源電圧ＶＤＤと等しく、ローレベルは、例えばグランド電位ＧＮＤと等しい。
キャパシタＣ１は、一端がセンサチップ２０の信号端子ＴＳに接続され、他端がオペアンプＯＰ１の出力に接続されている。
オペアンプＯＰ１は、反転入力端子が信号端子ＴＳに接続され、非反転入力端子には基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆは、例えば、第１駆動信号及び第２駆動信号におけるハイレベルとローレベルとの中間の値である。
オペアンプＯＰ１は電圧ゲインが非常に大きいので、信号端子ＴＳの電圧はほぼ基準電圧Ｖｒｅｆと等しくなる。また、オペアンプＯＰ１は反転入力端子の入力インピーダンスは非常に高いので、反転入力端子にはほとんど電流が流れ込まない。オペアンプＯＰ１は、信号端子ＴＳの電圧と基準電圧Ｖｒｅｆとの差を増幅した電圧Ｖｏを出力する。
スイッチ回路ＳＷ１は、キャパシタＣ１に蓄積される電荷を放電するための回路であり、キャパシタＣ１と並列に接続される。スイッチ回路ＳＷ１は、制御部３０４からの制御に基づいて、オン又はオフする。
サンプルホールド回路３０２は、第１サンプルホールド回路（第１Ｓ／Ｈ）３０２ａと、第２サンプルホールド回路（第２Ｓ／Ｈ）３０２ｂとを含む。第１Ｓ／Ｈ３０２ａと第２Ｓ／Ｈ３０２ｂとは、駆動部３００とＡＤＣ３０３との間に並列に接続されている。第１Ｓ／Ｈ３０２ａ及び第２Ｓ／Ｈ３０２ｂは、制御部３０４からの制御に基づいて、駆動部３００からの出力電圧Ｖｏを、選択的にサンプリングして保持し、保持した電圧を出力する。
ＡＤＣ３０３は、差動入力方式のＡＤコンバータであって、２つの入力端子のうち一方は第１Ｓ／Ｈ３０２ａの出力端子に接続され、他方は第２Ｓ／Ｈ３０２ｂの出力端子に接続されている。ＡＤＣ３０３は、第１Ｓ／Ｈ３０２ａの出力電圧Ｖｓｈ１と第２Ｓ／Ｈ３０２ｂの出力電圧Ｖｓｈ２との差分値ΔＶをデジタル信号Ｄｓに変換して出力する。すなわち、ＡＤＣ３０３は、差分処理部として機能する。
制御部３０４は、ＡＳＩＣチップ３０内の各部を制御する。制御部３０４は、駆動部３００による駆動信号の発生、スイッチ回路ＳＷ１によるキャパシタＣ１の放電、サンプルホールド回路３０２によるサンプルホールド、ＡＤＣ３０３によるＡＤ変換動作を所定の測定シーケンスに基づいて実行する。
［測定シーケンス］
次に、測定シーケンスについて説明する。
図１６は、測定シーケンスを説明するタイミングチャートである。測定シーケンスにおいて、制御部３０４は、第１期間Ｔ１と第２期間Ｔ２とを繰り返すように各部を制御する。第１期間Ｔ１は、第１リセット期間Ｔｒ１と第１電荷転送期間Ｔｃ１とからなる。第２期間Ｔ２は、第２リセット期間Ｔｒ２と第２電荷転送期間Ｔｃ２とからなる。
第１リセット期間Ｔｒ１及び第２リセット期間Ｔｒ２は、スイッチ回路ＳＷ１をオンとしてキャパシタＣ１の電荷を放電する期間である。第１電荷転送期間Ｔｃ１及び第２電荷転送期間Ｔｃ２は、スイッチ回路ＳＷ１をオフとしてキャパシタＣ１を充電可能な状態として、センサチップ２０の信号端子ＴＳから出力される電荷をキャパシタＣ１に転送する期間である。
第１リセット期間Ｔｒ１では、第１駆動信号がハイレベルとされ、第２駆動信号がローレベルとされる。第１電荷転送期間Ｔｃ１では、第１駆動信号がローレベルとされ、第２駆動信号がハイレベルとされる。第２リセット期間Ｔｒ２では、第１駆動信号がローレベルとされ、第２駆動信号がハイレベルとされる。第２電荷転送期間Ｔｃ２では、第１駆動信号がハイレベルとされ、第２駆動信号がローレベルとされる。このように、第１駆動信号と第２駆動信号とは、第１期間Ｔ１と第２期間Ｔ２とで電圧が反転、すなわち逆位相となっている。なお、電圧が反転とは、基準電圧Ｖｒｅｆに対して反転することをいう。
これにより、オペアンプＯＰ１からの出力電圧Ｖｏは、第１電荷転送期間Ｔｃ１と第２電荷転送期間Ｔｃ２とで電圧が反転する。第１電荷転送期間Ｔｃ１における出力電圧Ｖｏ（第１出力電圧）は、第１Ｓ／Ｈ３０２ａによりサンプルホールドされる。第２電荷転送期間Ｔｃ２における出力電圧Ｖｏ（第２出力電圧）は、第２Ｓ／Ｈ３０２ｂによりサンプルホールドされる。
以下、各期間について詳細に説明する。まず、第１リセット期間Ｔｒ１では、スイッチ回路ＳＷ１がオンとされることにより、キャパシタＣ１が放電するとともに、オペアンプＯＰ１がバーチャルショートされる。このとき、第１駆動端子Ｔ１には、第１駆動信号のハイレベル（ＶＤＤ）が印加され、第２駆動端子Ｔ１には、第２駆動信号のローレベル（ＧＮＤ）が印加される。これにより、センサチップ２０の湿度検出用キャパシタ８０と参照用キャパシタ８１とには、基準電圧Ｖｒｅｆを基準として電荷が蓄積される。これらの合計の電荷Ｑ１は、下式（１）で表される。
Ｑ１＝−Ｃｓ×（ＶＤＤ−Ｖｒｅｆ）＋Ｃｒ×Ｖｒｅｆ ・・・（１）
ここで、Ｃｓは、湿度検出用キャパシタ８０の静電容量であり、Ｃｒは、参照用キャパシタ８１の静電容量である。
また、第１リセット期間Ｔｒ１では、スイッチ回路ＳＷ１がオンとされているので、キャパシタＣ１の蓄積電荷Ｑ２は０である。
次に、第１電荷転送期間Ｔｃ１では、スイッチ回路ＳＷ１がオフとされるとともに、第１駆動信号がローレベル（ＧＮＤ）、第２駆動信号がハイレベル（ＶＤＤ）に変更される。スイッチ回路ＳＷ１がオフとされて、オペアンプＯＰ１の反転入力端子がハイインピーダンス（ＨｉＺ）状態となることにより、電荷保存則に基づき、湿度検出用キャパシタ８０、参照用キャパシタ８１、及びキャパシタＣ１の総電荷量が一定に維持される。
第１駆動信号及び第２駆動信号の電圧の変化に伴い、オペアンプＯＰ１の反転入力端子の電圧Ｖｉが変化する。この後、オペアンプＯＰ１のフィードバックによって差動入力電圧が釣り合うまで出力電圧Ｖｏが上昇する。
このとき、湿度検出用キャパシタ８０と参照用キャパシタ８１との合計の電荷Ｑ３は、下式（２）で表される。
Ｑ３＝−Ｃｒ×（ＶＤＤ−Ｖｒｅｆ）＋Ｃｓ×Ｖｒｅｆ ・・・（２）
また、第１電荷転送期間Ｔｃ１では、キャパシタＣ１の蓄積電荷Ｑ４は下式（３）で表される。
Ｑ４＝Ｃ１×（Ｖｒｅｆ−Ｖｏ） ・・・（３）
そして、電荷保存則により「Ｑ１＋Ｑ２＝Ｑ３＋Ｑ４」の関係が成立することから、第１電荷転送期間Ｔｃ１における出力電圧Ｖｏは、下式（４）で表される。
Ｖｏ＝ＶＤＤ×（Ｃｓ−Ｃｒ）／Ｃ１＋Ｖｒｅｆ ・・・（４）
第１Ｓ／Ｈ３０２ａによるサンプルホールドは、出力電圧Ｖｏが十分に上昇した第１電荷転送期間Ｔｃ１の終了時点の信号を取り込み、第１Ｓ／Ｈ３０２ａには、式（４）で表される出力電圧Ｖｏが保持される。
次に、第２リセット期間Ｔｒ２は、第１リセット期間Ｔｒ１と同様であるが、第１駆動信号及び第２駆動信号の電圧が第１リセット期間Ｔｒ１とは反転されるので、第２リセット期間Ｔｒ２における湿度検出用キャパシタ８０と参照用キャパシタ８１との合計の電荷Ｑ１'は、下式（５）で表される。
Ｑ１'＝−Ｃｒ×（ＶＤＤ−Ｖｒｅｆ）＋Ｃｓ×Ｖｒｅｆ ・・・（５）
キャパシタＣ１の蓄積電荷Ｑ２'は０である。
同様に、第２電荷転送期間Ｔｃ２では、第１駆動信号及び第２駆動信号の電圧が第１電荷転送期間Ｔｃ１とは反転されるので、第２電荷転送期間Ｔｃ２における湿度検出用キャパシタ８０と参照用キャパシタ８１との合計の電荷Ｑ３'は、下式（６）で表される。
Ｑ３'＝−Ｃｓ×（ＶＤＤ−Ｖｒｅｆ）＋Ｃｒ×Ｖｒｅｆ ・・・（６）
第２電荷転送期間Ｔｃ２におけるキャパシタＣ１の蓄積電荷Ｑ４'は、上式（３）と同様である。
電荷保存則により「Ｑ１'＋Ｑ２'＝Ｑ３'＋Ｑ４'」の関係が成立することから、第２電荷転送期間Ｔｃ２における出力電圧Ｖｏは、下式（７）で表される。
Ｖｏ＝−ＶＤＤ×（Ｃｓ−Ｃｒ）／Ｃ１＋Ｖｒｅｆ ・・・（７）
第２Ｓ／Ｈ３０２ｂによるサンプルホールドは、出力電圧Ｖｏが十分に上昇した第２電荷転送期間Ｔｃ２の終了時点の信号を取り込み、第２Ｓ／Ｈ３０２ｂには、式（７）で表される出力電圧Ｖｏが保持される。
第１Ｓ／Ｈ３０２ａ及び第２Ｓ／Ｈ３０２ｂは、次回のサンプルホールド時まで現在の保持電圧を維持するので、ＡＤＣ３０３には、上式（４）の出力電圧Ｖｏに一致した出力電圧Ｖｓｈ１と、上式（７）の出力電圧Ｖｏに一致した出力電圧Ｖｓｈ２とが入力される。
したがって、差分処理部としてのＡＤＣ３０３により生成される差分値ΔＶは、下式（８）で表される。
ΔＶ＝２×ＶＤＤ×（Ｃｓ−Ｃｒ）／Ｃ１ ・・・（８）
このように、第１期間Ｔ１と第２期間Ｔ２とで第１駆動信号と第２駆動信号との電圧を反転させることにより、測定信号の振幅を２倍に拡大することができる。
［リーク電流の相殺効果］
図１７は、リーク電流の相殺効果について説明する図である。本実施形態では、センサチップ２０の信号端子ＴＳにＥＳＤ保護回路６０が接続されていることから、ＥＳＤ保護回路６０のＰＮ接合に逆方向電圧が印加され、逆方向電流（リーク電流）が発生する可能性がある。また、オペアンプＯＰ１に含まれるスイッチ回路ＳＷ１や、信号端子ＴＳに接続されるスイッチ回路（図示せず）についても、ＰＮ接合に逆方向電圧が印可され、逆方向電流（リーク電流）が発生する可能性がある。
このようなリーク電流は、スイッチ回路ＳＷ１がオフ状態である第１電荷転送期間Ｔｃ１及び第２電荷転送期間Ｔｃ２において、例えば、チャージアンプ３０１の出力端子、キャパシタＣ１、チャージアンプ３０１の入力端子、ＥＳＤ保護回路６０、グランドの経路で流れる。スイッチ回路ＳＷ１にリーク電流が流れることにより、出力電圧Ｖｏを変動させる。この出力電圧Ｖｏの変動量δは、下式（９）で表される。
δ＝Ｉ×ｔ／Ｃ１ ・・・（９）
ここで、Ｉは、リーク電流の大きさ、ｔは、第１電荷転送期間Ｔｃ１及び第２電荷転送期間Ｔｃ２のそれぞれの長さを表している。
なお、リーク電流が上記経路のように、チャージアンプ３０１の入力端子からグランドへ流れる場合には、変動量δは正となり、出力電圧Ｖｏを上昇させる。逆に、リーク電流がＶＤＤなどの高電圧からチャージアンプ３０１の入力端子へ流れる場合には、変動量δは負となり、出力電圧Ｖｏを低下させる。
第１電荷転送期間Ｔｃ１であるか第２電荷転送期間Ｔｃ２であるかにかかわらずリーク電流の経路は同一であるので、変動量δの正負は、第１電荷転送期間Ｔｃ１であるか第２電荷転送期間Ｔｃ２であるかによらず同じである。
したがって、図１７に示すように、リーク電流が生じた場合には、第１電荷転送期間Ｔｃ１における出力電圧Ｖｏと第２電荷転送期間Ｔｃ２における出力電圧Ｖｏとの変動量δの極性は同一であり、ＡＤＣ３０３による差分処理により相殺され、リーク電流によるチャージアンプ３０１の出力電圧誤差が抑制される。
なお、図１６及び図１７に示す測定シーケンスにおいて、第１駆動信号と第２駆動信号との電圧のハイレベルをローレベルとし、ローレベルをハイレベルとすることも可能である。
［消費電力の抑制効果］
次に、図９及び図１３に示す電極の積層構造による消費電力の低減効果について説明する。
図１８は、寄生容量を含めた電極構造の等価回路を示す図である。図９及び図１３に示すように、本実施形態では、参照電極８２がｐ型半導体基板７０に近接するので、参照電極８２とｐ型半導体基板７０の間で寄生容量Ｃｐが生じる。この寄生容量Ｃｐは、図１８に示すように、参照用キャパシタ８１と第２駆動端子Ｔ２との間に付加される。
図１９は、本実施形態に対する比較例として、従来の電極構造の等価回路を示す図である。例えば、特許文献１の図４に示されるように、容量検出電極としての下部電極が基板上に近接して設けられることから、下部電極と基板との間で寄生容量Ｃｐが生じる。この寄生容量Ｃｐは、図１９に示すように、信号端子ＴＳに付加されることになる。
したがって、本実施形態では、基板との間で生じる寄生容量Ｃｐは、信号端子ＴＳに付加されることなく、参照用キャパシタ８１に対して付加されるため、信号端子ＴＳに接続されるチャージアンプの入力端子に接続される駆動負荷が低減し、消費電力が低減する。
［湿度計測処理部の変形例］
次に、湿度計測処理部の変形例について説明する。
図２０は、変形例に係る湿度計測処理部３１ａの構成を示す図である。図２０に示すように、第１チャージアンプ３０１ａ、第２チャージアンプ３０１ｂ、デマルチプレクサ（ＤＥＭＵＸ）３０５を有する点が上記実施形態の湿度計測処理部３１と異なる。
第１チャージアンプ３０１ａと第２チャージアンプ３０１ｂとは、上記実施形態のチャージアンプ３０１と同様の構成である。
第１チャージアンプ３０１ａの出力端子には第１Ｓ／Ｈ３０２ａが接続され、第２チャージアンプ３０１ｂの出力端子には第２Ｓ／Ｈ３０２ｂが接続されている。第１チャージアンプ３０１ａ及び第２チャージアンプ３０１ｂの各入力端子にはＤＥＭＵＸ３０５が接続されている。ＤＥＭＵＸ３０５は、センサチップ２０の信号端子ＴＳに接続されている。
ＤＥＭＵＸ３０５は、制御部３０４からの制御に基づいて、第１チャージアンプ３０１ａと第２チャージアンプ３０１ｂとを選択的に信号端子ＴＳに接続する。具体的には、ＤＥＭＵＸ３０５は、前述の第１期間Ｔ１には、第１チャージアンプ３０１ａを信号端子ＴＳに接続し、前述の第２期間Ｔ２には、第２チャージアンプ３０１ｂを信号端子ＴＳに接続する。
したがって、本変形例に係る湿度計測処理部３１ａでは、第１期間Ｔ１では第１チャージアンプ３０１ａによりＣＶ変換を行って第１Ｓ／Ｈ３０２ａによりサンプルホールドし、第２期間Ｔ２では第２チャージアンプ３０１ｂによりＣＶ変換を行って第２Ｓ／Ｈ３０２ｂによりサンプルホールドを行う。
湿度計測処理部３１ａのその他の構成及び動作は、上記実施形態の湿度計測処理部３１と同様である。
［シールド層の変形例］
次に、シールド層の変形例について説明する。
図１２では、下部電極８３の周囲にグランド配線１０７を近接させることにより、グランド配線１０７をシールド層として機能させているが、以下の変形例では、下部電極８３の周囲に個別にシールド層を設ける。
図２１は、シールド層の第１変形例を示す平面図である。図２１に示すように、第１変形例では、下部電極８３の周囲を取り囲むようにシールド層４００を形成している。このシールド層４００は、固定電位（例えば、電源電圧ＶＤＤ、グランド電位ＧＮＤ）とすることが好ましい。また、シールド層４００を、第１駆動信号又は第２駆動信号で電位固定するように構成してもよい。
図２２は、シールド層の第２変形例を示す平面図である。図２２に示すように、第２変形例では、下部電極８３の周囲を取り囲むように、第１シールド層４０１及び第２シールド層４０２を形成している。
第１シールド層４０１は、下部電極８３の周囲の一部（ほぼ半分）を取り囲んでおり、第２シールド層４０２は、他の部分（ほぼ半分）を取り囲んでいる。第１シールド層４０１と第２シールド層４０２とは、長さ、幅、厚み、下部電極８３からの距離がほぼ等しい。このため、第１シールド層４０１と下部電極８３との間で生じる寄生容量と、第２シールド層４０２と下部電極８３との間で生じる寄生容量とはほぼ等しい。
第１シールド層４０１は、信号線２０２に接続されており、第１駆動信号が印加される。第２シールド層４０２は、信号線２０３に接続されており、第２駆動信号が印加される。
第１シールド層４０１及び第２シールド層４０２に第１駆動信号及び第２駆動信号をそれぞれ印加した場合には、湿度検出用キャパシタ８０及び参照用キャパシタ８１の静電容量の絶対値にずれが生じる可能性があるが、このずれは推定可能な値であるので、出力電圧Ｖｏ等の補正により打ち消すことが可能である。
なお、下部電極８３の周囲を取り囲むシールド層を、さらに３以上に分割してもよい。
［その他の変形例］
以下、その他の種々の変形例について説明する。
上記実施形態では、ＥＳＤ保護回路をＮＭＯＳトランジスタにより構成しているが、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）により構成してもよい。
また、上記実施形態では、センサチップ２０の基板をｐ型半導体基板７０としているが、ｎ型半導体基板を用いることも可能である。
また、上記実施形態では、湿度検出装置１０を、センサチップ２０とＡＳＩＣチップ３０とを積層したスタック構造としているが、本発明は、スタック構造以外の湿度検出装置にも適用可能である。
また、上記実施形態では、湿度検出用キャパシタ８０と参照用キャパシタ８１とを設けているが、参照用キャパシタ８１は必須ではなく設けなくてもよい。この場合、第２駆動信号を出力する第２駆動回路ＤＲＶ２は不要である。この場合においても図１７に示す測定シーケンスにより、リーク電流によるチャージアンプ３０１の出力電圧誤差が抑制される。
また、上記実施形態では、湿度検出部２１を、静電容量変化型の湿度センサとしているが、吸脱湿による感湿膜の抵抗の変化を検出するピエゾ抵抗式等の抵抗変化型湿度センサとしてもよい。
また、上記実施形態では、検出装置として、湿度を検出する湿度検出装置１０を例示しているが、本発明は、湿度以外の物理量を検出する検出装置にも適用可能である。すなわち、湿度検出部２１に代えて、湿度以外の物理量に応じた信号を出力する検出部を設けることが可能である。すなわち、感湿膜８６に代えて、湿度以外の物理量に応じて誘電率が変化する物理量検出膜を用いることが可能である。
また、本開示において、「覆う」や「上」という文言により表される２つの要素の位置関係は、第１の要素を第２の要素の表面に、他の要素を介して間接的に設けられる場合、及び直接的に設けられる場合の両方を含む。
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
１０ 湿度検出装置（検出装置）、２０ センサチップ（第１半導体チップ）、２１ 湿度検出部、２２ 温度検出部、２３ 加熱部、２４ ボンディングパッド、３０ ＡＳＩＣチップ（第２半導体チップ）、４０ モールド樹脂、５０ 開口部、６０ 静電気放電保護回路、７０ ｐ型半導体基板、８０ 湿度検出用キャパシタ（検出用キャパシタ）、８１ 参照用キャパシタ、８２ 参照電極、８３ 下部電極、８４ 上部電極、８４ａ 開口、８６ 感湿膜（物理量検出膜）、１０７ グランド配線、３００ 駆動部、３０１ チャージアンプ（電荷電圧変換部）、４００ シールド層、４０１ 第１シールド層、４０２ 第１シールド層

Claims (13)

  1. 基板と、
    前記基板の上方に設けられた参照電極と、
    前記参照電極の上方に絶縁膜を介して設けられた下部電極と、
    前記下部電極の上方に物理量検出膜を介して設けられた上部電極と、
    を有し、
    前記上部電極と前記下部電極とにより平行平板型の検出用キャパシタが構成され、前記下部電極と前記参照電極とにより平行平板型の参照用キャパシタが構成された検出装置。
  2. 前記下部電極の周囲には、シールド層が配置されている請求項１に記載の検出装置。
  3. 前記シールド層が２以上に分割されている請求項２に記載の検出装置。
  4. 前記シールド層は、前記下部電極の周囲の一部を取り囲む第１シールド層と、前記下部電極の周囲の他の部分を取り囲む第２シールド層とを有し、
    前記第１シールド層と前記第２シールド層とには、逆位相の駆動信号が印加される請求項３に記載の検出装置。
  5. 前記シールド層は、前記参照電極、前記下部電極、及び前記上部電極に接続された各信号線を覆っている請求項２に記載の検出装置。
  6. 前記各信号線には、静電気放電保護回路が接続されている請求項５に記載の検出装置。
  7. 前記基板は半導体基板であって、
    前記静電気放電保護回路は、ＭＯＳトランジスタで構成されている請求項６に記載の検出装置。
  8. 前記シールド層は、前記下部電極と同一の製造工程で形成された配線層である請求項３ないし７いずれか１項に記載の検出装置。
  9. 前記上部電極に交流の第１駆動信号を印加し、前記参照電極に前記第１駆動信号とは逆位相である交流の第２駆動信号を印加する駆動部と、
    前記下部電極から出力される電荷を電圧に変換する電荷電圧変換部と、
    を有する請求項１ないし８いずれか１項に記載の検出装置。
  10. 前記検出用キャパシタと前記参照用キャパシタとを含む第１半導体チップと、
    前記駆動部と前記電荷電圧変換部とを含む第２半導体チップと、
    を有する請求項９に記載の検出装置。
  11. 前記第１半導体チップは、前記第２半導体チップ上に積層されている請求項１０に記載の検出装置。
  12. 前記物理量検出膜は、感湿膜である請求項１ないし１１いずれか１項に記載の検出装置。
  13. 前記感湿膜は、ポリイミドにより形成されている請求項１２に記載の検出装置。
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