KR20020047212A - 전자 디바이스의 파라미터 측정 방법 및 장치 - Google Patents
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Abstract
본 발명에서는 기판과 SOI 디바이스의 드레인 사이의 고유 캐패시턴스가 회로의 일부로서 이용되는 것에 관한 것이다. 기판은 칩 외부의 센싱 핀(sensing pin)에 접속되며, 다른 전자 구성 요소는 결합되어(hooked up) 상기 기판과 상기 드레인 사이의 고유 캐패시턴스를 포함하고, 고유 캐패시턴스에 따라 동작하는 회로를 형성한다.
Description
본 발명은 전자 회로에 관한 것으로, 보다 구체적으로 실리콘 온 절연체(Silicon on Insulator(SOI)) 및 유사한 디바이스내의 파라미터를 측정하는 향상된 기술에 관한 것이다.
도 1은 2개의 반도체 디바이스(102 및 103)가 다른 소자들과 함께 구성되어 하프 브리지 회로(a half bridge circuit)를 형성하는 예시적인 종래 기술의 구성을 나타낸다. 이러한 디바이스는 MOS 디바이스, SOI 또는 다른 타입일 수 있다. 이러한 디바이스는 도 2에 도시된 바와 같이 전형적으로 기판(201)상에 필요한 여러 층을 증착하는 공지된 기술을 이용하여 제조된다. 디바이스(102 및 103)는 통상적으로 각기 칩 상에 제조되며, 경계(125)는 칩의 외부 경계를 나타낸다.
도 1에 도시된 바와 같이, 한 표준 애플리케이션은 하프 브리지의 출력을 측정하기 위하여 외부 캐패시터(105 및 106)의 이용을 포함한다. 센싱 리드(a sensing lead)(107)는 통상적으로 SOI 디바이스(102 및 103)가 존재하는 칩의 외부에 접속된다. 센싱 리드는 표준 장비를 이용하여 측정될 수 있다. 외부 소자의 나머지 부분인 인덕터(108), 캐패시터(109 및 115) 및 저항(110)은 표준 공진 출력회로를 형성하도록 배열된다.
동작 시에, 고전압 캐패시터(105)는 AC 신호를 센싱 리드(107)에 전송하며, 이러한 신호는 외부 장비로부터 SOI 디바이스의 동작을 모니터링하기 위하여 측정 디바이스에 전달된다. 이 배열 장치는 기본적으로 만족스럽기는 하지만, 외부 구성 요소의 이용은 비용을 증가시키며, 신뢰도를 떨어뜨린다.
외부 모니터링은 다양한 애플리케이션에서 요구된다. 예를 들면, 어떤 스위칭 회로에서는 소프트 스위칭 영역(soft switching region)이라고 불리는 영역에서 디바이스의 동작을 유지하는 것이 바람직하다. 이러한 목적을 달성하는 유일한 방법은 디바이스의 동작을 모니터링하여 하드 스위칭 영역(hard switching region)에 도달한 경우에는 보정을 행하는 것이다.
앞서 기술한 관점에서 볼 때, 많은 추가적인 구성 요소를 그다지 요구하지 않는 센싱 장치를 구성하는 것이 바람직할 것이다. 이러한 디바이스의 제조 비용을 줄이는 것 또한 바람직할 것이다. 추가적인 외부 캐패시터에 대한 필요성을 제거하는 것 또한 바람직한 목적이다.
전술한 종래 기술의 문제점 및 다른 문제점들은 본 발명에 따라 극복될 것이며, 본 발명은 종래 기술에서 전형적으로 요구된 추가적인 비용 및 보정없이 센싱에 요구되는 캐패시터를 구현하는 기술에 관한 것이다. 보다 구체적으로, 별도의 센싱 리드가 디바이스의 기판으로부터 외부 핀으로 돌출된다. 기판과 드레인 사이의 고유 잔류 캐패시턴스(inherent residual capacitance)가 센싱 캐패시터로 이용된다. 이 잔류 캐패시턴스는 통상적으로 원하지 않는 기생 캐패시턴스로 간주된다. 애플리케이션은 이러한 내부 센싱 캐패시터를 이용하여 로직 게이트(logic gate)를 제어하거나, 외부 디바이스를 통제 또는 제어하거나, 디바이스를 소프트 스위치 영역에 유지하는 것을 포함한다. 다른 실시예에서, 기판과 디바이스의 다른 부분(예를 들면, 게이트 또는 소스) 사이의 고유 캐패시턴스가 이용될 수 있다.
도 1은 SOI 디바이스 및 몇몇 외부 캐패시터를 구비하는 종래 기술의 장치의 예를 도시하는 도면이다.
도 2는 SOI 디바이스의 물리적 구조의 단면도이다.
도 3은 소스에서 드레인으로의 통상적인 내부 접속을 나타내는 예시적인 종래 기술의 장치를 도시하는 도면이다.
도 4는 본 발명에 따라 접속된 디바이스의 예시적인 장치를 도시하는 도면이다.
도 5는 본 발명의 다른 예시적인 실시예를 도시하는 도면이다.
도 6은 하나이상의 외부 로직 게이트와 결합하는 본 발명의 이용을 도시하는 도면이다.
도 2는 기판층(201) 및 매립 산화물층(202)을 포함하는 전형적인 SOI 디바이스의 단면도를 도시한다. 나머지 층들은 이러한 디바이스의 표준 제조 기술에 따라 도시되어 있다. 디바이스는 소스(204), 게이트(205) 및 드레인(206)을 포함한다. 상업적으로 이용가능한 다양한 이러한 디바이스가 존재하며, 이용되는 구체적인 특정 디바이스는 본 발명에서 중요하지 않다.
전형적인 애플리케이션에서, 도 3에 도시된 바와 같이 기판층(204)은 소스층에 직접 접속된다. 이러한 접속은 도 3에 도시된 바와 같이 반도체 칩의 내부에서 이루어지며, 빗금 친 경계(309)는 디바이스의 외부 경계를 나타낸다. 종종, 단일 외부 패키지는 소스, 게이트 및 드레인을 나타내는 3개의 단자, 및 드레인에 접속되어 있는 작은 탭(tap)을 포함할 것이다.
도 1의 외부 캐패시터(105 및 106)의 이용은 도 3의 캐패시턴스(307)로 도시된 것과 같은 기판(201)과 드레인(206) 사이의 고유 캐패시턴스의 이점을 이용하지 못한다. 이러한 캐패시턴스는 단지 이러한 디바이스의 생산에 고유한 물리적 현상, 그 크기 및 다른 파라미터의 결과이다. 고유 캐패시턴스(307)는 본 기술 분야의 당업자에 의해서 용이하게 계산될 수 있으며, 추가적인 비용 없이도 디바이스상에 존재할 수 있다. 캐패시터(307)의 값은 드레인의 크기, 도 2의 기판(201)의 면적 및 매립 산화물층(202)의 면적에 따라 변화한다.
보다 구체적으로, 도 2를 참조하면, 매립 산화물층(202)이 드레인(206)과 기판(201) 사이의 절연체로 동작하기 때문에 캐패시턴스가 형성된다. 그러면, 드레인(206)과 기판(201)은 캐패시터 평판으로 동작한다. 따라서, 평행 평판 캐패시터의 캐패시턴스를 계산하는 표준 등식이 이용될 수 있다.
기판층(201)과 매립 산화물층(202)위의 디바이스의 다른 부분 사이에도 고유 캐패시턴스가 존재함에 주의하여야 한다. 드레인의 전형적인 영역은 보다 높은 값의 캐패시터를 제공하기에 충분히 크기 때문에 드레인/기판 캐패시턴스를 이용하도록 선택되었는데, 이는 소프트 스위칭 영역(soft switching region)내의 동작을 보장하기 위하여 측정 회로에 있어서 전형적으로 요구되는 바이다. 따라서, 본 명세서에서는 설명을 위한 예로서 드레인 기판 캐패시턴스를 이용한다. 그러나, 본 발명은 유용한 측정 요소로서 기판/캐패시턴스의 또는 기판/소스 캐패시턴스의 이용을 배제하지 않는다.
도 4에 나타난 바와 같이, 본 발명은 소스 및 기판이 내부적으로 접속되지 않을 것을 의도한다. 대신에 측정을 위하여 별도의 핀이 기판으로부터 디바이스의 외부로 돌출된다. 한가지 편리한 기술은 디바이스 패키지 외부의 작은 탭의 이용을 포함한다. 보다 구체적으로, 때때로 열 흡수 장치(a heat sink)로 이용되며 종종 드레인에 접속되는 표준 T0-220과 같은 부분의 외부의 탭이 드레인 대신 기판에 접속될 수 있다. 이것은 통상적인 디바이스 패키징(packaging)이 변형되지 않고서 이용되는 것을 가능하게 한다.
도 4에 도시된 바와 같이, 센싱 핀(406)은 디바이스의 외부의 측정 장치에 접속될 수 있다. 측정 장치(410)는 센스(406) 및 공통 접지에 접속된다. 캐패시터(307)는 다양한 신호를 통과시키지만 DC는 억압하기 때문에, 도 4의 기판 센스(406)는 드레인 전압의 유도체(derivative)를 나타내는 신호이다.
이리하여, 드레인/기판 캐패시턴스(307)는 센싱 메카니즘(a sensing mechanism)에 이용된다. 보다 구체적으로, 캐패시터(307)로부터의 전류는 시간에 대한 드레인(206)에서의 전압 변화의 척도가 된다. 고유 캐패시터는 필요한 신호를 제공하므로 외부 캐패시터(105)가 제거될 수 있다.
도 5는 저항(501)이 내부 캐패시턴스(307)와 직렬로 배치된 본 발명의 실시예를 나타낸다. 이 저항은 저항을 증착하는 통상적인 기술에 따라 SOI 디바이스와 함께 칩 상에 제조된다. 그런 다음, 센싱 핀(511)은 칩 외부로 돌출되며, 센싱 핀은 캐패시터(307)와 내부 저항(501) 사이의 전압 분배를 나타낸다. 따라서, 도 5의 실시예에서 고유 캐패시턴스(307)는 전압 분배기 회로의 일부로 이용된다.
도 6은 상기 논의된 내부 저항(501)과 직렬로 접속된 고유 캐패시턴스(307)를 포함하는 본 발명의 다른 예시적인 실시예를 나타낸다. 이 실시예에서는 핀(602)에 나타나는 출력을 제어하기 위하여 로직 세트(601)가 센싱 지점에 추가된다. 로직 수신기는 캐패시터(307) 양단의 전압 변화율에 비례하는 신호를 수신한다. 로직은 게이트를 제어하는 데에 이용될 수 있다(예를 들면, 전압 변화가 너무 급격한 경우에는 게이트를 차단(shut off)함). 로직(601)이 하나이상의 로직 게이트 및 칩 상에, 또는 칩 외부에 기능부를 포함할 수 있음에 주의하라.
상기 논의된 바는 드레인과 기판 사이의 고유 캐패시턴스에 관한 것이지만, 기판과 게이트 사이, 기판과 소스 사이에도 캐패시턴스가 존재한다. 기판이 도 4의 핀(406)을 통하여 디바이스 외부의 지점에 접속된다는 사실에 기인하여 이들 보다 낮은 캐패시턴스 또한 이용할 수 있다.
상기 기술된 바는 본 발명의 바람직한 실시예에 관한 것이지만, 다양한 변형/추가가 본 기술 분야의 당업자에게는 자명할 것이다. 보다 구체적으로, 본 발명에 대하여 외부적으로, 그리고 내부적으로 이용된 장치 모두가 변경될 수 있을 것이다. 기판(201)을 칩 외부에 접속시키는 센싱 핀(406 또는 511)은 다양한 상이한 캐패시터, 저항 또는 다른 전자 소자에 접속될 수 있다. 측정된 파라미터에 근거하여 디바이스의 동작을 변화시키는 제어 회로는 본 명세서에 나타난 바와는 다를 수 있으며, 본 기술 분야의 당업자에 의해서 센싱 핀의 다른 용법이 이용될 수 있다. 상기 기술된 사항은 첨부된 청구의 범위에 포함될 것이다.
Claims (13)
- 소스(a source)(202), 게이트(a gate)(205) 및 드레인(a drain)(206)을 가지는 전자 디바이스로서, 상기 전자 디바이스는 기판(201)상에 존재하며, 상기 전자디바이스 및 상기 기판은 외부 핀(external pins)(406)을 가지는 칩 내에 존재하고, 상기 기판은 상기 외부 핀(406)에 전기적으로 접속되며 상기 소스에는 접속되지 않는 전자 디바이스.
- 제 1 항에 있어서,상기 기판과 상기 소스 사이에 접속되는 저항(501)을 더 포함하며, 상기 저항은 상기 칩 내부에 있는 전자 디바이스.
- 제 2 항에 있어서,상기 저항은 공통 지점에서 상기 기판과 적어도 하나의 로직 게이트(601)에 접속되어, 그 지점에서 전기적 활동 상태를 모니터링(monitoring)하는 전자 디바이스.
- SOI 디바이스내의 고유 캐패시터(an inherent capacitor)(307) 양단의 전압 변화를 측정하는 방법으로서, 상기 방법은 상기 디바이스의 외부 부분(406)을 상기 기판에 직접 접속하는 단계와, 상기 외부 부분상의 전기적 신호를 측정하는 단계를 포함하는 전압 측정 방법.
- 제 4 항에 있어서,상기 칩 내부의 추가적인 전기 성분(501)이 상기 기판과 상기 소스 사이에 접속되는 전압 측정 방법.
- 도전성 기판층(201), 반도체층(202) 및 드레인(206)을 포함하는 반도체 디바이스로서, 상기 반도체 디바이스는 칩 상에 존재하며, 상기 소스에는 접속되지 않고 상기 기판(201)에 접속되며, 상기 칩 외부의 지점으로 연장되는 핀(406)을 포함하는 반도체 디바이스.
- 제 6 항에 있어서,상기 칩 외부의 상기 지점에 접속되는 적어도 하나의 로직 게이트(601)를 더포함하는 반도체 디바이스.
- 제 6 항에 있어서,상기 칩 상에 존재하며, 상기 소스와 상기 기판 사이에 접속되는 저항(501)을 더 포함하는 반도체 디바이스.
- 제 8 항에 있어서,상기 반도체 디바이스에 접속된 측정 장치를 더 포함하는 반도체 디바이스.
- 소스(204), 게이트(205), 드레인(206) 및 기판(201)을 가지는 디바이스내의 전기적 활동 상태를 측정하는 방법에 있어서,상기 기판과 접지 사이에 측정 디바이스(410)를 접속시키는 단계와,상기 측정 디바이스(410)로 상기 기판(201)상에 존재하는 신호의 변화율을 측정하는 단계와,상기 측정 단계에 근거하여 상기 디바이스의 동작을 조절하는 단계를 포함하는 측정 방법.
- 제 10 항에 있어서,상기 조절 단계는 로직 게이트(601)에 의해서 처리하는 단계를 포함하는 측정 방법.
- 캐패시터를 포함하는 전자 회로를 형성하는 방법에 있어서,소스(204), 게이트(205) 및 드레인(206)을 포함하는 SOI 디바이스를 제조하는 단계와,상기 기판과, 상기 소스(204) 또는 상기 드레인(206) 또는 상기 게이트(205) 중 하나 사이의 캐패시턴스 값을 계산하는 단계와,상기 SOI 디바이스 외부의 구성 요소(601)를 포함하는 회로에서 요구되는 캐패시터 값을 계산하는 단계와,다수의 전기적 성분을 포함하는 회로를, 상기 기판과, 상기 소스(204) 또는 상기 드레인(206) 또는 상기 게이트(205) 중 하나 사이의 캐패시턴스 값이 상기 요구되는 캐패시터로 이용되거나, 그 일부를 형성하는 방식으로 접속하는 단계를 포함하는 전자 회로 형성 방법.
- 제 12 항에 있어서,상기 SOI 디바이스 상에 저항(501)을 제조하는 단계를 더 포함하는 전자 회로 형성 방법.
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