JPH03224233A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体集積回路装置に関し、さらに詳しく言
えば、電気的シールドにより、アナログ信号の電位レベ
ルを安定化させた半導体集積回路装置に関する。

（ロ）従来の技術 近年、半導体集積回路は、大規模化、高集積化が進み配
線本数の増加、配線間距離の短縮という方向にある。

このため、互いに隣接する平行配線間に存在する分布容
量が増大し、隣接する配線の電位変化の影響が大きくな
る傾向にある。

この場合、デジタル信号配線においては、通常のデジタ
ル回路の耐ノイズ性が比較的大きい為、このような電位
変化の影響により、誤動作することは稀である。

しかしながら、デジタル信号配線とアナログ信号配線と
が隣接している平行配線においては、このような電位変
化が直接例えばＡ／Ｄコンバータ又はＤ／Ａコンバータ
の変換精度を悪化させるという問題があり、これを避け
るためには配線間の距離を変換精度を悪化させない程度
まで広げるか、又は平行配線を回避するパターンレイア
ウト上の工夫をしなければならなかった。

第５図は、従来例に係るＡ／Ｄコンバータの回路図であ
り、 第４図は、第５図の回路における第１の配線（１）、第
２の配線（２）を含む断面図である。

図において、デジタル信号用の第１の配線（１）と、ア
ナログ信号用の第２の配線（２）とから成る平行配線が
形成され、第２の配線（２）はゲートにサンプルホール
ド用の信号φが入力されたＰチャンネルトランジスタＴ
を介して比較器の一方の入力端子に接続され、基準電圧
Ｖ　ｒｅｆが前記比較器の他方の入力端子に入力されて
いる。

容量Ｃ３及び容量Ｃ８は第１の配線（１）及び第２の配
線（２）と半導体基板間の容量である。

第１の配線（１）と第２の配線（２）との間には容量Ｃ
３が形成されている。

第６図は第５図の回路の動作例を示したタイミングチャ
ートである。サンプルホールド用の信号φがロウレベル
の時、ＰチャンネルトランジスタＴはオンし、その結果
第２の配線（２）においてアナログ信号が比較器の一方
の入力端子に伝達され、アナログ電圧Ｖに達する。

次に、信号≠がハイレベルの時、Ｐチャンネルトランジ
スタＴはオフし、その結果前記アナログ電圧Ｖがホール
ドされる。

この時、第１の配線（１）がロウレベルからハイレベル
に変化した場合、配線間容量Ｃ８の影響で第２の配線（
２）の電位はΔＶｌ＝ＣＩ／（ＣＩ＋Ｃ。

＋Ｃ５）ＸＶ。だけ増加する。

ここで、ｖｏは第１の配線（１）の電位変化である。

この容量Ｃ１が大きいと、Δｖ１の値が大きくなり、基
準電圧Ｖｒｅｆとの比較において、Δｖ１の誤差が生ず
るのでＡ／Ｄ変換の誤差が大きくなってしまう。

（ハ）発明が解決しようとする課題 従来の半導体集積回路装置においては、デジタル信号配
線とアナログ信号配線とが隣接している平行配線間の容
量によりアナログ信号が変化し、例えばＡ／Ｄコンバー
タの変換精度の悪化を招く。

したがって、変換精度の悪化を避けるためには、配線間
の距離を広げなければならず、配線面積が増加するとい
う欠点がある。

また、パターンレイアウト上で平行配線を回避すること
は、パターンレイアウトの自由度を小さくし、かつ自動
配置配線上の制約になるという欠点がある。

本発明は、前述の課題に鑑みて創作されたものであり、
配線面積を増加させることなく、パターンレイアウトの
自由度を小さくすることなく、かつアナログ信号の電位
レベルを安定化させた半導体集積回路装置を提供するこ
とを目的とする。

（ニ）課題を解決するための手段 本発明の半導体装置は、デジタル信号用の第１の配線と
、アナログ信号用の第２の配線とから成る同一層の平行
配線と、 前記平行配線間に絶縁膜を介して形成きれた同一層の第
３の配線と、 前記平行配線の下層及び上層のうち少な（とも一方の絶
縁膜を介して形成された配線層とが設けられ、 前記第３の配線及び前記配線層が一定の電位に固定され
ていることを特徴とする。

（ホ）作用 本発明は、前述のように平行配線間に絶縁膜を介して形
成きれ、かつ一定の電位に固定された第３の配線と、 前記平行配線の下層及び−上層のうち少なくとも一方に
絶縁膜を介して形成され、かつ一定の電位に固定された
配線層が設けられているので、第３の配線及び配線層の
シールド効果により、前記第３の配線及び配線層のうち
少なくとも一方がない場合に比較して配線間容量を非常
に小さくできるので、デジタル信号の電位変化の影響を
小さくし、アナログ信号の電位レベルを安定化し、アナ
ログ回路の精度を向上できる。

〈へ）実施例 以下、本発明に係る一実施例を第１図乃至第３図を参照
して説明する。

第１図は、本発明の一実施例の断面図であり、アルミニ
ウムより成るデジタル信号用の第１の配線（１１）と、
アルミニウムより成るアナログ信号用の第２の配線（１
２）とが平行配線を形成している。

平行配線間には、一定電位に固定され、アルミニウムよ
り成る第３の配ｍ（１３）が絶縁膜（１４）を介して配
置されている。

平行配線の上層には、絶縁膜（１４）を介して、アルミ
ニウムより成る配線層（１５）が設けられ、第３の配線
（１３〉と配線層り１５）とを電気的に接続するための
スルーホールＨが形成されている。

第２図は、本発明に係るＡ／Ｄコンバータ回路の回路図
である。図においては、第３の配線（１３）及び配線層
（１５）は接地電位に接続されているが、電源電位に接
続されてもよい。

このような構成によれば、第３の配線（１３）及び配線
層（１５）のシールド効果により、配線間容量を非常に
小さくできる。

第３図は、第２図の回路の動作例を示すタイミングチャ
ートである。

サンプルホールド用の信号φがロウレベルの時、Ｐチャ
ンネルトランジスタＴはオンし、その結果第２の配線（
１２）においてアナログ信号が比較器の一方の入力端子
に伝達され、アナログ電圧Ｖに達する。

次に、信号φがハイレベルの時、Ｐチャンネルトランジ
スタＴはオフし、その結果前記アナログ電圧Ｖがホール
ドされる。

この時、第１の配線（１１）がロウレベルからハイレベ
ルに変化した場合、第２の配線（１２）の電位Ｖは配線
間容量Ｃ１により影響を受けるが、Ｃ４は前述のＣ１に
比べて非常に小さいため、第２の配線（１２）の電位の
変化ΔＶ、は、ΔＶ、に比べて非常に小さい。従って、
アナログ電圧レベルＶの安定度が良くなり、Ａ／Ｄ変換
精度を向上することが可使である。

（ト）発明の効果 以上に説明したように、本発明によればデジタル信号配
線とアナログ信号配線とから成る平行配線間の容量を従
来に比べて非常に小さくできるので、アナログ信号の１
位レベルを安定化した半導体集積回路を製造することが
できる。

【図面の簡単な説明】 第１図は、本発明に係る一実施例の断面図、第２図は、
本発明に係るＡ／Ｄコンバータ回路の回路図、 第３図は、第２図の回路の動作例を示すタイミングチャ
ート、 第４図は、従来例に係る断面図、 第５図は、従来例に係るＡ／Ｄコンバータ回路の回路図
、 第６図は、第５図の回路の動作例を示すタイミングチャ
ートである。 １１：ｌｌ／配媒 １３：＄３／）配線 １５：配線１ １２：嶌２１国 ７４：、１社４１１月ｌ叱 第３図 第４図 第５ＷＡ 第６ 図

Claims (3)

【特許請求の範囲】
1. （１）デジタル信号用の第１の配線と、アナログ信号用
   の第２の配線とから成る同一層の平行配線を有する半導
   体集積回路装置において、 前記平行配線間に絶縁膜を介して形成された同一層の第
   ３の配線と、 前記平行配線の下層及び上層のうち少なくとも一方の絶
   縁膜を介して形成された配線層とが設けられ、 前記第３の配線及び前記配線層が一定の電位に固定され
   ていることを特徴する半導体集積回路装置。
2. （２）前記第３の配線及び前記配線層に、電源電位又は
   接地電位が印加され、一定の電位に固定されていること
   を特徴とする請求項第１項記載の半導体集積回路装置。
3. （３）前記第３の配線と前記配線層とを電気的に接続す
   るためのスルーホールが形成されていることを特徴とす
   る請求項第１項又は請求項第２項記載の半導体集積回路
   装置。