JP2006071292A - 回路装置の製造方法 - Google Patents
回路装置の製造方法 Download PDFInfo
- Publication number
- JP2006071292A JP2006071292A JP2004251365A JP2004251365A JP2006071292A JP 2006071292 A JP2006071292 A JP 2006071292A JP 2004251365 A JP2004251365 A JP 2004251365A JP 2004251365 A JP2004251365 A JP 2004251365A JP 2006071292 A JP2006071292 A JP 2006071292A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- external electrode
- measurement
- pattern
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
【課題】 本発明は複数の回路素子を搭載した回路装置の製造方法に関し、特に、内蔵された回路素子の電気的特性を測定することができる回路装置の製造方法を提供する。
【解決手段】 本発明の回路装置の製造方法は、内蔵された回路素子30単体の電気的特性を測定するために測定用パターンを形成し、測定用パターンに外部電極を形成することで、パッケージ後においても測定を行うことを可能にした。ここで回路素子30と外部電極との間を電気的に接続する測定用パターンには、電気的信号を変化させる回路素子などが形成されないことを特徴とする。そして、外部電極は電気回路を形成する第1の外部電極37と測定にのみ使用される第2の外部電極38とから構成される。この第1の外部電極37と第2の外部電極38とをプローブによって電気的に接続することにより内蔵された回路素子30の電気的特性を測定することが可能となる。
【選択図】図4
【解決手段】 本発明の回路装置の製造方法は、内蔵された回路素子30単体の電気的特性を測定するために測定用パターンを形成し、測定用パターンに外部電極を形成することで、パッケージ後においても測定を行うことを可能にした。ここで回路素子30と外部電極との間を電気的に接続する測定用パターンには、電気的信号を変化させる回路素子などが形成されないことを特徴とする。そして、外部電極は電気回路を形成する第1の外部電極37と測定にのみ使用される第2の外部電極38とから構成される。この第1の外部電極37と第2の外部電極38とをプローブによって電気的に接続することにより内蔵された回路素子30の電気的特性を測定することが可能となる。
【選択図】図4
Description
本発明は複数の回路素子を搭載した回路装置の製造方法に関し、特に、内蔵された回路素子の電気的特性を測定することができる回路装置の製造方法に関する。
図7を参照して、従来の回路装置の製造方法を説明する。
先ず、図7(A)を参照して、樹脂等の絶縁性の材料から成る基板101にレーザー等でコンタクトホール103を形成して、コンタクトホール103の内側を含む基板101の両面にメッキ膜を形成する。そして、メッキ膜をエッチングすることにより、基板101の表面に第1の導電パターン102Aを形成し、裏面に第2の導電パターン102Bを形成する。
図7(B)を参照して、第1の導電パターン102A上に半導体素子104および回路素子106を載置し、金属細線105を介して第1の導電パターン102Aと半導体素子104とを電気的に接続する。そして、半導体素子104、回路素子106、金属細線105および第1の導電パターン102Aが覆われるように封止樹脂107で封止する。最後に、第2の導電パターン102Bの所定の箇所に外部電極108を形成する。このようにして回路装置100が製造される。
特開平9−74149
しかしながら、上述したような回路装置の製造方法では、回路装置100に内蔵された回路素子106を単体で電気的特性を検査することができなかった。これは、回路素子106が電気的に接続された第1の導電パターン102Aが半導体素子104を介して外部電極108と電気的に接続されているからである。
また、半導体素子104に電界効果トランジスタなどを採用した場合、外部電極108とプローブとの接触抵抗によってON抵抗を高精度に測定することができなかった。
本発明は上記した問題を鑑みて成されたものである。従って、本発明の主な目的は、内蔵された回路素子の電気的特性を高精度の測定することを可能にした回路装置の製造方法を提供することにある。
本発明の回路装置の製造方法は、電気回路を構成する導電パターンおよび測定に使用される測定用パターンを含む配線層を形成する工程と、前記配線層に複数の回路素子を電気的に接続する工程と、前記導電パターンと前記測定用パターンとをプローブによって電気的に接続することにより、前記回路素子の電気的特性を測定する工程とを具備することを特徴とする。従って、内蔵された回路素子単体の電気的特性を測定することが可能となる。
本発明の回路装置の製造方法によれば、電気回路を構成する導電パターンと、測定用パターンとが形成されており、導電パターンおよび測定用パターンとプローブとを電気的に接続することにより、内蔵された回路素子の電気的特性を測定している。従って、内蔵された回路装置単体の電気的特性を測定することが可能となり、信頼性の高い回路装置を製造することができる。
また、本発明の回路装置の製造方法によれば、配線層および回路素子は絶縁性樹脂にて封止され、絶縁性樹脂の裏面から露出する配線層に外部電極が電気的に接続されている。従って、樹脂封止された後においても内蔵された回路素子の電気的特性を測定することが可能となる。
更に、本発明の回路装置の製造方法によれば、外部電極は外部と電気信号のやりとりを行う第1の外部電極および測定に用いられる第2の外部電極とから成り、導電パターンは第1の外部電極と電気的に接続され、測定用パターンは第2の外部電極と電気的に接続されることを特徴とする。従って、測定だけに使用される外部電極が形成されており、四端子測定などの精度の高い測定方法を用いることが可能となる。
更に、本発明の回路装置の製造方法によれば、第1の外部電極および第2の外部電極とプローブとを電気的に接続することにより、回路素子の電気的特性を測定することを特徴とする。従って、回路素子の電気的特性だけでなく、導電パターンの断線などの不具合が発生した箇所を特定することが可能となる。
更に、本発明の回路装置の製造方法によれば、外部電極を形成する前に、回路素子の電気的特性を測定することを特徴とする。従って、導電パターンおよび測定用パターンとプローブとの接触面積が広いため、より確実な測定を行うことが可能となる。
更に、本発明の回路装置の製造方法によれば、導電パターンと測定用パターンとをプローブで電気的に接続することにより、一つの前記回路素子の電気的特性を測定することを特徴とする。従って、誤配置された回路素子を特定することが可能となる。
更に、本発明の回路装置の製造方法によれば、測定用パターンは導電パターンから分岐して成ることを特徴とする。従って、導電パターンの断線などの不具合があった場合、その箇所を特定することが可能となる。
〈第1の実施形態〉
図1から図4を参照して、本形態の回路装置の製造方法を説明する。
図1から図4を参照して、本形態の回路装置の製造方法を説明する。
図1(A)を参照して、第1の導電箔11と第2の導電箔12とが絶縁膜13を介して積層された基板14を用意する。そして、第1の導電箔11の表面にレジスト16を塗布した後、パターニングを行って第1の導電箔11を部分的に露出させる。次に、レジスト16をマスクにして第1の導電箔11をエッチングする。このことにより、第1の導電箔11の所定の箇所に貫通孔17が形成される。貫通孔17を形成した後、レジスト16は除去される。
ここで、第1の導電箔11および第2の導電箔12は、好ましくは、Cuを主材料とするもの、または公知のリードフレームの材料から成る。また、第1の導電箔11および第2の導電箔12は、メッキ法、蒸着法またはスパッタ法で絶縁膜13の表面に形成されたり、圧延法やメッキ法により形成された金属箔が貼着されても良い。
絶縁膜13は、ポリイミド樹脂またはエポキシ樹脂等の高分子から成る絶縁材料で成る。ペースト状のものを塗ってシートとするキャスティング法の場合、絶縁膜13の膜厚は、10μm〜100μm程度である。また、熱伝導性が考慮され、絶縁膜13の中にフィラーが混入されても良い。
本形態では、第1の導電箔11はCuを主材料とするであるので、エッチング液には塩化第二鉄または塩化第二銅を用いることができる。エッチングにより形成された貫通孔17の開口径は、例えば50〜100μm程度である。
図1(B)を参照して、第1の導電箔11をマスクにして、レーザーにより貫通孔17の真下の絶縁膜13を取り除く。そして、貫通孔17の底には第2の導電箔12の上面を露出させる。レーザーとしては炭酸ガスレーザーが好ましい。また、レーザーで絶縁膜13を除去した後、貫通孔17の底部に残査がある場合は、過マンガン酸ソーダまたは過硫酸アンモニウム等でウェットエッチングし、この残査を取り除く。
図1(C)を参照して、貫通孔17を含む第1の導電箔11全面にメッキ膜を形成する。このメッキ膜は無電解メッキ、電解メッキまたはそれらの組み合わせに形成することが可能である。ここでは、先ず無電解メッキにより、厚さ約2μmのCu膜を少なくとも貫通孔17を含む第1の導電箔11全面に形成する。これにより第1の導電箔11と第2の導電箔12が電気的に接続される。その後に、この第1および第2導電箔11、12を電極にして電解メッキを行い、厚さ約20μmのCu膜をメッキする。これにより貫通孔17はCuで埋め込まれ、接続部18が形成される。
図2(A)を参照して、基板14の表面および裏面をパターニングすることにより第1の配線層21および第2の配線層22を形成する。
第1の配線層21は、測定に使用される第1の測定用パターン21Aと電気回路を構成する第1の導電パターン21Bとを含んでいる。同様に、第2の配線層22も測定に使用される第2の測定用パターン22Aと電気回路を構成する第2の導電パターン22Bとを含んでいる。
基板14の上面図である図2(B)および、その下面図である図2(C)を参照して測定用パターンについて説明する。図2(A)は、第1の配線層21を上方から見た図である。図2(B)は、第2の配線層22を上方から見た図である。
実線で囲まれた箇所が第1の測定用パターン21Aであり、破線で囲まれた箇所が第1の導電パターン21Bである。ここで、第1の測定用パターン21Aは第1の導電パターン21Bから分岐して形成されている。本形態では回路素子載置領域27に載置される回路素子の電気的特性を測定するために、この測定用パターンが設けられている。また、第1の測定用パターン21Aを導電パターン21Bから電気的に独立するように形成することも可能である。
第1の導電パターン21Bは電気回路を構成し、パッド22、配線23、ダミーパターン24および、ランド25から成る。パッド23は半導体素子と金属細線によって電気的に接続される部位である。ランド25は半導体素子や回路素子が載置される箇所である。そして、配線23はパッド23またはランド25から延在し、電気信号を所定の箇所に伝達する部位である。
第2の測定用パターン22Aは接続部18Aを介して第1の測定用パターン21Aと電気的に接続されている。また第2の導電パターン22Bは接続部18Bを介して第1の導電パターン21Bと電気的に接続されている。また、上述した測定用パターンは、電気信号が通過するパターンとして機能しなくても良い。
図3(A)を参照して、第1の配線層21上に回路素子30、半導体素子31を載置する。半導体素子31は金属細線33を介して第1の配線層21と電気的に接続されている。
図3(B)を参照して、回路素子30、半導体素子31および、第1の配線層21が被覆されるように絶縁性樹脂33によって封止する。そして、第2の配線層22をソルダーレジスト36で被覆し、所定の箇所に外部電極が形成される。最後にダイシングして分離することで回路装置10が製造される。
ここで、外部電極として第1の外部電極37と第2の外部電極38が形成されている。第1の外部電極37は第2の導電パターン22Bと電気的に接続されており、外部との電気信号をやりとりする役割を有する。また、全ての外部接続電極が、実装される側の導電路に固着されても良い。
第2の外部電極38は、回路装置10に内蔵された回路素子30の電気的特性を測定するために使用される。
図4を参照して、回路装置10に内蔵された回路素子30を測定する工程について説明する。図4(A)は回路装置10の上面図であり、図4(B)は回路装置10の下面図である。そして、図4(C)は、回路装置10の電気回路図である。図4(A)では絶縁性樹脂33を、図4(B)ではソルダーレジスト36を省略して図示している。
図4(A)および図4(B)を参照して、第1の導電パターン21Bには回路素子30、半導体素子31および半導体素子32が電気的に接続されている。そして、半導体素子31は金属細線33を介して第1の導電パターンの所望の箇所と電気的に接続されている。
回路素子30は2つの電極を有し、それぞれが第1の導電パターン21B1および第1の導電パターン21B2と電気的に接続されている。
第1の導電パターン21B1は、回路素子30と半導体素子31とを電気的に接続しており、その途中から第1の測定用パターン21Aが分岐している。そして、第1の測定用パターン21Aは裏面に形成された第2の測定用パターン22Aと接続部18Aを介して電気的に接続されている。第2の測定用パターン22Aには第2の外部電極38が形成される。このことから、回路素子30と第2の外部電極38間でやりとりされる電気信号は、他の回路素子などによって影響を受けない。
第1の導電パターン21B2は、接続部18Bを介して第2の導電パターン22Bと電気的に接続されており、第2の導電パターン22Bには第1の外部電極37が形成されている。従って、第1の外部電極37と第2の外部電極38をプローブによって電気的に接続することにより、回路素子30単体の電気的特性を測定することが可能となる。
更に、具体的には、図4(C)を参照して、本形態では、回路素子30はコンデンサであり、一方の電極は第1の外部電極37に接続されており、他方の電極は半導体素子31と電気的に接続されている。そして、半導体素子31は多数の電極を有するICである。測定用パターンは回路素子30と第2の外部電極38とを電気的に接続しており、回路素子30と外部電極38との間に電気信号を変化させる素子などが存在しないように形成されている。このことにより、第1の外部電極37と第2の外部電極38とをプローブを用いて電気的に接続することによって、回路素子30単体の電気的特性の測定が可能となる。本形態では回路素子30としてコンデンサを採用したが、抵抗、トランジスタ、ダイオード等でもよい。
以上のことにより、測定用の第2の外部電極38を形成することで、樹脂封止した後でも回路素子30の電気的特性を測定することができる。従って、回路素子の誤配置を検査することができ、信頼性の高い回路装置を提供することが可能となる。ここで、第2の外部電極38は、測定用に用いられる電極として機能している。
更に、第1の測定用パターン21Aが第1の導電パターン21Bから分岐して成ることにより、第1の導電パターン21Bの断線などの不具合を検査することが可能となる。
更に、第2の外部電極を回路装置全体の機能検査の際に使用することにより、電気信号を詳細に測定することができ、更には不具合の箇所をより詳細に特定することが可能となる。
更に、フライングプローバ41を使用して回路素子30単体の電気的特性を測定した後、プローブカードを使用して回路装置全体の機能を行うことによって、より信頼性の高い回路装置の製造が可能となる。
本形態では外部電極を形成した後にプローブを当接させて測定を行ったが、外部電極を形成する前に測定してもよい。具体的には、回路素子10の裏面から露出した導電パターンにプローバを当接させて測定を行う。このように、外部電極形成前の測定することにより、プローブ40と当接させるパターンの面積が広い状態で測定を行うことが可能であるため、確実な測定を行うことが可能となる。
〈第2の実施形態〉
図5および図6を参照して、本形態の回路装置の製造方法を説明する。本形態では、単層の導電パターンが形成される場合について説明する。
図5および図6を参照して、本形態の回路装置の製造方法を説明する。本形態では、単層の導電パターンが形成される場合について説明する。
図5(A)を参照して、導電箔51を用意し、導電箔51の表面にレジスト16を塗布した後、パターニングを行って、導電箔51を部分的に露出させる。次に、レジスト16をマスクにして導電箔51をエッチングして分離溝52を形成する。
導電箔51はロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、最良としては、Cuを主原料とした導電箔、Fe−Ni等の合金から成る導電箔などが採用される。また、導電箔51の厚みは、後のエッチングを考慮すると10μm〜300μm程度が好ましい。しかし、300μm以上でも10μm以下の導電箔51を採用してもよく、導電箔51の厚みよりも浅い分離溝52が形成できればよい。分離溝52が形成された後、レジスト16は除去される。
エッチャントには、塩化第二鉄または塩化第二銅が主に採用され、導電箔51はこのエッチャントの中に浸漬させるか、シャワーリングされて処理される。ここでウェットエッチングは、一般に等方的にエッチングが進行するため、分離溝52の側面は湾曲構造になる。
図5(B)を参照して、導電箔51の上に回路素子30および半導体素子31を電気的に接続する。半導体素子31は、金属細線33を介して導電箔51と電気的に接続されている。そして、絶縁性樹脂33が分離溝52に充填されるように、回路素子30および半導体素子31を絶縁性樹脂33にて封止する。
本形態では半導体素子31として、電界効果トランジスタ(FET)が採用されている。回路素子30としては、ダイオード、トランジスタ、ICチップ等の半導体素子やチップコンデンサ、チップ抵抗などの受動素子が採用される。
図5(C)を参照して、導電箔51の裏面を、分離溝52に充填された絶縁性樹脂33が露出するまで一様に除去する。これは、エッチングによって行うのが好適である。しかし、研削または研削とエッチングの組み合わせによって成されても良い。
裏面から絶縁性樹脂33を露出させることにより、導電箔51が分離されて、測定用パターン55と導電パターン56が形成される。そして、裏面を一様にソルダーレジスト36で被覆した後、所望の箇所に第1の外部電極57および第2の外部電極58を形成する。最後に、ダイシングによって分離することで、回路装置50が形成される。
第1の外部電極57は外部と電気信号の入出力を行う部位である。そして第2の外部電極58は回路装置50に内蔵された半導体素子31の電気的特定を測定するために使用される。
半導体素子31は電界効果トランジスタであり、ソース電極およびゲート電極は金属細線37を介して導電パターン56と電気的に接続されている。ソース電極が接続されたパターンには第1の外部電極57Aおよび第2の外部電極58Aが形成されている。そして、ドレイン電極は半導体素子31の裏面に形成されており、導電性のロウ材によって導電パターン56と電気的に接続されている。このドレイン電極が接続されたパターンには、第1の外部電極57Bおよび第2の外部電極58Bが形成されている。
図6を参照して、回路装置に内蔵された半導体素子31を測定する工程について説明する。図6(A)は回路装置50の上面図であり、図6(B)は回路装置50の下面図である。そして、図6(C)は、半導体素子31の電気回路図である。図6(A)では絶縁性樹脂33を省略し、図6(B)ではソルダーレジスト36を省略して図示している。
導電パターン56に回路素子30および半導体素子31が電気的に接続されている。半導体素子31は金属細線33を介して導電パターン56の所望の箇所と電気的に接続されている。
本形態では、半導体素子31は電界効果トランジスタであり、この抵抗値(ON抵抗)を測定する。この抵抗値は非常に小さいため通常の二端子測定法では接触抵抗による電圧降下等によって正確に測定できないが、四端子測定法を採用することにより抵抗を正確に測定することができる。四端子測定とは電流印可端子と電圧測定端子とを分離することにより、接触抵抗の影響を取り除き、高精度な測定を可能にする測定方法である。
そこで、四端子測定を行うために測定用パターン55が形成されている。半導体素子31のソース電極は導電パターン56Aに接続され、ドレイン電極は導電パターン56Bに接続され、ゲート電極は導電パターン56Cに接続されている。そして、導電パターン56Aから分岐して成る測定用パターン55Aが形成されて、同様に導電パターン56Bからは測定用パターン55Bが分岐している。
ここで、半導体素子31を四端子測定するためには4つの外部電極が必要になる。従って、外部電極を形成できる箇所に導電パターン56A、56Bを引き回すために測定用パターン55A、55Bが形成されている。更に、導電パターン56Aには第1の外部電極57Aが形成されており、測定用パターン55Aには第2の外部電極58Aが形成されている。同様に、導電パターン56Bには第1の外部電極57Bが形成され、測定用パターン55Bには第2の外部電極58Bが形成されている。ここで、第2の外部電極58A、58Bが、測定のために形成される外部電極である。
この四つの外部電極(第1の外部電極57A、57B、第2の外部電極58A、58B)にプローブを電気的に接続することで、半導体素子31を四端子測定することが可能となる。従って、接触抵抗による測定誤差を防止することができ、半導体素子31の電気的特性を高精度に測定することが可能となる。
具体的には、図6(C)に示すように、半導体素子31のソース電極およびドレイン電極と電気的に接続される外部電極をそれぞれ2つずつ形成して、各第1の外部電極57を電流印可端子とし、各第2の外部電極58を電圧印可端子とすることで、接触抵抗の影響を取り除かれた高精度な測定が可能となる。また、測定用パターンは、半導体素子31と第2の外部電極との間に電気信号を変化させる素子等が存在しないように形成されることが好適である。
10 回路装置
11 第1の導電箔
12 第2の導電箔
13 絶縁膜
14 基板
18 接続部
21 第1の配線層
21A 第1の測定用パターン
21B 第1の導電パターン
22 第2の配線層
22A 第2の測定用パターン
22B 第2の導電パターン
30 回路素子
31 半導体素子
32 半導体素子
37 第1の外部電極
38 第2の外部電極
50 回路装置
55 測定用パターン
56 導電パターン
57 第1の外部電極
58 第2の外部電極
11 第1の導電箔
12 第2の導電箔
13 絶縁膜
14 基板
18 接続部
21 第1の配線層
21A 第1の測定用パターン
21B 第1の導電パターン
22 第2の配線層
22A 第2の測定用パターン
22B 第2の導電パターン
30 回路素子
31 半導体素子
32 半導体素子
37 第1の外部電極
38 第2の外部電極
50 回路装置
55 測定用パターン
56 導電パターン
57 第1の外部電極
58 第2の外部電極
Claims (7)
- 電気回路を構成する導電パターンおよび測定に使用される測定用パターンを含む配線層を形成する工程と、
前記配線層に複数の回路素子を電気的に接続する工程と、
前記導電パターンと前記測定用パターンとをプローブで電気的に接続することにより、前記回路素子の電気的特性を測定する工程とを具備することを特徴とする回路装置の製造方法。 - 前記配線層および前記回路素子は絶縁性樹脂にて封止され、前記絶縁性樹脂の裏面から露出する前記配線層に外部電極が形成されることを特徴とする請求項1記載の回路装置の製造方法。
- 前記外部電極は外部と電気信号のやりとりを行う第1の外部電極と測定に用いられる第2の外部電極とから成り、前記導電パターンは前記第1の外部電極と電気的に接続され、前記測定用パターンは前記第2の外部電極と電気的に接続されることを特徴とする請求項2記載の回路装置の製造方法。
- 前記第1の外部電極および前記第2の外部電極とプローブとを電気的に接続することにより、前記回路素子の電気的特性を測定することを特徴とする請求項3記載の回路装置の製造方法。
- 前記外部電極を形成する前に、前記回路素子の電気的特性を測定することを特徴とする請求項2記載の回路装置の製造方法。
- 前記導電パターンと前記測定用パターンとをプローブで電気的に接続することにより、一つの前記回路素子の電気的特性を測定することを特徴とする請求項1記載の回路装置の製造方法。
- 前記測定用パターンは前記導電パターンから分岐して成ることを特徴とする請求項1記載の回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004251365A JP2006071292A (ja) | 2004-08-31 | 2004-08-31 | 回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004251365A JP2006071292A (ja) | 2004-08-31 | 2004-08-31 | 回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006071292A true JP2006071292A (ja) | 2006-03-16 |
Family
ID=36152105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004251365A Pending JP2006071292A (ja) | 2004-08-31 | 2004-08-31 | 回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006071292A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008164385A (ja) * | 2006-12-27 | 2008-07-17 | Sanyo Electric Co Ltd | 回路装置及びデジタル放送受信装置 |
WO2013065410A1 (ja) * | 2011-10-31 | 2013-05-10 | シャープ株式会社 | 導電パターン形成筐体、アンテナ装置、導通検査方法、導通検査治具およびアンテナ装置の製造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0267673U (ja) * | 1988-11-10 | 1990-05-22 | ||
JPH05121513A (ja) * | 1991-10-24 | 1993-05-18 | Fujitsu Ltd | 半導体集積回路装置 |
JPH0648078A (ja) * | 1992-07-30 | 1994-02-22 | Mitsubishi Electric Corp | 非接触icカードとその製造方法及びテスト方法 |
JP2002076239A (ja) * | 2000-09-04 | 2002-03-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2002076238A (ja) * | 2000-09-04 | 2002-03-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2004506217A (ja) * | 2000-08-07 | 2004-02-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置のパラメータを測定する方法及び装置 |
JP2004241447A (ja) * | 2003-02-04 | 2004-08-26 | Sanyo Electric Co Ltd | 回路装置 |
-
2004
- 2004-08-31 JP JP2004251365A patent/JP2006071292A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0267673U (ja) * | 1988-11-10 | 1990-05-22 | ||
JPH05121513A (ja) * | 1991-10-24 | 1993-05-18 | Fujitsu Ltd | 半導体集積回路装置 |
JPH0648078A (ja) * | 1992-07-30 | 1994-02-22 | Mitsubishi Electric Corp | 非接触icカードとその製造方法及びテスト方法 |
JP2004506217A (ja) * | 2000-08-07 | 2004-02-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置のパラメータを測定する方法及び装置 |
JP2002076239A (ja) * | 2000-09-04 | 2002-03-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2002076238A (ja) * | 2000-09-04 | 2002-03-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2004241447A (ja) * | 2003-02-04 | 2004-08-26 | Sanyo Electric Co Ltd | 回路装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008164385A (ja) * | 2006-12-27 | 2008-07-17 | Sanyo Electric Co Ltd | 回路装置及びデジタル放送受信装置 |
WO2013065410A1 (ja) * | 2011-10-31 | 2013-05-10 | シャープ株式会社 | 導電パターン形成筐体、アンテナ装置、導通検査方法、導通検査治具およびアンテナ装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6246507B2 (ja) | プローブカード及びその製造方法 | |
JP2017101983A (ja) | 多点計測用のひずみセンサとその製造方法 | |
CN108257945A (zh) | 半导体器件 | |
JP2007171140A (ja) | プローブカード、インターポーザおよびインターポーザの製造方法 | |
TWI771534B (zh) | 佈線板及其製造方法 | |
JP4802155B2 (ja) | 配線基板 | |
JPH09105761A (ja) | プローブ構造の製造方法およびそれに用いられる回路基板 | |
JP2006071292A (ja) | 回路装置の製造方法 | |
US20140353017A1 (en) | Printed wiring board and method for manufacturing the same | |
JP4960854B2 (ja) | 電子部品検査装置用配線基板 | |
JP2006275579A (ja) | 検査基板および検査装置 | |
JP2012141274A (ja) | プローブカード用セラミック基板及びその製造方法 | |
KR102276512B1 (ko) | 전기 검사용 지그 및 그의 제조 방법 | |
CN112825310A (zh) | 超薄芯片的封装结构和柔性集成封装方法 | |
JP4131137B2 (ja) | インターポーザ基板の導通検査方法 | |
KR100821674B1 (ko) | 프로브 어셈블리 | |
JP5776230B2 (ja) | フリップチップパッケージ用基板の電気検査方法 | |
KR101174912B1 (ko) | 범프를 갖는 기판의 제조 방법 | |
JPH08340163A (ja) | プリント配線板 | |
JP4520689B2 (ja) | コンタクトプローブ、プローブ装置及びコンタクトプローブの製造方法 | |
JP2001242219A (ja) | 検査用プローブ基板及びその製造方法 | |
JP2022124091A (ja) | 配線基板積層体 | |
JP3447496B2 (ja) | 半導体搭載用配線板 | |
JP2023001607A (ja) | 配線基板積層体 | |
JP4544236B2 (ja) | Tabテープ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070719 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111114 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120306 |