JP2022003533A - 半導体装置 - Google Patents

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Abstract

【課題】積和演算を行う半導体装置を提供する。【解決手段】第１メモリセル、第２メモリセル及びオフセット回路１１２を有する半導体装置であって、第１メモリセルに第１アナログデータを保持し、第２メモリセルに参照アナログデータを保持し、第２アナログデータに応じた電位を選択信号として印加することで、第１アナログデータと第２アナログデータの積和に依存した電流を取得する。オフセット回路は、定電流回路ＣＩを有する。定電流回路は、トランジスタＴｒ４、Ｔｒ８と、容量素子Ｃ３とを有する。トランジスタＴｒ８の第１端子は、トランジスタＴｒ４の第１ゲートと、容量素子の第１端子とに電気的に接続される。トランジスタＴｒ４の第２ゲートは、容量素子の第２端子と電気的に接続している。トランジスタＴｒ８の第１端子と第２ゲートとの間の電位を容量素子で保持することで、トランジスタＴｒ４のソース‐ドレイン間に流れる電流の変動を抑制する。【選択図】図３

Description

本発明の一態様は、半導体装置、及び該半導体装置を有するシステムに関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像
装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それら
の検査方法、またはそれらのシステムを一例として挙げることができる。
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）は、神経
回路網をモデルにした情報処理システムである。ニューラルネットワークを利用すること
で、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待され
ており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められて
いる。
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニ
ットを介して、互いに結合された構成となっている。この結合の強度を変更することで、
様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると
考えられている。また、非特許文献１には、ニューラルネットワークによる自己学習機能
を備えたチップに関する技術が記載されている。
Ｙｕｔａｋａ Ａｒｉｍａ ｅｔ ａｌ，"Ａ Ｓｅｌｆ−Ｌｅａｒｎｉｎｇ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｃｈｉｐ ｗｉｔｈ １２５ Ｎｅｕｒｏｎｓ ａｎｄ １０Ｋ Ｓｅｌｆ−Ｏｒｇａｎｉｚａｔｉｏｎ Ｓｙｎａｐｓｅｓ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．２６，ＮＯ．４， ＡＰＲＩＬ １９９１， ｐｐ．６０７−６１１
ニューラルネットワークを半導体装置として構築するには、第１ニューロン回路と第２
ニューロン回路との間の結合強度を記憶し、第１ニューロン回路の出力とその結合強度と
を乗じて足し合わせる積和演算を実行するシナプス回路を実現する必要がある。つまり、
結合強度を保持するメモリ、積和演算を実行する乗算回路と加算回路などを該半導体装置
に実装する必要がある。
該メモリ、該乗算回路、該加算回路などをデジタル回路で構成する場合、該メモリは、
多ビットの情報の記憶ができる仕様とする必要があり、加えて、該乗算回路、及び該加算
回路は、多ビットの演算を取り扱うことができる仕様とする必要がある。つまり、ニュー
ラルネットワークをデジタル回路で構成するには、大規模なメモリ、大規模な乗算回路、
及び大規模な加算回路が必要となり、そのため、該デジタル回路のチップ面積が増大する
。
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発
明の一態様は、新規な半導体装置を有するモジュールを提供することを課題の一とする。
又は、本発明の一態様は、新規な半導体装置を有するモジュールを使用した電子機器を提
供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有するモジ
ュールを利用したシステムを提供することを課題の一とする。
又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とす
る。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の
一とする。又は、本発明の一態様は、認証機能を有する新規の半導体装置を提供すること
を課題の一とする。又は、本発明の一態様は、画像データの圧縮を行う新規の半導体装置
を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの
課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題
の全てを解決する必要はない。
（１）
本発明の一態様は、オフセット回路と、第１メモリセルと、第２メモリセルと、を有し
、オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタ
と、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレ
ントミラー回路と、を有し、第１定電流回路は、第４トランジスタと、第５トランジスタ
と、第２容量素子と、を有し、第４トランジスタは、トランジスタであって、第１ゲート
と、第２ゲートと、を有し、第２定電流回路は、第６トランジスタと、第７トランジスタ
と、第３容量素子と、を有し、第６トランジスタは、トランジスタであって、第１ゲート
と、第２ゲートと、を有し、第１トランジスタの第１端子は、第２トランジスタの第１端
子と電気的に接続され、第１トランジスタのゲートは、第２トランジスタの第２端子と電
気的に接続され、第２トランジスタの第１端子は、第１配線と電気的に接続され、第３ト
ランジスタの第１端子は、第２トランジスタの第２端子と電気的に接続され、第１容量素
子の第１端子は、第１トランジスタのゲートと電気的に接続され、第４トランジスタの第
１端子は、第１配線と電気的に接続され、第４トランジスタの第１ゲートは、第２容量素
子の第１端子と電気的に接続され、第４トランジスタの第２ゲートは、第４トランジスタ
の第１端子と電気的に接続され、第２容量素子の第２端子は、第４トランジスタの第１端
子と電気的に接続され、第５トランジスタの第１端子は、第４トランジスタの第１ゲート
と電気的に接続され、第６トランジスタの第１端子は、第２配線と電気的に接続され、第
６トランジスタの第１ゲートは、第３容量素子の第１端子と電気的に接続され、第６トラ
ンジスタの第２ゲートは、第６トランジスタの第１端子と電気的に接続され、第３容量素
子の第２端子は、第６トランジスタの第１端子と電気的に接続され、第７トランジスタの
第１端子は、第６トランジスタの第１ゲートと電気的に接続され、第１配線は、第１出力
端子と電気的に接続され、第２配線は、第２出力端子と電気的に接続され、カレントミラ
ー回路は、第２配線の電位に応じた第１電流を、第１配線と、第２配線と、に出力する機
能を有し、第１メモリセルは、第１出力端子と電気的に接続され、第２メモリセルは、第
２出力端子と電気的に接続されることを特徴とする半導体装置である。
（２）
又は、本発明の一態様は、オフセット回路と、第１メモリセルと、第２メモリセルと、
を有し、オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トラン
ジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と
、カレントミラー回路と、を有し、第１定電流回路は、第４トランジスタと、第５トラン
ジスタと、第２容量素子と、を有し、第４トランジスタは、第１ゲートと、第２ゲートと
、を有し、第２定電流回路は、第６トランジスタと、第７トランジスタと、第３容量素子
と、を有し、第６トランジスタは、第１ゲートと、第２ゲートと、を有し、第１トランジ
スタの第１端子は、第２トランジスタの第１端子と電気的に接続され、第１トランジスタ
のゲートは、第２トランジスタの第２端子と電気的に接続され、第２トランジスタの第１
端子は、第１配線と電気的に接続され、第３トランジスタの第１端子は、第２トランジス
タの第２端子と電気的に接続され、第１容量素子の第１端子は、第１トランジスタのゲー
トと電気的に接続され、第４トランジスタの第１端子は、第１配線と電気的に接続され、
第４トランジスタの第１ゲートは、第４トランジスタの第１端子と電気的に接続され、第
４トランジスタの第２ゲートは、第２容量素子の第１端子と電気的に接続され、第２容量
素子の第２端子は、第４トランジスタの第１端子と電気的に接続され、第５トランジスタ
の第１端子は、第４トランジスタの第２ゲートと電気的に接続され、第６トランジスタの
第１端子は、第２配線と電気的に接続され、第６トランジスタの第１ゲートは、第６トラ
ンジスタの第１端子と電気的に接続され、第６トランジスタの第２ゲートは、第３容量素
子の第１端子と電気的に接続され、第３容量素子の第２端子は、第６トランジスタの第１
端子と電気的に接続され、第７トランジスタの第１端子は、第６トランジスタの第２ゲー
トと電気的に接続され、第１配線は、第１出力端子と電気的に接続され、第２配線は、第
２出力端子と電気的に接続され、カレントミラー回路は、第２配線の電位に応じた第１電
流を、第１配線と、第２配線と、に出力する機能を有し、第１メモリセルは、第１出力端
子と電気的に接続され、第２メモリセルは、第２出力端子と電気的に接続されることを特
徴とする半導体装置である。
（３）
又は、本発明の一態様は、前記（１）、又は前記（２）において、第１乃至第７トラン
ジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。
（４）
又は、本発明の一態様は、オフセット回路と、第１メモリセルと、第２メモリセルと、
を有し、オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トラン
ジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と
、カレントミラー回路と、を有し、第１定電流回路は、第４乃至第６トランジスタと、第
２容量素子と、第３容量素子と、を有し、第４トランジスタは、第１ゲートと、第２ゲー
トと、を有し、第２定電流回路は、第７乃至第９トランジスタと、第４容量素子と、第５
容量素子と、を有し、第７トランジスタは、第１ゲートと、第２ゲートと、を有し、第１
トランジスタの第１端子は、第２トランジスタの第１端子と電気的に接続され、第１トラ
ンジスタのゲートは、第２トランジスタの第２端子と電気的に接続され、第２トランジス
タの第１端子は、第１配線と電気的に接続され、第３トランジスタの第１端子は、第２ト
ランジスタの第２端子と電気的に接続され、第１容量素子の第１端子は、第１トランジス
タのゲートと電気的に接続され、第４トランジスタの第１端子は、第１配線と電気的に接
続され、第４トランジスタの第１ゲートは、第２容量素子の第１端子と電気的に接続され
、第４トランジスタの第２ゲートは、第３容量素子の第１端子と電気的に接続され、第５
トランジスタの第１端子は、第４トランジスタの第１ゲートと電気的に接続され、第６ト
ランジスタの第１端子は、第４トランジスタの第２ゲートと電気的に接続され、第２容量
素子の第２端子は、第４トランジスタの第１端子と電気的に接続され、第３容量素子の第
２端子は、第４トランジスタの第１端子と電気的に接続され、第７トランジスタの第１端
子は、第２配線と電気的に接続され、第７トランジスタの第１ゲートは、第４容量素子の
第１端子と電気的に接続され、第７トランジスタの第２ゲートは、第５容量素子の第１端
子と電気的に接続され、第８トランジスタの第１端子は、第７トランジスタの第１ゲート
と電気的に接続され、第９トランジスタの第１端子は、第７トランジスタの第２ゲートと
電気的に接続され、第４容量素子の第２端子は、第７トランジスタの第１端子と電気的に
接続され、第５容量素子の第２端子は、第７トランジスタの第１端子と電気的に接続され
、第１配線は、第１出力端子と電気的に接続され、第２配線は、第２出力端子と電気的に
接続され、カレントミラー回路は、第２配線の電位に応じた第１電流を、第１配線と、第
２配線と、に出力する機能を有し、第１メモリセルは、第１出力端子と電気的に接続され
、第２メモリセルは、第２出力端子と電気的に接続されることを特徴とする半導体装置で
ある。
（５）
又は、本発明の一態様は、前記（４）において、第１乃至第９トランジスタは、チャネ
ル形成領域に金属酸化物を有することを特徴とする半導体装置である。
（６）
又は、本発明の一態様は、メモリセルアレイと、オフセット回路と、を有し、メモリセ
ルアレイは、第１メモリセルと、第２メモリセルと、を有し、オフセット回路は、第１定
電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配
線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
第１定電流回路は、第４トランジスタと、第１ダイオードと、第２容量素子と、を有し、
第４トランジスタは、第１ゲートと、第２ゲートと、を有し、第２定電流回路は、第５ト
ランジスタと、第２ダイオードと、第３容量素子と、を有し、第５トランジスタは、第１
ゲートと、第２ゲートと、を有し、第１トランジスタの第１端子は、第２トランジスタの
第１端子と電気的に接続され、第１トランジスタのゲートは、第２トランジスタの第２端
子と電気的に接続され、第２トランジスタの第１端子は、第１配線と電気的に接続され、
第３トランジスタの第１端子は、第２トランジスタの第２端子と電気的に接続され、第１
容量素子の第１端子は、第１トランジスタのゲートと電気的に接続され、第４トランジス
タの第１端子は、第１配線と電気的に接続され、第４トランジスタの第１ゲートは、第２
容量素子の第１端子と電気的に接続され、第４トランジスタの第２ゲートは、第４トラン
ジスタの第１端子と電気的に接続され、第２容量素子の第２端子は、第４トランジスタの
第１端子と電気的に接続され、第１ダイオードの出力端子は、第４トランジスタの第１ゲ
ートと電気的に接続され、第５トランジスタの第１端子は、第２配線と電気的に接続され
、第５トランジスタの第１ゲートは、第３容量素子の第１端子と電気的に接続され、第５
トランジスタの第２ゲートは、第５トランジスタの第１端子と電気的に接続され、第３容
量素子の第２端子は、第５トランジスタの第１端子と電気的に接続され、第２ダイオード
の出力端子は、第５トランジスタの第１ゲートと電気的に接続され、第１配線は、第１出
力端子と電気的に接続され、第２配線は、第２出力端子と電気的に接続され、カレントミ
ラー回路は、第２配線の電位に応じた第１電流を、第１配線と、第２配線と、に出力する
機能を有し、第１メモリセルは、第１出力端子と電気的に接続され、第２メモリセルは、
第２出力端子と電気的に接続されることを特徴とする半導体装置である。
（７）
又は、本発明の一態様は、オフセット回路と、第１メモリセルと、第２メモリセルと、
を有し、オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トラン
ジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と
、カレントミラー回路と、を有し、第１定電流回路は、第４トランジスタと、第１ダイオ
ードと、第２容量素子と、を有し、第４トランジスタは、第１ゲートと、第２ゲートと、
を有し、第２定電流回路は、第５トランジスタと、第２ダイオードと、第３容量素子と、
を有し、第５トランジスタは、第１ゲートと、第２ゲートと、を有し、第１トランジスタ
の第１端子は、第２トランジスタの第１端子と電気的に接続され、第１トランジスタのゲ
ートは、第２トランジスタの第２端子と電気的に接続され、第２トランジスタの第１端子
は、第１配線と電気的に接続され、第３トランジスタの第１端子は、第２トランジスタの
第２端子と電気的に接続され、第１容量素子の第１端子は、第１トランジスタのゲートと
電気的に接続され、第４トランジスタの第１端子は、第１配線と電気的に接続され、第４
トランジスタの第１ゲートは、第４トランジスタの第１端子と電気的に接続され、第４ト
ランジスタの第２ゲートは、第２容量素子の第１端子と電気的に接続され、第２容量素子
の第２端子は、第４トランジスタの第１端子と電気的に接続され、第１ダイオードの出力
端子は、第４トランジスタの第２ゲートと電気的に接続され、第５トランジスタの第１端
子は、第２配線と電気的に接続され、第５トランジスタの第１ゲートは、第５トランジス
タの第１端子と電気的に接続され、第５トランジスタの第２ゲートは、第３容量素子の第
１端子と電気的に接続され、第３容量素子の第２端子は、第５トランジスタの第１端子と
電気的に接続され、第２ダイオードの出力端子は、第５トランジスタの第２ゲートと電気
的に接続され、第１配線は、第１出力端子と電気的に接続され、第２配線は、第２出力端
子と電気的に接続され、カレントミラー回路は、第２配線の電位に応じた第１電流を、第
１配線と、第２配線と、に出力する機能を有し、第１メモリセルは、第１出力端子と電気
的に接続され、第２メモリセルは、第２出力端子と電気的に接続されることを特徴とする
半導体装置である。
（８）
又は、本発明の一態様は、オフセット回路と、第１メモリセルと、第２メモリセルと、
を有し、オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トラン
ジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と
、カレントミラー回路と、を有し、第１定電流回路は、第４トランジスタと、第１ダイオ
ードと、第２ダイオードと、第２容量素子と、第３容量素子と、を有し、第４トランジス
タは、第１ゲートと、第２ゲートと、を有し、第２定電流回路は、第５トランジスタと、
第３ダイオードと、第４ダイオードと、第４容量素子と、第５容量素子と、を有し、第５
トランジスタは、第１ゲートと、第２ゲートと、を有し、第１トランジスタの第１端子は
、第２トランジスタの第１端子と電気的に接続され、第１トランジスタのゲートは、第２
トランジスタの第２端子と電気的に接続され、第２トランジスタの第１端子は、第１配線
と電気的に接続され、第３トランジスタの第１端子は、第２トランジスタの第２端子と電
気的に接続され、第１容量素子の第１端子は、第１トランジスタのゲートと電気的に接続
され、第４トランジスタの第１端子は、第１配線と電気的に接続され、第４トランジスタ
の第１ゲートは、第２容量素子の第１端子と電気的に接続され、第４トランジスタの第２
ゲートは、第３容量素子の第１端子と電気的に接続され、第１ダイオードの出力端子は、
第４トランジスタの第１ゲートと電気的に接続され、第２ダイオードの出力端子は、第４
トランジスタの第２ゲートと電気的に接続され、第２容量素子の第２端子は、第４トラン
ジスタの第１端子と電気的に接続され、第３容量素子の第２端子は、第４トランジスタの
第１端子と電気的に接続され、第５トランジスタの第１端子は、第２配線と電気的に接続
され、第５トランジスタの第１ゲートは、第４容量素子の第１端子と電気的に接続され、
第５トランジスタの第２ゲートは、第５容量素子の第１端子と電気的に接続され、第３ダ
イオードの出力端子は、第５トランジスタの第１ゲートと電気的に接続され、第４ダイオ
ードの出力端子は、第５トランジスタの第２ゲートと電気的に接続され、第４容量素子の
第２端子は、第５トランジスタの第１端子と電気的に接続され、第５容量素子の第２端子
は、第５トランジスタの第１端子と電気的に接続され、第１配線は、第１出力端子と電気
的に接続され、第２配線は、第２出力端子と電気的に接続され、カレントミラー回路は、
第２配線の電位に応じた第１電流を、第１配線と、第２配線と、に出力する機能を有し、
第１メモリセルは、第１出力端子と電気的に接続され、第２メモリセルは、第２出力端子
と電気的に接続されることを特徴とする半導体装置である。
（９）
又は、本発明の一態様は、前記（６）乃至（８）のいずれか一において、第１乃至第５
トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置で
ある。
（１０）
又は、本発明の一態様は、前記（１）乃至（９）のいずれか一において、カレントミラ
ー回路は、第１０トランジスタと、第１１トランジスタと、を有し、第１０トランジスタ
の第１端子は、第１配線と電気的に接続され、第１０トランジスタのゲートは、第２配線
と電気的に接続され、第１１トランジスタの第１端子は、第２配線と電気的に接続され、
第１１トランジスタのゲートは、第２配線と電気的に接続されることを特徴とする半導体
装置である。
（１１）
又は、本発明の一態様は、前記（１）乃至（１０）のいずれか一において、第１メモリ
セルは、第１２トランジスタと、第１３トランジスタと、第６容量素子と、を有し、第２
メモリセルは、第１４トランジスタと、第１５トランジスタと、第７容量素子と、を有し
、第１２トランジスタの第１端子は、第１３トランジスタのゲートと電気的に接続され、
第６容量素子の第１端子は、第１２トランジスタの第１端子と電気的に接続され、第１３
トランジスタの第１端子は、第１出力端子と電気的に接続され、第１４トランジスタの第
１端子は、第１５トランジスタのゲートと電気的に接続され、第７容量素子の第１端子は
、第１４トランジスタの第１端子と電気的に接続され、第１５トランジスタの第１端子は
、第２出力端子と電気的に接続されることを特徴とする半導体装置である。
（１２）
又は、本発明の一態様は、前記（１）乃至（１１）のいずれか一に記載の半導体装置を
複数個有し、ダイシング用の領域を有する半導体ウェハである。
（１３）
又は、本発明の一態様は、前記（１）乃至（１１）のいずれか一に記載の半導体装置と
、筐体と、を有する電子機器である。
（１４）
又は、本発明の一態様は、前記（１３）において、前記（１）乃至（１１）のいずれか
一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する
電子機器である。
（１５）
又は、本発明の一態様は、前記（１３）、又は前記（１４）において、表示装置を有し
、表示装置は、反射型素子と、発光型素子又は透過型素子の一方と、を有することを特徴
とする電子機器である。
（１６）
又は、本発明の一態様は、前記（１４）に記載の電子機器と、生体情報を取得する装置
と、を有する生体認証システムである。
（１７）
又は、本発明の一態様は、前記（１４）に記載の電子機器を用いた映像配信システムで
あって、映像データのエンコード処理を行う機能と、エンコード処理が行われた映像デー
タを送信する機能と、を有する映像配信システムである。
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の
一態様によって、新規な半導体装置を有するモジュールを提供することができる。又は、
本発明の一態様によって、新規な半導体装置を有するモジュールを使用した電子機器を提
供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装
置を利用したシステムを提供することができる。
又は、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる
。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することがで
きる。又は、本発明の一態様によって、認証機能を有する新規の半導体装置を提供するこ
とができる。又は、本発明の一態様によって、画像データの圧縮を行う新規の半導体装置
を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの
効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果
を有さない場合もある。
半導体装置の一例を示すブロック図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のメモリセルアレイの一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のオフセット回路の一例を示す回路図。 図１の半導体装置のメモリセルアレイの一例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 階層型ニューラルネットワークの一例を示す図。 回路の構成例を説明する図。 電子機器の例を示す斜視図。 電子機器の例を示す斜視図。 放送システムのデータ伝送を示す模式図。 医療現場における映像配信システムの構成例を示す図。 表示装置の構成例を説明する模式図。 表示装置の構成例を説明する、回路図及びタイミングチャート。 表示装置の一例を示す斜視図。 入出力パネルの構成例を示す断面図。 入出力パネルの構成例を示す断面図。 トランジスタの構成例を示す上面図および断面図。 トランジスタの構成例を示す上面図および断面図。 トランジスタの構成例を示す上面図および断面図。 酸化物の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物の積層構造におけるバンド図。 タッチセンサユニットの構成例を示す回路図と、概観の例を示す上面図。 電流源回路の構成例を示す図。 図３８の回路構成に対して、計算を行った結果を示す図。 実施例２で説明するトランジスタの断面を示すＴＥＭ画像。 トランジスタのゲート電圧−ドレイン電流の特性を示すグラフ、並びにソースドレイン電圧−ドレイン電流の特性を示すグラフ。 トランジスタの周波数特性を示すグラフ、トランジスタのオフ電流の温度依存性を示すグラフ、及びトランジスタの１／ｆノイズの特性を示すグラフ。 実施例２で説明する積和演算回路とメモリセルを示す図。 メモリセルの乗算特性を示すグラフ、メモリセルの周波数特性を示すグラフ、及びメモリセルの周波数特性を示すグラフ。 実施例２で説明するニューラルネットワークの構成を説明するブロック図。 ビット精度と学習成功率を示すグラフ。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の
一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場
合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で
述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わ
せ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実
施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わ
せることにより、さらに多くの図を構成させることができる。
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものである。従って、構成要素の数を限定するものではない。また
、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一に
おいて「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲にお
いて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実
施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許
請求の範囲において省略することもありうる。
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の
構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で
説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接
していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば
、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの
間に他の構成要素を含むものを除外しない。
また、本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立
したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能
毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわ
たって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書
で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要
素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一
方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い
換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２
端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
本明細書等において、特に断らない限り、トランジスタは、ゲート、ソース、及びドレ
インと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御
端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は
、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他
方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入
れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端
子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によって
は、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替える
ことが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という
用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用
語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によ
っては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」と
いう用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、
「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また
、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更する
ことが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更するこ
とが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」など
の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という
用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更すること
が可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用
語に変更することが可能な場合がある。
また、本明細書において、「電子機器」とは、例えば、パーソナルコンピュータ、携帯
電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ：Ａｕｄｉｏ
Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自
動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又
は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表
示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅ
ｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導
体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆
動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧
源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素など
をいう場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現で
の金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体
を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳとも
いう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当
該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整
流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領
域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと
記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言す
ることができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なく
とも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又
はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形
成領域を有しており、ソース−ドレイン間を介して電流を流すことができるものである。
なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ
状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイ
ッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つま
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、
ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、
ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイ
オード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイ
オード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路など
がある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、
トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をい
う。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電
極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチ
として動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のよう
に、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチが
ある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことに
よって、導通と非導通とを制御して動作する。
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気
的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接
接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は
文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含む
ものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子
、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（
電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など
）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電
気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続
されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に
別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合
（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含
むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接
続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など
）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジ
スタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）
、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な
表現方法を用いて、回路構成における接続の順序について規定することにより、トランジ
スタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別し
て、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これ
らの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、
素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されて
いる場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である積和演算処理回路について説明
する。なお、該積和演算処理回路は、複数の第１アナログデータと複数の第２アナログデ
ータと、の積和を行う回路である。
＜構成例＞
図１に本発明の一態様の半導体装置の一例を示す。図１は、積和演算処理回路のブロッ
ク図を示しており、半導体装置１００は、オフセット回路１１０と、メモリセルアレイ１
２０と、を有する。
オフセット回路１１０は、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］（ｎは
１以上の整数である。）と、参照列出力回路Ｃｒｅｆと、を有する。
メモリセルアレイ１２０は、列方向にｍ個（ｍは１以上の整数である。）、行方向にｎ
個、合計ｍ×ｎ個のメモリセルＡＭと、列方向にｍ個のメモリセルＡＭｒｅｆと、を有す
る。メモリセルＡＭと、メモリセルＡＭｒｅｆと、は、メモリセルアレイ１２０において
、ｍ×（ｎ＋１）のマトリクス状に設けられている。特に、図１のメモリセルアレイ１２
０では、ｉ行目ｊ列目に位置するメモリセルＡＭを、メモリセルＡＭ［ｉ，ｊ］（ｉは１
以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）と表記し、ｉ行目に位置す
るメモリセルＡＭｒｅｆを、メモリセルＡＭｒｅｆ［ｉ］と表記する。
なお、メモリセルＡＭは、第１アナログデータに応じた電位を保持し、メモリセルＡＭ
ｒｅｆは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位
であり、本明細書では、この電位に対応するデータを参照アナログデータという場合があ
る。
メモリセルアレイ１２０は、出力端子ＳＰＴ［１］乃至出力端子ＳＰＴ［ｎ］を有する
。
列出力回路ＯＵＴ［ｊ］は、出力端子ＯＴ［ｊ］を有し、参照列出力回路Ｃｒｅｆは、
出力端子ＯＴｒｅｆを有する。
配線ＯＲＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続さ
れ、配線ＯＳＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続
されている。配線ＯＲＰ及び配線ＯＳＰは、オフセット回路１１０に制御信号を供給する
ための配線である。
メモリセルアレイ１２０の出力端子ＳＰＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続され
ている。
列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されて
いる。
参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆは、配線Ｂｒｅｆと電気的に接続されて
いる。
メモリセルＡＭ［ｉ，ｊ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤ［ｊ］
と、配線Ｂ［ｊ］と、配線ＶＲと、に電気的に接続されている。
メモリセルＡＭｒｅｆ［ｉ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤｒｅ
ｆと、配線Ｂｒｅｆと、配線ＶＲと、に電気的に接続されている。
配線ＷＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメ
モリセルＡＭｒｅｆ［ｉ］に選択信号を供給するための配線として機能し、配線ＲＷ［ｉ
］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒ
ｅｆ［ｉ］に基準電位、又は第２アナログデータに応じた電位のどちらかを与える配線と
して機能する。配線ＷＤ［ｊ］は、ｊ列目のメモリセルＡＭに書き込むデータを供給する
配線として機能し、配線ＶＲは、メモリセルＡＭ又はメモリセルＡＭｒｅｆからデータを
読み出す際に、メモリセルＡＭ又はメモリセルＡＭｒｅｆに所定の電位を与えるための配
線として機能する。
配線Ｂ［ｊ］は、列出力回路ＯＵＴ［ｊ］からメモリセルアレイ１２０のｊ列目に有す
るメモリセルＡＭに信号を供給する配線として機能する。
配線Ｂｒｅｆは、参照列出力回路ＣｒｅｆからメモリセルＡＭｒｅｆ［１］乃至メモリ
セルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。
なお、図１に示す半導体装置１００は、オフセット回路１１０、メモリセルアレイ１２
０、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照
列出力回路Ｃｒｅｆ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、
出力端子ＯＴｒｅｆ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［
ｎ］、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１
］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］
、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、
メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ
］、配線ＯＳＰ、配線ＯＲＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅ
ｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配
線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配
線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号につい
ては省略している。
本発明の一態様の構成は、図１の半導体装置１００の構成に限定されない。状況に応じ
て、場合によって、又は、必要に応じて、半導体装置１００の構成を変更することができ
る。例えば、半導体装置１００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、を
まとめて１本の配線として共有する構成であってもよい。また、半導体装置１００の回路
構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有する構成
であってもよい。
＜＜オフセット回路１１０＞＞
次に、オフセット回路１１０に適用できる回路構成の例について説明する。図２に、オ
フセット回路１１０の一例として、オフセット回路１１１を示す。
オフセット回路１１１は、電源電圧の供給のため、配線ＶＤＤＬ、及び配線ＶＳＳＬと
電気的に接続されている。具体的には、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［
ｎ］は、それぞれ配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続され、参照列出力回路
Ｃｒｅｆは、配線ＶＤＤＬと電気的に接続されている。なお、後述するカレントミラー回
路ＣＭも、配線ＶＳＳＬと電気的に接続されている場合がある。配線ＶＤＤＬは、高レベ
ル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。
以下、列出力回路ＯＵＴ［ｊ］の内部の回路構成について説明する。列出力回路ＯＵＴ
［ｊ］は、定電流回路ＣＩと、トランジスタＴｒ１乃至トランジスタＴｒ３と、容量素子
Ｃ１と、配線ＯＬ［ｊ］と、を有する。また、列出力回路ＯＵＴ［１］乃至列出力回路Ｏ
ＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆは、カレントミラー回路ＣＭを共有している。
定電流回路ＣＩは、端子ＣＴ１と、端子ＣＴ２と、を有する。端子ＣＴ１は、定電流回
路ＣＩの入力端子として機能し、端子ＣＴ２は、定電流回路ＣＩの出力端子として機能す
る。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃ
ｒｅｆで共有しているカレントミラー回路ＣＭは、端子ＣＴ５［１］乃至端子ＣＴ５［ｎ
］と、端子ＣＴ６［１］乃至端子ＣＴ６［ｎ］と、端子ＣＴ７と、端子ＣＴ８と、を有す
る。
定電流回路ＣＩは、端子ＣＴ１から端子ＣＴ２に流れる電流を一定に保つ機能を有する
。
列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１の第１端子は、配線ＯＬ［ｊ］
と電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＶＳＳＬと電気的に接続さ
れ、トランジスタＴｒ１のゲートは、容量素子Ｃ１の第１端子と電気的に接続されている
。トランジスタＴｒ２の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタ
Ｔｒ２の第２端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ２
のゲートは、配線ＯＳＰと電気的に接続されている。トランジスタＴｒ３の第１端子は、
容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線Ｖ
ＳＳＬと電気的に接続され、トランジスタＴｒ３のゲートは、配線ＯＲＰと電気的に接続
されている。容量素子Ｃ１の第２端子は、配線ＶＳＳＬと電気的に接続されている。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ１は、配線ＶＤＤＬと電
気的に接続され、定電流回路ＣＩの端子ＣＴ２は、カレントミラー回路ＣＭの端子ＣＴ５
［ｊ］と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ６［ｊ］は、出力
端子ＯＴ［ｊ］と電気的に接続されている。
なお、配線ＯＬ［ｊ］は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］及び端子ＣＴ６
［ｊ］を介して、定電流回路ＣＩの端子ＣＴ２と、出力端子ＯＴ［ｊ］と、を電気的に接
続する配線である。
次に、参照列出力回路Ｃｒｅｆについて説明する。参照列出力回路Ｃｒｅｆは、定電流
回路ＣＩｒｅｆと、配線ＯＬｒｅｆと、を有する。また、上述したとおり、参照列出力回
路Ｃｒｅｆは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］と、カレントミラー
回路ＣＭを共有している。
定電流回路ＣＩｒｅｆは、端子ＣＴ３と、端子ＣＴ４と、を有する。端子ＣＴ３は、定
電流回路ＣＩｒｅｆの入力端子として機能し、端子ＣＴ４は、定電流回路ＣＩｒｅｆの出
力端子として機能する。
定電流回路ＣＩｒｅｆは、端子ＣＴ３から端子ＣＴ４に流れる電流を一定に保つ機能を
有する。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆの端子ＣＴ３は、配線ＶＤＤ
Ｌと電気的に接続され、定電流回路ＣＩｒｅｆの端子ＣＴ４は、カレントミラー回路ＣＭ
の端子ＣＴ７と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ８は、出力
端子ＯＴｒｅｆと電気的に接続されている。
なお、配線ＯＬｒｅｆは、カレントミラー回路ＣＭの端子ＣＴ７及び端子ＣＴ８を介し
て、定電流回路ＣＩｒｅｆの端子ＣＴ４と、出力端子ＯＴｒｅｆと、を電気的に接続する
配線である。
カレントミラー回路ＣＭにおいて、端子ＣＴ５［ｊ］は、端子ＣＴ６［ｊ］と電気的に
接続され、端子ＣＴ７は、端子ＣＴ８と電気的に接続されている。加えて、端子ＣＴ５［
ｊ］と端子ＣＴ６［ｊ］の間に、配線ＩＬ［ｊ］が電気的に接続され、端子ＣＴ７と端子
ＣＴ８の間に、配線ＩＬｒｅｆが電気的に接続されている。また、端子ＣＴ７と端子ＣＴ
８の間と配線ＩＬｒｅｆとの接続箇所をノードＮＣＭｒｅｆとする。カレントミラー回路
ＣＭは、ノードＮＣＭｒｅｆの電位を参照して、配線ＩＬｒｅｆに流れる電流の量と、配
線ＩＬ［１］乃至配線ＩＬ［ｎ］のそれぞれに流れる電流の量を等しくする機能を有する
。
なお、図２に示すオフセット回路１１１は、列出力回路ＯＵＴ［１］、列出力回路ＯＵ
Ｔ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流
回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、
出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子
ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、
端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、
トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［
ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線
Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［
ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示して
おり、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様の構成は、図２のオフセット回路１１１の構成に限定されない。
状況に応じて、場合によって、又は、必要に応じて、オフセット回路１１１の構成を変更
することができる。
〔定電流回路ＣＩ、ＣＩｒｅｆ〕
次に、定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成例について説明する。
図３に示すオフセット回路１１２は、図２のオフセット回路１１１の定電流回路ＣＩ、
及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ４と、トラン
ジスタＴｒ８と、容量素子Ｃ３と、を有する。特に、トランジスタＴｒ４は、第１ゲート
と第２ゲートを有する。
なお、本明細書において、トランジスタの第１ゲートとは、フロントゲートとし、第１
ゲートはゲートという語句に置き換えて記載する。加えて、トランジスタの第２ゲートと
は、バックゲートとし、第２ゲートはバックゲートという語句に置き換えて記載する。
トランジスタＴｒ４の第１端子は、定電流回路ＣＩの端子ＣＴ１と電気的に接続され、
トランジスタＴｒ４の第２端子は、定電流回路ＣＩの端子ＣＴ２と電気的に接続され、ト
ランジスタＴｒ４のゲートは、容量素子Ｃ３の第１端子と電気的に接続され、トランジス
タＴｒ４のバックゲートは、定電流回路ＣＩの端子ＣＴ２と電気的に接続されている。容
量素子Ｃ３の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続されている。ト
ランジスタＴｒ８の第１端子は、配線ＦＧＡ［ｊ］と電気的に接続され、トランジスタＴ
ｒ８の第２端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ８の
ゲートは、配線ＦＧＢ［ｊ］と電気的に接続されている。
トランジスタＴｒ４の第２端子と、トランジスタＴｒ４のバックゲートと、は電気的に
接続されているため、トランジスタＴｒ４の第２端子と、トランジスタＴｒ４のバックゲ
ートと、は等電位となる。このため、トランジスタＴｒ４の第２端子の電位が上昇すると
、トランジスタＴｒ４のバックゲートの電位も上昇するため、トランジスタＴｒ４は、ノ
ーマリーオン状態となる。逆に、トランジスタＴｒ４の第２端子の電位が下降すると、ト
ランジスタＴｒ４のバックゲートの電位も下降するため、トランジスタＴｒ４は、ノーマ
リーオフ状態となる。つまり、トランジスタＴｒ４の第２端子の電位が変動しても、トラ
ンジスタＴｒ４のバックゲートの電位も変動するため、トランジスタＴｒ４の第２端子の
電位の変動によるトランジスタＴｒ４の第１端子から第２端子に流れる電流量の変化を少
なくすることができる。
配線ＦＧＡ［ｊ］は、トランジスタＴｒ４のゲートに電位を印加するための配線である
。配線ＦＧＢ［ｊ］は、トランジスタＴｒ８の導通状態、非導通状態の切り替えを行うた
めの配線である。
定電流回路ＣＩを上述の構成にすることによって、トランジスタＴｒ４のゲートの電位
を容量素子Ｃ３によって保持することができる。具体的には、配線ＦＧＢ［ｊ］に高レベ
ル電位を印加することで、トランジスタＴｒ８を導通状態とし、配線ＦＧＡ［ｊ］からト
ランジスタＴｒ４のゲートに電位を与える。その後、配線ＦＧＢ［ｊ］に低レベル電位を
印加して、トランジスタＴｒ８を非導通状態とすることで、トランジスタＴｒ４のゲート
を電気的に浮遊状態にすることができる。
また、トランジスタＴｒ８が非導通状態のとき、トランジスタＴｒ４の第２端子の電位
が変動することにより、容量素子Ｃ３による容量結合によって、トランジスタＴｒ４のゲ
ートの電位も変動する。なお、トランジスタＴｒ４のゲートの電位の変動量は、容量素子
Ｃ３の容量値、トランジスタＴｒ４のゲート容量及び寄生容量などで定まる容量結合係数
と、トランジスタＴｒ４の第２端子の電位と、によって決まる。
このように、トランジスタＴｒ４の第２端子の電位に応じて、トランジスタＴｒ４のゲ
ートの電位を変化させることにより、トランジスタＴｒ４の第１端子から第２端子に流れ
る電流量を安定して供給することができる。つまり、トランジスタＴｒ４の第２端子の電
位の変動前後において、定電流回路ＣＩの端子ＣＴ２から出力される電流量をあまり変化
しないようにすることができる。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６と、
トランジスタＴｒ９と、容量素子Ｃ４と、を有する。特に、トランジスタＴｒ６は第１ゲ
ート（ゲートと記載する。）と第２ゲート（バックゲートと記載する。）を有する。
トランジスタＴｒ６の第１端子は、定電流回路ＣＩｒｅｆの端子ＣＴ３と電気的に接続
され、トランジスタＴｒ６の第２端子は、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に
接続され、トランジスタＴｒ６のゲートは、容量素子Ｃ４の第１端子と電気的に接続され
、トランジスタＴｒ６のバックゲートは、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に
接続されている。容量素子Ｃ４の第２端子は、トランジスタＴｒ６の第２端子と電気的に
接続されている。トランジスタＴｒ９の第１端子は、配線ＦＧＡｒｅｆと電気的に接続さ
れ、トランジスタＴｒ９の第２端子は、容量素子Ｃ４の第１端子と電気的に接続され、ト
ランジスタＴｒ９のゲートは、配線ＦＧＢｒｅｆと電気的に接続されている。
定電流回路ＣＩｒｅｆの回路構成は、定電流回路ＣＩと同様の回路構成となっている。
したがって、定電流回路ＣＩと同様に、トランジスタＴｒ６の第２端子とトランジスタＴ
ｒ６のバックゲートとの電気的接続と、トランジスタＴｒ６のゲートと、トランジスタＴ
ｒ６の第２端子と、の間に有する容量素子Ｃ４による容量結合と、によって、定電流回路
ＣＩｒｅｆの端子ＣＴ４から出力する電流量をあまり変化しないようにすることができる
。
オフセット回路１１２の定電流回路ＣＩの構成は、トランジスタＴｒ４のゲート絶縁膜
よりもトランジスタＴｒ４のバックゲート絶縁膜が厚く、かつバックゲート側の寄生容量
が小さい場合において、好適である。また、同様に、オフセット回路１１２の定電流回路
ＣＩｒｅｆの構成は、トランジスタＴｒ６のゲート絶縁膜よりもトランジスタＴｒ６のバ
ックゲート絶縁膜が厚く、かつバックゲート側の寄生容量が小さい場合において、好適で
ある。
なお、後述する実施例１では、回路シミュレータを用いて、定電流回路ＣＩ、及び定電
流回路ＣＩｒｅｆとほぼ同様の電流源回路を構成し、該電流源回路への入力電位に対する
出力電流の計算結果について述べている。
なお、図３に示すオフセット回路１１２は、列出力回路ＯＵＴ［１］、列出力回路ＯＵ
Ｔ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流
回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、
出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子
ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、
端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、
トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４、トランジスタＴｒ６、
トランジスタＴｒ８、トランジスタＴｒ９、容量素子Ｃ１、容量素子Ｃ３、容量素子Ｃ４
、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配
線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＦＧＡ［１
］、配線ＦＧＡ［ｊ］、配線ＦＧＡ［ｎ］、配線ＦＧＡｒｅｆ、配線ＦＧＢ［１］、配線
ＦＧＢ［ｊ］、配線ＦＧＢ［ｎ］、配線ＦＧＢｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］
、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬ
のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略して
いる。
なお、本発明の一態様に係る定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの構成は、図３
のオフセット回路１１２の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆに限定されない。例
えば、定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの構成を、図４に示すオフセット回路１
１５の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの構成としてもよい。
オフセット回路１１５の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆは、オフセット回路
１１２の定電流回路ＣＩのトランジスタＴｒ４、及びオフセット回路１１２の定電流回路
ＣＩｒｅｆのトランジスタＴｒ６の接続構成を変更した回路となっている。具体的には、
オフセット回路１１５において、トランジスタＴｒ４のバックゲートは、容量素子Ｃ３の
第１端子と電気的に接続され、トランジスタＴｒ４のゲートは、トランジスタＴｒ４の第
２端子と電気的に接続されている。なお、トランジスタＴｒ４の第１端子が、端子ＣＴ１
と電気的に接続されている点と、トランジスタＴｒ４の第２端子が、端子ＣＴ２と電気的
に接続されている点と、については、オフセット回路１１２と同様である。加えて、オフ
セット回路１１５において、トランジスタＴｒ６のバックゲートは、容量素子Ｃ４の第１
端子と電気的に接続され、トランジスタＴｒ６のゲートは、トランジスタＴｒ６の第２端
子と電気的に接続されている。なお、トランジスタＴｒ６の第１端子が、端子ＣＴ３と電
気的に接続されている点と、トランジスタＴｒ６の第２端子が、端子ＣＴ４と電気的に接
続されている点と、については、オフセット回路１１２と同様である。
なお、図４において、列出力回路ＯＵＴ［１］の定電流回路ＣＩのトランジスタＴｒ８
の第１端子は、配線ＢＧＡ［１］と電気的に接続され、トランジスタＴｒ８のゲートは、
配線ＢＧＢ［１］と電気的に接続されている。同様に、列出力回路ＯＵＴ［ｊ］の定電流
回路ＣＩのトランジスタＴｒ８の第１端子は、配線ＢＧＡ［ｊ］と電気的に接続され、ト
ランジスタＴｒ８のゲートは、配線ＢＧＢ［ｊ］と電気的に接続されている。更に、同様
に、列出力回路ＯＵＴ［ｎ］の定電流回路ＣＩのトランジスタＴｒ８の第１端子は、配線
ＢＧＡ［ｎ］と電気的に接続され、トランジスタＴｒ８のゲートは、配線ＢＧＢ［ｎ］と
電気的に接続されている。参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジス
タＴｒ９の第１端子は、配線ＢＧＡｒｅｆと電気的に接続され、トランジスタＴｒ９のゲ
ートは、配線ＢＧＢｒｅｆと電気的に接続されている。
オフセット回路１１５の定電流回路ＣＩの構成は、トランジスタＴｒ４のバックゲート
絶縁膜よりもトランジスタＴｒ４のゲート絶縁膜が厚く、かつゲート側の寄生容量が小さ
い場合において、好適である。また、同様に、オフセット回路１１５の定電流回路ＣＩｒ
ｅｆの構成は、トランジスタＴｒ６のバックゲート絶縁膜よりもトランジスタＴｒ６のゲ
ート絶縁膜が厚く、かつゲート側の寄生容量が小さい場合において、好適である。
また、例えば、定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの構成を、図５に示すオフセ
ット回路１１６の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの構成としてもよい。
オフセット回路１１６の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの回路構成について
説明する。定電流回路ＣＩは、トランジスタＴｒ４と、トランジスタＴｒ８１と、トラン
ジスタＴｒ８２と、容量素子Ｃ３１と、容量素子Ｃ３２と、を有し、定電流回路ＣＩｒｅ
ｆは、トランジスタＴｒ６と、トランジスタＴｒ９１と、トランジスタＴｒ９２と、容量
素子Ｃ４１と、容量素子Ｃ４２と、を有する。
列出力回路ＯＵＴ［ｊ］が有する定電流回路ＣＩに着目する。トランジスタＴｒ４の第
１端子は、端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、端子ＣＴ
２と電気的に接続され、トランジスタＴｒ４のゲートは、容量素子Ｃ３１の第１端子と電
気的に接続され、トランジスタＴｒ４のバックゲートは、容量素子Ｃ３２の第１端子と電
気的に接続されている。容量素子Ｃ３１の第２端子は、トランジスタＴｒ４の第２端子と
電気的に接続され、容量素子Ｃ３２の第２端子は、トランジスタＴｒ４の第２端子と電気
的に接続されている。トランジスタＴｒ８１の第１端子は、配線ＦＧ［ｊ］と電気的に接
続され、トランジスタＴｒ８１の第２端子は、容量素子Ｃ３１の第１端子と電気的に接続
され、トランジスタＴｒ８１のゲートは、配線ＧＷと電気的に接続されている。トランジ
スタＴｒ８２の第１端子は、配線ＢＧ［ｊ］と電気的に接続され、トランジスタＴｒ８２
の第２端子は、容量素子Ｃ３２の第１端子と電気的に接続され、トランジスタＴｒ８２の
ゲートは、配線ＧＷと電気的に接続されている。
参照列出力回路Ｃｒｅｆが有する定電流回路ＣＩｒｅｆに着目する。トランジスタＴｒ
６の第１端子は、端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、端
子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、容量素子Ｃ４１の第１端
子と電気的に接続され、トランジスタＴｒ６のバックゲートは、容量素子Ｃ４２の第１端
子と電気的に接続されている。容量素子Ｃ４１の第２端子は、トランジスタＴｒ６の第２
端子と電気的に接続され、容量素子Ｃ４２の第２端子は、トランジスタＴｒ６の第２端子
と電気的に接続されている。トランジスタＴｒ９１の第１端子は、配線ＦＧｒｅｆと電気
的に接続され、トランジスタＴｒ９１の第２端子は、容量素子Ｃ４１の第１端子と電気的
に接続され、トランジスタＴｒ９１のゲートは、配線ＧＷと電気的に接続されている。ト
ランジスタＴｒ９２の第１端子は、配線ＢＧｒｅｆと電気的に接続され、トランジスタＴ
ｒ９２の第２端子は、容量素子Ｃ４２の第１端子と電気的に接続され、トランジスタＴｒ
９２のゲートは、配線ＧＷと電気的に接続されている。
配線ＦＧ［Ｊ］は、トランジスタＴｒ４のゲートに電位を与えるための配線であり、ト
ランジスタＴｒ４のゲートの電位は、容量素子Ｃ３１によって保持される。配線ＢＧ［Ｊ
］は、トランジスタＴｒ４のバックゲートに電位を与えるための配線であり、トランジス
タＴｒ４のバックゲートの電位は、容量素子Ｃ３２によって保持される。配線ＦＧｒｅｆ
は、トランジスタＴｒ６のゲートに電位を与えるための配線であり、トランジスタＴｒ６
のゲートの電位は、容量素子Ｃ４１によって保持される。配線ＢＧｒｅｆは、トランジス
タＴｒ６のバックゲートに電位を与えるための配線であり、トランジスタＴｒ６のバック
ゲートの電位は、容量素子Ｃ４２によって保持される。
配線ＧＷは、トランジスタＴｒ８１、トランジスタＴｒ８２、トランジスタＴｒ９１、
及びトランジスタＴｒ９２の導通状態、非導通状態の切り替えを行うための配線である。
配線ＧＷに高レベル電位を印加することによって、トランジスタＴｒ８１、トランジスタ
Ｔｒ８２、トランジスタＴｒ９１、及びトランジスタＴｒ９２のそれぞれを導通状態にす
ることができる。このときに、配線ＦＧ［１］乃至配線ＦＧ［ｎ］、配線ＢＧ［１］乃至
配線ＢＧ［ｎ］にそれぞれ電位を印加することで、それぞれ定電流回路ＣＩが有するトラ
ンジスタＴｒ４のゲートとバックゲートに電位を与えることができる。同様に、配線ＦＧ
ｒｅｆ、配線ＢＧｒｅｆにそれぞれ電位を与えることで、トランジスタＴｒ６のゲートと
バックゲートに電位を与えることができる。それぞれの定電流回路ＣＩが有するトランジ
スタＴｒ４のゲートとバックゲート、トランジスタＴｒ６のゲートとバックゲートに電位
を与えた後は、配線ＧＷに低レベル電位を印加して、トランジスタＴｒ８１、トランジス
タＴｒ８２、トランジスタＴｒ９１、及びトランジスタＴｒ９２のそれぞれを非導通状態
とすればよい。
これにより、それぞれの定電流回路ＣＩが有するトランジスタＴｒ４のゲートとバック
ゲート、トランジスタＴｒ６のゲートとバックゲートは、電気的に浮遊状態となるので、
トランジスタＴｒ４の第２端子の電位の変動に応じて、トランジスタＴｒ４のゲートとバ
ックゲートとのそれぞれの電位が容量結合によって変動し、また、トランジスタＴｒ６の
第２端子の電位の変動に応じて、トランジスタＴｒ６のゲートとバックゲートとのそれぞ
れの電位が容量結合によって変動する。このため、トランジスタＴｒ４の第２端子の電位
が変動しても、定電流回路ＣＩの端子ＣＴ２から出力する電流量をあまり変化しないよう
にすることができる。同様に、トランジスタＴｒ６の第２端子の電位が変動しても、定電
流回路ＣＩｒｅｆの端子ＣＴ４から出力する電流量をあまり変化しないようにすることが
できる。また、オフセット回路１１６の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆは、全
てのトランジスタＴｒ４のゲートとバックゲート、トランジスタＴｒ６のゲートとバック
ゲート、に対してそれぞれ独立に電位を与えることができるため、オフセット回路１１２
よりも細かく定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの動作点を設定することができる
。
なお、本発明の一態様に係る定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの回路構成は、
図３乃至図５に示す回路構成に限定されない。場合によって、状況に応じて、又は、必要
に応じて、定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの回路構成を変更してもよい。
例えば、図３乃至図５に示す定電流回路ＣＩ及び定電流回路ＣＩｒｅｆと異なる回路構
成を、図６乃至図８に示す。
図６に示すオフセット回路１１２Ａは、図３乃至図５とは異なる、図２のオフセット回
路１１１の定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図
である。
列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ４と、ダイオ
ードＤＩ１と、容量素子Ｃ３と、を有する。特に、トランジスタＴｒ４は、第１ゲート（
ゲートと記載する。）と第２ゲート（バックゲートと記載する。）を有する。
トランジスタＴｒ４の第１端子は、定電流回路ＣＩの端子ＣＴ１と電気的に接続され、
トランジスタＴｒ４の第２端子は、定電流回路ＣＩの端子ＣＴ２と電気的に接続され、ト
ランジスタＴｒ４のゲートは、容量素子Ｃ３の第１端子と電気的に接続され、トランジス
タＴｒ４のバックゲートは、定電流回路ＣＩの端子ＣＴ２と電気的に接続されている。容
量素子Ｃ３の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続されている。ダ
イオードＤＩ１の入力端子は、配線ＦＧ［ｊ］と電気的に接続され、ダイオードＤＩ１の
出力端子は、容量素子Ｃ３の第１端子と電気的に接続されている。
配線ＦＧ［ｊ］は、トランジスタＴｒ４のゲートに電位を印加するための配線である。
定電流回路ＣＩを上述の構成にすることによって、トランジスタＴｒ４のゲートの電位
を容量素子Ｃ３によって保持することができる。具体的には、配線ＦＧ［ｊ］から、ダイ
オードＤＩ１を介して、トランジスタＴｒ４のゲートに電位を与えることで、容量素子Ｃ
３の第１端子に該電位を保持することができる。なお、ダイオードＤＩ１は整流作用を有
するため、配線ＦＧ［ｊ］を元の電位（容量素子Ｃ３の第１端子に保持した電位よりも低
い電位）に戻しても、容量素子Ｃ３の第１端子から配線ＦＧ［ｊ］に電流は流れない。つ
まり、トランジスタＴｒ４のゲートを電気的に浮遊状態にすることができる。
参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆは、トランジスタＴｒ６と、
ダイオードＤＩ２と、容量素子Ｃ４と、を有する。特に、トランジスタＴｒ６は、第１ゲ
ート（ゲートと記載する。）と第２ゲート（バックゲートと記載する。）を有する。
トランジスタＴｒ６の第１端子は、定電流回路ＣＩｒｅｆの端子ＣＴ３と電気的に接続
され、トランジスタＴｒ６の第２端子は、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に
接続され、トランジスタＴｒ６のゲートは、容量素子Ｃ４の第１端子と電気的に接続され
、トランジスタＴｒ６のバックゲートは、定電流回路ＣＩｒｅｆの端子ＣＴ４と電気的に
接続されている。容量素子Ｃ４の第２端子は、トランジスタＴｒ６の第２端子と電気的に
接続されている。ダイオードＤＩ２の入力端子は、配線ＦＧｒｅｆと電気的に接続され、
ダイオードＤＩ２の出力端子は、容量素子Ｃ４の第１端子と電気的に接続されている。
上述の通り、図６に示す定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆは、図３に示す定
電流回路ＣＩのトランジスタＴｒ８をダイオードＤＩ１に置き換え、定電流回路ＣＩｒｅ
ｆのトランジスタＴｒ９をダイオードＤＩ２に置き換えた構成となっている。そのため、
トランジスタＴｒ４における、第２端子とバックゲートとが電気的に接続されている効果
、容量素子Ｃ３による容量結合の効果、については、図３の定電流回路ＣＩの説明の記載
を参酌し、トランジスタＴｒ６における、第２端子とバックゲートとが電気的に接続され
ている効果、容量素子Ｃ４による容量結合の効果、については、図３の定電流回路ＣＩｒ
ｅｆの説明の記載を参酌する。
なお、図６に示すオフセット回路１１２Ａは、列出力回路ＯＵＴ［１］、列出力回路Ｏ
ＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電
流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］
、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端
子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］
、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１
、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ６、ダイオードＤＩ１、
ダイオードＤＩ２、容量素子Ｃ１、容量素子Ｃ３、容量素子Ｃ４、配線ＯＬ［１］、配線
ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、
配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＦＧ［１］、配線ＦＧ［ｊ］、配線ＦＧ［ｎ］、配線
ＦＧｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノー
ドＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線
、素子、及びそれらの符号については省略している。
図７に示すオフセット回路１１５Ａは、図３乃至図６とは異なる、図２のオフセット回
路１１１の定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図
である。
オフセット回路１１５Ａの定電流回路ＣＩ及び定電流回路ＣＩｒｅｆは、オフセット回
路１１２Ａの定電流回路ＣＩのトランジスタＴｒ４、及びオフセット回路１１２Ａの定電
流回路ＣＩｒｅｆのトランジスタＴｒ６の接続構成を変更した回路となっている。具体的
には、オフセット回路１１５Ａにおいて、トランジスタＴｒ４のバックゲートは、容量素
子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ４のゲートは、トランジスタＴ
ｒ４の第２端子と電気的に接続されている。なお、トランジスタＴｒ４の第１端子が、端
子ＣＴ１と電気的に接続されている点と、トランジスタＴｒ４の第２端子が、端子ＣＴ２
と電気的に接続されている点と、については、オフセット回路１１２Ａと同様である。加
えて、オフセット回路１１５Ａにおいて、トランジスタＴｒ６のバックゲートは、容量素
子Ｃ４の第１端子と電気的に接続され、トランジスタＴｒ６のゲートは、トランジスタＴ
ｒ６の第２端子と電気的に接続されている。なお、トランジスタＴｒ６の第１端子が、端
子ＣＴ３と電気的に接続されている点と、トランジスタＴｒ６の第２端子が、端子ＣＴ４
と電気的に接続されている点と、については、オフセット回路１１２Ａと同様である。
なお、図７において、列出力回路ＯＵＴ［１］の定電流回路ＣＩのダイオードＤＩ１の
入力端子は、配線ＢＧ［１］と電気的に接続され、ダイオードＤＩ１の出力端子は、列出
力回路ＯＵＴ［１］の定電流回路ＣＩのトランジスタＴｒ４のバックゲートと電気的に接
続されている。同様に、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのダイオードＤＩ１の
入力端子は、配線ＢＧ［ｊ］と電気的に接続され、ダイオードＤＩ１の出力端子は、列出
力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のバックゲートと電気的に接
続されている。更に、同様に、列出力回路ＯＵＴ［ｎ］の定電流回路ＣＩのダイオードＤ
Ｉ１の入力端子は、配線ＢＧ［ｎ］と電気的に接続され、ダイオードＤＩ１の出力端子は
、列出力回路ＯＵＴ［ｎ］の定電流回路ＣＩのトランジスタＴｒ４のバックゲートと電気
的に接続されている。参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのダイオードＤＩ
２の入力端子は、配線ＢＧｒｅｆと電気的に接続され、ダイオードＤＩ２の出力端子は、
参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ６のバックゲートと
電気的に接続されている。
上述の通り、図７に示す定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆは、図４に示す定
電流回路ＣＩのトランジスタＴｒ８をダイオードＤＩ１に置き換え、定電流回路ＣＩｒｅ
ｆのトランジスタＴｒ９をダイオードＤＩ２に置き換えた構成となっている。そのため、
トランジスタＴｒ４における、第２端子とゲートとが電気的に接続されている効果、容量
素子Ｃ３による容量結合の効果、については、図４の定電流回路ＣＩの説明の記載を参酌
し、トランジスタＴｒ６における、第２端子とゲートとが電気的に接続されている効果、
容量素子Ｃ４による容量結合の効果、については、図４の定電流回路ＣＩｒｅｆの説明の
記載を参酌する。
図８に示すオフセット回路１１６Ａは、図３乃至図７とは異なる、図２のオフセット回
路１１１の定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図
である。
オフセット回路１１６Ａの定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの回路構成につい
て説明する。定電流回路ＣＩは、トランジスタＴｒ４と、ダイオードＤＩ１１と、ダイオ
ードＤＩ１２と、容量素子Ｃ３１と、容量素子Ｃ３２と、を有し、定電流回路ＣＩｒｅｆ
は、トランジスタＴｒ６と、ダイオードＤＩ２１と、ダイオードＤＩ２２と、容量素子Ｃ
４１と、容量素子Ｃ４２と、を有する。
列出力回路ＯＵＴ［ｊ］が有する定電流回路ＣＩに着目する。トランジスタＴｒ４の第
１端子は、端子ＣＴ１と電気的に接続され、トランジスタＴｒ４の第２端子は、端子ＣＴ
２と電気的に接続され、トランジスタＴｒ４のゲートは、容量素子Ｃ３１の第１端子と電
気的に接続され、トランジスタＴｒ４のバックゲートは、容量素子Ｃ３２の第１端子と電
気的に接続されている。容量素子Ｃ３１の第２端子は、トランジスタＴｒ４の第２端子と
電気的に接続され、容量素子Ｃ３２の第２端子は、トランジスタＴｒ４の第２端子と電気
的に接続されている。ダイオードＤＩ１１の入力端子は、配線ＦＧ［ｊ］と電気的に接続
され、ダイオードＤＩ１１の出力端子は、容量素子Ｃ３１の第１端子と電気的に接続され
ている。ダイオードＤＩ１２の入力端子は、配線ＢＧ［ｊ］と電気的に接続され、ダイオ
ードＤＩ１２の出力端子は、容量素子Ｃ３２の第１端子と電気的に接続されている。
参照列出力回路Ｃｒｅｆが有する定電流回路ＣＩｒｅｆに着目する。トランジスタＴｒ
６の第１端子は、端子ＣＴ３と電気的に接続され、トランジスタＴｒ６の第２端子は、端
子ＣＴ４と電気的に接続され、トランジスタＴｒ６のゲートは、容量素子Ｃ４１の第１端
子と電気的に接続され、トランジスタＴｒ６のバックゲートは、容量素子Ｃ４２の第１端
子と電気的に接続されている。容量素子Ｃ４１の第２端子は、トランジスタＴｒ６の第２
端子と電気的に接続され、容量素子Ｃ４２の第２端子は、トランジスタＴｒ６の第２端子
と電気的に接続されている。ダイオードＤＩ２１の入力端子は、配線ＦＧｒｅｆと電気的
に接続され、ダイオードＤＩ２１の出力端子は、容量素子Ｃ４１の第１端子と電気的に接
続されている。ダイオードＤＩ２２の入力端子は、配線ＢＧｒｅｆと電気的に接続され、
ダイオードＤＩ２２の出力端子は、容量素子Ｃ４２の第１端子と電気的に接続されている
。
配線ＦＧ［ｊ］は、トランジスタＴｒ４のゲートに電位を与えるための配線であり、ト
ランジスタＴｒ４のゲートの電位は、容量素子Ｃ３１によって保持される。配線ＢＧ［ｊ
］は、トランジスタＴｒ４のバックゲートに電位を与えるための配線であり、トランジス
タＴｒ４のバックゲートの電位は、容量素子Ｃ３２によって保持される。配線ＦＧｒｅｆ
は、トランジスタＴｒ６のゲートに電位を与えるための配線であり、トランジスタＴｒ６
のゲートの電位は、容量素子Ｃ４１によって保持される。配線ＢＧｒｅｆは、トランジス
タＴｒ６のバックゲートに電位を与えるための配線であり、トランジスタＴｒ６のバック
ゲートの電位は、容量素子Ｃ４２によって保持される。
上述の通り、図８に示す定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆは、図５に示す定
電流回路ＣＩのトランジスタＴｒ８１をダイオードＤＩ１１に置き換え、トランジスタＴ
ｒ８２をダイオードＤＩ１２に置き換え、定電流回路ＣＩｒｅｆのトランジスタＴｒ９１
をダイオードＤＩ２１に置き換え、トランジスタＴｒ９２をダイオードＤＩ２２に置き換
えた構成となっている。そのため、トランジスタＴｒ４における、第２端子とゲートとが
電気的に接続されている効果、容量素子Ｃ３１、容量素子Ｃ３２による容量結合の効果、
については、図５の定電流回路ＣＩの説明の記載を参酌し、トランジスタＴｒ６における
、第２端子とゲートとが電気的に接続されている効果、容量素子Ｃ４１、容量素子Ｃ４２
による容量結合の効果、については、図５の定電流回路ＣＩｒｅｆの説明の記載を参酌す
る。
〔カレントミラー回路ＣＭ〕
次に、カレントミラー回路ＣＭの内部の構成例について説明する。
図９に示すオフセット回路１１３は、図２のオフセット回路１１１のカレントミラー回
路ＣＭの内部の構成の例を示した回路図である。
カレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそ
れぞれにトランジスタＴｒ５を有し、参照列出力回路ＣｒｅｆにトランジスタＴｒ７を有
する。
列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第１端子は、カレントミラー回
路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力
回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第２端子は、配線ＶＳＳＬと電気的に接
続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５のゲートは、カレン
トミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第１端子は、カレントミラー回
路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒ
ｅｆが有するトランジスタＴｒ７の第２端子は、配線ＶＳＳＬと電気的に接続されている
。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７のゲートは、カレントミラー回路
ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。
なお、図９に示すオフセット回路１１３は、列出力回路ＯＵＴ［１］、列出力回路ＯＵ
Ｔ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流
回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、
出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子
ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、
端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、
トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ５、トランジスタＴｒ７、
容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配
線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配
線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ
、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそ
れらの符号については省略している。
＜＜メモリセルアレイ１２０＞＞
次に、メモリセルアレイ１２０に適用できる回路構成の例について説明する。図１０に
、メモリセルアレイ１２０の一例として、メモリセルアレイ１２１を示す。
メモリセルアレイ１２１は、メモリセルＡＭと、メモリセルＡＭｒｅｆと、を有する。
メモリセルアレイ１２１が有する全てのメモリセルＡＭのそれぞれは、トランジスタＴｒ
１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。メモリセルＡＭｒｅｆ［
１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれは、トランジスタＴｒ１１と、トランジ
スタＴｒ１２と、容量素子Ｃ２と、を有する。
メモリセルアレイ１２１の接続構成について、メモリセルＡＭ［ｉ，ｊ］に着目して説
明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素
子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線Ｗ
Ｄ［ｊ］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気
的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂ［ｊ］と電気的に接続
され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ
２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。
メモリセルＡＭ［ｉ，ｊ］において、トランジスタＴｒ１１の第１端子と、トランジス
タＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮ［ｉ，ｊ］と
する。本発明の一態様において、ノードＮ［ｉ，ｊ］には、第１アナログデータに応じた
電位を保持する。
次に、メモリセルＡＭｒｅｆ［ｉ］に着目して説明する。トランジスタＴｒ１１の第１
端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続
され、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トラン
ジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴ
ｒ１２の第１端子は、配線Ｂｒｅｆと電気的に接続され、トランジスタＴｒ１２の第２端
子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電
気的に接続されている。
メモリセルＡＭｒｅｆ［ｉ］において、トランジスタＴｒ１１の第１端子と、トランジ
スタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮｒｅｆ［ｉ
］とする。
なお、図１０に示すメモリセルアレイ１２１は、メモリセルＡＭ［１，１］、メモリセ
ルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセル
ＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡ
Ｍ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡ
Ｍｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線
ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］、配線ＷＤ［１］、配線
ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［
ｎ］、配線Ｂｒｅｆ、配線ＶＲ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端
子ＳＰＴ［ｎ］、ノードＮ［１，１］、ノードＮ［ｉ，１］、ノードＮ［ｍ，１］、ノー
ドＮ［１，ｊ］、ノードＮ［ｉ，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮ［１，ｎ］、ノー
ドＮ［ｉ，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒｅｆ［１］、ノードＮｒｅｆ［ｉ］、
ノードＮｒｅｆ［ｍ］、トランジスタＴｒ１１、トランジスタＴｒ１２、容量素子Ｃ２の
み図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略してい
る。
なお、上述したトランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、
及びトランジスタＴｒ１２は、それぞれＯＳトランジスタであることが好ましい。加えて
、トランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、及びトランジス
タＴｒ１２のそれぞれのチャネル形成領域は、実施の形態５に記載する金属酸化物を有す
ることがより好ましい。具体的には、例えば、金属酸化物は、インジウム、元素Ｍ（元素
Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛の少なくとも一を含む
酸化物であることが更に好ましい。
トランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、及びトランジス
タＴｒ１２として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１乃至トラ
ンジスタＴｒ９、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのリーク
電流を抑えることができるため、計算精度の高い積和演算処理回路を実現できる場合があ
る。特に、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トラン
ジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流
を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少な
くすることができるため、半導体装置の消費電力を低減することができる。
更に、上述したトランジスタＴｒ１乃至トランジスタＴｒ９、トランジスタＴｒ１１、
及びトランジスタＴｒ１２の全てにＯＳトランジスタを適用することによって、半導体装
置の作製工程を短縮することができる。つまり、半導体装置の生産時間を少なくすること
ができるため、一定時間当たりの生産数を増加することができる。
なお、トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、及びトラン
ジスタＴｒ１２は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、
トランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、及びトランジスタＴ
ｒ１２のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電
圧に適切にバイアスされているものとする。なお、トランジスタＴｒ１、トランジスタＴ
ｒ４乃至トランジスタＴｒ７、及びトランジスタＴｒ１２の動作が、理想的な飽和領域で
の動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、ト
ランジスタＴｒ１、トランジスタＴｒ４乃至トランジスタＴｒ７、及びトランジスタＴｒ
１２のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものと
みなす。
また、本発明の一態様の半導体装置は、場合によって、状況に応じて、又は、必要に応
じて、上述した構成例を互いに組み合わせた構成としてもよい。
＜動作例＞
ここでは、本発明の一態様の半導体装置１００の動作の一例について説明する。なお、
本動作例で説明する半導体装置１００は、オフセット回路１１０として、図１１に示すオ
フセット回路１５０を適用し、かつ半導体装置１００のメモリセルアレイ１２０として、
図１３に示すメモリセルアレイ１６０を適用した構成とする。
図１１に示すオフセット回路１５０は、図３のオフセット回路１１２の定電流回路ＣＩ
及び定電流回路ＣＩｒｅｆと、図９のオフセット回路１１３が有するカレントミラー回路
ＣＭと、を適用させた回路構成となっている。図１１に示す構成を適用することによって
、オフセット回路１５０を、全て同一の極性のトランジスタによって構成することができ
る。なお、本動作例の説明として、図１１は、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵ
Ｔ［ｊ＋１］、及び参照列出力回路Ｃｒｅｆを図示している。
なお、図１１には、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩの端子ＣＴ２からカレン
トミラー回路ＣＭの端子ＣＴ５［ｊ］に流れる電流をＩＣ［ｊ］と記載し、列出力回路Ｏ
ＵＴ［ｊ＋１］の定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５
［ｊ＋１］に流れる電流をＩＣ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの定電流回
路ＣＩｒｅｆの端子ＣＴ４からカレントミラー回路ＣＭの端子ＣＴ７に流れる電流をＩＣ
ｒｅｆと記載する。また、カレントミラー回路ＣＭにおいて、列出力回路ＯＵＴ［ｊ］の
配線ＩＬ［ｊ］を介してトランジスタＴｒ５の第１端子に流れる電流と、列出力回路ＯＵ
Ｔ［ｊ＋１］の配線ＩＬ［ｊ＋１］を介してトランジスタＴｒ５の第１端子に流れる電流
と、参照列出力回路Ｃｒｅｆの配線ＩＬｒｅｆを介してトランジスタＴｒ７に流れる電流
と、をＩＣＭと記載する。つまり、列出力回路ＯＵＴ［ｊ］において、カレントミラー回
路ＣＭの端子ＣＴ６［ｊ］には、ＩＣ［ｊ］−ＩＣＭの電流が流れ、列出力回路ＯＵＴ［
ｊ＋１］において、カレントミラー回路ＣＭの端子ＣＴ６［ｊ＋１］には、ＩＣ［ｊ＋１
］−ＩＣＭの電流が流れる。更に、列出力回路ＯＵＴ［ｊ］の配線ＯＬ［ｊ］からトラン
ジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ］
と記載し、列出力回路ＯＵＴ［ｊ＋１］の配線ＯＬ［ｊ＋１］からトランジスタＴｒ１の
第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩＣＰ［ｊ＋１］と記載する
。そして、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に出力する電
流をＩＢ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配
線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの出
力端子ＯＴｒｅｆから配線Ｂｒｅｆに出力する電流をＩＢｒｅｆと記載する。なお、本動
作例では、ＩＢ［ｊ］、ＩＢ［ｊ＋１］、及びＩＢｒｅｆが常に０以上の電流値となるよ
うに、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩから出力されるＩＣ［ｊ］、列出力回路
ＯＵＴ［ｊ＋１］の定電流回路ＣＩから出力されるＩＣ［ｊ＋１］、及び参照列出力回路
Ｃｒｅｆの定電流回路ＣＩｒｅｆから出力されるＩＣｒｅｆはそれぞれ十分に大きい電流
値とする。
また、図１１に示すオフセット回路１５０の代わりとして、図１２に示すオフセット回
路１５０Ａを適用してもよい。オフセット回路１５０Ａは、図６のオフセット回路１１２
Ａの定電流回路ＣＩ及び定電流回路ＣＩｒｅｆと、図９のオフセット回路１１３が有する
カレントミラー回路ＣＭと、を適用させた回路構成となっている。オフセット回路１５０
Ａは、オフセット回路１５０の定電流回路ＣＩが有するトランジスタＴｒ８をダイオード
ＤＩ１に置き換え、オフセット回路１５０の定電流回路ＣＩｒｅｆが有するトランジスタ
Ｔｒ９をダイオードＤＩ２に置き換えた構成となっているため、オフセット回路１５０Ａ
は、ほぼオフセット回路１５０の等価回路として考えることができる。
図１３に示すメモリセルアレイ１６０は、図１０に示すメモリセルアレイ１２１と同様
の構成であり、本動作例の説明として、図１３は、メモリセルＡＭ［ｉ，ｊ］、メモリセ
ルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ＋
１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］を図示してい
る。
なお、図１３には、配線Ｂ［ｊ］から入力される電流をＩＢ［ｊ］と記載し、配線Ｂ［
ｊ＋１］から入力される電流をＩＢ［ｊ＋１］と記載し、配線Ｂｒｅｆから入力される電
流をＩＢｒｅｆと記載する。また、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰ
Ｔ［ｊ］から出力される電流をΔＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］に電気的に接続
されている出力端子ＳＰＴ［ｊ＋１］から出力される電流をΔＩＢ［ｊ＋１］と記載する
。
図１４乃至図１７に、オフセット回路１５０と、メモリセルアレイ１６０と、を有する
半導体装置１００の動作例のタイミングチャートを示す。図１４のタイミングチャートは
、時刻Ｔ０１乃至時刻Ｔ０４における、配線ＦＧＡ［ｊ］、配線ＦＧＢ［ｊ］、配線ＦＧ
Ａ［ｊ＋１］、配線ＦＧＢ［ｊ＋１］、配線ＦＧＡｒｅｆ、及び配線ＦＧＢｒｅｆの電位
の変動を示している。図１６のタイミングチャートは、時刻Ｔ０４以降の動作として、時
刻Ｔ１１乃至時刻Ｔ１８における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ
］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１
］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノ
ードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］、配線ＯＳＰ、及び配線
ＯＲＰの電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流Ｉ
Ｂｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［
ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値であり、電流Σ
Ｉ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電
流をｉについて和をとった値である。図１７のタイミングチャートは、図１６のタイミン
グチャートの時刻Ｔ１９以降を示しており、時刻Ｔ２４まで記載している。なお、時刻Ｔ
１９以降において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰのそ
れぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、
配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図１７のタイミン
グチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ
＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰの電位の変動の記載を省略している。
また、図１７のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流
の大きさの変動を記載している。
＜＜時刻Ｔ０１から時刻Ｔ０３まで＞＞
時刻Ｔ０１から時刻Ｔ０３までの間において、配線ＦＧＢ［ｊ］、配線ＦＧＢ［ｊ＋１
］、及び配線ＦＧＢｒｅｆに高レベル電位（図１４では、Ｈｉｇｈと表記している。）が
印加されている。このとき、列出力回路ＯＵＴ［ｊ］、及び列出力回路ＯＵＴ［ｊ＋１］
が有するそれぞれの定電流回路ＣＩのトランジスタＴｒ８のゲートに高レベル電位が印加
されるため、トランジスタＴｒ８は導通状態となる。また、参照列出力回路Ｃｒｅｆが有
する定電流回路ＣＩｒｅｆのトランジスタＴｒ９のゲートに高レベル電位が印加されるた
め、トランジスタＴｒ９は導通状態となる。
時刻Ｔ０１において、配線ＦＧＡ［ｊ］、配線ＦＧＡ［ｊ＋１］、及びＦＧＡｒｅｆに
は、接地電位としてＧＮＤ電位が印加されている。
時刻Ｔ０２において、配線ＦＧＡ［ｊ］、配線ＦＧＡ［ｊ＋１］、及びＦＧＡｒｅｆに
それぞれ所定の電位が印加される。このとき、列出力回路ＯＵＴ［ｊ］、及び列出力回路
ＯＵＴ［ｊ＋１］が有するそれぞれの定電流回路ＣＩのトランジスタＴｒ８が導通状態と
なっているため、配線ＦＧＡ［ｊ］の電位、及び配線ＦＧＡ［ｊ＋１］の電位は、それぞ
れ列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のゲート、及び列出力
回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩのトランジスタＴｒ４のゲートに印加される。ま
た、参照列出力回路Ｃｒｅｆが有する定電流回路ＣＩｒｅｆのトランジスタＴｒ９が導通
状態となっているため、配線ＦＧＡｒｅｆの電位は、参照列出力回路Ｃｒｅｆの定電流回
路ＣＩｒｅｆのトランジスタＴｒ６のゲートに印加される。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＦＧＢ［ｊ］、配線ＦＧＢ［ｊ＋１
］、及び配線ＦＧＢｒｅｆに低レベル電位（図１４では、Ｌｏｗと表記している。）が印
加されている。これにより、列出力回路ＯＵＴ［ｊ］、及び列出力回路ＯＵＴ［ｊ＋１］
が有するそれぞれの定電流回路ＣＩのトランジスタＴｒ８のゲートに低レベル電位が印加
されるため、トランジスタＴｒ８は非導通状態となる。また、参照列出力回路Ｃｒｅｆが
有する定電流回路ＣＩｒｅｆのトランジスタＴｒ９のゲートに低レベル電位が印加される
ため、トランジスタＴｒ９は非導通状態となる。
このとき、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のゲートの
電位は、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩの容量素子Ｃ３によって保持され、列
出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩのトランジスタＴｒ４のゲートの電位は、列
出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩの容量素子Ｃ３によって保持される。同様に
、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ６のゲートの電位
は、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆの容量素子Ｃ４によって保持される
。
時刻Ｔ０１乃至時刻Ｔ０４の動作によって、オフセット回路１５０の定電流回路ＣＩ及
び定電流回路ＣＩｒｅｆの動作点を設定することができる。
ところで、オフセット回路１５０Ａと、メモリセルアレイ１６０と、を有する半導体装
置１００の場合、その動作例を図１５に示す。
時刻Ｔ０１において、配線ＦＧ［ｊ］、配線ＦＧ［ｊ＋１］、及びＦＧｒｅｆには、接
地電位としてＧＮＤ電位が印加されている。
時刻Ｔ０２において、配線ＦＧ［ｊ］、配線ＦＧ［ｊ＋１］、及びＦＧｒｅｆにそれぞ
れ所定の電位が印加される。このとき、配線ＦＧ［ｊ］の電位、及び配線ＦＧ［ｊ＋１］
の電位は、それぞれ列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジスタＴｒ４のゲ
ート、及び列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩのトランジスタＴｒ４のゲート
に印加される。また、配線ＦＧｒｅｆの電位は、参照列出力回路Ｃｒｅｆの定電流回路Ｃ
ＩｒｅｆのトランジスタＴｒ６のゲートに印加される。
時刻Ｔ０３において、配線ＦＧ［ｊ］、配線ＦＧ［ｊ＋１］、及び配線ＦＧｒｅｆにＧ
ＮＤ電位が印加されている。このとき、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのダイ
オードＤＩ１の整流作用により、列出力回路ＯＵＴ［ｊ］の定電流回路ＣＩのトランジス
タＴｒ４のゲートの電位は、出力回路ＯＵＴ［ｊ］の定電流回路ＣＩの容量素子Ｃ３に保
持され、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩのトランジスタＴｒ４のゲートの
電位は、列出力回路ＯＵＴ［ｊ＋１］の定電流回路ＣＩの容量素子Ｃ３に保持される。同
様に、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのダイオードＤＩ２の整流作用に
より、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆのトランジスタＴｒ６のゲートの
電位は、参照列出力回路Ｃｒｅｆの定電流回路ＣＩｒｅｆの容量素子Ｃ４に保持される。
時刻Ｔ０１乃至時刻Ｔ０４の動作によって、オフセット回路１５０Ａの定電流回路ＣＩ
及び定電流回路ＣＩｒｅｆの動作点を設定することができる。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＷ［ｉ］に高レベル電位（図１６
ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図１
６ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電
位（図１６ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印
加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位
が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更
に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図１６ではＲＥＦ
Ｐと表記している。）が印加されている。
なお、電位ＶＸ［ｉ，ｊ］、及び電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対
応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセ
ルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加さ
れるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセル
ＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メ
モリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接
続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、
メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］
とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ
＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ
［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセル
ＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電
流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１
端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、次の式で表すことができる。
Figure 2022003533
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の
容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧で
ある。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電
流は、Ｉ０［ｉ，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２
の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、次の式で表すことがで
きる。
Figure 2022003533
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１
］に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端
子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、次の式で表すことができる。
Figure 2022003533
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電
流は、Ｉｒｅｆ０［ｉ］となる。
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモ
リセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位
が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］
、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状
態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノー
ドＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加さ
れる。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモ
リセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印
加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリ
セルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は非導通状態となる。
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加さ
れている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１
］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ
０２以前から非導通状態となっている。
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセ
ルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ
］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は非導通状
態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノ
ードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノード
Ｎｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
特に、半導体装置１００の回路構成の説明で述べたとおり、メモリセルＡＭ［ｉ，ｊ］
、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ
＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］の
それぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジ
スタＴｒ１１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、
それぞれのノードの電位を長時間保持することができる。
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、
及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリ
セルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ
＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれ
のトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［
ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、
メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋
１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそ
れぞれのノードに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加さ
れ、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には
接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］
には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒ
ｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ１２から引き
続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されてい
る。
なお、電位ＶＸ［ｉ＋１，ｊ］、及び電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデ
ータに対応する電位である。
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及び
メモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル
電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋
１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、導通
状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノー
ドＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、Ｖ
ＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において
、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノー
ドＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセル
ＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的
に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメ
モリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２の第１端子から第２端
子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジス
タＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、次の式で表
すことができる。
Figure 2022003533
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電
流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ
１２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、次の式で表す
ことができる。
Figure 2022003533
このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１
］に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２の第
１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、次の式で表すことができ
る。
Figure 2022003533
このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電
流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、時刻Ｔ１１から時刻Ｔ１２までの間の動
作、又は時刻Ｔ１３から時刻Ｔ１４までの間の動作と同様に、残りのメモリセルＡＭに第
１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰ
Ｒが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジ
スタＴｒ１２に流れる電流の総和は、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から
配線Ｂ［ｊ］に流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとってい
る。）となる。
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂ
ｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれの
トランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆ
には、ＩＢｒｅｆ＝ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流
が流れる。
ところで、図１１において、配線ＩＬｒｅｆに流れる電流をＩＣＭと記載しているが、
本明細書では、時刻Ｔ０９より前の時刻において、配線ＩＬｒｅｆに流れる電流をＩＣＭ
０と記載する。
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を
満たすように、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定
され、ＩＣＭ０が決まる。
Figure 2022003533
なお、カレントミラー回路ＣＭは、トランジスタＴｒ７のゲートの電位（ノードＮＣＭ
ｒｅｆの電位）を参照しているため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ
］のそれぞれの配線ＩＬ［１］乃至配線ＩＬ［ｎ］に、同じ電流ＩＣＭ０が流れる。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＯＲＰを高レベル電位とする。この
とき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴ
ｒ３のゲートに高レベル電位が印加されるため、トランジスタＴｒ３は導通状態となる。
このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ
１の第１端子に低レベル電位が印加され、容量素子Ｃ１の電位が初期化される。なお、時
刻Ｔ１６の時点において、配線ＯＲＰには低レベル電位を印加して、列出力回路ＯＵＴ［
１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３を非導通状態としてい
る。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＯＲＰを低レベル電位としている。
上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジ
スタＴｒ３のゲートに低レベル電位が印加されるため、トランジスタＴｒ３は非導通状態
となる。
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
時刻Ｔ１７から時刻Ｔ１８までの間において、配線ＯＳＰを高レベル電位としている。
上述の通り、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジ
スタＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２は導通状態と
なる。このとき、トランジスタＴｒ２の第１端子から、トランジスタＴｒ２の第２端子を
経由して、容量素子Ｃ１の第１端子に電流が流れ、容量素子Ｃ１によって電位が保持され
る。これにより、トランジスタＴｒ１のゲートの電位が保持されるため、トランジスタＴ
ｒ１のソース−ドレイン間に、トランジスタＴｒ１のゲートの電位に応じた電流が流れる
。
なお、時刻Ｔ１８の時点において、配線ＯＳＰには低レベル電位を印加して、列出力回
路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状
態としている。このとき、トランジスタＴｒ１のゲートの電位は、容量素子Ｃ１に保持さ
れているため、時刻Ｔ１８以降もトランジスタＴｒ１のソース−ドレイン間に同じ大きさ
の電流が流れ続ける。
ここで、列出力回路ＯＵＴ［ｊ］に着目する。列出力回路ＯＵＴ［ｊ］において、トラ
ンジスタＴｒ１のソース−ドレイン間に流れる電流をＩＣＰ［ｊ］とし、定電流回路ＣＩ
のトランジスタＴｒ４のソース−ドレイン間に流れる電流をＩＣ［ｊ］とする。また、ト
ランジスタＴｒ５のソース−ドレイン間に流れる電流は、カレントミラー回路ＣＭによっ
てＩＣＭ０となる。時刻Ｔ１１から時刻Ｔ１８までの間では出力端子ＳＰＴ［ｊ］から電
流を出力しないものとした場合、列出力回路ＯＵＴ［ｊ］の配線Ｂ［ｊ］には、メモリセ
ルＡＭ［１］乃至メモリセルＡＭ［ｎ］のそれぞれのトランジスタＴｒ１２に流れる電流
を足し合わせた電流が流れる。つまり、配線Ｂ［ｊ］には、ΣＩ０［ｉ，ｊ］（このΣは
ｉについて和をとっている。）の電流が流れる。したがって、上記より次の式が成り立つ
。
Figure 2022003533
＜＜時刻Ｔ１９から時刻Ｔ２０まで＞＞
時刻Ｔ１９以降は、図１７を用いて説明する。時刻Ｔ１９から時刻Ｔ２０までの間にお
いて、配線ＲＷ［ｉ］に基準電位（図１７ではＲＥＦＰと表記している。）よりもＶＷ［
ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［
ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電
位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に
、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は
、容量素子Ｃ２の容量、トランジスタＴｒ２のゲート容量、及び寄生容量によって算出さ
れる。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトラ
ンジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセル
ＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに
相当する。
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，
ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電
位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］
、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセル
ＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電
流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１
端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、次の式で表すことができる。
Figure 2022003533
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］から
メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる
電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図１７では、ΔＩ［ｉ，ｊ］と表記する。）増
加する。
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２
の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、次の式で表すことができ
る。
Figure 2022003533
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］
からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子
に流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図１７では、ΔＩ［ｉ，ｊ＋
１］と表記する。）増加する。
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端
子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、次の式で表すことができる。
Figure 2022003533
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂｒｅｆから
メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れ
る電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図１７では、ΔＩｒｅｆ［ｉ］と表記す
る。）増加する。
ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線Ｂ
ｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれの
トランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆ
には、ＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］の電流が流れる。
定電流回路ＣＩｒｅｆの端子ＣＴ４から、電流ＩＣｒｅｆが出力されるので、次の式を
満たすように、トランジスタＴｒ７のゲートの電位（ノードＮＣＭｒｅｆの電位）が設定
され、ＩＣＭが決まる。
Figure 2022003533
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ１８乃
至時刻Ｔ１９では、数式（Ｅ４）を満たすため、配線Ｂ［ｊ］から電流ΔＩＢ［ｊ］は出
力されない。
時刻Ｔ１９から時刻Ｔ２０までの間においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ
［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れ
るソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力
端子ＳＰＴ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＯＵＴ［
ｊ］では、定電流回路ＣＩの端子ＣＴ２から電流ＩＣ［ｊ］が出力され、トランジスタＴ
ｒ５のソース−ドレイン間に電流ＩＣＭが流れ、トランジスタＴｒ１のソース−ドレイン
間に電流ＩＣＰ［ｊ］が流れるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］の
トランジスタＴｒ１２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ
，ｊ］を用いて、次の式で表すことができる。
Figure 2022003533
数式（Ｅ８）に、数式（Ｅ１）乃至数式（Ｅ７）を用いることで、次の式が得られる。
Figure 2022003533
つまり、数式（Ｅ９）より、電流ΔＩＢ［ｊ］は、複数の第１アナログデータである電
位ＶＸ［ｉ，ｊ］と、複数の第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応
じた値となる。つまり、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータ
と第２アナログデータとの積和の値を求めることができる。
時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃
至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ここでのｇ
は１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｅ９）より、
ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［
ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相
当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続さ
れている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］
から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］とな
り、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］
に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線
Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ２０から時刻Ｔ２１まで＞＞
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＲＷ［ｉ］には接地電位が印加され
ている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモ
リセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加される
ため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は
、それぞれ時刻Ｔ１８から時刻Ｔ１９までの間の電位に戻る。
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１
］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位
よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ１９から時刻Ｔ
２０までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，
ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電
位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの
容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ
＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２
端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノー
ドＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋
１］上昇する。
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１
］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］
、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれ
のトランジスタＴｒ１２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］の
トランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＯＵＴ［
ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［
ｉ＋１，ｊ］（図１７では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同
様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ
＋１，ｊ＋１］としたとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から
配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図
１７では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセ
ルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩｒｅｆ［ｉ＋１］とし
たとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は
、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図１７では、ΔＩｒｅｆ［ｉ＋１］と表
記する。）増加することになる。
時刻Ｔ２１から時刻Ｔ２２までの動作は、時刻Ｔ１９から時刻Ｔ２０までの動作と同様
に考えることができるので、時刻Ｔ２１から時刻Ｔ２２までの動作に対して、数式（Ｅ９
）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋
１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第
１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログ
データと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子Ｓ
ＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ
ＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格
納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第
２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されて
いる出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷ［ｉ＋１］には接地電位が印加
されている。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ
］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地
電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノー
ドＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ２０から時刻Ｔ２１までの間の電位に戻
る。
＜＜時刻Ｔ２３から時刻Ｔ２４まで＞＞
時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１
］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ
［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位
よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ１９から時刻
Ｔ２０までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、
及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［
ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及び
メモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇す
る。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメ
モリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［
ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１
，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２のゲー
トの電位が下降する。
なお、電位ＶＷ２［ｉ］、及び電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応す
る電位である。
なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を
１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメ
モリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位ＶＷ２［ｉ］が
印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮ
ｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１
，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそ
れぞれの容量素子Ｃ２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって
、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１
］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそ
れぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［
ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２に流
れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に
流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２
に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ
１２に流れる電流をＩｒｅｆ［ｉ］とする。
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［
ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋
１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］の
それぞれのトランジスタＴｒ１２に流れる電流の量が減少する。ここで、メモリセルＡＭ
［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセル
ＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ２［ｉ，ｊ＋１］とし
、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩ２ｒｅｆ［
ｉ＋１］とする。
このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電
流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ
］）（図１７では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路Ｏ
ＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２
［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ
＋１］）（図１７では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとす
る。）増加することになる。そして、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから
配線Ｂｒｅｆに流れる電流は、（Ｉｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］）＋（Ｉｒ
ｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］）（図１７では、ΔＩＢｒｅｆと表記す
る。）増加することになる。
時刻Ｔ２３から時刻Ｔ２４までの動作は、時刻Ｔ１９から時刻Ｔ２０までの動作と同様
に考えることができるので、時刻Ｔ２３から時刻Ｔ２４までの動作に対して、数式（Ｅ９
）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ
，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセ
ルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナロ
グデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそ
れぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［
ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ
｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり
、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそ
れぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選
択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［
ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。
＜＜時刻Ｔ２４以降＞＞
時刻Ｔ２４以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加し
ている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセ
ルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］
、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電
位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，
１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１
］の電位は、それぞれ時刻Ｔ２２から時刻Ｔ２３までの間の電位に戻る。
以上のように、図１に示す回路を構成することによって、複数の積和演算処理を同時に
実行できる。つまり、高速な積和演算処理を実現する半導体装置を提供することができる
。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態２）
本実施の形態では、ニューラルネットワークについて説明する。
ニューラルネットワークとは、神経回路網をモデルにした情報処理システムである。ニ
ューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能な
コンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワー
クを構築する種々の研究が進められている。
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニ
ットを介して、互いに結合された構成となっている。この結合の強度を変更することで、
様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると
考えられている。
例えば、実施の形態１で説明した積和演算処理回路を畳み込み演算の特徴抽出フィルタ
ー、若しくは全結合演算回路として用いることによって、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏ
ｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）による特徴量の抽出を行うことができる。なお
、特徴抽出フィルターの各重み係数に乱数を用いて値を設定することができる。
＜階層型ニューラルネットワーク＞
本発明の一態様のハイブリッド表示装置に利用できるニューラルネットワークの種類の
一として、階層型ニューラルネットワークについて説明する。
図１８は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（
ここでのｋは２以上の整数である。）は、ニューロンをＰ個（ここでのＰは１以上の整数
である。）有し、第ｋ層は、ニューロンをＱ個（ここでのＱは１以上の整数である。）有
し、第（ｋ＋１）層は、ニューロンをＲ個（ここでのＲは１以上の整数である。）有する
。
第（ｋ−１）層の第ｐニューロン（ここでのｐは１以上Ｐ以下の整数である。）の出力
信号ｚｐ （ｋ−１）と重み係数ｗｑｐ （ｋ）と、の積が第ｋ層の第ｑニューロン（ここで
のｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの
出力信号ｚｑ （ｋ）と重み係数ｗｒｑ （ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニュー
ロン（ここでのｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）
層の第ｒニューロンの出力信号をｚｒ （ｋ＋１）とする。
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和ｕｑ （ｋ）は、次の式で表
される。
Figure 2022003533
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ （ｋ）を次の式で定義する。
Figure 2022003533
関数ｆ（ｕｑ （ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、又はシ
グモイド関数などを用いることができる。なお、式（Ｄ１）の積和演算は、先述した積和
演算処理回路（半導体装置１００）によって実現できる。なお、式（Ｄ２）の演算は、例
えば、図２１（Ａ）に示す回路４１１によって実現できる。
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていても
よい。加えて、ニューロンの出力関数は、層毎において、同一でもよいし、異なっていて
もよい。
ここで、図１９に示す、全Ｌ層（ここでのＬは３以上の整数とする。）からなる階層型
ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数と
する。）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型
ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、階層型ニューラ
ルネットワークの隠れ層となる。
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［
ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ
個有する。
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号
をｚｓ［１］ （１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以
下の整数である。）の出力信号をｚｓ［ｋ］ （ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン
（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］ （Ｌ）とする。
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１
］以下の整数である。）の出力信号ｚｓ［ｋ−１］ （ｋ−１）と重み係数ｗｓ［ｋ］ｓ［
ｋ−１］ （ｋ）と、の積ｕｓ［ｋ］ （ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力される
ものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−
１］以下の整数である。）の出力信号ｚｓ［Ｌ−１］ （Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ
［Ｌ−１］ （Ｌ）と、の積ｕｓ［Ｌ］ （Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力され
るものとする。
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型ニューラルネ
ットワークの機能において、出力した結果と、所望の結果（教師データ、又は教師信号と
いう場合がある。）と異なったときに、階層型ニューラルネットワークの全ての重み係数
を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図２
０は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型ニ
ューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更
する方式である。
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニ
ューロンから出力データｚｓ［Ｌ］ （Ｌ）を出力されたとする。ここで、出力データｚｓ
［Ｌ］ （Ｌ）に対する教師信号をｔｓ［Ｌ］としたとき、誤差エネルギーＥは、出力デー
タｚｓ［Ｌ］ （Ｌ）及び教師信号ｔｓ［Ｌ］によって表すことができる。
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［
ｋ−１］ （ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）とすることで、新たに
重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ
［ｋ］ （ｋ）の誤差δｓ［ｋ］ （ｋ）を∂Ｅ／∂ｕｓ［ｋ］ （ｋ）と定義すると、δｓ［
ｋ］ （ｋ）及び∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）は、それぞれ次の式で表すことが
できる。
Figure 2022003533
Figure 2022003533
ｆ’（ｕｓ［ｋ］ （ｋ））は、ニューロン回路の出力関数の導関数である。なお、式（
Ｄ３）の演算は、例えば、図２１（Ｂ）に示す回路４１３によって実現できる。また、式
（Ｄ４）の演算は、例えば、図２１（Ｃ）に示す回路４１４によって実現できる。出力関
数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続
することによって実現できる。
また、例えば、式（Ｄ３）のΣδｓ［ｋ＋１］ （ｋ＋１）・ｗｓ［ｋ＋１］・ｓ［ｋ］
（ｋ＋１）の部分の演算は、前述した積和演算処理回路（半導体装置１００）によって実
現できる。
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であると
き、δｓ［Ｌ］ （Ｌ）及び∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）は、それぞれ次の式で
表すことができる。
Figure 2022003533
Figure 2022003533
式（Ｄ５）の演算は、図２１（Ｄ）に示す回路４１５によって実現できる。また、式（
Ｄ６）の演算は、図２１（Ｃ）に示す回路４１４によって実現できる。
つまり、式（Ｄ１）乃至式（Ｄ６）により、全てのニューロン回路の誤差δｓ［ｋ］ （
ｋ）及びδｓ［Ｌ］ （Ｌ）を求めることができる。なお、重み係数の更新量は、誤差δｓ
［ｋ］ （ｋ）、δｓ［Ｌ］ （Ｌ）及び所望のパラメータなどに基づいて、設定される。
以上のように、図２１（Ａ）乃至図２１（Ｄ）に示す回路、及び前述した積和演算処理
回路（半導体装置１００）を用いることによって、教師付き学習を適用した階層型ニュー
ラルネットワークの計算を行うことができる。
具体的には、実施の形態１において、第１アナログデータを重み係数として、複数の第
２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の
演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応した
データ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＡＭ［
１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗ
ｓ［ｋ］・１ （ｋ）乃至ｗｓ［ｋ］・Ｑ［ｋ−１］ （ｋ）を第１アナログデータとして格
納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ−１）層の各ニューロンの出
力信号ｚ１・ｓ［ｋ］ （ｋ−１）乃至ｚＱ［ｋ−１］・ｓ［ｋ］ （ｋ−１）を第２アナロ
グデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和
ｕｓ［ｋ］ （ｋ）を計算することができる。つまり、式（Ｄ１）に示した積和演算を半導
体装置１００によって実現することができる。
また、教師付き学習で重み係数の更新を行うとき、メモリセルＡＭ［１，ｊ］乃至メモ
リセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニュー
ロンに信号が送られるときに掛けられる重み係数ｗ１・ｓ［ｋ］ （ｋ＋１）乃至ｗＱ［ｋ
＋１］ｓ［ｋ］ （ｋ＋１）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線
ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ１ （ｋ＋１）乃至δＱ［ｋ＋１］ （
ｋ＋１）を第２アナログデータとして供給すると、式（Ｄ３）におけるΣｗｓ［ｋ＋１］
・ｓ［ｋ］ （ｋ＋１）・δｓ［ｋ＋１］ （ｋ＋１）の値を、配線Ｂ［ｊ］に流れる差分電
流ΔＩＢ［ｊ］から得ることができる。つまり、式（Ｄ３）に示した演算の一部を半導体
装置１００によって実現することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態３）
本実施の形態では、実施の形態１で説明した半導体装置の応用例について説明する。
半導体装置１００は、積和演算処理回路として機能するため、実施の形態２で説明した
通り、ニューラルネットワークの構成要素の一つとして適用することができる場合がある
。
ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニッ
トを介して、互いに結合された構成となっており、この結合の強度を変更することで様々
な入力パターンに対して学習し、パターン認識や連想記憶、データマイニングなどを高速
に実行できると考えられている。特に、音、音声、音楽、画像、または映像などのパター
ン認識を利用した新規な電子機器を実現できる場合がある。
実施の形態１で説明した半導体装置において、複数の第１アナログデータを重み係数と
して、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力
の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の
結果に対応したデータ、すなわちシナプス入力を取得することができる。
＜電子機器＞
ここでは、上述のニューラルネットワークを利用した電子機器、又はシステムについて
説明する。
図２２（Ａ）は、タブレット型の情報端末５２００であり、筐体５２２１、表示部５２
２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置
入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力
装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あ
るいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３として
は、例えば、情報端末を起動する電源スイッチ、情報端末のアプリケーションを操作する
ボタン、音量調整ボタン、または表示部５２２２を点灯、あるいは消灯するスイッチなど
とすることができる。また、図２２（Ａ）に示した情報端末では、操作ボタン５２２３の
数を４個示しているが、情報端末の有する操作ボタンの数及び配置は、これに限定されな
い。また、図示していないが、図２２（Ａ）に示した情報端末は、カメラを有する構成で
あってもよい。また、図示していないが、図２２（Ａ）に示した情報端末は、フラッシュ
ライト、または照明の用途として発光装置を有する構成であってもよい。また、図示して
いないが、図２２（Ａ）に示した情報端末は、筐体５２２１の内部にセンサ（力、変位、
位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時
間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外
線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速
度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図２２（Ａ）に
示す情報端末の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して
、表示部５２２２の画面表示を、情報端末の向きに応じて自動的に切り替えるようにする
ことができる。
また、情報端末５２００は、表示部５２２２として可撓性を有する基材を用いて、表示
部５２２２を自由に折りたたむことができる構造を有してもよい。このような構成を図２
２（Ｂ）に示す。情報端末５３００は、情報端末５２００と同様のタブレット型の情報端
末であり、筐体５３２１ａ、筐体５３２１ｂ、表示部５３２２、操作ボタン５３２３、ス
ピーカ５３２４を有している。
筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、
ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、
筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。
表示部５２２２に適用できる可撓性を有する基材としては、可視光に対する透光性を有
する材料として、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレー
ト樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂
、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹
脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド
樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹
脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して
用いてもよい。
ところで、情報端末５２００、及び情報端末５３００に、指紋、静脈、虹彩、または声
紋など生体情報を取得する装置を設けることで、生体認証機能を有する情報端末を実現す
ることができる。特に、この生体認証機能に、上述のニューラルネットワークを用いるこ
とにより、精度の高い認証システムを構築できる場合がある。また、情報端末におけるニ
ューラルネットワークの応用については、認証システムのみに限定されない。例えば、情
報端末において、ニューラルネットワークを利用して音声解読を行うことができる場合が
ある。情報端末に音声解読機能を設けることで、音声認識によってタブレット型の情報端
末を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などをタブレ
ット型の情報端末に有することができる。また、例えば、表示部にタッチパネルを有する
情報端末において、該タッチパネルに指又はスタイラスペンなどにより書いた文字をニュ
ーラルネットワークによって認識できる場合がある。これを利用することで、書いた文字
を認識して、あらかじめ設定したフォントに変換して、表示部に映すことができる。これ
らの機能を用いることで、例えば、タブレット型の情報端末を、外国語などを学習するた
めの教科書の代わりとして活用することができる。又は、例えば、会議などの議事録作成
として活用することができる。
なお、本発明の一態様は、図２２（Ａ）（Ｂ）に示すタブレット型の情報端末に限定せ
ず、図２３（Ａ）に示すような、図２２（Ａ）の情報端末のサイズを小さくし、かつ通話
機能を搭載した携帯電話（スマートフォン）の形態であってもよい。図２３（Ａ）の携帯
電話は、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタ
ン５５０５を有する。図２２（Ａ）（Ｂ）に示す情報端末と同様に、指紋、静脈、虹彩、
または声紋などの生体情報を取得する装置を設けることで、ニューラルネットワークを利
用した生体認証機能を有する情報端末を実現することができる場合がある。また、図２２
（Ａ）（Ｂ）に示す情報端末と同様に、ニューラルネットワークを利用した音声解読の機
能を有してもよい。また、図２２（Ａ）（Ｂ）に示す情報端末と同様に、ニューラルネッ
トワークを利用した文字認識の機能を有しても良い。
図２３（Ｂ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５
８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態
様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー
５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第
２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、
接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度
は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５
８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構
成としてもよい。
ビデオカメラで撮影した画像を記録する際、データの記録形式に応じたエンコードを行
う必要がある。エンコードの際に、ニューラルネットワークによるパターン認識を利用す
ることによって、前回の撮像画像データと今回の撮像画像データとの差分データを算出し
て、データの圧縮を行うことができる。
図２３（Ｃ）は、掌紋認証装置を示しており、筐体５４３１、表示部５４３２、掌紋読
み取り部５４３３、配線５４３４を有している。図２３（Ｃ）は、手５４３５の掌紋を取
得する様子を示している。また、本発明の一態様は、掌紋認証装置に限定されず、指紋、
静脈、顔、虹彩、声紋、遺伝子などの生体情報を取得して生体認証を行う装置であっても
よい。
図２４は、放送システムにおけるデータ伝送を示した模式図である。図２４には、放送
局６５６１から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）
６５６０に届けられるまでの経路を示している。ＴＶ６５６０は、受信装置及び表示装置
を備えている。人工衛星６５６２として、例えば、ＣＳ衛星、ＢＳ衛星などが挙げられる
。アンテナ６５６４として、例えば、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどが
挙げられる。アンテナ６５６５として、例えば、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅ
ｑｕｅｎｃｙ）アンテナなどが挙げられる。
電波６５６６Ａ、６５６６Ｂは、衛星放送用の放送信号である。人工衛星６５６２は電
波６５６６Ａを受信すると、地上に向けて電波６５６６Ｂを伝送する。各家庭において、
電波６５６６Ｂはアンテナ６５６４で受信され、ＴＶ６５６０において衛星ＴＶ放送を視
聴することができる。あるいは、電波６５６６Ｂは他の放送局のアンテナで受信され、放
送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブ
ル網を利用して放送信号を各家庭のＴＶ６５６０に送信する。電波６５６７Ａ、６５６７
Ｂは、地上波放送用の放送信号である。電波塔６５６３は、受信した電波６５６７Ａを増
幅して、電波６５６７Ｂを送信する。各家庭では、アンテナ６５６５で電波６５６７Ｂを
受信することで、ＴＶ６５６０で地上波ＴＶ放送を視聴することができる。
放送局６５６１から電波６５６６Ａ、または電波６５６７Ａを発信する前に、放送局６
５６１が有する電子機器によって、映像データのエンコード処理が行われる。このとき、
ニューラルネットワークによるパターン認識を利用することによって、前回の撮像画像デ
ータと今回の撮像画像データとの差分データを算出して、データの圧縮を行うことができ
る。
また、本実施の形態の映像配信システムは、ＴＶ放送用のシステムに限定されるもので
はない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい
。
例えば、高速ＩＰネットワークを通じてカメラの映像データを配信してもよい。例えば
、映像データの配信システムは医療現場では、遠隔診断、遠隔診療に用いることができる
。画像診断などの医療行為に利用する映像は、より高精細な映像であることが求められて
おり、医療用画像として高解像度（８Ｋ、４Ｋ、２Ｋ）の映像求められる。図２５は、映
像データの配信システムを利用した救急医療システムを示した模式図である。
救急車６６００（救急車；救急搬送車両）と医療機関６６０１との間、又は医療機関６
６０１と医療機関６６０２との間の通信は、高速ネットワーク６６０５を利用して行われ
る。救急車６６００には、カメラ６６１０、エンコーダ６６１１、通信装置６６１２が搭
載されている。
カメラ６６１０は、医療機関６６０１へ搬送する患者を撮影する。カメラ６６１０で取
得した映像データ６６１５は、通信装置６６１２によって非圧縮で送信することもできる
。これにより遅延を少なくして、高解像度の映像データ６６１５を医療機関６６０１に伝
送することができる。救急車６６００と医療機関６６０１と間の通信に、高速ネットワー
ク６６０５を利用できない場合は、エンコーダ６６１１で映像データを符号化し、符号化
した映像データ６６１６を送ることもできる。このとき、ニューラルネットワークによる
パターン認識を利用することによって、前述した放送システムと同様に映像データの圧縮
を行うことができる。
医療機関６６０１では、救急車６６００から送られた映像データを通信装置６６２０で
受信される。受信した映像データが非圧縮データであれば、通信装置６６２０を介して、
表示装置６６２３に送られ、表示される。映像データが圧縮データであれば、デコーダ６
６２１でデータ伸長された後、サーバ６６２２、及び表示装置６６２３に送られる。医師
は、表示装置６６２３の画像から、救急車６６００の救急隊員への指示、あるいは、患者
の治療にあたる医療機関６６０１内のスタッフに指示を行う。図２５の配信システムは高
精細な画像を伝送することができるので、医療機関６６０１内において、医師は救急搬送
中の患者の細部を確認することができる。そのため、医師は短時間でより的確な指示を救
急隊員やスタッフに与えることができ、患者の救命率の向上につながる。
医療機関６６０１と医療機関６６０２間の映像データの通信も、上記と同様である。医
療機関６６０１の画像診断装置（ＣＴ、ＭＲＩ等）で取得した医療画像を医療機関６６０
２に伝送することができる。また、ここでは、救急車６６００を例に挙げたが、患者を搬
送する手段は、ヘリコプターなどの航空機や、船舶でもよい。
なお、本実施の形態で示した電子機器、又はシステムは、他の電子機器、又はシステム
と適宜組み合わせることができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、実施の形態３で説明した電子機器の表示部に適用できる表示装置に
ついて、図２６乃至図３０を用いて説明する。
本実施の形態の表示装置は、可視光を反射する第１表示素子と、可視光を発する第２表
示素子とを有する。また、表示装置は、第１表示素子によって反射する光と、第２表示素
子が発する光のうち、いずれか一方または双方により、画像を表示する機能を有する。
第１表示素子には、外光を反射して表示する素子を用いることができる。このような素
子は光源を持たないため、表示の際の消費電力を極めて小さくすることが可能となる。
第１表示素子には、代表的には反射型の液晶素子を用いることができる。または、第１
表示素子として、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａ
ｎｉｃａｌ Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子の他、マイクロカプセル方
式、電気泳動方式、エレクトロウェッティング方式等を適用した素子などを用いることが
できる。
第２表示素子には、発光素子を用いることが好ましい。このような表示素子が発する光
は、その輝度や色度が外光に左右されることが少ないため、色再現性が高く（色域が広く
）、コントラストの高い、鮮やかな表示を行うことができる。
第２表示素子には、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ
Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、無機ＥＬ、Ｑ
ＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、半導
体レーザ（窒化物半導体発光ダイオードなど）などの自発光性の発光素子を用いることが
できる。なお、第２表示素子には、自発光性の発光素子を用いることが好ましいが、これ
に限定されず、例えば、バックライト、またはサイドライトなどの光源と、液晶素子とを
組み合わせた透過型の液晶素子を用いてもよい。
本明細書では、このように、表示素子として発光素子と、反射型素子と、を有するディ
スプレイを、ＥＲ−Ｈｙｂｒｉｄ ディスプレイ（Ｅｍｉｓｓｉｖｅ ＯＬＥＤ ａｎｄ
Ｒｅｆｌｅｃｔｉｖｅ ＬＣ Ｈｙｂｒｉｄ ディスプレイ、または、Ｅｍｉｓｓｉｏ
ｎ／Ｒｅｆｌｅｃｔｉｏｎ Ｈｙｂｒｉｄ ディスプレイ）と呼称する。また、表示素子
として透過型液晶素子と、反射型液晶素子と、を有するディスプレイをＴＲ−Ｈｙｂｒｉ
ｄ ディスプレイ（Ｔｒａｎｓｍｉｓｓｉｖｅ ＬＣ ａｎｄ Ｒｅｆｌｅｃｔｉｖｅ
ＬＣ Ｈｙｂｒｉｄ ディスプレイ、または、Ｔｒａｎｓｍｉｓｓｉｏｎ／Ｒｅｆｌｅｃ
ｔｉｏｎ Ｈｙｂｒｉｄ ディスプレイ）と呼称する。また、表示素子として発光素子と
、反射型素子と、を有する表示装置を、ハイブリッド表示装置と呼称し、ハイブリッド表
示装置を有するディスプレイをハイブリッドディスプレイと呼称する。
本実施の形態の表示装置は、第１表示素子を用いて画像を表示する第１のモードと、第
２表示素子を用いて画像を表示する第２のモードと、第１表示素子及び第２表示素子の双
方を用いて画像を表示する第３のモードと、を有し、第１乃至第３のモードを自動または
手動で切り替えることができる。以下では、第１乃至第３のモードの詳細について説明す
る。
なお、本明細書において、ハイブリッド表示（第３のモードの表示）とは、１つのパネ
ルにおいて、反射光と、自発光とを併用して、色調または光強度を互いに補完して、文字
及び／又は画像を表示する方法である。または、ハイブリッド表示とは、同一画素または
同一副画素において複数の表示素子から、それぞれの光を用いて、文字及び／又は画像を
表示する方法である。ただし、ハイブリッド表示を行っているハイブリッドディスプレイ
を局所的にみると、複数の表示素子のいずれか一を用いて表示される画素または副画素と
、複数の表示素子の二以上を用いて表示される画素または副画素と、を有する場合がある
。
なお、本明細書等において、上記構成のいずれか１つまたは複数の表現を満たすものを
、ハイブリッド表示という。
また、ハイブリッドディスプレイは、同一画素または同一副画素に複数の表示素子を有
する。なお、複数の表示素子としては、例えば、光を反射する反射型素子と、光を射出す
る自発光素子とが挙げられる。なお、反射型素子と、自発光素子とは、それぞれ独立に制
御することができる。ハイブリッドディスプレイは、表示部において、反射光、及び自発
光のいずれか一方または双方を用いて、文字及び／または画像を表示する機能を有する。
［第１のモード］
第１のモードでは、第１表示素子と外光とを用いて画像を表示する。第１のモードは光
源が不要であるため、極めて低消費電力なモードである。例えば、表示装置に外光が十分
に入射されるとき（明るい環境下など）は、第１表示素子が反射した光を用いて表示を行
うことができる。例えば、外光が十分に強く、かつ外光が白色光またはその近傍の光であ
る場合に有効である。第１のモードは、文字を表示することに適したモードである。また
、第１のモードは、外光を反射した光を用いるため、目に優しい表示を行うことができ、
目が疲れにくいという効果を奏する。なお、第１のモードを、反射した光を用いて表示を
行うため、反射型の表示モード（Ｒｅｆｌｅｃｔｉｏｎ ｍｏｄｅ）と呼称してもよい。
［第２のモード］
第２のモードでは、第２表示素子による発光を利用して画像を表示する。そのため、照
度や外光の色度によらず、極めて鮮やかな（コントラストが高く、且つ色再現性の高い）
表示を行うことができる。例えば、夜間や暗い室内など、照度が極めて低い場合などに有
効である。また、周囲が暗い場合、明るい表示を行うと使用者が眩しく感じてしまう場合
がある。これを防ぐために、第２のモードでは輝度を抑えた表示を行うことが好ましい。
これにより、眩しさを抑えることに加え、消費電力も低減することができる。第２のモー
ドは、鮮やかな画像（静止画及び動画）などを表示することに適したモードである。なお
、第２のモードを、発光、すなわち放射した光を用いて表示を行うため、放射型の表示モ
ード（Ｅｍｉｓｓｉｏｎ ｍｏｄｅ）と呼称してもよい。
［第３のモード］
第３のモードでは、第１表示素子による反射光と、第２表示素子による発光との双方を
利用して表示を行う。なお、第１表示素子と第２表示素子とを、それぞれ独立に駆動させ
、且つ第１表示素子と第２表示素子とを、同一期間内で駆動させることで、第１表示素子
と、第２表示素子とを組み合わせた表示を行うことができる。なお、本明細書等において
、第１表示素子と、第２表示素子とを組み合わせた表示、すなわち、第３のモードをハイ
ブリッド表示モード（ＨＢ表示モード）と呼称することができる。または、第３のモード
を、放射型の表示モードと、反射型の表示モードとを組み合わせた表示モード（ＥＲ−Ｈ
ｙｂｒｉｄ ｍｏｄｅ）と呼称してもよい。
第３のモードで表示を行うことで、第１のモードよりも鮮やかな表示とし、且つ第２の
モードよりも消費電力を抑えることができる。例えば、室内照明下や、朝方や夕方の時間
帯など、比較的照度が低い場合、外光の色度が白色ではない場合などに有効である。また
、反射光と発光とを混合させた光を用いることで、まるで絵画を見ているかのように感じ
させる画像を表示することが可能となる。
本実施の形態の表示装置は、上記のとおり、第１表示素子で字幕を表示し、第２表示素
子で画像の表示を行ってもよい。このように、画像と字幕と、の両方を表示したい場合は
、上述の第３のモードで表示装置を動かせばよい。
また、字幕を表示しない場合は、第２表示素子で画像の表示を行えばよいので、上述の
第２のモードで表示装置を動かせばよい。なお、照度が明るい場合は、第１表示素子で画
像の表示を行ってもよいので、第２のモードではなく、第１のモードで表示装置を動かし
てもよい。
＜第１乃至第３のモードの具体例＞
ここで、上述した第１乃至第３のモードを用いる場合の具体例について、図２６及び図
２７を用いて説明する。
なお、以下では、第１乃至第３のモードが照度に応じて自動に切り替わる場合について
説明する。なお、照度に応じて自動で切り替わる場合、例えば、表示装置に照度センサ等
を設け、当該照度センサからの情報をもとに表示モードを切り替えることができる。
図２６（Ａ）（Ｂ）（Ｃ）は、本実施の形態の表示装置が取り得る表示モードを説明す
るための画素の模式図である。
図２６（Ａ）（Ｂ）（Ｃ）では、第１表示素子２０１、第２表示素子２０２、開口部２
０３、第１表示素子２０１から反射される反射光２０４、及び第２表示素子２０２から開
口部２０３を通って射出される透過光２０５が明示されている。なお、図２６（Ａ）が第
１のモードを説明する図であり、図２６（Ｂ）が第２のモードを説明する図であり、図２
６（Ｃ）が第３のモードを説明する図である。
なお、図２６（Ａ）（Ｂ）（Ｃ）では、第１表示素子２０１として、反射型の液晶素子
を用い、第２表示素子２０２として、自発光型のＯＬＥＤを用いる場合とする。
図２６（Ａ）に示す第１のモードでは、第１表示素子２０１である、反射型の液晶素子
を駆動して反射光の強度を調節して階調表示を行うことができる。例えば、図２６（Ａ）
に示すように、第１表示素子２０１である、反射型の液晶素子が有する反射電極で反射さ
れた反射光２０４の強度を液晶層で調節することで階調表示を行うことができる。
図２６（Ｂ）に示す第２のモードでは、第２表示素子２０２である、自発光型のＯＬＥ
Ｄの発光強度を調節して階調表示を行うことができる。なお、第２表示素子２０２から射
出される光は、開口部２０３を通過し、透過光２０５として外部に取り出される。
図２６（Ｃ）に示す第３のモードは、上述した第１のモードと、第２のモードとを組み
合わせた表示モードである。例えば、図２６（Ｃ）に示す第１表示素子２０１である反射
型の液晶素子が有する反射電極で反射された反射光２０４の強度を液晶層で調節すること
で階調表示が行われ、加えて、第１表示素子２０１の駆動する期間と、同じ期間内に、第
２表示素子２０２である自発光型のＯＬＥＤから発する透過光２０５の発光強度を調整す
ることで階調表示が行われる。
＜第１乃至第３のモードの状態遷移＞
次に、第１乃至第３のモードの状態遷移について、図２６（Ｄ）を用いて説明を行う。
図２６（Ｄ）は、第１のモード、第２のモード、及び第３のモードの状態遷移図である。
図２６（Ｄ）に示す、状態ＣＮＤ１は第１のモードに相当し、状態ＣＮＤ２は第２のモー
ドに相当し、状態ＣＮＤ３は第３のモードに相当する。
図２６（Ｄ）に図示するように、状態ＣＮＤ１から状態ＣＮＤ３までは照度に応じてい
ずれかの状態の表示モードを取り得る。例えば、昼間のように照度が大きい場合には、状
態ＣＮＤ１を取り得る。また、昼間から夜間に時間経過して照度が小さくなる場合には、
状態ＣＮＤ１から状態ＣＮＤ２に遷移する。また、昼間であっても照度が低く、反射光に
よる階調表示が十分でない場合には、状態ＣＮＤ２から状態ＣＮＤ３に遷移する。もちろ
ん、状態ＣＮＤ３から状態ＣＮＤ１への遷移、状態ＣＮＤ１から状態ＣＮＤ３への遷移、
状態ＣＮＤ３から状態ＣＮＤ２への遷移、または状態ＣＮＤ２から状態ＣＮＤ１への遷移
も生じる。
なお、図２６（Ｄ）に図示するように、状態ＣＮＤ１乃至状態ＣＮＤ３において、照度
の変化がない、または照度の変化が少ない場合には、他の状態に遷移せずに、続けて元の
状態を維持すればよい。
以上のように照度に応じて表示モードを切り替える構成とすることで、消費電力が比較
的大きい発光素子の光の強度による階調表示の頻度を減らすことができる。そのため、表
示装置の消費電力を低減することができる。また、表示装置は、バッテリの残容量、表示
するコンテンツ、または周辺環境の照度に応じて、さらに動作モードを切り替えることが
できる。なお、上記の説明においては、照度に応じて表示モードが自動で切り替わる場合
について例示したがこれに限定されず、使用者が手動で表示モードを切り替えてもよい。
＜動作モード＞
次に、第１表示素子、及び第２表示素子で行うことができる動作モードについて、図２
７を用いて説明を行う。
なお、以下では、通常のフレーム周波数（代表的には６０Ｈｚ以上２４０Ｈｚ以下）で
動作する通常動作モード（Ｎｏｒｍａｌ ｍｏｄｅ）と、低速のフレーム周波数で動作す
るアイドリング・ストップ（ＩＤＳ）駆動モードと、を例示して説明する。
なお、アイドリング・ストップ（ＩＤＳ）駆動モードとは、画像データの書き込み処理
を実行した後、画像データの書き換えを停止する駆動方法のことをいう。一旦画像データ
の書き込みをして、その後、次の画像データの書き込みまでの間隔を延ばすことで、その
間の画像データの書き込みに要する分の消費電力を削減することができる。アイドリング
・ストップ（ＩＤＳ）駆動モードは、例えば、通常動作モードの１／１００乃至１／１０
程度のフレーム周波数とすることができる。
図２７（Ａ）（Ｂ）（Ｃ）は、通常駆動モードとアイドリング・ストップ（ＩＤＳ）駆
動モードを説明する回路図及びタイミングチャートである。なお、図２７（Ａ）では、第
１表示素子２０１（ここでは液晶素子）と、第１表示素子２０１に電気的に接続される画
素回路２０６と、を明示している。また、図２７（Ａ）に示す画素回路２０６では、信号
線ＳＬと、ゲート線ＧＬと、信号線ＳＬ及びゲート線ＧＬに接続されたトランジスタＭ１
と、トランジスタＭ１に接続される容量素子ＣｓＬＣとを図示している。
トランジスタＭ１としては、半導体層に金属酸化物を有するトランジスタを用いること
が好ましい。以下、トランジスタの代表例として、金属酸化物の分類の１つである酸化物
半導体を有するトランジスタ（ＯＳトランジスタ）を用いて説明する。ＯＳトランジスタ
は、非導通状態時のリーク電流（オフ電流）が極めて低いため、ＯＳトランジスタを非導
通状態とすることで液晶素子の画素電極に電荷の保持をすることができる。
図２７（Ｂ）は、通常駆動モードでの信号線ＳＬおよびゲート線ＧＬにそれぞれ与える
信号の波形を示すタイミングチャートである。通常駆動モードでは通常のフレーム周波数
（例えば６０Ｈｚ）で動作する。１フレーム期間を期間Ｔ１からＴ３までで表すと、各フ
レーム期間でゲート線ＧＬに走査信号を与え、信号線ＳＬからデータＤ１を書き込む動作
を行う。この動作は、期間Ｔ１乃至期間Ｔ３に同じデータＤ１を書き込む場合、または異
なるデータを書き込む場合でも同じである。
一方、図２７（Ｃ）は、アイドリング・ストップ（ＩＤＳ）駆動モードでの信号線ＳＬ
およびゲート線ＧＬに、それぞれ与える信号の波形を示すタイミングチャートである。ア
イドリング・ストップ（ＩＤＳ）駆動では低速のフレーム周波数（例えば１Ｈｚ）で動作
する。１フレーム期間を期間Ｔ１で表し、その中でデータの書き込み期間を期間ＴＷ、デ
ータの保持期間を期間ＴＲＥＴで表す。アイドリング・ストップ（ＩＤＳ）駆動モードは
、期間ＴＷでゲート線ＧＬに走査信号を与え、信号線ＳＬのデータＤ１を書き込み、期間
ＴＲＥＴでゲート線ＧＬをローレベルの電圧に固定し、トランジスタＭ１を非導通状態と
して一旦書き込んだデータＤ１を保持させる動作を行う。
アイドリング・ストップ（ＩＤＳ）駆動モードは、上述した第１のモード、または第３
のモードと組み合わせることで、さらなる低消費電力化を図ることができるため有効であ
る。
図２７（Ｄ）は、第２表示素子２０２（ここでは有機ＥＬ素子）と、第２表示素子に電
気的に接続されている画素回路２０７と、を明示している。また、図２７（Ｄ）に示す画
素回路２０７では、信号線ＤＬと、ゲート線ＧＬ２と、電流供給線ＡＬと、信号線ＤＬ及
びゲート線ＧＬ２に電気的に接続されたトランジスタＭ２と、トランジスタＭ２と電流供
給線ＡＬとに電気的に接続された容量素子ＣｓＥＬと、トランジスタＭ２と容量素子Ｃｓ
ＥＬと電流供給線ＡＬと第２表示素子２０２とに電気的に接続されたトランジスタＭ３と
、を図示している。
トランジスタＭ２としては、トランジスタＭ１と同様に、ＯＳトランジスタを用いるこ
とが好ましい。ＯＳトランジスタは、非導通状態時のリーク電流（オフ電流）が極めて低
いため、ＯＳトランジスタを非導通状態とすることで容量素子ＣｓＥＬに充電した電荷の
保持をすることができる。つまり、トランジスタＭ３のゲート−ドレイン間電圧を一定に
保つことができ、第２表示素子２０２の発光強度を一定にすることができる。
したがって、第１表示素子がアイドリング・ストップ（ＩＤＳ）駆動する場合と同様に
、第２表示素子のアイドリング・ストップ（ＩＤＳ）駆動は、ゲート線ＧＬ２に走査信号
を与えて、信号線ＤＬからデータを書き込んだ後に、ゲート線ＧＬ２をローレベルの電圧
にすることで、トランジスタＭ２を非導通状態として一旦書き込んだ該データを保持する
動作を行う。
なお、トランジスタＭ３は、トランジスタＭ２と同様の材料で構成するのが好ましい。
トランジスタＭ３とトランジスタＭ２の材料の構成を同じにすることで、画素回路２０７
の作製工程を短縮することができる。
アイドリング・ストップ（ＩＤＳ）駆動モードは、上述した第１のモード乃至第３のモ
ードと組み合わせることで、さらなる低消費電力化を図ることができるため有効である。
以上のように、本実施の形態の表示装置は、第１のモード乃至第３のモードを切り替え
て表示を行うことができる。したがって、周囲の明るさによらず、視認性が高く利便性の
高い表示装置または全天候型の表示装置を実現できる。
また、本実施の形態の表示装置は、第１表示素子を有する第１の画素と、第２表示素子
を有する第２の画素とをそれぞれ複数有すると好ましい。また、第１の画素と第２の画素
とは、それぞれ、マトリクス状に配置されることが好ましい。
第１の画素及び第２の画素は、それぞれ、１つ以上の副画素を有する構成とすることが
できる。例えば、画素には、副画素を１つ有する構成（白色（Ｗ）など）、副画素を３つ
有する構成（赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３色など）、あるいは、副画素
を４つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４色、または、
赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）の４色など）を適用できる。なお、第
１の画素及び第２の画素が有する色要素は、上記に限定されず、必要に応じて、シアン（
Ｃ）及びマゼンタ（Ｍ）などを組み合わせてもよい。
本実施の形態の表示装置は、第１の画素及び第２の画素は、双方とも、フルカラー表示
を行う構成とすることができる。または、本実施の形態の表示装置は、第１の画素では白
黒表示またはグレースケールでの表示を行い、第２の画素ではフルカラー表示を行う構成
とすることができる。第１の画素を用いた白黒表示またはグレースケールでの表示は、文
書情報など、カラー表示を必要としない情報を表示することに適している。
＜表示装置の斜視概略図＞
次に、本実施の形態の表示装置について、図２８を用いて説明を行う。図２８は、表示
装置２１０の斜視概略図である。
表示装置２１０は、基板２５７０と基板２７７０とが貼り合わされた構成を有する。図
２８では、基板２７７０を破線で明示している。
表示装置２１０は、表示部２１４、回路２１６、配線２１８等を有する。図２８では表
示装置２１０にＩＣ２２０及びＦＰＣ２２２が実装されている例を示している。そのため
、図２８に示す構成は、表示装置２１０、ＩＣ２２０、及びＦＰＣ２２２を有する表示モ
ジュールということもできる。
回路２１６としては、例えば走査線駆動回路を用いることができる。
配線２１８は、表示部２１４及び回路２１６に信号及び電力を供給する機能を有する。
当該信号及び電力は、ＦＰＣ２２２を介して外部から、またはＩＣ２２０から配線２１８
に入力される。
図２８では、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式またはＣＯＦ（Ｃｈｉｐ ｏ
ｎ Ｆｉｌｍ）方式等により、基板２５７０にＩＣ２２０が設けられている例を示す。Ｉ
Ｃ２２０は、例えば走査線駆動回路または信号線駆動回路などを有するＩＣを適用できる
。なお、表示装置２１０には、ＩＣ２２０を設けない構成としてもよい。また、ＩＣ２２
０を、ＣＯＦ方式等により、ＦＰＣに実装してもよい。
図２８には、表示部２１４の一部の拡大図を示している。表示部２１４には、複数の表
示素子が有する電極２７５１がマトリクス状に配置されている。電極２７５１は、可視光
を反射する機能を有し、液晶素子として、第１表示素子２７５０（後述する）の反射電極
として機能する。
また、図２８に示すように、電極２７５１は開口部として領域２７５１Ｈを有する。さ
らに表示部２１４は、電極２７５１よりも基板２５７０側に、発光素子として、第２表示
素子２５５０を有する。第２表示素子２５５０からの光は、電極２７５１の領域２７５１
Ｈを介して基板２７７０側に射出される。第２表示素子２５５０の発光領域の面積と領域
２７５１Ｈの面積とは等しくてもよい。第２表示素子２５５０の発光領域の面積と領域２
７５１Ｈの面積のうち一方が他方よりも大きいと、位置ずれに対するマージンが大きくな
るため好ましい。
＜入出力パネルの断面図＞
次に、図２８で示した表示装置２１０に、タッチセンサユニットを設けた入出力パネル
の構成を、図２９及び図３０を参照しながら説明する。
図２９は、入出力パネル２７００ＴＰ３が備える画素の断面図である。
図３０は、本発明の一態様の入出力パネルの構成を説明する図である。図３０（Ａ）は
図２９に示す入出力パネルの機能膜の構成を説明する断面図であり、図３０（Ｂ）は入力
ユニットの構成を説明する断面図であり、図３０（Ｃ）は第２ユニットの構成を説明する
断面図であり、図３０（Ｄ）は第１ユニットの構成を説明する断面図である。
本構成例で説明する入出力パネル２７００ＴＰ３は、画素２７０２（ｉ，ｊ）を有する
（図２９参照）。また、入出力パネル２７００ＴＰ３は、第１ユニット２０１０と、第２
ユニット２０２０と、入力ユニット２０３０と、機能膜２７７０Ｐと、を有する（図３０
参照）。第１ユニット２０１０は機能層２５２０を含み、第２ユニット２０２０は機能層
２７２０を含む。
＜＜画素２７０２（ｉ，ｊ）＞＞
画素２７０２（ｉ，ｊ）は、機能層２５２０の一部と、第１表示素子２７５０（ｉ，ｊ
）と、第２表示素子２５５０（ｉ，ｊ）と、を有する（図２９参照）。
機能層２５２０は、第１の導電膜、第２の導電膜、絶縁膜２５０１Ｃおよび画素回路を
含む。なお、画素回路は、例えば、トランジスタＭを含む。また、機能層２５２０は、光
学素子２５６０、被覆膜２５６５およびレンズ２５８０を含む。また、機能層２５２０は
、絶縁膜２５２８および絶縁膜２５２１を備える。絶縁膜２５２１Ａおよび絶縁膜２５２
１Ｂを積層した材料を、絶縁膜２５２１に用いることができる。
例えば、屈折率１．５５近傍の材料を絶縁膜２５２１Ａまたは絶縁膜２５２１Ｂに用い
ることができる。または、屈折率１．６近傍の材料を絶縁膜２５２１Ａまたは絶縁膜２５
２１Ｂに用いることができる。または、アクリル樹脂またはポリイミドを絶縁膜２５２１
Ａまたは絶縁膜２５２１Ｂに用いることができる。
絶縁膜２５０１Ｃは、第１の導電膜および第２の導電膜の間に挟まれる領域を備え、絶
縁膜２５０１Ｃは開口部２５９１Ａを備える。
第１の導電膜は、第１表示素子２７５０（ｉ，ｊ）と電気的に接続される。具体的には
、第１表示素子２７５０（ｉ，ｊ）の電極２７５１（ｉ，ｊ）と電気的に接続される。な
お、電極２７５１（ｉ，ｊ）を、第１の導電膜に用いることができる。
第２の導電膜は、第１の導電膜と重なる領域を備える。第２の導電膜は、開口部２５９
１Ａにおいて、第１の導電膜と電気的に接続される。例えば、導電膜２５１２Ｂを第２の
導電膜に用いることができる。第２の導電膜は、画素回路と電気的に接続される。例えば
、画素回路のスイッチＳＷ１に用いるトランジスタのソース電極またはドレイン電極とし
て機能する導電膜を第２の導電膜に用いることができる。ところで、絶縁膜２５０１Ｃに
設けられた開口部２５９１Ａにおいて第２の導電膜と電気的に接続される第１の導電膜を
、貫通電極ということができる。
第２表示素子２５５０（ｉ，ｊ）は、画素回路と電気的に接続される。第２表示素子２
５５０（ｉ，ｊ）は、機能層２５２０に向けて光を射出する機能を備える。また、第２表
示素子２５５０（ｉ，ｊ）は、例えば、レンズ２５８０または光学素子２５６０に向けて
光を射出する機能を備える。
第２表示素子２５５０（ｉ，ｊ）は、第１表示素子２７５０（ｉ，ｊ）を用いた表示を
視認できる範囲の一部において視認できるように配設される。例えば、第２表示素子２５
５０（ｉ，ｊ）が射出する光を遮らない領域２７５１Ｈを備える形状を第１表示素子２７
５０（ｉ，ｊ）の電極２７５１（ｉ，ｊ）に用いる。なお、外光を反射する強度を制御し
て画像情報を表示する第１表示素子２７５０（ｉ，ｊ）に外光が入射し反射する方向を、
破線の矢印を用いて図中に示す。また、第１表示素子２７５０（ｉ，ｊ）を用いた表示を
視認できる範囲の一部に第２表示素子２５５０（ｉ，ｊ）が光を射出する方向を、実線の
矢印を用いて図中に示す。
これにより、第１表示素子を用いた表示を視認することができる領域の一部において、
第２表示素子を用いた表示を視認することができる。または、入出力パネルの姿勢等を変
えることなく使用者は表示を視認することができる。または、第１表示素子が反射する光
が表現する物体色と、第２表示素子が射出する光が表現する光源色とを掛け合わせること
ができる。または、物体色および光源色を用いて絵画的な表示をすることができる。その
結果、利便性または信頼性に優れた新規な入出力パネルを提供することができる。
例えば、第１表示素子２７５０（ｉ，ｊ）は、電極２７５１（ｉ，ｊ）と、電極２７５
２と、液晶材料を含む層２７５３と、を備える。また、配向膜ＡＦ１と、配向膜ＡＦ２と
を備える。具体的には、反射型の液晶素子を第１表示素子２７５０（ｉ，ｊ）に用いるこ
とができる。
例えば、屈折率２．０近傍の透明導電膜を電極２７５２または電極２７５１（ｉ，ｊ）
に用いることができる。具体的には、インジウムとスズとシリコンを含む酸化物を電極２
７５２または電極２７５１（ｉ，ｊ）に用いることができる。または、屈折率１．６近傍
の材料を配向膜に用いることができる。また、液晶層の誘電率の異方性を２以上３．８以
下とし、液晶層の抵抗率を１．０×１０１４（Ω・ｃｍ）以上１．０×１０１５（Ω・ｃ
ｍ）以下とすることで、ＩＤＳ駆動が可能であり、入出力パネルの消費電力を低減するこ
とができるため好ましい。
例えば、第２表示素子２５５０（ｉ，ｊ）は、電極２５５１（ｉ，ｊ）と、電極２５５
２と、発光性の材料を含む層２５５３（ｊ）と、を備える。電極２５５２は、電極２５５
１（ｉ，ｊ）と重なる領域を備える。発光性の材料を含む層２５５３（ｊ）は、電極２５
５１（ｉ，ｊ）および電極２５５２の間に挟まれる領域を備える。電極２５５１（ｉ，ｊ
）は、接続部２５２２において、画素回路と電気的に接続される。具体的には、有機ＥＬ
素子を第２表示素子２５５０（ｉ，ｊ）に用いることができる。
例えば、屈折率２．０近傍の透明導電膜を電極２５５１（ｉ，ｊ）に用いることができ
る。具体的には、インジウムとスズとシリコンを含む酸化物を電極２５５１（ｉ，ｊ）に
用いることができる。または、屈折率１．８近傍の材料を発光性の材料を含む層２５５３
（ｊ）に用いることができる。
光学素子２５６０は透光性を備え、光学素子２５６０は第１の領域、第２の領域および
第３の領域を備える。
第１の領域は第２表示素子２５５０（ｉ，ｊ）から可視光を供給される領域を含み、第
２の領域は被覆膜２５６５と接する領域を含み、第３の領域は可視光の一部を射出する機
能を備える。また、第３の領域は第１の領域の可視光を供給される領域の面積以下の面積
を備える。
被覆膜２５６５は可視光に対する反射性を備え、被覆膜２５６５は可視光の一部を反射
して、第３の領域に供給する機能を備える。
例えば、金属を被覆膜２５６５に用いることができる。具体的には、銀を含む材料を被
覆膜２５６５に用いることができる。例えば、銀およびパラジウム等を含む材料または銀
および銅等を含む材料を被覆膜２５６５に用いることができる。
＜＜レンズ２５８０＞＞
可視光を透過する材料をレンズ２５８０に用いることができる。または、１．３以上２
．５以下の屈折率を備える材料をレンズ２５８０に用いることができる。例えば、無機材
料または有機材料をレンズ２５８０に用いることができる。
例えば、酸化物または硫化物を含む材料をレンズ２５８０に用いることができる。
具体的には、酸化セリウム、酸化ハフニウム、酸化ランタン、酸化マグネシウム、酸化
ニオブ、酸化タンタル、酸化チタン、酸化イットリウム、酸化亜鉛、インジウムとスズを
含む酸化物またはインジウムとガリウムと亜鉛を含む酸化物などを、レンズ２５８０に用
いることができる。または、硫化亜鉛などを、レンズ２５８０に用いることができる。
例えば、樹脂を含む材料をレンズ２５８０に用いることができる。具体的には、塩素、
臭素またはヨウ素が導入された樹脂、重金属原子が導入された樹脂、芳香環が導入された
樹脂、硫黄が導入された樹脂などをレンズ２５８０に用いることができる。または、樹脂
と、当該樹脂より屈折率の高い樹脂と、を積層してレンズ２５８０に用いることができる
。また、屈折率の高い樹脂としては、ナノ粒子を含む樹脂としてもよい。当該ナノ粒子と
しては、酸化チタンまたは酸化ジルコニウムなどを用いることができる。
＜＜機能層２７２０＞＞
機能層２７２０は、基板２７７０および絶縁膜２５０１Ｃの間に挟まれる領域を備える
。機能層２７２０は、絶縁膜２７７１と、着色膜ＣＦ１と、を有する。
着色膜ＣＦ１は、基板２７７０および第１表示素子２７５０（ｉ，ｊ）の間に挟まれる
領域を備える。
絶縁膜２７７１は、着色膜ＣＦ１と液晶材料を含む層２７５３の間に挟まれる領域を備
える。これにより、着色膜ＣＦ１の厚さに基づく凹凸を平坦にすることができる。または
、着色膜ＣＦ１等から液晶材料を含む層２７５３への不純物の拡散を、抑制することがで
きる。
例えば、屈折率１．５５近傍のアクリル樹脂を、絶縁膜２７７１に用いることができる
。
＜＜基板２５７０、基板２７７０＞＞
また、本実施の形態で説明する入出力パネルは、基板２５７０と、基板２７７０と、を
有する。
基板２７７０は、基板２５７０と重なる領域を備える。基板２７７０は、基板２５７０
との間に機能層２５２０を挟む領域を備える。
基板２７７０は、第１表示素子２７５０（ｉ，ｊ）と重なる領域を備える。例えば、複
屈折が抑制された材料を当該領域に用いることができる。
例えば、屈折率１．５近傍の樹脂材料を基板２７７０に用いることができる。
＜＜接合層２５０５＞＞
また、本実施の形態で説明する入出力パネルは、接合層２５０５を有する。
接合層２５０５は、機能層２５２０および基板２５７０の間に挟まれる領域を備え、機
能層２５２０および基板２５７０を貼り合せる機能を備える。
＜＜構造体ＫＢ１、構造体ＫＢ２＞＞
また、本実施の形態で説明する入出力パネルは、構造体ＫＢ１と、構造体ＫＢ２とを有
する。
構造体ＫＢ１は、機能層２５２０および基板２７７０の間に所定の間隙を設ける機能を
備える。構造体ＫＢ１は領域２７５１Ｈと重なる領域を備え、構造体ＫＢ１は透光性を備
える。これにより、第２表示素子２５５０（ｉ，ｊ）によって射出される光を一方の面に
供給され、他方の面から射出することができる。
また、構造体ＫＢ１は光学素子２５６０と重なる領域を備え、例えば、光学素子２５６
０に用いる材料の屈折率との差が０．２以下になるように選択された材料を構造体ＫＢ１
に用いる。これにより、第２表示素子２５５０（ｉ，ｊ）が射出する光を効率よく利用す
ることができる。または、第２表示素子２５５０（ｉ，ｊ）の面積を広くすることができ
る。または、有機ＥＬ素子に流す電流の密度を下げることができる。
構造体ＫＢ２は、偏光層２７７０ＰＢの厚さを所定の厚さに制御する機能を備える。構
造体ＫＢ２は第２表示素子２５５０（ｉ，ｊ）と重なる領域を備え、構造体ＫＢ２は透光
性を備える。
または、所定の色の光を透過する材料を構造体ＫＢ１または構造体ＫＢ２に用いること
ができる。これにより、構造体ＫＢ１または構造体ＫＢ２を例えばカラーフィルターに用
いることができる。例えば、青色、緑色または赤色の光を透過する材料を構造体ＫＢ１ま
たは構造体ＫＢ２に用いることができる。また、黄色の光または白色の光等を透過する材
料を構造体ＫＢ１または構造体ＫＢ２に用いることができる。
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネ
ート、ポリシロキサン若しくはアクリル樹脂等またはこれらから選択された複数の樹脂の
複合材料などを構造体ＫＢ１または構造体ＫＢ２に用いることができる。また、感光性を
有する材料を用いて形成してもよい。
例えば、屈折率１．５近傍のアクリル樹脂を構造体ＫＢ１に用いることができる。また
、屈折率１．５５近傍のアクリル樹脂を構造体ＫＢ２に用いることができる。
＜＜入力ユニット２０３０＞＞
入力ユニット２０３０は検知素子を備える。検知素子は、画素２７０２（ｉ，ｊ）と重
なる領域に近接するものを検知する機能を備える。これにより、表示部に近接させる指な
どをポインタに用いて、位置情報を入力することができる。
例えば、静電容量型の近接センサ、電磁誘導型の近接センサ、光学方式の近接センサ、
抵抗膜方式の近接センサまたは表面弾性波方式の近接センサなどを、入力ユニット２０３
０に用いることができる。具体的には、表面型静電容量方式、投影型静電容量方式または
赤外線検知型の近接センサを用いることができる。
例えば、静電容量方式の近接センサを備える屈折率１．６近傍のタッチセンサを入力ユ
ニット２０３０に用いることができる。
＜＜機能膜２７７０Ｄ、機能膜２７７０Ｐ等＞＞
また、本実施の形態で説明する入出力パネル２７００ＴＰ３は、機能膜２７７０Ｄと、
機能膜２７７０Ｐと、を有する。
機能膜２７７０Ｄは第１表示素子２７５０（ｉ，ｊ）と重なる領域を備える。機能膜２
７７０Ｄは機能層２５２０との間に第１表示素子２７５０（ｉ，ｊ）を挟む領域を備える
。
例えば、光拡散フィルムを機能膜２７７０Ｄに用いることができる。具体的には、基板
の表面と交差する方向に沿った軸を備える柱状構造を有する材料を、機能膜２７７０Ｄに
用いることができる。これにより、光を軸に沿った方向に透過し易く、他の方向に散乱し
易くすることができる。または、例えば、第１表示素子２７５０（ｉ，ｊ）が反射する光
を拡散することができる。
機能膜２７７０Ｐは、偏光層２７７０ＰＢ、位相差フィルム２７７０ＰＡ及びまたは構
造体ＫＢ２を備える。偏光層２７７０ＰＢは開口部を備え、位相差フィルム２７７０ＰＡ
は偏光層２７７０ＰＢと重なる領域を備える。なお、構造体ＫＢ２は開口部に設けられる
。
例えば、二色性色素、液晶材料および樹脂を偏光層２７７０ＰＢに用いることができる
。偏光層２７７０ＰＢは、偏光性を備える。これにより、機能膜２７７０Ｐを偏光板に用
いることができる。
偏光層２７７０ＰＢは第１表示素子２７５０（ｉ，ｊ）と重なる領域を備え、構造体Ｋ
Ｂ２は第２表示素子２５５０（ｉ，ｊ）と重なる領域を備える。これにより、液晶素子を
第１表示素子に用いることができる。例えば、反射型の液晶素子を第１表示素子に用いる
ことができる。または、第２表示素子が射出する光を効率よく取り出すことができる。ま
たは、有機ＥＬ素子に流す電流の密度を下げることができる。または、有機ＥＬ素子の信
頼性を高めることができる。
例えば、反射防止フィルム、偏光フィルムまたは位相差フィルムを機能膜２７７０Ｐに
用いることができる。具体的には、２色性色素を含む膜および位相差フィルムを機能膜２
７７０Ｐに用いることができる。
また、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に
伴う傷の発生を抑制するハードコート膜などを、機能膜２７７０Ｐに用いることができる
。
例えば、屈折率１．６近傍の材料を拡散フィルムに用いることができる。また、屈折率
１．６近傍の材料を位相差フィルム２７７０ＰＡに用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態５）
本実施の形態では、本明細書などで扱うトランジスタについて、図３１乃至図３６を用
いて説明を行う。
なお、本発明の一態様に係るトランジスタは、実施の形態６で説明するＣＡＣ−ＯＳを
有することが好ましい。
＜トランジスタ構造１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図３１（Ａ）
はトランジスタ１２００Ａの上面を示す。なお、図の明瞭化のため、図３１（Ａ）におい
て一部の膜は省略されている。また、図３１（Ｂ）は、図３１（Ａ）に示す一点鎖線Ｘ１
−Ｘ２に対応する断面図であり、図３１（Ｃ）はＹ１−Ｙ２に対応する断面図である。な
お、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という
場合がある。
トランジスタ１２００Ａは、バックゲート電極として機能する導電体１２０５（導電体
１２０５ａ、及び導電体１２０５ｂ）、ゲート電極として機能する導電体１２６０と、ゲ
ート絶縁層として機能する絶縁体１２２０、絶縁体１２２２、絶縁体１２２４、及び絶縁
体１２５０と、チャネルが形成される領域を有する酸化物１２３０（酸化物１２３０ａ、
酸化物１２３０ｂ、及び酸化物１２３０ｃ）と、ソース又はドレインの一方として機能す
る導電体１２４０ａと、ソース又はドレインの他方として機能する導電体１２４０ｂと、
過剰酸素を有する絶縁体１２８０と、酸素や水素に対してバリア性を有する絶縁体１２１
４、絶縁体１２１６、絶縁体１２８２と、を有する。
また、酸化物１２３０は、酸化物１２３０ａと、酸化物１２３０ａ上の酸化物１２３０
ｂと、酸化物１２３０ｂ上の酸化物１２３０ｃと、導電体１２４０ａ上、導電体１２４０
ｂ上、酸化物１２３０ａ上、酸化物１２３０ｂ上、及び絶縁体１２２４上の酸化物１２３
０ｄを有する。なお、トランジスタ１２００Ａをオンさせると、主として酸化物１２３０
ｂに電流が流れる（チャネルが形成される）。一方、酸化物１２３０ａ及び酸化物１２３
０ｃは、酸化物１２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流
れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
また、導電体１２４０ａ、導電体１２４０ｂ、及び酸化物１２３０ｃは、酸化物１２３
０ｄを介して、過剰酸素領域を有する絶縁体１２８０と接する。そのため、絶縁体１２８
０と、チャネルが形成される領域を有する酸化物１２３０ｂとの間に、酸化物１２３０ｄ
が介在することにより、絶縁体１２８０から、水素、水、及びハロゲン等の不純物が、酸
化物１２３０ｂへ拡散することを抑制することができる。
また、図３１に示すように、酸化物１２３０ｃは、酸化物１２３０ａ、及び酸化物１２
３０ｂの側面を覆うように設けることが好ましい。絶縁体１２８０と、チャネルが形成さ
れる領域を有する酸化物１２３０ｂとの間に、酸化物１２３０ｃが介在することにより、
絶縁体１２８０から、水素、水、及びハロゲン等の不純物が、酸化物１２３０ｂへ拡散す
ることを抑制することができる。
また、トランジスタ１２００Ａは、絶縁体１２８０に形成された開口部に、酸化物１２
３０ｃ、絶縁体１２５０、導電体１２６０を形成されている。また、導電体１２４０ａ、
及び導電体１２４０ｂの端部と、絶縁体１２８０に形成された開口部の端部が一致してい
る。さらに、導電体１２４０ａ、及び導電体１２４０ｂの端部が、酸化物１２３０の端部
の一部と一致している。従って、導電体１２４０ａ、及び導電体１２４０ｂは、酸化物１
２３０又は絶縁体１２８０の開口部と、同時に整形することができる。そのため、マスク
及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
バックゲート電極として機能する導電体１２０５には、モリブデン、チタン、タンタル
、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素
を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタ
ン膜、窒化モリブデン膜、窒化タングステン膜）等である。特に、窒化タンタルなどの金
属窒化物膜は、水素又は酸素に対するバリア性があり、また、酸化しにくい（耐酸化性が
高い）ため、好ましい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加
したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体１２０５ａとして、水素に対するバリア性を有する導電体として、窒化
タンタル等を用い、導電体１２０５ｂとして、導電性が高いタングステンを積層するとよ
い。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物１２３
０への水素の拡散を抑制することができる。なお、図３１では、導電体１２０５ａ、及び
導電体１２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積
層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリ
ア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成しても
よい。
絶縁体１２１４は、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化
物を用いることが好ましい。特に、酸化アルミニウムは、酸素、およびトランジスタの電
気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断
効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後
において、水素、水分などの不純物の酸化物１２３０への混入を防止することができる。
また、トランジスタ１２００Ａを構成する酸化物１２３０からの酸素の放出を抑制するこ
とができる。そのため、酸化物１２３０に対する保護膜として用いることに適している。
絶縁体１２１６、絶縁体１２２０、及び絶縁体１２２４は、酸化シリコン膜や酸化窒化
シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体１２２４とし
て過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ま
しい。このような過剰酸素を含む絶縁体を、トランジスタ１２００Ａを構成する酸化物１
２３０に接して設けることにより、酸化物１２３０中の酸素欠損を補償することができる
。なお、絶縁体１２２２と絶縁体１２２４とは、必ずしも同じ材料を用いなくともよい。
絶縁体１２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸
化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン
酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３
（ＢＳＴ）などの材料を含む絶縁体を単層又は積層で用いることが好ましい。特に、酸化
アルミニウム、及び酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜
を用いることが好ましい。このような材料を用いて形成した場合、酸化物１２３０からの
酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウ
ム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸
化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶
縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
なお、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４が、２層以上の積層構造
を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料か
らなる積層構造でもよい。
絶縁体１２２０及び絶縁体１２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体１２２２を
有することで、特定の条件で絶縁体１２２２が電子を捕獲し、しきい値電圧を増大させる
ことができる。つまり、絶縁体１２２２が負に帯電する場合がある。
例えば、絶縁体１２２０、及び絶縁体１２２４に、酸化シリコンを用い、絶縁体１２２
２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材
料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１
２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体１２０
５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的に
は１分以上維持することで、トランジスタ１２００Ａを構成する酸化物１２３０から導電
体１２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体１２２
２の電子捕獲準位に捕獲される。
絶縁体１２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい
値電圧がプラス側にシフトする。なお、導電体１２０５の電圧の制御によって電子の捕獲
する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該
構成を有することで、トランジスタ１２００Ａは、ゲート電圧が０Ｖであっても非導通状
態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、電子を捕獲する処理は、トランジスタの作製過程に行えばよい。例えば、トラン
ジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前
工程（ウェハ処理）の終了後、あるいは、ウェハダイシング工程後、パッケージ後等、工
場出荷前のいずれかの段階で行うとよい。
また、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４の膜厚を適宜調整するこ
とで、しきい値電圧を制御することができる。例えば、絶縁体１２２０、絶縁体１２２２
、及び絶縁体１２２４の合計膜厚が薄くすることで導電体１２０５からの電圧が効率的に
かかる為、消費電力が低いトランジスタを提供することができる。絶縁体１２２０、絶縁
体１２２２、及び絶縁体１２２４の合計膜厚は、６５ｎｍ以下、好ましくは２０ｎｍ以下
であることが好ましい。
従って、非導通時のリーク電流の小さいトランジスタを提供することができる。また、
安定した電気特性を有するトランジスタを提供することができる。又は、オン電流の大き
いトランジスタを提供することができる。又は、サブスレッショルドスイング値の小さい
トランジスタを提供することができる。又は、信頼性の高いトランジスタを提供すること
ができる。
酸化物１２３０ａ、酸化物１２３０ｂ、及び酸化物１２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化
物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）等の金属酸化物で形成される。また、酸化物１２３
０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
以下に、本発明に係る酸化物１２３０について説明する。
酸化物１２３０に用いる酸化物としては、少なくともインジウム又は亜鉛を含むことが
好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アル
ミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、
ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、
ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウ
ムなどから選ばれた一種、又は複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍ
は、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適
用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジル
コニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タング
ステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせ
ても構わない場合がある。
まず、図３４（Ａ）、図３４（Ｂ）、及び図３４（Ｃ）を用いて、本発明に係る酸化物
が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお
、図３４には、酸素の原子数比については記載しない。また、酸化物が有するインジウム
、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする
。
図３４（Ａ）、図３４（Ｂ）、及び図３４（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（αは−１以上１以下の実数である
。）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数
比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比
となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比と
なるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比
となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（βは０以上
の実数である。）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比と
なるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：β
の原子数比となるラインを表す。
図３４に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比又はその近傍値の
酸化物は、スピネル型の結晶構造をとりやすい。
図３４（Ａ）及び図３４（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、
元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図３５に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎ
Ｏ４の結晶構造を示す。また、図３５は、ｂ軸に平行な方向から観察した場合のＩｎＭＺ
ｎＯ４の結晶構造である。なお、図３５に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，
Ｚｎ）層）における金属元素は、元素Ｍ又は亜鉛を表している。この場合、元素Ｍと亜鉛
の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である
。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図３５に示すように
、インジウム、及び酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、及び酸
素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元
素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ
層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し
、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ
］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増
加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数であ
る場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する
場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層
が１層に対し、（Ｍ，Ｚｎ）層が２層である層状構造と、（Ｍ，Ｚｎ）層が３層である層
状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からず
れた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚ
ｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば
、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、ス
ピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型
の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場
合、異なる結晶構造の間において、粒界が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）
を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主
として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くするこ
とにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物
はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
一方、酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くな
る。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値
である原子数比（例えば図３４（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状
構造となりやすい、図３４（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図３４（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４
．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に
、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。
原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっ
ても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、
図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域
Ｃの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少
させることができるため、高い電界効果移動度のトランジスタを実現することができる。
また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば
、酸化物は、キャリア密度が８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−
３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上
とすればよい。
なお、高純度真性又は実質的に高純度真性である酸化物は、キャリア発生源が少ないた
め、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性で
ある酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、
あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化
物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減
することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中
の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、
アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物にお
いて欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物
との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄ
ａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×
１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、
キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれて
いる酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物
中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、
ＳＩＭＳにより得られる酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１
０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする
。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度
が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトラ
ンジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる
限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて
、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸
素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生
成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリア
である電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジ
スタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減さ
れていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃
度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ
３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１
０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル領域に用いることで、安定
した電気特性を付与することができる。
続いて、該酸化物を２層構造、又は３層構造とした場合について述べる。酸化物Ｓ１、
酸化物Ｓ２、及び酸化物Ｓ３の積層構造、及び積層構造に接する絶縁体のバンド図と、酸
化物Ｓ２及び酸化物Ｓ３の積層構造、及び積層構造に接する絶縁体のバンド図と、酸化物
Ｓ１及び酸化物Ｓ２の積層構造、及び積層構造に接する絶縁体のバンド図と、について、
図３６を用いて説明する。
図３６（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２
を有する積層構造の膜厚方向のバンド図の一例である。また、図３６（Ｂ）は、絶縁体Ｉ
１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の
一例である。また、図３６（Ｃ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、及び絶縁体
Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容
易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導
帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位
に近い。代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位は、酸化物Ｓ１及び酸化
物Ｓ３のそれぞれの伝導帯下端のエネルギー準位よりも低くなればよい。具体的には、酸
化物Ｓ２と酸化物Ｓ１とのそれぞれの伝導帯下端のエネルギー準位の差が０．１５ｅＶ以
上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であればより好ましい
。加えて、酸化物Ｓ２と酸化物Ｓ３のそれぞれの伝導帯下端のエネルギー準位の差が、０
．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に、０．５ｅＶ以上１ｅＶ以下であれば
より好ましい。すなわち、酸化物Ｓ２の電子親和力は、酸化物Ｓ１及び酸化物Ｓ３のそれ
ぞれの電子親和力よりも高ければよく、具体的には、酸化物Ｓ１と酸化物Ｓ２のそれぞれ
の電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以
下であり、かつ酸化物Ｓ３と酸化物Ｓ２のそれぞれの電子親和力との差が０．１５ｅＶ以
上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であることが好ましい。
図３６（Ａ）、図３６（Ｂ）、及び図３６（Ｃ）に示すように、酸化物Ｓ１、酸化物Ｓ
２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言する
と、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有する
ためには、酸化物Ｓ１と酸化物Ｓ２との界面、又は酸化物Ｓ２と酸化物Ｓ３との界面にお
いて形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の
元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができ
る。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３とし
て、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界
面、及び酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができる
ため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞う
ため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化
物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該
構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止す
ることができる。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる
。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、及び酸化物Ｓ２と酸化物Ｓ
３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には
、図３４（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよ
い。なお、図３４（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、又
はその近傍値である原子数比を示している。
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１及び
酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いるこ
とが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／
（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
絶縁体１２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸
化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン
酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３
（ＢＳＴ）などの材料を含む絶縁体を単層又は積層で用いることができる。又はこれらの
絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化
シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加
してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、
酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体１２５０は、絶縁体１２２４と同様に、化学量論的組成を満たす酸素より
も多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶
縁体を酸化物１２３０に接して設けることにより、酸化物１２３０中の酸素欠損を低減す
ることができる。
また、絶縁体１２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、
酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒
化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いる
ことができる。このような材料を用いて形成した場合、酸化物１２３０からの酸素の放出
や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体１２５０は、絶縁体１２２０、絶縁体１２２２、及び絶縁体１２２４と同
様の積層構造を有していてもよい。絶縁体１２５０が、電子捕獲準位に必要な量の電子を
捕獲させた絶縁体を有することで、トランジスタ１２００Ａは、しきい値電圧をプラス側
にシフトすることができる。当該構成を有することで、トランジスタ１２００Ａは、ゲー
ト電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトラ
ンジスタとなる。
また、図３１に示す半導体装置において、酸化物１２３０と導電体１２６０の間に、絶
縁体１２５０の他にバリア膜を設けてもよい。もしくは、酸化物１２３０ｃにバリア性が
あるものを用いてもよい。
例えば、過剰酸素を含む絶縁膜を酸化物１２３０に接して設け、さらにバリア膜で包み
込むことで、酸化物を化学量論比組成とほぼ一致するような状態、又は化学量論的組成よ
り酸素が多い過飽和の状態とすることができる。また、酸化物１２３０への水素等の不純
物の侵入を防ぐことができる。
導電体１２４０ａと、及び導電体１２４０ｂは、一方がソース電極として機能し、他方
がドレイン電極として機能する。
導電体１２４０ａと、導電体１２４０ｂとは、アルミニウム、チタン、クロム、ニッケ
ル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンな
どの金属、又はこれを主成分とする合金を用いることができる。特に、窒化タンタルなど
の金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、
好ましい。
また、図では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タ
ンタルとタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層する
とよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウ
ム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層
構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミ
ニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構
造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に
重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデ
ン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透
明導電材料を用いてもよい。
また、ゲート電極として機能を有する導電体１２６０は、例えばアルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、又は上述した金
属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができ
る。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、
また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一又は
複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多
結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
また、図では単層構造を示したが、２層以上の積層構造としてもよい。
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタ
ン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層
構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造と
してもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン
膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステ
ン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み
合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体１２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加
したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
続いて、トランジスタ１２００Ａの上方には、絶縁体１２８０、及び絶縁体１２８２を
設ける。
絶縁体１２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用
いることが好ましい。つまり、絶縁体１２８０には、化学量論的組成よりも酸素が過剰に
存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、
トランジスタ１２００Ａに酸化物半導体を用いる場合、トランジスタ１２００Ａの近傍の
層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ１２００Ａの
有する酸化物１２３０の酸素欠損を低減することができ、信頼性を向上させることができ
る。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸
化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析に
て、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好
ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記Ｔ
ＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上
５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコン又は酸化窒化シリコンを含む材料を用いる
ことが好ましい。又は、金属酸化物を用いることもできる。なお、本明細書中において、
酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化
酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、トランジスタ１２００Ａを覆う絶縁体１２８０は、その下方の凹凸形状を被覆す
る平坦化膜として機能してもよい。
絶縁体１２８２は、例えば、酸化アルミニウム、及び酸化ハフニウム、などの、酸素や
水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形
成した場合、酸化物１２３０からの酸素の放出や、外部からの水素等の不純物の混入を防
ぐ層として機能する。
上記構成を有することで、オン電流が大きい酸化物半導体を有するトランジスタを提供
することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを提供す
ることができる。又は、上記構成を有するトランジスタを半導体装置に用いることで、半
導体装置の電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、
消費電力が低減された半導体装置を提供することができる。
さらに、トランジスタ１２００Ａは、導電体１２４０ａ、及び導電体１２４０ｂと、導
電体１２６０と、がほとんど重ならない構造を有するため、導電体１２６０にかかる寄生
容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することが
できる。
＜トランジスタ構造２＞
図３２には、図３１のトランジスタとは別の構造の一例を示す。図３２（Ａ）はトラン
ジスタ１２００Ｂの上面を示す。なお、図の明瞭化のため、図３２（Ａ）において一部の
膜は省略されている。また、図３２（Ｂ）は、図３２（Ａ）に示す一点鎖線Ｘ１−Ｘ２に
対応する断面図であり、図３２（Ｃ）はＹ１−Ｙ２に対応する断面図である。なお、一点
鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向という場合があ
る。
なお、図３２に示すトランジスタ１２００Ｂにおいて、図３１に示したトランジスタ１
２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
絶縁体１２８２上に、絶縁体１２８５、及び絶縁体１２８６が形成される。
絶縁体１２８０、絶縁体１２８２、及び絶縁体１２８５に形成された開口部に、酸化物
１２３０ｃ、絶縁体１２５０、導電体１２６０を形成されている。また、導電体１２４０
ａ、及び導電体１２４０ｂの端部と、絶縁体１２８０に形成された開口部の端部が一致し
ている。さらに、導電体１２４０ａ、及び導電体１２４０ｂの端部が、酸化物１２３０の
端部の一部と一致している。従って、導電体１２４０ａ、及び導電体１２４０ｂは、酸化
物１２３０、又は絶縁体１２８０の開口部と、同時に整形することができる。そのため、
マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることがで
きる。
また、導電体１２４０ａ、導電体１２４０ｂ、酸化物１２３０ｃ、及び酸化物１２３０
ｂは、過剰酸素領域を有する絶縁体１２８０と、酸化物１２３０ｄを介して接する。その
ため、絶縁体１２８０と、チャネルが形成される領域を有する酸化物１２３０ｂとの間に
、酸化物１２３０ｄが介在することにより、絶縁体１２８０から、水素、水、及びハロゲ
ン等の不純物が、酸化物１２３０ｂへ拡散することを抑制することができる。
また、図３２に示すトランジスタ１２００Ｂは、高抵抗のオフセット領域が形成されな
いため、これによってトランジスタのオン電流を増大することができる。
＜トランジスタ構造３＞
図３３には、図３１及び図３２のトランジスタとは別の構造の一例を示す。図３３（Ａ
）はトランジスタ１２００Ｃの上面を示す。なお、図の明瞭化のため、図３３（Ａ）にお
いて一部の膜は省略されている。また、図３３（Ｂ）は、図３３（Ａ）に示す一点鎖線Ｘ
１−Ｘ２に対応する断面図であり、図３３（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向、一点鎖線Ｙ１−Ｙ２をチャネル幅方向とい
う場合がある。
なお、図３３に示すトランジスタ１２００Ｃにおいて、図３１に示したトランジスタ１
２００Ａを構成する構造と同機能を有する構造には、同符号を付記する。
図３３に示すトランジスタ１２００Ｃは、酸化物１２３０ｄを有さない構造である。例
えば、導電体１２４０ａ、及び導電体１２４０ｂに耐酸化性が高い導電体を用いる場合、
酸化物１２３０ｄは、必ずしも設けなくてもよい。そのため、マスク及び工程を削減する
ことができる。また、歩留まりや生産性を向上させることができる。
また、絶縁体１２２４は、酸化物１２３０ａ、及び酸化物１２３０ｂと重畳する領域に
のみ設けてもよい。この場合、絶縁体１２２２をエッチングストッパーとして、酸化物１
２３０ａ、酸化物１２３０ｂ、及び絶縁体１２２４を加工することができる。従って、歩
留まりや生産性を高めることができる。
さらに、図３３に示すトランジスタ１２００Ｃは、導電体１２４０ａ、及び導電体１２
４０ｂと、導電体１２６０と、がほとんど重ならない構造を有するため、導電体１２６０
にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提
供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
本実施の形態では、本明細書で開示されるトランジスタに用いることができる金属酸化
物について説明する。以下では特に、金属酸化物とＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ
ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、材料の一部では導電性の機能
と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する
。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネ
ル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す
機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能
と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（
Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与
することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それ
ぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁
性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁
性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レ
ベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中
に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察さ
れる場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、
絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎ
ｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップ
を有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘ
ｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合
材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。したがって、ＣＡＣ−
ＯＳを、ｃｌｏｕｄ−ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ−ＯＳと呼称してもよい。
ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下
、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成
である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在
し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上
２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状とも
いう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及
び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イット
リウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲル
マニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タ
ンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含ま
れていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−
Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化
物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛
酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）
とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする
。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ
４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり
、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構
成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２
、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物
である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比
が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第
２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場
合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（
１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表
される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ ａ
ｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺ
Ｏのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造で
ある。
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇ
ａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察
される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモ
ザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構
造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする
。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含
まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１
が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウ
ム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデ
ン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグ
ネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一
部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とす
るナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成
をいう。
ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成するこ
とができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、
不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか
一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流
量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０
％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法の
ひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したとき
に、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領
域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を
照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該
リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳ
の結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃ
ｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ
線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域
と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合
している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、Ｉ
ＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分
である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互
いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ
３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２Ｚｎ
Ｙ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸
化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効
果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３など
が主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好な
スイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と
、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用する
ことにより、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μ）を実現することが
できる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、
ディスプレイをはじめとするさまざまな半導体装置に最適である。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態７）
本実施の形態では、電子機器に備えることができるタッチセンサユニットの一例につい
て、説明する。
図３７（Ａ）は、別の実施の形態で説明した表示装置に備えることができるタッチセン
サユニットの回路構成例を示す。タッチセンサユニット３００は、センサアレイ３０２、
ＴＳ（タッチセンサ）ドライバＩＣ３１１、センス回路３１２を有する。また、図３７（
Ａ）では、ＴＳドライバＩＣ３１１と、センス回路３１２と、をまとめて周辺回路３１５
と図示している。
ここでは、タッチセンサユニット３００が相互容量タッチセンサユニットである例を示
す。センサアレイ３０２は、ｍ本（ここでのｍは１以上の整数）の配線ＤＲＬ、ｎ本（こ
こでのｎは１以上の整数）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線
ＳＮＬはセンス線である。ここでは、第α番目の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、
第β番目の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量素子ＣＴαβは、配線
ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量素子である。
ｍ本の配線ＤＲＬはＴＳドライバＩＣ３１１に電気的に接続されている。ＴＳドライバ
ＩＣ３１１は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路３１２
に電気的に接続されている。センス回路３１２は、配線ＳＮＬの信号を検出する機能を有
する。ＴＳドライバＩＣ３１１によって配線ＤＲＬ＜α＞が駆動されているときの配線Ｓ
ＮＬ＜β＞の信号は、容量素子ＣＴαβの容量値の変化量の情報をもつ。ｎ本の配線ＳＮ
Ｌの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
図３７（Ｂ）は、上述したタッチセンサユニット３００の概観の一例を上面図として示
している。図３７（Ｂ）において、タッチセンサユニット３００は、基材３０１上にセン
サアレイ３０２と、ＴＳドライバＩＣ３１１と、センス回路３１２と、を有する。また、
図３７（Ａ）と同様に、図３７（Ｂ）では、ＴＳドライバＩＣ３１１と、センス回路３１
２と、をまとめて周辺回路３１５と図示している。
センサアレイ３０２は、基材３０１上に形成され、ＴＳドライバＩＣ３１１と、センス
回路３１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フ
ィルムなどを用いて、ＣＯＧ方式で、基材３０１上に実装されている。そして、タッチセ
ンサユニット３００は、外部との信号の入出力手段として、ＦＰＣ３１３、ＦＰＣ３１４
と電気的に接続されている。
加えて、基材３０１上には、各回路を電気的に接続するための配線３３１乃至配線３３
４が形成されている。タッチセンサユニット３００において、ＴＳドライバＩＣ３１１は
、配線３３１を介して、センサアレイ３０２と電気的に接続され、更に、ＴＳドライバＩ
Ｃ３１１は、配線３３３を介して、ＦＰＣ３１３と電気的に接続されている。センス回路
３１２は、配線３３２を介して、センサアレイ３０２と電気的に接続され、更に、ＴＳド
ライバＩＣ３１１は、配線３３４を介して、ＦＰＣ３１４と電気的に接続されている。
配線３３３とＦＰＣ３１３と、の接続部３２０には、異方性を有する導電性の接着剤な
どを有している。これによって、ＦＰＣ３１３と配線３３３との間で電気的な導通を行う
ことができる。同様に、配線３３４とＦＰＣ３１４と、の接続部３２１にも、異方性を有
する導電性の接着剤などを有しており、これによって、ＦＰＣ３１４と配線３３４との間
で電気的な導通を行うことができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
本実施例では、上記の実施の形態で説明した電流源回路で生成される電流量について説
明する。なお、当該説明では、計算ソフトによって計算した結果を用いている。
本実施例で使用した計算ソフトは、ＳＩＬＶＡＣＯ社のＧａｔｅｗａｙ（ｖｅｒｓｉｏ
ｎ ３．４．１．Ｒ）という回路シミュレータである。このシミュレータを用いて、ソー
ス−ドレイン電圧Ｖｄｓに対するソース−ドレイン電流Ｉｄｓの特性を計算した。
該計算を行ったときの回路構成について説明する。図３８（Ａ）（Ｂ）は、それぞれ該
計算に用いた電流源回路の構成を示している。図３８（Ａ）に示す電流源回路ＣＩ１は、
トランジスタＴｒｓｉｍ１と、トランジスタＴｒｓｉｍ２と、容量素子Ｃｓｉｍ１と、を
有する。図３８（Ｂ）に示す電流源回路ＣＩ２は、電流源回路ＣＩ１に容量素子Ｃｓｉｍ
２を加えた構成となっている。
トランジスタＴｒｓｉｍ１のサイズは、チャネル長を１０μｍ、チャネル幅を１０μｍ
とし、トランジスタＴｒｓｉｍ２のサイズは、チャネル長を１０μｍ、チャネル幅を１０
μｍとしている。加えて、容量素子Ｃｓｉｍ１の容量の値は１１８ｆＦとし、容量素子Ｃ
ｓｉｍ２の容量の値は１７７ｐＦとしている。
電流源回路ＣＩ１において、トランジスタＴｒｓｉｍ１の第１端子は、容量素子Ｃｓｉ
ｍ１の第１端子と電気的に接続され、トランジスタＴｒｓｉｍ１のゲートは、トランジス
タＴｒｓｉｍ２の第１端子と電気的に接続されている。なお、トランジスタＴｒｓｉｍ１
のゲートと、トランジスタＴｒｓｉｍ２の第１端子と、の接続部をノードＮＦＧとする。
トランジスタＴｒｓｉｍ１の第２端子は、配線ＶＤＤＬと電気的に接続されている。配
線ＶＤＤＬは、電源電位である電位ＶＤＤを与える配線である。容量素子Ｃｓｉｍ１の第
２端子は、配線ＧＮＤＬと電気的に接続されている。容量素子Ｃｓｉｍ１は、トランジス
タＴｒｓｉｍ１のバックゲートの影響を考慮した寄生容量であり、配線ＧＮＤＬは、接地
電位ＧＮＤを与える配線である。
トランジスタＴｒｓｉｍ２の第２端子には、電位ＣＳＧが入力され、トランジスタＴｒ
ｓｉｍ２のゲートには、電位ＧＷが入力される。電位ＧＷを昇圧してトランジスタＴｒｓ
ｉｍ２を導通状態にして、電位ＣＳＧによって、ノードＮＦＧの電位を定める。ノードＮ
ＦＧの電位を定めた後は、電位ＧＷを降圧してトランジスタＴｒｓｉｍ２を非導通状態に
する。トランジスタＴｒｓｉｍ１の第１端子には、電位ＷＸが入力される。
電流源回路ＣＩ２において、容量素子Ｃｓｉｍ２の第１端子は、トランジスタＴｒｓｉ
ｍ１のゲートと電気的に接続され、容量素子Ｃｓｉｍ２の第２端子は、トランジスタＴｒ
ｓｉｍ１の第１端子と電気的に接続されている。なお、上述したとおり、電流源回路ＣＩ
２の有する他の素子の接続構成は、電流源回路ＣＩ１の接続構成の説明を参照する。
特に、容量素子Ｃｓｉｍ２は、ノードＮＦＧとトランジスタＴｒｓｉｍ１の第１端子と
の間の電圧を保持する機能を有する。これにより、電位ＣＳＧ、及び電位ＧＷによって、
ノードＮＦＧの電位を定めることで、ノードＮＦＧの電位を保持することができる。具体
的には、電位ＧＷを昇圧してトランジスタＴｒｓｉｍ２を導通状態にして、電位ＣＳＧに
よってノードＮＦＧの電位を定めた後に、電位ＧＷを降圧してトランジスタＴｒｓｉｍ２
を非導通状態にすればよい。
上述した電流源回路ＣＩ１、及び電流源回路ＣＩ２において、電位ＷＸを変化すること
によって、トランジスタＴｒｓｉｍ１のソース−ドレイン電圧Ｖｄｓを変化することがで
きる。ここで、ノードＮＦＧを一定の電位とし、トランジスタＴｒｓｉｍ１のソース−ド
レイン電圧を変化することで、トランジスタＴｒｓｉｍ１のソース−ドレイン電流を算出
することができる。つまり、トランジスタＴｒｓｉｍ１のソース−ドレイン電圧Ｖｄｓに
対するソース−ドレイン電流Ｉｄｓの特性を得ることができる。本実施例では、ノードＮ
ＦＧの電位をＶＧ１乃至ＶＧ８として、それぞれの場合に対して、トランジスタＴｒｓｉ
ｍ１の電位ＷＸと電流Ｉｄｓの特性を求めた。
なお、ＶＧ１は０Ｖとし、ＶＧ２は８Ｖとし、ＶＧ３は１０Ｖとし、ＶＧ４は１２Ｖと
し、ＶＧ５は１４Ｖとし、ＶＧ６は１６Ｖとし、ＶＧ７は１８Ｖとし、ＶＧ８は２０Ｖと
している。
図３９に、計算によって求めたトランジスタＴｒｓｉｍ１の電位ＷＸと電流Ｉｄｓの特
性を示す。図３９（Ａ）は、電流源回路ＣＩ１のトランジスタＴｒｓｉｍ１におけるソー
ス−ドレイン電圧Ｖｄｓに対するソース−ドレイン電流Ｉｄｓの特性であり、図３９（Ｂ
）は、電流源回路ＣＩ２のトランジスタＴｒｓｉｍ１におけるソース−ドレイン電圧Ｖｄ
ｓに対するソース−ドレイン電流Ｉｄｓの特性である。
図３９（Ａ）及び（Ｂ）では、それぞれ電位ＷＸが低下するにつれて（ソース−ドレイ
ン電圧Ｖｄｓが上昇するにつれて）、ソース−ドレイン電流Ｉｄｓが上昇しているのが確
認できる。しかし、図３９（Ａ）では、電位ＷＸが低電位であるときでも（ソース−ドレ
イン電圧Ｖｄｓが大きいときでも）、特性の曲線の傾きの絶対値が大きくなっているため
、電流源回路ＣＩ１の回路構成におけるトランジスタＴｒｓｉｍ１では、飽和特性が得ら
れないことが分かる。図３９（Ｂ）では、電位ＷＸが低電位であるときに（ソース−ドレ
イン電圧Ｖｄｓが大きいときに）、特性の曲線の傾きの絶対値が小さくなっているため、
電流源回路ＣＩ２の回路構成におけるトランジスタＴｒｓｉｍ１で、飽和特性が得られて
いることが分かる。
ところで、上述の実施の形態において、定電流回路が有するトランジスタＴｒｓｉｍ１
は、飽和領域で動作するのが好適である。換言すると、定電流回路は、電位ＷＸが変化し
ても、出力される電流値の変化が極力小さくなる構成とするのが好適である。
そのため、本発明の一態様である半導体装置が有する定電流回路は、図３８（Ａ）の電
流源回路ＣＩ１の構成でなく、図３８（Ｂ）の電流源回路ＣＩ２の構成とするのがよい。
定電流回路に、電流源回路ＣＩ２を適用することによって、定電流回路は、電位ＷＸの値
に依存せずに、定電流を出力することができる。
また、本実施例は、本明細書に示す他の実施の形態と適宜組み合わせることができる。
本実施例では、ＯＳとしてインジウム、ガリウム、亜鉛のそれぞれを含む酸化物をチャ
ネル形成領域に形成したＦＥＴを用いた積和演算回路について説明する。
図４０に、当該トランジスタの断面ＴＥＭ画像を示す。トランジスタ５００は、基板５
０１と、絶縁体５１１乃至絶縁体５１４と、導電体５２１と、導電体５２２ａと、導電体
５２２ｂと、導電体５２３と、金属酸化物５４１と、を有する。なお、トランジスタ５０
０は、第１ゲートと、第２ゲートと、を有する。
導電体５２１は、トランジスタ５００の第１ゲートとして機能し、基板５０１上に位置
する。絶縁体５１１は、トランジスタ５００のゲート絶縁膜として機能し、基板５０１上
と、導電体５２１上と、に位置する。金属酸化物５４１は、トランジスタ５００の半導体
層として機能する。また、金属酸化物５４１は、金属酸化物５４１の一部の領域が導電体
５２１と重畳するように、絶縁体５１１上に位置する。特に、導電体５２１と重畳する金
属酸化物５４１の一部の領域を領域５５０ａと記載し、導電体５２１と重畳しない金属酸
化物５４１の領域を領域５５０ｂ、領域５５０ｃと記載する。
絶縁体５１２は、トランジスタ５００のゲート絶縁膜として機能し、導電体５２３と重
畳するように、金属酸化物５４１上に有する。導電体５２３は、トランジスタ５００の第
２ゲートとして機能する。また、導電体５２３は、導電体５２１と重畳する領域を有する
ように、絶縁体５１２上に位置する。絶縁体５１３は、導電体５２３上と、金属酸化物５
４１の領域５５０ｂ上及び領域５５０ｃ上と、に位置する。絶縁体５１４は、絶縁体５１
３上に有する。
導電体５２２ａは、トランジスタ５００のソース又はドレインの一方として機能し、絶
縁体５１４上と、絶縁体５１３上と、絶縁体５１２上と、金属酸化物５４１上に位置する
。導電体５２２ｂは、トランジスタ５００のソース又はドレインの他方として機能し、絶
縁体５１４上と、絶縁体５１３上と、絶縁体５１２上と、金属酸化物５４１上に位置する
。なお、導電体５２２ａと、導電体５２２ｂと、は互いに電気的に接続されていない。
ところで、領域５５０ｂ及び領域５５０ｃは、絶縁体５１３の成膜により低抵抗化され
た領域であり、領域５５０ａより導電性が高い領域となる。領域５５０ｂおよび領域５５
０ｃは、絶縁体５１３の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加
される。これにより、金属酸化物５４１の絶縁体５１３と接する領域を中心に、添加され
た不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むこ
とで、キャリア密度が高くなり、低抵抗化される。
なお、トランジスタ５００は、図４０に示すとおり、ソース又はドレインの一方として
機能する導電体５２２ａと、ソース又はドレインの他方として機能する導電体５２２ｂと
、は、第２ゲートとして機能する導電体５２３と重畳しないように位置しているため、ト
ランジスタ５００の寄生容量は小さくなっている。したがって、チャネルエッチ構造など
のトランジスタと比較して、良好な乗算特性と演算速度が期待される。
図４１（Ａ）は、トランジスタ５００のドレイン−ソース間電流ＩＤＳ（及びドレイン
−ソース間電流ＩＤＳの平方根）とゲート−ソース間電圧ＶＧＳの特性を示すグラフであ
る。図４１（Ａ）のグラフは、ドレイン−ソース間電圧が４Ｖ、６Ｖ、８Ｖ、１０Ｖ、１
２Ｖ、１４Ｖ、１６Ｖ、１８Ｖ、２０Ｖの場合をそれぞれ図示している。特に、条件Ｓａ
１は、ドレイン−ソース間電圧が４Ｖとなっており、条件Ｓａ９は、ドレイン−ソース間
電圧が２０Ｖとなっている。図４１（Ａ）に示すグラフより、トランジスタ５００におい
て、オン電流とオフ電流の比は７桁以上、Ｓ値は１２０ｍＶ／ｄｅｃａｄｅと見積もるこ
とができる。
図４１（Ｂ）は、トランジスタ５００のドレイン−ソース間電流ＩＤＳとドレイン−ソ
ース電圧ＶＤＳの特性を示すグラフである。図４１（Ｂ）のグラフは、ゲート−ソース間
電圧が４Ｖ（条件Ｓｂ１）、６Ｖ（条件Ｓｂ２）、８Ｖ（条件Ｓｂ３）、１０Ｖ（条件Ｓ
ｂ４）、１２Ｖ（条件Ｓｂ５）、１４Ｖ（条件Ｓｂ６）、１６Ｖ（条件Ｓｂ７）、１８Ｖ
（条件Ｓｂ８）、２０Ｖ（条件Ｓｂ９）の場合をそれぞれ図示している。
図４２（Ａ）は、トランジスタ５００の周波数特性を示すグラフである。横軸は、搬送
波の周波数を示し、縦軸は、トランジスタ５００のゲートへの入力信号と、トランジスタ
５００のソース−ドレイン間に流れる信号との比を表している（図４２（Ａ）のグラフで
は、｜Ｈ２１｜と表記している）。なお、実線ＳＬＤＬは、傾き２０ｄＢ／ｄｅｃａｄｅ
の直線を示し、丸点のマーカーＭＳＲは、実測値を示している。
図４２（Ｂ）は、トランジスタ５００におけるオフ電流の温度依存性を示すグラフであ
る。横軸は、１０００／Ｔ［１／Ｋ］を示し、縦軸は、オフ電流を示しており、測定結果
がプロットされている。図４２（Ｂ）より、室温におけるトランジスタ５００のオフ電流
は、１．０×１０−２２Ａと見積もることができる。
図４２（Ｃ）は、トランジスタ５００における１／ｆノイズ特性を示している。
図４３（Ａ）は、トランジスタ５００を有する積和演算回路の構成を示す。積和演算回
路６００は、アナログメモリに相当するメモリセル６０１と、電流源回路ＩＳ１と、電流
源回路ＩＳ２と、回路ＩＳｏｆｆと、を有する。
配線ＷＴＬ［１］は、１列目のメモリセル６０１と電気的に接続され、配線ＷＴＬ［２
］は、２列目のメモリセル６０１と電気的に接続されている。配線ＷＸＬ［１］は、１行
目のメモリセル６０１と電気的に接続され、配線ＷＸＬ［２］は、２行目のメモリセル６
０１と電気的に接続され、配線ＷＸＬ［３］は、３行目のメモリセル６０１と電気的に接
続され、配線ＷＸＬ［４］は、４行目のメモリセル６０１と電気的に接続されている。
電流源回路ＩＳ１は、配線ＷＹＬ［１］と電気的に接続され、電流源回路ＩＳ２は、配
線ＷＹＬ［２］と電気的に接続されている。配線ＷＹＬ［１］は、１列目のメモリセル６
０１と電気的に接続され、配線ＷＹＬ［２］は、２列目のメモリセル６０１と電気的に接
続されている。回路ＩＳｏｆｆは、配線ＷＹＬ［１］と電気的に接続されている。
次に、メモリセル６０１の構成を図４３（Ｂ）に示す。メモリセル６０１は、トランジ
スタＭＯ１と、トランジスタＭＯ２と、容量素子ＣＮと、を有する。
特に、上述のトランジスタ５００は、図４３（Ｂ）に図示しているトランジスタＭＯ１
に適用している。また、トランジスタＭＯ１、及びトランジスタＭＯ２のチャネル長は共
に１０μｍ、チャネル幅は１０μｍとしている。
また、容量素子ＣＮの静電容量は、１００ｆＦである。
トランジスタＭＯ１の第１端子は、配線ＷＴＬと電気的に接続され、トランジスタＭＯ
１のゲートは、配線ＲＯＬと電気的に接続され、トランジスタＭＯ１の第２端子は、トラ
ンジスタＭＯ２のゲートと電気的に接続されている。トランジスタＭＯ２の第１端子は、
配線ＷＹＬと電気的に接続され、トランジスタＭＯ２の第２端子は、一定電位を与える配
線と電気的に接続されている。容量素子ＣＮの第１端子は、トランジスタＭＯ２のゲート
と電気的に接続され、容量素子ＣＮの第２端子は、配線ＷＸＬと電気的に接続されている
。なお、トランジスタＭＯ１の第２端子と、トランジスタＭＯ２のゲートと、容量素子Ｃ
Ｎの第１端子との接続箇所をノードＦＮとする。
メモリセル６０１は、トランジスタＭＯ１のスイッチングによって、ノードＦＮにアナ
ログデータを格納することができる。また、トランジスタＭＯ１のオフ電流は、非常に小
さいため、ノードＦＮに保持するアナログデータはほとんど劣化しない。
配線ＷＴＬは、配線ＷＴＬ［１］又は配線ＷＴＬ［２］のどちらか一方の配線であり、
配線ＷＸＬは、配線ＷＸＬ［１］乃至配線ＷＸＬ［４］のいずれか一の配線であり、配線
ＷＹＬは、配線ＷＹＬ［１］又は配線ＷＹＬ［２］のどちらか一方の配線である。なお、
メモリセル６０１が有するトランジスタＭＯ１を導通状態、非導通状態は、配線ＲＯＬが
与える電位によって切り替えることができる。
図４３（Ａ）に示す積和演算回路の動作については、実施の形態１の半導体装置１００
の動作例の説明を参酌する。なお、電流源回路ＩＳ１の出力端子から流れる電流は、電流
源回路ＩＳ２の出力端子から流れる電流と概ね等しいものとする。また、回路ＩＳｏｆｆ
は、配線ＷＸＬに基準電位が印加されたときに配線ＷＹＬに流れる電流と、配線ＷＸＬに
基準電位以外の電位が印加されたときに配線ＷＹＬに流れる電流と、の差分電流が流れる
回路である。
図４４（Ａ）は、図４３（Ｂ）のメモリセル６０１において、ノードＦＮに格納した電
位Ｗと、配線ＷＸＬに印加された電位Ｘと、に応じた、電流Ｗ＊Ｘの変化を示している。
なお、電流Ｗ＊Ｘという表記は、式（Ｅ９）のΔＩＢ［ｊ］に相当し、電流Ｗ＊Ｘに定数
である２ｋが含まれているものとする。また、電流Ｗ＊Ｘは、式（Ｅ９）において１列に
有するメモリセル数を１として、算出されている。なお、図４４（Ａ）は、電位Ｘが、−
４．０Ｖ、−３．６Ｖ、−３．２Ｖ、−２．８Ｖ、−２．４Ｖ、−２．０Ｖ、−１．６Ｖ
、−１．２Ｖ、−０．８Ｖ、−０．４Ｖ、−０Ｖ、０．４Ｖ、０．８Ｖ、１．２Ｖ、１．
６Ｖ、２．０Ｖ、２．４Ｖ、２．８Ｖ、３．２Ｖ、３．６Ｖ、４．０Ｖの場合を図示して
いる。特に、条件Ｓｃ１は電位Ｘが４．０Ｖ、条件Ｓｃ６は電位Ｘが２．０Ｖ、条件Ｓｃ
１１は電位Ｘが０Ｖ、条件Ｓｃ１６は電位Ｘが−２．０Ｖ、条件Ｓｃ２１は電位Ｘが−４
．０Ｖを示している。
図４４（Ｂ）は、周波数応答特性を示したグラフである。条件Ｍｅａｓは、試作したメ
モリセル６０１の周波数応答特性を示している。但し、条件Ｍｅａｓは、作製したメモリ
セル６０１のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の出力パッドの寄生容量
の影響を受けている。そのため、図４４（Ｂ）には、ＳＰＩＣＥを用いたシミュレーショ
ンを用いて、寄生容量を変更した場合の結果も示している。条件Ｓｄ１は当該寄生容量を
０．１ｐＦとし、条件Ｓｄ２は当該寄生容量を１ｐＦとし、条件Ｓｄ３は当該寄生容量を
３ｐＦとしている。
図４４（Ｃ）は、１ｋＨｚ入力時におけるＴｏｔａｌ Ｈａｒｍｏｎｉｃ Ｄｉｓｔｏ
ｒｔｉｏｎを示している。
ここで、図４３（Ａ）に示す積和演算回路６００をニューラルネットワークに利用した
とき、機械学習が可能か否かを確かめるため、次に記載する検証を行った。
図４５（Ａ）に示すシステムを構成し、記号のカテゴリ認識を行った。当該記号は、列
方向に６ドット、行方向に６ドットで表現される”Ａ”、”Ｂ”、”Ｃ”、”Ｄ”の４種
類とする。なお、当該記号は、入力画像ＩＮＩとして、ニューラルネットワークの入力デ
ータとして扱われる。また、図４５（Ａ）では、入力画像ＩＮＩに対してラベル付けされ
た結果を、出力結果ＯＣＬと図示している。
当該ニューラルネットワークは、入力層ＩＮＬと、隠れ層ＨＩＬと、を有する。なお、
図４５（Ａ）は、出力層を図示していない。また、当該ニューラルネットワークから出力
された出力データは、記号毎に分類されて、それぞれの記号の個数をカウントする。
入力層ＩＮＬと、隠れ層ＨＩＬと、はそれぞれ積和演算回路６１０を有する。積和演算
回路６１０は、メモリセルアレイ６１１と、参照セル６１２と、オフセット回路６１３と
、活性化関数回路６１４と、を有する。
メモリセルアレイ６１１は、図４３に示す積和演算回路６００の配線ＷＹＬ［１］と電
気的に接続されている複数のメモリセル６０１に相当する。又は、メモリセルアレイ６１
１は、実施の形態１で説明したメモリセルアレイ１２０のメモリセルＡＭ［１，１］乃至
メモリセルＡＭ［ｍ，ｎ］に相当する。
参照セル６１２は、図４３に示す積和演算回路６００の配線ＷＹＬ［２］と電気的に接
続されている複数のメモリセル６０１に相当する。又は、参照セル６１２は、実施の形態
１で説明したメモリセルアレイ１２０のメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭ
ｒｅｆ［ｍ］に相当する。
オフセット回路６１３は、電流源回路ＩＳ１と、電流源回路ＩＳ２と、回路ＩＳｏｆｆ
とを有する。又は、オフセット回路６１３は、実施の形態１で説明したオフセット回路１
１０に相当する。
活性化関数回路６１４は、オフセット回路６１３で取得した積和の値を、活性化関数に
代入して、活性化関数の値を出力する回路である。
積和演算回路６１０は、メモリセルアレイ６１１の各メモリセルに重み係数（Ｗ）を保
持し、且つメモリセルアレイ６１１及び参照セル６１２に、前層からの出力データが入力
される。なお、積和演算回路６１０が入力層ＩＮＬに含まれている場合、当該出力データ
は画像データＩＮＩとし、積和演算回路６１０が隠れ層ＨＩＬに含まれている場合、当該
出力データはＸとなる。
積和演算回路６１０は、当該出力データと重み係数との積和演算を行い、オフセット回
路６１３によって、その演算結果を取得する。そして、当該演算結果は、活性化関数回路
６１４に送られ、活性化関数の演算が行われる。活性化関数の演算結果は、次の層に送信
される。
図４５（Ａ）（Ｂ）に示したニューラルネットワークの構成で、記号のカテゴリ認識を
行った。
なお、本検証は、積和演算の精度を変更した場合に、重み係数の様々な初期値に対する
学習成功率の取得を試みている。なお、初期値は乱数で与えるものとし、学習成功率は、
学習により正解を返すことができる値に重み係数が収束した割合と定義するものとする。
図４６に、検証結果のグラフを示す。当該グラフの横軸はビット精度を表し、縦軸は、
学習成功率を表している。図４６より、ビット精度が５ビット程度あれば、記号の認識が
可能であることが分かる。また、積和演算効率０．３ＧＯｐ／Ｓ／Ｗであり、高い電力効
率であることがわかる。
また、本実施例は、本明細書に示す他の実施の形態と適宜組み合わせることができる。
ＯＵＴ［１］ 列出力回路
ＯＵＴ［ｊ］ 列出力回路
ＯＵＴ［ｊ＋１］ 列出力回路
ＯＵＴ［ｎ］ 列出力回路
Ｃｒｅｆ 参照列出力回路
ＯＴ［１］ 出力端子
ＯＴ［ｊ］ 出力端子
ＯＴ［ｊ＋１］ 出力端子
ＯＴ［ｎ］ 出力端子
ＯＴｒｅｆ 出力端子
ＡＭ［１，１］ メモリセル
ＡＭ［ｉ，１］ メモリセル
ＡＭ［ｍ，１］ メモリセル
ＡＭ［１，ｊ］ メモリセル
ＡＭ［ｉ，ｊ］ メモリセル
ＡＭ［ｉ＋１，ｊ］ メモリセル
ＡＭ［ｉ，ｊ＋１］ メモリセル
ＡＭ［ｉ＋１，ｊ＋１］ メモリセル
ＡＭ［ｍ，ｊ］ メモリセル
ＡＭ［１，ｎ］ メモリセル
ＡＭ［ｉ，ｎ］ メモリセル
ＡＭ［ｍ，ｎ］ メモリセル
ＡＭｒｅｆ［１］ メモリセル
ＡＭｒｅｆ［ｉ］ メモリセル
ＡＭｒｅｆ［ｍ］ メモリセル
ＷＤｒｅｆ 配線
ＶＲ 配線
Ｂ［１］ 配線
Ｂ［ｊ］ 配線
Ｂ［ｊ＋１］ 配線
Ｂ［ｎ］ 配線
Ｂｒｅｆ 配線
ＯＲＰ 配線
ＯＳＰ 配線
ＣＩ 定電流回路
ＣＩｒｅｆ 定電流回路
ＣＭ カレントミラー回路
ＩＬ［１］ 配線
ＩＬ［ｊ］ 配線
ＩＬ［ｊ＋１］ 配線
ＩＬ［ｎ］ 配線
ＩＬｒｅｆ 配線
ＯＬ［１］ 配線
ＯＬ［ｊ］ 配線
ＯＬ［ｎ］ 配線
ＯＬｒｅｆ 配線
ＦＧＡ［１］ 配線
ＦＧＡ［ｊ］ 配線
ＦＧＡ［ｊ＋１］ 配線
ＦＧＡ［ｎ］ 配線
ＦＧＡｒｅｆ 配線
ＦＧＢ［１］ 配線
ＦＧＢ［ｊ］ 配線
ＦＧＢ［ｊ＋１］ 配線
ＦＧＢ［ｎ］ 配線
ＦＧＢｒｅｆ 配線
ＢＧＡ［１］ 配線
ＢＧＡ［ｊ］ 配線
ＢＧＡ［ｎ］ 配線
ＢＧＡｒｅｆ 配線
ＢＧＢ［１］ 配線
ＢＧＢ［ｊ］ 配線
ＢＧＢ［ｎ］ 配線
ＢＧＢｒｅｆ 配線
ＢＧ［１］ 配線
ＢＧ［ｊ］ 配線
ＢＧ［ｎ］ 配線
ＢＧｒｅｆ 配線
ＦＧ［１］ 配線
ＦＧ［ｊ］ 配線
ＦＧ［ｎ］ 配線
ＦＧｒｅｆ 配線
ＶＤＤＬ 配線
ＶＳＳＬ 配線
ＷＤ［１］ 配線
ＷＤ［ｊ］ 配線
ＷＤ［ｊ＋１］ 配線
ＷＤ［ｎ］ 配線
ＲＷ［１］ 配線
ＲＷ［ｉ］ 配線
ＲＷ［ｉ＋１］ 配線
ＲＷ［ｍ］ 配線
ＷＷ［１］ 配線
ＷＷ［ｉ］ 配線
ＷＷ［ｉ＋１］ 配線
ＷＷ［ｍ］ 配線
ＣＴ１ 端子
ＣＴ２ 端子
ＣＴ３ 端子
ＣＴ４ 端子
ＣＴ５［１］ 端子
ＣＴ５［ｊ］ 端子
ＣＴ５［ｊ＋１］ 端子
ＣＴ５［ｎ］ 端子
ＣＴ６［１］ 端子
ＣＴ６［ｊ］ 端子
ＣＴ６［ｊ＋１］ 端子
ＣＴ６［ｎ］ 端子
ＣＴ７ 端子
ＣＴ８ 端子
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ５ トランジスタ
Ｔｒ６ トランジスタ
Ｔｒ７ トランジスタ
Ｔｒ８ トランジスタ
Ｔｒ９ トランジスタ
Ｔｒ１１ トランジスタ
Ｔｒ１２ トランジスタ
Ｔｒ８１ トランジスタ
Ｔｒ８２ トランジスタ
Ｔｒ９１ トランジスタ
Ｔｒ９２ トランジスタ
Ｃ１ 容量素子
Ｃ２ 容量素子
Ｃ３ 容量素子
Ｃ４ 容量素子
Ｃ３１ 容量素子
Ｃ３２ 容量素子
Ｃ４１ 容量素子
Ｃ４２ 容量素子
ＮＣＭｒｅｆ ノード
Ｎ［１，１］ ノード
Ｎ［ｉ，１］ ノード
Ｎ［ｍ，１］ ノード
Ｎ［１，ｊ］ ノード
Ｎ［ｉ，ｊ］ ノード
Ｎ［ｉ＋１，ｊ］ ノード
Ｎ［ｉ，ｊ＋１］ ノード
Ｎ［ｉ＋１，ｊ＋１］ ノード
Ｎ［ｍ，ｊ］ ノード
Ｎ［１，ｎ］ ノード
Ｎ［ｉ，ｎ］ ノード
Ｎ［ｍ，ｎ］ ノード
ＳＰＴ［１］ 出力端子
ＳＰＴ［ｊ］ 出力端子
ＳＰＴ［ｊ＋１］ 出力端子
ＳＰＴ［ｎ］ 出力端子
ＳＬ 信号線
ＧＬ ゲート線
ＤＬ 信号線
ＧＬ２ ゲート線
ＡＬ 電流供給線
Ｍ トランジスタ
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
ＣｓＬＣ 容量素子
ＣｓＥＬ 容量素子
ＣＴαβ 容量素子
ＤＲＬ 配線
ＳＮＬ 配線
ＣＩ１ 電流源回路
ＣＩ２ 電流源回路
ＧＷ 電位
ＣＳＧ 電位
ＷＸ 電位
Ｔｒｓｉｍ１ トランジスタ
Ｔｒｓｉｍ２ トランジスタ
Ｃｓｉｍ１ 容量素子
Ｃｓｉｍ２ 容量素子
ＧＮＤＬ 配線
ＮＦＧ ノード
ＣＮＤ１ 状態
ＣＮＤ２ 状態
ＣＮＤ３ 状態
ＷＴＬ［１］ 配線
ＷＴＬ［２］ 配線
ＷＸＬ［１］ 配線
ＷＸＬ［２］ 配線
ＷＸＬ［３］ 配線
ＷＸＬ［４］ 配線
ＷＹＬ［１］ 配線
ＷＹＬ［２］ 配線
ＲＯＬ 配線
ＩＳ１ 電流源回路
ＩＳ２ 電流源回路
ＩＳｏｆｆ 回路
ＭＯ１ トランジスタ
ＭＯ２ トランジスタ
ＣＮ 容量素子
ＦＮ ノード
１００ 半導体装置
１１０ オフセット回路
１１１ オフセット回路
１１２ オフセット回路
１１２Ａ オフセット回路
１１３ オフセット回路
１１５ オフセット回路
１１５Ａ オフセット回路
１１６ オフセット回路
１１６Ａ オフセット回路
１２０ メモリセルアレイ
１２１ メモリセルアレイ
１５０ オフセット回路
１５０Ａ オフセット回路
１６０ メモリセルアレイ
２０１ 第１表示素子
２０２ 第２表示素子
２０３ 開口部
２０４ 反射光
２０５ 透過光
２０６ 画素回路
２０７ 画素回路
２１０ 表示装置
２１４ 表示部
２１６ 回路
２１８ 配線
２２０ ＩＣ
２２２ ＦＰＣ
３００ タッチセンサユニット
３０１ 基材
３０２ センサアレイ
３１１ ＴＳドライバＩＣ
３１２ センス回路
３１３ ＦＰＣ
３１４ ＦＰＣ
３１５ 周辺回路
３２０ 接続部
３２１ 接続部
３３１ 配線
３３２ 配線
３３３ 配線
３３４ 配線
４１１ 回路
４１３ 回路
４１４ 回路
４１５ 回路
５００ トランジスタ
５０１ 基板
５１１ 絶縁体
５１２ 絶縁体
５１３ 絶縁体
５１４ 絶縁体
５２１ 導電体
５２２ａ 導電体
５２２ｂ 導電体
５２３ 導電体
５４１ 金属酸化物
５５０ａ 領域
５５０ｂ 領域
５５０ｃ 領域
６００ 積和演算回路
６０１ メモリセル
６１０ 積和演算回路
６１１ メモリセルアレイ
６１２ 参照セル
６１３ オフセット回路
６１４ 活性化関数回路
１２００Ａ トランジスタ
１２００Ｂ トランジスタ
１２００Ｃ トランジスタ
１２０５ 導電体
１２０５ａ 導電体
１２０５ｂ 導電体
１２１４ 絶縁体
１２１６ 絶縁体
１２２０ 絶縁体
１２２２ 絶縁体
１２２４ 絶縁体
１２３０ 酸化物
１２３０ａ 酸化物
１２３０ｂ 酸化物
１２３０ｃ 酸化物
１２３０ｄ 酸化物
１２４０ａ 導電体
１２４０ｂ 導電体
１２５０ 絶縁体
１２６０ 導電体
１２８０ 絶縁体
１２８２ 絶縁体
１２８５ 絶縁体
１２８６ 絶縁体
２０１０ 第１ユニット
２０２０ 第２ユニット
２０３０ 入力ユニット
２５０１Ｃ 絶縁膜
２５０５ 接合層
２５１２Ｂ 導電膜
２５２０ 機能層
２５２１ 絶縁膜
２５２１Ａ 絶縁膜
２５２１Ｂ 絶縁膜
２５２２ 接続部
２５２８ 絶縁膜
２５５０ 第２表示素子
２５５０（ｉ，ｊ） 第２表示素子
２５５１ 電極
２５５２ 電極
２５５３ 発光性の材料を含む層
２５６０ 光学素子
２５６５ 被覆膜
２５７０ 基板
２５８０ レンズ
２５９１Ａ 開口部
２７００ＴＰ３ 入出力パネル
２７０２（ｉ，ｊ） 画素
２７２０ 機能層
２７５０ 第１表示素子
２７５１ 電極
２７５１Ｈ 領域
２７５２ 電極
２７５３ 液晶材料を含む層
２７７０ 基板
２７７０Ｄ 機能膜
２７７０Ｐ 機能膜
２７７０ＰＡ 位相差フィルム
２７７０ＰＢ 偏光層
２７７１ 絶縁膜
５２００ 情報端末
５２２１ 筐体
５２２２ 表示部
５２２３ 操作ボタン
５２２４ スピーカ
５３００ 情報端末
５３２１ａ 筐体
５３２１ｂ 筐体
５３２１ｃ ヒンジ部
５３２２ 表示部
５３２３ 操作ボタン
５３２４ スピーカ
５４３１ 筐体
５４３２ 表示部
５４３３ 掌紋読み取り部
５４３４ 配線
５４３５ 手
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
６５６０ ＴＶ
６５６１ 放送局
６５６２ 人工衛星
６５６３ 電波塔
６５６４ アンテナ
６５６５ アンテナ
６５６６Ａ 電波
６５６６Ｂ 電波
６５６７Ａ 電波
６５６７Ｂ 電波
６６００ 救急車
６６０１ 医療機関
６６０２ 医療機関
６６０５ 高速ネットワーク
６６１０ カメラ
６６１１ エンコーダ
６６１２ 通信装置
６６１５ 映像データ
６６１６ 映像データ
６６２０ 通信装置
６６２１ デコーダ
６６２２ サーバ
６６２３ 表示装置

Claims (17)

  1. オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、
    前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
    前記第１定電流回路は、第４トランジスタと、第５トランジスタと、第２容量素子と、を有し、
    前記第４トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第２定電流回路は、第６トランジスタと、第７トランジスタと、第３容量素子と、を有し、
    前記第６トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
    前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
    前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
    前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
    前記第４トランジスタの第２ゲートは、前記第４トランジスタの第１端子と電気的に接続され、
    前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    前記第５トランジスタの第１端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
    前記第６トランジスタの第１端子は、前記第２配線と電気的に接続され、
    前記第６トランジスタの第１ゲートは、前記第３容量素子の第１端子と電気的に接続され、
    前記第６トランジスタの第２ゲートは、前記第６トランジスタの第１端子と電気的に接続され、
    前記第３容量素子の第２端子は、前記第６トランジスタの第１端子と電気的に接続され、
    前記第７トランジスタの第１端子は、前記第６トランジスタの第１ゲートと電気的に接続され、
    前記第１配線は、前記第１出力端子と電気的に接続され、
    前記第２配線は、前記第２出力端子と電気的に接続され、
    前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有し、
    前記第１メモリセルは、前記第１出力端子と電気的に接続され、
    前記第２メモリセルは、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
  2. オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、
    前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
    前記第１定電流回路は、第４トランジスタと、第５トランジスタと、第２容量素子と、を有し、
    前記第４トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第２定電流回路は、第６トランジスタと、第７トランジスタと、第３容量素子と、を有し、
    前記第６トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
    前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
    前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
    前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第４トランジスタの第１ゲートは、前記第４トランジスタの第１端子と電気的に接続され、
    前記第４トランジスタの第２ゲートは、前記第２容量素子の第１端子と電気的に接続され、
    前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    前記第５トランジスタの第１端子は、前記第４トランジスタの第２ゲートと電気的に接続され、
    前記第６トランジスタの第１端子は、前記第２配線と電気的に接続され、
    前記第６トランジスタの第１ゲートは、前記第６トランジスタの第１端子と電気的に接続され、
    前記第６トランジスタの第２ゲートは、前記第３容量素子の第１端子と電気的に接続され、
    前記第３容量素子の第２端子は、前記第６トランジスタの第１端子と電気的に接続され、
    前記第７トランジスタの第１端子は、前記第６トランジスタの第２ゲートと電気的に接続され、
    前記第１配線は、前記第１出力端子と電気的に接続され、
    前記第２配線は、前記第２出力端子と電気的に接続され、
    前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有し、
    前記第１メモリセルは、前記第１出力端子と電気的に接続され、
    前記第２メモリセルは、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
  3. 請求項１、又は請求項２において、
    前記第１乃至第７トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
  4. オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、
    前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
    前記第１定電流回路は、第４乃至第６トランジスタと、第２容量素子と、第３容量素子と、を有し、
    前記第４トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第２定電流回路は、第７乃至第９トランジスタと、第４容量素子と、第５容量素子と、を有し、
    前記第７トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
    前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
    前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
    前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
    前記第４トランジスタの第２ゲートは、前記第３容量素子の第１端子と電気的に接続され、
    前記第５トランジスタの第１端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
    前記第６トランジスタの第１端子は、前記第４トランジスタの第２ゲートと電気的に接続され、
    前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    前記第３容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    前記第７トランジスタの第１端子は、前記第２配線と電気的に接続され、
    前記第７トランジスタの第１ゲートは、前記第４容量素子の第１端子と電気的に接続され、
    前記第７トランジスタの第２ゲートは、前記第５容量素子の第１端子と電気的に接続され、
    前記第８トランジスタの第１端子は、前記第７トランジスタの第１ゲートと電気的に接
    続され、
    前記第９トランジスタの第１端子は、前記第７トランジスタの第２ゲートと電気的に接続され、
    前記第４容量素子の第２端子は、前記第７トランジスタの第１端子と電気的に接続され、
    前記第５容量素子の第２端子は、前記第７トランジスタの第１端子と電気的に接続され、
    前記第１配線は、前記第１出力端子と電気的に接続され、
    前記第２配線は、前記第２出力端子と電気的に接続され、
    前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有し、
    前記第１メモリセルは、前記第１出力端子と電気的に接続され、
    前記第２メモリセルは、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
  5. 請求項４において、
    前記第１乃至第９トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
  6. オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、
    前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
    前記第１定電流回路は、第４トランジスタと、第１ダイオードと、第２容量素子と、を有し、
    前記第４トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第２定電流回路は、第５トランジスタと、第２ダイオードと、第３容量素子と、を有し、
    前記第５トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
    前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
    前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
    前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
    前記第４トランジスタの第２ゲートは、前記第４トランジスタの第１端子と電気的に接続され、
    前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    前記第１ダイオードの出力端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
    前記第５トランジスタの第１端子は、前記第２配線と電気的に接続され、
    前記第５トランジスタの第１ゲートは、前記第３容量素子の第１端子と電気的に接続され、
    前記第５トランジスタの第２ゲートは、前記第５トランジスタの第１端子と電気的に接続され、
    前記第３容量素子の第２端子は、前記第５トランジスタの第１端子と電気的に接続され、
    前記第２ダイオードの出力端子は、前記第５トランジスタの第１ゲートと電気的に接続され、
    前記第１配線は、前記第１出力端子と電気的に接続され、
    前記第２配線は、前記第２出力端子と電気的に接続され、
    前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有し、
    前記第１メモリセルは、前記第１出力端子と電気的に接続され、
    前記第２メモリセルは、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
  7. オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、
    前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
    前記第１定電流回路は、第４トランジスタと、第１ダイオードと、第２容量素子と、を有し、
    前記第４トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第２定電流回路は、第５トランジスタと、第２ダイオードと、第３容量素子と、を有し、
    前記第５トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
    前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
    前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
    前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第４トランジスタの第１ゲートは、前記第４トランジスタの第１端子と電気的に接続され、
    前記第４トランジスタの第２ゲートは、前記第２容量素子の第１端子と電気的に接続され、
    前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    前記第１ダイオードの出力端子は、前記第４トランジスタの第２ゲートと電気的に接続され、
    前記第５トランジスタの第１端子は、前記第２配線と電気的に接続され、
    前記第５トランジスタの第１ゲートは、前記第５トランジスタの第１端子と電気的に接続され、
    前記第５トランジスタの第２ゲートは、前記第３容量素子の第１端子と電気的に接続され、
    前記第３容量素子の第２端子は、前記第５トランジスタの第１端子と電気的に接続され、
    前記第２ダイオードの第１端子は、前記第５トランジスタの第２ゲートと電気的に接続され、
    前記第１配線は、前記第１出力端子と電気的に接続され、
    前記第２配線は、前記第２出力端子と電気的に接続され、
    前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有し、
    前記第１メモリセルは、前記第１出力端子と電気的に接続され、
    前記第２メモリセルは、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
  8. オフセット回路と、第１メモリセルと、第２メモリセルと、を有し、
    前記オフセット回路は、第１定電流回路と、第２定電流回路と、第１乃至第３トランジスタと、第１容量素子と、第１配線と、第２配線と、第１出力端子と、第２出力端子と、カレントミラー回路と、を有し、
    前記第１定電流回路は、第４トランジスタと、第１ダイオードと、第２ダイオードと、第２容量素子と、第３容量素子と、を有し、
    前記第４トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第２定電流回路は、第５トランジスタと、第３ダイオードと、第４ダイオードと、第４容量素子と、第５容量素子と、を有し、
    前記第５トランジスタは、第１ゲートと、第２ゲートと、を有し、
    前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
    前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
    前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
    前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
    前記第４トランジスタの第２ゲートは、前記第３容量素子の第１端子と電気的に接続され、
    前記第１ダイオードの出力端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
    前記第２ダイオードの出力端子は、前記第４トランジスタの第２ゲートと電気的に接続され、
    前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    前記第３容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    前記第５トランジスタの第１端子は、前記第２配線と電気的に接続され、
    前記第５トランジスタの第１ゲートは、前記第４容量素子の第１端子と電気的に接続され、
    前記第５トランジスタの第２ゲートは、前記第５容量素子の第１端子と電気的に接続され、
    前記第３ダイオードの出力端子は、前記第５トランジスタの第１ゲートと電気的に接続され、
    前記第４ダイオードの出力端子は、前記第５トランジスタの第２ゲートと電気的に接続され、
    前記第４容量素子の第２端子は、前記第５トランジスタの第１端子と電気的に接続され、
    前記第５容量素子の第２端子は、前記第５トランジスタの第１端子と電気的に接続され、
    前記第１配線は、前記第１出力端子と電気的に接続され、
    前記第２配線は、前記第２出力端子と電気的に接続され、
    前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有し、
    前記第１メモリセルは、前記第１出力端子と電気的に接続され、
    前記第２メモリセルは、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
  9. 請求項６乃至請求項８のいずれか一において、
    前記第１乃至第５トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一において、
    前記カレントミラー回路は、第１０トランジスタと、第１１トランジスタと、を有し、
    前記第１０トランジスタの第１端子は、前記第１配線と電気的に接続され、
    前記第１０トランジスタのゲートは、前記第２配線と電気的に接続され、
    前記第１１トランジスタの第１端子は、前記第２配線と電気的に接続され、
    前記第１１トランジスタのゲートは、前記第２配線と電気的に接続されることを特徴とする半導体装置。
  11. 請求項１乃至請求項１０のいずれか一において、
    前記第１メモリセルは、第１２トランジスタと、第１３トランジスタと、第６容量素子と、を有し、
    前記第２メモリセルは、第１４トランジスタと、第１５トランジスタと、第７容量素子と、を有し、
    前記第１２トランジスタの第１端子は、前記第１３トランジスタのゲートと電気的に接続され、
    前記第６容量素子の第１端子は、前記第１２トランジスタの第１端子と電気的に接続され、
    前記第１３トランジスタの第１端子は、前記第１出力端子と電気的に接続され、
    前記第１４トランジスタの第１端子は、前記第１５トランジスタのゲートと電気的に接続され、
    前記第７容量素子の第１端子は、前記第１４トランジスタの第１端子と電気的に接続され、
    前記第１５トランジスタの第１端子は、前記第２出力端子と電気的に接続されることを特徴とする半導体装置。
  12. 請求項１乃至請求項１１のいずれか一に記載の半導体装置を複数個有し、
    ダイシング用の領域を有する半導体ウェハ。
  13. 請求項１乃至請求項１１のいずれか一に記載の半導体装置と、筐体と、を有する電子機器。
  14. 請求項１３において、
    請求項１乃至請求項１１のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器。
  15. 請求項１３、又は請求項１４において、
    表示装置を有し、
    前記表示装置は、反射型素子と、発光型素子又は透過型素子の一方と、を有することを特徴とする電子機器。
  16. 請求項１４に記載の電子機器と、生体情報を取得する装置と、を有する生体認証システム。
  17. 請求項１４に記載の電子機器を用いた映像配信システムであって、
    映像データのエンコード処理を行う機能と、
    前記エンコード処理が行われた前記映像データを送信する機能と、を有する映像配信システム。
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