TW201818234A

TW201818234A - 半導體裝置及使用該半導體裝置的系統

Info

Publication number: TW201818234A
Application number: TW106133877A
Authority: TW
Inventors: 原田伸太郎; 黑川義元; 青木健
Original assignee: 日商半導體能源研究所股份有限公司
Priority date: 2016-10-12
Filing date: 2017-09-30
Publication date: 2018-05-16
Also published as: JP2018124977A; JP2024037809A; US11099814B2; WO2018069785A1; JP6940364B2; US11755286B2; TWI755428B; JP7170108B2; US20210326117A1; JP2023027043A; JP2022003533A; JP7400057B2; US20180101359A1

Abstract

本發明提供一種能夠進行積和運算的半導體裝置。本發明是一種包括第一記憶單元、第二記憶單元以及偏置電路的半導體裝置，其中第一記憶單元保持第一類比資料，而第二記憶單元保持參考類比資料，藉由施加對應於第二類比資料的電位作為選擇信號，得到根據第一類比資料與第二類比資料的積和的電流。偏置電路包括恆流電路，恆流電路包括電晶體及電容器。電晶體的第一端子電連接於電晶體的第一閘極及電容器的第一端子。電晶體的第二閘極電連接於電容器的第二端子。藉由在電容器中儲存電晶體的第一端子與第二端子之間的電位，抑制電晶體的源極-汲極間流過的電流的變動。

Description

半導體裝置及使用該半導體裝置的系統

[0001] 本發明的一個實施方式係關於一種半導體裝置及使用該半導體裝置的系統。　　[0002] 本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。此外，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或者組合物（composition of matter）。由此，更明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的一個例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、蓄電裝置、攝像裝置、記憶體裝置、處理器、電子裝置、這些裝置的驅動方法、製造方法、檢驗方法或相關系統。

[0003] 人工神經網路（以下稱為神經網路）是以神經網路為模型的資訊處理系統。被期待著藉由利用神經網路可以實現比習知的諾依曼型電腦更高性能的電腦，近年來，已開展對在電子電路上構成神經網路的各種研究工作。　　[0004] 在神經網路中，以神經元為模型的單元藉由以神經突觸為模型的單元彼此結合。藉由改變該結合的強度，可以學習各種輸入類型，由此可以高速執行類型識別或聯想記憶。此外，非專利文獻1揭露有關具有利用神經網路的自學習功能的晶片的技術。　　[0005] [非專利文獻1] Yutaka Arima et al, “A Self-Learning Neural Network Chip with 125 Neurons and 10K Self-Organization Synapses”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26, NO.4, APRIL 1991, pp.607-611

[0006] 為了使用半導體裝置構成神經網路，需要實現神經突觸電路，該神經突觸電路儲存第一神經元電路與第二神經元電路之間的結合強度並進行將第一神經元電路的輸出和該結合強度乘累加的積和運算（product-sum operation）。也就是說，在該半導體裝置中需要安裝有用來保持結合強度的記憶體、進行積和運算的乘算電路及加算電路等。　　[0007] 在該記憶體、該乘算電路、該加算電路等由數位電路構成的情況下，該記憶體需要具有能夠儲存多位元資料的規格，再者，該乘算電路及該加算電路需要具有能夠進行多位元運算的規格。也就是說，為了使用數位電路構成神經網路，需要準備大規模的記憶體、大規模的乘算電路以及大規模的加算電路，由此該數位電路的晶片面積增大。　　[0008] 本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種包括新穎的半導體裝置的模組。此外，本發明的一個實施方式的目的之一是提供一種使用包括新穎的半導體裝置的模組的電子裝置。此外，本發明的一個實施方式的目的之一是提供一種利用包括新穎的半導體裝置的模組的系統。　　[0009] 本發明的一個實施方式的目的之一是提供一種電路面積小的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種低功耗的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種具有識別功能的新穎的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種對影像資料進行壓縮的新穎的半導體裝置。　　[0010] 注意，本發明的一個實施方式的目的不侷限於上述目的。上述目的並不妨礙其他目的的存在。此外，其他目的是上面沒有提到而將在下面的記載中進行說明的目的。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當抽出該上面沒有提到的目的。此外，本發明的一個實施方式實現上述記載及其他目的中的至少一個目的。此外，本發明的一個實施方式並不需要實現所有的上述記載及其他目的。　　[0011] 　　（1）　　本發明的一個實施方式是一種半導體裝置，包括：偏置電路；第一記憶單元；以及第二記憶單元，其中，偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，第一恆流電路包括第四電晶體、第五電晶體及第二電容器，第四電晶體包括第一閘極及第二閘極，第二恆流電路包括第六電晶體、第七電晶體及第三電容器，第六電晶體包括第一閘極及第二閘極，第一電晶體的第一端子電連接於第二電晶體的第一端子，第一電晶體的閘極電連接於第二電晶體的第二端子，第二電晶體的第一端子電連接於第一佈線，第三電晶體的第一端子電連接於第二電晶體的第二端子，第一電容器的第一端子電連接於第一電晶體的閘極，第四電晶體的第一端子電連接於第一佈線，第四電晶體的第一閘極電連接於第二電容器的第一端子，第四電晶體的第二閘極電連接於第四電晶體的第一端子，第二電容器的第二端子電連接於第四電晶體的第一端子，第五電晶體的第一端子電連接於第四電晶體的第一閘極，第六電晶體的第一端子電連接於第二佈線，第六電晶體的第一閘極電連接於第三電容器的第一端子，第六電晶體的第二閘極電連接於第六電晶體的第一端子，第三電容器的第二端子電連接於第六電晶體的第一端子，第七電晶體的第一端子電連接於第六電晶體的第一閘極，第一佈線電連接於第一輸出端子，第二佈線電連接於第二輸出端子，電流鏡電路將對應於第二佈線的電位的第一電流輸出到第一佈線及第二佈線，第一記憶單元電連接於第一輸出端子，並且，第二記憶單元電連接於第二輸出端子。　　[0012] 　　（2）　　本發明的一個實施方式是一種半導體裝置，包括：偏置電路；第一記憶單元；以及第二記憶單元，其中，偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，第一恆流電路包括第四電晶體、第五電晶體及第二電容器，第四電晶體包括第一閘極及第二閘極，第二恆流電路包括第六電晶體、第七電晶體及第三電容器，第六電晶體包括第一閘極及第二閘極，第一電晶體的第一端子電連接於第二電晶體的第一端子，第一電晶體的閘極電連接於第二電晶體的第二端子，第二電晶體的第一端子電連接於第一佈線，第三電晶體的第一端子電連接於第二電晶體的第二端子，第一電容器的第一端子電連接於第一電晶體的閘極，第四電晶體的第一端子電連接於第一佈線，第四電晶體的第一閘極電連接於第四電晶體的第一端子，第四電晶體的第二閘極電連接於第二電容器的第一端子，第二電容器的第二端子電連接於第四電晶體的第一端子，第五電晶體的第一端子電連接於第四電晶體的第二閘極，第六電晶體的第一端子電連接於第二佈線，第六電晶體的第一閘極電連接於第六電晶體的第一端子，第六電晶體的第二閘極電連接於第三電容器的第一端子，第三電容器的第二端子電連接於第六電晶體的第一端子，第七電晶體的第一端子電連接於第六電晶體的第二閘極，第一佈線電連接於第一輸出端子，第二佈線電連接於第二輸出端子，電流鏡電路將對應於第二佈線的電位的第一電流輸出到第一佈線及第二佈線，第一記憶單元電連接於第一輸出端子，並且，第二記憶單元電連接於第二輸出端子。　　[0013] 　　（3）　　本發明的一個實施方式是上述（1）或（2）的半導體裝置，其中第一至第七電晶體在通道形成區域中包含金屬氧化物。　　[0014] 　　（4）　　本發明的一個實施方式是一種半導體裝置，包括：偏置電路；第一記憶單元；以及第二記憶單元，其中，偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，第一恆流電路包括第四至第六電晶體、第二電容器及第三電容器，第四電晶體包括第一閘極及第二閘極，第二恆流電路包括第七至第九電晶體、第四電容器及第五電容器，第七電晶體包括第一閘極及第二閘極，第一電晶體的第一端子電連接於第二電晶體的第一端子，第一電晶體的閘極電連接於第二電晶體的第二端子，第二電晶體的第一端子電連接於第一佈線，第三電晶體的第一端子電連接於第二電晶體的第二端子，第一電容器的第一端子電連接於第一電晶體的閘極，第四電晶體的第一端子電連接於第一佈線，第四電晶體的第一閘極電連接於第二電容器的第一端子，第四電晶體的第二閘極電連接於第三電容器的第一端子，第五電晶體的第一端子電連接於第四電晶體的第一閘極，第六電晶體的第一端子電連接於第四電晶體的第二閘極，第二電容器的第二端子電連接於第四電晶體的第一端子，第三電容器的第二端子電連接於第四電晶體的第一端子，第七電晶體的第一端子電連接於第二佈線，第七電晶體的第一閘極電連接於第四電容器的第一端子，第七電晶體的第二閘極電連接於第五電容器的第一端子，第八電晶體的第一端子電連接於第七電晶體的第一閘極，第九電晶體的第一端子電連接於第七電晶體的第二閘極，第四電容器的第二端子電連接於第七電晶體的第一端子，第五電容器的第二端子電連接於第七電晶體的第一端子，第一佈線電連接於第一輸出端子，第二佈線電連接於第二輸出端子，電流鏡電路將對應於第二佈線的電位的第一電流輸出到第一佈線及第二佈線，第一記憶單元電連接於第一輸出端子，並且，第二記憶單元電連接於第二輸出端子。　　[0015] 　　（5）　　本發明的一個實施方式是上述（4）的半導體裝置，其中第一至第九電晶體在通道形成區域中包含金屬氧化物。　　[0016] 　　（6）　　本發明的一個實施方式是一種半導體裝置，包括：記憶單元陣列；以及偏置電路，其中，記憶單元陣列包括第一記憶單元及第二記憶單元，偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，第一恆流電路包括第四電晶體、第一二極體及第二電容器，第四電晶體包括第一閘極及第二閘極，第二恆流電路包括第五電晶體、第二二極體及第三電容器，第五電晶體包括第一閘極及第二閘極，第一電晶體的第一端子電連接於第二電晶體的第一端子，第一電晶體的閘極電連接於第二電晶體的第二端子，第二電晶體的第一端子電連接於第一佈線，第三電晶體的第一端子電連接於第二電晶體的第二端子，第一電容器的第一端子電連接於第一電晶體的閘極，第四電晶體的第一端子電連接於第一佈線，第四電晶體的第一閘極電連接於第二電容器的第一端子，第四電晶體的第二閘極電連接於第四電晶體的第一端子，第二電容器的第二端子電連接於第四電晶體的第一端子，第一二極體的輸出端子電連接於第四電晶體的第一閘極，第五電晶體的第一端子電連接於第二佈線，第五電晶體的第一閘極電連接於第三電容器的第一端子，第五電晶體的第二閘極電連接於第五電晶體的第一端子，第三電容器的第二端子電連接於第五電晶體的第一端子，第二二極體的輸出端子電連接於第五電晶體的第一閘極，第一佈線電連接於第一輸出端子，第二佈線電連接於第二輸出端子，電流鏡電路將對應於第二佈線的電位的第一電流輸出到第一佈線及第二佈線，第一記憶單元電連接於第一輸出端子，並且，第二記憶單元電連接於第二輸出端子。　　[0017] 　　（7）　　本發明的一個實施方式是一種半導體裝置，包括：偏置電路；第一記憶單元；以及第二記憶單元，其中，偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，第一恆流電路包括第四電晶體、第一二極體及第二電容器，第四電晶體包括第一閘極及第二閘極，第二恆流電路包括第五電晶體、第二二極體及第三電容器，第五電晶體包括第一閘極及第二閘極，其中，第一電晶體的第一端子電連接於第二電晶體的第一端子，第一電晶體的閘極電連接於第二電晶體的第二端子，第二電晶體的第一端子電連接於第一佈線，第三電晶體的第一端子電連接於第二電晶體的第二端子，第一電容器的第一端子電連接於第一電晶體的閘極，第四電晶體的第一端子電連接於第一佈線，第四電晶體的第一閘極電連接於第四電晶體的第一端子，第四電晶體的第二閘極電連接於第二電容器的第一端子，第二電容器的第二端子電連接於第四電晶體的第一端子，第一二極體的輸出端子電連接於第四電晶體的第二閘極，第五電晶體的第一端子電連接於第二佈線，第五電晶體的第一閘極電連接於第五電晶體的第一端子，第五電晶體的第二閘極電連接於第三電容器的第一端子，第三電容器的第二端子電連接於第五電晶體的第一端子，第二二極體的輸出端子電連接於第五電晶體的第二閘極，第一佈線電連接於第一輸出端子，第二佈線電連接於第二輸出端子，電流鏡電路將對應於第二佈線的電位的第一電流輸出到第一佈線及第二佈線，第一記憶單元電連接於第一輸出端子，並且，第二記憶單元電連接於第二輸出端子。　　[0018] 　　（8）　　本發明的一個實施方式是一種半導體裝置，包括：偏置電路；第一記憶單元；以及第二記憶單元，其中，偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，第一恆流電路包括第四電晶體、第一二極體、第二二極體、第二電容器及第三電容器，第四電晶體包括第一閘極及第二閘極，第二恆流電路包括第五電晶體、第三二極體、第四二極體、第四電容器及第五電容器，第五電晶體包括第一閘極及第二閘極，第一電晶體的第一端子電連接於第二電晶體的第一端子，第一電晶體的閘極電連接於第二電晶體的第二端子，第二電晶體的第一端子電連接於第一佈線，第三電晶體的第一端子電連接於第二電晶體的第二端子，第一電容器的第一端子電連接於第一電晶體的閘極，第四電晶體的第一端子電連接於第一佈線，第四電晶體的第一閘極電連接於第二電容器的第一端子，第四電晶體的第二閘極電連接於第三電容器的第一端子，第一二極體的輸出端子電連接於第四電晶體的第一閘極，第二二極體的輸出端子電連接於第四電晶體的第二閘極，第二電容器的第二端子電連接於第四電晶體的第一端子，第三電容器的第二端子電連接於第四電晶體的第一端子，第五電晶體的第一端子電連接於第二佈線，第五電晶體的第一閘極電連接於第四電容器的第一端子，第五電晶體的第二閘極電連接於第五電容器的第一端子，第三二極體的輸出端子電連接於第五電晶體的第一閘極，第四二極體的輸出端子電連接於第五電晶體的第二閘極，第四電容器的第二端子電連接於第五電晶體的第一端子，第五電容器的第二端子電連接於第五電晶體的第一端子，第一佈線電連接於第一輸出端子，第二佈線電連接於第二輸出端子，電流鏡電路將對應於第二佈線的電位的第一電流輸出到第一佈線及第二佈線，第一記憶單元電連接於第一輸出端子，並且，第二記憶單元電連接於第二輸出端子。　　[0019] 　　（9）　　本發明的一個實施方式是上述（6）至（8）中任一項的半導體裝置，其中第一至第五電晶體在通道形成區域中包含金屬氧化物。　　[0020] 　　（10）　　本發明的一個實施方式是上述（1）至（9）中任一項的半導體裝置，其中電流鏡電路包括第十電晶體及第十一電晶體，第十電晶體的第一端子電連接於第一佈線，第十電晶體的閘極電連接於第二佈線，第十一電晶體的第一端子電連接於第二佈線，並且第十一電晶體的閘極電連接於第二佈線。　　[0021] 　　（11）　　本發明的一個實施方式是上述（1）至（10）中任一項所述的半導體裝置，其中第一記憶單元包括第十二電晶體、第十三電晶體及第六電容器，第二記憶單元包括第十四電晶體、第十五電晶體及第七電容器，第十二電晶體的第一端子電連接於第十三電晶體的閘極，第六電容器的第一端子電連接於第十二電晶體的第一端子，第十三電晶體的第一端子電連接於第一輸出端子，第十四電晶體的第一端子電連接於第十五電晶體的閘極，第七電容器的第一端子電連接於第十四電晶體的第一端子，並且第十五電晶體的第一端子電連接於第二輸出端子。　　[0022] 　　（12）　　本發明的一個實施方式是一種半導體晶圓，包括：上述（1）至（11）中任一項所述的多個半導體裝置；以及用於切割的區域。　　[0023] 　　（13）　　本發明的一個實施方式是一種電子裝置，包括：上述（1）至（11）中任一項所述的半導體裝置；以及外殼。　　[0024] 　　（14）　　本發明的一個實施方式是上述（13）所述的電子裝置，其中具有使用上述（1）至（11）中任一項所述的半導體裝置進行類型識別或聯想記憶的處理的功能。　　[0025] 　　（15）　　本發明的一個實施方式是上述（13）或（14）所述的電子裝置，還包括：顯示裝置，其中該顯示裝置包括反射型元件以及發光型元件和透射型元件中的一個。　　[0026] 　　（16）　　本發明的一個實施方式是一種生物識別系統，包括：上述（14）所述的電子裝置；以及取得生物資訊的裝置。　　[0027] 　　（17）　　本發明的一個實施方式是一種使用上述（14）所述的電子裝置的視頻傳輸系統，具有：進行視頻資料的編碼處理的功能；以及傳送進行了編碼處理的視頻資料的功能。　　[0028] 根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種包括新穎的半導體裝置的模組。此外，根據本發明的一個實施方式，可以提供一種使用包括新穎的半導體裝置的模組的電子裝置。此外，根據本發明的一個實施方式，可以提供一種利用包括新穎的半導體裝置的記憶體裝置的系統。　　[0029] 根據本發明的一個實施方式，可以提供一種電路面積小的半導體裝置。根據本發明的一個實施方式，可以提供一種低功耗的半導體裝置。根據本發明的一個實施方式，可以提供一種具有識別功能的新穎的半導體裝置。根據本發明的一個實施方式，可以提供一種對影像資料進行壓縮的新穎的半導體裝置。　　[0030] 注意，本發明的一個實施方式的效果不侷限於上述效果。上述效果並不妨礙其他效果的存在。此外，其他效果是上面沒有提到而將在下面的記載中進行說明的效果。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當抽出該上面沒有提到的效果。此外，本發明的一個實施方式實現上述效果及其他效果中的至少一個效果。由此，本發明的一個實施方式根據情況有時不包括以上舉出的效果。

[0032] 各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構實例時，可以適當地組合結構實例。　　[0033] 另外，可以將某一實施方式中說明的內容（或其一部分）應用/組合/替換成該實施方式中說明的其他內容（或其一部分）和另一個或多個其他實施方式中說明的內容（或其一部分）中的至少一個內容。　　[0034] 注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。　　[0035] 另外，藉由將某一實施方式中示出的圖式（或其一部分）與該圖式的其他部分、該實施方式中示出的其他圖式（或其一部分）和另一個或多個其他實施方式中示出的圖式（或其一部分）中的至少一個圖式組合，可以構成更多圖。　　[0036] 在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加上的。因此，其不是為了限定組件的個數而附加上的。此外，其不是為了限定組件的順序而附加上的。另外，例如，本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中附有“第二”的序數詞。另外，例如，本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中被省略“第一”。　　[0037] 參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在實施方式所記載的內容中。注意，在實施方式中的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。　　[0038] 在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。組件的位置關係根據描述各組件的方向適當地改變。因此，表示配置的詞句不侷限於本說明書中所示的記載，根據情況可以適當地更換表達方式。　　[0039] 此外，“上”或“下”這樣的用語不限定組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，當記載為“絕緣層A上的電極B”時，不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括絕緣層A與電極B之間包括其他組件的情況。　　[0040] 在本說明書等中，根據功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而，在實際的電路等中難以根據功能分類組件，有時一個電路涉及到多個功能或者多個電路涉及到一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的組件，而可以根據情況適當地不同。　　[0041] 在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。圖式是為了明確起見而示出任意的大小的，而不侷限於圖式所示的形狀或數值等。例如，可以包括雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。　　[0042] 在透視圖等的圖式中，為了明確起見，有時省略部分組件的圖示。　　[0043] 在圖式中，有時使用同一元件符號表示同一組件、具有相同功能的組件、由同一材料構成的組件或者同時形成的組件等，並且有時省略重複說明。　　[0044] 在本說明書等中，在說明電晶體的連接關係時，表達為“源極和汲極中的一個”（第一電極或第一端子）或“源極和汲極中的另一個”（第二電極或第二端子）。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等而互換的緣故。可以將電晶體的源極和汲極根據情況適當地改稱為源極（汲極）端子、源極（汲極）電極等。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子或第三端子及第四端子。　　[0045] 在本說明書等中，若沒有特別情況，則電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制端子。在用作源極或汲極的兩個輸入輸出端子中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子或第三端子及第四端子。　　[0046] 注意，在本說明書等中，“電極”或“佈線”這樣的詞語不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”這樣的詞語還包括多個“電極”或“佈線”被形成為一體的情況等。　　[0047] 另外，在本說明書等中，可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差，例如在參考電位為接地電位時，可以將電壓換稱為電位。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據參考電位而變化。　　[0048] 在本說明書等中，根據情況或狀態，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”變換為“導電膜”。此外，有時可以將“絕緣膜”變換為“絕緣層”。另外，根據情況或狀態，可以使用其他詞句代替“膜”和“層”等詞句。例如，有時可以將“導電層”或“導電膜”變換為“導電體”。此外，例如有時可以將“絕緣層”或“絕緣膜”變換為“絕緣體”。　　[0049] 在本說明書等中，根據情況或狀態，可以互相調換“佈線”、“信號線”及“電源線”等詞句。例如，有時可以將“佈線”變換為“信號線”。此外，例如有時可以將“佈線”變換為“電源線”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。有時可以將“電源線”變換為“信號線”。反之亦然，有時可以將“信號線”變換為“電源線”。另外，根據情況或狀態，可以互相將施加到佈線的“電位”變換為“信號”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。　　[0050] 在本說明書中，“電子裝置”有時例如是指：個人電腦；行動電話；平板終端；電子書閱讀器終端；可穿戴終端；AV（Audio Visual:視聽）設備；電器產品；住宅設備機器；商用設備機器；數位看板（Digital Signage）；汽車；或者具有系統的電氣產品等。此外，“電子構件”或“模組”有時是指：電子裝置所具有的處理器、記憶體裝置、感測器、電池、顯示裝置、發光裝置、介面裝置、RF標籤（RF：Radio Frequency:射頻）、接收器、發送器等。此外，“半導體裝置”有時是指：使用半導體元件的裝置；或者電子構件或模組所具有的使用半導體元件的驅動電路、控制電路、邏輯電路、信號產生電路、信號轉換電路、位準轉換電路、電壓源、電流源、切換電路、放大電路、記憶體電路、記憶單元、顯示電路以及顯示像素等。　　[0051] 在本說明書等中，金屬氧化物（metal oxide）是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體（包括透明氧化物導電體）和氧化物半導體（Oxide Semiconductor，也可以簡稱為OS）等。例如，在將金屬氧化物用於電晶體的活性層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，在金屬氧化物能夠構成包括具有放大作用、整流作用及開關作用中的至少一個的電晶體的通道形成區域時，該金屬氧化物稱為金屬氧化物半導體（metal oxide semiconductor），簡稱為OS。此外，可以將OS FET換稱為包含金屬氧化物或氧化物半導體的電晶體。　　[0052] 此外，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物（metal oxide）。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物（metal oxynitride）。　　[0053] 在本說明書中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極（汲極端子、汲極區域或汲極電極）與源極（源極端子、源極區域或源極電極）之間具有通道形成區域，並電流能夠藉由源極與汲極流過。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。　　[0054] 另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時相互調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。　　[0055] 在本說明書等中，開關是指具有藉由變為導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。　　[0056] 例如，可以使用電開關或機械開關等。換言之，開關只要可以控制電流就不侷限於特定的開關。　　[0057] 電開關的例子包括電晶體（例如雙極電晶體或MOS電晶體）、二極體（例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬（MIM）二極體、金屬-絕緣體-半導體（MIS）二極體或者二極體接法的電晶體）或者組合這些元件的邏輯電路。　　[0058] 當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極電極與汲極電極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當僅將電晶體用作開關時，對電晶體的極性（導電型）沒有特別的限制。　　[0059] 作為機械開關的一個例子，可以舉出像數位微鏡裝置（DMD）那樣的利用MEMS（微機電系統）技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。　　[0060] 注意，在本說明書等中，當記載為“X與Y連接”時，包括如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，還包括圖式或文中所示的連接關係以外的連接關係。　　[0061] 這裡使用的X和Y為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等）。　　[0062] 作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件（例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件、負載等）。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過。　　[0063] 作為X和Y在功能上連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠在功能上連接X和Y的電路（例如，邏輯電路（反相器、NAND電路、NOR電路等）、信號轉換電路（DA轉換電路、AD轉換電路、g（伽瑪）校正電路等）、電位位準轉換電路（電源電路（升壓電路、降壓電路等）、改變信號的電位位準的位準轉換器電路等）、電壓源、電流源、切換電路、放大電路（能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝器電路等）、信號產生電路、記憶體電路、控制電路等）。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。　　[0064] 此外，當明確地記載為“X與Y電連接”時，包括如下情況：X與Y電連接的情況（換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況）；X與Y在功能上連接的情況（換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況）；以及X與Y直接連接的情況（換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況）。換言之，當明確記載有“電連接”時，與只明確記載有“連接”的情況相同。　　[0065] 注意，例如，在電晶體的源極（或第一端子等）藉由Z1（或沒有藉由Z1）與X電連接，電晶體的汲極（或第二端子等）藉由Z2（或沒有藉由Z2）與Y電連接的情況下以及在電晶體的源極（或第一端子等）與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極（或第二端子等）與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表示為如下。　　[0066] 例如，可以表達為“X、Y、電晶體的源極（或第一端子等）及電晶體的汲極（或第二端子等）互相電連接，並按X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）及Y的順序電連接”。或者，可以表達為“電晶體的源極（或第一端子等）與X電連接，電晶體的汲極（或第二端子等）與Y電連接，並以X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）、Y的順序依次電連接”。或者，可以表達為“X藉由電晶體的源極（或第一端子等）及電晶體的汲極（或第二端子等）與Y電連接，X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）、Y依次設置為相互連接”。藉由使用與這種例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極（或第一端子等）與電晶體的汲極（或第二端子等）而決定技術範圍。注意，這些表達方法只是一個例子而已，不侷限於上述表達方法。在此，X、Y、Z1及Z2為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等）。　　[0067] 另外，即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。　　[0068] 在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為 -5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。　　[0069] 實施方式1 　　在本實施方式中，說明本發明的一個實施方式的半導體裝置的積和運算處理電路。該積和運算處理電路是指對多個第一類比資料和多個第二類比資料求積之和的電路。　　[0070] ＜結構例子＞　　圖1示出本發明的一個實施方式的半導體裝置的一個例子。圖1是積和運算處理電路的方塊圖，其中半導體裝置100包括偏置電路110和記憶單元陣列120。　　[0071] 偏置電路110包括列輸出電路OUT[1]至列輸出電路OUT[n]（n為1以上的整數）和參考列輸出電路Cref。　　[0072] 記憶單元陣列120包括在列方向有m個（m為1以上的整數）且在行方向有n個的m´n個記憶單元AM及列方向上的m個記憶單元AMref。在記憶單元陣列120中，將記憶單元AM和記憶單元AMref配置為m´（n+1）的矩陣形狀。尤其是，在圖1所示的記憶單元陣列120中，“記憶單元AM[i,j]”（i為1以上且m以下的整數，j為1以上且n以下的整數）表示位於第i行且第j列的記憶單元AM，而“記憶單元AMref[i]”表示位於第i行的記憶單元AMref。　　[0073] 此外，記憶單元AM保持根據第一類比資料的電位，而記憶單元AMref保持規定的電位。該規定的電位是積和運算處理所需的電位，在本說明書中，有時將對應於該電位的資料稱為參考類比資料。　　[0074] 記憶單元陣列120包括輸出端子SPT[1]至輸出端子SPT[n]。　　[0075] 列輸出電路OUT[j]包括輸出端子OT[j]，而參考列輸出電路Cref包括輸出端子OTref。　　[0076] 佈線ORP電連接於列輸出電路OUT[1]至列輸出電路OUT[n]，而佈線OSP電連接於列輸出電路OUT[1]至列輸出電路OUT[n]。佈線ORP及佈線OSP是用來對偏置電路110供應控制信號的佈線。　　[0077] 記憶單元陣列120的輸出端子SPT[j]電連接於佈線B[j]。　　[0078] 列輸出電路OUT[j]的輸出端子OT[j]電連接於佈線B[j]。　　[0079] 參考列輸出電路Cref的輸出端子OTref電連接於佈線Bref。　　[0080] 記憶單元AM[i,j]電連接於佈線RW[i]、佈線WW[i]、佈線WD[j]、佈線B[j]以及佈線VR。　　[0081] 記憶單元AMref[i]電連接於佈線RW[i]、佈線WW[i]、佈線WDref、佈線Bref以及佈線VR。　　[0082] 佈線WW[i]被用作對記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]供應選擇信號的佈線，而佈線RW[i]被用作對記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]供應參考電位或根據第二類比資料的電位的任一個的佈線。佈線WD[j]被用作供應寫入到第j列的記憶單元AM的資料的佈線，而佈線VR被用作在從記憶單元AM或記憶單元AMref讀出資料時對記憶單元AM或記憶單元AMref供應規定的電位的佈線。　　[0083] 佈線B[j]被用作從列輸出電路OUT[j]向記憶單元陣列120的第j列所具有的記憶單元AM供應信號的佈線。　　[0084] 佈線Bref被用作從參考列輸出電路Cref向記憶單元AMref[1]至記憶單元AMref[m]分別供應信號的佈線。　　[0085] 作為圖1所示的半導體裝置100，只示出偏置電路110、記憶單元陣列120、列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、輸出端子SPT[1]、輸出端子SPT[j]、輸出端子SPT[n]、記憶單元AM[1,1]、記憶單元AM[i,1]、記憶單元AM[m,1]、記憶單元AM[1,j]、記憶單元AM[i,j]、記憶單元AM[m,j]、記憶單元AM[1,n]、記憶單元AM[i,n]、記憶單元AM[m,n]、記憶單元AMref[1]、記憶單元AMref[i]、記憶單元AMref[m]、佈線OSP、佈線ORP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線WD[1]、佈線WD[j]、佈線WD[n]、佈線WDref、佈線VR、佈線RW[1]、佈線RW[i]、佈線RW[m]、佈線WW[1]、佈線WW[i]以及佈線WW[m]，而省略除此以外的電路、佈線、元件以及其符號。　　[0086] 本發明的一個實施方式的結構不侷限於圖1所示的半導體裝置100的結構。根據狀況、情況或需要，可以適當地改變半導體裝置100的結構。例如，根據半導體裝置100的電路結構，也可以將佈線WD[j]和佈線VR作為一個佈線共同使用。此外，根據半導體裝置100的電路結構，也可以將佈線ORP和佈線OSP作為一個佈線共同使用。　　[0087] áá偏置電路110ññ 　　接著，說明可以應用於偏置電路110的電路結構的例子。圖2示出作為偏置電路110的一個例子的偏置電路111。　　[0088] 偏置電路111電連接於佈線VDDL及佈線VSSL，以被供應電源電壓。明確而言，列輸出電路OUT[1]至列輸出電路OUT[n]分別電連接於佈線VDDL及佈線VSSL，而參考列輸出電路Cref電連接於佈線VDDL。此外，後面描述的電流鏡電路CM也有時電連接於佈線VSSL。佈線VDDL是供應高位準電位的佈線，而佈線VSSL是供應低位準電位的佈線。　　[0089] 以下說明列輸出電路OUT[j]的內部的電路結構。列輸出電路OUT[j]包括恆流電路CI、電晶體Tr1至電晶體Tr3、電容器C1以及佈線OL[j]。此外，列輸出電路OUT[1]至列輸出電路OUT[n]及參考列輸出電路Cref共同使用電流鏡電路CM。　　[0090] 恆流電路CI包括端子CT1及端子CT2。端子CT1被用作恆流電路CI的輸入端子，而端子CT2被用作恆流電路CI的輸出端子。此外，由列輸出電路OUT[1]至列輸出電路OUT[n]及參考列輸出電路Cref共同使用的電流鏡電路CM包括端子CT5[1]至端子CT5[n]、端子CT6[1]至端子CT6[n]、端子CT7以及端子CT8。　　[0091] 恆流電路CI具有將從端子CT1流過端子CT2的電流保持為恆定的功能。　　[0092] 在列輸出電路OUT[j]中，電晶體Tr1的第一端子電連接於佈線OL[j]，電晶體Tr1的第二端子電連接於佈線VSSL，並且電晶體Tr1的閘極電連接於電容器C1的第一端子。電晶體Tr2的第一端子電連接於佈線OL[j]，電晶體Tr2的第二端子電連接於電容器C1的第一端子，並且電晶體Tr2的閘極電連接於佈線OSP。電晶體Tr3的第一端子電連接於電容器C1的第一端子，電晶體Tr3的第二端子電連接於佈線VSSL，並且電晶體Tr3的閘極電連接於佈線ORP。電容器C1的第二端子電連接於佈線VSSL。　　[0093] 在列輸出電路OUT[j]中，恆流電路CI的端子CT1電連接於佈線VDDL，恆流電路CI的端子CT2電連接於電流鏡電路CM的端子CT5[j]。電流鏡電路CM的端子CT6[j]電連接於輸出端子OT[j]。　　[0094] 此外，佈線OL[j]是藉由電流鏡電路CM的端子CT5[j]及端子CT6[j]電連接恆流電路CI的端子CT2和輸出端子OT[j]的佈線。　　[0095] 以下說明參考列輸出電路Cref。參考列輸出電路Cref包括恆流電路CIref和佈線OLref。如上所述，參考列輸出電路Cref與列輸出電路OUT[1]至列輸出電路OUT[n]共同使用電流鏡電路CM。　　[0096] 恆流電路CIref包括端子CT3及端子CT4。端子CT3被用作恆流電路CIref的輸入端子，而端子CT4被用作恆流電路CIref的輸出端子。　　[0097] 恆流電路CIref具有將從端子CT3流過端子CT4的電流保持為恆定的功能。　　[0098] 在參考列輸出電路Cref中，恆流電路CIref的端子CT3電連接於佈線VDDL，恆流電路CIref的端子CT4電連接於電流鏡電路CM的端子CT7。電流鏡電路CM的端子CT8電連接於輸出端子OTref。　　[0099] 此外，佈線OLref是藉由電流鏡電路CM的端子CT7及端子CT8電連接恆流電路CIref的端子CT4和輸出端子OTref的佈線。　　[0100] 在電流鏡電路CM中，端子CT5[j]電連接於端子CT6[j]，而端子CT7電連接於端子CT8。再者，佈線IL[j]電連接於端子CT5[j]與端子CT6[j]之間，而佈線ILref電連接於端子CT7與端子CT8之間。此外，將端子CT7端子CT8間與佈線ILref的連接部分稱為節點NCMref。電流鏡電路CM具有根據節點NCMref的電位使流過佈線ILref的電流量與流過佈線IL[1]至佈線IL[n]的每一個的電流量相等的功能。　　[0101] 作為圖2所示的偏置電路111，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、恆流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電容器C1、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL以及佈線VSSL，而省略除此以外的電路、佈線、元件以及其符號。　　[0102] 本發明的一個實施方式的結構不侷限於圖2所示的偏置電路111的結構。根據狀況、情況或需要，可以適當地改變偏置電路111的結構。　　[0103] [恆流電路CI、CIref] 　　以下說明恆流電路CI及恆流電路CIref的內部的結構例子。　　[0104] 圖3是示出偏置電路112的電路圖，該電路圖示出圖2所示的偏置電路111的恆流電路CI及恆流電路CIref的內部的結構例子。　　[0105] 在列輸出電路OUT[j]中，恆流電路CI包括電晶體Tr4、電晶體Tr8、電容器C3。尤其是，電晶體Tr4包括第一閘極和第二閘極。　　[0106] 在本說明書中，將電晶體的第一閘極設定為前閘極，可以將第一閘極換稱為閘極。再者，將電晶體的第二閘極設定為背閘極，可以將第二閘極換稱為背閘極。　　[0107] 電晶體Tr4的第一端子電連接於恆流電路CI的端子CT1，電晶體Tr4的第二端子電連接於恆流電路CI的端子CT2，電晶體Tr4的閘極電連接於電容器C3的第一端子，電晶體Tr4的背閘極電連接於恆流電路CI的端子CT2。電容器C3的第二端子電連接於電晶體Tr4的第二端子。電晶體Tr8的第一端子電連接於佈線FGA[j]，電晶體Tr8的第二端子電連接於電容器C3的第一端子，電晶體Tr8的閘極電連接於佈線FGB[j]。　　[0108] 由於電晶體Tr4的第二端子與電晶體Tr4的背閘極電連接，所以電晶體Tr4的第二端子的電位與電晶體Tr4的背閘極的電位相等。由此，由於電晶體Tr4的第二端子的電位上升時，電晶體Tr4的背閘極的電位也上升，所以電晶體Tr4成為常開啟狀態。與此相反，由於電晶體Tr4的第二端子的電位下降時，電晶體Tr4的背閘極的電位也下降，所以電晶體Tr4成為常關閉狀態。也就是說，電晶體Tr4的第二端子的電位變動時，電晶體Tr4的背閘極的電位也變動，因此可以減少因電晶體Tr4的第二端子的電位的變動導致的從電晶體Tr4的第一端子流過第二端子的電流量的變化。　　[0109] 佈線FGA[j]是用來對電晶體Tr4的閘極施加電位的佈線。佈線FGB[j]是用來切換電晶體Tr8的導通狀態和非導通狀態的佈線。　　[0110] 藉由恆流電路CI採用上述結構，可以由電容器C3保持電晶體Tr4的閘極的電位。明確而言，藉由對佈線FGB[j]施加高位準電位，使電晶體Tr8處於導通狀態，電位從佈線FGA[j]施加到電晶體Tr4的閘極。然後，藉由對佈線FGB[j]施加低位準電位，使電晶體Tr8處於非導通狀態，可以使電晶體Tr4的閘極處於電浮動狀態。　　[0111] 當電晶體Tr8處於非導通狀態時，電晶體Tr4的第二端子的電位變動，由電容器C3的電容耦合，電晶體Tr4的閘極的電位也變動。此外，電晶體Tr4的閘極的電位的變動量取決於電容器C3的電容值、根據電晶體Tr4的閘極電容及寄生電容等決定的電容耦合係數及電晶體Tr4的第二端子的電位。　　[0112] 如此，藉由根據電晶體Tr4的第二端子的電位使電晶體Tr4的閘極的電位變化，可以穩定地供應從電晶體Tr4的第一端子流過第二端子的電流量。也就是說，在電晶體Tr4的第二端子的電位的變動前後，可以使從恆流電路CI的端子CT2輸出的電流量變化不大。　　[0113] 在參考列輸出電路Cref中，恆流電路CIref包括電晶體Tr6、電晶體Tr9、電容器C4。尤其是，電晶體Tr6包括第一閘極（記載為閘極）及第二閘極（記載為背閘極）。　　[0114] 電晶體Tr6的第一端子電連接於恆流電路CIref的端子CT3，電晶體Tr6的第二端子電連接於恆流電路CIref的端子CT4，電晶體Tr6的閘極電連接於電容器C4的第一端子，電晶體Tr6的背閘極電連接於恆流電路CIref的端子CT4。電容器C4的第二端子電連接於電晶體Tr6的第二端子。電晶體Tr9的第一端子電連接於佈線FGAref，電晶體Tr9的第二端子電連接於電容器C4的第一端子，電晶體Tr9的閘極電連接於佈線FGBref。　　[0115] 恆流電路CIref的電路結構與恆流電路CI的電路結構相同。因此，與恆流電路CI同樣地，藉由電晶體Tr6的第二端子與電晶體Tr6的背閘極的電連接以及由電晶體Tr6的閘極與電晶體Tr6的第二端子之間的電容器C4所引起的電容耦合，可以使從恆流電路CIref的端子CT4輸出的電流量變化不大。　　[0116] 偏置電路112的恆流電路CI的結構在電晶體Tr4的背閘極絕緣膜的厚度比電晶體Tr4的閘極絕緣膜厚且背閘極一側的寄生電容小時，是較佳的。此外，同樣地，偏置電路112的恆流電路CIref的結構在電晶體Tr6的背閘極絕緣膜的厚度比電晶體Tr6的閘極絕緣膜厚且背閘極一側的寄生電容小時，是較佳的。　　[0117] 此外，在後面所述的實施例1中說明使用電路類比器構成與恆流電路CI及恆流電路CIref大致相同的電流源電路且對應於向該電流源電路輸入的電位的輸出電流的計算結果。　　[0118] 圖3所示的偏置電路112僅示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、恆流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr4、電晶體Tr6、電晶體Tr8、電晶體Tr9、電容器C1、電容器C3、電容器C4、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線FGA[1]、佈線FGA[j]、佈線FGA[n]、佈線FGAref、佈線FGB[1]、佈線FGB[j]、佈線FGB[n]、佈線FGBref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL、佈線VSSL，而省略除此以外的電路、佈線、元件及其符號。　　[0119] 根據本發明的一個實施方式的恆流電路CI及恆流電路CIref的結構不侷限於圖3的偏置電路112的恆流電路CI及恆流電路CIref。例如，恆流電路CI及恆流電路CIref的結構也可以採用圖4所示的偏置電路115的恆流電路CI及恆流電路CIref的結構。　　[0120] 偏置電路115的恆流電路CI及恆流電路CIref是改變偏置電路112的恆流電路CI的電晶體Tr4及偏置電路112的恆流電路CIref的電晶體Tr6的連接結構的電路。明確而言，在偏置電路115中，電晶體Tr4的背閘極電連接於電容器C3的第一端子，電晶體Tr4的閘極電連接於電晶體Tr4的第二端子。此外，偏置電路115與偏置電路112的相同之處在於電晶體Tr4的第一端子電連接於端子CT1，電晶體Tr4的第二端子電連接於端子CT2。加上，在偏置電路115中，電晶體Tr6的背閘極電連接於電容器C4的第一端子，電晶體Tr6的閘極電連接於電晶體Tr6的第二端子。此外，偏置電路115與偏置電路112的相同之處在於電晶體Tr6的第一端子電連接於端子CT3，電晶體Tr6的第二端子電連接於端子CT4。　　[0121] 在圖4中，列輸出電路OUT[1]的恆流電路CI的電晶體Tr8的第一端子電連接於佈線BGA[1]，電晶體Tr8的閘極電連接於佈線BGB[1]。同樣地，列輸出電路OUT[j]的恆流電路CI的電晶體Tr8的第一端子電連接於佈線BGA[j]，電晶體Tr8的閘極電連接於佈線BGB[j]。再者，同樣地，列輸出電路OUT[n]的恆流電路CI的電晶體Tr8的第一端子電連接於佈線BGA[n]，電晶體Tr8的閘極電連接於佈線BGB[n]。參考列輸出電路Cref的恆流電路CIref的電晶體Tr9的第一端子電連接於佈線BGAref，電晶體Tr9的閘極電連接於佈線BGBref。　　[0122] 偏置電路115的恆流電路CI的結構在電晶體Tr4的閘極絕緣膜的厚度比電晶體Tr4的背閘極絕緣膜厚且閘極一側的寄生電容小時，是較佳的。此外，同樣地，偏置電路115的恆流電路CIref的結構在電晶體Tr6的閘極絕緣膜的厚度比電晶體Tr6的背閘極絕緣膜厚且閘極一側的寄生電容小時，是較佳的｡　　[0123] 此外，例如，恆流電路CI及恆流電路CIref的結構可以採用圖5所示的偏置電路116的恆流電路CI及恆流電路CIref的結構。　　[0124] 對偏置電路116的恆流電路CI及恆流電路CIref的電路結構進行說明。恆流電路CI包括電晶體Tr4、電晶體Tr81、電晶體Tr82、電容器C31、電容器C32，恆流電路CIref包括電晶體Tr6、電晶體Tr91、電晶體Tr92、電容器C41、電容器C42。　　[0125] 以下，著眼於列輸出電路OUT[j]所包括的恆流電路CI。電晶體Tr4的第一端子電連接於端子CT1，電晶體Tr4的第二端子電連接於端子CT2，電晶體Tr4的閘極電連接於電容器C31的第一端子，電晶體Tr4的背閘極電連接於電容器C32的第一端子。電容器C31的第二端子電連接於電晶體Tr4的第二端子，電容器C32的第二端子電連接於電晶體Tr4的第二端子。電晶體Tr81的第一端子電連接於佈線FG[j]，電晶體Tr81的第二端子電連接於電容器C31的第一端子，電晶體Tr81的閘極電連接於佈線GW。電晶體Tr82的第一端子電連接於佈線BG[j]，電晶體Tr82的第二端子電連接於電容器C32的第一端子，電晶體Tr82的閘極電連接於佈線GW。　　[0126] 下面，著眼於參考列輸出電路Cref所包括的恆流電路CIref。電晶體Tr6的第一端子電連接於端子CT3，電晶體Tr6的第二端子電連接於端子CT4，電晶體Tr6的閘極電連接於電容器C41的第一端子，電晶體Tr6的背閘極電連接於電容器C42的第一端子。電容器C41的第二端子電連接於電晶體Tr6的第二端子，電容器C42的第二端子電連接於電晶體Tr6的第二端子。電晶體Tr91的第一端子電連接於佈線FGref，電晶體Tr91的第二端子電連接於電容器C41的第一端子，電晶體Tr91的閘極電連接於佈線GW。電晶體Tr92的第一端子電連接於佈線BGref，電晶體Tr92的第二端子電連接於電容器C42的第一端子，電晶體Tr92的閘極電連接於佈線GW。　　[0127] 佈線FG[J]是用來對電晶體Tr4的閘極施加電位的佈線，電晶體Tr4的閘極的電位由電容器C31保持。佈線BG[J]是用來對電晶體Tr4的背閘極施加電位的佈線，電晶體Tr4的背閘極的電位由電容器C32保持｡佈線FGref是用來對電晶體Tr6的閘極施加電位的佈線，電晶體Tr6的閘極的電位由電容器C41保持｡佈線BGref是用來對電晶體Tr6的背閘極施加電位的佈線，電晶體Tr6的背閘極的電位由電容器C42保持｡　　[0128] 佈線GW是用來切換電晶體Tr81、電晶體Tr82、電晶體Tr91及電晶體Tr92的導通狀態及非導通狀態的佈線。藉由對佈線GW施加高位準電位，可以使電晶體Tr81、電晶體Tr82、電晶體Tr91及電晶體Tr92都處於導通狀態。此時，藉由對佈線FG[1]至佈線FG[n]、佈線BG[1]至佈線BG[n]施加電位，可以對各恆流電路CI所包括的電晶體Tr4的閘極及背閘極施加電位。同樣地，藉由對佈線FGref、佈線BGref施加電位，可以對電晶體Tr6的閘極及背閘極施加電位。在對各恆流電路CI所包括的電晶體Tr4的閘極及背閘極、電晶體Tr6的閘極及背閘極施加電位之後，對佈線GW施加低位準電位，可以使電晶體Tr81、電晶體Tr82、電晶體Tr91及電晶體Tr92都處於非導通狀態。　　[0129] 由此，由於各恆流電路CI所包括的電晶體Tr4的閘極及背閘極、電晶體Tr6的閘極及背閘極處於電浮動狀態，所以根據電晶體Tr4的第二端子的電位的變動，電晶體Tr4的閘極及背閘極的電位由電容耦合變動，且根據電晶體Tr6的第二端子的電位的變動，電晶體Tr6的閘極及背閘極的電位由電容耦合變動。因此，即使電晶體Tr4的第二端子的電位變動，也可以使從恆流電路CI的端子CT2輸出的電流量變化不大。同樣地，即使電晶體Tr6的第二端子的電位變動，也可以使從恆流電路CIref的端子CT4輸出的電流量變化不大。此外，由於偏置電路116的恆流電路CI及恆流電路CIref對所有的電晶體Tr4的閘極及背閘極、電晶體Tr6的閘極及背閘極分別獨立地施加電位，所以與偏置電路112相比可以精密地設定恆流電路CI及恆流電路CIref的工作點。　　[0130] 根據本發明的一個實施方式的恆流電路CI及恆流電路CIref的電路結構不侷限於圖3至圖5所示的電路結構。根據情況、狀況或需要，也可以改變恆流電路CI及恆流電路CIref的電路結構。　　[0131] 例如，圖6至圖8示出與圖3至圖5所示的恆流電路CI及恆流電路CIref不同的電路結構。　　[0132] 圖6是示出偏置電路112A的電路圖，該電路圖示出與圖3至圖5不同的圖2的偏置電路111的恆流電路CI及恆流電路CIref的內部的結構例子。　　[0133] 在列輸出電路OUT[j]中，恆流電路CI包括電晶體Tr4、二極體DI1、電容器C3。尤其是，電晶體Tr4包括第一閘極（記載為閘極）及第二閘極（記載為背閘極）。　　[0134] 電晶體Tr4的第一端子電連接於恆流電路CI的端子CT1，電晶體Tr4的第二端子電連接於恆流電路CI的端子CT2，電晶體Tr4的閘極電連接於電容器C3的第一端子，電晶體Tr4的背閘極電連接於恆流電路CI的端子CT2。電容器C3的第二端子電連接於電晶體Tr4的第二端子。二極體DI1的輸入端子電連接於佈線FG[j]，二極體DI1的輸出端子電連接於電容器C3的第一端子。　　[0135] 佈線FG[j]是用來對電晶體Tr4的閘極施加電位的佈線。　　[0136] 藉由恆流電路CI採用上述結構，可以由電容器C3保持電晶體Tr4的閘極的電位。明確而言，藉由從佈線FG[j]經過二極體DI1對電晶體Tr4的閘極施加電位，可以在電容器C3的第一端子中保持該電位。此外，由於二極體DI1具有整流作用，所以即使將佈線FG[j]恢復到原來的電位（低於保持在電容器C3的第一端子中的電位的電位），電流也不從電容器C3的第一端子向佈線FG[j]流過。也就是說，可以使電晶體Tr4的閘極處於電浮動狀態。　　[0137] 在參考列輸出電路Cref中，恆流電路CIref包括電晶體Tr6、二極體DI2、電容器C4。尤其是，電晶體Tr6包括第一閘極（記載為閘極）及第二閘極（記載為背閘極）。　　[0138] 電晶體Tr6的第一端子電連接於恆流電路CIref的端子CT3，電晶體Tr6的第二端子電連接於恆流電路CIref的端子CT4，電晶體Tr6的閘極電連接於電容器C4的第一端子，電晶體Tr6的背閘極電連接於恆流電路CIref的端子CT4。電容器C4的第二端子電連接於電晶體Tr6的第二端子。二極體DI2的輸入端子電連接於佈線FGref，二極體DI2的輸出端子電連接於電容器C4的第一端子。　　[0139] 如上所述，圖6所示的恆流電路CI及恆流電路CIref的結構為如下：使用二極體DI1代替圖3所示的恆流電路CI的電晶體Tr8，使用二極體DI2代替恆流電路CIref的電晶體Tr9。因此，關於電晶體Tr4的第二端子與背閘極電連接的效果以及電容器C3的電容耦合的效果參照圖3的恆流電路CI的說明的記載，關於電晶體Tr6的第二端子與背閘極電連接的效果以及電容器C4的電容耦合的效果參照圖3的恆流電路CIref的說明的記載。　　[0140] 作為圖6所示的偏置電路112A，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、恆流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr6、二極體DI1、二極體DI2、電容器C1、電容器C3、電容器C4、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線FG[1]、佈線FG[j]、佈線FG[n]、佈線FGref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL、佈線VSSL，而省略除此以外的電路、佈線、元件以及其符號。　　[0141] 圖7是示出偏置電路115A的電路圖，該電路圖示出與圖3至圖6不同的圖2的偏置電路111的恆流電路CI及恆流電路CIref的內部的結構例子。　　[0142] 偏置電路115A的恆流電路CI及恆流電路CIref是改變偏置電路112A的恆流電路CI的電晶體Tr4及偏置電路112A的恆流電路CIref的電晶體Tr6的連接結構的電路。明確而言，在偏置電路115A中，電晶體Tr4的背閘極電連接於電容器C3的第一端子，電晶體Tr4的閘極電連接於電晶體Tr4的第二端子。此外，偏置電路115A與偏置電路112A的相同之處在於電晶體Tr4的第一端子電連接於端子CT1，電晶體Tr4的第二端子電連接於端子CT2。加上，在偏置電路115A中，電晶體Tr6的背閘極電連接於電容器C4的第一端子，電晶體Tr6的閘極電連接於電晶體Tr6的第二端子。此外，偏置電路115A與偏置電路112A的相同之處在於電晶體Tr6的第一端子電連接於端子CT3，電晶體Tr6的第二端子電連接於端子CT4。　　[0143] 在圖7中，列輸出電路OUT[1]的恆流電路CI的二極體DI1的輸入端子電連接於佈線BG[1]，二極體DI1的輸出端子電連接於列輸出電路OUT[1]的恆流電路CI的電晶體Tr4的背閘極。同樣地，列輸出電路OUT[j]的恆流電路CI的二極體DI1的輸入端子電連接於佈線BG[j]，二極體DI1的輸出端子電連接於列輸出電路OUT[j]的恆流電路CI的電晶體Tr4的背閘極。再者，同樣地，列輸出電路OUT[n]的恆流電路CI的二極體DI1的輸入端子電連接於佈線BG[n]，二極體DI1的輸出端子電連接於列輸出電路OUT[n]的恆流電路CI的電晶體Tr4的背閘極。參考列輸出電路Cref的恆流電路CIref的二極體DI2的輸入端子電連接於佈線BGref，二極體DI2的輸出端子電連接於參考列輸出電路Cref的恆流電路CIref的電晶體Tr6的背閘極。　　[0144] 如上所述，圖7所示的恆流電路CI及恆流電路CIref的結構為如下：使用二極體DI1代替圖4所示的恆流電路CI的電晶體Tr8，使用二極體DI2代替恆流電路CIref的電晶體Tr9。因此，關於電晶體Tr4的第二端子與閘極電連接的效果以及電容器C3的電容耦合的效果參照圖4的恆流電路CI的說明的記載，關於電晶體Tr6的第二端子與閘極電連接的效果以及電容器C4的電容耦合的效果參照圖4的恆流電路CIref的說明的記載。　　[0145] 圖8是示出偏置電路116A的電路圖，該電路圖示出與圖3至圖7不同的圖2的偏置電路111的恆流電路CI及恆流電路CIref的內部的結構例子。　　[0146] 下面，說明偏置電路116A的恆流電路CI及恆流電路CIref的電路結構。恆流電路CI包括電晶體Tr4、二極體DI11、二極體DI12、電容器C31、電容器C32，恆流電路CIref包括電晶體Tr6、二極體DI21、二極體DI22、電容器C41、電容器C42。　　[0147] 以下，著眼於列輸出電路OUT[j]所包括的恆流電路CI。電晶體Tr4的第一端子電連接於端子CT1，電晶體Tr4的第二端子電連接於端子CT2，電晶體Tr4的閘極電連接於電容器C31的第一端子，電晶體Tr4的背閘極電連接於電容器C32的第一端子。電容器C31的第二端子電連接於電晶體Tr4的第二端子，電容器C32的第二端子電連接於電晶體Tr4的第二端子。二極體DI11的輸入端子電連接於佈線FG[j]，二極體DI11的輸出端子電連接於電容器C31的第一端子。二極體DI12的輸入端子電連接於佈線BG[j]，二極體DI12的輸出端子電連接於電容器C32的第一端子。　　[0148] 下面，著眼於參考列輸出電路Cref所包括的恆流電路CIref。電晶體Tr6的第一端子電連接於端子CT3，電晶體Tr6的第二端子電連接於端子CT4，電晶體Tr6的閘極電連接於電容器C41的第一端子，電晶體Tr6的背閘極電連接於電容器C42的第一端子。電容器C41的第二端子電連接於電晶體Tr6的第二端子，電容器C42的第二端子電連接於電晶體Tr6的第二端子。二極體DI21的輸入端子電連接於佈線FGref，二極體DI21的輸出端子電連接於電容器C41的第一端子。二極體DI22的輸入端子電連接於佈線BGref，二極體DI22的輸出端子電連接於電容器C42的第一端子。　　[0149] 佈線FG[j]是用來對電晶體Tr4的閘極施加電位的佈線，電晶體Tr4的閘極的電位由電容器C31保持。佈線BG[j]是用來對電晶體Tr4的背閘極施加電位的佈線，電晶體Tr4的背閘極的電位由電容器C32保持。佈線FGref是用來對電晶體Tr6的閘極施加電位的佈線，電晶體Tr6的閘極的電位由電容器C41保持。佈線BGref是用來對電晶體Tr6的背閘極施加電位的佈線，電晶體Tr6的背閘極的電位由電容器C42保持。　　[0150] 如上所述，圖8所示的恆流電路CI及恆流電路CIref的結構是如下：使用二極體DI11代替圖5所示的恆流電路CI的電晶體Tr81，使用二極體DI12代替電晶體Tr82，使用二極體DI21代替恆流電路CIref的電晶體Tr91，使用二極體DI22代替電晶體Tr92。因此，關於電晶體Tr4的第二端子與閘極電連接的效果以及電容器C31、電容器C32的電容耦合的效果參照圖5的恆流電路CI的說明的記載，關於電晶體Tr6的第二端子與閘極電連接的效果以及電容器C41、電容器C42的電容耦合的效果參照圖5的恆流電路CIref的說明的記載。　　[0151] [電流鏡電路CM] 　　以下說明電流鏡電路CM的內部的結構例子。　　[0152] 圖9是示出偏置電路113的電路圖，該電路圖示出圖2所示的偏置電路111的電流鏡電路CM的內部的結構例子。　　[0153] 電流鏡電路CM在列輸出電路OUT[1]至列輸出電路OUT[n]的每一個中包括電晶體Tr5並在參考列輸出電路Cref中包括電晶體Tr7。　　[0154] 列輸出電路OUT[j]所具有的電晶體Tr5的第一端子電連接於電流鏡電路CM的端子CT5[j]及端子CT6[j]。列輸出電路OUT[j]所具有的電晶體Tr5的第二端子電連接於佈線VSSL。列輸出電路OUT[j]所具有的電晶體Tr5的閘極電連接於電流鏡電路CM的端子CT7及端子CT8。　　[0155] 參考列輸出電路Cref所具有的電晶體Tr7的第一端子電連接於電流鏡電路CM的端子CT7及端子CT8。參考列輸出電路Cref所具有的電晶體Tr7的第二端子電連接於佈線VSSL。參考列輸出電路Cref所具有的電晶體Tr7的閘極電連接於電流鏡電路CM的端子CT7及端子CT8。　　[0156] 作為圖9所示的偏置電路113，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、恆流電路CI、恆流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr5、電晶體Tr7、電容器C1、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL以及佈線VSSL，而省略示出除此以外的電路、佈線、元件以及其符號。　　[0157] áá記憶單元陣列120ññ 　　以下說明可以應用於記憶單元陣列120的電路結構的例子。圖10示出作為記憶單元陣列120的一個例子的記憶單元陣列121。　　[0158] 記憶單元陣列121包括記憶單元AM和記憶單元AMref。記憶單元陣列121所具有的所有記憶單元AM的每一個包括電晶體Tr11、電晶體Tr12以及電容器C2。記憶單元AMref[1]至記憶單元AMref[m]的每一個包括電晶體Tr11、電晶體Tr12以及電容器C2。　　[0159] 以下著眼於記憶單元AM[i,j]說明記憶單元陣列121的連接結構。電晶體Tr11的第一端子電連接於電晶體Tr12的閘極及電容器C2的第一端子，電晶體Tr11的第二端子電連接於佈線WD[j]，並且電晶體Tr11的閘極電連接於佈線WW[i]。電晶體Tr12的第一端子電連接於佈線B[j]，而電晶體Tr12的第二端子電連接於佈線VR。電容器C2的第二端子電連接於佈線RW[i]。　　[0160] 在記憶單元AM[i,j]中，將電晶體Tr11的第一端子、電晶體Tr12的閘極以及電容器C2的第一端子之間的連接部分稱為節點N[i,j]。在本發明的一個實施方式中，在節點N[i,j]中保持根據第一類比資料的電位。　　[0161] 接著，著眼於記憶單元AMref[i]進行說明。電晶體Tr11的第一端子電連接於電晶體Tr12的閘極及電容器C2的第一端子，電晶體Tr11的第二端子電連接於佈線WDref，並且電晶體Tr11的閘極電連接於佈線WW[i]。電晶體Tr12的第一端子電連接於佈線Bref，而電晶體Tr12的第二端子電連接於佈線VR。電容器C2的第二端子電連接於佈線RW[i]。　　[0162] 在記憶單元AMref[i]中，將電晶體Tr11的第一端子、電晶體Tr12的閘極以及電容器C2的第一端子之間的連接部分稱為節點Nref[i]。　　[0163] 作為圖10所示的記憶單元陣列121，只示出記憶單元AM[1,1]、記憶單元AM[i,1]、記憶單元AM[m,1]、記憶單元AM[1,j]、記憶單元AM[i,j]、記憶單元AM[m,j]、記憶單元AM[1,n]、記憶單元AM[i,n]、記憶單元AM[m,n]、記憶單元AMref[1]、記憶單元AMref[i]、記憶單元AMref[m]、佈線RW[1]、佈線RW[i]、佈線RW[m]、佈線WW[1]、佈線WW[i]、佈線WW[m]、佈線WD[1]、佈線WD[j]、佈線WD[n]、佈線WDref、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線VR、輸出端子SPT[1]、輸出端子SPT[j]、輸出端子SPT[n]、節點N[1,1]、節點N[i,1]、節點N[m,1]、節點N[1,j]、節點N[i,j]、節點N[m,j]、節點N[1,n]、節點N[i,n]、節點N[m,n]、節點Nref[1]、節點Nref[i]、節點Nref[m]、電晶體Tr11、電晶體Tr12、電容器C2，而省略示出除此以外的電路、佈線、元件以及其符號。　　[0164] 此外，上述電晶體Tr1至電晶體Tr9、電晶體Tr11和電晶體Tr12較佳為都是OS電晶體。再者，電晶體Tr1至電晶體Tr9、電晶體Tr11及電晶體Tr12的每一個的通道形成區域更佳為包含在實施方式5中記載的金屬氧化物。明確而言，例如，金屬氧化物更佳為包含銦、元素M（元素M為鋁、鎵、釔或錫）、鋅中的至少一個的氧化物。　　[0165] 藉由使用OS電晶體作為上述電晶體Tr1至電晶體Tr9、電晶體Tr11及電晶體Tr12，可以抑制上述電晶體Tr1至電晶體Tr9、電晶體Tr11及電晶體Tr12的洩漏電流，由此可能會實現計算精確度高的積和運算處理電路。尤其是，藉由使用OS電晶體作為電晶體Tr11，可以使電晶體Tr11處於非導通狀態下的從保持節點向寫入字線的洩漏電流變得非常小。也就是說，可以減少保持節點的電位更新工作，由此可以降低半導體裝置的功耗。　　[0166] 再者，藉由使用OS電晶體作為電晶體Tr1至電晶體Tr9、電晶體Tr11以及電晶體Tr12，可以減少半導體裝置的製程。也就是說，可以縮短半導體裝置的生產時間，由此可以增加某個單位時間內的生產個數。　　[0167] 此外，除非特別敘述，電晶體Tr1、電晶體Tr4至電晶體Tr7以及電晶體Tr12均在飽和區域中工作。也就是說，對電晶體Tr1、電晶體Tr4至電晶體Tr7、電晶體Tr12的閘極電壓、源極電壓以及汲極電壓進行適當的偏壓，使得該電壓成為在飽和區域中工作的範圍的電壓。注意，即使電晶體Tr1、電晶體Tr4至電晶體Tr7以及電晶體Tr12的工作偏離理想的飽和區域中的工作，也只要在所希望的範圍內得到輸出資料的精確度就可以看作對電晶體Tr1、電晶體Tr4至電晶體Tr7、電晶體Tr12的閘極電壓、源極電壓以及汲極電壓進行了適當的偏壓。　　[0168] 此外，本發明的一個實施方式的半導體裝置可以根據情況、狀況或需要而適當地採用組合了上述結構例子的結構。　　[0169] ＜工作例子＞　　這裡，說明本發明的一個實施方式的半導體裝置100的工作的一個例子。在本工作例子中說明的半導體裝置100中，採用圖11所示的偏置電路150作為偏置電路110，且採用圖13所示的記憶單元陣列160作為半導體裝置100的記憶單元陣列120。　　[0170] 圖11所示的偏置電路150採用圖3所示的偏置電路112的恆流電路CI、恆流電路CIref以及圖9所示的偏置電路113所具有的電流鏡電路CM。藉由採用圖11所示的結構，可以使用具有同一極性的電晶體構成偏置電路150。為了說明本工作例子，圖11示出列輸出電路OUT[j]、列輸出電路OUT[j+1]以及參考列輸出電路Cref。　　[0171] 在圖11中，I_C [j]表示從列輸出電路OUT[j]的恆流電路CI的端子CT2流過電流鏡電路CM的端子CT5[j]的電流，I_C [j+1]表示從列輸出電路OUT[j+1]的恆流電路CI的端子CT2流過電流鏡電路CM的端子CT5[j+1]的電流，I_Cref 表示從參考列輸出電路Cref的恆流電路CIref的端子CT4流過電流鏡電路CM的端子CT7的電流。此外，I_CM 表示在電流鏡電路CM中藉由列輸出電路OUT[j]的佈線IL[j]流過電晶體Tr5的第一端子的電流、藉由列輸出電路OUT[j+1]的佈線IL[j+1]流過電晶體Tr5的第一端子的電流以及藉由參考列輸出電路Cref的佈線ILref流過電晶體Tr7的電流。也就是說，在列輸出電路OUT[j]中，電流鏡電路CM的端子CT6[j]流過I_C [j]-I_CM 的電流，在列輸出電路OUT[j+1]中，電流鏡電路CM的端子CT6[j+1]流過I_C [j+1]-I_CM 的電流。再者，I_CP [j]表示從列輸出電路OUT[j]的佈線OL[j]流過電晶體Tr1的第一端子或電晶體Tr2的第一端子的電流，I_CP [j+1]表示從列輸出電路OUT[j+1]的佈線OL[j+1]流過電晶體Tr1的第一端子或電晶體Tr2的第一端子的電流。此外，I_B [j]表示從列輸出電路OUT[j]的輸出端子OT[j]輸出到佈線B[j]的電流，I_B [j+1]表示從列輸出電路OUT[j+1]的輸出端子OT[j+1]輸出到佈線B[j+1]的電流，並且I_Bref 表示從參考列輸出電路Cref的輸出端子OTref輸出到佈線Bref的電流。此外，在本工作例子中，為了使I_B [j]、I_B [j+1]及I_Bref 一直成為0以上的電流值，使從列輸出電路OUT[j]的恆流電路CI輸出的I_C [j]、從列輸出電路OUT[j+1]的恆流電路CI輸出的I_C [j+1]及從參考列輸出電路Cref的恆流電路CIref輸出的I_Cref 都成為充分大的電流值。　　[0172] 此外，也可以使用圖12所示的偏置電路150A代替圖11所示的偏置電路150。偏置電路150A採用圖6的偏置電路112A的恆流電路CI、恆流電路CIref以及圖9的偏置電路113所具有的電流鏡電路CM的電路結構。由於偏置電路150A採用將偏置電路150的恆流電路CI所具有的電晶體Tr8替換為二極體DI1，將偏置電路150的恆流電路CIref所具有的電晶體Tr9替換為二極體DI2的結構，所以可認為偏置電路150A幾乎是偏置電路150的等效電路。　　[0173] 圖13所示的記憶單元陣列160採用與圖10所示的記憶單元陣列121同樣的結構，為了說明本工作例子，圖13示出記憶單元AM[i,j]、記憶單元AM[i+1,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]。　　[0174] 在圖13中，I_B [j]表示從佈線B[j]輸入的電流，I_B [j+1]表示從佈線B[j+1]輸入的電流，I_Bref 表示從佈線Bref輸入的電流。此外，DI_B [j]表示從電連接於佈線B[j]的輸出端子SPT[j]輸出的電流，DI_B [j+1]表示從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出的電流。　　[0175] 圖14至圖17是包括偏置電路150及記憶單元陣列160的半導體裝置100的工作例子的時序圖。圖14的時序圖示出時間T01至時間T04的佈線FGA[j]、佈線FGB[j]、佈線FGA[j+1]、佈線FGB[j+1]、佈線FGAref及佈線FGBref的電位的變動。圖16的時序圖示出時間T04以後的工作的時間T11至時間T18的佈線WW[i]、佈線WW[i+1]、佈線WD[j]、佈線WD[j+1]、佈線WDref、節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]、節點Nref[i+1]、佈線RW[i]、佈線RW[i+1]、佈線OSP以及佈線ORP的電位的變動，且示出電流SI[i,j]、電流SI[i,j+1]以及電流I_Bref 的大小的變動。注意，電流SI[i,j]是流過記憶單元AM[i,j]的電晶體Tr12的電流的對i求和的值，電流SI[i,j+1]是流過記憶單元AM[i,j+1]的電晶體Tr12的電流的對i求和的值。圖17的時序圖示出圖16的時序圖的時間T19以後，且示出至時間T24。在時間T19以後，佈線WW[i]、佈線WW[i+1]、佈線ORP以及佈線OSP的每個電位一直保持為低位準電位而不變動，佈線WD[j]､佈線WD[j+1]以及佈線WDref的每個電位一直保持為接地電位而不變動，由此在圖17的時序圖中，省略示出佈線WW[i]、佈線WW[i+1]、佈線WD[j]、佈線WD[j+1]、佈線WDref、佈線ORP以及佈線OSP的電位的變動。此外，圖17的時序圖示出如下所述的DI_B [j]、DI_B [j+1]的電流的大小的變動。　　[0176] áá時間T01至時間T03ññ 　　在時間T01至時間T03的期間，佈線FGB[j]、佈線FGB[j+1]及佈線FGBref被施加高位準電位（在圖14中記為High）。此時，列輸出電路OUT[j]及列輸出電路OUT[j+1]所包括的各恆流電路CI的電晶體Tr8的閘極被施加高位準電位，所以電晶體Tr8成為導通狀態。此外，由於對參考列輸出電路Cref所包括的恆流電路CIref的電晶體Tr9的閘極被施加高位準電位，所以電晶體Tr9成為導通狀態。　　[0177] 在時間T01，佈線FGA[j]、佈線FGA[j+1]及FGAref被施加GND電位作為接地電位。　　[0178] 在時間T02，對佈線FGA[j]、佈線FGA[j+1]及FGAref施加規定的電位。此時，由於列輸出電路OUT[j]及列輸出電路OUT[j+1]所包括的恆流電路CI的電晶體Tr8處於導通狀態，所以佈線FGA[j]的電位及佈線FGA[j+1]的電位分別施加到列輸出電路OUT[j]的恆流電路CI的電晶體Tr4的閘極及列輸出電路OUT[j+1]的恆流電路CI的電晶體Tr4的閘極。此外，由於參考列輸出電路Cref所包括的恆流電路CIref的電晶體Tr9處於導通狀態，所以佈線FGAref的電位施加到參考列輸出電路Cref的恆流電路CIref的電晶體Tr6的閘極。　　[0179] áá時間T03至時間T04ññ 　　在時間T03至時間T04的期間，佈線FGB[j]、佈線FGB[j+1]及佈線FGBref被施加低位準電位（在圖14中記為Low）。由此，由於列輸出電路OUT[j]及列輸出電路OUT[j+1]所包括的各恆流電路CI的電晶體Tr8的閘極被施加低位準電位，所以電晶體Tr8成為非導通狀態。此外，由於參考列輸出電路Cref所包括的恆流電路CIref的電晶體Tr9的閘極被施加低位準電位，所以電晶體Tr9成為非導通狀態。　　[0180] 此時，列輸出電路OUT[j]的恆流電路CI的電晶體Tr4的閘極的電位由列輸出電路OUT[j]的恆流電路CI的電容器C3保持，列輸出電路OUT[j+1]的恆流電路CI的電晶體Tr4的閘極的電位由列輸出電路OUT[j+1]的恆流電路CI的電容器C3保持。同樣地，參考列輸出電路Cref的恆流電路CIref的電晶體Tr6的閘極的電位由參考列輸出電路Cref的恆流電路CIref的電容器C4保持。　　[0181] 可以根據時間T01至時間T04的工作設定偏置電路150的恆流電路CI及恆流電路CIref的工作點。　　[0182] 圖15示出包括偏置電路150A及記憶單元陣列160的半導體裝置100的情況的工作例子。　　[0183] 在時間T01，對佈線FG[j]、佈線FG[j+1]及FGref施加GND電位作為接地電位。　　[0184] 在時間T02，對佈線FG[j]、佈線FG[j+1]及FGref施加規定的電位。此時，佈線FG[j]的電位及佈線FG[j+1]的電位分別施加到列輸出電路OUT[j]的恆流電路CI的電晶體Tr4的閘極及列輸出電路OUT[j+1]的恆流電路CI的電晶體Tr4的閘極。此外，佈線FGref的電位施加到參考列輸出電路Cref的恆流電路CIref的電晶體Tr6的閘極。　　[0185] 在時間T03，對佈線FG[j]、佈線FG[j+1]及佈線FGref施加GND電位。此時，藉由列輸出電路OUT[j]的恆流電路CI的二極體DI1的整流作用，列輸出電路OUT[j]的恆流電路CI的電晶體Tr4的閘極的電位由輸出電路OUT[j]的恆流電路CI的電容器C3保持，列輸出電路OUT[j+1]的恆流電路CI的電晶體Tr4的閘極的電位由列輸出電路OUT[j+1]的恆流電路CI的電容器C3保持。同樣地，藉由參考列輸出電路Cref的恆流電路CIref的二極體DI2的整流作用，參考列輸出電路Cref的恆流電路CIref的電晶體Tr6的閘極的電位由參考列輸出電路Cref的恆流電路CIref的電容器C4保持。　　[0186] 可以根據時間T01至時間T04的工作設定偏置電路150A的恆流電路CI及恆流電路CIref的工作點。　　[0187] áá時間T11至時間T12ññ 　　在時間T11至時間T12的期間，佈線WW[i]被施加高位準電位（在圖16中記為High），而佈線WW[i+1]被施加低位準電位（在圖16中記為Low）。再者，佈線WD[j]被施加比接地電位（在圖16中記為GND）高V_PR -V_X [i,j]的電位，佈線WD[j+1]被施加比接地電位高V_PR -V_X [i,j+1]的電位，並且佈線WDref被施加比接地電位高V_PR 的電位。再者，佈線RW[i]及佈線RW[i+1]分別被施加參考電位（在圖16中記為REFP）。　　[0188] 此外，電位V_X [i,j]及電位V_X [i,j+1]為對應於第一類比資料的電位。此外，電位V_PR 為對應於參考類比資料的電位。　　[0189] 此時，記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11的閘極被施加高位準電位，由此記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11成為導通狀態。由此，在記憶單元AM[i,j]中,佈線WD[j]與節點N[i,j]電連接，使得節點N[i,j]的電位成為V_PR -V_X [i,j]。與此同樣，在記憶單元AM[i,j+1]中，佈線WD[j+1]與節點N[i,j+1]電連接，使得節點N[i,j+1]的電位成為V_PR -V_X [i,j+1]，且在記憶單元AMref[i]中，佈線WDref與節點Nref[i]電連接，使得節點Nref[i]的電位成為V_PR 。　　[0190] 這裡，考察從記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流I₀ [i,j]可以由如下公式（E1）表示。　　[0191] [公式1][0192] k為取決於電晶體Tr12的通道長度、通道寬度、移動率以及閘極絕緣膜的電容等的常數。此外，V_th 表示電晶體Tr12的臨界電壓。　　[0193] 此時，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流為I₀ [i,j]。　　[0194] 與此同樣，從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流I₀ [i,j+1]可以由如下公式表示。　　[0195] [公式2][0196] 此時，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流為I₀ [i,j+1]。　　[0197] 再者，從佈線Bref藉由記憶單元AMref[i]的電晶體Tr12的第一端子流過第二端子的電流I_ref0 [i]可以由如下公式（E2）表示。　　[0198] [公式3][0199] 此時，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流為I_ref0 [i]。　　[0200] 此外，記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11的閘極被施加低位準電位，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11成為非導通狀態。由此，電位不被保持在節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]中。　　[0201] áá時間T12至時間T13ññ 　　在時間T12至時間T13的期間，佈線WW[i]被施加低位準電位。此時，記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11的閘極被施加低位準電位，由此記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11成為非導通狀態。　　[0202] 此外，佈線WW[i+1]從時間T02以前繼續被施加低位準電位。由此，記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11從時間T02以前繼續為非導通狀態。　　[0203] 如上所述，因為記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11為非導通狀態，所以在時間T02至時間T03的期間，節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]以及節點Nref[i+1]的每一個的電位被保持。　　[0204] 尤其是，如在對半導體裝置100的電路結構的說明中所描述，藉由將OS電晶體應用於記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11，可以減少電晶體Tr11的源極-汲極間流過的洩漏電流，由此可以長時間保持每個節點的電位。　　[0205] 在時間T12至時間T13的期間，佈線WD[j]、佈線WD[j+1]以及佈線WDref被施加接地電位。記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11為非導通狀態，由此不會因來自佈線WD[j]、佈線WD[j+1]以及佈線WDref的電位施加而改寫保持在記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的節點中的電位。　　[0206] áá時間T13至時間T14ññ 　　在時間T13至時間T14的期間，佈線WW[i]被施加低位準電位，而佈線WW[i+1]被施加高位準電位。再者，佈線WD[j]被施加比接地電位高V_PR -V_X [i+1,j]的電位，佈線WD[j+1]被施加比接地電位高V_PR -V_X [i+1,j+1]的電位，並且佈線WDref被施加比接地電位高V_PR 的電位。再者，佈線RW[i]及佈線RW[i+1]從時間T12以前繼續分別被施加參考電位。　　[0207] 此外，電位V_X [i+1,j]及電位V_X [i+1,j+1]為對應於第一類比資料的電位。　　[0208] 此時，記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11的閘極被施加高位準電位，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11成為導通狀態。由此，在記憶單元AM[i+1,j]中,佈線WD[j]與節點N[i+1,j]電連接，使得節點N[i+1,j]的電位成為V_PR -V_X [i+1,j]。與此同樣，在記憶單元AM[i+1,j+1]中,佈線WD[j+1]與節點N[i+1,j+1]電連接，使得節點N[i+1,j+1]的電位成為V_PR -V_X [i+1,j+1]，且在記憶單元AMref[i+1]中，佈線WDref與節點Nref[i+1]電連接，使得節點Nref[i+1]的電位成為V_PR 。　　[0209] 這裡，考察從記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i+1,j]的電晶體Tr12的第一端子流過第二端子的電流I₀ [i+1,j]可以由如下公式表示。　　[0210] [公式4][0211] 此時，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流為I₀ [i,j]+I₀ [i+1,j]。　　[0212] 與此同樣，從佈線B[j+1]藉由記憶單元AM[i+1,j+1]的電晶體Tr12的第一端子流過第二端子的電流I₀ [i+1,j+1]可以由如下公式表示。　　[0213] [公式5][0214] 此時，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流為I₀ [i,j+1]+I₀ [i+1,j+1]。　　[0215] 再者，從佈線Bref藉由記憶單元AMref[i+1]的電晶體Tr12的第一端子流過第二端子的電流I_ref0 [i+1]可以由如下公式表示。　　[0216] [公式6][0217] 此時，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流為I_ref0 [i]+I_ref0 [i+1]。　　[0218] áá時間T14至時間T15ññ 　　在時間T14至時間T15的期間，與時間T11至時間T12的期間的工作或時間T13至時間T14的期間的工作同樣，其他記憶單元AM也被寫入對應於第一類比資料的電位，且其他記憶單元AMref也被寫入電位V_PR 。由此，流過所有記憶單元AM的每一個的電晶體Tr12的電流的總和為從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流，亦即SI₀ [i,j]（該S是指對i求和）。　　[0219] 這裡，著眼於參考列輸出電路Cref。參考列輸出電路Cref的佈線Bref有電流，該電流相當於流過記憶單元AMref[1]至記憶單元AMref[m]的每一個的電晶體Tr12的電流的總和。也就是說，佈線Bref有I_Bref =SI_ref0 [i]（該S是指對i求和）的電流。　　[0220] 在圖11中將流過佈線ILref的電流記為I_CM ，在本說明書中，將在時間T09以前流過佈線ILref的電流記為I_CM0 。　　[0221] 因為從恆流電路CIref的端子CT4輸出電流I_Cref ，所以以滿足以下公式（E3）的方式設定電晶體Tr7的閘極的電位（節點NCMref的電位），由此決定I_CM0 。　　[0222] [公式7][0223] 此外，電流鏡電路CM參照電晶體Tr7的閘極的電位（節點NCMref的電位），由此同一電流I_CM0 流過列輸出電路OUT[1]至列輸出電路OUT[n]的佈線IL[1]至佈線IL[n]。　　[0224] áá時間T15至時間T16ññ 　　在時間T15至時間T16的期間，佈線ORP為高位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr3的閘極被施加高位準電位，由此電晶體Tr3成為導通狀態。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電容器C1的第一端子被施加低位準電位，由此電容器C1的電位被初始化。此外，在時間T16中，佈線ORP被施加低位準電位，使得列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr3成為非導通狀態。　　[0225] áá時間T16至時間T17ññ 　　在時間T16至時間T17的期間，佈線ORP為低位準電位。如上所述，列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr3的閘極被施加低位準電位，由此電晶體Tr3為非導通狀態。　　[0226] áá時間T17至時間T18ññ 　　在時間T17至時間T18的期間，佈線OSP為高位準電位。如上所述，列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr2的閘極被施加高位準電位，由此電晶體Tr2成為導通狀態。此時，電流從電晶體Tr2的第一端子藉由電晶體Tr2的第二端子流過電容器C1的第一端子，使得電位被電容器C1保持。由此，電晶體Tr1的閘極的電位被保持，在電晶體Tr1的源極-汲極間流過對應於電晶體Tr1的閘極的電位的電流。　　[0227] 此外，在時間T18中，佈線OSP被施加低位準電位，使得列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr2成為非導通狀態。此時，電晶體Tr1的閘極的電位被保持在電容器C1中，由此在時間T18以後也繼續在電晶體Tr1的源極-汲極間流過同一電流。　　[0228] 這裡，著眼於列輸出電路OUT[j]。在列輸出電路OUT[j]中，I_CP [j]表示電晶體Tr1的源極-汲極間流過的電流，I_C [j]表示恆流電路CI的電晶體Tr4的源極-汲極間流過的電流。此外，借助於電流鏡電路CM，電晶體Tr5的源極-汲極間的電流為I_CM0 。假設在時間T11至時間T18的期間不從輸出端子SPT[j]輸出電流的情況下，列輸出電路OUT[j]的佈線B[j]有記憶單元AM[1]至記憶單元AM[n]的每一個的電晶體Tr12的總和電流。也就是說，佈線B[j]有SI₀ [i,j]（該S是指對i求和）的電流。由此，如下公式（E4）成立。　　[0229] [公式8][0230] áá時間T19至時間T20ññ 　　以下參照圖17說明時間T19以後的工作。在時間T19至時間T20的期間，佈線RW[i]被施加比參考電位（在圖17中記為REFP）高V_W [i]的電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加電位V_W [i]，由此電晶體Tr12的閘極的電位上升。　　[0231] 此外，電位V_W [i]為對應於第二類比資料的電位。　　[0232] 此外，電晶體Tr12的閘極的電位的增加量相當於佈線RW[i]的電位變化量乘以由記憶單元的結構決定的電容耦合係數的電位。該電容耦合係數根據電容器C2的電容、電晶體Tr2的閘極電容以及寄生電容而算出。在本工作例子中，為了容易說明，假設佈線RW[i]的電位的增加量與電晶體Tr12的閘極的電位的增加量相等的情況來進行說明。這意味著將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1。　　[0233] 因為電容耦合係數被設定為1，所以藉由對記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電容器C2的第二端子施加電位V_W [i]，節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的電位都上升V_W [i]。　　[0234] 這裡，考察從記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流I[i,j]可以由如下公式（E5）表示。　　[0235] [公式9][0236] 也就是說，藉由對佈線RW[i]施加電位V_W [i]，從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流增加I[i,j]-I₀ [i,j]（在圖17中記為DI[i,j]）。　　[0237] 與此同樣，從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流I[i,j+1]可以由如下公式表示。　　[0238] [公式10][0239] 也就是說，藉由對佈線RW[i]施加電位V_W [i]，從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流增加I[i,j+1]-I₀ [i,j+1]（在圖17中記為DI[i,j+1]）。　　[0240] 再者，從佈線Bref藉由記憶單元AMref[i]的電晶體Tr12的第一端子流過第二端子的電流I_ref [i]可以由如下公式（E6）表示。　　[0241] [公式11][0242] 也就是說，藉由對佈線RW[i]施加電位V_W [i]，從佈線Bref藉由記憶單元AMref[i]的電晶體Tr12的第一端子流過第二端子的電流增加I_ref [i]-I_ref0 [i]（在圖17中記為DI_ref [i]）。　　[0243] 這裡，著眼於參考列輸出電路Cref。參考列輸出電路Cref的佈線Bref有電流，該電流相當於流過記憶單元AMref[1]至記憶單元AMref[m]的每一個的電晶體Tr12的電流的總和。也就是說，佈線Bref有I_Bref =SI_ref [i]的電流。　　[0244] 因為從恆流電路CIref的端子CT4輸出電流I_Cref ，所以以滿足以下公式（E7）的方式設定電晶體Tr7的閘極的電位（節點NCMref的電位），由此決定I_CM 。　　[0245] [公式12][0246] 這裡，考察從佈線B[j]輸出的電流DI_B [j]。在時間T18至時間T19的期間，滿足公式（E4），由此不會從佈線B[j]輸出電流DI_B [j]。　　[0247] 在時間T19至時間T20的期間，佈線RW[i]被施加比參考電位高V_W [i]的電位，使得記憶單元AM[i,j]的電晶體Tr12的源極-汲極間的電流變化，由此從電連接於佈線B[j]的輸出端子SPT[j]輸出電流DI_B [j]。明確而言，在列輸出電路OUT[j]中，從恆流電路CI的端子CT2輸出電流I_C [j]，在電晶體Tr5的源極-汲極間有電流I_CM ，且在電晶體Tr1的源極-汲極間有電流I_CP [j]，由此電流DI_B [j]可以使用關於記憶單元AM[i,j]的電晶體Tr12的源極-汲極間的電流對i求和的SI[i,j]以如下公式（E8）表示。　　[0248] [公式13][0249] 藉由對公式（E8）使用公式（E1）至公式（E7），可以得到如下公式（E9）。　　[0250] [公式14][0251] 也就是說，由公式（E9）可知，電流DI_B [j]為作為多個第一類比資料的電位V_X [i,j]與作為多個第二類比資料的電位V_w [i]的積之和的值。也就是說，藉由測量電流DI_B [j]，可以對第一類比資料與第二類比資料求積之和的值。　　[0252] 在時間T19至時間T20的期間，當佈線RW[i]以外的佈線RW[1]至佈線RW[m]的每一個的電位為參考電位時，得到V_W [g]=0（這裡，g為1以上且m以下並為i以外的整數），由此根據公式（E9），輸出DI_B [j]=2kV_X [i,j]V_W [i]。也就是說，從電連接於佈線B[j]的輸出端子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j]中的第一類比資料與相當於被供應到佈線RW[i]的選擇信號的第二類比資料的積。　　[0253] 此外，與此同樣，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出的差分電流為DI_B [j+1]=2kV_X [i,j+1]V_W [i]，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j+1]中的第一類比資料與相當於被供應到佈線RW[i]的選擇信號的第二類比資料的積。　　[0254] áá時間T20至時間T21ññ 　　在時間T20至時間T21的期間，佈線RW[i]被施加接地電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i,1]至節點N[i,n]以及節點Nref[i]的每一個的電位變為時間T18至時間T19的期間的電位。　　[0255] áá時間T21至時間T22ññ 　　在時間T21至時間T22的期間，佈線RW[i+1]以外的佈線RW[1]至佈線RW[m]的每一個的電位為參考電位，而佈線RW[i+1]被施加比參考電位高V_W [i+1]的電位。此時，與時間T19至時間T20的工作同樣，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加電位V_W [i+1]，由此電晶體Tr12的閘極的電位上升。　　[0256] 此外，電位V_W [i+1]為對應於第二類比資料的電位。　　[0257] 如上所述，因為將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1，所以藉由對記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子施加電位V_W [i+1]，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都上升V_W [i+1]。　　[0258] 節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都上升V_W [i+1]，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的電流量增加。在記憶單元AM[i+1,j]的電晶體Tr12的電流為I[i+1,j]的情況下，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流增加I[i+1,j]-I₀ [i+1,j]（在圖17中記為DI[i+1,j]）。與此同樣，在記憶單元AM[i+1,j+1]的電晶體Tr12的電流為I[i+1,j+1]的情況下，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流增加I[i+1,j+1]-I₀ [i+1,j+1]（在圖17中記為DI[i+1,j+1]）。再者，在記憶單元AMref[i+1]的電晶體Tr12的電流為I_ref [i+1]的情況下，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流增加I_ref [i+1]-I_ref0 [i+1]（在圖17中記為DI_ref [i+1]）。　　[0259] 時間T21至時間T22的工作可以被認為與時間T19至時間T20的工作同樣，由此當對時間T21至時間T22的工作使用公式（E9）時，從佈線B[j]輸出的差分電流為DI_B [j]=2kV_X [i+1,j]V_W [i+1]。也就是說，從電連接於佈線B[j]的輸出端子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i+1,j]中的第一類比資料與相當於供應到佈線RW[i+1]的選擇信號的第二類比資料的積。　　[0260] 此外，與此同樣，從佈線B[j+1]輸出的差分電流為DI_B [j+1]=2kV_X [i+1,j+1]V_W [i+1]，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出資料，該資料對應於儲存在記憶單元AM[i+1,j+1]中的第一類比資料與相當於供應到佈線RW[i+1]的選擇信號的第二類比資料的積。　　[0261] áá時間T22至時間T23ññ 　　在時間T22至時間T23的期間，佈線RW[i+1]被施加接地電位。此時，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i+1,1]至節點N[i+1,n]以及節點Nref[i+1]的每一個的電位變為時間T20至時間T21的期間的電位。　　[0262] áá時間T23至時間T24ññ 　　在時間T23至時間T24的期間，佈線RW[i]及佈線RW[i+1]以外的佈線RW[1]至佈線RW[m]的每一個的電位為參考電位，佈線RW[i]被施加比參考電位高V_W2 [i]的電位，並且佈線RW[i+1]被施加比參考電位低V_W2 [i+1]的電位。此時，與時間T19至時間T20的工作同樣，記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加電位V_W2 [i]，由此記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電晶體Tr12的閘極的電位上升。與此同時，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加電位 -V_W2 [i+1]，由此記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的閘極的電位下降。　　[0263] 此外，電位V_W2 [i]及電位V_W2 [i+1]為對應於第二類比資料的電位。　　[0264] 此外，因為將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1，所以藉由對記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電容器C2的第二端子施加電位V_W2 [i]，節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的電位都上升V_W2 [i]。此外，對記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子施加電位 -V_W2 [i+1]，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都下降V_W2 [i+1]。　　[0265] 節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的電位都上升V_W2 [i]，由此記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的電流量增加。在此，記憶單元AM[i,j]的電晶體Tr12的電流為I[i,j]，記憶單元AM[i,j+1]的電晶體Tr12的電流為I[i,j+1]，並且記憶單元AMref[i]的電晶體Tr12的電流為I_ref [i]。　　[0266] 此外，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都下降V_W2 [i+1]，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]及記憶單元AMref[i+1]的每一個的電晶體Tr12的電流量減少。在此，記憶單元AM[i+1,j]的電晶體Tr12的電流為I₂ [i,j]，記憶單元AM[i+1,j+1]的電晶體Tr12的電流為I₂ [i,j+1]，並且記憶單元AMref[i+1]的電晶體Tr12的電流為I_2ref [i+1]。　　[0267] 此時，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流增加（I₂ [i,j]-I₀ [i,j]）+（I₂ [i+1,j]-I₀ [i+1,j]）（在圖17中記為DI[j]）。此外，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流增加（I₂ [i,j+1]-I₀ [i,j+1]）+（I₂ [i+1,j+1]-I₀ [i+1,j+1]）（在圖17中記為DI[j+1]，該DI[j+1]為負電流）。並且，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流增加（I_ref [i,j]-I_ref0 [i,j]）+（I_ref [i+1,j]-I_ref0 [i+1,j]）（在圖17中記為DI_Bref ）。　　[0268] 時間T23至時間T24的工作可以被認為與時間T19至時間T20的工作同樣，由此當對時間T23至時間T24的工作使用公式（E9）時，從佈線B[j]輸出的差分電流為DI_B [j]=2k{V_X [i,j]V_W2 [i]-V_X [i+1,j]V_W2 [i+1]}。也就是說，從電連接於佈線B[j]的輸出端子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j]及記憶單元AM[i+1,j]的每一個中的第一類比資料與相當於供應到佈線RW[i]及佈線RW[i+1]的每一個的選擇信號的第二類比資料的積之和。　　[0269] 此外，與此同樣，從佈線B[j+1]輸出的差分電流為DI_B [j+1]=2k{V_X [i,j+1]V_W2 [i]-V_X [i+1,j+1]V_W2 [i+1]}，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j+1]及記憶單元AM[i+1,j+1]中的第一類比資料與相當於供應到佈線RW[i]及佈線RW[i+1]的選擇信號的第二類比資料的積。　　[0270] áá時間T24以後ññ 　　在時間T24以後，對佈線RW[i]及佈線RW[i+1]施加接地電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]、記憶單元AM[i+1,1]至記憶單元AM[i+1,n]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i,1]至節點N[i,n]、節點N[i+1,1]至節點N[i+1,n]、節點Nref[i]以及節點Nref[i+1]的每一個的電位變為時間T22至時間T23的期間的電位。　　[0271] 如上所述，藉由構成圖1所示的電路，同時進行多個積和運算處理。也就是說，可以提供一種實現高速積和運算處理的半導體裝置。　　[0272] 注意，本實施方式可以與本說明書所示的其他實施方式適當地組合｡　　[0273] 實施方式2 　　在本實施方式中，說明神經網路。　　[0274] 神經網路是以神經網路為模型的資訊處理系統。被期待著藉由利用神經網路可以實現比習知的諾依曼型電腦更高性能的電腦，近年來，已開展對在電子電路上構成神經網路的各種研究工作。　　[0275] 在神經網路中，以神經元為模型的單元藉由以神經突觸為模型的單元彼此結合。藉由改變該結合的強度，可以學習各種輸入類型，由此可以高速執行類型識別或聯想記憶。　　[0276] 例如，藉由將實施方式1所說明的積和運算處理電路用作捲積的特徵抽取過濾器或全連接運算電路，可以進行利用CNN（Convolutional Neural Network：捲積神經網路）的特徵量的抽取。此外，藉由使用亂數而設定特徵抽取過濾器的各權係數。　　[0277] á分層神經網路ñ 　　下面，對能夠用於本發明的一個實施方式的混合型顯示裝置的神經網路之一的分層神經網路進行說明。　　[0278] 圖18示出分層神經網路的一個例子。第（k-1）層（此時的k是2以上的整數）具有P個（此時的P是1以上的整數）神經元、第k層具有Q個（此時的Q是1以上的整數）神經元、第（k+1）層具有R個（此時的R是1以上的整數）神經元。　　[0279] 第（k-1）層的第p神經元（此時的p是1以上且P以下的整數）的輸出信號z_p ^(k-1) 與權係數w_qp ^(k) 的積輸入到第k層的第q神經元（此時的q是1以上且Q以下的整數），第k層的第q神經元的輸出信號z_q ^(k) 與權係數w_rq ^(k+1) 的積輸入到第（k+1）層的第r神經元（此時的r是1以上且R以下的整數），第（k+1）層的第r神經元的輸出信號為z_r ^(k+1) 。　　[0280] 此時，輸入到第k層的第q神經元的信號的總和u_q ^(k) 以下式表示。　　[0281] [公式15][0282] 來自第k層的第q神經元的輸出信號z_q ^(k) 以下式定義。　　[0283] [公式16][0284] 函數f（u_q ^(k) ）是啟動函數，可以使用階梯函數、線性斜坡函數或S函數等。公式（D1）的積和運算可以由上述積和運算處理電路（半導體裝置100）實現。此外，公式（D2）的運算例如可以由圖21A所示的電路411實現。　　[0285] 既可以在所有神經元中使用相同的啟動函數，也可以在所有神經元中使用不同的啟動函數。此外，神經元的輸出函數也可以在各層中相同或不同。　　[0286] 這裡，考慮圖19所示的共由L層（這裡L是3以上的整數）構成的分層神經網路（亦即，這裡k是2以上且（L-1）以下的整數）。第一層是分層神經網路的輸入層，第L層是分層神經網路的輸出層，第二層至第（L-1）層是分層神經網路的隱藏層。　　[0287] 第一層（輸入層）具有P個神經元，第k層（隱藏層）具有Q[k]個（Q[k]是1以上的整數）神經元，第L層（輸出層）具有R個神經元。　　[0288] 第一層的第s[1]神經元（s[1]是1以上P以下的整數）的輸出信號為z_s[1] ⁽¹⁾ ，第k層的第s[k]神經元（s[k]是1以上且Q[k]以下的整數）的輸出信號為z_s[k] ^(k) ，第L層的第s[L]神經元（s[L]是1以上且R以下的整數）的輸出信號為z_s[L] ^(L) 。　　[0289] 第（k-1）層的第s[k-1]神經元（s[k-1]是1以上且Q[k-1]以下的整數）的輸出信號z_s[k-1] ^(k-1) 與權係數w_s[k]s[k-1] ^(k) 的積u_s[k] ^(k) 輸入到第k層的第s[k]神經元，第（L-1）層的第s[L-1]神經元（s[L-1]是1以上且Q[L-1]以下的整數）的輸出信號z_s[L-1] ^(L-1) 與權係數w_s[L]s[L-1] ^(L) 的積u_s[L] ^(L) 輸入到第L層的第s[L]神經元。　　[0290] 下面，對監督學習進行說明。監督學習是指如下工作：在上述分層神經網路的功能中，當所輸出的結果與所希望的結果（有時稱為監督資料或監督信號）不同時，根據所輸出的結果和所希望的結果對分層神經網路的所有權係數進行更新。　　[0291] 作為監督學習的具體例子，對利用反向傳播演算法的學習方法進行說明。圖20是說明利用反向傳播演算法的學習方法的圖。反向傳播演算法是指以分層神經網路的輸出與監督資料之間的誤差變小的方式改變權係數的方式。　　[0292] 例如，假設對第一層的第s[1]神經元輸入輸入資料，從第L層的第s[L]神經元輸出輸出資料z_s[L] ^(L) 。在此，當以對於輸出資料z_s[L] ^(L) 的監督信號為t_s[L] 時，誤差能量E可以以輸出資料z_s[L] ^(L) 及監督信號t_s[L] 表示。　　[0293] 藉由將相對於誤差能量E的第k層的第s[k]神經元的權係數w_s[k]s[k-1] ^(k) 的更新量設定為¶E/¶w_s[k]s[k-1] ^(k) ，可以更新權係數。在此，當第k層的第s[k]神經元的輸出值z_s[k] ^(k) 的誤差d_s[k] ^(k) 以¶E/¶u_s[k] ^(k) 定義時，d_s[k] ^(k) 及¶E/¶w_s[k]s[k-1] ^(k) 分別可以以如下公式表示。　　[0294] [公式17][0295] [公式18][0296] f’（u_s[k] ^(k) ）是神經元的輸出函數的導函數。此外，公式（D3）的運算例如可以由圖21B所示的電路413實現。此外，公式（D4）的運算例如可以由圖21C所示的電路414實現。輸出函數的導函數例如可以藉由將運算放大器的輸出端子與對應於所希望的導函數的運算電路連接來求出。　　[0297] 此外，例如，公式（D3）的Sd_s[k _＋ _1] ^(k+1) ×w_s[k _＋ _1] _× _s[k] ^(k+1) 的部分的運算可以由上述積和運算處理電路（半導體裝置100）實現。　　[0298] 在此，當第（k+1）層為輸出層時，亦即，當第（k+1）層為第L層時，d_s[L] ^(L) 及¶E/¶w_s[L]s[L-1] ^(L) 分別可以以如下公式表示。　　[0299] [公式19][0300] [公式20][0301] 公式（D5）的運算可以由圖21D所示的電路415實現。此外，公式（D6）的運算可以由圖21C所示的電路414實現。　　[0302] 就是說，藉由公式（D1）至公式（D6），可以求出所有神經元電路的誤差d_s[k] ^(k) 及d_s[L] ^(L) 。此外，權係數的更新量根據誤差d_s[k] ^(k) 、d_s[L] ^(L) 及所希望的參數等設定。　　[0303] 如上所述，藉由使用圖21A至圖21D所示的電路及上述積和運算處理電路（半導體裝置100），可以進行利用監督學習的分層神經網路的計算。　　[0304] 明確而言，在實施方式1中，藉由以多個第一類比資料為權係數並使多個第二類比資料對應於神經元輸出，可以並列進行對各神經元輸出的加權和運算，由此作為該輸出信號可以得到對應於加權和運算的結果的資料，亦即神經突觸輸入。明確而言，在記憶單元AM[1,j]至記憶單元AM[m,j]中儲存第k層的第s[k]神經元的權係數w_s[k] _× ₁ ^(k) 至w_s[k] _× _Q[k-1] ^(k) 作為第一類比資料，對佈線RW[1]至佈線RW[m]分別供應第（k-1）層的各神經元的輸出信號z₁ _× _s[k] ^(k-1) 至z_Q[k-1] _× _s[k] ^(k-1) 作為第二類比資料，可以計算出輸入到第k層的第s[k]神經元的信號的總和u_s[k] ^(k) 。換言之，可以由半導體裝置100實現公式（D1）所示的積和運算。　　[0305] 此外，當利用監督學習進行權係數的更新時，在記憶單元AM[1,j]至記憶單元AM[m,j]中儲存當信號從第k層的第s[k]神經元發送到第（k+1）層的各神經元時被相乘的權係數w₁ _× _s[k] ^(k+1) 至w_Q[k+1]s[k] ^(k+1) 作為第一類比資料，對佈線RW[1]至佈線RW[m]供應第（k+1）層的各神經元的誤差d₁ ^(k+1) 至d_Q[k+1] ^(k+1) 作為第二類比資料，由此可以從流過佈線B[j]的差分電流DI_B [j]獲得公式（D3）中的Sw_s[k+1] _× _s[k] ^(k+1) ×d_s[k+1] ^(k+1) 的值。換言之，可以由半導體裝置100實現公式（D3）所示的運算的一部分。　　[0306] 注意，本實施方式可以與本說明書所示的其他實施方式適當地組合｡　　[0307] 實施方式3 　　在本實施方式中說明在實施方式1中說明的半導體裝置的應用例子。　　[0308] 因為半導體裝置100被用作積和運算處理電路，所以如實施方式2所說明那樣有時可以將半導體裝置100用作人工神經網路的組件之一。　　[0309] 在神經網路中，以神經元為模型的單元藉由以神經突觸為模型的單元彼此結合。藉由改變該結合的強度，可以學習各種輸入類型，由此可以高速執行類型識別、聯想記憶、資料採擷等。尤其是，有時可以實現利用音訊、聲音、音樂、影像或視頻等的類型識別的新穎的電子裝置。　　[0310] 在實施方式1所示的半導體裝置中，藉由以多個第一類比資料為權重資料並使多個第二類比資料對應於神經元輸出，可以並列進行對各神經元輸出的加權和運算，由此作為該輸出信號可以得到對應於加權和運算的結果的資料，亦即神經突觸輸入。　　[0311] á電子裝置ñ 　　這裡，說明利用上述神經網路的電子裝置或系統。　　[0312] 圖22A為平板電腦型資訊終端5200，其包括外殼5221、顯示部5222、操作按鈕5223及揚聲器5224。此外，可以對顯示部5222使用附加了位置輸入功能的顯示裝置。此外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。另外，可以將操作按鈕5223用作打開資訊終端的電源開關、操作資訊終端的應用程式的按鈕、音量調整按鈕或者開啟/關閉顯示部5222的開關等。此外，圖22A示出資訊終端包括四個操作按鈕5223的例子，但是資訊終端所具有的操作按鈕的個數及配置不侷限於此。雖然未圖示，但是圖22A所示的資訊終端也可以包括相機。此外，雖然未圖示，但是圖22A所示的資訊終端也可以包括用於快門燈或照明的發光裝置。此外，雖然未圖示，但是圖22A所示的資訊終端可以在外殼5221的內部設置感測器（該感測器具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線）。尤其是，藉由設置具有陀螺儀感測器或加速度感測器等檢測傾斜度的感測器的檢測裝置，可以判斷圖22A所示的資訊終端的方向（資訊終端相對於垂直方向朝向哪個方向）而將顯示部5222的畫面顯示根據資訊終端的方向自動切換。　　[0313] 資訊終端5200也可以具有作為顯示部5222使用具有撓性基材且自由地折疊顯示部5222的結構。圖22B示出這種結構。資訊終端5300是與資訊終端5200同樣的平板資訊終端，並包括外殼5321a、外殼5321b、顯示部5322、操作按鈕5323、揚聲器5324。　　[0314] 外殼5321a及外殼5321b由鉸鏈部5321c結合，並且可以由鉸鏈部5321c對折。此外，顯示部5322設置於外殼5321a、外殼5321b及鉸鏈部5321c中。　　[0315] 作為可用於顯示部5222的撓性基材，可以使用如下對可見光具有透光性的材料：聚對苯二甲酸乙二醇酯樹脂（PET）、聚萘二甲酸乙二醇酯樹脂（PEN）、聚醚碸樹脂（PES）、聚丙烯腈樹脂、丙烯酸樹脂、聚醯亞胺樹脂、聚甲基丙烯酸甲酯樹脂、聚碳酸酯樹脂、聚醯胺樹脂、聚環烯烴樹脂、聚苯乙烯樹脂、聚醯胺-醯亞胺樹脂、聚丙烯樹脂、聚酯樹脂、聚鹵化乙烯樹脂、芳綸樹脂、環氧樹脂等。另外，也可以使用這些材料的混合物或疊層。　　[0316] 此外，藉由在資訊終端5200、資訊終端5300中設置用來取得指紋、靜脈、虹膜或聲紋等生物資訊的裝置，可以實現具有生物識別功能的資訊終端。尤其是，藉由利用上述神經網路作為該生物識別功能，有時可以構成精確度高的識別系統。此外，對資訊終端的神經網路的應用不侷限於識別系統。例如，在資訊終端中，有時可以利用神經網路進行語音解釋。藉由對資訊終端附加語音解釋功能，平板型資訊終端可以具有利用語音辨識操作平板型資訊終端的功能或者識別聲音或會話來製作會話記錄的功能等。此外，例如，在顯示部包括觸控面板的資訊終端中，有時可以藉由神經網路識別使用手指或觸控筆等寫在該觸控面板上的文字。藉由使用上述方法，識別所寫的文字並將其轉換為預先設定的字體，由此可以在顯示部上顯示文字。藉由使用這些功能，例如可以使用平板型資訊終端代替用來學習外語等的教科書。或者，例如可以應用於會議等的會議記錄。　　[0317] 本發明的一個實施方式不侷限於圖22A、圖22B所示的平板型資訊終端，而也可以是圖23A所示的將減少了圖22A的資訊終端的尺寸且附加了通話功能的手機（智慧手機）。圖23A的手機包括外殼5501、顯示部5502、麥克風5503、揚聲器5504以及操作按鈕5505。與圖22A、圖22B所示的資訊終端同樣，藉由設置用來取得指紋、靜脈、虹膜或聲紋等生物資訊的裝置，有時可以實現具有利用神經網路的生物識別功能的資訊終端。此外，與圖22A、圖22B所示的資訊終端同樣，也可以具有利用神經網路的語音解釋功能。此外，與圖22A、圖22B所示的資訊終端同樣，也可以具有利用神經網路的文字識別功能。　　[0318] 圖23B示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。可以將本發明的一個實施方式的半導體裝置用於視頻攝影機的各種積體電路。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。　　[0319] 當記錄由攝影機拍攝的影像時，需要進行根據資料記錄方式的編碼。藉由在編碼時進行利用神經網路的類型識別，可以計算出前一次的拍攝影像與這一次的拍攝影像的差異資料，以進行資料壓縮。　　[0320] 圖23C示出掌紋識別裝置，包括外殼5431、顯示部5432、掌紋讀取部5433以及佈線5434。圖23C示出取得手5435的掌紋的情況。此外，本發明的一個實施方式不侷限於掌紋識別裝置，而也可以是取得指紋、靜脈、臉、虹膜、聲紋或基因等生物資訊以進行生物識別的裝置。　　[0321] 圖24是示出廣播系統中的資料傳輸的示意圖。圖24示出從廣播電臺6561發送的電波（廣播信號）傳送到各家庭的電視機（TV）6560的路徑。TV6560具備接收器及顯示裝置。作為人造衛星6562，例如可以舉出CS衛星和BS衛星等。作為天線6564，例如可以舉出BS/110°CS天線和CS天線等。作為天線6565，例如可以舉出特高頻（UHF：Ultra High Frequency）天線等。　　[0322] 電波6566A、6566B為衛星廣播信號。人造衛星6562在接收電波6566A後向地面發送電波6566B。各家庭藉由用天線6564接收電波6566B，就可以用TV6560收看衛星TV廣播。或者，其他的廣播電臺的天線接收電波6566B並用廣播電臺內的接收器將其加工為能藉由光纜傳輸的信號。廣播電臺利用光纜網發送廣播信號至各家庭的TV6560。電波6567A、6567B為地面廣播信號。電波塔6563放大所接收的電波6567A並發送電波6567B。各家庭藉由用天線6565接收電波6567B，就可以用TV6560收看地面TV廣播。　　[0323] 在從廣播電臺6561發送電波6566A或電波6567A之前，由廣播電臺6561所具備的電子裝置進行視頻資料的編碼處理。此時，藉由進行利用神經網路的類型識別，可以計算出前一次的拍攝影像與這一次的拍攝影像的差異資料，以進行資料壓縮。　　[0324] 本實施方式的視頻傳輸系統不侷限於TV廣播系統。此外，所發送的視頻資料可以為動態影像資料，也可以為靜態影像資料。　　[0325] 例如，也可以藉由高速IP網路發送攝影機的視頻資料。例如，在醫療現場視頻資料的傳輸系統可以用於遠端診斷和遠端診療。作為用於如影像診斷等醫療行為的影像，需要更清晰的影像，由此作為醫療用影像，需要高解析度（8K、4K、2K）的影像。圖25是示出利用視頻資料的傳輸系統的急救醫療系統的示意圖。　　[0326] 救護車6600與醫療機構6601之間或醫療機構6601與醫療機構6602之間的通訊藉由高速網路6605進行。救護車6600上裝載有攝影機6610、編碼器6611及通訊裝置6612。　　[0327] 攝影機6610拍攝運往醫療機構6601的患者。用攝影機6610取得的視頻資料6615可以用通訊裝置6612以非壓縮的形式發送。由此，可以在減少延遲的情況下將高解析度的視頻資料6615發送到醫療機構6601。在不能利用高速網路6605進行救護車6600與醫療機構6601之間的通訊的情況下，也可以用編碼器6611對視頻資料進行編碼並發送編過碼的視頻資料6616。此時，藉由進行利用神經網路的類型識別，可以與上述廣播系統同樣的計算出前一次的拍攝影像與這一次的拍攝影像的差異資料，以進行資料壓縮。　　[0328] 醫療機構6601用通訊裝置6620接收從救護車6600發來的視頻資料。在所接收的視頻資料為非壓縮資料的情況下，將該資料經過通訊裝置6620發送到顯示裝置6623並進行顯示。在視頻資料為壓縮資料的情況下，在用解碼器6621解壓之後，發送到伺服器6622及顯示裝置6623。醫生根據顯示裝置6623的影像向救護車6600的急救人員或者醫療機構6601內的醫務人員發出指示。圖25的傳輸系統能夠傳送高清晰度影像，因此醫療機構6601內的醫生能夠確認到急救運送途中的患者的詳細情況。因此，醫生可以在短時間內向急救人員或醫療機構內的醫務人員發出更準確的指示，從而可以提高患者的生存率。　　[0329] 醫療機構6601與醫療機構6602之間的視頻資料的通訊也與上述同樣。可以將用醫療機構6601的成像診斷裝置（CT、MRI等）取得的醫療影像發送到醫療機構6602。在此，雖然以救護車6600為例子進行了說明，但是運送患者的手段也可以是直升機等航空機器或船舶。　　[0330] 本實施方式所示的電子裝置或系統可以與其他電子裝置或系統適當地組合。　　[0331] 此外，本實施方式可以與本說明書所示的其他實施方式適當地組合。　　[0332] 實施方式4 　　在本實施方式中，參照圖26A至圖30D說明能夠用於在實施方式3中說明的電子裝置的顯示部的顯示裝置。　　[0333] 本實施方式的顯示裝置包括反射可見光的第一顯示元件及發射可見光的第二顯示元件。此外，顯示裝置具有由第一顯示元件所發射的光和第二顯示元件所發射的光中的一個或兩個顯示影像的功能。　　[0334] 作為第一顯示元件，可以使用反射外光來進行顯示的元件。因為這種元件不包括光源，所以可以使顯示時的功耗為極小。　　[0335] 作為第一顯示元件，可以典型地使用反射型液晶元件。另外，作為第一顯示元件，可以使用快門方式的MEMS（Micro Electro Mechanical System：微機電系統）元件、光干涉方式的MEMS元件、應用微囊方式、電泳方式、電潤濕方式等的元件等。　　[0336] 作為第二顯示元件，較佳為使用發光元件。由於這種顯示元件所發射的光的亮度及色度很少受到外光的影響，因此這種像素可以進行色彩再現性高（色域寬）且對比度高的鮮明的顯示。　　[0337] 作為第二顯示元件，例如可以使用OLED（Organic Light Emitting Diode：有機發光二極體）、LED（Light Emitting Diode：發光二極體）、無機EL、QLED（Quantum-dot Light Emitting Diode：量子點發光二極體）、半導體雷射（氮化物半導體發光二極體等）等自發光型發光元件。此外，第二顯示元件較佳為使用自發光型發光元件，但是不侷限於此，例如，也可以使用背光或側光等光源與液晶元件組合的透過型液晶元件。　　[0338] 在本說明書中，如此，將作為顯示元件包括發光元件及反射型元件的顯示器稱為ER-Hybrid顯示器（Emissive OLED and Reflective LC Hybrid（發光OLED和反射型LC混合型）顯示器或Emission/Reflection Hybrid（發射/反射混合型）顯示器）。此外，將作為顯示元件包括透射型液晶元件、反射型液晶元件的顯示器稱為TR-Hybrid顯示器（Transmissive LC and Reflective LC Hybrid（透射型LC和反射型LC混合型）顯示器或Transmission/ Reflection Hybrid（透射型/反射型混合型）顯示器）。此外，將作為顯示元件包括發光元件及反射型元件的顯示裝置稱為混合型顯示裝置，將包括混合型顯示裝置的顯示器稱為混合型顯示器。　　[0339] 本實施方式的顯示裝置包括使用第一顯示元件顯示影像的第一模式、使用第二顯示元件顯示影像的第二模式以及使用第一顯示元件和第二顯示元件顯示影像的第三模式，該顯示裝置能夠以自動或手動切換第一至第三模式而使用。以下，說明第一至第三模式的詳細內容。　　[0340] 在本說明書中，混合型顯示（第三模式的顯示）是指：在一個面板中，同時使用反射光和自發光，彼此補充色調或光強度，來顯示文字和/或影像的方法。或者，混合型顯示是指：在一個像素或一個子像素中，使用來自多個顯示元件的光，來顯示文字和/或影像的方法。但是，當局部性地觀察進行混合型顯示的混合型顯示器時，有時包括：使用多個顯示元件中的任一個進行顯示的像素或子像素；以及使用多個顯示元件中的兩個以上進行顯示的像素或子像素。　　[0341] 注意，在本說明書等中，混合型顯示滿足上述表現中的任一個或多個。　　[0342] 此外，混合型顯示器在一個像素或一個子像素中包括多個顯示元件。作為多個顯示元件，例如可以舉出使光反射的反射型元件和發射光的自發光元件。反射型元件和自發光元件可以分別獨立地被控制。混合型顯示器具有在顯示部中使用反射光和自發光中的任一個或兩個來顯示文字和/或影像的功能。　　[0343] [第一模式] 　　在第一模式中，利用第一顯示元件和外光顯示影像。因為第一模式不使用光源，所以功耗極低。例如，當外光充分入射到顯示裝置時（在明亮的環境等下），可以使用第一顯示元件所反射的光進行顯示。例如，第一模式在外光充分強且外光為白色光或近似的光的情況下是有效的。第一模式是適於顯示文字的模式。另外，因為在第一模式中使用反射外光的光，所以可以進行護眼顯示而有眼睛不容易疲累的效果。因為利用所反射的光進行顯示，因此也可以將第一模式稱為反射型顯示模式（Reflection mode）。　　[0344] [第二模式] 　　在第二模式中，利用第二顯示元件的發光顯示影像。由此，可以與照度及外光的色度無關地進行極鮮明（對比度高且色彩再現性高）的顯示。例如，第二模式在夜間及昏暗的室內等的照度極低的情況等下是有效的。另外，在周圍昏暗時，明亮的顯示有時讓使用者感到刺眼。為了防止發生這種問題，在第二模式中較佳為進行抑制亮度的顯示。由此，不僅可以抑制刺眼，而且還可以降低功耗。第二模式是適合顯示鮮明的影像（靜態影像及動態影像）等的模式。因為在第二模式中利用發光，亦即所發射的光進行顯示，所以也可以將第二模式稱為發射型顯示模式（Emission mode）。　　[0345] [第三模式] 　　在第三模式中，利用第一顯示元件所反射的光及第二顯示元件所發射的光的兩者進行顯示。此外，第一顯示元件及第二顯示元件分別獨立地驅動，且第一顯示元件及第二顯示元件在同一期間內驅動，可以進行第一顯示元件與第二顯示元件組合的顯示。注意，在本說明書等中，可以將組合第一顯示元件和第二顯示元件的顯示，亦即第三模式稱為混合顯示模式（HB顯示模式）。或者，也可以將第三模式稱為組合發射型顯示模式和反射型顯示模式的顯示模式（ER-Hybrid mode）。　　[0346] 藉由在第三模式中進行顯示，可以與第一模式相比進行更鮮明的顯示，且與第二模式相比抑制功耗。例如，在室內照明下或者早晨或傍晚等照度較低的情況、外光的色度不是白色的情況等下，第三模式是有效的。另外，藉由使用混合了反射光和發光的光，可以顯示仿佛看到繪畫一樣的影像。　　[0347] 本實施方式的顯示裝置也可以如上所述那樣在第一顯示元件上顯示字幕，且在第二顯示元件上顯示影像。如此，當影像及字幕都要顯示時，以上述第三模式使顯示裝置工作即可。　　[0348] 此外，在不顯示字幕時，可以以第二顯示元件顯示影像，所以可以以上述第二模式使顯示裝置工作。此外，在照度高時，也可以以第一顯示元件顯示影像，所以也可以以第一模式使顯示裝置工作而不以第二模式使顯示裝置工作。　　[0349] á第一模式至第三模式的具體例子ñ 　　在此，參照圖26A至圖26D、圖27A至圖27D說明使用上述第一模式至第三模式的情況的具體例子。　　[0350] 以下，對根據照度自動地切換第一模式至第三模式的情況進行說明。當根據照度自動地切換顯示模式時，例如，可以在顯示裝置中設置照度感測器等，根據來自該照度感測器的資訊切換顯示模式。　　[0351] 圖26A、圖26B及圖26C是用來說明本實施方式的顯示裝置可取的顯示模式的像素示意圖。　　[0352] 在圖26A、圖26B及圖26C中，示出第一顯示元件201、第二顯示元件202、開口部203、第一顯示元件201所反射的反射光204、以及藉由開口部203從第二顯示元件202射出的透過光205。圖26A是說明第一模式的圖，圖26B是說明第二模式的圖，圖26C是說明第三模式的圖。　　[0353] 注意，在圖26A、圖26B及圖26C中，作為第一顯示元件201使用反射型液晶元件，作為第二顯示元件202使用自發光型OLED。　　[0354] 在圖26A所示的第一模式中，可以驅動作為第一顯示元件201的反射型液晶元件調節反射光的強度來進行灰階顯示。例如，如圖26A所示，可以利用液晶層調節作為第一顯示元件201的反射型液晶元件的反射電極所反射的反射光204的強度，來進行灰階顯示。　　[0355] 在圖26B所示的第二模式中，可以調節作為第二顯示元件202的自發光型OLED的發光強度來進行灰階顯示。從第二顯示元件202射出的光透過開口部203而作為透過光205提取到外部。　　[0356] 圖26C所示的第三模式是組合上述第一模式和第二模式的顯示模式。例如，利用液晶層調節作為圖26C所示的第一顯示元件201的反射型液晶元件的反射電極所反射的反射光204的強度，來進行灰階顯示，加上，在與驅動第一顯示元件201的期間相同的期間中，調節作為第二顯示元件202的自發光型OLED所發射的透過光205的發光強度來進行灰階顯示。　　[0357] á第一模式至第三模式的狀態轉移ñ 　　接著，使用圖26D說明第一模式至第三模式的狀態轉移。圖26D是第一模式、第二模式及第三模式的狀態轉移圖。圖26D所示的狀態CND1相當於第一模式，狀態CND2相當於第二模式，狀態CND3相當於第三模式。　　[0358] 如圖26D所示，根據照度可取處於狀態CND1至狀態CND3中的任何狀態的顯示模式。例如，在如白天等照度高的情況下，可取狀態CND1。另外，在隨著時間的推移從白天到夜晚照度變低的情況下，從狀態CND1轉移到狀態CND2。另外，在即使在白天也照度低且利用反射光的灰階顯示不夠的情況下，從狀態CND2轉移到狀態CND3。當然，發生從狀態CND3到狀態CND1的轉移、從狀態CND1到狀態CND3的轉移、從狀態CND3到狀態CND2的轉移或從狀態CND2到狀態CND1的轉移。　　[0359] 如圖26D所示，在狀態CND1至狀態CND3中，在沒有照度變化或照度變化少的情況下，可以不轉移到其他狀態而保持原來的狀態。　　[0360] 如上所述，藉由採用根據照度切換顯示模式的結構，可以減少利用功耗較高的發光元件的光強度的灰階顯示的頻率。由此，可以降低顯示裝置的功耗。此外，顯示裝置可以根據電池電量、顯示內容或周圍環境的照度再切換工作模式。注意，在上述說明中，例示出根據照度自動地切換顯示模式的情況，但是不侷限於此，使用者也可以手動切換顯示模式。　　[0361] á工作模式ñ 　　接著，參照圖27A至圖27D說明可以利用第一顯示元件及第二顯示元件進行的工作模式。　　[0362] 下面例示出以通常的圖框頻率（典型的是60Hz以上且240Hz以下）進行工作的正常工作模式（Normal mode）及以低圖框頻率進行工作的空轉停止（IDS：idling stop）驅動模式而進行說明。　　[0363] 空轉停止（IDS）驅動模式是指在進行影像資料的寫入處理之後停止影像資料的重寫的驅動方法。藉由延長一次寫入影像資料與下一次寫入影像資料之間的間隔，可以省去該期間的影像資料的寫入所需要的功耗。空轉停止（IDS）驅動模式的圖框頻率例如可以為正常工作模式的1/100至1/10左右。　　[0364] 圖27A、圖27B和圖27C是說明通常驅動模式和空轉停止（IDS）驅動模式的電路圖及時序圖。在圖27A中，示出第一顯示元件201（在此，液晶元件）、與第一顯示元件201電連接的像素電路206。在圖27A所示的像素電路206中，示出信號線SL、閘極線GL、與信號線SL及閘極線GL連接的電晶體M1以及與電晶體M1連接的電容器Cs_LC 。　　[0365] 作為電晶體M1，較佳為使用在半導體層中包含金屬氧化物的電晶體。以下，作為電晶體的典型例子，使用包括金屬氧化物的分類之一的氧化物半導體的電晶體（OS電晶體）進行說明。因為OS電晶體在非導通狀態時的洩漏電流（關態電流）極小，所以藉由使OS電晶體處於非導通狀態能夠在液晶元件的像素電極中保持電荷。　　[0366] 圖27B是示出通常驅動模式時的分別供應給信號線SL及閘極線GL的信號的波形的時序圖。在通常驅動模式中，以通常的圖框頻率（例如60Hz）進行工作。當以期間T₁ 至T₃ 顯示一個圖框期間時，在各圖框期間中對閘極線GL供應掃描信號，進行從信號線SL寫入資料D₁ 的工作。無論在期間T₁ 至期間T₃ 中寫入相同資料D₁ 還是寫入不同資料，都進行上述工作。　　[0367] 另一方面，圖27C是示出空轉停止（IDS）驅動模式的供應給信號線SL及閘極線GL的信號的波形的時序圖。在空轉停止（IDS）驅動中，以低圖框頻率（例如1Hz）進行工作。以期間T₁ 顯示一個圖框期間，其中以期間T_W 顯示資料寫入期間，以期間T_RET 顯示資料保持期間。在空轉停止（IDS）驅動模式中，在期間T_W 對閘極線GL供應掃描信號，將信號線SL的資料D₁ 寫入像素，在期間T_RET 將閘極線GL固定為低位準電壓，使電晶體M1處於非導通狀態來將已寫入的資料D₁ 保持在像素中。　　[0368] 藉由組合空轉停止（IDS）驅動模式與上述第一模式或第三模式，可以進一步降低功耗，所以是有效的。　　[0369] 圖27D示出第二顯示元件202（這裡，有機EL元件）及電連接於第二顯示元件的像素電路207。此外，在圖27D所示的像素電路207中示出信號線DL、閘極線GL2、電流供應線AL、電連接於信號線DL及閘極線GL2的電晶體M2、電連接於電晶體M2及電流供應線AL的電容器Cs_EL 、電連接於電晶體M2、電容器Cs_EL 、電流供應線AL、第二顯示元件202的電晶體M3。　　[0370] 作為電晶體M2，與電晶體M1同樣地，較佳為使用OS電晶體。因為OS電晶體在非導通狀態時的洩漏電流（關態電流）極小，所以藉由使OS電晶體處於非導通狀態能夠保持充電在電容器Cs_EL 中的電荷。也就是說，可以使電晶體M3的閘極-汲極間電壓保持為恆定，由此可以使第二顯示元件202的發光強度為恆定。　　[0371] 因此，與第一顯示元件進行空轉停止（IDS）驅動的情況同樣地，第二顯示元件的空轉停止（IDS）驅動進行如下工作：在對閘極線GL2施加掃描信號，從信號線DL寫入資料之後，使閘極線GL2變為低位準電壓，使電晶體M2處於非導通狀態，由此保持已寫入的該資料。　　[0372] 此外，電晶體M3較佳為使用與電晶體M2相同的材料形成。藉由電晶體M3的材料結構與電晶體M2相同，可以縮短像素電路207的製程。　　[0373] 藉由組合空轉停止（IDS）驅動模式與上述第一模式至第三模式，可以進一步降低功耗，所以是有效的。　　[0374] 如上所述，本實施方式的顯示裝置可以切換第一模式至第三模式而進行顯示。因此，可以實現無論周圍的明亮度如何都具有高可見度及高方便性的顯示裝置或全天候型顯示裝置。　　[0375] 本實施方式的顯示裝置較佳為包括多個包含第一顯示元件的第一像素以及多個包含第二顯示元件的第二像素。第一像素和第二像素較佳為配置為矩陣狀。　　[0376] 第一像素及第二像素可以具有包括一個以上的子像素的結構。例如，像素可以採用包括一個子像素的結構（白色（W）等）、包括三個子像素的結構（紅色（R）、綠色（G）、藍色（B）的三種顏色等）或者包括四個子像素的結構（紅色（R）、綠色（G）、藍色（B）、白色（W）的四種顏色、或者紅色（R）、綠色（G）、藍色（B）、黃色（Y）的四種顏色等）。注意，第一像素和第二像素所具有的色彩單元不侷限於上述結構，也可以根據需要組合青色（C）及洋紅色（M）等。　　[0377] 本實施方式的顯示裝置可以採用第一像素和第二像素能夠進行全彩色顯示的結構。或者，本實施方式的顯示裝置可以利用第一像素進行黑白顯示或灰階級顯示並利用第二像素進行全彩色顯示。使用第一像素的黑白顯示或灰階顯示適合用於文件資訊等不需要顯示彩色顯示的資訊的顯示。　　[0378] á顯示裝置的立體示意圖ñ 　　接著，使用圖28說明本實施方式的顯示裝置。圖28是顯示裝置210的立體示意圖。　　[0379] 顯示裝置210具有貼合基板2570與基板2770的結構。在圖28中，以虛線示出基板2770。　　[0380] 顯示裝置210包括顯示部214、電路216及佈線218等。圖28示出在顯示裝置210中安裝有IC220、FPC222的例子。因此，也可以將圖28所示的結構稱為包括顯示裝置210、IC220及FPC222的顯示模組。　　[0381] 作為電路216，例如可以使用掃描線驅動電路。　　[0382] 佈線218具有對顯示部214及電路216供應信號及電力的功能。該信號及電力從外部經由FPC222或者從IC220輸入到佈線218。　　[0383] 在圖28中，示出利用COG（Chip On Glass：晶粒玻璃接合）方式或COF（Chip on Film：薄膜覆晶封裝）方式等將IC220設置在基板2570上的例子。作為IC220，例如可以使用包括掃描線驅動電路或信號線驅動電路等的IC。注意，顯示裝置210不一定需要設置有IC220。另外，也可以將IC220利用COF方式等安裝於FPC。　　[0384] 圖28示出顯示部214的一部分的放大圖。在顯示部214中以矩陣狀配置包括多個顯示元件的電極2751。電極2751具有反射可見光的功能，並被用作液晶元件的第一顯示元件2750（後面說明）的反射電極。　　[0385] 此外，如圖28所示，電極2751作為開口部包括區域2751H。再者，顯示部214在比電極2751更靠近基板2570一側作為發光元件包括第二顯示元件2550。來自第二顯示元件2550的光經過電極2751的區域2751H射出到基板2770一側。第二顯示元件2550的發光區域的面積也可以與區域2751H的面積相等。第二顯示元件2550的發光區域的面積與區域2751H的面積中的一個較佳為比另一個大，這是因為可以增大錯位的餘地的緣故。　　[0386] á輸入輸出面板的剖面圖ñ 　　接著，參照圖29及圖30A至圖30D說明在圖28所示的顯示裝置210中設置觸控感測器單元的輸入輸出面板的結構。　　[0387] 圖29是輸入輸出面板2700TP3所包括的像素的剖面圖。　　[0388] 圖30A至圖30D是說明本發明的一個實施方式的輸入輸出面板的結構的圖。圖30A是說明圖29所示的輸入輸出面板的功能膜的結構的剖面圖，圖30B是說明輸入單元的結構的剖面圖，圖30C是說明第二單元的結構的剖面圖，圖30D是說明第一單元的結構的剖面圖。　　[0389] 本結構例子所說明的輸入輸出面板2700TP3包括像素2702（i,j）（參照圖29）。此外，輸入輸出面板2700TP3包括第一單元2010、第二單元2020、輸入單元2030和功能膜2770P（參照圖30A至圖30D）。第一單元2010包括功能層2520，第二單元2020包括功能層2720。　　[0390] áá像素2702（i,j）ññ 　　像素2702（i,j）包括功能層2520的一部分、第一顯示元件2750（i,j）和第二顯示元件2550（i,j）（參照圖29）。　　[0391] 功能層2520包括第一導電膜、第二導電膜、絕緣膜2501C及像素電路。此外，像素電路例如包括電晶體M。功能層2520包括光學元件2560、覆蓋膜2565及透鏡2580。功能層2520包括絕緣膜2528及絕緣膜2521。可以將層疊有絕緣膜2521A及絕緣膜2521B的材料用於絕緣膜2521。　　[0392] 例如，可以將折射率為1.55附近的材料用於絕緣膜2521A或絕緣膜2521B。或者，可以將折射率為1.6附近的材料用於絕緣膜2521A或絕緣膜2521B。或者，可以將丙烯酸樹脂或聚醯亞胺用於絕緣膜2521A或絕緣膜2521B。　　[0393] 絕緣膜2501C包括夾在第一導電膜與第二導電膜之間的區域，絕緣膜2501C包括開口部2591A。　　[0394] 第一導電膜與第一顯示元件2750（i,j）電連接。明確而言，第一導電膜與第一顯示元件2750（i,j）的電極2751（i,j）電連接。此外，可以將電極2751（i,j）用作第一導電膜。　　[0395] 第二導電膜包括與第一導電膜重疊的區域。第二導電膜在開口部2591A中與第一導電膜電連接。例如，可以將導電膜2512B用作第二導電膜。第二導電膜與像素電路電連接。例如，可以將用作用於像素電路的開關SW1的電晶體的源極電極或汲極電極的導電膜用作第二導電膜。這裡，可以將在設置於絕緣膜2501C中的開口部2591A中與第二導電膜電連接的第一導電膜稱為貫穿電極。　　[0396] 第二顯示元件2550（i,j）與像素電路電連接。第二顯示元件2550（i,j）具有向功能層2520發射光的功能。此外，第二顯示元件2550（i,j）例如具有向透鏡2580或光學元件2560發射光的功能。　　[0397] 第二顯示元件2550（i,j）以在能夠看到使用第一顯示元件2750（i,j）的顯示的範圍的一部分中能夠看到使用該第二顯示元件2550（i,j）的顯示的方式設置。例如，作為第一顯示元件2750（i,j）的電極2751（i,j）的形狀，採用包括不遮斷第二顯示元件2550（i,j）所發射的光的區域2751H的形狀。此外，在圖式中以虛線的箭頭示出外光入射到第一顯示元件2750（i,j）而被反射的方向，該第一顯示元件2750（i,j）控制反射外光的強度來顯示影像資料。此外，在圖式中以實線的箭頭示出第二顯示元件2550（i,j）向能夠看到使用第一顯示元件2750（i,j）的顯示的範圍的一部分發射光的方向。　　[0398] 由此，在能夠看到使用第一顯示元件的顯示的區域的一部分中，能夠看到使用第二顯示元件的顯示。或者，使用者能夠在不需要改變輸入輸出面板的姿勢等的情況下看到顯示。或者，可以將第一顯示元件所反射的光呈現的物體色乘以第二顯示元件所發射的光呈現的光源色。或者，可以使用物體色及光源色實現繪畫似的顯示。其結果是，可以提供一種方便性或可靠性優異的新穎的輸入輸出面板。　　[0399] 例如，第一顯示元件2750（i,j）包括電極2751（i,j）、電極2752和包含液晶材料的層2753。此外，包括配向膜AF1和配向膜AF2。明確而言，可以將反射型液晶元件用作第一顯示元件2750（i,j）。　　[0400] 例如，可以將折射率為2.0附近的透明導電膜用於電極2752或電極2751（i,j）。明確而言，可以將包含銦、錫和矽的氧化物用於電極2752或電極2751（i,j）。或者，可以將折射率為1.6附近的材料用於配向膜。此外，藉由將液晶層的介電常數的各向異性設定為2以上且3.8以下，並且將液晶層的電阻率設定為1.0´10¹⁴ （W×cm）以上且1.0´10¹⁵ （W×cm）以下，可以進行IDS驅動，可以降低輸入輸出面板的功耗，所以是較佳的。　　[0401] 例如，第二顯示元件2550（i,j）包括電極2551（i,j）、電極2552、包含發光材料的層2553（j）。電極2552包括與電極2551（i,j）重疊的區域。包含發光材料的層2553（j）包括夾在電極2551（i,j）與電極2552之間的區域。電極2551（i,j）在連接部2522中與像素電路電連接。明確而言，可以將有機EL元件用作第二顯示元件2550（i,j）。　　[0402] 例如，可以將折射率為2.0附近的透明導電膜用於電極2551（i,j）。明確而言，可以將包含銦、錫和矽的氧化物用於電極2551（i,j）。或者，可以將折射率為1.8附近的材料用於包含發光材料的層2553（j）。　　[0403] 光學元件2560具有透光性，光學元件2560包括第一區域、第二區域及第三區域。　　[0404] 第一區域包括從第二顯示元件2550（i,j）被供應可見光的區域，第二區域包括與覆蓋膜2565接觸的區域，第三區域具有發射可見光的一部分的功能。此外，第三區域具有第一區域的被供應可見光的區域的面積以下的面積。　　[0405] 覆蓋膜2565具有對可見光的反射性，並具有反射可見光的一部分而將其供應到第三區域的功能。　　[0406] 例如，可以將金屬用於覆蓋膜2565。明確而言，可以將包含銀的材料用於覆蓋膜2565。例如，可以將包含銀及鈀等的材料或包含銀及銅等的材料用於覆蓋膜2565。　　[0407] áá透鏡2580ññ 　　可以將透過可見光的材料用於透鏡2580。或者，可以將折射率為1.3以上且2.5以下的材料用於透鏡2580。例如，可以將無機材料或有機材料用於透鏡2580。　　[0408] 例如，可以將包含氧化物或硫化物的材料用於透鏡2580。　　[0409] 明確而言，可以將氧化鈰、氧化鉿、氧化鑭、氧化鎂、氧化鈮、氧化鉭、氧化鈦、氧化釔、氧化鋅、包含銦和錫的氧化物、或者包含銦和鎵和鋅的氧化物等用於透鏡2580。或者，可以將硫化鋅等用於透鏡2580。　　[0410] 例如，可以將包含樹脂的材料用於透鏡2580。明確而言，可以將引入氯、溴或碘的樹脂、引入重金屬原子的樹脂、引入芳雜環的樹脂、引入硫的樹脂等用於透鏡2580。或者，可以層疊樹脂、具有其折射率高於該樹脂的樹脂將其用於透鏡2580。此外，作為折射率高的樹脂，也可以使用包含奈米粒子的樹脂。可以將氧化鈦或氧化鋯等用於該奈米粒子。　　[0411] áá功能層2720ññ 　　功能層2720包括夾在基板2770與絕緣膜2501C之間的區域。功能層2720包括絕緣膜2771、彩色膜CF1。　　[0412] 彩色膜CF1包括夾在基板2770與第一顯示元件2750（i,j）之間的區域。　　[0413] 絕緣膜2771包括夾在彩色膜CF1與包含液晶材料的層2753之間的區域。由此，可以使因彩色膜CF1的厚度產生的凹凸為平坦。或者，可以抑制從彩色膜CF1等擴散到包含液晶材料的層2753的雜質。　　[0414] 例如，可以將折射率為1.55附近的丙烯酸樹脂用於絕緣膜2771。　　[0415] áá基板2570、基板2770ññ 　　此外，本實施方式所說明的輸入輸出面板包括基板2570和基板2770。　　[0416] 基板2770包括與基板2570重疊的區域。基板2770包括在與基板2570之間夾著功能層2520的區域。　　[0417] 基板2770包括與第一顯示元件2750（i,j）重疊的區域。例如，可以將雙折射得到抑制的材料用於該區域。　　[0418] 例如，可以將折射率為1.5附近的樹脂材料用於基板2770。　　[0419] áá接合層2505ññ 　　此外，本實施方式所說明的輸入輸出面板包括接合層2505。　　[0420] 接合層2505包括夾在功能層2520與基板2570之間的區域，並具有將功能層2520和基板2570貼在一起的功能。　　[0421] áá結構體KB1、結構體KB2ññ 　　此外，本實施方式所說明的輸入輸出面板包括結構體KB1和結構體KB2。　　[0422] 結構體KB1具有在功能層2520與基板2770之間提供指定的空隙的功能。結構體KB1包括與區域2751H重疊的區域，結構體KB1具有透光性。由此，可以將第二顯示元件2550（i,j）所發射的光供應到一個面，並將其從另一個面發射。　　[0423] 此外，結構體KB1包括與光學元件2560重疊的區域，例如，將以與用於光學元件2560的材料的折射率的差異為0.2以下的方式選擇的材料用於結構體KB1。由此，可以高效地利用第二顯示元件2550（i,j）所發射的光。或者，可以擴大第二顯示元件2550（i,j）的面積。或者，可以降低流過有機EL元件的電流的密度。　　[0424] 結構體KB2具有將偏振層2770PB的厚度控制為規定的厚度的功能。結構體KB2包括與第二顯示元件2550（i,j）重疊的區域，並具有透光性。　　[0425] 或者，可以將使規定的顏色的光透過的材料用於結構體KB1或結構體KB2。由此，例如可以將結構體KB1或結構體KB2用作濾色片。例如，可以將使藍色、綠色或紅色的光透過的材料用於結構體KB1或結構體KB2。此外，可以將使黃色的光或白色的光等透過的材料用於結構體KB1或結構體KB2。　　[0426] 明確而言，可以將聚酯、聚烯烴、聚醯胺、聚醯亞胺、聚碳酸酯、聚矽氧烷或丙烯酸樹脂等或者從上述樹脂選擇的多個樹脂的複合材料等用於結構體KB1或結構體KB2。此外，也可以使用具有感光性的材料形成結構體KB1或結構體KB2。　　[0427] 例如，可以將折射率為1.5附近的丙烯酸樹脂用於結構體KB1。此外，可以將折射率為1.55附近的丙烯酸樹脂用於結構體KB2。　　[0428] áá輸入單元2030ññ 　　輸入單元2030包括檢測元件。檢測元件具有檢測接近與像素2702（i,j）重疊的區域的物體的功能。由此，可以將接近顯示部的手指等用作指示器而輸入位置資料。　　[0429] 例如，可以將靜電電容型接近感測器、電磁感應型接近感測器、光學式接近感測器、電阻膜式接近感測器或表面聲波式接近感測器等用於輸入單元2030。明確而言，可以使用表面型靜電電容式、投影型靜電電容式或紅外線檢測型接近感測器。　　[0430] 例如，可以將包括靜電電容式接近感測器的折射率為1.6附近的觸控感測器用於輸入單元2030。　　[0431] áá功能膜2770D、功能膜2770P等ññ 　　此外，本實施方式所說明的輸入輸出面板2700TP3包括功能膜2770D和功能膜2770P。　　[0432] 功能膜2770D包括與第一顯示元件2750（i,j）重疊的區域。功能膜2770D包括在與功能層2520之間夾住第一顯示元件2750（i,j）的區域。　　[0433] 例如，可以將光擴散薄膜用作功能膜2770D。明確而言，可以將具有包括沿著與基板表面交叉的方向的軸的柱狀結構的材料用於功能膜2770D。由此，可以容易朝沿著軸的方向使光透過，並且可以容易朝其他方向使光散射。或者，例如可以擴散第一顯示元件2750（i,j）所反射的光。　　[0434] 功能膜2770P包括偏振層2770PB、相位差薄膜2770PA或結構體KB2。偏振層2770PB包括開口部，相位差薄膜2770PA包括與偏振層2770PB重疊的區域。此外，結構體KB2設置在開口部中。　　[0435] 例如，可以將二色性色素、液晶材料及樹脂用於偏振層2770PB。偏振層2770PB具有偏振性。由此，可以將功能膜2770P用作偏光板。　　[0436] 偏振層2770PB包括與第一顯示元件2750（i,j）重疊的區域，結構體KB2包括與第二顯示元件2550（i,j）重疊的區域。由此，可以將液晶元件用作第一顯示元件。例如，可以將反射型液晶元件用作第一顯示元件。或者，可以高效地取出第二顯示元件所發射的光。或者，可以降低流過有機EL元件的電流的密度。或者，可以提高有機EL元件的可靠性。　　[0437] 例如，可以將防反射膜、偏振膜、相位差薄膜用作功能膜2770P。明確而言，可以將包含二色性色素的膜及相位差薄膜用作功能膜2770P。　　[0438] 另外，可以將抑制塵埃的附著的抗靜電膜、不容易被弄髒的具有拒水性的膜、抑制使用時的損傷的硬塗膜等用作功能膜2770P。　　[0439] 例如，可以將折射率為1.6附近的材料用於擴散薄膜。此外，可以將折射率為1.6附近的材料用於相位差薄膜2770PA。　　[0440] 注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。　　[0441] 實施方式5 　　在本實施方式中，參照圖31A至圖36C說明在本說明書等中使用的電晶體。　　[0442] 本發明的一個實施方式的電晶體較佳為具有實施方式6所說明的CAC-OS。　　[0443] á電晶體結構1ñ 　　下面，對根據本發明的一個實施方式的電晶體的一個例子進行說明。圖31A示出電晶體1200A的頂面。注意，為了明確起見，在圖31A中省略一部分的膜。另外，圖31B是沿圖31A中的點劃線X1-X2的剖面圖，圖31C是沿點劃線Y1-Y2的剖面圖。另外，有時將點劃線X1-X2方向稱為通道長度方向，將點劃線Y1-Y2方向稱為通道寬度方向。　　[0444] 電晶體1200A包括:被用作背閘極電極的導電體1205（導電體1205a及導電體1205b）及被用作閘極電極的導電體1260；被用作閘極絕緣層的絕緣體1220、絕緣體1222、絕緣體1224及絕緣體1250；具有其中形成通道的區域的氧化物1230（氧化物1230a、氧化物1230b及氧化物1230c）；被用作源極和汲極中的一個的導電體1240a；被用作源極和汲極中的另一個的導電體1240b；包含過量氧的絕緣體1280；以及對氧或氫具有阻擋性的絕緣體1214、絕緣體1216及絕緣體1282。　　[0445] 氧化物1230包括氧化物1230a、氧化物1230a上的氧化物1230b、氧化物1230b上的氧化物1230c、以及導電體1240a、導電體1240b、氧化物1230a、氧化物1230b及絕緣體1224上的氧化物1230d。當使電晶體1200A導通時，電流主要流過氧化物1230b（形成通道）。另一方面，在氧化物1230a及氧化物1230c中，有時在與氧化物1230b的介面附近（有時成為混合區域）電流流過，但是其他區域有時被用作絕緣體。　　[0446] 另外，導電體1240a、導電體1240b及氧化物1230c隔著氧化物1230d接觸於具有過量氧區域的絕緣體1280。由此，藉由在絕緣體1280與包括形成有通道的區域的氧化物1230b之間設置氧化物1230d，可以抑制氫、水及鹵素等雜質從絕緣體1280擴散到氧化物1230b。　　[0447] 此外，如圖31A至圖31C所示，較佳為以覆蓋氧化物1230a及氧化物1230b的側面的方式設置氧化物1230c。藉由在絕緣體1280與包括形成有通道的區域的氧化物1230b之間設置氧化物1230c，可以抑制氫、水及鹵素等雜質從絕緣體1280擴散到氧化物1230b。　　[0448] 電晶體1200A在形成於絕緣體1280的開口部中形成氧化物1230c、絕緣體1250、導電體1260。另外，導電體1240a和導電體1240b中的端部與形成在絕緣體1280中的開口的端部一致。再者，導電體1240a及導電體1240b的端部與氧化物1230的端部的一部分一致。因此，可以在形成氧化物1230或絕緣體1280的開口部的同時形成導電體1240a及導電體1240b。由此，可以減少遮罩及製程的數量。此外，可以提高良率及生產性。　　[0449] 被用作背閘極電極的導電體1205可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜（氮化鉭膜、氮化鈦膜、氮化鉬膜、氮化鎢膜）等。尤其是，氮化鉭膜等金屬氮化物膜具有對氫或氧的阻擋性，並且不容易氧化（耐氧化性高），所以是較佳的。或者，作為導電體1205，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。　　[0450] 例如，作為導電體1205a可以使用作為具有對氫的阻擋性的導電體的氮化鉭等，作為導電體1205b可以層疊導電性高的鎢。藉由使用該組合，可以在保持作為佈線的導電性的同時抑制氫擴散到氧化物1230。在圖31A至圖31C中，示出導電體1205a和導電體1205b的兩層結構，但是也可以不侷限於此，既可以是單層又可以是三層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成具有阻擋性的導電體以及與導電性高的導電體之間的緊密性高的導電體。　　[0451] 作為絕緣體1214較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。尤其是，氧化鋁的不使膜透過氧及導致電晶體的電特性變動的氫、水分等雜質的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質混入氧化物1230中。另外，氧化鋁可以抑制氧從構成電晶體1200A的氧化物1230釋放。因此，氧化鋁適用於氧化物1230的保護膜。　　[0452] 絕緣體1216、絕緣體1220及絕緣體1224較佳為氧化矽膜或氧氮化矽膜等包含氧的絕緣體。尤其是，作為絕緣體1224較佳為使用包含過量氧（含有超過化學計量組成的氧）的絕緣體。藉由以與構成電晶體1200A的氧化物1230接觸的方式設置上述包含過量氧的絕緣體，可以填補氧化物1230中的氧空位。絕緣體1222及絕緣體1224不一定需要使用同一材料。　　[0453] 作為絕緣體1222，例如較佳為使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛（PZT）、鈦酸鍶（SrTiO₃ ）或（Ba，Sr）TiO₃ （BST）等的絕緣體的單層或疊層。尤其是，作為絕緣體1222，較佳為使用氧化鋁膜及氧化鉿膜等具有對氧或氫的阻擋性的絕緣膜。當使用這種材料形成絕緣體1222時，絕緣體1222被用作防止從氧化物1230釋放氧或從外部混入氫等雜質的層。　　[0454] 或者，例如也可以對這些絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對這些絕緣體進行氮化處理。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。　　[0455] 絕緣體1220、絕緣體1222及絕緣體1224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。　　[0456] 當在絕緣體1220和絕緣體1224之間包括包含high-k材料的絕緣體1222時，在特定條件下，絕緣體1222俘獲電子，可以增大臨界電壓。就是說，絕緣體1222有時帶負電。　　[0457] 例如，當將氧化矽用於絕緣體1220及絕緣體1224，將氧化鉿、氧化鋁、氧化鉭等電子俘獲能階多的材料用於絕緣體1222時，在比半導體裝置的使用溫度或保存溫度高的溫度（例如，125℃以上且450℃以下，典型的是150℃以上且300℃以下）下保持導電體1205的電位高於源極電極或汲極電極的電位的狀態10毫秒以上，典型是1分鐘以上，由此電子從構成電晶體1200A的氧化物1230向導電體1205移動。此時，移動的電子的一部分被絕緣體1222的電子俘獲能階俘獲。　　[0458] 在絕緣體1222的電子俘獲能階俘獲所需要的電子的電晶體的臨界電壓向正一側漂移。藉由控制導電體1205的電壓可以控制電子的俘獲量，由此可以控制臨界電壓。藉由採用該結構，電晶體1200A成為在閘極電壓為0V的情況下也處於非導通狀態（也稱為關閉狀態）的常關閉型電晶體。　　[0459] 另外，俘獲電子的處理在電晶體的製造過程中進行即可。例如，在形成與電晶體的源極導電體或汲極導電體連接的導電體之後、前製程（晶圓處理）結束之後、晶圓切割（wafer dicing）製程之後或者封裝之後等發貨之前的任一個步驟進行俘獲電子的處理即可。　　[0460] 此外，藉由適當地調整絕緣體1220、絕緣體1222及絕緣體1224的厚度，能夠控制臨界電壓。例如，藉由減少絕緣體1220、絕緣體1222及絕緣體1224的厚度總和，高效率地施加有來自導電體1205的電壓，由此可以提供一種功耗低的電晶體。絕緣體1220、絕緣體1222及絕緣體1224的厚度總和較佳為65nm以下，更佳為20nm以下。　　[0461] 因此，本發明的一個實施方式可以提供一種關閉狀態時的洩漏電流小的電晶體。本發明的一個實施方式可以提供一種具有穩定的電特性的電晶體。另外，本發明的一個實施方式可以提供一種通態電流大的電晶體。另外，本發明的一個實施方式可以提供一種次臨界擺幅值小的電晶體。另外，本發明的一個實施方式可以提供一種可靠性高的電晶體。　　[0462] 氧化物1230a、氧化物1230b及氧化物1230c使用In-M-Zn氧化物（M為Al、Ga、Y或Sn）等金屬氧化物形成。作為氧化物1230，也可以使用In-Ga氧化物、In-Zn氧化物。　　[0463] 下面說明根據本發明的氧化物1230。　　[0464] 用作氧化物1230的氧化物較佳為至少包含銦或鋅。特別較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。　　[0465] 在此考慮氧化物包含銦、元素M及鋅的情況。注意，元素M為鋁、鎵、釔或錫等。作為其他的可用於元素M的元素，除了上述元素以外，還有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時可以組合多個上述元素。　　[0466] 首先，參照圖34A至圖34C說明根據本發明的氧化物所包含的銦、元素M及鋅的較佳的原子個數比範圍。注意，在圖34A至圖34C中，沒有記載氧的原子個數比。將氧化物所包含的銦、元素M及鋅的原子個數比的各項分別稱為[In]、[M]及[Zn]。　　[0467] 在圖34A至圖34C中，虛線表示[In]:[M]:[Zn]= (1+a):(1-a):1的原子個數比(-1≤a≤1)的線、[In]:[M]:[Zn]= (1+a):(1-a):2的原子個數比的線、[In]:[M]:[Zn]=(1+a):(1-a):3的原子個數比的線、[In]:[M]:[Zn]=(1+a):(1-a):4的原子個數比的線及[In]:[M]:[Zn]=(1+a):(1-a):5的原子個數比的線。　　[0468] 點劃線表示[In]:[M]:[Zn]=1:1:b的原子個數比的（b≥0）的線、[In]:[M]:[Zn]=1:2:b的原子個數比的線、[In]:[M]:[Zn]=1:3:b的原子個數比的線、[In]:[M]:[Zn]= 1:4:b的原子個數比的線、[In]:[M]:[Zn]=2:1:b的原子個數比的線及[In]:[M]:[Zn]=5:1:b的原子個數比的線。　　[0469] 圖34A至圖34C所示的具有[In]:[M]:[Zn]=0:2:1的原子個數比或其近似值的氧化物容易具有尖晶石型結晶結構。　　[0470] 圖34A和圖34B示出本發明的一個實施方式的氧化物所包含的銦、元素M及鋅的較佳的原子個數比範圍的例子。　　[0471] 作為一個例子，圖35示出[In]:[M]:[Zn]=1:1:1的InMZnO₄ 的結晶結構。圖35是在從平行於b軸的方向上觀察時的InMZnO₄ 的結晶結構。圖35所示的包含M、Zn、氧的層（以下、（M，Zn）層）中的金屬元素表示元素M或鋅。此時，元素M和鋅的比例相同。元素M和鋅可以相互置換，其排列不規則。　　[0472] InMZnO₄ 具有層狀結晶結構（也稱為層狀結構），如圖35所示，包含銦及氧的層（下面稱為In層）:包含元素M、鋅及氧的（M，Zn）層=1:2。　　[0473] 銦和元素M可以相互置換。因此，可以用銦取代（M，Zn）層中的元素M，將該層表示為（In，M，Zn）層。在此情況下，具有In層：（In，M，Zn）層=1:2的層狀結構。　　[0474] 具有[In]:[M]:[Zn]=1:1:2的原子個數比的氧化物具有In層：（M，Zn）層=1:3的層狀結構。就是說，當[Zn]相對於[In]及[M]增大時，在氧化物晶化的情況下，相對於In層的（M，Zn）層的比例增加。　　[0475] 注意，在氧化物中，在In層：（M，Zn）層=1：非整數時，有時具有多種In層：（M，Zn）層=1：整數的層狀結構。例如，在[In]:[M]:[Zn]=1:1:1.5的情況下，有時具有In層：（M，Zn）層=1:2的層狀結構和In層：（M，Zn）層=1:3的層狀結構混在一起的結構。　　[0476] 例如，當使用濺射裝置形成氧化物時，形成其原子個數比與靶材的原子個數比錯開的膜。尤其是，根據成膜時的基板溫度，有時膜的[Zn]小於靶材的[Zn]。　　[0477] 有時在氧化物中，多個相共存（例如，二相共存、三相共存等）。例如，在是[In]:[M]:[Zn]=0:2:1的原子個數比的附近值的原子個數比的情況下，尖晶石型結晶結構和層狀結晶結構的二相容易共存。在是[In]:[M]:[Zn]=1:0:0的原子個數比的附近值的原子個數比的情況下，方鐵錳礦型結晶結構和層狀結晶結構的二相容易共存。當在氧化物中多個相共存時，在不同的結晶結構之間有時形成晶界。　　[0478] 藉由增高銦含量，可以提高氧化物的載子移動率（電子移動率）。這是因為：在包含銦、元素M及鋅的氧化物中，重金屬的s軌域主要有助於載子傳導，藉由增高銦含量，s軌域重疊的區域變大，由此銦含量高的氧化物的載子移動率比銦含量低的氧化物高。　　[0479] 另一方面，氧化物的銦含量及鋅含量變低時，載子移動率變低。因此，在是[In]:[M]:[Zn]=0:1:0的原子個數比及其附近值的原子個數比（例如，圖34C中的區域C）的情況下，絕緣性變高。　　[0480] 因此，本發明的一個實施方式的氧化物較佳為具有圖34A的以區域A表示的原子個數比，此時該氧化物容易具有載子移動率高且晶界少的層狀結構。　　[0481] 圖34B中的區域B示出[In]:[M]:[Zn]=4:2:3至4.1的原子個數比及其附近值。附近值例如包含[In]:[M]:[Zn]=5:3:4的原子個數比。具有以區域B表示的原子個數比的氧化物尤其是具有高的結晶性及優異的載子移動率的氧化物。　　[0482] 注意，氧化物形成層狀結構的條件不是根據原子個數比唯一決定的。根據原子個數比，形成層狀結構的難以有差異。另一方面，即使在原子個數比相同的情況下，也根據形成條件，有時具有層狀結構，有時不具有層狀結構。因此，圖示的區域是表示氧化物具有層狀結構時的原子個數比的區域，區域A至區域C的境界不嚴格。　　[0483] 接著，說明將上述氧化物用於電晶體的情況。　　[0484] 藉由將氧化物用於電晶體，可以減少晶界中的載子散亂等，因此可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。　　[0485] 此外，作為電晶體較佳為使用載子密度低的氧化物。例如，將氧化物的載子密度設定為低於8´10¹¹ cm^-3 ，較佳為低於1´10¹¹ cm^-3 ，更佳為低於1´10¹⁰ cm^-3 且1´10^-9 cm^-3 以上。　　[0486] 另外，因為在高純度本質或實質上高純度本質的氧化物中，載子發生源少，所以可以降低載子密度。此外，高純度本質或實質上高純度本質的氧化物的缺陷態密度低，所以有時其陷阱態密度也降低。　　[0487] 此外，被氧化物的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物中形成有通道區域的電晶體的電特性不穩定。　　[0488] 因此，為了使電晶體的電特性穩定，降低氧化物中的雜質濃度是有效的。為了降低氧化物中的雜質濃度，較佳為還降低靠近的膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。　　[0489] 在此，說明氧化物中的各雜質的影響。　　[0490] 在氧化物包含第14族元素之一的矽或碳時，在氧化物中形成缺陷態。因此，將氧化物中的矽或碳的濃度、與氧化物的介面附近的矽或碳的濃度（藉由二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）測得的濃度）設定為2´10¹⁸ atoms/cm³ 以下，較佳為2´10¹⁷ atoms/cm³ 以下。　　[0491] 另外，當氧化物包含鹼金屬或鹼土金屬時，有時形成缺陷態而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物的電晶體容易具有常開啟特性。由此，較佳為降低氧化物中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的氧化物中的鹼金屬或鹼土金屬的濃度為1´10¹⁸ atoms/cm³ 以下，較佳為2´10¹⁶ atoms/cm³ 以下。　　[0492] 當氧化物包含氮時，產生作為載子的電子，並載子密度增加，而氧化物容易被n型化。其結果是，將含有氮的氧化物用於半導體的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物中的氮，例如，利用SIMS測得的氧化物中的氮濃度較佳為小於5´10¹⁹ atoms/cm³ 、更佳為5´10¹⁸ atoms/cm³ 以下，進一步較佳為1´10¹⁸ atoms/cm³ 以下，還較佳為5´10¹⁷ atoms/cm³ 以下。　　[0493] 包含在氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物中的氫。明確而言，在氧化物中，利用SIMS測得的氫濃度低於1´10²⁰ atoms/cm³ ，較佳為低於1´10¹⁹ atoms/cm³ ，更佳為低於5´10¹⁸ atoms/cm³ ，進一步較佳為低於1´10¹⁸ atoms/cm³ 。　　[0494] 藉由將雜質充分得到降低的氧化物用於電晶體的通道區域，可以賦予穩定的電特性。　　[0495] 接著，對該氧化物具有兩層結構或三層結構的情況進行說明。參照圖36A至圖36C對如下能帶圖進行說明：氧化物S1、氧化物S2和氧化物S3的疊層結構及與該疊層結構接觸的絕緣體的能帶圖；氧化物S2和氧化物S3的疊層結構及與該疊層結構接觸的絕緣體的能帶圖；以及氧化物S1和氧化物S2的疊層結構及與該疊層結構接觸的絕緣體的能帶圖。　　[0496] 圖36A是包括絕緣體I1、氧化物S1、氧化物S2、氧化物S3和絕緣體I2的疊層結構的厚度方向上的能帶圖的一個例子。另外，圖36B是包括絕緣體I1、氧化物S2、氧化物S3和絕緣體I2的疊層結構的厚度方向上的能帶圖的一個例子。另外，圖36C是包括絕緣體I1、氧化物S1、氧化物S2和絕緣體I2的疊層結構的厚度方向上的能帶圖的一個例子。注意，為了便於理解，能帶圖示出絕緣體I1、氧化物S1、氧化物S2、氧化物S3及絕緣體I2的導帶底的能階（Ec）。　　[0497] 較佳的是，氧化物S1、氧化物S3的導帶底的能階比氧化物S2更靠近真空能階。典型的是，氧化物S2的導帶底的能階低於氧化物S1、氧化物S3的導帶底的能階即可。明確而言，氧化物S2的導帶底的能階與氧化物S1的導帶底的能階之差較佳為0.15eV以上且2eV以下，更佳為0.5eV以上且1eV以下。再加上，氧化物S2的導帶底的能階與氧化物S3的導帶底的能階之差較佳為0.15eV以上且2eV以下，更佳為0.5eV以上且1eV以下。就是說，較佳的是，氧化物S2的電子親和力大於氧化物S1及氧化物S3的電子親和力即可，明確而言，氧化物S1的電子親和力與氧化物S2的電子親和力之差較佳為0.15eV以上且2eV以下，更佳為0.5eV以上且1eV以下，並且氧化物S3的電子親和力與氧化物S2的電子親和力之差較佳為0.15eV以上且2eV以下，更佳為0.5eV以上且1eV以下。　　[0498] 如圖36A至圖36C所示，在氧化物S1、氧化物S2、氧化物S3中，導帶底的能階平滑地變化。換言之，也可以將上述情況表達為導帶底的能階連續地變化或者連續地接合。為了實現這種能帶圖，較佳為降低形成在氧化物S1與氧化物S2的介面或者氧化物S2與氧化物S3的介面的混合層的缺陷態密度。　　[0499] 明確而言，藉由使氧化物S1和氧化物S2、氧化物S2和氧化物S3包含氧之外的共同元素（主要成分），可以形成缺陷態密度低的混合層。例如，在氧化物S2為In-Ga-Zn氧化物的情況下，作為氧化物S1、氧化物S3較佳為使用In-Ga-Zn氧化物、Ga-Zn氧化物、氧化鎵等。　　[0500] 此時，載子的主要路徑成為氧化物S2。因為可以降低氧化物S1與氧化物S2的介面以及氧化物S2與氧化物S3的介面的缺陷態密度，所以介面散射給載子傳導帶來的影響小，從而可以得到大通態電流。　　[0501] 在電子被陷阱態俘獲時，被俘獲的電子像固定電荷那樣動作，導致電晶體的臨界電壓向正方向漂移。藉由設置氧化物S1、氧化物S3，可以使陷阱態遠離氧化物S2。藉由採用該結構，可以防止電晶體的臨界電壓向正方向漂移。　　[0502] 氧化物S1、氧化物S3使用與氧化物S2相比導電率充分低的材料。此時，氧化物S2、氧化物S2與氧化物S1的介面以及氧化物S2與氧化物S3的介面主要用作通道區域。例如，作為氧化物S1、氧化物S3，使用具有在圖34C中以絕緣性高的區域C表示的原子個數比的氧化物即可。注意，圖34C所示的區域C表示[In]:[M]:[Zn]=0:1:0或其近旁值的原子個數比。　　[0503] 尤其是，當作為氧化物S2採用以區域A表示的原子個數比的氧化物時，較佳為作為氧化物S1及氧化物S3使用[M]/[In]為1以上（較佳為2以上）的氧化物。另外，作為氧化物S3，較佳為使用能夠得到充分高的絕緣性的[M]/（[Zn]+[In]）為1以上的氧化物。　　[0504] 作為絕緣體1250，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛（PZT）、鈦酸鍶（SrTiO₃ ）或（Ba，Sr）TiO₃ （BST）等的絕緣體的單層或疊層。或者，例如也可以對這些絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對這些絕緣體進行氮化處理。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。　　[0505] 另外，與絕緣體1224同樣，作為絕緣體1250較佳為使用其氧含量超過滿足化學計量組成的氧化物絕緣體。藉由以與氧化物1230接觸的方式設置上述包含過量氧的絕緣體，可以減少氧化物1230中的氧空位。　　[0506] 絕緣體1250可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等具有對氧或氫的阻擋性的絕緣膜。當使用這種材料形成絕緣體1250時，絕緣體1250被用作防止從氧化物1230釋放氧或從外部混入氫等雜質的層。　　[0507] 絕緣體1250也可以具有與絕緣體1220、絕緣體1222及絕緣體1224同樣的疊層結構。當絕緣體1250具有在電子俘獲態俘獲所需要的電子的絕緣體時，電晶體1200A的臨界電壓可以向正一側漂移。藉由採用該結構，電晶體1200A成為在閘極電壓為0V的情況下也處於非導通狀態（也稱為關閉狀態）的常關閉型電晶體。　　[0508] 另外，在圖31A至圖31C所示的半導體裝置中，可以在氧化物1230和導電體1260之間除了絕緣體1250以外還可以設置障壁膜。或者，作為氧化物1230c，也可以使用具有阻擋性的材料。　　[0509] 例如，藉由以與氧化物1230接觸的方式設置包含過量氧的絕緣膜，且由障壁膜包圍這些膜，可以使氧化物為與化學計量組成大致一致的狀態或者超過化學計量組成的氧的過飽和狀態。此外，可以防止對氧化物1230侵入氫等雜質。　　[0510] 導電體1240a和導電體1240b中的一個被用作源極電極，而導電體1240a和導電體1240b中的另一個被用作汲極電極。　　[0511] 導電體1240a、導電體1240b可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或者以這些元素為主要成分的合金。尤其是，氮化鉭膜等金屬氮化物膜對氫或氧具有阻擋性，且耐氧化性較高，所以是較佳的。　　[0512] 此外，雖然圖式中示出單層結構，但是也可以採用兩層以上的疊層結構。例如，較佳為層疊氮化鉭膜及鎢膜。另外，較佳為層疊鈦膜及鋁膜。另外，也可以採用在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構。　　[0513] 另外，也可以使用:在鈦膜或氮化鈦膜上層疊鋁膜或銅膜並在其上形成鈦膜或氮化鈦膜的三層結構、在鉬膜或氮化鉬膜上層疊鋁膜或銅膜而並在其上形成鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。　　[0514] 被用作閘極電極的導電體1260例如可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬、以上述金屬為成分的合金或組合上述金屬的合金等而形成。尤其是，氮化鉭膜等金屬氮化物膜對氫或氧具有阻擋性，且耐氧化性較高，所以是較佳的。另外，也可以使用選自錳、鋯中的一個或多個的金屬。此外，也可以使用以摻雜有磷等雜質元素的多晶矽為代表的半導體、鎳矽化物等矽化物。此外，在圖式中示出單層結構，但是也可以採用兩層以上的疊層結構。　　[0515] 例如，較佳為採用在鋁膜上層疊鈦膜的兩層結構。另外，也可以採用在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構。　　[0516] 還有在鈦膜上層疊鋁膜，在其上層疊鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種的合金膜或氮化膜。　　[0517] 此外，作為導電體1260，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等具有透光性的導電材料。另外，也可以採用上述具有透光性的導電材料和上述金屬的疊層結構。　　[0518] 接著，在電晶體1200A的上方設置絕緣體1280及絕緣體1282。　　[0519] 作為絕緣體1280較佳為使用含有超過化學計量組成的氧的氧化物。就是說，在絕緣體1280中，較佳為形成有比滿足化學計量組成的氧多的氧存在的區域（以下，也稱為過量氧區域）。尤其是，在將氧化物半導體用於電晶體1200A時，作為電晶體1200A附近的層間膜等形成具有過量氧區域的絕緣體，降低電晶體1200A所包含的氧化物1230的氧空位，而可以提高電晶體1200A的可靠性。　　[0520] 作為具有過量氧區域的絕緣體，明確而言，較佳為使用由於加熱而一部分的氧脫離的氧化物材料。作為由於加熱而氧脫離的氧化物是指:在TDS分析中，換成為氧原子的氧的脫離量為1.0´10¹⁸ atoms/cm³ 以上，較佳為3.0´10²⁰ atoms/cm³ 以上的氧化物膜。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。　　[0521] 例如，作為這種材料，較佳為使用包含氧化矽或氧氮化矽的材料。另外，也可以使用金屬氧化物。注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。　　[0522] 覆蓋電晶體1200A的絕緣體1280也可以被用作覆蓋其下方的凹凸形狀的平坦化膜。　　[0523] 作為絕緣體1282，例如較佳為使用氧化鋁及氧化鉿等具有對氧或氫的阻擋性的絕緣膜。當使用這種材料形成絕緣體1282時，絕緣體1282被用作防止從氧化物1230釋放氧或從外部混入氫等雜質的層。　　[0524] 藉由具有上述結構，可以提供一種包含氧化物半導體的通態電流大的電晶體。另外，可以提供一種包含氧化物半導體的關態電流小的電晶體。另外，藉由將具有上述結構的電晶體用於半導體裝置，可以在抑制半導體裝置的電特性變動的同時提高可靠性。另外，可以提供一種功耗得到降低的半導體裝置。　　[0525] 再者，由於電晶體1200A具有導電體1240a及導電體1240b幾乎不與導電體1260重疊的結構，所以可以減小導電體1260的寄生電容。也就是說，可以提供一種工作頻率高的電晶體。　　[0526] á電晶體結構2ñ 　　圖32A至圖32C示出與圖31A至圖31C所示的電晶體不同的結構的一個例子。圖32A示出電晶體1200B的頂面。注意，為了明確起見，在圖32A中省略一部分的膜。另外，圖32B是沿圖32A中的點劃線X1-X2的剖面圖，圖32C是沿點劃線Y1-Y2的剖面圖。另外，有時將點劃線X1-X2方向稱為通道長度方向，將點劃線Y1-Y2方向稱為通道寬度方向。　　[0527] 注意，在圖32A至圖32C所示的電晶體1200B中，對具有與圖31A至圖31C所示的電晶體1200A的結構相同的功能的結構附加相同元件符號。　　[0528] 在絕緣體1282上形成有絕緣體1285及絕緣體1286。　　[0529] 在形成於絕緣體1280、絕緣體1282以及絕緣體1285的開口中形成有氧化物1230c、絕緣體1250及導電體1260。另外，導電體1240a和導電體1240b中的端部與形成在絕緣體1280中的開口的端部一致。再者，導電體1240a及導電體1240b的端部與氧化物1230的端部的一部分一致。因此，可以在形成氧化物1230或絕緣體1280的開口部的同時形成導電體1240a及導電體1240b。由此，可以減少遮罩及製程的數量。此外，可以提高良率及生產性。　　[0530] 另外，導電體1240a、導電體1240b、氧化物1230c以及氧化物1230b隔著氧化物1230d接觸於具有過量氧區域的絕緣體1280。由此，藉由在絕緣體1280與包括形成有通道的區域的氧化物1230b之間設置氧化物1230d，可以抑制氫、水及鹵素等雜質從絕緣體1280擴散到氧化物1230b。　　[0531] 另外，在圖32A至圖32C所示的電晶體1200B中不形成高電阻的偏置（offset）區域，因此可以增大電晶體的通態電流。　　[0532] á電晶體結構3ñ 　　圖33A至圖33C示出與圖31A至圖32C所示的電晶體不同的結構的一個例子。圖33A示出電晶體1200C的頂面。注意，為了明確起見，在圖33A中省略一部分的膜。另外，圖33B是沿圖33A中的點劃線X1-X2的剖面圖，圖33C是沿點劃線Y1-Y2的剖面圖。另外，有時將點劃線X1-X2方向稱為通道長度方向，將點劃線Y1-Y2方向稱為通道寬度方向。　　[0533] 注意，在圖33A至圖33C所示的電晶體1200C中，對具有與圖31A至圖31C所示的電晶體1200A的結構相同的功能的結構附加相同元件符號。　　[0534] 圖33A至圖33C所示的電晶體1200C不包括氧化物1230d。例如，在作為導電體1240a及導電體1240b使用耐氧化性高的導電體的情況下，不一定需要設置氧化物1230d。由此，可以減少遮罩及製程的數量。此外，可以提高良率及生產性。　　[0535] 另外，絕緣體1224也可以僅設置在與氧化物1230a及氧化物1230b重疊的區域中。此時，可以以絕緣體1222為蝕刻停止層對氧化物1230a、氧化物1230b及絕緣體1224進行加工。因此，可以提高良率或生產率。　　[0536] 再者，由於圖33A至圖33C所示的電晶體1200C具有導電體1240a及導電體1240b幾乎不與導電體1260重疊的結構，所以可以減小導電體1260的寄生電容。也就是說，可以提供一種工作頻率高的電晶體。　　[0537] 注意，本實施方式可以與本說明書所示的其他實施方式適當地組合｡　　[0538] 實施方式6 　　在本實施方式中，對可用於在本說明書中公開的電晶體的金屬氧化物進行說明。以下，特別是對金屬氧化物和CAC（cloud-aligned composite）的詳細內容進行說明。　　[0539] CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的通道形成區域的情況下，導電性的功能是使被用作載子的電子（或電洞）流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能（開啟/關閉的功能）。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。　　[0540] 此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時導電性區域被觀察為其邊緣模糊且以雲狀連接。　　[0541] 在CAC-OS或CAC-metal oxide中，有時導電性區域及絕緣性區域以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。　　[0542] 此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分與具有寬隙的成分互補作用，與具有窄隙的成分聯動地在具有寬隙的成分中載子流過。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即大通態電流及高場效移動率。　　[0543] 就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料（matrix composite）或金屬基質複合材料（metal matrix composite）。因此，也可以將CAC-OS稱為cloud-aligned composite-OS。　　[0544] CAC-OS例如是指包含在金屬氧化物中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且2nm以下或近似的尺寸。注意，在下面也將在金屬氧化物中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域混合的狀態稱為馬賽克（mosaic）狀或補丁（patch）狀，該區域的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且2nm以下或近似的尺寸。　　[0545] 金屬氧化物較佳為至少包含銦。尤其是，較佳為包含銦及鋅。除此之外，也可以還包含選自鋁、鎵、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種。　　[0546] 例如，In-Ga-Zn氧化物中的CAC-OS（在CAC-OS中，尤其可以將In-Ga-Zn氧化物稱為CAC-IGZO）是指材料分成銦氧化物（以下，稱為InO_X1 （X1為大於0的實數））或銦鋅氧化物（以下，稱為In_X2 Zn_Y2 O_Z2 （X2、Y2及Z2為大於0的實數））以及鎵氧化物（以下，稱為GaO_X3 （X3為大於0的實數））或鎵鋅氧化物（以下，稱為Ga_X4 Zn_Y4 O_Z4 （X4、Y4及Z4為大於0的實數））等而成為馬賽克狀，且馬賽克狀的InO_X1 或In_X2 Zn_Y2 O_Z2 均勻地分佈在膜中的構成（以下，也稱為雲狀）。　　[0547] 換言之，CAC-OS是具有以GaO_X3 為主要成分的區域和以In_X2 Zn_Y2 O_Z2 或InO_X1 為主要成分的區域混在一起的構成的複合金屬氧化物。在本說明書中，例如，當第一區域的In與元素M的原子個數比大於第二區域的In與元素M的原子個數比時，第一區域的In濃度高於第二區域。　　[0548] 注意，IGZO是通稱，有時是指包含In、Ga、Zn及O的化合物。作為典型例子，可以舉出以InGaO₃ (ZnO)_m1 （m1為自然數）或In₍₁ ₊ _x0) Ga_(1-x0) O₃ (ZnO)_m0 （-1≤x0≤1，m0為任意數）表示的結晶性化合物。　　[0549] 上述結晶性化合物具有單晶結構、多晶結構或CAAC（c-axis aligned crystal）結構。CAAC結構是多個IGZO的奈米晶具有c軸配向性且在a-b面上以不配向的方式連接的結晶結構。　　[0550] 另一方面，CAC-OS與金屬氧化物的材料構成有關。CAC-OS是指如下構成：在包含In、Ga、Zn及O的材料構成中，一部分中觀察到以Ga為主要成分的奈米粒子狀區域以及一部分中觀察到以In為主要成分的奈米粒子狀區域分別以馬賽克狀無規律地分散。因此，在CAC-OS中，結晶結構是次要因素。　　[0551] CAC-OS不包含組成不同的二種以上的膜的疊層結構。例如，不包含由以In為主要成分的膜與以Ga為主要成分的膜的兩層構成的結構。　　[0552] 注意，有時觀察不到以GaO_X3 為主要成分的區域與以In_X2 Zn_Y2 O_Z2 或InO_X1 為主要成分的區域之間的明確的邊界。　　[0553] 在CAC-OS中包含選自鋁、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種以代替鎵的情況下，CAC-OS是指如下構成：一部分中觀察到以該元素為主要成分的奈米粒子狀區域以及一部分中觀察到以In為主要成分的奈米粒子狀區域以馬賽克狀無規律地分散。　　[0554] CAC-OS例如可以藉由在對基板不進行加熱的條件下利用濺射法來形成。在利用濺射法形成CAC-OS的情況下，作為沉積氣體，可以使用選自惰性氣體（典型的是氬）、氧氣體和氮氣體中的一種或多種。另外，成膜時的沉積氣體的總流量中的氧氣體的流量比越低越好，例如，將氧氣體的流量比設定為0%以上且低於30%，較佳為0%以上且10%以下。　　[0555] CAC-OS具有如下特徵：藉由根據X射線繞射（XRD：X-ray diffraction）測定法之一的out-of-plane法利用q/2q掃描進行測定時，觀察不到明確的峰值。也就是說，根據X射線繞射，可知在測定區域中沒有a-b面方向及c軸方向上的配向。　　[0556] 另外，在藉由照射束徑為1nm的電子束（也稱為奈米束）而取得的CAC-OS的電子繞射圖案中，觀察到環狀的亮度高的區域以及在該環狀區域內的多個亮點。由此，根據電子繞射圖案，可知CAC-OS的結晶結構具有在平面方向及剖面方向上沒有配向的nc（nano-crystal）結構。　　[0557] 另外，例如在In-Ga-Zn氧化物的CAC-OS中，根據藉由能量色散型X射線分析法（EDX：Energy Dispersive X-ray spectroscopy）取得的EDX面分析影像，可確認到：具有以GaO_X3 為主要成分的區域及以In_X2 Zn_Y2 O_Z2 或InO_X1 為主要成分的區域不均勻地分佈而混合的構成。　　[0558] CAC-OS的結構與金屬元素均勻地分佈的IGZO化合物不同，具有與IGZO化合物不同的性質。換言之，CAC-OS具有以GaO_X3 等為主要成分的區域及以In_X2 Zn_Y2 O_Z2 或InO_X1 為主要成分的區域互相分離且以各元素為主要成分的區域為馬賽克狀的構成。　　[0559] 在此，以In_X2 Zn_Y2 O_Z2 或InO_X1 為主要成分的區域的導電性高於以GaO_X3 等為主要成分的區域。換言之，當載子流過以In_X2 Zn_Y2 O_Z2 或InO_X1 為主要成分的區域時，呈現氧化物半導體的導電性。因此，當以In_X2 Zn_Y2 O_Z2 或InO_X1 為主要成分的區域在氧化物半導體中以雲狀分佈時，可以實現高場效移動率（m）。　　[0560] 另一方面，以GaO_X3 等為主要成分的區域的絕緣性高於以In_X2 Zn_Y2 O_Z2 或InO_X1 為主要成分的區域。換言之，當以GaO_X3 等為主要成分的區域在氧化物半導體中分佈時，可以抑制洩漏電流而實現良好的切換工作。　　[0561] 因此，當將CAC-OS用於半導體元件時，藉由起因於GaO_X3 等的絕緣性及起因於In_X2 Zn_Y2 O_Z2 或InO_X1 的導電性的互補作用可以實現高通態電流（I_on ）及高場效移動率（m）。　　[0562] 另外，使用CAC-OS的半導體元件具有高可靠性。因此，CAC-OS適合於顯示器等各種半導體裝置。　　[0563] 本實施方式可以與本說明書所示的其他實施方式適當地組合。　　[0564] 實施方式7 　　在本實施方式中，說明能夠在電子裝置中具備的觸控感測器單元的一個例子。　　[0565] 圖37A示出在其他實施方式中說明的能夠在顯示裝置中具備的觸控感測器單元的電路結構例子。觸控感測器單元300包括感測器陣列302、TS（觸控感測器）驅動器IC311、感測器電路312。此外，在圖37A中將TS驅動器IC311、感測器電路312總稱為週邊電路315。　　[0566] 這裡，示出觸控感測器單元300是互電容式觸控感測器單元的例子。感測器陣列302包括m個（這裡，m為1以上的整數）佈線DRL、n個（這裡，n為1以上的整數）佈線SNL。佈線DRL是驅動線，佈線SNL是感測線。在此將第a佈線DRL稱為佈線DRLáañ，將第b佈線SNL稱為佈線SNLábñ。電容器CT_a _b 是形成在佈線DRLáañ和佈線SNLábñ之間的電容器。　　[0567] m個佈線DRL與TS驅動器IC311電連接。TS驅動器IC311具有驅動佈線DRL的功能。n個佈線SNL與感測器電路312電連接。感測器電路312具有檢測佈線SNL的信號的功能。在由TS驅動器IC311驅動佈線DRLáañ時的佈線SNLábñ的信號含有電容器CT_a _b 的電容值的變化量的資訊。藉由解析n個佈線SNL的信號，可以得到觸摸的有無、觸摸位置等資訊。　　[0568] 圖37B示出上述觸控感測器單元300的示意實例的俯視圖。在圖37B中，觸控感測器單元300在基材301上包括感測器陣列302、TS驅動器IC311、感測器電路312。此外，與圖37A同樣地，在圖37B中，將TS驅動器IC311、感測器電路312總稱為週邊電路315。　　[0569] 感測器陣列302形成於基材301上，TS驅動器IC311、感測器電路312作為IC晶片等的組件使用各向異性導電黏合劑或各向異性導電薄膜等藉由COG方式安裝於基材301上。此外，觸控感測器單元300作為外部的信號的輸入輸出單元電連接於FPC313、FPC314。　　[0570] 加上，在基材301上形成有用來電連接各電路的佈線331至佈線334。在觸控感測器單元300中，TS驅動器IC311藉由佈線331電連接於感測器陣列302，TS驅動器IC311藉由佈線333電連接於FPC313。感測器電路312藉由佈線332電連接於感測器陣列302，TS驅動器IC311藉由佈線334電連接於FPC314。　　[0571] 佈線333與FPC313的連接部320具有各向異性導電性黏合劑等。由此，可以在FPC313與佈線333之間進行電導通。同樣地，佈線334與FPC314的連接部321也具有各向異性導電性黏合劑等，由此可以使FPC314與佈線334之間電導通。　　[0572] 此外，本實施方式可以與本說明書所示的其他實施方式適當地組合。實施例1 　　[0573] 在本實施例中，說明在上述實施方式中說明的電流源電路所生成的電流量。此外，在該說明中，使用藉由計算軟體進行計算的結果。　　[0574] 在本實施例中使用的計算軟體是SILVACO公司的Gateway（version 3.4.1.R）的電路類比器。使用該類比器計算對於源極-汲極電壓V_ds 的源極-汲極電流I_ds 的特性。　　[0575] 下面，說明進行該計算時的電路結構。圖38A及圖38B示出用於該計算的電流源電路的結構。圖38A所示的電流源電路CI1包括電晶體Tr_sim1 、電晶體Tr_sim2 、電容器C_sim1 。圖38B所示的電流源電路CI2是對電流源電路CI1增加電容器C_sim2 的結構。　　[0576] 電晶體Tr_sim1 的尺寸為如下：通道長度為10mm，通道寬度為10mm。電晶體Tr_sim2 的尺寸為如下：通道長度為10mm，通道寬度為10mm。加上，電容器C_sim1 的電容值為118fF，電容器C_sim2 的電容值為177pF。　　[0577] 在電流源電路CI1中，電晶體Tr_sim1 的第一端子電連接於電容器C_sim1 的第一端子，電晶體Tr_sim1 的閘極電連接於電晶體Tr_sim2 的第一端子。此外，將電晶體Tr_sim1 的閘極與電晶體Tr_sim2 的第一端子的連接部稱為節點NFG。　　[0578] 電晶體Tr_sim1 的第二端子電連接於佈線VDDL。佈線VDDL是施加作為電源電位的電位VDD的佈線。電容器C_sim1 的第二端子電連接於佈線GNDL。電容器C_sim1 是考慮電晶體Tr_sim1 的背閘極的影響的寄生電容，佈線GNDL是施加接地電位GND的佈線。　　[0579] 電晶體Tr_sim2 的第二端子被輸入電位CSG，電晶體Tr_sim2 的閘極被輸入電位GW。藉由使電位GW升壓來使電晶體Tr_sim2 處於導通狀態，根據電位CSG決定節點NFG的電位。在決定節點NFG的電位之後，使電位GW降壓來使電晶體Tr_sim2 處於非導通狀態。電晶體Tr_sim1 的第一端子被輸入電位WX。　　[0580] 在電流源電路CI2中，電容器C_sim2 的第一端子電連接於電晶體Tr_sim1 的閘極，電容器C_sim2 的第二端子電連接於電晶體Tr_sim1 的第一端子。此外，如上所述，電流源電路CI2所包括的其他元件的連接結構參照電流源電路CI1的連接結構的說明。　　[0581] 尤其是，電容器C_sim2 具有保持節點NFG與電晶體Tr_sim1 的第一端子之間的電壓的功能。由此，根據電位CSG及電位GW決定節點NFG的電位，可以保持節點NFG的電位。明確而言，使電位GW升壓來使電晶體Tr_sim2 處於導通狀態，根據電位CSG設定節點NFG的電位，然後使電位GW降壓來使電晶體Tr_sim2 處於非導通狀態即可。　　[0582] 在上述電流源電路CI1及電流源電路CI2中，藉由改變電位WX，可以改變電晶體Tr_sim1 的源極-汲極電壓V_ds 。這裡，藉由將節點NFG設定為恆定電位，改變電晶體Tr_sim1 的源極-汲極電壓，可以算出電晶體Tr_sim1 的源極-汲極電流。也就是說，可以得到對於電晶體Tr_sim1 的源極-汲極電壓V_ds 的源極-汲極電流I_ds 的特性。在本實施例中，將節點NFG的電位設定為VG1至VG8，對各情況求出電晶體Tr_sim1 的電位WX及電流I_ds 的特性。　　[0583] 此外，VG1、VG2、VG3、VG4、VG5、VG6、VG7、VG8分別為0V、8V、10V、12V、14V、16V、18V、20V。　　[0584] 圖39A及圖39B示出藉由計算求出的電晶體Tr_sim1 的電位WX及電流I_ds 的特性。圖39A示出電流源電路CI1的電晶體Tr_sim1 中的對於源極-汲極電壓V_ds 的源極-汲極電流I_ds 的特性，圖39B示出電流源電路CI2的電晶體Tr_sim1 中的對於源極-汲極電壓V_ds 的源極-汲極電流I_ds 的特性。　　[0585] 從圖39A及圖39B分別可確認到電位WX越降低（源極-汲極電壓V_ds 越上升）源極-汲極電流I_ds 越上升。但是，從圖39A可知，由於即使電位WX為低電位（源極-汲極電壓V_ds 大），特性的曲線傾斜度的絕對值也大，所以電流源電路CI1的電路結構中的電晶體Tr_sim1 不能得到飽和特性。從圖39B可知，由於在電位WX為低電位（源極-汲極電壓V_ds 為大）時特性的曲線傾斜度的絕對值小，所以電流源電路CI2的電路結構中的電晶體Tr_sim1 可以得到飽和特性。　　[0586] 在上述實施方式中，恆流電路所包括的電晶體Tr_sim1 在飽和區域工作是較佳的。換言之，恆流電路較佳為採用如下結構：即使電位WX變化，輸出的電流值的變化也儘可能小。　　[0587] 因此，本發明的一個實施方式的半導體裝置所包括的恆流電路較佳為圖38B的電流源電路CI2的結構而不是圖38A的電流源電路CI1的結構。藉由對恆流電路應用電流源電路CI2，恆流電路可以不依賴於電位WX的值而輸出恆流。　　[0588] 本實施例可以與本說明書所示的其他實施方式適當地組合。實施例2 　　[0589] 在本實施例中，對使用作為OS包含銦、鎵、鋅的氧化物形成於通道形成區域中的FET的積和運算電路進行說明。　　[0590] 圖40示出該電晶體的剖面TEM影像。電晶體500包括基板501、絕緣體511至絕緣體514、導電體521、導電體522a、導電體522b、導電體523、金屬氧化物541。此外，電晶體500包括第一閘極、第二閘極。　　[0591] 導電體521被用作電晶體500的第一閘極，並位於基板501上。絕緣體511被用作電晶體500的閘極絕緣膜，並位於基板501及導電體521上。金屬氧化物541被用作電晶體500的半導體層。此外，金屬氧化物541以金屬氧化物541的一部分的區域與導電體521重疊的方式位於絕緣體511上。尤其是，將與導電體521重疊的金屬氧化物541的一部分的區域稱為區域550a，將不與導電體521重疊的金屬氧化物541的區域稱為區域550b、區域550c。　　[0592] 絕緣體512被用作電晶體500的閘極絕緣膜，並以與導電體523重疊的方式位於金屬氧化物541上。導電體523被用作電晶體500的第二閘極。此外，導電體523以包括與導電體521重疊的區域的方式位於絕緣體512上。絕緣體513位於導電體523、金屬氧化物541的區域550b及區域550c上。絕緣體514位於絕緣體513上。　　[0593] 導電體522a被用作電晶體500的源極和汲極中的一個，並位於絕緣體514、絕緣體513、絕緣體512、金屬氧化物541上。導電體522b被用作電晶體500的源極和汲極中的另一個，並位於絕緣體514、絕緣體513、絕緣體512、金屬氧化物541上。此外，導電體522a與導電體522b彼此不電連接。　　[0594] 區域550b及區域550c是藉由絕緣體513的成膜被低電阻化的區域，且其導電性比區域550a高。區域550b及區域550c被添加包含在絕緣體513的成膜氛圍中的氫或氮等雜質元素，由此，氧空位主要產生在接觸於絕緣體513的金屬氧化物541的區域中。再者該雜質元素進入氧空位，載子密度增加，由此區域550b及區域550c被低電阻化。　　[0595] 此外，如圖40所示，由於在電晶體500中被用作源極和汲極中的一個的導電體522a及被用作源極和汲極中的另一個的導電體522b不重疊於被用作第二閘極的導電體523，所以電晶體500的寄生電容較小。因此，被期待電晶體500與通道蝕刻結構等的電晶體相比具有良好的乘法特性及運算速度。　　[0596] 圖41A是示出電晶體500的汲極-源極間電流IDS（及汲極-源極間電流IDS的平方根）及閘極-源極間電壓VGS的特性的圖表。圖41A的圖表示出汲極-源極間電壓為4V、6V、8V、10V、12V、14V、16V、18V、20V的情況。尤其是，在條件Sa1中汲極-源極間電壓為4V，在條件Sa9中汲極-源極間電壓為20V｡從圖41A所示的圖表可以估計出在電晶體500中通態電流及關態電流的比為7位以上，S值為120mV/decade。　　[0597] 圖41B是示出電晶體500的汲極-源極間電流IDS以及汲極-源極電壓VDS的特性的圖表。圖41B的圖表示出閘極-源極間電壓為4V（條件Sb1）、6V（條件Sb2）、8V（條件Sb3）、10V（條件Sb4）、12V（條件Sb5）、14V（條件Sb6）、16V（條件Sb7）、18V（條件Sb8）、20V（條件Sb9）的情況。　　[0598] 圖42A是示出電晶體500的頻率特性的圖表。橫軸表示載波的頻率，縱軸表示對電晶體500的閘極輸入的信號與流過電晶體500的源極-汲極間的信號之比（在圖42A的圖表中表示為｜H21｜）。此外，實線SLDL表示傾斜度20dB/decade的直線，圓點標記MSR表示實測值。　　[0599] 圖42B是示出電晶體500中的關態電流的溫度依賴性的圖表。橫軸表示1000/T[1/K]，縱軸表示關態電流，繪製測定結果。從圖42B可以估計室溫下的電晶體500的關態電流為1.0´10^-22 A。　　[0600] 圖42C示出電晶體500的1/f雜訊特性。　　[0601] 圖43A示出包括電晶體500的積和運算電路的結構。積和運算電路600包括相當於類比記憶體的記憶單元601、電流源電路IS1、電流源電路IS2、電路ISoff。　　[0602] 佈線WTL[1]電連接於第一列的記憶單元601，佈線WTL[2]電連接於第二列的記憶單元601。佈線WXL[1]電連接於第一列的記憶單元601，佈線WXL[2]電連接於第二列的記憶單元601，佈線WXL[3]電連接於第三行的記憶單元601，佈線WXL[4]電連接於第四行的記憶單元601。　　[0603] 電流源電路IS1電連接於佈線WYL[1]，電流源電路IS2電連接於佈線WYL[2]。佈線WYL[1]電連接於第一列的記憶單元601，佈線WYL[2]電連接於第二列的記憶單元601。電路ISoff電連接於佈線WYL[1]。　　[0604] 接著，圖43B示出記憶單元601的結構。記憶單元601包括電晶體MO1、電晶體MO2、電容器CN。　　[0605] 尤其是，上述電晶體500適用於圖43B的電晶體MO1。此外，電晶體MO1及電晶體MO2的通道長度及通道寬度都是10mm。　　[0606] 電容器CN的靜電電容為100fF。　　[0607] 電晶體MO1的第一端子電連接於佈線WTL，電晶體MO1的閘極電連接於佈線ROL，電晶體MO1的第二端子電連接於電晶體MO2的閘極。電晶體MO2的第一端子電連接於佈線WYL，電晶體MO2的第二端子電連接於施加恆定電位的佈線。電容器CN的第一端子電連接於電晶體MO2的閘極，電容器CN的第二端子電連接於佈線WXL。此外，電晶體MO1的第二端子與電晶體MO2的閘極與電容器CN的第一端子的連接部分為節點FN。　　[0608] 記憶單元601可以藉由電晶體MO1的開關在節點FN中儲存類比資料。此外，由於電晶體MO1的關態電流非常小，所以保持在節點FN中的類比資料幾乎不劣化。　　[0609] 佈線WTL是佈線WTL[1]和佈線WTL[2]中的任一個的佈線，佈線WXL是佈線WXL[1]至佈線WXL[4]中的任一個的佈線，佈線WYL是佈線WYL[1]和佈線WYL[2]中的任一個的佈線。此外，可以根據佈線ROL供應的電位切換記憶單元601所包括的電晶體MO1的導通狀態及非導通狀態。　　[0610] 關於圖43A所示的積和運算電路的工作，參照實施方式1的半導體裝置100的工作例子的說明。此外，從電流源電路IS1的輸出端子流過的電流與從電流源電路IS2的輸出端子流過的電流大致相等。此外，電路ISoff是流過在對佈線WXL施加參考電位時流過佈線WYL的電流與在對佈線WXL施加參考電位以外的電位時流過佈線WYL的電流的差分電流的電路。　　[0611] 圖44A示出電流W*X的變化。該變化在圖43B的記憶單元601中相當於儲存在節點FN中的電位W及施加到佈線WXL的電位X。電流W*X相當於公式（E9）的DI_B [j]，並包括常數的2k。另外，根據公式（E9），電流W*X以在一列中記憶單元601的數量為1來算出。此外，圖44A示出電位X為-4.0V、-3.6V、-3.2V、-2.8V、-2.4V、 -2.0V、-1.6V、-1.2V、-0.8V、-0.4V、-0V、0.4V、0.8V、1.2V、1.6V、2.0V、2.4V、2.8V、3.2V、3.6V、4.0V的情況。尤其是，條件Sc1、條件Sc6、條件Sc11、條件Sc16及條件Sc21分別示出電位X為4.0V、2.0V、0V、 -2.0V及-4.0V的情況。　　[0612] 圖44B示出頻率回應特性的圖表。條件Meas示出所試製的記憶單元601的頻率回應特性。注意，條件Meas受到所製造的記憶單元601的TEG（Test Element Group）的輸出焊盤的寄生電容的影響。因此，圖44B也示出藉由使用SPICE的模擬改變寄生電容的情況的結果。條件Sd1、條件Sd2、條件Sd3的該寄生電容分別為0.1pF、1pF、3pF。　　[0613] 圖44C示出輸入1kHz的頻率時的總諧波失真（Total Harmonic Distortion）。　　[0614] 這裡，為了確認在將圖43A所示的積和運算電路600利用於神經網路時，是否能夠進行機械學習，進行如下驗證。　　[0615] 下面，構成圖45A所示的系統且進行標記的類目標識別（category recognition）。該標記是以在列方向上6點及在行方向上6點表現的“A”、“B”、“C”、“D”的四種。此外，該標記作為輸入影像INI被視為神經網路的輸入資料。此外，在圖45A中將對輸入影像INI進行標記的類目標識別的結果表示為輸出結果OCL。　　[0616] 該神經網路包括輸入層INL、隱藏層HIL。此外，圖45A未示出輸出層。另外，從該神經網路輸出的輸出資料按每個標記被分類，計算每個標記的個數。　　[0617] 輸入層INL及隱藏層HIL分別包括積和運算電路610。積和運算電路610包括記憶單元陣列611、參考單元612、偏置電路613、啟動函數電路614。　　[0618] 記憶單元陣列611相當於電連接於圖43A及圖43B所示的積和運算電路600的佈線WYL[1]的多個記憶單元601。或者，記憶單元陣列611相當於在實施方式1中說明的記憶單元陣列120的記憶單元AM[1,1]至記憶單元AM[m,n]。　　[0619] 參考單元612相當於電連接於圖43A及圖43B所示的積和運算電路600的佈線WYL[2]的多個記憶單元601。或者，參考單元612相當於在實施方式1中說明的記憶單元陣列120的記憶單元AMref[1]至記憶單元AMref[m]。　　[0620] 偏置電路613包括電流源電路IS1、電流源電路IS2、電路ISoff。或者，偏置電路613相當於在實施方式1中說明的偏置電路110。　　[0621] 啟動函數電路614是將由偏置電路613取得的積和值代入啟動函數且輸出啟動函數的值的電路。　　[0622] 積和運算電路610在記憶單元陣列611的各記憶單元中保持權係數（W），且對記憶單元陣列611及參考單元612輸入來自上一個層的輸出資料。此外，在積和運算電路610包括在輸入層INL中時，該輸出資料為影像資料INI，在積和運算電路610包括在隱藏層HIL中時，該輸出資料為X。　　[0623] 積和運算電路610進行該輸出資料與權係數的積和運算，藉由偏置電路613得到其運算結果。然後，該運算結果傳送到啟動函數電路614，由此進行啟動函數的運算。啟動函數的運算結果傳送到下一個層。　　[0624] 藉由圖45A及圖45B所示的神經網路進行標記的類目標識別。　　[0625] 此外，在本驗證中，在改變積和運算的精度時，嘗試對於權係數的各種初始值的學習成功率的取得。此外，初始值是亂數，學習成功率定義為學習後能夠給出正確答案的值上權係數收斂的比率。　　[0626] 圖46示出驗證結果的圖表。該圖表的橫軸表示位元精度，縱軸表示學習成功率。從圖46可知在位元精度至少為5位元左右時能夠進行標記的識別。此外，積和運算效率為0.3GOp/S/W，這可說是高功率效率。　　[0627] 本實施例可以與本說明書所示的其他實施方式適當地組合。

[0628]
OUT[1]‧‧‧列輸出電路
OUT[j]‧‧‧列輸出電路
OUT[j+1]‧‧‧列輸出電路
OUT[n]‧‧‧列輸出電路
Cref‧‧‧參考列輸出電路
OT[1]‧‧‧輸出端子
OT[j]‧‧‧輸出端子
OT[j+1]‧‧‧輸出端子
OT[n]‧‧‧輸出端子
OTref‧‧‧輸出端子
AM[1,1]‧‧‧記憶單元
AM[i,1]‧‧‧記憶單元
AM[m,1]‧‧‧記憶單元
AM[1,j]‧‧‧記憶單元
AM[i,j]‧‧‧記憶單元
AM[i+1,j]‧‧‧記憶單元
AM[i,j+1]‧‧‧記憶單元
AM[i+1,j+1]‧‧‧記憶單元
AM[m,j]‧‧‧記憶單元
AM[1,n]‧‧‧記憶單元
AM[i,n]‧‧‧記憶單元
AM[m,n]‧‧‧記憶單元
AMref[1]‧‧‧記憶單元
AMref[i]‧‧‧記憶單元
AMref[m]‧‧‧記憶單元
WDref‧‧‧佈線
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B[1]‧‧‧佈線
B[j]‧‧‧佈線
B[j+1]‧‧‧佈線
B[n]‧‧‧佈線
Bref‧‧‧佈線
ORP‧‧‧佈線
OSP‧‧‧佈線
CI‧‧‧恆流電路
CIref‧‧‧恆流電路
CM‧‧‧電流鏡電路
IL[1]‧‧‧佈線
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IL[n]‧‧‧佈線
ILref‧‧‧佈線
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OLref‧‧‧佈線
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FGBref‧‧‧佈線
BGA[1]‧‧‧佈線
BGA[j]‧‧‧佈線
BGA[n]‧‧‧佈線
BGAref‧‧‧佈線
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BG[1]‧‧‧佈線
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BGref‧‧‧佈線
FG[1]‧‧‧佈線
FG[j]‧‧‧佈線
FG[n]‧‧‧佈線
FGref‧‧‧佈線
VDDL‧‧‧佈線
VSSL‧‧‧佈線
WD[1]‧‧‧佈線
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WD[j+1]‧‧‧佈線
WD[n]‧‧‧佈線
RW[1]‧‧‧佈線
RW[i]‧‧‧佈線
RW[i+1]‧‧‧佈線
RW[m]‧‧‧佈線
WW[1]‧‧‧佈線
WW[i]‧‧‧佈線
WW[i+1]‧‧‧佈線
WW[m]‧‧‧佈線
CT1‧‧‧端子
CT2‧‧‧端子
CT3‧‧‧端子
CT4‧‧‧端子
CT5[1]‧‧‧端子
CT5[j]‧‧‧端子
CT5[j+1]‧‧‧端子
CT5[n]‧‧‧端子
CT6[1]‧‧‧端子
CT6[j]‧‧‧端子
CT6[j+1]‧‧‧端子
CT6[n]‧‧‧端子
CT7‧‧‧端子
CT8‧‧‧端子
Tr1‧‧‧電晶體
Tr2‧‧‧電晶體
Tr3‧‧‧電晶體
Tr4‧‧‧電晶體
Tr5‧‧‧電晶體
Tr6‧‧‧電晶體
Tr7‧‧‧電晶體
Tr8‧‧‧電晶體
Tr9‧‧‧電晶體
Tr11‧‧‧電晶體
Tr12‧‧‧電晶體
Tr81‧‧‧電晶體
Tr82‧‧‧電晶體
Tr91‧‧‧電晶體
Tr92‧‧‧電晶體
C1‧‧‧電容器
C2‧‧‧電容器
C3‧‧‧電容器
C4‧‧‧電容器
C31‧‧‧電容器
C32‧‧‧電容器
C41‧‧‧電容器
C42‧‧‧電容器
NCMref‧‧‧節點
N[1,1]‧‧‧節點
N[i,1]‧‧‧節點
N[m,1]‧‧‧節點
N[1,j]‧‧‧節點
N[i,j]‧‧‧節點
N[i+1,j]‧‧‧節點
N[i,j+1]‧‧‧節點
N[i+1,j+1]‧‧‧節點
N[m,j]‧‧‧節點
N[1,n]‧‧‧節點
N[i,n]‧‧‧節點
N[m,n]‧‧‧節點
SPT[1]‧‧‧輸出端子
SPT[j]‧‧‧輸出端子
SPT[j+1]‧‧‧輸出端子
SPT[n]‧‧‧輸出端子
SL‧‧‧信號線
GL‧‧‧閘極線
DL‧‧‧信號線
GL2‧‧‧閘極線
AL‧‧‧電流供應線
M‧‧‧電晶體
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
Cs_LC‧‧‧電容器
Cs_EL‧‧‧電容器
CT_αβ‧‧‧電容器
DRL‧‧‧佈線
SNL‧‧‧佈線
CI1‧‧‧電流源電路
CI2‧‧‧電流源電路
GW‧‧‧電位
CSG‧‧‧電位
WX‧‧‧電位
Tr_sim1‧‧‧電晶體
Tr_sim2‧‧‧電晶體
Cs_im1‧‧‧電容器
Cs_im2‧‧‧電容器
GNDL‧‧‧佈線
NFG‧‧‧節點
CND1‧‧‧狀態
CND2‧‧‧狀態
CND3‧‧‧狀態
WTL[1]‧‧‧佈線
WTL[2]‧‧‧佈線
WXL[1]‧‧‧佈線
WXL[2]‧‧‧佈線
WXL[3]‧‧‧佈線
WXL[4]‧‧‧佈線
WYL[1]‧‧‧佈線
WYL[2]‧‧‧佈線
ROL‧‧‧佈線
IS1‧‧‧電流源電路
IS2‧‧‧電流源電路
ISoff‧‧‧電路
MO1‧‧‧電晶體
MO2‧‧‧電晶體
CN‧‧‧電容器
FN‧‧‧節點
100‧‧‧半導體裝置
110‧‧‧偏置電路
111‧‧‧偏置電路
112‧‧‧偏置電路
112A‧‧‧偏置電路
113‧‧‧偏置電路
115‧‧‧偏置電路
115A‧‧‧偏置電路
116‧‧‧偏置電路
116A‧‧‧偏置電路
120‧‧‧記憶單元陣列
121‧‧‧記憶單元陣列
150‧‧‧偏置電路
150A‧‧‧偏置電路
160‧‧‧記憶單元陣列
201‧‧‧第一顯示元件
202‧‧‧第二顯示元件
203‧‧‧開口部
204‧‧‧反射光
205‧‧‧透過光
206‧‧‧像素電路
207‧‧‧像素電路
210‧‧‧顯示裝置
214‧‧‧顯示部
216‧‧‧電路
218‧‧‧佈線
220‧‧‧IC
222‧‧‧FPC
300‧‧‧觸控感測器單元
301‧‧‧基材
302‧‧‧感測器陣列
311‧‧‧TS驅動器IC
312‧‧‧感測器電路
313‧‧‧FPC
314‧‧‧FPC
315‧‧‧週邊電路
320‧‧‧連接部
321‧‧‧連接部
331‧‧‧佈線
332‧‧‧佈線
333‧‧‧佈線
334‧‧‧佈線
411‧‧‧電路
413‧‧‧電路
414‧‧‧電路
415‧‧‧電路
500‧‧‧電晶體
501‧‧‧基板
511‧‧‧絕緣體
512‧‧‧絕緣體
513‧‧‧絕緣體
514‧‧‧絕緣體
521‧‧‧導電體
522a‧‧‧導電體
522b‧‧‧導電體
523‧‧‧導電體
541‧‧‧金屬氧化物
550a‧‧‧區域
550b‧‧‧區域
550c‧‧‧區域
600‧‧‧積和運算電路
601‧‧‧記憶單元
610‧‧‧積和運算電路
611‧‧‧記憶單元陣列
612‧‧‧參考單元
613‧‧‧偏置電路
614‧‧‧啟動函數電路
1200A‧‧‧電晶體
1200B‧‧‧電晶體
1200C‧‧‧電晶體
1205‧‧‧導電體
1205a‧‧‧導電體
1205b‧‧‧導電體
1214‧‧‧絕緣體
1216‧‧‧絕緣體
1220‧‧‧絕緣體
1222‧‧‧絕緣體
1224‧‧‧絕緣體
1230‧‧‧氧化物
1230a‧‧‧氧化物
1230b‧‧‧氧化物
1230c‧‧‧氧化物
1230d‧‧‧氧化物
1240a‧‧‧導電體
1240b‧‧‧導電體
1250‧‧‧絕緣體
1260‧‧‧導電體
1280‧‧‧絕緣體
1282‧‧‧絕緣體
1285‧‧‧絕緣體
1286‧‧‧絕緣體
2010‧‧‧第一單元
2020‧‧‧第二單元
2030‧‧‧輸入單元
2501C‧‧‧絕緣膜
2505‧‧‧接合層
2512B‧‧‧導電膜
2520‧‧‧功能層
2521‧‧‧絕緣膜
2521A‧‧‧絕緣膜
2521B‧‧‧絕緣膜
2522‧‧‧連接部
2528‧‧‧絕緣膜
2550‧‧‧第二顯示元件
2550（i,j）‧‧‧第二顯示元件
2551‧‧‧電極
2552‧‧‧電極
2553‧‧‧包含發光材料的層
2560‧‧‧光學元件
2565‧‧‧覆蓋膜
2570‧‧‧基板
2580‧‧‧透鏡
2591A‧‧‧開口部
2700TP3‧‧‧輸入輸出面板
2702（i,j）‧‧‧像素
2720‧‧‧功能層
2750‧‧‧第一顯示元件
2751‧‧‧電極
2751H‧‧‧區域
2752‧‧‧電極
2753‧‧‧包含液晶材料的層
2770‧‧‧基板
2770D‧‧‧功能膜
2770P‧‧‧功能膜
2770PA‧‧‧相位差薄膜
2770PB‧‧‧偏振層
2771‧‧‧絕緣膜
5200‧‧‧資訊終端
5221‧‧‧外殼
5222‧‧‧顯示部
5223‧‧‧操作按鈕
5224‧‧‧揚聲器
5300‧‧‧資訊終端
5321a‧‧‧外殼
5321b‧‧‧外殼
5321c‧‧‧鉸鏈部
5322‧‧‧顯示部
5323‧‧‧操作按鈕
5324‧‧‧揚聲器
5431‧‧‧外殼
5432‧‧‧顯示部
5433‧‧‧掌紋讀取部
5434‧‧‧佈線
5435‧‧‧手
5501‧‧‧外殼
5502‧‧‧顯示部
5503‧‧‧麥克風
5504‧‧‧揚聲器
5505‧‧‧操作按鈕
5801‧‧‧第一外殼
5802‧‧‧第二外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
6560‧‧‧TV
6561‧‧‧廣播電臺
6562‧‧‧人造衛星
6563‧‧‧電波塔
6564‧‧‧天線
6565‧‧‧天線
6566A‧‧‧電波
6566B‧‧‧電波
6567A‧‧‧電波
6567B‧‧‧電波
6600‧‧‧救護車
6601‧‧‧醫療機構
6602‧‧‧醫療機構
6605‧‧‧高速網路
6610‧‧‧攝影機
6611‧‧‧編碼器
6612‧‧‧通訊裝置
6615‧‧‧視頻資料
6616‧‧‧視頻資料
6620‧‧‧通訊裝置
6621‧‧‧解碼器
6622‧‧‧伺服器
6623‧‧‧顯示裝置

[0031] 在圖式中：　　圖1是示出半導體裝置的一個例子的方塊圖；　　圖2是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖3是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖4是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖5是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖6是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖7是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖8是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖9是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖10是示出圖1所示的半導體裝置的記憶單元陣列的一個例子的電路圖；　　圖11是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖12是示出圖1所示的半導體裝置的偏置電路的一個例子的電路圖；　　圖13是示出圖1所示的半導體裝置的記憶單元陣列的一個例子的電路圖；　　圖14是示出半導體裝置的工作實例的時序圖；　　圖15是示出半導體裝置的工作實例的時序圖；　　圖16是示出半導體裝置的工作實例的時序圖；　　圖17是示出半導體裝置的工作實例的時序圖；　　圖18是示出分層神經網路的一個例子的圖；　　圖19是示出分層神經網路的一個例子的圖；　　圖20是示出分層神經網路的一個例子的圖；　　圖21A至圖21D是說明電路的結構例子的圖；　　圖22A及圖22B是示出電子裝置的例子的立體圖；　　圖23A至圖23C是示出電子裝置的例子的立體圖；　　圖24是示出廣播系統的資料傳輸的示意圖；　　圖25是示出醫療現場的視頻傳輸系統的結構例子的圖；　　圖26A至圖26D是說明顯示裝置的結構例子的示意圖；　　圖27A至圖27D是說明顯示裝置的結構例子的電路圖及時序圖；　　圖28是示出顯示裝置的一個例子的立體圖；　　圖29是示出輸入輸出面板的結構例子的剖面圖；　　圖30A至圖30D是示出輸入輸出面板的結構例子的剖面圖；　　圖31A至圖31C是示出電晶體的結構例子的俯視圖及剖面圖　　圖32A至圖32C是示出電晶體的結構例子的俯視圖及剖面圖　　圖33A至圖33C是示出電晶體的結構例子的俯視圖及剖面圖　　圖34A至圖34C是說明氧化物的原子個數比的範圍的圖；　　圖35是說明InMZnO₄ 的結晶的圖；　　圖36A至圖36C是氧化物的疊層結構的能帶圖；　　圖37A及圖37B是示出觸控感測器單元的結構例子的電路圖及示意實例的俯視圖；　　圖38A及圖38B是示出電流源電路的結構例子的圖；　　圖39A及圖39B是示出對圖38A及圖38B的電路結構進行計算的結果的圖；　　圖40是示出實施例2所說明的電晶體的剖面的TEM影像；　　圖41A及圖41B是示出電晶體的閘極電壓-汲極電流的特性的圖表以及源極汲極電壓-汲極電流的特性的圖表；　　圖42A至圖42C是示出電晶體的頻率特性的圖表、電晶體的關態電流的溫度依賴性的圖表及電晶體的1/f雜訊的特性的圖表；　　圖43A及圖43B是示出實施例2所說明的積和運算電路及記憶單元的圖；　　圖44A至圖44C是示出記憶單元的乘法特性的圖表、記憶單元的頻率特性的圖表及記憶單元的頻率特性的圖表；　　圖45A及圖45B是說明實施例2所說明的神經網路的結構的方塊圖；　　圖46是示出位元精度及學習成功率的圖表。

Claims

一種半導體裝置，包括：　　偏置電路；　　第一記憶單元；以及　　第二記憶單元，　　其中，該偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，　　該第一恆流電路包括第四電晶體、第五電晶體及第二電容器，　　該第四電晶體包括第一閘極及第二閘極，　　該第二恆流電路包括第六電晶體、第七電晶體及第三電容器，　　該第六電晶體包括第一閘極及第二閘極，　　該第一電晶體的第一端子電連接於該第二電晶體的第一端子，　　該第一電晶體的閘極電連接於該第二電晶體的第二端子，　　該第二電晶體的該第一端子電連接於該第一佈線，　　該第三電晶體的第一端子電連接於該第二電晶體的該第二端子，　　該第一電容器的第一端子電連接於該第一電晶體的該閘極，　　該第四電晶體的第一端子電連接於該第一佈線，　　該第四電晶體的該第一閘極電連接於該第二電容器的第一端子，　　該第四電晶體的該第二閘極電連接於該第四電晶體的該第一端子，　　該第二電容器的第二端子電連接於該第四電晶體的該第一端子，　　該第五電晶體的第一端子電連接於該第四電晶體的該第一閘極，　　該第六電晶體的第一端子電連接於該第二佈線，　　該第六電晶體的該第一閘極電連接於該第三電容器的第一端子，　　該第六電晶體的該第二閘極電連接於該第六電晶體的該第一端子，　　該第三電容器的第二端子電連接於該第六電晶體的該第一端子，　　該第七電晶體的第一端子電連接於該第六電晶體的該第一閘極，　　該第一佈線電連接於該第一輸出端子，　　該第二佈線電連接於該第二輸出端子，　　該電流鏡電路將對應於該第二佈線的電位的第一電流輸出到該第一佈線及該第二佈線的每一個，　　該第一記憶單元電連接於該第一輸出端子，　　並且，該第二記憶單元電連接於該第二輸出端子。
根據申請專利範圍第1項之半導體裝置，其中該第一至第七電晶體在通道形成區域中包含金屬氧化物。
根據申請專利範圍第1項之半導體裝置，　　其中該電流鏡電路包括第十電晶體及第十一電晶體，　　該第十電晶體的第一端子電連接於該第一佈線，　　該第十電晶體的閘極電連接於該第二佈線，　　該第十一電晶體的第一端子電連接於該第二佈線，　　並且該第十一電晶體的閘極電連接於該第二佈線。
根據申請專利範圍第1項之半導體裝置，　　其中該第一記憶單元包括第十二電晶體、第十三電晶體及第六電容器，　　該第二記憶單元包括第十四電晶體、第十五電晶體及第七電容器，　　該第十二電晶體的第一端子電連接於該第十三電晶體的閘極，　　該第六電容器的第一端子電連接於該第十二電晶體的該第一端子，　　該第十三電晶體的第一端子電連接於該第一輸出端子，　　該第十四電晶體的第一端子電連接於該第十五電晶體的閘極，　　該第七電容器的第一端子電連接於該第十四電晶體的該第一端子，　　並且該第十五電晶體的第一端子電連接於該第二輸出端子。
根據申請專利範圍第1項之半導體裝置，其中該半導體裝置進行類型識別和聯想記憶等處理。
一種半導體裝置，包括：　　偏置電路；　　第一記憶單元；以及　　第二記憶單元，　　其中，該偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，　　該第一恆流電路包括第四至第六電晶體、第二電容器及第三電容器，　　該第四電晶體包括第一閘極及第二閘極，　　該第二恆流電路包括第七至第九電晶體、第四電容器及第五電容器，　　該第七電晶體包括第一閘極及第二閘極，　　該第一電晶體的第一端子電連接於該第二電晶體的第一端子，　　該第一電晶體的閘極電連接於該第二電晶體的第二端子，　　該第二電晶體的該第一端子電連接於該第一佈線，　　該第三電晶體的第一端子電連接於該第二電晶體的該第二端子，　　該第一電容器的第一端子電連接於該第一電晶體的該閘極，　　該第四電晶體的第一端子電連接於該第一佈線，　　該第四電晶體的該第一閘極電連接於該第二電容器的第一端子，　　該第四電晶體的該第二閘極電連接於該第三電容器的第一端子，　　該第五電晶體的第一端子電連接於該第四電晶體的該第一閘極，　　該第六電晶體的第一端子電連接於該第四電晶體的該第二閘極，　　該第二電容器的第二端子電連接於該第四電晶體的該第一端子，　　該第三電容器的第二端子電連接於該第四電晶體的該第一端子，　　該第七電晶體的第一端子電連接於該第二佈線，　　該第七電晶體的該第一閘極電連接於該第四電容器的第一端子，　　該第七電晶體的該第二閘極電連接於該第五電容器的第一端子，　　該第八電晶體的第一端子電連接於該第七電晶體的該第一閘極，　　該第九電晶體的第一端子電連接於該第七電晶體的該第二閘極，　　該第四電容器的第二端子電連接於該第七電晶體的該第一端子，　　該第五電容器的第二端子電連接於該第七電晶體的該第一端子，　　該第一佈線電連接於該第一輸出端子，　　該第二佈線電連接於該第二輸出端子，　　該電流鏡電路將對應於該第二佈線的電位的第一電流輸出到該第一佈線及該第二佈線的每一個，　　該第一記憶單元電連接於該第一輸出端子，　　並且，該第二記憶單元電連接於該第二輸出端子。
根據申請專利範圍第6項之半導體裝置，其中該第一至第九電晶體在通道形成區域中包含金屬氧化物。
根據申請專利範圍第6項之半導體裝置，　　其中該電流鏡電路包括第十電晶體及第十一電晶體，　　該第十電晶體的第一端子電連接於該第一佈線，　　該第十電晶體的閘極電連接於該第二佈線，　　該第十一電晶體的第一端子電連接於該第二佈線，　　並且該第十一電晶體的閘極電連接於該第二佈線。
根據申請專利範圍第6項之半導體裝置，　　其中該第一記憶單元包括第十二電晶體、第十三電晶體及第六電容器，　　該第二記憶單元包括第十四電晶體、第十五電晶體及第七電容器，　　該第十二電晶體的第一端子電連接於該第十三電晶體的閘極，　　該第六電容器的第一端子電連接於該第十二電晶體的該第一端子，　　該第十三電晶體的第一端子電連接於該第一輸出端子，　　該第十四電晶體的第一端子電連接於該第十五電晶體的閘極，　　該第七電容器的第一端子電連接於該第十四電晶體的該第一端子，　　並且該第十五電晶體的第一端子電連接於該第二輸出端子。
根據申請專利範圍第6項之半導體裝置，其中該半導體裝置進行類型識別和聯想記憶等處理。
一種半導體裝置，包括：　　偏置電路；　　第一記憶單元；以及　　第二記憶單元，　　其中，該偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，　　該第一恆流電路包括第四電晶體、第一二極體及第二電容器，　　該第四電晶體包括第一閘極及第二閘極，　　該第二恆流電路包括第五電晶體、第二二極體及第三電容器，　　該第五電晶體包括第一閘極及第二閘極，　　該第一電晶體的第一端子電連接於該第二電晶體的第一端子，　　該第一電晶體的閘極電連接於該第二電晶體的第二端子，　　該第二電晶體的該第一端子電連接於該第一佈線，　　該第三電晶體的第一端子電連接於該第二電晶體的該第二端子，　　該第一電容器的第一端子電連接於該第一電晶體的該閘極，　　該第四電晶體的第一端子電連接於該第一佈線，　　該第四電晶體的該第一閘極電連接於該第二電容器的第一端子，　　該第四電晶體的該第二閘極電連接於該第四電晶體的該第一端子，　　該第二電容器的第二端子電連接於該第四電晶體的該第一端子，　　該第一二極體的輸出端子電連接於該第四電晶體的該第一閘極，　　該第五電晶體的第一端子電連接於該第二佈線，　　該第五電晶體的該第一閘極電連接於該第三電容器的第一端子，　　該第五電晶體的該第二閘極電連接於該第五電晶體的該第一端子，　　該第三電容器的第二端子電連接於該第五電晶體的該第一端子，　　該第二二極體的輸出端子電連接於該第五電晶體的該第一閘極，　　該第一佈線電連接於該第一輸出端子，　　該第二佈線電連接於該第二輸出端子，　　該電流鏡電路將對應於該第二佈線的電位的第一電流輸出到該第一佈線及該第二佈線的每一個，　　該第一記憶單元電連接於該第一輸出端子，　　並且，該第二記憶單元電連接於該第二輸出端子。
根據申請專利範圍第11項之半導體裝置，其中該第一至第五電晶體在通道形成區域中包含金屬氧化物。
根據申請專利範圍第11項之半導體裝置，　　其中該電流鏡電路包括第十電晶體及第十一電晶體，　　該第十電晶體的第一端子電連接於該第一佈線，　　該第十電晶體的閘極電連接於該第二佈線，　　該第十一電晶體的第一端子電連接於該第二佈線，　　並且該第十一電晶體的閘極電連接於該第二佈線。
根據申請專利範圍第11項之半導體裝置，　　其中該第一記憶單元包括第十二電晶體、第十三電晶體及第六電容器，　　該第二記憶單元包括第十四電晶體、第十五電晶體及第七電容器，　　該第十二電晶體的第一端子電連接於該第十三電晶體的閘極，　　該第六電容器的第一端子電連接於該第十二電晶體的該第一端子，　　該第十三電晶體的第一端子電連接於該第一輸出端子，　　該第十四電晶體的第一端子電連接於該第十五電晶體的閘極，　　該第七電容器的第一端子電連接於該第十四電晶體的該第一端子，　　並且該第十五電晶體的第一端子電連接於該第二輸出端子。
根據申請專利範圍第11項之半導體裝置，其中該半導體裝置進行類型識別和聯想記憶等處理。
一種半導體裝置，包括：　　偏置電路；　　第一記憶單元；以及　　第二記憶單元，　　其中，該偏置電路包括第一恆流電路、第二恆流電路、第一至第三電晶體、第一電容器、第一佈線、第二佈線、第一輸出端子、第二輸出端子及電流鏡電路，　　該第一恆流電路包括第四電晶體、第一二極體、第二二極體、第二電容器及第三電容器，　　該第四電晶體包括第一閘極及第二閘極，　　該第二恆流電路包括第五電晶體、第三二極體、第四二極體、第四電容器及第五電容器，　　該第五電晶體包括第一閘極及第二閘極，　　該第一電晶體的第一端子電連接於該第二電晶體的第一端子，　　該第一電晶體的閘極電連接於該第二電晶體的第二端子，　　該第二電晶體的該第一端子電連接於該第一佈線，　　該第三電晶體的第一端子電連接於該第二電晶體的該第二端子，　　該第一電容器的第一端子電連接於該第一電晶體的該閘極，　　該第四電晶體的第一端子電連接於該第一佈線，　　該第四電晶體的該第一閘極電連接於該第二電容器的第一端子，　　該第四電晶體的該第二閘極電連接於該第三電容器的第一端子，　　該第一二極體的輸出端子電連接於該第四電晶體的該第一閘極，　　該第二二極體的輸出端子電連接於該第四電晶體的該第二閘極，　　該第二電容器的第二端子電連接於該第四電晶體的該第一端子，　　該第三電容器的第二端子電連接於該第四電晶體的該第一端子，　　該第五電晶體的第一端子電連接於該第二佈線，　　該第五電晶體的該第一閘極電連接於該第四電容器的第一端子，　　該第五電晶體的該第二閘極電連接於該第五電容器的第一端子，　　該第三二極體的輸出端子電連接於該第五電晶體的該第一閘極，　　該第四二極體的輸出端子電連接於該第五電晶體的該第二閘極，　　該第四電容器的第二端子電連接於該第五電晶體的該第一端子，　　該第五電容器的第二端子電連接於該第五電晶體的該第一端子，　　該第一佈線電連接於該第一輸出端子，　　該第二佈線電連接於該第二輸出端子，　　該電流鏡電路將對應於該第二佈線的電位的第一電流輸出到該第一佈線及該第二佈線的每一個，　　該第一記憶單元電連接於該第一輸出端子，　　並且，該第二記憶單元電連接於該第二輸出端子。
根據申請專利範圍第16項之半導體裝置，其中該第一至第五電晶體在通道形成區域中包含金屬氧化物。
根據申請專利範圍第16項之半導體裝置，　　其中該電流鏡電路包括第十電晶體及第十一電晶體，　　該第十電晶體的第一端子電連接於該第一佈線，　　該第十電晶體的閘極電連接於該第二佈線，　　該第十一電晶體的第一端子電連接於該第二佈線，　　並且該第十一電晶體的閘極電連接於該第二佈線。
根據申請專利範圍第16項之半導體裝置，　　其中該第一記憶單元包括第十二電晶體、第十三電晶體及第六電容器，　　該第二記憶單元包括第十四電晶體、第十五電晶體及第七電容器，　　該第十二電晶體的第一端子電連接於該第十三電晶體的閘極，　　該第六電容器的第一端子電連接於該第十二電晶體的該第一端子，　　該第十三電晶體的第一端子電連接於該第一輸出端子，　　該第十四電晶體的第一端子電連接於該第十五電晶體的閘極，　　該第七電容器的第一端子電連接於該第十四電晶體的該第一端子，　　並且該第十五電晶體的第一端子電連接於該第二輸出端子。
根據申請專利範圍第16項之半導體裝置，其中該半導體裝置進行類型識別和聯想記憶等處理。