JP2023027043A - 半導体装置 - Google Patents
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Abstract
Description
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マ
ター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像
装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それら
の検査方法、またはそれらのシステムを一例として挙げることができる。
回路網をモデルにした情報処理システムである。ニューラルネットワークを利用すること
で、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待され
ており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められて
いる。
ットを介して、互いに結合された構成となっている。この結合の強度を変更することで、
様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると
考えられている。また、非特許文献1には、ニューラルネットワークによる自己学習機能
を備えたチップに関する技術が記載されている。
ニューロン回路との間の結合強度を記憶し、第1ニューロン回路の出力とその結合強度と
を乗じて足し合わせる積和演算を実行するシナプス回路を実現する必要がある。つまり、
結合強度を保持するメモリ、積和演算を実行する乗算回路と加算回路などを該半導体装置
に実装する必要がある。
多ビットの情報の記憶ができる仕様とする必要があり、加えて、該乗算回路、及び該加算
回路は、多ビットの演算を取り扱うことができる仕様とする必要がある。つまり、ニュー
ラルネットワークをデジタル回路で構成するには、大規模なメモリ、大規模な乗算回路、
及び大規模な加算回路が必要となり、そのため、該デジタル回路のチップ面積が増大する
。
明の一態様は、新規な半導体装置を有するモジュールを提供することを課題の一とする。
又は、本発明の一態様は、新規な半導体装置を有するモジュールを使用した電子機器を提
供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有するモジ
ュールを利用したシステムを提供することを課題の一とする。
る。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の
一とする。又は、本発明の一態様は、認証機能を有する新規の半導体装置を提供すること
を課題の一とする。又は、本発明の一態様は、画像データの圧縮を行う新規の半導体装置
を提供することを課題の一とする。
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの
課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題
の全てを解決する必要はない。
本発明の一態様は、オフセット回路と、第1メモリセルと、第2メモリセルと、を有し
、オフセット回路は、第1定電流回路と、第2定電流回路と、第1乃至第3トランジスタ
と、第1容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と、カレ
ントミラー回路と、を有し、第1定電流回路は、第4トランジスタと、第5トランジスタ
と、第2容量素子と、を有し、第4トランジスタは、トランジスタであって、第1ゲート
と、第2ゲートと、を有し、第2定電流回路は、第6トランジスタと、第7トランジスタ
と、第3容量素子と、を有し、第6トランジスタは、トランジスタであって、第1ゲート
と、第2ゲートと、を有し、第1トランジスタの第1端子は、第2トランジスタの第1端
子と電気的に接続され、第1トランジスタのゲートは、第2トランジスタの第2端子と電
気的に接続され、第2トランジスタの第1端子は、第1配線と電気的に接続され、第3ト
ランジスタの第1端子は、第2トランジスタの第2端子と電気的に接続され、第1容量素
子の第1端子は、第1トランジスタのゲートと電気的に接続され、第4トランジスタの第
1端子は、第1配線と電気的に接続され、第4トランジスタの第1ゲートは、第2容量素
子の第1端子と電気的に接続され、第4トランジスタの第2ゲートは、第4トランジスタ
の第1端子と電気的に接続され、第2容量素子の第2端子は、第4トランジスタの第1端
子と電気的に接続され、第5トランジスタの第1端子は、第4トランジスタの第1ゲート
と電気的に接続され、第6トランジスタの第1端子は、第2配線と電気的に接続され、第
6トランジスタの第1ゲートは、第3容量素子の第1端子と電気的に接続され、第6トラ
ンジスタの第2ゲートは、第6トランジスタの第1端子と電気的に接続され、第3容量素
子の第2端子は、第6トランジスタの第1端子と電気的に接続され、第7トランジスタの
第1端子は、第6トランジスタの第1ゲートと電気的に接続され、第1配線は、第1出力
端子と電気的に接続され、第2配線は、第2出力端子と電気的に接続され、カレントミラ
ー回路は、第2配線の電位に応じた第1電流を、第1配線と、第2配線と、に出力する機
能を有し、第1メモリセルは、第1出力端子と電気的に接続され、第2メモリセルは、第
2出力端子と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、オフセット回路と、第1メモリセルと、第2メモリセルと、
を有し、オフセット回路は、第1定電流回路と、第2定電流回路と、第1乃至第3トラン
ジスタと、第1容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と
、カレントミラー回路と、を有し、第1定電流回路は、第4トランジスタと、第5トラン
ジスタと、第2容量素子と、を有し、第4トランジスタは、第1ゲートと、第2ゲートと
、を有し、第2定電流回路は、第6トランジスタと、第7トランジスタと、第3容量素子
と、を有し、第6トランジスタは、第1ゲートと、第2ゲートと、を有し、第1トランジ
スタの第1端子は、第2トランジスタの第1端子と電気的に接続され、第1トランジスタ
のゲートは、第2トランジスタの第2端子と電気的に接続され、第2トランジスタの第1
端子は、第1配線と電気的に接続され、第3トランジスタの第1端子は、第2トランジス
タの第2端子と電気的に接続され、第1容量素子の第1端子は、第1トランジスタのゲー
トと電気的に接続され、第4トランジスタの第1端子は、第1配線と電気的に接続され、
第4トランジスタの第1ゲートは、第4トランジスタの第1端子と電気的に接続され、第
4トランジスタの第2ゲートは、第2容量素子の第1端子と電気的に接続され、第2容量
素子の第2端子は、第4トランジスタの第1端子と電気的に接続され、第5トランジスタ
の第1端子は、第4トランジスタの第2ゲートと電気的に接続され、第6トランジスタの
第1端子は、第2配線と電気的に接続され、第6トランジスタの第1ゲートは、第6トラ
ンジスタの第1端子と電気的に接続され、第6トランジスタの第2ゲートは、第3容量素
子の第1端子と電気的に接続され、第3容量素子の第2端子は、第6トランジスタの第1
端子と電気的に接続され、第7トランジスタの第1端子は、第6トランジスタの第2ゲー
トと電気的に接続され、第1配線は、第1出力端子と電気的に接続され、第2配線は、第
2出力端子と電気的に接続され、カレントミラー回路は、第2配線の電位に応じた第1電
流を、第1配線と、第2配線と、に出力する機能を有し、第1メモリセルは、第1出力端
子と電気的に接続され、第2メモリセルは、第2出力端子と電気的に接続されることを特
徴とする半導体装置である。
又は、本発明の一態様は、前記(1)、又は前記(2)において、第1乃至第7トラン
ジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。
又は、本発明の一態様は、オフセット回路と、第1メモリセルと、第2メモリセルと、
を有し、オフセット回路は、第1定電流回路と、第2定電流回路と、第1乃至第3トラン
ジスタと、第1容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と
、カレントミラー回路と、を有し、第1定電流回路は、第4乃至第6トランジスタと、第
2容量素子と、第3容量素子と、を有し、第4トランジスタは、第1ゲートと、第2ゲー
トと、を有し、第2定電流回路は、第7乃至第9トランジスタと、第4容量素子と、第5
容量素子と、を有し、第7トランジスタは、第1ゲートと、第2ゲートと、を有し、第1
トランジスタの第1端子は、第2トランジスタの第1端子と電気的に接続され、第1トラ
ンジスタのゲートは、第2トランジスタの第2端子と電気的に接続され、第2トランジス
タの第1端子は、第1配線と電気的に接続され、第3トランジスタの第1端子は、第2ト
ランジスタの第2端子と電気的に接続され、第1容量素子の第1端子は、第1トランジス
タのゲートと電気的に接続され、第4トランジスタの第1端子は、第1配線と電気的に接
続され、第4トランジスタの第1ゲートは、第2容量素子の第1端子と電気的に接続され
、第4トランジスタの第2ゲートは、第3容量素子の第1端子と電気的に接続され、第5
トランジスタの第1端子は、第4トランジスタの第1ゲートと電気的に接続され、第6ト
ランジスタの第1端子は、第4トランジスタの第2ゲートと電気的に接続され、第2容量
素子の第2端子は、第4トランジスタの第1端子と電気的に接続され、第3容量素子の第
2端子は、第4トランジスタの第1端子と電気的に接続され、第7トランジスタの第1端
子は、第2配線と電気的に接続され、第7トランジスタの第1ゲートは、第4容量素子の
第1端子と電気的に接続され、第7トランジスタの第2ゲートは、第5容量素子の第1端
子と電気的に接続され、第8トランジスタの第1端子は、第7トランジスタの第1ゲート
と電気的に接続され、第9トランジスタの第1端子は、第7トランジスタの第2ゲートと
電気的に接続され、第4容量素子の第2端子は、第7トランジスタの第1端子と電気的に
接続され、第5容量素子の第2端子は、第7トランジスタの第1端子と電気的に接続され
、第1配線は、第1出力端子と電気的に接続され、第2配線は、第2出力端子と電気的に
接続され、カレントミラー回路は、第2配線の電位に応じた第1電流を、第1配線と、第
2配線と、に出力する機能を有し、第1メモリセルは、第1出力端子と電気的に接続され
、第2メモリセルは、第2出力端子と電気的に接続されることを特徴とする半導体装置で
ある。
又は、本発明の一態様は、前記(4)において、第1乃至第9トランジスタは、チャネ
ル形成領域に金属酸化物を有することを特徴とする半導体装置である。
又は、本発明の一態様は、メモリセルアレイと、オフセット回路と、を有し、メモリセ
ルアレイは、第1メモリセルと、第2メモリセルと、を有し、オフセット回路は、第1定
電流回路と、第2定電流回路と、第1乃至第3トランジスタと、第1容量素子と、第1配
線と、第2配線と、第1出力端子と、第2出力端子と、カレントミラー回路と、を有し、
第1定電流回路は、第4トランジスタと、第1ダイオードと、第2容量素子と、を有し、
第4トランジスタは、第1ゲートと、第2ゲートと、を有し、第2定電流回路は、第5ト
ランジスタと、第2ダイオードと、第3容量素子と、を有し、第5トランジスタは、第1
ゲートと、第2ゲートと、を有し、第1トランジスタの第1端子は、第2トランジスタの
第1端子と電気的に接続され、第1トランジスタのゲートは、第2トランジスタの第2端
子と電気的に接続され、第2トランジスタの第1端子は、第1配線と電気的に接続され、
第3トランジスタの第1端子は、第2トランジスタの第2端子と電気的に接続され、第1
容量素子の第1端子は、第1トランジスタのゲートと電気的に接続され、第4トランジス
タの第1端子は、第1配線と電気的に接続され、第4トランジスタの第1ゲートは、第2
容量素子の第1端子と電気的に接続され、第4トランジスタの第2ゲートは、第4トラン
ジスタの第1端子と電気的に接続され、第2容量素子の第2端子は、第4トランジスタの
第1端子と電気的に接続され、第1ダイオードの出力端子は、第4トランジスタの第1ゲ
ートと電気的に接続され、第5トランジスタの第1端子は、第2配線と電気的に接続され
、第5トランジスタの第1ゲートは、第3容量素子の第1端子と電気的に接続され、第5
トランジスタの第2ゲートは、第5トランジスタの第1端子と電気的に接続され、第3容
量素子の第2端子は、第5トランジスタの第1端子と電気的に接続され、第2ダイオード
の出力端子は、第5トランジスタの第1ゲートと電気的に接続され、第1配線は、第1出
力端子と電気的に接続され、第2配線は、第2出力端子と電気的に接続され、カレントミ
ラー回路は、第2配線の電位に応じた第1電流を、第1配線と、第2配線と、に出力する
機能を有し、第1メモリセルは、第1出力端子と電気的に接続され、第2メモリセルは、
第2出力端子と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、オフセット回路と、第1メモリセルと、第2メモリセルと、
を有し、オフセット回路は、第1定電流回路と、第2定電流回路と、第1乃至第3トラン
ジスタと、第1容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と
、カレントミラー回路と、を有し、第1定電流回路は、第4トランジスタと、第1ダイオ
ードと、第2容量素子と、を有し、第4トランジスタは、第1ゲートと、第2ゲートと、
を有し、第2定電流回路は、第5トランジスタと、第2ダイオードと、第3容量素子と、
を有し、第5トランジスタは、第1ゲートと、第2ゲートと、を有し、第1トランジスタ
の第1端子は、第2トランジスタの第1端子と電気的に接続され、第1トランジスタのゲ
ートは、第2トランジスタの第2端子と電気的に接続され、第2トランジスタの第1端子
は、第1配線と電気的に接続され、第3トランジスタの第1端子は、第2トランジスタの
第2端子と電気的に接続され、第1容量素子の第1端子は、第1トランジスタのゲートと
電気的に接続され、第4トランジスタの第1端子は、第1配線と電気的に接続され、第4
トランジスタの第1ゲートは、第4トランジスタの第1端子と電気的に接続され、第4ト
ランジスタの第2ゲートは、第2容量素子の第1端子と電気的に接続され、第2容量素子
の第2端子は、第4トランジスタの第1端子と電気的に接続され、第1ダイオードの出力
端子は、第4トランジスタの第2ゲートと電気的に接続され、第5トランジスタの第1端
子は、第2配線と電気的に接続され、第5トランジスタの第1ゲートは、第5トランジス
タの第1端子と電気的に接続され、第5トランジスタの第2ゲートは、第3容量素子の第
1端子と電気的に接続され、第3容量素子の第2端子は、第5トランジスタの第1端子と
電気的に接続され、第2ダイオードの出力端子は、第5トランジスタの第2ゲートと電気
的に接続され、第1配線は、第1出力端子と電気的に接続され、第2配線は、第2出力端
子と電気的に接続され、カレントミラー回路は、第2配線の電位に応じた第1電流を、第
1配線と、第2配線と、に出力する機能を有し、第1メモリセルは、第1出力端子と電気
的に接続され、第2メモリセルは、第2出力端子と電気的に接続されることを特徴とする
半導体装置である。
又は、本発明の一態様は、オフセット回路と、第1メモリセルと、第2メモリセルと、
を有し、オフセット回路は、第1定電流回路と、第2定電流回路と、第1乃至第3トラン
ジスタと、第1容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と
、カレントミラー回路と、を有し、第1定電流回路は、第4トランジスタと、第1ダイオ
ードと、第2ダイオードと、第2容量素子と、第3容量素子と、を有し、第4トランジス
タは、第1ゲートと、第2ゲートと、を有し、第2定電流回路は、第5トランジスタと、
第3ダイオードと、第4ダイオードと、第4容量素子と、第5容量素子と、を有し、第5
トランジスタは、第1ゲートと、第2ゲートと、を有し、第1トランジスタの第1端子は
、第2トランジスタの第1端子と電気的に接続され、第1トランジスタのゲートは、第2
トランジスタの第2端子と電気的に接続され、第2トランジスタの第1端子は、第1配線
と電気的に接続され、第3トランジスタの第1端子は、第2トランジスタの第2端子と電
気的に接続され、第1容量素子の第1端子は、第1トランジスタのゲートと電気的に接続
され、第4トランジスタの第1端子は、第1配線と電気的に接続され、第4トランジスタ
の第1ゲートは、第2容量素子の第1端子と電気的に接続され、第4トランジスタの第2
ゲートは、第3容量素子の第1端子と電気的に接続され、第1ダイオードの出力端子は、
第4トランジスタの第1ゲートと電気的に接続され、第2ダイオードの出力端子は、第4
トランジスタの第2ゲートと電気的に接続され、第2容量素子の第2端子は、第4トラン
ジスタの第1端子と電気的に接続され、第3容量素子の第2端子は、第4トランジスタの
第1端子と電気的に接続され、第5トランジスタの第1端子は、第2配線と電気的に接続
され、第5トランジスタの第1ゲートは、第4容量素子の第1端子と電気的に接続され、
第5トランジスタの第2ゲートは、第5容量素子の第1端子と電気的に接続され、第3ダ
イオードの出力端子は、第5トランジスタの第1ゲートと電気的に接続され、第4ダイオ
ードの出力端子は、第5トランジスタの第2ゲートと電気的に接続され、第4容量素子の
第2端子は、第5トランジスタの第1端子と電気的に接続され、第5容量素子の第2端子
は、第5トランジスタの第1端子と電気的に接続され、第1配線は、第1出力端子と電気
的に接続され、第2配線は、第2出力端子と電気的に接続され、カレントミラー回路は、
第2配線の電位に応じた第1電流を、第1配線と、第2配線と、に出力する機能を有し、
第1メモリセルは、第1出力端子と電気的に接続され、第2メモリセルは、第2出力端子
と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(6)乃至(8)のいずれか一において、第1乃至第5
トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置で
ある。
又は、本発明の一態様は、前記(1)乃至(9)のいずれか一において、カレントミラ
ー回路は、第10トランジスタと、第11トランジスタと、を有し、第10トランジスタ
の第1端子は、第1配線と電気的に接続され、第10トランジスタのゲートは、第2配線
と電気的に接続され、第11トランジスタの第1端子は、第2配線と電気的に接続され、
第11トランジスタのゲートは、第2配線と電気的に接続されることを特徴とする半導体
装置である。
又は、本発明の一態様は、前記(1)乃至(10)のいずれか一において、第1メモリ
セルは、第12トランジスタと、第13トランジスタと、第6容量素子と、を有し、第2
メモリセルは、第14トランジスタと、第15トランジスタと、第7容量素子と、を有し
、第12トランジスタの第1端子は、第13トランジスタのゲートと電気的に接続され、
第6容量素子の第1端子は、第12トランジスタの第1端子と電気的に接続され、第13
トランジスタの第1端子は、第1出力端子と電気的に接続され、第14トランジスタの第
1端子は、第15トランジスタのゲートと電気的に接続され、第7容量素子の第1端子は
、第14トランジスタの第1端子と電気的に接続され、第15トランジスタの第1端子は
、第2出力端子と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(11)のいずれか一に記載の半導体装置を
複数個有し、ダイシング用の領域を有する半導体ウェハである。
又は、本発明の一態様は、前記(1)乃至(11)のいずれか一に記載の半導体装置と
、筐体と、を有する電子機器である。
又は、本発明の一態様は、前記(13)において、前記(1)乃至(11)のいずれか
一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する
電子機器である。
又は、本発明の一態様は、前記(13)、又は前記(14)において、表示装置を有し
、表示装置は、反射型素子と、発光型素子又は透過型素子の一方と、を有することを特徴
とする電子機器である。
又は、本発明の一態様は、前記(14)に記載の電子機器と、生体情報を取得する装置
と、を有する生体認証システムである。
又は、本発明の一態様は、前記(14)に記載の電子機器を用いた映像配信システムで
あって、映像データのエンコード処理を行う機能と、エンコード処理が行われた映像デー
タを送信する機能と、を有する映像配信システムである。
一態様によって、新規な半導体装置を有するモジュールを提供することができる。又は、
本発明の一態様によって、新規な半導体装置を有するモジュールを使用した電子機器を提
供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装
置を利用したシステムを提供することができる。
。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することがで
きる。又は、本発明の一態様によって、認証機能を有する新規の半導体装置を提供するこ
とができる。又は、本発明の一態様によって、画像データの圧縮を行う新規の半導体装置
を提供することができる。
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの
効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果
を有さない場合もある。
一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場
合は、互いに構成例を適宜組み合わせることが可能である。
形態で述べる別の内容(一部の内容でもよい)と、一つ若しくは複数の別の実施の形態で
述べる内容(一部の内容でもよい)との少なくとも一つの内容に対して、適用、組み合わ
せ、又は置き換えなどを行うことができる。
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
、その実施の形態において述べる別の図(一部でもよい)と、一つ若しくは複数の別の実
施の形態において述べる図(一部でもよい)との少なくとも一つの図に対して、組み合わ
せることにより、さらに多くの図を構成させることができる。
を避けるために付したものである。従って、構成要素の数を限定するものではない。また
、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一に
おいて「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲にお
いて「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実
施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許
請求の範囲において省略することもありうる。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の
構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。
位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で
説明した記載に限定されず、状況に応じて適切に言い換えることができる。
していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば
、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの
間に他の構成要素を含むものを除外しない。
したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能
毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわ
たって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書
で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。
素の記載を省略している場合がある。
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い
換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2
端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。
インと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御
端子として機能する端子である。ソース又はドレインとして機能する2つの入出力端子は
、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他
方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入
れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の2つの端
子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地
電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0V
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によって
は、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替える
ことが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という
用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用
語を、「絶縁体」という用語に変更することが可能な場合がある。
っては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」と
いう用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、
「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また
、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更する
ことが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更するこ
とが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」など
の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という
用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更すること
が可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用
語に変更することが可能な場合がある。
電話、タブレット端末、電子書籍端末、ウェアラブル端末、AV機器(AV:Audio
Visual)、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自
動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又
は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表
示装置、発光装置、インターフェース機器、RFタグ(RF:Radio Freque
ncy)、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導
体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆
動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧
源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素など
をいう場合がある。
の金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体
を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSとも
いう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当
該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整
流作用、及びスイッチング作用の少なくとも1つを有するトランジスタのチャネル形成領
域を構成し得る場合、当該金属酸化物を、金属酸化物半導体(metal oxide
semiconductor)、略してOSと呼ぶことができる。また、OS FETと
記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言す
ることができる。
ide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(me
tal oxynitride)と呼称してもよい。
とも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又
はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形
成領域を有しており、ソース-ドレイン間を介して電流を流すことができるものである。
なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイ
ッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、
ショットキーダイオード、MIM(Metal Insulator Metal)ダイ
オード、MIS(Metal Insulator Semiconductor)ダイ
オード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路など
がある。
トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をい
う。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電
極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチ
として動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
に、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチが
ある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことに
よって、導通と非導通とを制御して動作する。
的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接
接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は
文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含む
ものとする。
、導電膜、層、など)であるとする。
能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか
流さないかを制御する機能を有している。
能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号
変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(
電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など
)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続
されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に
別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合
(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含
むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接
続されている、とのみ明示的に記載されている場合と同じであるとする。
介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、
Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソー
ス(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直
接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接
的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表
現することが出来る。
2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は
第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的
に接続されている。」と表現することができる。又は、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。又は、「Xは、トランジスタのソース(又は第1の端子など
)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジ
スタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)
、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な
表現方法を用いて、回路構成における接続の順序について規定することにより、トランジ
スタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別し
て、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これ
らの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、
素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
いる場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、「略
平行」とは、二つの直線が-30°以上30°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態
をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が60°以上120°以下の角度で配置されている状態をいう。
本実施の形態では、本発明の一態様の半導体装置である積和演算処理回路について説明
する。なお、該積和演算処理回路は、複数の第1アナログデータと複数の第2アナログデ
ータと、の積和を行う回路である。
図1に本発明の一態様の半導体装置の一例を示す。図1は、積和演算処理回路のブロッ
ク図を示しており、半導体装置100は、オフセット回路110と、メモリセルアレイ1
20と、を有する。
1以上の整数である。)と、参照列出力回路Crefと、を有する。
個、合計m×n個のメモリセルAMと、列方向にm個のメモリセルAMrefと、を有す
る。メモリセルAMと、メモリセルAMrefと、は、メモリセルアレイ120において
、m×(n+1)のマトリクス状に設けられている。特に、図1のメモリセルアレイ12
0では、i行目j列目に位置するメモリセルAMを、メモリセルAM[i,j](iは1
以上m以下の整数であり、jは1以上n以下の整数である。)と表記し、i行目に位置す
るメモリセルAMrefを、メモリセルAMref[i]と表記する。
refは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位
であり、本明細書では、この電位に対応するデータを参照アナログデータという場合があ
る。
。
出力端子OTrefを有する。
れ、配線OSPは、列出力回路OUT[1]乃至列出力回路OUT[n]に電気的に接続
されている。配線ORP及び配線OSPは、オフセット回路110に制御信号を供給する
ための配線である。
ている。
いる。
いる。
と、配線B[j]と、配線VRと、に電気的に接続されている。
fと、配線Brefと、配線VRと、に電気的に接続されている。
モリセルAMref[i]に選択信号を供給するための配線として機能し、配線RW[i
]は、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMr
ef[i]に基準電位、又は第2アナログデータに応じた電位のどちらかを与える配線と
して機能する。配線WD[j]は、j列目のメモリセルAMに書き込むデータを供給する
配線として機能し、配線VRは、メモリセルAM又はメモリセルAMrefからデータを
読み出す際に、メモリセルAM又はメモリセルAMrefに所定の電位を与えるための配
線として機能する。
るメモリセルAMに信号を供給する配線として機能する。
セルAMref[m]のそれぞれに信号を供給する配線として機能する。
0、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照
列出力回路Cref、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、
出力端子OTref、出力端子SPT[1]、出力端子SPT[j]、出力端子SPT[
n]、メモリセルAM[1,1]、メモリセルAM[i,1]、メモリセルAM[m,1
]、メモリセルAM[1,j]、メモリセルAM[i,j]、メモリセルAM[m,j]
、メモリセルAM[1,n]、メモリセルAM[i,n]、メモリセルAM[m,n]、
メモリセルAMref[1]、メモリセルAMref[i]、メモリセルAMref[m
]、配線OSP、配線ORP、配線B[1]、配線B[j]、配線B[n]、配線Bre
f、配線WD[1]、配線WD[j]、配線WD[n]、配線WDref、配線VR、配
線RW[1]、配線RW[i]、配線RW[m]、配線WW[1]、配線WW[i]、配
線WW[m]のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号につい
ては省略している。
て、場合によって、又は、必要に応じて、半導体装置100の構成を変更することができ
る。例えば、半導体装置100の回路構成によっては、配線WD[j]と配線VRと、を
まとめて1本の配線として共有する構成であってもよい。また、半導体装置100の回路
構成によっては、配線ORPと配線OSPと、をまとめて1本の配線として共有する構成
であってもよい。
次に、オフセット回路110に適用できる回路構成の例について説明する。図2に、オ
フセット回路110の一例として、オフセット回路111を示す。
電気的に接続されている。具体的には、列出力回路OUT[1]乃至列出力回路OUT[
n]は、それぞれ配線VDDL、及び配線VSSLと電気的に接続され、参照列出力回路
Crefは、配線VDDLと電気的に接続されている。なお、後述するカレントミラー回
路CMも、配線VSSLと電気的に接続されている場合がある。配線VDDLは、高レベ
ル電位を与える配線であり、配線VSSLは、低レベル電位を与える配線である。
[j]は、定電流回路CIと、トランジスタTr1乃至トランジスタTr3と、容量素子
C1と、配線OL[j]と、を有する。また、列出力回路OUT[1]乃至列出力回路O
UT[n]、及び参照列出力回路Crefは、カレントミラー回路CMを共有している。
路CIの入力端子として機能し、端子CT2は、定電流回路CIの出力端子として機能す
る。また、列出力回路OUT[1]乃至列出力回路OUT[n]、及び参照列出力回路C
refで共有しているカレントミラー回路CMは、端子CT5[1]乃至端子CT5[n
]と、端子CT6[1]乃至端子CT6[n]と、端子CT7と、端子CT8と、を有す
る。
。
と電気的に接続され、トランジスタTr1の第2端子は、配線VSSLと電気的に接続さ
れ、トランジスタTr1のゲートは、容量素子C1の第1端子と電気的に接続されている
。トランジスタTr2の第1端子は、配線OL[j]と電気的に接続され、トランジスタ
Tr2の第2端子は、容量素子C1の第1端子と電気的に接続され、トランジスタTr2
のゲートは、配線OSPと電気的に接続されている。トランジスタTr3の第1端子は、
容量素子C1の第1端子と電気的に接続され、トランジスタTr3の第2端子は、配線V
SSLと電気的に接続され、トランジスタTr3のゲートは、配線ORPと電気的に接続
されている。容量素子C1の第2端子は、配線VSSLと電気的に接続されている。
気的に接続され、定電流回路CIの端子CT2は、カレントミラー回路CMの端子CT5
[j]と電気的に接続されている。カレントミラー回路CMの端子CT6[j]は、出力
端子OT[j]と電気的に接続されている。
[j]を介して、定電流回路CIの端子CT2と、出力端子OT[j]と、を電気的に接
続する配線である。
回路CIrefと、配線OLrefと、を有する。また、上述したとおり、参照列出力回
路Crefは、列出力回路OUT[1]乃至列出力回路OUT[n]と、カレントミラー
回路CMを共有している。
電流回路CIrefの入力端子として機能し、端子CT4は、定電流回路CIrefの出
力端子として機能する。
有する。
Lと電気的に接続され、定電流回路CIrefの端子CT4は、カレントミラー回路CM
の端子CT7と電気的に接続されている。カレントミラー回路CMの端子CT8は、出力
端子OTrefと電気的に接続されている。
て、定電流回路CIrefの端子CT4と、出力端子OTrefと、を電気的に接続する
配線である。
接続され、端子CT7は、端子CT8と電気的に接続されている。加えて、端子CT5[
j]と端子CT6[j]の間に、配線IL[j]が電気的に接続され、端子CT7と端子
CT8の間に、配線ILrefが電気的に接続されている。また、端子CT7と端子CT
8の間と配線ILrefとの接続箇所をノードNCMrefとする。カレントミラー回路
CMは、ノードNCMrefの電位を参照して、配線ILrefに流れる電流の量と、配
線IL[1]乃至配線IL[n]のそれぞれに流れる電流の量を等しくする機能を有する
。
T[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流
回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、
出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子
CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、
端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、
トランジスタTr2、トランジスタTr3、容量素子C1、配線OL[1]、配線OL[
j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線
B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[
n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示して
おり、それ以外の回路、配線、素子、及びそれらの符号については省略している。
状況に応じて、場合によって、又は、必要に応じて、オフセット回路111の構成を変更
することができる。
次に、定電流回路CI、及び定電流回路CIrefの内部の構成例について説明する。
及び定電流回路CIrefの内部の構成の例を示した回路図である。
ジスタTr8と、容量素子C3と、を有する。特に、トランジスタTr4は、第1ゲート
と第2ゲートを有する。
ゲートはゲートという語句に置き換えて記載する。加えて、トランジスタの第2ゲートと
は、バックゲートとし、第2ゲートはバックゲートという語句に置き換えて記載する。
トランジスタTr4の第2端子は、定電流回路CIの端子CT2と電気的に接続され、ト
ランジスタTr4のゲートは、容量素子C3の第1端子と電気的に接続され、トランジス
タTr4のバックゲートは、定電流回路CIの端子CT2と電気的に接続されている。容
量素子C3の第2端子は、トランジスタTr4の第2端子と電気的に接続されている。ト
ランジスタTr8の第1端子は、配線FGA[j]と電気的に接続され、トランジスタT
r8の第2端子は、容量素子C3の第1端子と電気的に接続され、トランジスタTr8の
ゲートは、配線FGB[j]と電気的に接続されている。
接続されているため、トランジスタTr4の第2端子と、トランジスタTr4のバックゲ
ートと、は等電位となる。このため、トランジスタTr4の第2端子の電位が上昇すると
、トランジスタTr4のバックゲートの電位も上昇するため、トランジスタTr4は、ノ
ーマリーオン状態となる。逆に、トランジスタTr4の第2端子の電位が下降すると、ト
ランジスタTr4のバックゲートの電位も下降するため、トランジスタTr4は、ノーマ
リーオフ状態となる。つまり、トランジスタTr4の第2端子の電位が変動しても、トラ
ンジスタTr4のバックゲートの電位も変動するため、トランジスタTr4の第2端子の
電位の変動によるトランジスタTr4の第1端子から第2端子に流れる電流量の変化を少
なくすることができる。
。配線FGB[j]は、トランジスタTr8の導通状態、非導通状態の切り替えを行うた
めの配線である。
を容量素子C3によって保持することができる。具体的には、配線FGB[j]に高レベ
ル電位を印加することで、トランジスタTr8を導通状態とし、配線FGA[j]からト
ランジスタTr4のゲートに電位を与える。その後、配線FGB[j]に低レベル電位を
印加して、トランジスタTr8を非導通状態とすることで、トランジスタTr4のゲート
を電気的に浮遊状態にすることができる。
が変動することにより、容量素子C3による容量結合によって、トランジスタTr4のゲ
ートの電位も変動する。なお、トランジスタTr4のゲートの電位の変動量は、容量素子
C3の容量値、トランジスタTr4のゲート容量及び寄生容量などで定まる容量結合係数
と、トランジスタTr4の第2端子の電位と、によって決まる。
ートの電位を変化させることにより、トランジスタTr4の第1端子から第2端子に流れ
る電流量を安定して供給することができる。つまり、トランジスタTr4の第2端子の電
位の変動前後において、定電流回路CIの端子CT2から出力される電流量をあまり変化
しないようにすることができる。
トランジスタTr9と、容量素子C4と、を有する。特に、トランジスタTr6は第1ゲ
ート(ゲートと記載する。)と第2ゲート(バックゲートと記載する。)を有する。
され、トランジスタTr6の第2端子は、定電流回路CIrefの端子CT4と電気的に
接続され、トランジスタTr6のゲートは、容量素子C4の第1端子と電気的に接続され
、トランジスタTr6のバックゲートは、定電流回路CIrefの端子CT4と電気的に
接続されている。容量素子C4の第2端子は、トランジスタTr6の第2端子と電気的に
接続されている。トランジスタTr9の第1端子は、配線FGArefと電気的に接続さ
れ、トランジスタTr9の第2端子は、容量素子C4の第1端子と電気的に接続され、ト
ランジスタTr9のゲートは、配線FGBrefと電気的に接続されている。
したがって、定電流回路CIと同様に、トランジスタTr6の第2端子とトランジスタT
r6のバックゲートとの電気的接続と、トランジスタTr6のゲートと、トランジスタT
r6の第2端子と、の間に有する容量素子C4による容量結合と、によって、定電流回路
CIrefの端子CT4から出力する電流量をあまり変化しないようにすることができる
。
よりもトランジスタTr4のバックゲート絶縁膜が厚く、かつバックゲート側の寄生容量
が小さい場合において、好適である。また、同様に、オフセット回路112の定電流回路
CIrefの構成は、トランジスタTr6のゲート絶縁膜よりもトランジスタTr6のバ
ックゲート絶縁膜が厚く、かつバックゲート側の寄生容量が小さい場合において、好適で
ある。
流回路CIrefとほぼ同様の電流源回路を構成し、該電流源回路への入力電位に対する
出力電流の計算結果について述べている。
T[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流
回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、
出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子
CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、
端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、
トランジスタTr2、トランジスタTr3、トランジスタTr4、トランジスタTr6、
トランジスタTr8、トランジスタTr9、容量素子C1、容量素子C3、容量素子C4
、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配
線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線FGA[1
]、配線FGA[j]、配線FGA[n]、配線FGAref、配線FGB[1]、配線
FGB[j]、配線FGB[n]、配線FGBref、配線IL[1]、配線IL[j]
、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSL
のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略して
いる。
のオフセット回路112の定電流回路CI及び定電流回路CIrefに限定されない。例
えば、定電流回路CI及び定電流回路CIrefの構成を、図4に示すオフセット回路1
15の定電流回路CI及び定電流回路CIrefの構成としてもよい。
112の定電流回路CIのトランジスタTr4、及びオフセット回路112の定電流回路
CIrefのトランジスタTr6の接続構成を変更した回路となっている。具体的には、
オフセット回路115において、トランジスタTr4のバックゲートは、容量素子C3の
第1端子と電気的に接続され、トランジスタTr4のゲートは、トランジスタTr4の第
2端子と電気的に接続されている。なお、トランジスタTr4の第1端子が、端子CT1
と電気的に接続されている点と、トランジスタTr4の第2端子が、端子CT2と電気的
に接続されている点と、については、オフセット回路112と同様である。加えて、オフ
セット回路115において、トランジスタTr6のバックゲートは、容量素子C4の第1
端子と電気的に接続され、トランジスタTr6のゲートは、トランジスタTr6の第2端
子と電気的に接続されている。なお、トランジスタTr6の第1端子が、端子CT3と電
気的に接続されている点と、トランジスタTr6の第2端子が、端子CT4と電気的に接
続されている点と、については、オフセット回路112と同様である。
の第1端子は、配線BGA[1]と電気的に接続され、トランジスタTr8のゲートは、
配線BGB[1]と電気的に接続されている。同様に、列出力回路OUT[j]の定電流
回路CIのトランジスタTr8の第1端子は、配線BGA[j]と電気的に接続され、ト
ランジスタTr8のゲートは、配線BGB[j]と電気的に接続されている。更に、同様
に、列出力回路OUT[n]の定電流回路CIのトランジスタTr8の第1端子は、配線
BGA[n]と電気的に接続され、トランジスタTr8のゲートは、配線BGB[n]と
電気的に接続されている。参照列出力回路Crefの定電流回路CIrefのトランジス
タTr9の第1端子は、配線BGArefと電気的に接続され、トランジスタTr9のゲ
ートは、配線BGBrefと電気的に接続されている。
絶縁膜よりもトランジスタTr4のゲート絶縁膜が厚く、かつゲート側の寄生容量が小さ
い場合において、好適である。また、同様に、オフセット回路115の定電流回路CIr
efの構成は、トランジスタTr6のバックゲート絶縁膜よりもトランジスタTr6のゲ
ート絶縁膜が厚く、かつゲート側の寄生容量が小さい場合において、好適である。
ット回路116の定電流回路CI及び定電流回路CIrefの構成としてもよい。
説明する。定電流回路CIは、トランジスタTr4と、トランジスタTr81と、トラン
ジスタTr82と、容量素子C31と、容量素子C32と、を有し、定電流回路CIre
fは、トランジスタTr6と、トランジスタTr91と、トランジスタTr92と、容量
素子C41と、容量素子C42と、を有する。
1端子は、端子CT1と電気的に接続され、トランジスタTr4の第2端子は、端子CT
2と電気的に接続され、トランジスタTr4のゲートは、容量素子C31の第1端子と電
気的に接続され、トランジスタTr4のバックゲートは、容量素子C32の第1端子と電
気的に接続されている。容量素子C31の第2端子は、トランジスタTr4の第2端子と
電気的に接続され、容量素子C32の第2端子は、トランジスタTr4の第2端子と電気
的に接続されている。トランジスタTr81の第1端子は、配線FG[j]と電気的に接
続され、トランジスタTr81の第2端子は、容量素子C31の第1端子と電気的に接続
され、トランジスタTr81のゲートは、配線GWと電気的に接続されている。トランジ
スタTr82の第1端子は、配線BG[j]と電気的に接続され、トランジスタTr82
の第2端子は、容量素子C32の第1端子と電気的に接続され、トランジスタTr82の
ゲートは、配線GWと電気的に接続されている。
6の第1端子は、端子CT3と電気的に接続され、トランジスタTr6の第2端子は、端
子CT4と電気的に接続され、トランジスタTr6のゲートは、容量素子C41の第1端
子と電気的に接続され、トランジスタTr6のバックゲートは、容量素子C42の第1端
子と電気的に接続されている。容量素子C41の第2端子は、トランジスタTr6の第2
端子と電気的に接続され、容量素子C42の第2端子は、トランジスタTr6の第2端子
と電気的に接続されている。トランジスタTr91の第1端子は、配線FGrefと電気
的に接続され、トランジスタTr91の第2端子は、容量素子C41の第1端子と電気的
に接続され、トランジスタTr91のゲートは、配線GWと電気的に接続されている。ト
ランジスタTr92の第1端子は、配線BGrefと電気的に接続され、トランジスタT
r92の第2端子は、容量素子C42の第1端子と電気的に接続され、トランジスタTr
92のゲートは、配線GWと電気的に接続されている。
ランジスタTr4のゲートの電位は、容量素子C31によって保持される。配線BG[J
]は、トランジスタTr4のバックゲートに電位を与えるための配線であり、トランジス
タTr4のバックゲートの電位は、容量素子C32によって保持される。配線FGref
は、トランジスタTr6のゲートに電位を与えるための配線であり、トランジスタTr6
のゲートの電位は、容量素子C41によって保持される。配線BGrefは、トランジス
タTr6のバックゲートに電位を与えるための配線であり、トランジスタTr6のバック
ゲートの電位は、容量素子C42によって保持される。
及びトランジスタTr92の導通状態、非導通状態の切り替えを行うための配線である。
配線GWに高レベル電位を印加することによって、トランジスタTr81、トランジスタ
Tr82、トランジスタTr91、及びトランジスタTr92のそれぞれを導通状態にす
ることができる。このときに、配線FG[1]乃至配線FG[n]、配線BG[1]乃至
配線BG[n]にそれぞれ電位を印加することで、それぞれ定電流回路CIが有するトラ
ンジスタTr4のゲートとバックゲートに電位を与えることができる。同様に、配線FG
ref、配線BGrefにそれぞれ電位を与えることで、トランジスタTr6のゲートと
バックゲートに電位を与えることができる。それぞれの定電流回路CIが有するトランジ
スタTr4のゲートとバックゲート、トランジスタTr6のゲートとバックゲートに電位
を与えた後は、配線GWに低レベル電位を印加して、トランジスタTr81、トランジス
タTr82、トランジスタTr91、及びトランジスタTr92のそれぞれを非導通状態
とすればよい。
ゲート、トランジスタTr6のゲートとバックゲートは、電気的に浮遊状態となるので、
トランジスタTr4の第2端子の電位の変動に応じて、トランジスタTr4のゲートとバ
ックゲートとのそれぞれの電位が容量結合によって変動し、また、トランジスタTr6の
第2端子の電位の変動に応じて、トランジスタTr6のゲートとバックゲートとのそれぞ
れの電位が容量結合によって変動する。このため、トランジスタTr4の第2端子の電位
が変動しても、定電流回路CIの端子CT2から出力する電流量をあまり変化しないよう
にすることができる。同様に、トランジスタTr6の第2端子の電位が変動しても、定電
流回路CIrefの端子CT4から出力する電流量をあまり変化しないようにすることが
できる。また、オフセット回路116の定電流回路CI及び定電流回路CIrefは、全
てのトランジスタTr4のゲートとバックゲート、トランジスタTr6のゲートとバック
ゲート、に対してそれぞれ独立に電位を与えることができるため、オフセット回路112
よりも細かく定電流回路CI及び定電流回路CIrefの動作点を設定することができる
。
図3乃至図5に示す回路構成に限定されない。場合によって、状況に応じて、又は、必要
に応じて、定電流回路CI及び定電流回路CIrefの回路構成を変更してもよい。
成を、図6乃至図8に示す。
路111の定電流回路CI、及び定電流回路CIrefの内部の構成の例を示した回路図
である。
ードDI1と、容量素子C3と、を有する。特に、トランジスタTr4は、第1ゲート(
ゲートと記載する。)と第2ゲート(バックゲートと記載する。)を有する。
トランジスタTr4の第2端子は、定電流回路CIの端子CT2と電気的に接続され、ト
ランジスタTr4のゲートは、容量素子C3の第1端子と電気的に接続され、トランジス
タTr4のバックゲートは、定電流回路CIの端子CT2と電気的に接続されている。容
量素子C3の第2端子は、トランジスタTr4の第2端子と電気的に接続されている。ダ
イオードDI1の入力端子は、配線FG[j]と電気的に接続され、ダイオードDI1の
出力端子は、容量素子C3の第1端子と電気的に接続されている。
を容量素子C3によって保持することができる。具体的には、配線FG[j]から、ダイ
オードDI1を介して、トランジスタTr4のゲートに電位を与えることで、容量素子C
3の第1端子に該電位を保持することができる。なお、ダイオードDI1は整流作用を有
するため、配線FG[j]を元の電位(容量素子C3の第1端子に保持した電位よりも低
い電位)に戻しても、容量素子C3の第1端子から配線FG[j]に電流は流れない。つ
まり、トランジスタTr4のゲートを電気的に浮遊状態にすることができる。
ダイオードDI2と、容量素子C4と、を有する。特に、トランジスタTr6は、第1ゲ
ート(ゲートと記載する。)と第2ゲート(バックゲートと記載する。)を有する。
され、トランジスタTr6の第2端子は、定電流回路CIrefの端子CT4と電気的に
接続され、トランジスタTr6のゲートは、容量素子C4の第1端子と電気的に接続され
、トランジスタTr6のバックゲートは、定電流回路CIrefの端子CT4と電気的に
接続されている。容量素子C4の第2端子は、トランジスタTr6の第2端子と電気的に
接続されている。ダイオードDI2の入力端子は、配線FGrefと電気的に接続され、
ダイオードDI2の出力端子は、容量素子C4の第1端子と電気的に接続されている。
電流回路CIのトランジスタTr8をダイオードDI1に置き換え、定電流回路CIre
fのトランジスタTr9をダイオードDI2に置き換えた構成となっている。そのため、
トランジスタTr4における、第2端子とバックゲートとが電気的に接続されている効果
、容量素子C3による容量結合の効果、については、図3の定電流回路CIの説明の記載
を参酌し、トランジスタTr6における、第2端子とバックゲートとが電気的に接続され
ている効果、容量素子C4による容量結合の効果、については、図3の定電流回路CIr
efの説明の記載を参酌する。
UT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電
流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]
、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端
子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]
、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1
、トランジスタTr2、トランジスタTr3、トランジスタTr6、ダイオードDI1、
ダイオードDI2、容量素子C1、容量素子C3、容量素子C4、配線OL[1]、配線
OL[j]、配線OL[n]、配線ORP、配線OSP、配線B[1]、配線B[j]、
配線B[n]、配線Bref、配線FG[1]、配線FG[j]、配線FG[n]、配線
FGref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノー
ドNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線
、素子、及びそれらの符号については省略している。
路111の定電流回路CI、及び定電流回路CIrefの内部の構成の例を示した回路図
である。
路112Aの定電流回路CIのトランジスタTr4、及びオフセット回路112Aの定電
流回路CIrefのトランジスタTr6の接続構成を変更した回路となっている。具体的
には、オフセット回路115Aにおいて、トランジスタTr4のバックゲートは、容量素
子C3の第1端子と電気的に接続され、トランジスタTr4のゲートは、トランジスタT
r4の第2端子と電気的に接続されている。なお、トランジスタTr4の第1端子が、端
子CT1と電気的に接続されている点と、トランジスタTr4の第2端子が、端子CT2
と電気的に接続されている点と、については、オフセット回路112Aと同様である。加
えて、オフセット回路115Aにおいて、トランジスタTr6のバックゲートは、容量素
子C4の第1端子と電気的に接続され、トランジスタTr6のゲートは、トランジスタT
r6の第2端子と電気的に接続されている。なお、トランジスタTr6の第1端子が、端
子CT3と電気的に接続されている点と、トランジスタTr6の第2端子が、端子CT4
と電気的に接続されている点と、については、オフセット回路112Aと同様である。
入力端子は、配線BG[1]と電気的に接続され、ダイオードDI1の出力端子は、列出
力回路OUT[1]の定電流回路CIのトランジスタTr4のバックゲートと電気的に接
続されている。同様に、列出力回路OUT[j]の定電流回路CIのダイオードDI1の
入力端子は、配線BG[j]と電気的に接続され、ダイオードDI1の出力端子は、列出
力回路OUT[j]の定電流回路CIのトランジスタTr4のバックゲートと電気的に接
続されている。更に、同様に、列出力回路OUT[n]の定電流回路CIのダイオードD
I1の入力端子は、配線BG[n]と電気的に接続され、ダイオードDI1の出力端子は
、列出力回路OUT[n]の定電流回路CIのトランジスタTr4のバックゲートと電気
的に接続されている。参照列出力回路Crefの定電流回路CIrefのダイオードDI
2の入力端子は、配線BGrefと電気的に接続され、ダイオードDI2の出力端子は、
参照列出力回路Crefの定電流回路CIrefのトランジスタTr6のバックゲートと
電気的に接続されている。
電流回路CIのトランジスタTr8をダイオードDI1に置き換え、定電流回路CIre
fのトランジスタTr9をダイオードDI2に置き換えた構成となっている。そのため、
トランジスタTr4における、第2端子とゲートとが電気的に接続されている効果、容量
素子C3による容量結合の効果、については、図4の定電流回路CIの説明の記載を参酌
し、トランジスタTr6における、第2端子とゲートとが電気的に接続されている効果、
容量素子C4による容量結合の効果、については、図4の定電流回路CIrefの説明の
記載を参酌する。
路111の定電流回路CI、及び定電流回路CIrefの内部の構成の例を示した回路図
である。
て説明する。定電流回路CIは、トランジスタTr4と、ダイオードDI11と、ダイオ
ードDI12と、容量素子C31と、容量素子C32と、を有し、定電流回路CIref
は、トランジスタTr6と、ダイオードDI21と、ダイオードDI22と、容量素子C
41と、容量素子C42と、を有する。
1端子は、端子CT1と電気的に接続され、トランジスタTr4の第2端子は、端子CT
2と電気的に接続され、トランジスタTr4のゲートは、容量素子C31の第1端子と電
気的に接続され、トランジスタTr4のバックゲートは、容量素子C32の第1端子と電
気的に接続されている。容量素子C31の第2端子は、トランジスタTr4の第2端子と
電気的に接続され、容量素子C32の第2端子は、トランジスタTr4の第2端子と電気
的に接続されている。ダイオードDI11の入力端子は、配線FG[j]と電気的に接続
され、ダイオードDI11の出力端子は、容量素子C31の第1端子と電気的に接続され
ている。ダイオードDI12の入力端子は、配線BG[j]と電気的に接続され、ダイオ
ードDI12の出力端子は、容量素子C32の第1端子と電気的に接続されている。
6の第1端子は、端子CT3と電気的に接続され、トランジスタTr6の第2端子は、端
子CT4と電気的に接続され、トランジスタTr6のゲートは、容量素子C41の第1端
子と電気的に接続され、トランジスタTr6のバックゲートは、容量素子C42の第1端
子と電気的に接続されている。容量素子C41の第2端子は、トランジスタTr6の第2
端子と電気的に接続され、容量素子C42の第2端子は、トランジスタTr6の第2端子
と電気的に接続されている。ダイオードDI21の入力端子は、配線FGrefと電気的
に接続され、ダイオードDI21の出力端子は、容量素子C41の第1端子と電気的に接
続されている。ダイオードDI22の入力端子は、配線BGrefと電気的に接続され、
ダイオードDI22の出力端子は、容量素子C42の第1端子と電気的に接続されている
。
ランジスタTr4のゲートの電位は、容量素子C31によって保持される。配線BG[j
]は、トランジスタTr4のバックゲートに電位を与えるための配線であり、トランジス
タTr4のバックゲートの電位は、容量素子C32によって保持される。配線FGref
は、トランジスタTr6のゲートに電位を与えるための配線であり、トランジスタTr6
のゲートの電位は、容量素子C41によって保持される。配線BGrefは、トランジス
タTr6のバックゲートに電位を与えるための配線であり、トランジスタTr6のバック
ゲートの電位は、容量素子C42によって保持される。
電流回路CIのトランジスタTr81をダイオードDI11に置き換え、トランジスタT
r82をダイオードDI12に置き換え、定電流回路CIrefのトランジスタTr91
をダイオードDI21に置き換え、トランジスタTr92をダイオードDI22に置き換
えた構成となっている。そのため、トランジスタTr4における、第2端子とゲートとが
電気的に接続されている効果、容量素子C31、容量素子C32による容量結合の効果、
については、図5の定電流回路CIの説明の記載を参酌し、トランジスタTr6における
、第2端子とゲートとが電気的に接続されている効果、容量素子C41、容量素子C42
による容量結合の効果、については、図5の定電流回路CIrefの説明の記載を参酌す
る。
次に、カレントミラー回路CMの内部の構成例について説明する。
路CMの内部の構成の例を示した回路図である。
れぞれにトランジスタTr5を有し、参照列出力回路CrefにトランジスタTr7を有
する。
路CMの端子CT5[j]と、端子CT6[j]と、に電気的に接続されている。列出力
回路OUT[j]が有するトランジスタTr5の第2端子は、配線VSSLと電気的に接
続されている。列出力回路OUT[j]が有するトランジスタTr5のゲートは、カレン
トミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
路CMの端子CT7と、端子CT8と、に電気的に接続されている。参照列出力回路Cr
efが有するトランジスタTr7の第2端子は、配線VSSLと電気的に接続されている
。参照列出力回路Crefが有するトランジスタTr7のゲートは、カレントミラー回路
CMの端子CT7と、端子CT8と、に電気的に接続されている。
T[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流
回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、
出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子
CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、
端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、
トランジスタTr2、トランジスタTr3、トランジスタTr5、トランジスタTr7、
容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配
線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配
線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref
、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそ
れらの符号については省略している。
次に、メモリセルアレイ120に適用できる回路構成の例について説明する。図10に
、メモリセルアレイ120の一例として、メモリセルアレイ121を示す。
メモリセルアレイ121が有する全てのメモリセルAMのそれぞれは、トランジスタTr
11と、トランジスタTr12と、容量素子C2と、を有する。メモリセルAMref[
1]乃至メモリセルAMref[m]のそれぞれは、トランジスタTr11と、トランジ
スタTr12と、容量素子C2と、を有する。
明する。トランジスタTr11の第1端子は、トランジスタTr12のゲートと、容量素
子C2の第1端子と、に電気的に接続され、トランジスタTr11の第2端子は、配線W
D[j]と電気的に接続され、トランジスタTr11のゲートは、配線WW[i]と電気
的に接続されている。トランジスタTr12の第1端子は、配線B[j]と電気的に接続
され、トランジスタTr12の第2端子は、配線VRと電気的に接続される。容量素子C
2の第2端子は、配線RW[i]と電気的に接続されている。
タTr12のゲートと、容量素子C2の第1端子と、の接続箇所をノードN[i,j]と
する。本発明の一態様において、ノードN[i,j]には、第1アナログデータに応じた
電位を保持する。
端子は、トランジスタTr12のゲートと、容量素子C2の第1端子と、に電気的に接続
され、トランジスタTr11の第2端子は、配線WDrefと電気的に接続され、トラン
ジスタTr11のゲートは、配線WW[i]と電気的に接続されている。トランジスタT
r12の第1端子は、配線Brefと電気的に接続され、トランジスタTr12の第2端
子は、配線VRと電気的に接続される。容量素子C2の第2端子は、配線RW[i]と電
気的に接続されている。
スタTr12のゲートと、容量素子C2の第1端子と、の接続箇所をノードNref[i
]とする。
ルAM[i,1]、メモリセルAM[m,1]、メモリセルAM[1,j]、メモリセル
AM[i,j]、メモリセルAM[m,j]、メモリセルAM[1,n]、メモリセルA
M[i,n]、メモリセルAM[m,n]、メモリセルAMref[1]、メモリセルA
Mref[i]、メモリセルAMref[m]、配線RW[1]、配線RW[i]、配線
RW[m]、配線WW[1]、配線WW[i]、配線WW[m]、配線WD[1]、配線
WD[j]、配線WD[n]、配線WDref、配線B[1]、配線B[j]、配線B[
n]、配線Bref、配線VR、出力端子SPT[1]、出力端子SPT[j]、出力端
子SPT[n]、ノードN[1,1]、ノードN[i,1]、ノードN[m,1]、ノー
ドN[1,j]、ノードN[i,j]、ノードN[m,j]、ノードN[1,n]、ノー
ドN[i,n]、ノードN[m,n]、ノードNref[1]、ノードNref[i]、
ノードNref[m]、トランジスタTr11、トランジスタTr12、容量素子C2の
み図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略してい
る。
及びトランジスタTr12は、それぞれOSトランジスタであることが好ましい。加えて
、トランジスタTr1乃至トランジスタTr9、トランジスタTr11、及びトランジス
タTr12のそれぞれのチャネル形成領域は、実施の形態5に記載する金属酸化物を有す
ることがより好ましい。具体的には、例えば、金属酸化物は、インジウム、元素M(元素
Mはアルミニウム、ガリウム、イットリウム、またはスズ)、亜鉛の少なくとも一を含む
酸化物であることが更に好ましい。
タTr12として、OSトランジスタを用いることにより、トランジスタTr1乃至トラ
ンジスタTr9、トランジスタTr11、及びトランジスタTr12のそれぞれのリーク
電流を抑えることができるため、計算精度の高い積和演算処理回路を実現できる場合があ
る。特に、トランジスタTr11として、OSトランジスタを用いることにより、トラン
ジスタTr11が非導通状態における、保持ノードから書き込みワード線へのリーク電流
を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少な
くすることができるため、半導体装置の消費電力を低減することができる。
及びトランジスタTr12の全てにOSトランジスタを適用することによって、半導体装
置の作製工程を短縮することができる。つまり、半導体装置の生産時間を少なくすること
ができるため、一定時間当たりの生産数を増加することができる。
ジスタTr12は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、
トランジスタTr1、トランジスタTr4乃至トランジスタTr7、及びトランジスタT
r12のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電
圧に適切にバイアスされているものとする。なお、トランジスタTr1、トランジスタT
r4乃至トランジスタTr7、及びトランジスタTr12の動作が、理想的な飽和領域で
の動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、ト
ランジスタTr1、トランジスタTr4乃至トランジスタTr7、及びトランジスタTr
12のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものと
みなす。
じて、上述した構成例を互いに組み合わせた構成としてもよい。
ここでは、本発明の一態様の半導体装置100の動作の一例について説明する。なお、
本動作例で説明する半導体装置100は、オフセット回路110として、図11に示すオ
フセット回路150を適用し、かつ半導体装置100のメモリセルアレイ120として、
図13に示すメモリセルアレイ160を適用した構成とする。
及び定電流回路CIrefと、図9のオフセット回路113が有するカレントミラー回路
CMと、を適用させた回路構成となっている。図11に示す構成を適用することによって
、オフセット回路150を、全て同一の極性のトランジスタによって構成することができ
る。なお、本動作例の説明として、図11は、列出力回路OUT[j]、列出力回路OU
T[j+1]、及び参照列出力回路Crefを図示している。
トミラー回路CMの端子CT5[j]に流れる電流をIC[j]と記載し、列出力回路O
UT[j+1]の定電流回路CIの端子CT2からカレントミラー回路CMの端子CT5
[j+1]に流れる電流をIC[j+1]と記載し、参照列出力回路Crefの定電流回
路CIrefの端子CT4からカレントミラー回路CMの端子CT7に流れる電流をIC
refと記載する。また、カレントミラー回路CMにおいて、列出力回路OUT[j]の
配線IL[j]を介してトランジスタTr5の第1端子に流れる電流と、列出力回路OU
T[j+1]の配線IL[j+1]を介してトランジスタTr5の第1端子に流れる電流
と、参照列出力回路Crefの配線ILrefを介してトランジスタTr7に流れる電流
と、をICMと記載する。つまり、列出力回路OUT[j]において、カレントミラー回
路CMの端子CT6[j]には、IC[j]-ICMの電流が流れ、列出力回路OUT[
j+1]において、カレントミラー回路CMの端子CT6[j+1]には、IC[j+1
]-ICMの電流が流れる。更に、列出力回路OUT[j]の配線OL[j]からトラン
ジスタTr1の第1端子又はトランジスタTr2の第1端子に流れる電流をICP[j]
と記載し、列出力回路OUT[j+1]の配線OL[j+1]からトランジスタTr1の
第1端子又はトランジスタTr2の第1端子に流れる電流をICP[j+1]と記載する
。そして、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に出力する電
流をIB[j]と記載し、列出力回路OUT[j+1]の出力端子OT[j+1]から配
線B[j+1]に出力する電流をIB[j+1]と記載し、参照列出力回路Crefの出
力端子OTrefから配線Brefに出力する電流をIBrefと記載する。なお、本動
作例では、IB[j]、IB[j+1]、及びIBrefが常に0以上の電流値となるよ
うに、列出力回路OUT[j]の定電流回路CIから出力されるIC[j]、列出力回路
OUT[j+1]の定電流回路CIから出力されるIC[j+1]、及び参照列出力回路
Crefの定電流回路CIrefから出力されるICrefはそれぞれ十分に大きい電流
値とする。
路150Aを適用してもよい。オフセット回路150Aは、図6のオフセット回路112
Aの定電流回路CI及び定電流回路CIrefと、図9のオフセット回路113が有する
カレントミラー回路CMと、を適用させた回路構成となっている。オフセット回路150
Aは、オフセット回路150の定電流回路CIが有するトランジスタTr8をダイオード
DI1に置き換え、オフセット回路150の定電流回路CIrefが有するトランジスタ
Tr9をダイオードDI2に置き換えた構成となっているため、オフセット回路150A
は、ほぼオフセット回路150の等価回路として考えることができる。
の構成であり、本動作例の説明として、図13は、メモリセルAM[i,j]、メモリセ
ルAM[i+1,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j+
1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]を図示してい
る。
j+1]から入力される電流をIB[j+1]と記載し、配線Brefから入力される電
流をIBrefと記載する。また、配線B[j]に電気的に接続されている出力端子SP
T[j]から出力される電流をΔIB[j]と記載し、配線B[j+1]に電気的に接続
されている出力端子SPT[j+1]から出力される電流をΔIB[j+1]と記載する
。
半導体装置100の動作例のタイミングチャートを示す。図14のタイミングチャートは
、時刻T01乃至時刻T04における、配線FGA[j]、配線FGB[j]、配線FG
A[j+1]、配線FGB[j+1]、配線FGAref、及び配線FGBrefの電位
の変動を示している。図16のタイミングチャートは、時刻T04以降の動作として、時
刻T11乃至時刻T18における、配線WW[i]、配線WW[i+1]、配線WD[j
]、配線WD[j+1]、配線WDref、ノードN[i,j]、ノードN[i,j+1
]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、ノ
ードNref[i+1]、配線RW[i]、配線RW[i+1]、配線OSP、及び配線
ORPの電位の変動を示し、電流ΣI[i,j]、電流ΣI[i,j+1]、及び電流I
Brefの大きさの変動を示している。なお、電流ΣI[i,j]は、メモリセルAM[
i,j]のトランジスタTr12に流れる電流をiについて和をとった値であり、電流Σ
I[i,j+1]は、メモリセルAM[i,j+1]のトランジスタTr12に流れる電
流をiについて和をとった値である。図17のタイミングチャートは、図16のタイミン
グチャートの時刻T19以降を示しており、時刻T24まで記載している。なお、時刻T
19以降において、配線WW[i]、配線WW[i+1]、配線ORP、配線OSPのそ
れぞれの電位は、低レベル電位のまま変動せず、配線WD[j]、配線WD[j+1]、
配線WDrefのそれぞれの電位は、接地電位のまま変動しないため、図17のタイミン
グチャートでは、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j
+1]、配線WDref、配線ORP、配線OSPの電位の変動の記載を省略している。
また、図17のタイミングチャートは、後述するΔIB[j]、ΔIB[j+1]の電流
の大きさの変動を記載している。
時刻T01から時刻T03までの間において、配線FGB[j]、配線FGB[j+1
]、及び配線FGBrefに高レベル電位(図14では、Highと表記している。)が
印加されている。このとき、列出力回路OUT[j]、及び列出力回路OUT[j+1]
が有するそれぞれの定電流回路CIのトランジスタTr8のゲートに高レベル電位が印加
されるため、トランジスタTr8は導通状態となる。また、参照列出力回路Crefが有
する定電流回路CIrefのトランジスタTr9のゲートに高レベル電位が印加されるた
め、トランジスタTr9は導通状態となる。
は、接地電位としてGND電位が印加されている。
それぞれ所定の電位が印加される。このとき、列出力回路OUT[j]、及び列出力回路
OUT[j+1]が有するそれぞれの定電流回路CIのトランジスタTr8が導通状態と
なっているため、配線FGA[j]の電位、及び配線FGA[j+1]の電位は、それぞ
れ列出力回路OUT[j]の定電流回路CIのトランジスタTr4のゲート、及び列出力
回路OUT[j+1]の定電流回路CIのトランジスタTr4のゲートに印加される。ま
た、参照列出力回路Crefが有する定電流回路CIrefのトランジスタTr9が導通
状態となっているため、配線FGArefの電位は、参照列出力回路Crefの定電流回
路CIrefのトランジスタTr6のゲートに印加される。
時刻T03から時刻T04までの間において、配線FGB[j]、配線FGB[j+1
]、及び配線FGBrefに低レベル電位(図14では、Lowと表記している。)が印
加されている。これにより、列出力回路OUT[j]、及び列出力回路OUT[j+1]
が有するそれぞれの定電流回路CIのトランジスタTr8のゲートに低レベル電位が印加
されるため、トランジスタTr8は非導通状態となる。また、参照列出力回路Crefが
有する定電流回路CIrefのトランジスタTr9のゲートに低レベル電位が印加される
ため、トランジスタTr9は非導通状態となる。
電位は、列出力回路OUT[j]の定電流回路CIの容量素子C3によって保持され、列
出力回路OUT[j+1]の定電流回路CIのトランジスタTr4のゲートの電位は、列
出力回路OUT[j+1]の定電流回路CIの容量素子C3によって保持される。同様に
、参照列出力回路Crefの定電流回路CIrefのトランジスタTr6のゲートの電位
は、参照列出力回路Crefの定電流回路CIrefの容量素子C4によって保持される
。
び定電流回路CIrefの動作点を設定することができる。
置100の場合、その動作例を図15に示す。
地電位としてGND電位が印加されている。
れ所定の電位が印加される。このとき、配線FG[j]の電位、及び配線FG[j+1]
の電位は、それぞれ列出力回路OUT[j]の定電流回路CIのトランジスタTr4のゲ
ート、及び列出力回路OUT[j+1]の定電流回路CIのトランジスタTr4のゲート
に印加される。また、配線FGrefの電位は、参照列出力回路Crefの定電流回路C
IrefのトランジスタTr6のゲートに印加される。
ND電位が印加されている。このとき、列出力回路OUT[j]の定電流回路CIのダイ
オードDI1の整流作用により、列出力回路OUT[j]の定電流回路CIのトランジス
タTr4のゲートの電位は、出力回路OUT[j]の定電流回路CIの容量素子C3に保
持され、列出力回路OUT[j+1]の定電流回路CIのトランジスタTr4のゲートの
電位は、列出力回路OUT[j+1]の定電流回路CIの容量素子C3に保持される。同
様に、参照列出力回路Crefの定電流回路CIrefのダイオードDI2の整流作用に
より、参照列出力回路Crefの定電流回路CIrefのトランジスタTr6のゲートの
電位は、参照列出力回路Crefの定電流回路CIrefの容量素子C4に保持される。
及び定電流回路CIrefの動作点を設定することができる。
時刻T11から時刻T12までの間において、配線WW[i]に高レベル電位(図16
ではHighと表記している。)が印加され、配線WW[i+1]に低レベル電位(図1
6ではLowと表記している。)が印加されている。加えて、配線WD[j]には接地電
位(図16ではGNDと表記している。)よりもVPR-VX[i,j]大きい電位が印
加され、配線WD[j+1]には接地電位よりもVPR-VX[i,j+1]大きい電位
が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更
に、配線RW[i]、及び配線RW[i+1]にはそれぞれ基準電位(図16ではREF
Pと表記している。)が印加されている。
応する電位である。また、電位VPRは、参照アナログデータに対応する電位である。
ルAMref[i]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加さ
れるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセル
AMref[i]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メ
モリセルAM[i,j]において、配線WD[j]とノードN[i,j]とが電気的に接
続されるため、ノードN[i,j]の電位は、VPR-VX[i,j]となる。同様に、
メモリセルAM[i,j+1]において、配線WD[j+1]とノードN[i,j+1]
とが電気的に接続されるため、ノードN[i,j+1]の電位は、VPR-VX[i,j
+1]となり、メモリセルAMref[i]において、配線WDrefとノードNref
[i]とが電気的に接続されるため、ノードNref[i]の電位は、VPRとなる。
AMref[i]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電
流を考える。配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1
端子を介して第2端子に流れる電流I0[i,j]は、次の式で表すことができる。
容量などで決まる定数である。また、Vthは、トランジスタTr12のしきい値電圧で
ある。
流は、I0[i,j]となる。
の第1端子を介して第2端子に流れる電流I0[i,j+1]は、次の式で表すことがで
きる。
]に流れる電流は、I0[i,j+1]となる。
子を介して第2端子に流れる電流Iref0[i]は、次の式で表すことができる。
流は、Iref0[i]となる。
リセルAMref[i+1]のそれぞれのトランジスタTr11のゲートに低レベル電位
が印加されるため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]
、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、非導通状
態となる。このため、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノー
ドNref[i+1]への電位の保持は行われない。
時刻T12から時刻T13までの間において、配線WW[i]に低レベル電位が印加さ
れる。このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモ
リセルAMref[i]のそれぞれのトランジスタTr11のゲートに低レベル電位が印
加されるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリ
セルAMref[i]のそれぞれのトランジスタTr11は非導通状態となる。
れている。このため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1
]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、時刻T
02以前から非導通状態となっている。
ルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i
]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は非導通状
態となっているため、時刻T02から時刻T03までの間では、ノードN[i,j]、ノ
ードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノード
Nref[i]、及びノードNref[i+1]のそれぞれの電位が保持される。
、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i
+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]の
それぞれのトランジスタTr11にOSトランジスタを適用することによって、トランジ
スタTr11のソース-ドレイン間に流れるリーク電流を小さくすることができるため、
それぞれのノードの電位を長時間保持することができる。
及び配線WDrefには接地電位が印加されている。メモリセルAM[i,j]、メモリ
セルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j
+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれ
のトランジスタTr11は、非導通状態となっているため、配線WD[j]、配線WD[
j+1]、及び配線WDrefからの電位の印加によって、メモリセルAM[i,j]、
メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+
1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそ
れぞれのノードに保持されている電位が書き換えられることは無い。
時刻T13から時刻T14までの間において、配線WW[i]に低レベル電位が印加さ
れ、配線WW[i+1]に高レベル電位が印加されている。加えて、配線WD[j]には
接地電位よりもVPR-VX[i+1,j]大きい電位が印加され、配線WD[j+1]
には接地電位よりもVPR-VX[i+1,j+1]大きい電位が印加され、配線WDr
efには接地電位よりもVPR大きい電位が印加されている。更に、時刻T12から引き
続き、配線RW[i]、及び配線RW[i+1]には、それぞれ基準電位が印加されてい
る。
ータに対応する電位である。
メモリセルAMref[i+1]のそれぞれのトランジスタTr11のゲートに高レベル
電位が印加されるため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+
1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、導通
状態となる。そのため、メモリセルAM[i+1,j]において、配線WD[j]とノー
ドN[i+1,j]とが電気的に接続されるため、ノードN[i+1,j]の電位は、V
PR-VX[i+1,j]となる。同様に、メモリセルAM[i+1,j+1]において
、配線WD[j+1]とノードN[i+1,j+1]とが電気的に接続されるため、ノー
ドN[i+1,j+1]の電位は、VPR-VX[i+1,j+1]となり、メモリセル
AMref[i+1]において、配線WDrefとノードNref[i+1]とが電気的
に接続されるため、ノードNref[i+1]の電位は、VPRとなる。
モリセルAMref[i+1]のそれぞれのトランジスタTr12の第1端子から第2端
子に流れる電流を考える。配線B[j]からメモリセルAM[i+1,j]のトランジス
タTr12の第1端子を介して第2端子に流れる電流I0[i+1,j]は、次の式で表
すことができる。
流は、I0[i,j]+I0[i+1,j]となる。
12の第1端子を介して第2端子に流れる電流I0[i+1,j+1]は、次の式で表す
ことができる。
]に流れる電流は、I0[i,j+1]+I0[i+1,j+1]となる。
1端子を介して第2端子に流れる電流Iref0[i+1]は、次の式で表すことができ
る。
流は、Iref0[i]+Iref0[i+1]となる。
時刻T14から時刻T15までの間において、時刻T11から時刻T12までの間の動
作、又は時刻T13から時刻T14までの間の動作と同様に、残りのメモリセルAMに第
1アナログデータに対応する電位が書き込まれ、残りのメモリセルAMrefに電位VP
Rが書き込まれるものとする。したがって、全てのメモリセルAMのそれぞれのトランジ
スタTr12に流れる電流の総和は、列出力回路OUT[j]の出力端子OT[j]から
配線B[j]に流れる電流となり、ΣI0[i,j](このΣはiについて和をとってい
る。)となる。
refには、メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれの
トランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、配線Bref
には、IBref=ΣIref0[i](このΣはiについて和をとっている。)の電流
が流れる。
本明細書では、時刻T09より前の時刻において、配線ILrefに流れる電流をICM
0と記載する。
満たすように、トランジスタTr7のゲートの電位(ノードNCMrefの電位)が設定
され、ICM0が決まる。
refの電位)を参照しているため、列出力回路OUT[1]乃至列出力回路OUT[n
]のそれぞれの配線IL[1]乃至配線IL[n]に、同じ電流ICM0が流れる。
時刻T15から時刻T16までの間において、配線ORPを高レベル電位とする。この
とき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタT
r3のゲートに高レベル電位が印加されるため、トランジスタTr3は導通状態となる。
このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C
1の第1端子に低レベル電位が印加され、容量素子C1の電位が初期化される。なお、時
刻T16の時点において、配線ORPには低レベル電位を印加して、列出力回路OUT[
1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3を非導通状態としてい
る。
時刻T16から時刻T17までの間において、配線ORPを低レベル電位としている。
上述の通り、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジ
スタTr3のゲートに低レベル電位が印加されるため、トランジスタTr3は非導通状態
となる。
時刻T17から時刻T18までの間において、配線OSPを高レベル電位としている。
上述の通り、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジ
スタTr2のゲートに高レベル電位が印加されるため、トランジスタTr2は導通状態と
なる。このとき、トランジスタTr2の第1端子から、トランジスタTr2の第2端子を
経由して、容量素子C1の第1端子に電流が流れ、容量素子C1によって電位が保持され
る。これにより、トランジスタTr1のゲートの電位が保持されるため、トランジスタT
r1のソース-ドレイン間に、トランジスタTr1のゲートの電位に応じた電流が流れる
。
路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2を非導通状
態としている。このとき、トランジスタTr1のゲートの電位は、容量素子C1に保持さ
れているため、時刻T18以降もトランジスタTr1のソース-ドレイン間に同じ大きさ
の電流が流れ続ける。
ンジスタTr1のソース-ドレイン間に流れる電流をICP[j]とし、定電流回路CI
のトランジスタTr4のソース-ドレイン間に流れる電流をIC[j]とする。また、ト
ランジスタTr5のソース-ドレイン間に流れる電流は、カレントミラー回路CMによっ
てICM0となる。時刻T11から時刻T18までの間では出力端子SPT[j]から電
流を出力しないものとした場合、列出力回路OUT[j]の配線B[j]には、メモリセ
ルAM[1]乃至メモリセルAM[n]のそれぞれのトランジスタTr12に流れる電流
を足し合わせた電流が流れる。つまり、配線B[j]には、ΣI0[i,j](このΣは
iについて和をとっている。)の電流が流れる。したがって、上記より次の式が成り立つ
。
時刻T19以降は、図17を用いて説明する。時刻T19から時刻T20までの間にお
いて、配線RW[i]に基準電位(図17ではREFPと表記している。)よりもVW[
i]高い電位が印加される。このとき、メモリセルAM[i,1]乃至メモリセルAM[
i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電
位VW[i]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は
、容量素子C2の容量、トランジスタTr2のゲート容量、及び寄生容量によって算出さ
れる。本動作例では、説明の煩雑さを避けるため、配線RW[i]の電位の増加分もトラ
ンジスタTr12のゲートの電位の増加分も同じ値として説明する。これは、メモリセル
AM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としていることに
相当する。
j+1]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電
位VW[i]が印加されることによって、ノードN[i,j]、ノードN[i,j+1]
、及びノードNref[i]の電位は、それぞれVW[i]上昇する。
AMref[i]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電
流を考える。配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1
端子を介して第2端子に流れる電流I[i,j]は、次の式で表すことができる。
メモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる
電流は、I[i,j]-I0[i,j](図17では、ΔI[i,j]と表記する。)増
加する。
の第1端子を介して第2端子に流れる電流I[i,j+1]は、次の式で表すことができ
る。
からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子
に流れる電流は、I[i,j+1]-I0[i,j+1](図17では、ΔI[i,j+
1]と表記する。)増加する。
子を介して第2端子に流れる電流Iref[i]は、次の式で表すことができる。
メモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れ
る電流は、Iref[i]-Iref0[i](図17では、ΔIref[i]と表記す
る。)増加する。
refには、メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれの
トランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、配線Bref
には、IBref=ΣIref[i]の電流が流れる。
満たすように、トランジスタTr7のゲートの電位(ノードNCMrefの電位)が設定
され、ICMが決まる。
至時刻T19では、数式(E4)を満たすため、配線B[j]から電流ΔIB[j]は出
力されない。
[i]高い電位が印加されて、メモリセルAM[i,j]のトランジスタTr12に流れ
るソース-ドレイン間電流が変化するため、配線B[j]に電気的に接続されている出力
端子SPT[j]から電流ΔIB[j]が出力される。具体的には、列出力回路OUT[
j]では、定電流回路CIの端子CT2から電流IC[j]が出力され、トランジスタT
r5のソース-ドレイン間に電流ICMが流れ、トランジスタTr1のソース-ドレイン
間に電流ICP[j]が流れるため、電流ΔIB[j]は、メモリセルAM[i,j]の
トランジスタTr12に流れるソース-ドレイン電流をiについて足し合わせたΣI[i
,j]を用いて、次の式で表すことができる。
位VX[i,j]と、複数の第2アナログデータである電位VW[i]と、の積の和に応
じた値となる。つまり、電流ΔIB[j]を計測することによって、第1アナログデータ
と第2アナログデータとの積和の値を求めることができる。
至配線RW[m]のそれぞれの電位を基準電位にしたとき、VW[g]=0(ここでのg
は1以上m以下であり、かつiではない整数である。)となるので、数式(E9)より、
ΔIB[j]=2kVX[i,j]VW[i]が出力される。つまり、メモリセルAM[
i,j]に格納された第1アナログデータと、配線RW[i]に印加された選択信号に相
当する第2アナログデータと、の積に対応したデータが、配線B[j]に電気的に接続さ
れている出力端子SPT[j]から出力される。
から出力される差分電流は、ΔIB[j+1]=2kVX[i,j+1]VW[i]とな
り、メモリセルAM[i,j+1]に格納された第1アナログデータと、配線RW[i]
に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線
B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
時刻T20から時刻T21までの間において、配線RW[i]には接地電位が印加され
ている。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモ
リセルAMref[i]のそれぞれの容量素子C2の第2端子に、接地電位が印加される
ため、ノードN[i,1]乃至ノードN[i,n]、及びノードNref[i]の電位は
、それぞれ時刻T18から時刻T19までの間の電位に戻る。
時刻T21から時刻T22までの間において、配線RW[i+1]を除く配線RW[1
]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i+1]に基準電位
よりもVW[i+1]高い電位を印加するものとする。このとき、時刻T19から時刻T
20までの動作と同様に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,
n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電
位VW[i+1]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
容量結合係数を1としているため、メモリセルAM[i+1,j]、メモリセルAM[i
+1,j+1]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2
端子に、電位VW[i+1]が印加されることによって、ノードN[i+1,j]、ノー
ドN[i+1,j+1]、及びノードNref[i+1]の電位は、それぞれVW[i+
1]上昇する。
]の電位がそれぞれVW[i+1]上昇することにより、メモリセルAM[i+1,j]
、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれ
のトランジスタTr12に流れる電流の量が増加する。メモリセルAM[i+1,j]の
トランジスタTr12に流れる電流をI[i+1,j]としたとき、列出力回路OUT[
j]の出力端子OT[j]から配線B[j]に流れる電流は、I[i+1,j]-I0[
i+1,j](図17では、ΔI[i+1,j]と表記する。)増加することになる。同
様に、メモリセルAM[i+1,j+1]のトランジスタTr12に流れる電流をI[i
+1,j+1]としたとき、列出力回路OUT[j+1]の出力端子OT[j+1]から
配線B[j+1]に流れる電流は、I[i+1,j+1]-I0[i+1,j+1](図
17では、ΔI[i+1,j+1]と表記する。)増加することになる。更に、メモリセ
ルAMref[i+1]のトランジスタTr12に流れる電流をIref[i+1]とし
たとき、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は
、Iref[i+1]-Iref0[i+1](図17では、ΔIref[i+1]と表
記する。)増加することになる。
に考えることができるので、時刻T21から時刻T22までの動作に対して、数式(E9
)を用いると、配線B[j]から出力される差分電流は、ΔIB[j]=2kVX[i+
1,j]VW[i+1]となる。つまり、メモリセルAM[i+1,j]に格納された第
1アナログデータと、配線RW[i+1]に印加された選択信号に相当する第2アナログ
データと、の積に対応したデータが、配線B[j]に電気的に接続されている出力端子S
PT[j]から出力される。
VX[i+1,j+1]VW[i+1]となり、メモリセルAM[i+1,j+1]に格
納された第1アナログデータと、配線RW[i+1]に印加された選択信号に相当する第
2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されて
いる出力端子SPT[j+1]から出力される。
時刻T22から時刻T23までの間において、配線RW[i+1]には接地電位が印加
されている。このとき、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n
]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地
電位が印加されるため、ノードN[i+1,1]乃至ノードN[i+1,n]、及びノー
ドNref[i+1]の電位は、それぞれ時刻T20から時刻T21までの間の電位に戻
る。
時刻T23から時刻T24までの間において、配線RW[i]、及び配線RW[i+1
]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW
[i]に基準電位よりもVW2[i]高い電位を印加し、配線RW[i+1]に基準電位
よりもVW2[i+1]低い電位を印加するものとする。このとき、時刻T19から時刻
T20までの動作と同様に、メモリセルAM[i,1]乃至メモリセルAM[i,n]、
及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[
i]が印加されるため、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及び
メモリセルAMref[i]のそれぞれのトランジスタTr12のゲートの電位が上昇す
る。同時に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメ
モリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位-VW2[
i+1]が印加されるため、メモリセルAM[i+1,1]乃至メモリセルAM[i+1
,n]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12のゲー
トの電位が下降する。
る電位である。
1としているため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメ
モリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が
印加されることによって、ノードN[i,j]、ノードN[i,j+1]、及びノードN
ref[i]の電位は、それぞれVW2[i]上昇する。また、メモリセルAM[i+1
,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそ
れぞれの容量素子C2の第2端子に、電位-VW2[i+1]が印加されることによって
、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1
]の電位は、それぞれVW2[i+1]下降する。
れぞれVW2[i]上昇することにより、メモリセルAM[i,j]、メモリセルAM[
i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12に流
れる電流の量が増加する。ここで、メモリセルAM[i,j]のトランジスタTr12に
流れる電流をI[i,j]とし、メモリセルAM[i,j+1]のトランジスタTr12
に流れる電流をI[i,j+1]とし、メモリセルAMref[i]のトランジスタTr
12に流れる電流をIref[i]とする。
i+1]の電位がそれぞれVW2[i+1]下降することにより、メモリセルAM[i+
1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]の
それぞれのトランジスタTr12に流れる電流の量が減少する。ここで、メモリセルAM
[i+1,j]のトランジスタTr12に流れる電流をI2[i,j]とし、メモリセル
AM[i+1,j+1]のトランジスタTr12に流れる電流をI2[i,j+1]とし
、メモリセルAMref[i+1]のトランジスタTr12に流れる電流をI2ref[
i+1]とする。
流は、(I2[i,j]-I0[i,j])+(I2[i+1,j]-I0[i+1,j
])(図17では、ΔI[j]と表記する。)増加することになる。また、列出力回路O
UT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、(I2
[i,j+1]-I0[i,j+1])+(I2[i+1,j+1]-I0[i+1,j
+1])(図17では、ΔI[j+1]と表記し、ΔI[j+1]は負の電流であるとす
る。)増加することになる。そして、参照列出力回路Crefの出力端子OTrefから
配線Brefに流れる電流は、(Iref[i,j]-Iref0[i,j])+(Ir
ef[i+1,j]-Iref0[i+1,j])(図17では、ΔIBrefと表記す
る。)増加することになる。
に考えることができるので、時刻T23から時刻T24までの動作に対して、数式(E9
)を用いると、配線B[j]から出力される差分電流は、ΔIB[j]=2k{VX[i
,j]VW2[i]-VX[i+1,j]VW2[i+1]}となる。つまり、メモリセ
ルAM[i,j]及びメモリセルAM[i+1,j]に格納されたそれぞれの第1アナロ
グデータと、配線RW[i]及び配線RW[i+1]に印加された選択信号に相当するそ
れぞれの第2アナログデータと、の各々の積の足し合わせに対応したデータが、配線B[
j]に電気的に接続されている出力端子SPT[j]から出力される。
{VX[i,j+1]VW2[i]-VX[i+1,j+1]VW2[i+1]}となり
、メモリセルAM[i,j+1]及びメモリセルAM[i+1,j+1]に格納されたそ
れぞれの第1アナログデータと、配線RW[i]及び配線RW[i+1]に印加された選
択信号に相当するそれぞれの第2アナログデータと、の積に対応したデータが、配線B[
j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
時刻T24以降において、配線RW[i]、配線RW[i+1]には接地電位を印加し
ている。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、メモリセ
ルAM[i+1,1]乃至メモリセルAM[i+1,n]、メモリセルAMref[i]
、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電
位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、ノードN[i+1,
1]乃至ノードN[i+1,n]、ノードNref[i]、及びノードNref[i+1
]の電位は、それぞれ時刻T22から時刻T23までの間の電位に戻る。
実行できる。つまり、高速な積和演算処理を実現する半導体装置を提供することができる
。
る。
本実施の形態では、ニューラルネットワークについて説明する。
ューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能な
コンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワー
クを構築する種々の研究が進められている。
ットを介して、互いに結合された構成となっている。この結合の強度を変更することで、
様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると
考えられている。
ー、若しくは全結合演算回路として用いることによって、CNN(Convolutio
nal Neural Network)による特徴量の抽出を行うことができる。なお
、特徴抽出フィルターの各重み係数に乱数を用いて値を設定することができる。
本発明の一態様のハイブリッド表示装置に利用できるニューラルネットワークの種類の
一として、階層型ニューラルネットワークについて説明する。
ここでのkは2以上の整数である。)は、ニューロンをP個(ここでのPは1以上の整数
である。)有し、第k層は、ニューロンをQ個(ここでのQは1以上の整数である。)有
し、第(k+1)層は、ニューロンをR個(ここでのRは1以上の整数である。)有する
。
信号zp (k-1)と重み係数wqp (k)と、の積が第k層の第qニューロン(ここで
のqは1以上Q以下の整数である。)に入力されるものとし、第k層の第qニューロンの
出力信号zq (k)と重み係数wrq (k+1)と、の積が第(k+1)層の第rニュー
ロン(ここでのrは1以上R以下の整数である。)に入力されるものとし、第(k+1)
層の第rニューロンの出力信号をzr (k+1)とする。
される。
グモイド関数などを用いることができる。なお、式(D1)の積和演算は、先述した積和
演算処理回路(半導体装置100)によって実現できる。なお、式(D2)の演算は、例
えば、図21(A)に示す回路411によって実現できる。
よい。加えて、ニューロンの出力関数は、層毎において、同一でもよいし、異なっていて
もよい。
ニューラルネットワークを考える(つまり、ここでのkは2以上(L-1)以下の整数と
する。)。第1層は、階層型ニューラルネットワークの入力層となり、第L層は、階層型
ニューラルネットワークの出力層となり、第2層乃至第(L-1)層は、階層型ニューラ
ルネットワークの隠れ層となる。
k]個(Q[k]は1以上の整数である。)有し、第L層(出力層)は、ニューロンをR
個有する。
をzs[1] (1)とし、第k層の第s[k]ニューロン(s[k]は1以上Q[k]以
下の整数である。)の出力信号をzs[k] (k)とし、第L層の第s[L]ニューロン
(s[L]は1以上R以下の整数である。)の出力信号をzs[L] (L)とする。
]以下の整数である。)の出力信号zs[k-1] (k-1)と重み係数ws[k]s[
k-1] (k)と、の積us[k] (k)が第k層の第s[k]ニューロンに入力される
ものとし、第(L-1)層の第s[L-1]ニューロン(s[L-1]は1以上Q[L-
1]以下の整数である。)の出力信号zs[L-1] (L-1)と重み係数ws[L]s
[L-1] (L)と、の積us[L] (L)が第L層の第s[L]ニューロンに入力され
るものとする。
ットワークの機能において、出力した結果と、所望の結果(教師データ、又は教師信号と
いう場合がある。)と異なったときに、階層型ニューラルネットワークの全ての重み係数
を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
0は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型ニ
ューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更
する方式である。
ューロンから出力データzs[L] (L)を出力されたとする。ここで、出力データzs
[L] (L)に対する教師信号をts[L]としたとき、誤差エネルギーEは、出力デー
タzs[L] (L)及び教師信号ts[L]によって表すことができる。
k-1] (k)の更新量を∂E/∂ws[k]s[k-1] (k)とすることで、新たに
重み係数を変更することができる。ここで、第k層の第s[k]ニューロンの出力値zs
[k] (k)の誤差δs[k] (k)を∂E/∂us[k] (k)と定義すると、δs[
k] (k)及び∂E/∂ws[k]s[k-1] (k)は、それぞれ次の式で表すことが
できる。
D3)の演算は、例えば、図21(B)に示す回路413によって実現できる。また、式
(D4)の演算は、例えば、図21(C)に示す回路414によって実現できる。出力関
数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続
することによって実現できる。
(k+1)の部分の演算は、前述した積和演算処理回路(半導体装置100)によって実
現できる。
き、δs[L] (L)及び∂E/∂ws[L]s[L-1] (L)は、それぞれ次の式で
表すことができる。
D6)の演算は、図21(C)に示す回路414によって実現できる。
k)及びδs[L] (L)を求めることができる。なお、重み係数の更新量は、誤差δs
[k] (k)、δs[L] (L)及び所望のパラメータなどに基づいて、設定される。
回路(半導体装置100)を用いることによって、教師付き学習を適用した階層型ニュー
ラルネットワークの計算を行うことができる。
2アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の
演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応した
データ、すなわちシナプス入力を取得することができる。具体的には、メモリセルAM[
1,j]乃至メモリセルAM[m,j]に、第k層の第s[k]ニューロンの重み係数w
s[k]・1 (k)乃至ws[k]・Q[k-1] (k)を第1アナログデータとして格
納し、配線RW[1]乃至配線RW[m]にそれぞれ第(k-1)層の各ニューロンの出
力信号z1・s[k] (k-1)乃至zQ[k-1]・s[k] (k-1)を第2アナロ
グデータとして供給することで、第k層の第s[k]ニューロンに入力される信号の総和
us[k] (k)を計算することができる。つまり、式(D1)に示した積和演算を半導
体装置100によって実現することができる。
リセルAM[m,j]に、第k層の第s[k]ニューロンから第(k+1)層の各ニュー
ロンに信号が送られるときに掛けられる重み係数w1・s[k] (k+1)乃至wQ[k
+1]s[k] (k+1)を第1アナログデータとして格納し、配線RW[1]乃至配線
RW[m]に第(k+1)層の各ニューロンの誤差δ1 (k+1)乃至δQ[k+1] (
k+1)を第2アナログデータとして供給すると、式(D3)におけるΣws[k+1]
・s[k] (k+1)・δs[k+1] (k+1)の値を、配線B[j]に流れる差分電
流ΔIB[j]から得ることができる。つまり、式(D3)に示した演算の一部を半導体
装置100によって実現することができる。
る。
本実施の形態では、実施の形態1で説明した半導体装置の応用例について説明する。
通り、ニューラルネットワークの構成要素の一つとして適用することができる場合がある
。
トを介して、互いに結合された構成となっており、この結合の強度を変更することで様々
な入力パターンに対して学習し、パターン認識や連想記憶、データマイニングなどを高速
に実行できると考えられている。特に、音、音声、音楽、画像、または映像などのパター
ン認識を利用した新規な電子機器を実現できる場合がある。
して、複数の第2アナログデータをニューロン出力に対応することで、各ニューロン出力
の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の
結果に対応したデータ、すなわちシナプス入力を取得することができる。
ここでは、上述のニューラルネットワークを利用した電子機器、又はシステムについて
説明する。
22、操作ボタン5223、スピーカ5224を有する。また、表示部5222に、位置
入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力
装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あ
るいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。また、操作ボタン5223として
は、例えば、情報端末を起動する電源スイッチ、情報端末のアプリケーションを操作する
ボタン、音量調整ボタン、または表示部5222を点灯、あるいは消灯するスイッチなど
とすることができる。また、図22(A)に示した情報端末では、操作ボタン5223の
数を4個示しているが、情報端末の有する操作ボタンの数及び配置は、これに限定されな
い。また、図示していないが、図22(A)に示した情報端末は、カメラを有する構成で
あってもよい。また、図示していないが、図22(A)に示した情報端末は、フラッシュ
ライト、または照明の用途として発光装置を有する構成であってもよい。また、図示して
いないが、図22(A)に示した情報端末は、筐体5221の内部にセンサ(力、変位、
位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時
間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外
線などを測定する機能を含むもの)を有する構成であってもよい。特に、ジャイロ、加速
度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図22(A)に
示す情報端末の向き(鉛直方向に対して情報端末がどの向きに向いているか)を判断して
、表示部5222の画面表示を、情報端末の向きに応じて自動的に切り替えるようにする
ことができる。
部5222を自由に折りたたむことができる構造を有してもよい。このような構成を図2
2(B)に示す。情報端末5300は、情報端末5200と同様のタブレット型の情報端
末であり、筐体5321a、筐体5321b、表示部5322、操作ボタン5323、ス
ピーカ5324を有している。
ヒンジ部5321cによって、2つ折りが可能となっている。また、表示部5322は、
筐体5321a、筐体5321b、及びヒンジ部5321cに設けられている。
する材料として、ポリエチレンテレフタレート樹脂(PET)、ポリエチレンナフタレー
ト樹脂(PEN)、ポリエーテルサルフォン樹脂(PES)、ポリアクリロニトリル樹脂
、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹
脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド
樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹
脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して
用いてもよい。
紋など生体情報を取得する装置を設けることで、生体認証機能を有する情報端末を実現す
ることができる。特に、この生体認証機能に、上述のニューラルネットワークを用いるこ
とにより、精度の高い認証システムを構築できる場合がある。また、情報端末におけるニ
ューラルネットワークの応用については、認証システムのみに限定されない。例えば、情
報端末において、ニューラルネットワークを利用して音声解読を行うことができる場合が
ある。情報端末に音声解読機能を設けることで、音声認識によってタブレット型の情報端
末を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などをタブレ
ット型の情報端末に有することができる。また、例えば、表示部にタッチパネルを有する
情報端末において、該タッチパネルに指又はスタイラスペンなどにより書いた文字をニュ
ーラルネットワークによって認識できる場合がある。これを利用することで、書いた文字
を認識して、あらかじめ設定したフォントに変換して、表示部に映すことができる。これ
らの機能を用いることで、例えば、タブレット型の情報端末を、外国語などを学習するた
めの教科書の代わりとして活用することができる。又は、例えば、会議などの議事録作成
として活用することができる。
ず、図23(A)に示すような、図22(A)の情報端末のサイズを小さくし、かつ通話
機能を搭載した携帯電話(スマートフォン)の形態であってもよい。図23(A)の携帯
電話は、筐体5501、表示部5502、マイク5503、スピーカ5504、操作ボタ
ン5505を有する。図22(A)(B)に示す情報端末と同様に、指紋、静脈、虹彩、
または声紋などの生体情報を取得する装置を設けることで、ニューラルネットワークを利
用した生体認証機能を有する情報端末を実現することができる場合がある。また、図22
(A)(B)に示す情報端末と同様に、ニューラルネットワークを利用した音声解読の機
能を有してもよい。また、図22(A)(B)に示す情報端末と同様に、ニューラルネッ
トワークを利用した文字認識の機能を有しても良い。
803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態
様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー
5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第
2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、
接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度
は、接続部5806により変更が可能である。表示部5803における映像を、接続部5
806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構
成としてもよい。
う必要がある。エンコードの際に、ニューラルネットワークによるパターン認識を利用す
ることによって、前回の撮像画像データと今回の撮像画像データとの差分データを算出し
て、データの圧縮を行うことができる。
み取り部5433、配線5434を有している。図23(C)は、手5435の掌紋を取
得する様子を示している。また、本発明の一態様は、掌紋認証装置に限定されず、指紋、
静脈、顔、虹彩、声紋、遺伝子などの生体情報を取得して生体認証を行う装置であっても
よい。
局6561から送信された電波(放送信号)が、各家庭のテレビジョン受信装置(TV)
6560に届けられるまでの経路を示している。TV6560は、受信装置及び表示装置
を備えている。人工衛星6562として、例えば、CS衛星、BS衛星などが挙げられる
。アンテナ6564として、例えば、BS・110°CSアンテナ、CSアンテナなどが
挙げられる。アンテナ6565として、例えば、UHF(Ultra High Fre
quency)アンテナなどが挙げられる。
波6566Aを受信すると、地上に向けて電波6566Bを伝送する。各家庭において、
電波6566Bはアンテナ6564で受信され、TV6560において衛星TV放送を視
聴することができる。あるいは、電波6566Bは他の放送局のアンテナで受信され、放
送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブ
ル網を利用して放送信号を各家庭のTV6560に送信する。電波6567A、6567
Bは、地上波放送用の放送信号である。電波塔6563は、受信した電波6567Aを増
幅して、電波6567Bを送信する。各家庭では、アンテナ6565で電波6567Bを
受信することで、TV6560で地上波TV放送を視聴することができる。
561が有する電子機器によって、映像データのエンコード処理が行われる。このとき、
ニューラルネットワークによるパターン認識を利用することによって、前回の撮像画像デ
ータと今回の撮像画像データとの差分データを算出して、データの圧縮を行うことができ
る。
はない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい
。
、映像データの配信システムは医療現場では、遠隔診断、遠隔診療に用いることができる
。画像診断などの医療行為に利用する映像は、より高精細な映像であることが求められて
おり、医療用画像として高解像度(8K、4K、2K)の映像求められる。図25は、映
像データの配信システムを利用した救急医療システムを示した模式図である。
601と医療機関6602との間の通信は、高速ネットワーク6605を利用して行われ
る。救急車6600には、カメラ6610、エンコーダ6611、通信装置6612が搭
載されている。
得した映像データ6615は、通信装置6612によって非圧縮で送信することもできる
。これにより遅延を少なくして、高解像度の映像データ6615を医療機関6601に伝
送することができる。救急車6600と医療機関6601と間の通信に、高速ネットワー
ク6605を利用できない場合は、エンコーダ6611で映像データを符号化し、符号化
した映像データ6616を送ることもできる。このとき、ニューラルネットワークによる
パターン認識を利用することによって、前述した放送システムと同様に映像データの圧縮
を行うことができる。
受信される。受信した映像データが非圧縮データであれば、通信装置6620を介して、
表示装置6623に送られ、表示される。映像データが圧縮データであれば、デコーダ6
621でデータ伸長された後、サーバ6622、及び表示装置6623に送られる。医師
は、表示装置6623の画像から、救急車6600の救急隊員への指示、あるいは、患者
の治療にあたる医療機関6601内のスタッフに指示を行う。図25の配信システムは高
精細な画像を伝送することができるので、医療機関6601内において、医師は救急搬送
中の患者の細部を確認することができる。そのため、医師は短時間でより的確な指示を救
急隊員やスタッフに与えることができ、患者の救命率の向上につながる。
療機関6601の画像診断装置(CT、MRI等)で取得した医療画像を医療機関660
2に伝送することができる。また、ここでは、救急車6600を例に挙げたが、患者を搬
送する手段は、ヘリコプターなどの航空機や、船舶でもよい。
と適宜組み合わせることができる。
る。
本実施の形態では、実施の形態3で説明した電子機器の表示部に適用できる表示装置に
ついて、図26乃至図30を用いて説明する。
示素子とを有する。また、表示装置は、第1表示素子によって反射する光と、第2表示素
子が発する光のうち、いずれか一方または双方により、画像を表示する機能を有する。
子は光源を持たないため、表示の際の消費電力を極めて小さくすることが可能となる。
表示素子として、シャッター方式のMEMS(Micro Electro Mecha
nical System)素子、光干渉方式のMEMS素子の他、マイクロカプセル方
式、電気泳動方式、エレクトロウェッティング方式等を適用した素子などを用いることが
できる。
は、その輝度や色度が外光に左右されることが少ないため、色再現性が高く(色域が広く
)、コントラストの高い、鮮やかな表示を行うことができる。
Diode)、LED(Light Emitting Diode)、無機EL、Q
LED(Quantum-dot Light Emitting Diode)、半導
体レーザ(窒化物半導体発光ダイオードなど)などの自発光性の発光素子を用いることが
できる。なお、第2表示素子には、自発光性の発光素子を用いることが好ましいが、これ
に限定されず、例えば、バックライト、またはサイドライトなどの光源と、液晶素子とを
組み合わせた透過型の液晶素子を用いてもよい。
スプレイを、ER-Hybrid ディスプレイ(Emissive OLED and
Reflective LC Hybrid ディスプレイ、または、Emissio
n/Reflection Hybrid ディスプレイ)と呼称する。また、表示素子
として透過型液晶素子と、反射型液晶素子と、を有するディスプレイをTR-Hybri
d ディスプレイ(Transmissive LC and Reflective
LC Hybrid ディスプレイ、または、Transmission/Reflec
tion Hybrid ディスプレイ)と呼称する。また、表示素子として発光素子と
、反射型素子と、を有する表示装置を、ハイブリッド表示装置と呼称し、ハイブリッド表
示装置を有するディスプレイをハイブリッドディスプレイと呼称する。
2表示素子を用いて画像を表示する第2のモードと、第1表示素子及び第2表示素子の双
方を用いて画像を表示する第3のモードと、を有し、第1乃至第3のモードを自動または
手動で切り替えることができる。以下では、第1乃至第3のモードの詳細について説明す
る。
ルにおいて、反射光と、自発光とを併用して、色調または光強度を互いに補完して、文字
及び/又は画像を表示する方法である。または、ハイブリッド表示とは、同一画素または
同一副画素において複数の表示素子から、それぞれの光を用いて、文字及び/又は画像を
表示する方法である。ただし、ハイブリッド表示を行っているハイブリッドディスプレイ
を局所的にみると、複数の表示素子のいずれか一を用いて表示される画素または副画素と
、複数の表示素子の二以上を用いて表示される画素または副画素と、を有する場合がある
。
、ハイブリッド表示という。
する。なお、複数の表示素子としては、例えば、光を反射する反射型素子と、光を射出す
る自発光素子とが挙げられる。なお、反射型素子と、自発光素子とは、それぞれ独立に制
御することができる。ハイブリッドディスプレイは、表示部において、反射光、及び自発
光のいずれか一方または双方を用いて、文字及び/または画像を表示する機能を有する。
第1のモードでは、第1表示素子と外光とを用いて画像を表示する。第1のモードは光
源が不要であるため、極めて低消費電力なモードである。例えば、表示装置に外光が十分
に入射されるとき(明るい環境下など)は、第1表示素子が反射した光を用いて表示を行
うことができる。例えば、外光が十分に強く、かつ外光が白色光またはその近傍の光であ
る場合に有効である。第1のモードは、文字を表示することに適したモードである。また
、第1のモードは、外光を反射した光を用いるため、目に優しい表示を行うことができ、
目が疲れにくいという効果を奏する。なお、第1のモードを、反射した光を用いて表示を
行うため、反射型の表示モード(Reflection mode)と呼称してもよい。
第2のモードでは、第2表示素子による発光を利用して画像を表示する。そのため、照
度や外光の色度によらず、極めて鮮やかな(コントラストが高く、且つ色再現性の高い)
表示を行うことができる。例えば、夜間や暗い室内など、照度が極めて低い場合などに有
効である。また、周囲が暗い場合、明るい表示を行うと使用者が眩しく感じてしまう場合
がある。これを防ぐために、第2のモードでは輝度を抑えた表示を行うことが好ましい。
これにより、眩しさを抑えることに加え、消費電力も低減することができる。第2のモー
ドは、鮮やかな画像(静止画及び動画)などを表示することに適したモードである。なお
、第2のモードを、発光、すなわち放射した光を用いて表示を行うため、放射型の表示モ
ード(Emission mode)と呼称してもよい。
第3のモードでは、第1表示素子による反射光と、第2表示素子による発光との双方を
利用して表示を行う。なお、第1表示素子と第2表示素子とを、それぞれ独立に駆動させ
、且つ第1表示素子と第2表示素子とを、同一期間内で駆動させることで、第1表示素子
と、第2表示素子とを組み合わせた表示を行うことができる。なお、本明細書等において
、第1表示素子と、第2表示素子とを組み合わせた表示、すなわち、第3のモードをハイ
ブリッド表示モード(HB表示モード)と呼称することができる。または、第3のモード
を、放射型の表示モードと、反射型の表示モードとを組み合わせた表示モード(ER-H
ybrid mode)と呼称してもよい。
モードよりも消費電力を抑えることができる。例えば、室内照明下や、朝方や夕方の時間
帯など、比較的照度が低い場合、外光の色度が白色ではない場合などに有効である。また
、反射光と発光とを混合させた光を用いることで、まるで絵画を見ているかのように感じ
させる画像を表示することが可能となる。
子で画像の表示を行ってもよい。このように、画像と字幕と、の両方を表示したい場合は
、上述の第3のモードで表示装置を動かせばよい。
第2のモードで表示装置を動かせばよい。なお、照度が明るい場合は、第1表示素子で画
像の表示を行ってもよいので、第2のモードではなく、第1のモードで表示装置を動かし
てもよい。
ここで、上述した第1乃至第3のモードを用いる場合の具体例について、図26及び図
27を用いて説明する。
説明する。なお、照度に応じて自動で切り替わる場合、例えば、表示装置に照度センサ等
を設け、当該照度センサからの情報をもとに表示モードを切り替えることができる。
るための画素の模式図である。
03、第1表示素子201から反射される反射光204、及び第2表示素子202から開
口部203を通って射出される透過光205が明示されている。なお、図26(A)が第
1のモードを説明する図であり、図26(B)が第2のモードを説明する図であり、図2
6(C)が第3のモードを説明する図である。
を用い、第2表示素子202として、自発光型のOLEDを用いる場合とする。
を駆動して反射光の強度を調節して階調表示を行うことができる。例えば、図26(A)
に示すように、第1表示素子201である、反射型の液晶素子が有する反射電極で反射さ
れた反射光204の強度を液晶層で調節することで階調表示を行うことができる。
Dの発光強度を調節して階調表示を行うことができる。なお、第2表示素子202から射
出される光は、開口部203を通過し、透過光205として外部に取り出される。
合わせた表示モードである。例えば、図26(C)に示す第1表示素子201である反射
型の液晶素子が有する反射電極で反射された反射光204の強度を液晶層で調節すること
で階調表示が行われ、加えて、第1表示素子201の駆動する期間と、同じ期間内に、第
2表示素子202である自発光型のOLEDから発する透過光205の発光強度を調整す
ることで階調表示が行われる。
次に、第1乃至第3のモードの状態遷移について、図26(D)を用いて説明を行う。
図26(D)は、第1のモード、第2のモード、及び第3のモードの状態遷移図である。
図26(D)に示す、状態CND1は第1のモードに相当し、状態CND2は第2のモー
ドに相当し、状態CND3は第3のモードに相当する。
ずれかの状態の表示モードを取り得る。例えば、昼間のように照度が大きい場合には、状
態CND1を取り得る。また、昼間から夜間に時間経過して照度が小さくなる場合には、
状態CND1から状態CND2に遷移する。また、昼間であっても照度が低く、反射光に
よる階調表示が十分でない場合には、状態CND2から状態CND3に遷移する。もちろ
ん、状態CND3から状態CND1への遷移、状態CND1から状態CND3への遷移、
状態CND3から状態CND2への遷移、または状態CND2から状態CND1への遷移
も生じる。
の変化がない、または照度の変化が少ない場合には、他の状態に遷移せずに、続けて元の
状態を維持すればよい。
的大きい発光素子の光の強度による階調表示の頻度を減らすことができる。そのため、表
示装置の消費電力を低減することができる。また、表示装置は、バッテリの残容量、表示
するコンテンツ、または周辺環境の照度に応じて、さらに動作モードを切り替えることが
できる。なお、上記の説明においては、照度に応じて表示モードが自動で切り替わる場合
について例示したがこれに限定されず、使用者が手動で表示モードを切り替えてもよい。
次に、第1表示素子、及び第2表示素子で行うことができる動作モードについて、図2
7を用いて説明を行う。
動作する通常動作モード(Normal mode)と、低速のフレーム周波数で動作す
るアイドリング・ストップ(IDS)駆動モードと、を例示して説明する。
を実行した後、画像データの書き換えを停止する駆動方法のことをいう。一旦画像データ
の書き込みをして、その後、次の画像データの書き込みまでの間隔を延ばすことで、その
間の画像データの書き込みに要する分の消費電力を削減することができる。アイドリング
・ストップ(IDS)駆動モードは、例えば、通常動作モードの1/100乃至1/10
程度のフレーム周波数とすることができる。
動モードを説明する回路図及びタイミングチャートである。なお、図27(A)では、第
1表示素子201(ここでは液晶素子)と、第1表示素子201に電気的に接続される画
素回路206と、を明示している。また、図27(A)に示す画素回路206では、信号
線SLと、ゲート線GLと、信号線SL及びゲート線GLに接続されたトランジスタM1
と、トランジスタM1に接続される容量素子CsLCとを図示している。
が好ましい。以下、トランジスタの代表例として、金属酸化物の分類の1つである酸化物
半導体を有するトランジスタ(OSトランジスタ)を用いて説明する。OSトランジスタ
は、非導通状態時のリーク電流(オフ電流)が極めて低いため、OSトランジスタを非導
通状態とすることで液晶素子の画素電極に電荷の保持をすることができる。
信号の波形を示すタイミングチャートである。通常駆動モードでは通常のフレーム周波数
(例えば60Hz)で動作する。1フレーム期間を期間T1からT3までで表すと、各フ
レーム期間でゲート線GLに走査信号を与え、信号線SLからデータD1を書き込む動作
を行う。この動作は、期間T1乃至期間T3に同じデータD1を書き込む場合、または異
なるデータを書き込む場合でも同じである。
およびゲート線GLに、それぞれ与える信号の波形を示すタイミングチャートである。ア
イドリング・ストップ(IDS)駆動では低速のフレーム周波数(例えば1Hz)で動作
する。1フレーム期間を期間T1で表し、その中でデータの書き込み期間を期間TW、デ
ータの保持期間を期間TRETで表す。アイドリング・ストップ(IDS)駆動モードは
、期間TWでゲート線GLに走査信号を与え、信号線SLのデータD1を書き込み、期間
TRETでゲート線GLをローレベルの電圧に固定し、トランジスタM1を非導通状態と
して一旦書き込んだデータD1を保持させる動作を行う。
のモードと組み合わせることで、さらなる低消費電力化を図ることができるため有効であ
る。
気的に接続されている画素回路207と、を明示している。また、図27(D)に示す画
素回路207では、信号線DLと、ゲート線GL2と、電流供給線ALと、信号線DL及
びゲート線GL2に電気的に接続されたトランジスタM2と、トランジスタM2と電流供
給線ALとに電気的に接続された容量素子CsELと、トランジスタM2と容量素子Cs
ELと電流供給線ALと第2表示素子202とに電気的に接続されたトランジスタM3と
、を図示している。
とが好ましい。OSトランジスタは、非導通状態時のリーク電流(オフ電流)が極めて低
いため、OSトランジスタを非導通状態とすることで容量素子CsELに充電した電荷の
保持をすることができる。つまり、トランジスタM3のゲート-ドレイン間電圧を一定に
保つことができ、第2表示素子202の発光強度を一定にすることができる。
、第2表示素子のアイドリング・ストップ(IDS)駆動は、ゲート線GL2に走査信号
を与えて、信号線DLからデータを書き込んだ後に、ゲート線GL2をローレベルの電圧
にすることで、トランジスタM2を非導通状態として一旦書き込んだ該データを保持する
動作を行う。
トランジスタM3とトランジスタM2の材料の構成を同じにすることで、画素回路207
の作製工程を短縮することができる。
ードと組み合わせることで、さらなる低消費電力化を図ることができるため有効である。
て表示を行うことができる。したがって、周囲の明るさによらず、視認性が高く利便性の
高い表示装置または全天候型の表示装置を実現できる。
を有する第2の画素とをそれぞれ複数有すると好ましい。また、第1の画素と第2の画素
とは、それぞれ、マトリクス状に配置されることが好ましい。
できる。例えば、画素には、副画素を1つ有する構成(白色(W)など)、副画素を3つ
有する構成(赤色(R)、緑色(G)、及び青色(B)の3色など)、あるいは、副画素
を4つ有する構成(赤色(R)、緑色(G)、青色(B)、白色(W)の4色、または、
赤色(R)、緑色(G)、青色(B)、黄色(Y)の4色など)を適用できる。なお、第
1の画素及び第2の画素が有する色要素は、上記に限定されず、必要に応じて、シアン(
C)及びマゼンタ(M)などを組み合わせてもよい。
を行う構成とすることができる。または、本実施の形態の表示装置は、第1の画素では白
黒表示またはグレースケールでの表示を行い、第2の画素ではフルカラー表示を行う構成
とすることができる。第1の画素を用いた白黒表示またはグレースケールでの表示は、文
書情報など、カラー表示を必要としない情報を表示することに適している。
次に、本実施の形態の表示装置について、図28を用いて説明を行う。図28は、表示
装置210の斜視概略図である。
28では、基板2770を破線で明示している。
示装置210にIC220及びFPC222が実装されている例を示している。そのため
、図28に示す構成は、表示装置210、IC220、及びFPC222を有する表示モ
ジュールということもできる。
当該信号及び電力は、FPC222を介して外部から、またはIC220から配線218
に入力される。
n Film)方式等により、基板2570にIC220が設けられている例を示す。I
C220は、例えば走査線駆動回路または信号線駆動回路などを有するICを適用できる
。なお、表示装置210には、IC220を設けない構成としてもよい。また、IC22
0を、COF方式等により、FPCに実装してもよい。
示素子が有する電極2751がマトリクス状に配置されている。電極2751は、可視光
を反射する機能を有し、液晶素子として、第1表示素子2750(後述する)の反射電極
として機能する。
らに表示部214は、電極2751よりも基板2570側に、発光素子として、第2表示
素子2550を有する。第2表示素子2550からの光は、電極2751の領域2751
Hを介して基板2770側に射出される。第2表示素子2550の発光領域の面積と領域
2751Hの面積とは等しくてもよい。第2表示素子2550の発光領域の面積と領域2
751Hの面積のうち一方が他方よりも大きいと、位置ずれに対するマージンが大きくな
るため好ましい。
次に、図28で示した表示装置210に、タッチセンサユニットを設けた入出力パネル
の構成を、図29及び図30を参照しながら説明する。
図29に示す入出力パネルの機能膜の構成を説明する断面図であり、図30(B)は入力
ユニットの構成を説明する断面図であり、図30(C)は第2ユニットの構成を説明する
断面図であり、図30(D)は第1ユニットの構成を説明する断面図である。
(図29参照)。また、入出力パネル2700TP3は、第1ユニット2010と、第2
ユニット2020と、入力ユニット2030と、機能膜2770Pと、を有する(図30
参照)。第1ユニット2010は機能層2520を含み、第2ユニット2020は機能層
2720を含む。
画素2702(i,j)は、機能層2520の一部と、第1表示素子2750(i,j
)と、第2表示素子2550(i,j)と、を有する(図29参照)。
含む。なお、画素回路は、例えば、トランジスタMを含む。また、機能層2520は、光
学素子2560、被覆膜2565およびレンズ2580を含む。また、機能層2520は
、絶縁膜2528および絶縁膜2521を備える。絶縁膜2521Aおよび絶縁膜252
1Bを積層した材料を、絶縁膜2521に用いることができる。
ることができる。または、屈折率1.6近傍の材料を絶縁膜2521Aまたは絶縁膜25
21Bに用いることができる。または、アクリル樹脂またはポリイミドを絶縁膜2521
Aまたは絶縁膜2521Bに用いることができる。
縁膜2501Cは開口部2591Aを備える。
、第1表示素子2750(i,j)の電極2751(i,j)と電気的に接続される。な
お、電極2751(i,j)を、第1の導電膜に用いることができる。
1Aにおいて、第1の導電膜と電気的に接続される。例えば、導電膜2512Bを第2の
導電膜に用いることができる。第2の導電膜は、画素回路と電気的に接続される。例えば
、画素回路のスイッチSW1に用いるトランジスタのソース電極またはドレイン電極とし
て機能する導電膜を第2の導電膜に用いることができる。ところで、絶縁膜2501Cに
設けられた開口部2591Aにおいて第2の導電膜と電気的に接続される第1の導電膜を
、貫通電極ということができる。
550(i,j)は、機能層2520に向けて光を射出する機能を備える。また、第2表
示素子2550(i,j)は、例えば、レンズ2580または光学素子2560に向けて
光を射出する機能を備える。
視認できる範囲の一部において視認できるように配設される。例えば、第2表示素子25
50(i,j)が射出する光を遮らない領域2751Hを備える形状を第1表示素子27
50(i,j)の電極2751(i,j)に用いる。なお、外光を反射する強度を制御し
て画像情報を表示する第1表示素子2750(i,j)に外光が入射し反射する方向を、
破線の矢印を用いて図中に示す。また、第1表示素子2750(i,j)を用いた表示を
視認できる範囲の一部に第2表示素子2550(i,j)が光を射出する方向を、実線の
矢印を用いて図中に示す。
第2表示素子を用いた表示を視認することができる。または、入出力パネルの姿勢等を変
えることなく使用者は表示を視認することができる。または、第1表示素子が反射する光
が表現する物体色と、第2表示素子が射出する光が表現する光源色とを掛け合わせること
ができる。または、物体色および光源色を用いて絵画的な表示をすることができる。その
結果、利便性または信頼性に優れた新規な入出力パネルを提供することができる。
2と、液晶材料を含む層2753と、を備える。また、配向膜AF1と、配向膜AF2と
を備える。具体的には、反射型の液晶素子を第1表示素子2750(i,j)に用いるこ
とができる。
に用いることができる。具体的には、インジウムとスズとシリコンを含む酸化物を電極2
752または電極2751(i,j)に用いることができる。または、屈折率1.6近傍
の材料を配向膜に用いることができる。また、液晶層の誘電率の異方性を2以上3.8以
下とし、液晶層の抵抗率を1.0×1014(Ω・cm)以上1.0×1015(Ω・c
m)以下とすることで、IDS駆動が可能であり、入出力パネルの消費電力を低減するこ
とができるため好ましい。
2と、発光性の材料を含む層2553(j)と、を備える。電極2552は、電極255
1(i,j)と重なる領域を備える。発光性の材料を含む層2553(j)は、電極25
51(i,j)および電極2552の間に挟まれる領域を備える。電極2551(i,j
)は、接続部2522において、画素回路と電気的に接続される。具体的には、有機EL
素子を第2表示素子2550(i,j)に用いることができる。
る。具体的には、インジウムとスズとシリコンを含む酸化物を電極2551(i,j)に
用いることができる。または、屈折率1.8近傍の材料を発光性の材料を含む層2553
(j)に用いることができる。
第3の領域を備える。
2の領域は被覆膜2565と接する領域を含み、第3の領域は可視光の一部を射出する機
能を備える。また、第3の領域は第1の領域の可視光を供給される領域の面積以下の面積
を備える。
して、第3の領域に供給する機能を備える。
覆膜2565に用いることができる。例えば、銀およびパラジウム等を含む材料または銀
および銅等を含む材料を被覆膜2565に用いることができる。
可視光を透過する材料をレンズ2580に用いることができる。または、1.3以上2
.5以下の屈折率を備える材料をレンズ2580に用いることができる。例えば、無機材
料または有機材料をレンズ2580に用いることができる。
ニオブ、酸化タンタル、酸化チタン、酸化イットリウム、酸化亜鉛、インジウムとスズを
含む酸化物またはインジウムとガリウムと亜鉛を含む酸化物などを、レンズ2580に用
いることができる。または、硫化亜鉛などを、レンズ2580に用いることができる。
臭素またはヨウ素が導入された樹脂、重金属原子が導入された樹脂、芳香環が導入された
樹脂、硫黄が導入された樹脂などをレンズ2580に用いることができる。または、樹脂
と、当該樹脂より屈折率の高い樹脂と、を積層してレンズ2580に用いることができる
。また、屈折率の高い樹脂としては、ナノ粒子を含む樹脂としてもよい。当該ナノ粒子と
しては、酸化チタンまたは酸化ジルコニウムなどを用いることができる。
機能層2720は、基板2770および絶縁膜2501Cの間に挟まれる領域を備える
。機能層2720は、絶縁膜2771と、着色膜CF1と、を有する。
領域を備える。
える。これにより、着色膜CF1の厚さに基づく凹凸を平坦にすることができる。または
、着色膜CF1等から液晶材料を含む層2753への不純物の拡散を、抑制することがで
きる。
。
また、本実施の形態で説明する入出力パネルは、基板2570と、基板2770と、を
有する。
との間に機能層2520を挟む領域を備える。
屈折が抑制された材料を当該領域に用いることができる。
また、本実施の形態で説明する入出力パネルは、接合層2505を有する。
能層2520および基板2570を貼り合せる機能を備える。
また、本実施の形態で説明する入出力パネルは、構造体KB1と、構造体KB2とを有
する。
備える。構造体KB1は領域2751Hと重なる領域を備え、構造体KB1は透光性を備
える。これにより、第2表示素子2550(i,j)によって射出される光を一方の面に
供給され、他方の面から射出することができる。
0に用いる材料の屈折率との差が0.2以下になるように選択された材料を構造体KB1
に用いる。これにより、第2表示素子2550(i,j)が射出する光を効率よく利用す
ることができる。または、第2表示素子2550(i,j)の面積を広くすることができ
る。または、有機EL素子に流す電流の密度を下げることができる。
造体KB2は第2表示素子2550(i,j)と重なる領域を備え、構造体KB2は透光
性を備える。
ができる。これにより、構造体KB1または構造体KB2を例えばカラーフィルターに用
いることができる。例えば、青色、緑色または赤色の光を透過する材料を構造体KB1ま
たは構造体KB2に用いることができる。また、黄色の光または白色の光等を透過する材
料を構造体KB1または構造体KB2に用いることができる。
ート、ポリシロキサン若しくはアクリル樹脂等またはこれらから選択された複数の樹脂の
複合材料などを構造体KB1または構造体KB2に用いることができる。また、感光性を
有する材料を用いて形成してもよい。
、屈折率1.55近傍のアクリル樹脂を構造体KB2に用いることができる。
入力ユニット2030は検知素子を備える。検知素子は、画素2702(i,j)と重
なる領域に近接するものを検知する機能を備える。これにより、表示部に近接させる指な
どをポインタに用いて、位置情報を入力することができる。
抵抗膜方式の近接センサまたは表面弾性波方式の近接センサなどを、入力ユニット203
0に用いることができる。具体的には、表面型静電容量方式、投影型静電容量方式または
赤外線検知型の近接センサを用いることができる。
ニット2030に用いることができる。
また、本実施の形態で説明する入出力パネル2700TP3は、機能膜2770Dと、
機能膜2770Pと、を有する。
770Dは機能層2520との間に第1表示素子2750(i,j)を挟む領域を備える
。
の表面と交差する方向に沿った軸を備える柱状構造を有する材料を、機能膜2770Dに
用いることができる。これにより、光を軸に沿った方向に透過し易く、他の方向に散乱し
易くすることができる。または、例えば、第1表示素子2750(i,j)が反射する光
を拡散することができる。
造体KB2を備える。偏光層2770PBは開口部を備え、位相差フィルム2770PA
は偏光層2770PBと重なる領域を備える。なお、構造体KB2は開口部に設けられる
。
。偏光層2770PBは、偏光性を備える。これにより、機能膜2770Pを偏光板に用
いることができる。
B2は第2表示素子2550(i,j)と重なる領域を備える。これにより、液晶素子を
第1表示素子に用いることができる。例えば、反射型の液晶素子を第1表示素子に用いる
ことができる。または、第2表示素子が射出する光を効率よく取り出すことができる。ま
たは、有機EL素子に流す電流の密度を下げることができる。または、有機EL素子の信
頼性を高めることができる。
用いることができる。具体的には、2色性色素を含む膜および位相差フィルムを機能膜2
770Pに用いることができる。
伴う傷の発生を抑制するハードコート膜などを、機能膜2770Pに用いることができる
。
1.6近傍の材料を位相差フィルム2770PAに用いることができる。
る。
本実施の形態では、本明細書などで扱うトランジスタについて、図31乃至図36を用
いて説明を行う。
有することが好ましい。
以下では、本発明の一態様に係るトランジスタの一例について説明する。図31(A)
はトランジスタ1200Aの上面を示す。なお、図の明瞭化のため、図31(A)におい
て一部の膜は省略されている。また、図31(B)は、図31(A)に示す一点鎖線X1
-X2に対応する断面図であり、図31(C)はY1-Y2に対応する断面図である。な
お、一点鎖線X1-X2をチャネル長方向、一点鎖線Y1-Y2をチャネル幅方向という
場合がある。
1205a、及び導電体1205b)、ゲート電極として機能する導電体1260と、ゲ
ート絶縁層として機能する絶縁体1220、絶縁体1222、絶縁体1224、及び絶縁
体1250と、チャネルが形成される領域を有する酸化物1230(酸化物1230a、
酸化物1230b、及び酸化物1230c)と、ソース又はドレインの一方として機能す
る導電体1240aと、ソース又はドレインの他方として機能する導電体1240bと、
過剰酸素を有する絶縁体1280と、酸素や水素に対してバリア性を有する絶縁体121
4、絶縁体1216、絶縁体1282と、を有する。
bと、酸化物1230b上の酸化物1230cと、導電体1240a上、導電体1240
b上、酸化物1230a上、酸化物1230b上、及び絶縁体1224上の酸化物123
0dを有する。なお、トランジスタ1200Aをオンさせると、主として酸化物1230
bに電流が流れる(チャネルが形成される)。一方、酸化物1230a及び酸化物123
0cは、酸化物1230bとの界面近傍(混合領域となっている場合もある)は電流が流
れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
0dを介して、過剰酸素領域を有する絶縁体1280と接する。そのため、絶縁体128
0と、チャネルが形成される領域を有する酸化物1230bとの間に、酸化物1230d
が介在することにより、絶縁体1280から、水素、水、及びハロゲン等の不純物が、酸
化物1230bへ拡散することを抑制することができる。
30bの側面を覆うように設けることが好ましい。絶縁体1280と、チャネルが形成さ
れる領域を有する酸化物1230bとの間に、酸化物1230cが介在することにより、
絶縁体1280から、水素、水、及びハロゲン等の不純物が、酸化物1230bへ拡散す
ることを抑制することができる。
30c、絶縁体1250、導電体1260を形成されている。また、導電体1240a、
及び導電体1240bの端部と、絶縁体1280に形成された開口部の端部が一致してい
る。さらに、導電体1240a、及び導電体1240bの端部が、酸化物1230の端部
の一部と一致している。従って、導電体1240a、及び導電体1240bは、酸化物1
230又は絶縁体1280の開口部と、同時に整形することができる。そのため、マスク
及び工程を削減することができる。また、歩留まりや生産性を向上させることができる。
、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素
を含む金属膜、又は上述した元素を成分とする金属窒化物膜(窒化タンタル膜、窒化チタ
ン膜、窒化モリブデン膜、窒化タングステン膜)等である。特に、窒化タンタルなどの金
属窒化物膜は、水素又は酸素に対するバリア性があり、また、酸化しにくい(耐酸化性が
高い)ため、好ましい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加
したインジウム錫酸化物などの導電性材料を適用することもできる。
タンタル等を用い、導電体1205bとして、導電性が高いタングステンを積層するとよ
い。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物123
0への水素の拡散を抑制することができる。なお、図31では、導電体1205a、及び
導電体1205bの2層構造を示したが、当該構成に限定されず、単層でも3層以上の積
層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリ
ア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成しても
よい。
物を用いることが好ましい。特に、酸化アルミニウムは、酸素、およびトランジスタの電
気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断
効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後
において、水素、水分などの不純物の酸化物1230への混入を防止することができる。
また、トランジスタ1200Aを構成する酸化物1230からの酸素の放出を抑制するこ
とができる。そのため、酸化物1230に対する保護膜として用いることに適している。
シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体1224とし
て過剰酸素を含む(化学量論的組成よりも過剰に酸素を含む)絶縁体を用いることが好ま
しい。このような過剰酸素を含む絶縁体を、トランジスタ1200Aを構成する酸化物1
230に接して設けることにより、酸化物1230中の酸素欠損を補償することができる
。なお、絶縁体1222と絶縁体1224とは、必ずしも同じ材料を用いなくともよい。
化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン
酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)又は(Ba,Sr)TiO3
(BST)などの材料を含む絶縁体を単層又は積層で用いることが好ましい。特に、酸化
アルミニウム、及び酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜
を用いることが好ましい。このような材料を用いて形成した場合、酸化物1230からの
酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
ム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸
化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶
縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料か
らなる積層構造でもよい。
有することで、特定の条件で絶縁体1222が電子を捕獲し、しきい値電圧を増大させる
ことができる。つまり、絶縁体1222が負に帯電する場合がある。
2に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材
料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度(例えば、1
25℃以上450℃以下、代表的には150℃以上300℃以下)の下で、導電体120
5の電位をソース電極やドレイン電極の電位より高い状態を、10ミリ秒以上、代表的に
は1分以上維持することで、トランジスタ1200Aを構成する酸化物1230から導電
体1205に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体122
2の電子捕獲準位に捕獲される。
値電圧がプラス側にシフトする。なお、導電体1205の電圧の制御によって電子の捕獲
する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該
構成を有することで、トランジスタ1200Aは、ゲート電圧が0Vであっても非導通状
態(オフ状態ともいう)であるノーマリーオフ型のトランジスタとなる。
ジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前
工程(ウェハ処理)の終了後、あるいは、ウェハダイシング工程後、パッケージ後等、工
場出荷前のいずれかの段階で行うとよい。
とで、しきい値電圧を制御することができる。例えば、絶縁体1220、絶縁体1222
、及び絶縁体1224の合計膜厚が薄くすることで導電体1205からの電圧が効率的に
かかる為、消費電力が低いトランジスタを提供することができる。絶縁体1220、絶縁
体1222、及び絶縁体1224の合計膜厚は、65nm以下、好ましくは20nm以下
であることが好ましい。
安定した電気特性を有するトランジスタを提供することができる。又は、オン電流の大き
いトランジスタを提供することができる。又は、サブスレッショルドスイング値の小さい
トランジスタを提供することができる。又は、信頼性の高いトランジスタを提供すること
ができる。
物(MはAl、Ga、Y、又はSn)等の金属酸化物で形成される。また、酸化物123
0として、In-Ga酸化物、In-Zn酸化物を用いてもよい。
好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アル
ミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、
ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、
ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウ
ムなどから選ばれた一種、又は複数種が含まれていてもよい。
は、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Mに適
用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジル
コニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タング
ステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせ
ても構わない場合がある。
が有するインジウム、元素M及び亜鉛の原子数比の好ましい範囲について説明する。なお
、図34には、酸素の原子数比については記載しない。また、酸化物が有するインジウム
、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、[M]、及び[Zn]とする
。
:[Zn]=(1+α):(1-α):1の原子数比(αは-1以上1以下の実数である
。)となるライン、[In]:[M]:[Zn]=(1+α):(1-α):2の原子数
比となるライン、[In]:[M]:[Zn]=(1+α):(1-α):3の原子数比
となるライン、[In]:[M]:[Zn]=(1+α):(1-α):4の原子数比と
なるライン、及び[In]:[M]:[Zn]=(1+α):(1-α):5の原子数比
となるラインを表す。
の実数である。)となるライン、[In]:[M]:[Zn]=1:2:βの原子数比と
なるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、[In
]:[M]:[Zn]=1:4:βの原子数比となるライン、[In]:[M]:[Zn
]=2:1:βの原子数比となるライン、及び[In]:[M]:[Zn]=5:1:β
の原子数比となるラインを表す。
酸化物は、スピネル型の結晶構造をとりやすい。
元素M、及び亜鉛の原子数比の好ましい範囲の一例について示している。
O4の結晶構造を示す。また、図35は、b軸に平行な方向から観察した場合のInMZ
nO4の結晶構造である。なお、図35に示すM、Zn、酸素を有する層(以下、(M,
Zn)層)における金属元素は、元素M又は亜鉛を表している。この場合、元素Mと亜鉛
の割合が等しいものとする。元素Mと亜鉛とは、置換が可能であり、配列は不規則である
。
、インジウム、及び酸素を有する層(以下、In層)が1に対し、元素M、亜鉛、及び酸
素を有する(M,Zn)層が2となる。
素Mがインジウムと置換し、(In,M,Zn)層と表すこともできる。その場合、In
層が1に対し、(In,M,Zn)層が2である層状構造をとる。
、(M,Zn)層が3である層状構造をとる。つまり、[In]及び[M]に対し[Zn
]が大きくなると、酸化物が結晶化した場合、In層に対する(M,Zn)層の割合が増
加する。
る場合、In層が1に対し、(M,Zn)層の層数が整数である層状構造を複数種有する
場合がある。例えば、[In]:[M]:[Zn]=1:1:1.5である場合、In層
が1層に対し、(M,Zn)層が2層である層状構造と、(M,Zn)層が3層である層
状構造とが混在する層状構造となる場合がある。
れた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの[Z
n]よりも、膜の[Zn]が小さくなる場合がある。
、[In]:[M]:[Zn]=0:2:1の原子数比の近傍値である原子数比では、ス
ピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、[In]:[M]
:[Zn]=1:0:0を示す原子数比の近傍値である原子数比では、ビックスバイト型
の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場
合、異なる結晶構造の間において、粒界が形成される場合がある。
を高くすることができる。これは、インジウム、元素M及び亜鉛を有する酸化物では、主
として重金属のs軌道がキャリア伝導に寄与しており、インジウムの含有率を高くするこ
とにより、s軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物
はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
る。従って、[In]:[M]:[Zn]=0:1:0を示す原子数比、及びその近傍値
である原子数比(例えば図34(C)に示す領域C)では、絶縁性が高くなる。
構造となりやすい、図34(A)の領域Aで示される原子数比を有することが好ましい。
.1、及びその近傍値を示している。近傍値には、例えば、原子数比が[In]:[M]
:[Zn]=5:3:4が含まれる。領域Bで示される原子数比を有する酸化物は、特に
、結晶性が高く、キャリア移動度も高い優れた酸化物である。
原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっ
ても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、
図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域A乃至領域
Cの境界は厳密ではない。
させることができるため、高い電界効果移動度のトランジスタを実現することができる。
また、信頼性の高いトランジスタを実現することができる。
、酸化物は、キャリア密度が8×1011cm-3未満、好ましくは1×1011cm-
3未満、さらに好ましくは1×1010cm-3未満であり、1×10-9cm-3以上
とすればよい。
め、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性で
ある酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化
物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中
の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、
アルカリ土類金属、鉄、ニッケル、シリコン等がある。
いて欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物
との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Second
ary Ion Mass Spectrometry)により得られる濃度)を、2×
1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とす
る。
キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれて
いる酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物
中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、
SIMSにより得られる酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、1×1
018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする
。
が増加し、n型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトラ
ンジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる
限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、SIMSにおいて
、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以
下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×101
7atoms/cm3以下とする。
素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生
成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリア
である電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジ
スタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減さ
れていることが好ましい。具体的には、酸化物において、SIMSにより得られる水素濃
度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm
3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1
018atoms/cm3未満とする。
した電気特性を付与することができる。
酸化物S2、及び酸化物S3の積層構造、及び積層構造に接する絶縁体のバンド図と、酸
化物S2及び酸化物S3の積層構造、及び積層構造に接する絶縁体のバンド図と、酸化物
S1及び酸化物S2の積層構造、及び積層構造に接する絶縁体のバンド図と、について、
図36を用いて説明する。
を有する積層構造の膜厚方向のバンド図の一例である。また、図36(B)は、絶縁体I
1、酸化物S2、酸化物S3、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の
一例である。また、図36(C)は、絶縁体I1、酸化物S1、酸化物S2、及び絶縁体
I2を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容
易にするため絶縁体I1、酸化物S1、酸化物S2、酸化物S3、及び絶縁体I2の伝導
帯下端のエネルギー準位(Ec)を示す。
に近い。代表的には、酸化物S2の伝導帯下端のエネルギー準位は、酸化物S1及び酸化
物S3のそれぞれの伝導帯下端のエネルギー準位よりも低くなればよい。具体的には、酸
化物S2と酸化物S1とのそれぞれの伝導帯下端のエネルギー準位の差が0.15eV以
上2eV以下であれば好ましく、更に、0.5eV以上1eV以下であればより好ましい
。加えて、酸化物S2と酸化物S3のそれぞれの伝導帯下端のエネルギー準位の差が、0
.15eV以上2eV以下であれば好ましく、更に、0.5eV以上1eV以下であれば
より好ましい。すなわち、酸化物S2の電子親和力は、酸化物S1及び酸化物S3のそれ
ぞれの電子親和力よりも高ければよく、具体的には、酸化物S1と酸化物S2のそれぞれ
の電子親和力との差が0.15eV以上2eV以下、好ましくは0.5eV以上1eV以
下であり、かつ酸化物S3と酸化物S2のそれぞれの電子親和力との差が0.15eV以
上2eV以下、好ましくは0.5eV以上1eV以下であることが好ましい。
2、酸化物S3において、伝導帯下端のエネルギー準位はなだらかに変化する。換言する
と、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有する
ためには、酸化物S1と酸化物S2との界面、又は酸化物S2と酸化物S3との界面にお
いて形成される混合層の欠陥準位密度を低くするとよい。
元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができ
る。例えば、酸化物S2がIn-Ga-Zn酸化物の場合、酸化物S1、酸化物S3とし
て、In-Ga-Zn酸化物、Ga-Zn酸化物、酸化ガリウムなどを用いるとよい。
面、及び酸化物S2と酸化物S3との界面における欠陥準位密度を低くすることができる
ため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
ため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物S1、酸化
物S3を設けることにより、トラップ準位を酸化物S2より遠ざけることができる。当該
構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止す
ることができる。
。このとき、酸化物S2、酸化物S2と酸化物S1との界面、及び酸化物S2と酸化物S
3との界面が、主にチャネル領域として機能する。例えば、酸化物S1、酸化物S3には
、図34(C)において、絶縁性が高くなる領域Cで示す原子数比の酸化物を用いればよ
い。なお、図34(C)に示す領域Cは、[In]:[M]:[Zn]=0:1:0、又
はその近傍値である原子数比を示している。
酸化物S3には、[M]/[In]が1以上、好ましくは2以上である酸化物を用いるこ
とが好ましい。また、酸化物S3として、十分に高い絶縁性を得ることができる[M]/
([Zn]+[In])が1以上である酸化物を用いることが好適である。
化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン
酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)又は(Ba,Sr)TiO3
(BST)などの材料を含む絶縁体を単層又は積層で用いることができる。又はこれらの
絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化
シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加
してもよい。又はこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、
酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
も多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶
縁体を酸化物1230に接して設けることにより、酸化物1230中の酸素欠損を低減す
ることができる。
酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒
化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いる
ことができる。このような材料を用いて形成した場合、酸化物1230からの酸素の放出
や、外部からの水素等の不純物の混入を防ぐ層として機能する。
様の積層構造を有していてもよい。絶縁体1250が、電子捕獲準位に必要な量の電子を
捕獲させた絶縁体を有することで、トランジスタ1200Aは、しきい値電圧をプラス側
にシフトすることができる。当該構成を有することで、トランジスタ1200Aは、ゲー
ト電圧が0Vであっても非導通状態(オフ状態ともいう)であるノーマリーオフ型のトラ
ンジスタとなる。
縁体1250の他にバリア膜を設けてもよい。もしくは、酸化物1230cにバリア性が
あるものを用いてもよい。
込むことで、酸化物を化学量論比組成とほぼ一致するような状態、又は化学量論的組成よ
り酸素が多い過飽和の状態とすることができる。また、酸化物1230への水素等の不純
物の侵入を防ぐことができる。
がドレイン電極として機能する。
ル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンな
どの金属、又はこれを主成分とする合金を用いることができる。特に、窒化タンタルなど
の金属窒化物膜は、水素又は酸素に対するバリア性があり、また、耐酸化性が高いため、
好ましい。
ンタルとタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層する
とよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅-マグネシウ
ム-アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層
構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
ニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構
造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に
重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデ
ン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透
明導電材料を用いてもよい。
、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、又は上述した金
属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができ
る。特に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があり、
また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一又は
複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多
結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
また、図では単層構造を示したが、2層以上の積層構造としてもよい。
ン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層
構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造と
してもよい。
膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステ
ン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一又は複数の金属を組み
合わせた合金膜、もしくは窒化膜を用いてもよい。
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加
したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
設ける。
いることが好ましい。つまり、絶縁体1280には、化学量論的組成よりも酸素が過剰に
存在する領域(以下、過剰酸素領域ともいう)が形成されていることが好ましい。特に、
トランジスタ1200Aに酸化物半導体を用いる場合、トランジスタ1200Aの近傍の
層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ1200Aの
有する酸化物1230の酸素欠損を低減することができ、信頼性を向上させることができ
る。
化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS分析に
て、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好
ましくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記T
DS分析時における膜の表面温度としては100℃以上700℃以下、又は100℃以上
500℃以下の範囲が好ましい。
ことが好ましい。又は、金属酸化物を用いることもできる。なお、本明細書中において、
酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化
酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
る平坦化膜として機能してもよい。
水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形
成した場合、酸化物1230からの酸素の放出や、外部からの水素等の不純物の混入を防
ぐ層として機能する。
することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを提供す
ることができる。又は、上記構成を有するトランジスタを半導体装置に用いることで、半
導体装置の電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、
消費電力が低減された半導体装置を提供することができる。
電体1260と、がほとんど重ならない構造を有するため、導電体1260にかかる寄生
容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提供することが
できる。
図32には、図31のトランジスタとは別の構造の一例を示す。図32(A)はトラン
ジスタ1200Bの上面を示す。なお、図の明瞭化のため、図32(A)において一部の
膜は省略されている。また、図32(B)は、図32(A)に示す一点鎖線X1-X2に
対応する断面図であり、図32(C)はY1-Y2に対応する断面図である。なお、一点
鎖線X1-X2をチャネル長方向、一点鎖線Y1-Y2をチャネル幅方向という場合があ
る。
200Aを構成する構造と同機能を有する構造には、同符号を付記する。
1230c、絶縁体1250、導電体1260を形成されている。また、導電体1240
a、及び導電体1240bの端部と、絶縁体1280に形成された開口部の端部が一致し
ている。さらに、導電体1240a、及び導電体1240bの端部が、酸化物1230の
端部の一部と一致している。従って、導電体1240a、及び導電体1240bは、酸化
物1230、又は絶縁体1280の開口部と、同時に整形することができる。そのため、
マスク及び工程を削減することができる。また、歩留まりや生産性を向上させることがで
きる。
bは、過剰酸素領域を有する絶縁体1280と、酸化物1230dを介して接する。その
ため、絶縁体1280と、チャネルが形成される領域を有する酸化物1230bとの間に
、酸化物1230dが介在することにより、絶縁体1280から、水素、水、及びハロゲ
ン等の不純物が、酸化物1230bへ拡散することを抑制することができる。
いため、これによってトランジスタのオン電流を増大することができる。
図33には、図31及び図32のトランジスタとは別の構造の一例を示す。図33(A
)はトランジスタ1200Cの上面を示す。なお、図の明瞭化のため、図33(A)にお
いて一部の膜は省略されている。また、図33(B)は、図33(A)に示す一点鎖線X
1-X2に対応する断面図であり、図33(C)はY1-Y2に対応する断面図である。
なお、一点鎖線X1-X2をチャネル長方向、一点鎖線Y1-Y2をチャネル幅方向とい
う場合がある。
200Aを構成する構造と同機能を有する構造には、同符号を付記する。
えば、導電体1240a、及び導電体1240bに耐酸化性が高い導電体を用いる場合、
酸化物1230dは、必ずしも設けなくてもよい。そのため、マスク及び工程を削減する
ことができる。また、歩留まりや生産性を向上させることができる。
のみ設けてもよい。この場合、絶縁体1222をエッチングストッパーとして、酸化物1
230a、酸化物1230b、及び絶縁体1224を加工することができる。従って、歩
留まりや生産性を高めることができる。
40bと、導電体1260と、がほとんど重ならない構造を有するため、導電体1260
にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタを提
供することができる。
る。
本実施の形態では、本明細書で開示されるトランジスタに用いることができる金属酸化
物について説明する。以下では特に、金属酸化物とCAC(cloud-aligned
composite)の詳細について説明する。
と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する
。なお、CAC-OSまたはCAC-metal oxideを、トランジスタのチャネ
ル形成領域に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す
機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能
と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(
On/Offさせる機能)をCAC-OSまたはCAC-metal oxideに付与
することができる。CAC-OSまたはCAC-metal oxideにおいて、それ
ぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁
性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レ
ベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中
に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察さ
れる場合がある。
絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3n
m以下のサイズで材料中に分散している場合がある。
を有する成分により構成される。例えば、CAC-OSまたはCAC-metal ox
ideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
CAC-OSまたはCAC-metal oxideをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、及び高い電界効果移動度を得ることができる。
材(matrix composite)、または金属マトリックス複合材(metal
matrix composite)と呼称することもできる。したがって、CAC-
OSを、cloud-aligned composite-OSと呼称してもよい。
、好ましくは、1nm以上2nm以下、またはその近傍のサイズで偏在した材料の一構成
である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在
し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上
2nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状とも
いう。
び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イット
リウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲル
マニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タ
ンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含ま
れていてもよい。
Ga-Zn酸化物を、特にCAC-IGZOと呼称してもよい。)とは、インジウム酸化
物(以下、InOX1(X1は0よりも大きい実数)とする。)、またはインジウム亜鉛
酸化物(以下、InX2ZnY2OZ2(X2、Y2、及びZ2は0よりも大きい実数)
とする。)と、ガリウム酸化物(以下、GaOX3(X3は0よりも大きい実数)とする
。)、またはガリウム亜鉛酸化物(以下、GaX4ZnY4OZ4(X4、Y4、及びZ
4は0よりも大きい実数)とする。)などと、に材料が分離することでモザイク状となり
、モザイク状のInOX1、またはInX2ZnY2OZ2が、膜中に均一に分布した構
成(以下、クラウド状ともいう。)である。
、またはInOX1が主成分である領域とが、混合している構成を有する複合金属酸化物
である。なお、本明細書において、例えば、第1の領域の元素Mに対するInの原子数比
が、第2の領域の元素Mに対するInの原子数比よりも大きいことを、第1の領域は、第
2の領域と比較して、Inの濃度が高いとする。
合がある。代表例として、InGaO3(ZnO)m1(m1は自然数)、またはIn(
1+x0)Ga(1-x0)O3(ZnO)m0(-1≦x0≦1、m0は任意数)で表
される結晶性の化合物が挙げられる。
ligned crystal)構造を有する。なお、CAAC構造とは、複数のIGZ
Oのナノ結晶がc軸配向を有し、かつa-b面においては配向せずに連結した結晶構造で
ある。
a、Zn、及びOを含む材料構成において、一部にGaを主成分とするナノ粒子状に観察
される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモ
ザイク状にランダムに分散している構成をいう。従って、CAC-OSにおいて、結晶構
造は副次的な要素である。
。例えば、Inを主成分とする膜と、Gaを主成分とする膜との2層からなる構造は、含
まない。
が主成分である領域とは、明確な境界が観察できない場合がある。
ム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデ
ン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグ
ネシウムなどから選ばれた一種、または複数種が含まれている場合、CAC-OSは、一
部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にInを主成分とす
るナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成
をいう。
とができる。また、CAC-OSをスパッタリング法で形成する場合、成膜ガスとして、
不活性ガス(代表的にはアルゴン)、酸素ガス、及び窒素ガスの中から選ばれたいずれか
一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流
量比は低いほど好ましく、例えば酸素ガスの流量比を0%以上30%未満、好ましくは0
%以上10%以下とすることが好ましい。
ひとつであるOut-of-plane法によるθ/2θスキャンを用いて測定したとき
に、明確なピークが観察されないという特徴を有する。すなわち、X線回折から、測定領
域のa-b面方向、及びc軸方向の配向は見られないことが分かる。
照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該
リング領域に複数の輝点が観測される。従って、電子線回折パターンから、CAC-OS
の結晶構造が、平面方向、及び断面方向において、配向性を有さないnc(nano-c
rystal)構造を有することがわかる。
線分光法(EDX:Energy Dispersive X-ray spectro
scopy)を用いて取得したEDXマッピングにより、GaOX3が主成分である領域
と、InX2ZnY2OZ2、またはInOX1が主成分である領域とが、偏在し、混合
している構造を有することが確認できる。
GZO化合物と異なる性質を有する。つまり、CAC-OSは、GaOX3などが主成分
である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域と、に互
いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
3などが主成分である領域と比較して、導電性が高い領域である。つまり、InX2Zn
Y2OZ2、またはInOX1が主成分である領域を、キャリアが流れることにより、酸
化物半導体としての導電性が発現する。従って、InX2ZnY2OZ2、またはInO
X1が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効
果移動度(μ)が実現できる。
X1が主成分である領域と比較して、絶縁性が高い領域である。つまり、GaOX3など
が主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好な
スイッチング動作を実現できる。
、InX2ZnY2OZ2、またはInOX1に起因する導電性とが、相補的に作用する
ことにより、高いオン電流(Ion)、及び高い電界効果移動度(μ)を実現することが
できる。
ディスプレイをはじめとするさまざまな半導体装置に最適である。
る。
本実施の形態では、電子機器に備えることができるタッチセンサユニットの一例につい
て、説明する。
サユニットの回路構成例を示す。タッチセンサユニット300は、センサアレイ302、
TS(タッチセンサ)ドライバIC311、センス回路312を有する。また、図37(
A)では、TSドライバIC311と、センス回路312と、をまとめて周辺回路315
と図示している。
す。センサアレイ302は、m本(ここでのmは1以上の整数)の配線DRL、n本(こ
こでのnは1以上の整数)の配線SNLを有する。配線DRLはドライブ線であり、配線
SNLはセンス線である。ここでは、第α番目の配線DRLを配線DRL<α>と呼び、
第β番目の配線SNLを配線SNL<β>と呼ぶこととする。容量素子CTαβは、配線
DRL<α>と配線SNL<β>との間に形成される容量素子である。
IC311は配線DRLを駆動する機能を有する。n本の配線SNLはセンス回路312
に電気的に接続されている。センス回路312は、配線SNLの信号を検出する機能を有
する。TSドライバIC311によって配線DRL<α>が駆動されているときの配線S
NL<β>の信号は、容量素子CTαβの容量値の変化量の情報をもつ。n本の配線SN
Lの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
している。図37(B)において、タッチセンサユニット300は、基材301上にセン
サアレイ302と、TSドライバIC311と、センス回路312と、を有する。また、
図37(A)と同様に、図37(B)では、TSドライバIC311と、センス回路31
2と、をまとめて周辺回路315と図示している。
回路312と、は、ICチップなどの構成として、異方性導電接着剤、又は異方性導電フ
ィルムなどを用いて、COG方式で、基材301上に実装されている。そして、タッチセ
ンサユニット300は、外部との信号の入出力手段として、FPC313、FPC314
と電気的に接続されている。
4が形成されている。タッチセンサユニット300において、TSドライバIC311は
、配線331を介して、センサアレイ302と電気的に接続され、更に、TSドライバI
C311は、配線333を介して、FPC313と電気的に接続されている。センス回路
312は、配線332を介して、センサアレイ302と電気的に接続され、更に、TSド
ライバIC311は、配線334を介して、FPC314と電気的に接続されている。
どを有している。これによって、FPC313と配線333との間で電気的な導通を行う
ことができる。同様に、配線334とFPC314と、の接続部321にも、異方性を有
する導電性の接着剤などを有しており、これによって、FPC314と配線334との間
で電気的な導通を行うことができる。
る。
明する。なお、当該説明では、計算ソフトによって計算した結果を用いている。
n 3.4.1.R)という回路シミュレータである。このシミュレータを用いて、ソー
ス-ドレイン電圧Vdsに対するソース-ドレイン電流Idsの特性を計算した。
計算に用いた電流源回路の構成を示している。図38(A)に示す電流源回路CI1は、
トランジスタTrsim1と、トランジスタTrsim2と、容量素子Csim1と、を
有する。図38(B)に示す電流源回路CI2は、電流源回路CI1に容量素子Csim
2を加えた構成となっている。
とし、トランジスタTrsim2のサイズは、チャネル長を10μm、チャネル幅を10
μmとしている。加えて、容量素子Csim1の容量の値は118fFとし、容量素子C
sim2の容量の値は177pFとしている。
m1の第1端子と電気的に接続され、トランジスタTrsim1のゲートは、トランジス
タTrsim2の第1端子と電気的に接続されている。なお、トランジスタTrsim1
のゲートと、トランジスタTrsim2の第1端子と、の接続部をノードNFGとする。
線VDDLは、電源電位である電位VDDを与える配線である。容量素子Csim1の第
2端子は、配線GNDLと電気的に接続されている。容量素子Csim1は、トランジス
タTrsim1のバックゲートの影響を考慮した寄生容量であり、配線GNDLは、接地
電位GNDを与える配線である。
sim2のゲートには、電位GWが入力される。電位GWを昇圧してトランジスタTrs
im2を導通状態にして、電位CSGによって、ノードNFGの電位を定める。ノードN
FGの電位を定めた後は、電位GWを降圧してトランジスタTrsim2を非導通状態に
する。トランジスタTrsim1の第1端子には、電位WXが入力される。
m1のゲートと電気的に接続され、容量素子Csim2の第2端子は、トランジスタTr
sim1の第1端子と電気的に接続されている。なお、上述したとおり、電流源回路CI
2の有する他の素子の接続構成は、電流源回路CI1の接続構成の説明を参照する。
の間の電圧を保持する機能を有する。これにより、電位CSG、及び電位GWによって、
ノードNFGの電位を定めることで、ノードNFGの電位を保持することができる。具体
的には、電位GWを昇圧してトランジスタTrsim2を導通状態にして、電位CSGに
よってノードNFGの電位を定めた後に、電位GWを降圧してトランジスタTrsim2
を非導通状態にすればよい。
によって、トランジスタTrsim1のソース-ドレイン電圧Vdsを変化することがで
きる。ここで、ノードNFGを一定の電位とし、トランジスタTrsim1のソース-ド
レイン電圧を変化することで、トランジスタTrsim1のソース-ドレイン電流を算出
することができる。つまり、トランジスタTrsim1のソース-ドレイン電圧Vdsに
対するソース-ドレイン電流Idsの特性を得ることができる。本実施例では、ノードN
FGの電位をVG1乃至VG8として、それぞれの場合に対して、トランジスタTrsi
m1の電位WXと電流Idsの特性を求めた。
し、VG5は14Vとし、VG6は16Vとし、VG7は18Vとし、VG8は20Vと
している。
性を示す。図39(A)は、電流源回路CI1のトランジスタTrsim1におけるソー
ス-ドレイン電圧Vdsに対するソース-ドレイン電流Idsの特性であり、図39(B
)は、電流源回路CI2のトランジスタTrsim1におけるソース-ドレイン電圧Vd
sに対するソース-ドレイン電流Idsの特性である。
ン電圧Vdsが上昇するにつれて)、ソース-ドレイン電流Idsが上昇しているのが確
認できる。しかし、図39(A)では、電位WXが低電位であるときでも(ソース-ドレ
イン電圧Vdsが大きいときでも)、特性の曲線の傾きの絶対値が大きくなっているため
、電流源回路CI1の回路構成におけるトランジスタTrsim1では、飽和特性が得ら
れないことが分かる。図39(B)では、電位WXが低電位であるときに(ソース-ドレ
イン電圧Vdsが大きいときに)、特性の曲線の傾きの絶対値が小さくなっているため、
電流源回路CI2の回路構成におけるトランジスタTrsim1で、飽和特性が得られて
いることが分かる。
は、飽和領域で動作するのが好適である。換言すると、定電流回路は、電位WXが変化し
ても、出力される電流値の変化が極力小さくなる構成とするのが好適である。
流源回路CI1の構成でなく、図38(B)の電流源回路CI2の構成とするのがよい。
定電流回路に、電流源回路CI2を適用することによって、定電流回路は、電位WXの値
に依存せずに、定電流を出力することができる。
ネル形成領域に形成したFETを用いた積和演算回路について説明する。
01と、絶縁体511乃至絶縁体514と、導電体521と、導電体522aと、導電体
522bと、導電体523と、金属酸化物541と、を有する。なお、トランジスタ50
0は、第1ゲートと、第2ゲートと、を有する。
する。絶縁体511は、トランジスタ500のゲート絶縁膜として機能し、基板501上
と、導電体521上と、に位置する。金属酸化物541は、トランジスタ500の半導体
層として機能する。また、金属酸化物541は、金属酸化物541の一部の領域が導電体
521と重畳するように、絶縁体511上に位置する。特に、導電体521と重畳する金
属酸化物541の一部の領域を領域550aと記載し、導電体521と重畳しない金属酸
化物541の領域を領域550b、領域550cと記載する。
畳するように、金属酸化物541上に有する。導電体523は、トランジスタ500の第
2ゲートとして機能する。また、導電体523は、導電体521と重畳する領域を有する
ように、絶縁体512上に位置する。絶縁体513は、導電体523上と、金属酸化物5
41の領域550b上及び領域550c上と、に位置する。絶縁体514は、絶縁体51
3上に有する。
縁体514上と、絶縁体513上と、絶縁体512上と、金属酸化物541上に位置する
。導電体522bは、トランジスタ500のソース又はドレインの他方として機能し、絶
縁体514上と、絶縁体513上と、絶縁体512上と、金属酸化物541上に位置する
。なお、導電体522aと、導電体522bと、は互いに電気的に接続されていない。
た領域であり、領域550aより導電性が高い領域となる。領域550bおよび領域55
0cは、絶縁体513の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加
される。これにより、金属酸化物541の絶縁体513と接する領域を中心に、添加され
た不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むこ
とで、キャリア密度が高くなり、低抵抗化される。
機能する導電体522aと、ソース又はドレインの他方として機能する導電体522bと
、は、第2ゲートとして機能する導電体523と重畳しないように位置しているため、ト
ランジスタ500の寄生容量は小さくなっている。したがって、チャネルエッチ構造など
のトランジスタと比較して、良好な乗算特性と演算速度が期待される。
-ソース間電流IDSの平方根)とゲート-ソース間電圧VGSの特性を示すグラフであ
る。図41(A)のグラフは、ドレイン-ソース間電圧が4V、6V、8V、10V、1
2V、14V、16V、18V、20Vの場合をそれぞれ図示している。特に、条件Sa
1は、ドレイン-ソース間電圧が4Vとなっており、条件Sa9は、ドレイン-ソース間
電圧が20Vとなっている。図41(A)に示すグラフより、トランジスタ500におい
て、オン電流とオフ電流の比は7桁以上、S値は120mV/decadeと見積もるこ
とができる。
ース電圧VDSの特性を示すグラフである。図41(B)のグラフは、ゲート-ソース間
電圧が4V(条件Sb1)、6V(条件Sb2)、8V(条件Sb3)、10V(条件S
b4)、12V(条件Sb5)、14V(条件Sb6)、16V(条件Sb7)、18V
(条件Sb8)、20V(条件Sb9)の場合をそれぞれ図示している。
波の周波数を示し、縦軸は、トランジスタ500のゲートへの入力信号と、トランジスタ
500のソース-ドレイン間に流れる信号との比を表している(図42(A)のグラフで
は、|H21|と表記している)。なお、実線SLDLは、傾き20dB/decade
の直線を示し、丸点のマーカーMSRは、実測値を示している。
る。横軸は、1000/T[1/K]を示し、縦軸は、オフ電流を示しており、測定結果
がプロットされている。図42(B)より、室温におけるトランジスタ500のオフ電流
は、1.0×10-22Aと見積もることができる。
路600は、アナログメモリに相当するメモリセル601と、電流源回路IS1と、電流
源回路IS2と、回路ISoffと、を有する。
]は、2列目のメモリセル601と電気的に接続されている。配線WXL[1]は、1行
目のメモリセル601と電気的に接続され、配線WXL[2]は、2行目のメモリセル6
01と電気的に接続され、配線WXL[3]は、3行目のメモリセル601と電気的に接
続され、配線WXL[4]は、4行目のメモリセル601と電気的に接続されている。
線WYL[2]と電気的に接続されている。配線WYL[1]は、1列目のメモリセル6
01と電気的に接続され、配線WYL[2]は、2列目のメモリセル601と電気的に接
続されている。回路ISoffは、配線WYL[1]と電気的に接続されている。
スタMO1と、トランジスタMO2と、容量素子CNと、を有する。
に適用している。また、トランジスタMO1、及びトランジスタMO2のチャネル長は共
に10μm、チャネル幅は10μmとしている。
1のゲートは、配線ROLと電気的に接続され、トランジスタMO1の第2端子は、トラ
ンジスタMO2のゲートと電気的に接続されている。トランジスタMO2の第1端子は、
配線WYLと電気的に接続され、トランジスタMO2の第2端子は、一定電位を与える配
線と電気的に接続されている。容量素子CNの第1端子は、トランジスタMO2のゲート
と電気的に接続され、容量素子CNの第2端子は、配線WXLと電気的に接続されている
。なお、トランジスタMO1の第2端子と、トランジスタMO2のゲートと、容量素子C
Nの第1端子との接続箇所をノードFNとする。
ログデータを格納することができる。また、トランジスタMO1のオフ電流は、非常に小
さいため、ノードFNに保持するアナログデータはほとんど劣化しない。
配線WXLは、配線WXL[1]乃至配線WXL[4]のいずれか一の配線であり、配線
WYLは、配線WYL[1]又は配線WYL[2]のどちらか一方の配線である。なお、
メモリセル601が有するトランジスタMO1を導通状態、非導通状態は、配線ROLが
与える電位によって切り替えることができる。
の動作例の説明を参酌する。なお、電流源回路IS1の出力端子から流れる電流は、電流
源回路IS2の出力端子から流れる電流と概ね等しいものとする。また、回路ISoff
は、配線WXLに基準電位が印加されたときに配線WYLに流れる電流と、配線WXLに
基準電位以外の電位が印加されたときに配線WYLに流れる電流と、の差分電流が流れる
回路である。
位Wと、配線WXLに印加された電位Xと、に応じた、電流W*Xの変化を示している。
なお、電流W*Xという表記は、式(E9)のΔIB[j]に相当し、電流W*Xに定数
である2kが含まれているものとする。また、電流W*Xは、式(E9)において1列に
有するメモリセル数を1として、算出されている。なお、図44(A)は、電位Xが、-
4.0V、-3.6V、-3.2V、-2.8V、-2.4V、-2.0V、-1.6V
、-1.2V、-0.8V、-0.4V、-0V、0.4V、0.8V、1.2V、1.
6V、2.0V、2.4V、2.8V、3.2V、3.6V、4.0Vの場合を図示して
いる。特に、条件Sc1は電位Xが4.0V、条件Sc6は電位Xが2.0V、条件Sc
11は電位Xが0V、条件Sc16は電位Xが-2.0V、条件Sc21は電位Xが-4
.0Vを示している。
モリセル601の周波数応答特性を示している。但し、条件Measは、作製したメモリ
セル601のTEG(Test Element Group)の出力パッドの寄生容量
の影響を受けている。そのため、図44(B)には、SPICEを用いたシミュレーショ
ンを用いて、寄生容量を変更した場合の結果も示している。条件Sd1は当該寄生容量を
0.1pFとし、条件Sd2は当該寄生容量を1pFとし、条件Sd3は当該寄生容量を
3pFとしている。
rtionを示している。
とき、機械学習が可能か否かを確かめるため、次に記載する検証を行った。
方向に6ドット、行方向に6ドットで表現される”A”、”B”、”C”、”D”の4種
類とする。なお、当該記号は、入力画像INIとして、ニューラルネットワークの入力デ
ータとして扱われる。また、図45(A)では、入力画像INIに対してラベル付けされ
た結果を、出力結果OCLと図示している。
図45(A)は、出力層を図示していない。また、当該ニューラルネットワークから出力
された出力データは、記号毎に分類されて、それぞれの記号の個数をカウントする。
回路610は、メモリセルアレイ611と、参照セル612と、オフセット回路613と
、活性化関数回路614と、を有する。
気的に接続されている複数のメモリセル601に相当する。又は、メモリセルアレイ61
1は、実施の形態1で説明したメモリセルアレイ120のメモリセルAM[1,1]乃至
メモリセルAM[m,n]に相当する。
続されている複数のメモリセル601に相当する。又は、参照セル612は、実施の形態
1で説明したメモリセルアレイ120のメモリセルAMref[1]乃至メモリセルAM
ref[m]に相当する。
とを有する。又は、オフセット回路613は、実施の形態1で説明したオフセット回路1
10に相当する。
代入して、活性化関数の値を出力する回路である。
持し、且つメモリセルアレイ611及び参照セル612に、前層からの出力データが入力
される。なお、積和演算回路610が入力層INLに含まれている場合、当該出力データ
は画像データINIとし、積和演算回路610が隠れ層HILに含まれている場合、当該
出力データはXとなる。
路613によって、その演算結果を取得する。そして、当該演算結果は、活性化関数回路
614に送られ、活性化関数の演算が行われる。活性化関数の演算結果は、次の層に送信
される。
行った。
学習成功率の取得を試みている。なお、初期値は乱数で与えるものとし、学習成功率は、
学習により正解を返すことができる値に重み係数が収束した割合と定義するものとする。
学習成功率を表している。図46より、ビット精度が5ビット程度あれば、記号の認識が
可能であることが分かる。また、積和演算効率0.3GOp/S/Wであり、高い電力効
率であることがわかる。
OUT[j] 列出力回路
OUT[j+1] 列出力回路
OUT[n] 列出力回路
Cref 参照列出力回路
OT[1] 出力端子
OT[j] 出力端子
OT[j+1] 出力端子
OT[n] 出力端子
OTref 出力端子
AM[1,1] メモリセル
AM[i,1] メモリセル
AM[m,1] メモリセル
AM[1,j] メモリセル
AM[i,j] メモリセル
AM[i+1,j] メモリセル
AM[i,j+1] メモリセル
AM[i+1,j+1] メモリセル
AM[m,j] メモリセル
AM[1,n] メモリセル
AM[i,n] メモリセル
AM[m,n] メモリセル
AMref[1] メモリセル
AMref[i] メモリセル
AMref[m] メモリセル
WDref 配線
VR 配線
B[1] 配線
B[j] 配線
B[j+1] 配線
B[n] 配線
Bref 配線
ORP 配線
OSP 配線
CI 定電流回路
CIref 定電流回路
CM カレントミラー回路
IL[1] 配線
IL[j] 配線
IL[j+1] 配線
IL[n] 配線
ILref 配線
OL[1] 配線
OL[j] 配線
OL[n] 配線
OLref 配線
FGA[1] 配線
FGA[j] 配線
FGA[j+1] 配線
FGA[n] 配線
FGAref 配線
FGB[1] 配線
FGB[j] 配線
FGB[j+1] 配線
FGB[n] 配線
FGBref 配線
BGA[1] 配線
BGA[j] 配線
BGA[n] 配線
BGAref 配線
BGB[1] 配線
BGB[j] 配線
BGB[n] 配線
BGBref 配線
BG[1] 配線
BG[j] 配線
BG[n] 配線
BGref 配線
FG[1] 配線
FG[j] 配線
FG[n] 配線
FGref 配線
VDDL 配線
VSSL 配線
WD[1] 配線
WD[j] 配線
WD[j+1] 配線
WD[n] 配線
RW[1] 配線
RW[i] 配線
RW[i+1] 配線
RW[m] 配線
WW[1] 配線
WW[i] 配線
WW[i+1] 配線
WW[m] 配線
CT1 端子
CT2 端子
CT3 端子
CT4 端子
CT5[1] 端子
CT5[j] 端子
CT5[j+1] 端子
CT5[n] 端子
CT6[1] 端子
CT6[j] 端子
CT6[j+1] 端子
CT6[n] 端子
CT7 端子
CT8 端子
Tr1 トランジスタ
Tr2 トランジスタ
Tr3 トランジスタ
Tr4 トランジスタ
Tr5 トランジスタ
Tr6 トランジスタ
Tr7 トランジスタ
Tr8 トランジスタ
Tr9 トランジスタ
Tr11 トランジスタ
Tr12 トランジスタ
Tr81 トランジスタ
Tr82 トランジスタ
Tr91 トランジスタ
Tr92 トランジスタ
C1 容量素子
C2 容量素子
C3 容量素子
C4 容量素子
C31 容量素子
C32 容量素子
C41 容量素子
C42 容量素子
NCMref ノード
N[1,1] ノード
N[i,1] ノード
N[m,1] ノード
N[1,j] ノード
N[i,j] ノード
N[i+1,j] ノード
N[i,j+1] ノード
N[i+1,j+1] ノード
N[m,j] ノード
N[1,n] ノード
N[i,n] ノード
N[m,n] ノード
SPT[1] 出力端子
SPT[j] 出力端子
SPT[j+1] 出力端子
SPT[n] 出力端子
SL 信号線
GL ゲート線
DL 信号線
GL2 ゲート線
AL 電流供給線
M トランジスタ
M1 トランジスタ
M2 トランジスタ
M3 トランジスタ
CsLC 容量素子
CsEL 容量素子
CTαβ 容量素子
DRL 配線
SNL 配線
CI1 電流源回路
CI2 電流源回路
GW 電位
CSG 電位
WX 電位
Trsim1 トランジスタ
Trsim2 トランジスタ
Csim1 容量素子
Csim2 容量素子
GNDL 配線
NFG ノード
CND1 状態
CND2 状態
CND3 状態
WTL[1] 配線
WTL[2] 配線
WXL[1] 配線
WXL[2] 配線
WXL[3] 配線
WXL[4] 配線
WYL[1] 配線
WYL[2] 配線
ROL 配線
IS1 電流源回路
IS2 電流源回路
ISoff 回路
MO1 トランジスタ
MO2 トランジスタ
CN 容量素子
FN ノード
100 半導体装置
110 オフセット回路
111 オフセット回路
112 オフセット回路
112A オフセット回路
113 オフセット回路
115 オフセット回路
115A オフセット回路
116 オフセット回路
116A オフセット回路
120 メモリセルアレイ
121 メモリセルアレイ
150 オフセット回路
150A オフセット回路
160 メモリセルアレイ
201 第1表示素子
202 第2表示素子
203 開口部
204 反射光
205 透過光
206 画素回路
207 画素回路
210 表示装置
214 表示部
216 回路
218 配線
220 IC
222 FPC
300 タッチセンサユニット
301 基材
302 センサアレイ
311 TSドライバIC
312 センス回路
313 FPC
314 FPC
315 周辺回路
320 接続部
321 接続部
331 配線
332 配線
333 配線
334 配線
411 回路
413 回路
414 回路
415 回路
500 トランジスタ
501 基板
511 絶縁体
512 絶縁体
513 絶縁体
514 絶縁体
521 導電体
522a 導電体
522b 導電体
523 導電体
541 金属酸化物
550a 領域
550b 領域
550c 領域
600 積和演算回路
601 メモリセル
610 積和演算回路
611 メモリセルアレイ
612 参照セル
613 オフセット回路
614 活性化関数回路
1200A トランジスタ
1200B トランジスタ
1200C トランジスタ
1205 導電体
1205a 導電体
1205b 導電体
1214 絶縁体
1216 絶縁体
1220 絶縁体
1222 絶縁体
1224 絶縁体
1230 酸化物
1230a 酸化物
1230b 酸化物
1230c 酸化物
1230d 酸化物
1240a 導電体
1240b 導電体
1250 絶縁体
1260 導電体
1280 絶縁体
1282 絶縁体
1285 絶縁体
1286 絶縁体
2010 第1ユニット
2020 第2ユニット
2030 入力ユニット
2501C 絶縁膜
2505 接合層
2512B 導電膜
2520 機能層
2521 絶縁膜
2521A 絶縁膜
2521B 絶縁膜
2522 接続部
2528 絶縁膜
2550 第2表示素子
2550(i,j) 第2表示素子
2551 電極
2552 電極
2553 発光性の材料を含む層
2560 光学素子
2565 被覆膜
2570 基板
2580 レンズ
2591A 開口部
2700TP3 入出力パネル
2702(i,j) 画素
2720 機能層
2750 第1表示素子
2751 電極
2751H 領域
2752 電極
2753 液晶材料を含む層
2770 基板
2770D 機能膜
2770P 機能膜
2770PA 位相差フィルム
2770PB 偏光層
2771 絶縁膜
5200 情報端末
5221 筐体
5222 表示部
5223 操作ボタン
5224 スピーカ
5300 情報端末
5321a 筐体
5321b 筐体
5321c ヒンジ部
5322 表示部
5323 操作ボタン
5324 スピーカ
5431 筐体
5432 表示部
5433 掌紋読み取り部
5434 配線
5435 手
5501 筐体
5502 表示部
5503 マイク
5504 スピーカ
5505 操作ボタン
5801 第1筐体
5802 第2筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
6560 TV
6561 放送局
6562 人工衛星
6563 電波塔
6564 アンテナ
6565 アンテナ
6566A 電波
6566B 電波
6567A 電波
6567B 電波
6600 救急車
6601 医療機関
6602 医療機関
6605 高速ネットワーク
6610 カメラ
6611 エンコーダ
6612 通信装置
6615 映像データ
6616 映像データ
6620 通信装置
6621 デコーダ
6622 サーバ
6623 表示装置
Claims (2)
- オフセット回路と、第1メモリセルと、第2メモリセルと、を有し、
前記オフセット回路は、第1定電流回路と、第2定電流回路と、第1乃至第3トランジスタと、第1容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と、カレントミラー回路と、を有し、
前記第1定電流回路は、第4トランジスタと、第5トランジスタと、第2容量素子と、を有し、
前記第4トランジスタは、第1ゲートと、第2ゲートと、を有し、
前記第2定電流回路は、第6トランジスタと、第7トランジスタと、第3容量素子と、を有し、
前記第6トランジスタは、第1ゲートと、第2ゲートと、を有し、
前記第1トランジスタの第1端子は、前記第2トランジスタの第1端子と電気的に接続され、
前記第1トランジスタのゲートは、前記第2トランジスタの第2端子と電気的に接続され、
前記第2トランジスタの第1端子は、前記第1配線と電気的に接続され、
前記第3トランジスタの第1端子は、前記第2トランジスタの第2端子と電気的に接続され、
前記第1容量素子の第1端子は、前記第1トランジスタのゲートと電気的に接続され、
前記第4トランジスタの第1端子は、前記第1配線と電気的に接続され、
前記第4トランジスタの第1ゲートは、前記第2容量素子の第1端子と電気的に接続され、
前記第4トランジスタの第2ゲートは、前記第4トランジスタの第1端子と電気的に接続され、
前記第2容量素子の第2端子は、前記第4トランジスタの第1端子と電気的に接続され、
前記第5トランジスタの第1端子は、前記第4トランジスタの第1ゲートと電気的に接続され、
前記第6トランジスタの第1端子は、前記第2配線と電気的に接続され、
前記第6トランジスタの第1ゲートは、前記第3容量素子の第1端子と電気的に接続され、
前記第6トランジスタの第2ゲートは、前記第6トランジスタの第1端子と電気的に接続され、
前記第3容量素子の第2端子は、前記第6トランジスタの第1端子と電気的に接続され、
前記第7トランジスタの第1端子は、前記第6トランジスタの第1ゲートと電気的に接続され、
前記第1配線は、前記第1出力端子と電気的に接続され、
前記第2配線は、前記第2出力端子と電気的に接続され、
前記第1メモリセルは、前記第1出力端子と電気的に接続され、
前記第2メモリセルは、前記第2出力端子と電気的に接続され、
前記第1乃至前記第7のトランジスタの各々は、チャネル形成領域に酸化物半導体を有する、半導体装置。 - 請求項1において、
前記カレントミラー回路は、前記第2配線の電位に応じた第1電流を、前記第1配線と、前記第2配線と、に出力する機能を有する、半導体装置。
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