TWI815395B - 半導體裝置、包括該半導體裝置的電子裝置 - Google Patents

半導體裝置、包括該半導體裝置的電子裝置 Download PDF

Info

Publication number
TWI815395B
TWI815395B TW111113922A TW111113922A TWI815395B TW I815395 B TWI815395 B TW I815395B TW 111113922 A TW111113922 A TW 111113922A TW 111113922 A TW111113922 A TW 111113922A TW I815395 B TWI815395 B TW I815395B
Authority
TW
Taiwan
Prior art keywords
circuit
wiring
terminal
transistor
output
Prior art date
Application number
TW111113922A
Other languages
English (en)
Other versions
TW202231065A (zh
Inventor
黒川義元
池田隆之
井上達則
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW202231065A publication Critical patent/TW202231065A/zh
Application granted granted Critical
Publication of TWI815395B publication Critical patent/TWI815395B/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/045—Combinations of networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/048—Activation functions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G06N3/084—Backpropagation, e.g. using gradient descent
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/04—Shift registers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Biophysics (AREA)
  • Biomedical Technology (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Linguistics (AREA)
  • Mathematical Physics (AREA)
  • Data Mining & Analysis (AREA)
  • Computing Systems (AREA)
  • Molecular Biology (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Evolutionary Computation (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Neurology (AREA)
  • Control Of El Displays (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Image Processing (AREA)
  • Analogue/Digital Conversion (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本發明提供一種電路規模小且功耗低的半導體裝置。本發明是一種包括移位暫存器、取樣保持電路、第一緩衝器電路及第二緩衝器電路的半導體裝置。取樣保持電路包括第一輸入端子、第二輸入端子及輸出端子。第一緩衝器電路的輸出端子與第一輸入端子電連接，移位暫存器與第二輸入端子電連接，第二緩衝器電路的輸入端子與取樣保持電路的輸出端子電連接。半導體裝置保持由取樣保持電路輸入的類比信號的電位，並將該類比信號從第二緩衝器電路的輸出端子輸出。

Description

半導體裝置、包括該半導體裝置的電子裝置
本發明的一個實施方式係關於一種半導體裝置及包括該半導體裝置的電子裝置。
本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或者組合物（composition of matter）。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、蓄電裝置、攝像裝置、記憶體裝置、處理器、電子裝置、系統、它們的驅動方法、它們的製造方法或它們的檢查方法。
隨著電視機（TV）的大螢幕化，對收視高清晰度視頻的需求也很大。因此，超高清電視（UHDTV）廣播的實用化也得到了推進。在日本，超高清電視（UHDTV）廣播得到了推進，並在2015年開始了藉由通訊衛星（CS）及光線路的4K廣播服務。今後計畫開始藉由廣播衛星（BS）的UHDTV（4K、8K）的試播。所以，現在正在開發對應8K廣播的各種電子裝置（非專利文獻1）。8K的實用廣播將並用4K廣播及2K廣播（全高清廣播）。
另外，正在進行如下技術的開發：將利用人工神經網路等的人工智慧用於各種電子裝置而不侷限於電視。被期待著藉由利用人工神經網路可以實現比習知的諾伊曼型電腦更高性能的電腦，近年來，已開展對在電子電路上構成人工神經網路的各種研究工作。非專利文獻2揭露有關具有利用人工神經網路的自學習功能的晶片的技術。
並且，在專利文獻1中，公開了如下發明：由使用在通道形成區域中包含氧化物半導體的電晶體的記憶體裝置保持利用人工神經網路的計算中需要的權重資料（weight data）。 [專利文獻]
[專利文獻1]美國專利申請公開第2016/0343452號公報 [非專利文獻]
[非專利文獻1]S.Kawashima， et al., “13.3-In. 8K × 4K 664-ppi OLED Display Using CAAC-OS FETs,” SID 2014 DIGEST,pp.627-630. [非專利文獻2]Yutaka Arima et al.,: “A Self-Learning Neural Network Chip with 125 Neurons and 10K Self-Organization Synapses”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26,NO.4, APRIL 1991, pp.607-611
作為8K廣播中的視頻編碼方式，採用了新格式H.265|MPEG-H HEVC（高效率視頻編碼，High Efficiency Video Coding）。8K廣播中的視頻解析度（水平及垂直的像素數）為7680×4320，為4K（3840×2160）的4倍，2K（1920×1080）的16倍。因此，8K廣播需要處理大容量的影像資料。
例如，在接收8K廣播信號的電視機中，對所接收的廣播信號進行解壓縮（解碼），由此取得相當於8K影像的資料量。當將該龐大的影像資料發送到顯示裝置時，顯示裝置的解析度越高，用來發送影像資料的佈線的個數越多。因此，佈線等構件成本變高，並且，發送影像資料時的功耗也變高。
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種包括新穎的半導體裝置的電子裝置。
本發明的一個實施方式的目的之一是提供一種電路面積小的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種低功耗的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種可以進行高速運算的半導體裝置。
注意，本發明的一個實施方式的目的不侷限於上述目的。上述目的並不妨礙其他目的的存在。此外，其他目的是上面沒有提到而將在下面的記載中進行說明的目的。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當抽出該上面沒有提到的目的。此外，本發明的一個實施方式實現上述記載及其他目的中的至少一個目的。此外，本發明的一個實施方式並不需要實現所有的上述記載及其他目的。
（1） 本發明的一個實施方式是一種半導體裝置，該半導體裝置包括移位暫存器、取樣保持電路、第一緩衝器電路及第二緩衝器電路。取樣保持電路包括第一輸入端子、第二輸入端子及輸出端子，第一緩衝器電路的輸出端子與第一輸入端子電連接，移位暫存器與第二輸入端子電連接，第二緩衝器電路的輸入端子與取樣保持電路的輸出端子電連接。第一緩衝器電路的輸入端子被輸入類比信號。取樣保持電路具有：在其第二輸入端子被發送來自移位暫存器的信號時，從第一輸入端子取得類比信號的功能；以及保持根據類比信號的電位的功能。
（2） 另外，本發明的一個實施方式是一種（1）的半導體裝置，其中取樣保持電路包括第一電晶體及第一電容器，第一電晶體的第一端子與第一輸入端子電連接，第一電晶體的第二端子與取樣保持電路的輸出端子電連接，第一電晶體的閘極與第二輸入端子電連接，第一電容器的第一端子與第一電晶體的第二端子電連接。
（3） 本發明的一個實施方式是一種半導體裝置，該半導體裝置包括移位暫存器、第一解多工器、第二解多工器、取樣保持電路、第一緩衝器電路及第二緩衝器電路。取樣保持電路包括第一輸入端子、第二輸入端子及輸出端子，第一緩衝器電路的輸出端子與第一解多工器的輸入端子電連接，第一解多工器的輸出端子與第一輸入端子電連接，移位暫存器與第二解多工器的輸入端子電連接，第二解多工器的輸出端子與第二輸入端子電連接，第二緩衝器電路的輸入端子與取樣保持電路的輸出端子電連接。取樣保持電路具有：在其第二輸入端子被發送來自移位暫存器的信號時，從第一輸入端子取得類比信號的功能；以及保持根據類比信號的電位的功能。
（4） 另外，本發明的一個實施方式是一種（3）的半導體裝置，其中由同一信號控制第一解多工器及第二解多工器。
（5） 另外，本發明的一個實施方式是一種（3）或（4）的半導體裝置，其中取樣保持電路包括第一電晶體及第一電容器，第一電晶體的第一端子與第一輸入端子電連接，第一電晶體的第二端子與取樣保持電路的輸出端子電連接，第一電晶體的閘極與第二輸入端子電連接，第一電容器的第一端子與第一電晶體的第二端子電連接。
（6） 本發明的一個實施方式是一種（1）至（5）的半導體裝置，其中第一電晶體在通道形成區域中包含金屬氧化物。
（7） 本發明的一個實施方式是一種電子裝置，該電子裝置包括（1）至（6）的半導體裝置以及自編碼器（autoencoder）。自編碼器與半導體裝置的第一緩衝器電路的輸入端子電連接。自編碼器具有：在被供應對應於第一影像資料的第一類比信號時，將第一影像資料轉換為特徵抽取過的第二影像資料的功能；將第二影像資料恢復到第一影像資料的功能；以及將恢復的第一影像資料輸出作為第二類比信號的功能。第二類比信號被輸入到第一緩衝器電路的輸入端子。
（8） 另外，本發明的一個實施方式是一種（7）的電子裝置，該電子裝置還包括顯示部，顯示部在像素中包括第二電晶體，第二電晶體在通道形成區域中包含氫化非晶矽。
（9） 另外，本發明的一個實施方式是一種（7）的電子裝置，該電子裝置還包括顯示部，顯示部在像素中包括第二電晶體，第二電晶體在通道形成區域中包含金屬氧化物。
（10） 另外，本發明的一個實施方式是一種電子裝置，該電子裝置包括自編碼器、源極驅動器電路及顯示部。自編碼器包括編碼器及解碼器，顯示部包括多個像素區域。編碼器具有藉由特徵抽取將第一影像資料轉換為第二影像資料且將其輸出到解碼器的功能。解碼器具有將第二影像資料恢復到第一影像資料且將其輸出到源極驅動器電路的功能。源極驅動器電路具有將第一影像資料輸出到顯示部的功能。編碼器包括具有利用權重濾波器（weight filter）進行卷積處理的功能的神經網路，並包括記憶單元陣列及移位暫存器。記憶單元陣列具有儲存權重濾波器的濾波值（weight value）的功能。移位暫存器具有按像素區域將第一影像資料依次輸出到記憶單元陣列的功能。卷積處理包括利用第一影像資料和濾波值的積和運算。
（11） 另外，本發明的一個實施方式是一種（10）的電子裝置，其中顯示部包括n行m列（n、m是1以上的整數）的像素，像素區域包括t行s列（t是1以上且n以下的整數，s是1以上且m以下的整數）的像素，移位暫存器包括t×m級保持電路，移位暫存器具有將t×s個第一影像資料一次性地輸出到記憶單元陣列的功能。
藉由本發明的一個實施方式，可以提供一種新穎的半導體裝置。此外，藉由本發明的一個實施方式，可以提供一種包括新穎的半導體裝置的電子裝置。
藉由本發明的一個實施方式，可以提供一種電路面積小的半導體裝置。此外，藉由本發明的一個實施方式，可以提供一種低功耗的半導體裝置。此外，藉由本發明的一個實施方式，可以提供一種可以進行高速運算的半導體裝置。
注意，本發明的一個實施方式的效果不侷限於上述效果。上述效果並不妨礙其他效果的存在。此外，其他效果是上面沒有提到而將在下面的記載中進行說明的效果。所屬技術領域的通常知識者可以從說明書或圖式等的記載中導出並適當抽出該上面沒有提到的效果。此外，本發明的一個實施方式實現上述效果及其他效果中的至少一個效果。由此，本發明的一個實施方式根據情況有時不包括以上舉出的效果。
在本說明書等中，人工神經網路（ANN，以後稱為神經網路）是指模擬生物的神經回路網的所有模型。一般而言，在神經網路中，以神經元為模型的單元藉由以神經突觸為模型的單元彼此連結。
藉由對神經網路提供習知的資訊，可以改變神經突觸的連結強度（也稱為權重係數）。有時將這樣的對神經網路提供習知的資訊決定連結強度的處理稱為“學習”。
並且，藉由對“學習”（決定了連結強度）過的神經網路提供某個資訊，可以根據其連結強度輸出新資訊。有時將這樣的在神經網路中根據被提供的資訊和連結強度輸出新資訊的處理稱為“推論”或“認知”。
作為神經網路的模型，例如可以舉出Hopfiled網路、分層神經網路等。尤其是，在本說明書等中，將具有多層結構的神經網路稱為“深度神經網路”（DNN），將利用深度神經網路的機器學習稱為“深度學習”。
在本說明書等中，金屬氧化物（metal oxide）是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體（包括透明氧化物導電體）和氧化物半導體（Oxide Semiconductor，也可以簡稱為OS）等。例如，在將金屬氧化物用於電晶體的活性層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，在金屬氧化物能夠構成包括具有放大作用、整流作用及開關作用中的至少一個的電晶體的通道形成區域時，該金屬氧化物稱為金屬氧化物半導體（metal oxide semiconductor），簡稱為OS。此外，可以將OS FET（或OS電晶體）換稱為包含金屬氧化物或氧化物半導體的電晶體。
實施方式1 在本實施方式中，說明本發明的一個實施方式的半導體裝置的源極驅動器電路的結構。
圖1是包括顯示裝置、接收機等的電子裝置的方塊圖。電子裝置10包括顯示裝置11及接收機12。另外，圖1還示出接收廣播信號的天線ANT以及操作電子裝置10的遙控器RC。
顯示裝置11包括顯示部PA、閘極驅動器電路GD、源極驅動器電路SD、時序控制器TC、AI（Artificial Intelligence：人工智慧）解碼器AID。
接收機12包括接收部RCV、介面I/F、控制部CP、類比前端（analog front end）AFE、解碼器DEC、影像處理部PP及AI編碼器AIE。
在電子裝置10中，由顯示裝置11所包括的AI解碼器AID以及接收機12所包括的AI編碼器AIE構成自編碼器13。
天線ANT與接收機12的類比前端AFE電連接，類比前端AFE與解碼器DEC電連接。解碼器DEC與影像處理部PP電連接，影像處理部PP與控制部CP、AI編碼器AIE、時序控制器TC電連接。接收部RCV與介面I/F電連接，介面I/F與控制部CP電連接。控制部CP與AI編碼器AIE電連接，AI編碼器AIE與AI解碼器AID電連接。
AI解碼器AID與源極驅動器電路SD電連接。時序控制器TC與源極驅動器電路SD、閘極驅動器電路GD電連接。顯示部PA與源極驅動器電路SD、閘極驅動器電路GD電連接。
天線ANT具有從人造衛星或電波塔接收廣播電波，並將其轉換為電信號的功能。此外，天線ANT具有將該電信號發送到類比前端AFE的功能。
類比前端AFE具有抽出包括在該電信號中的通道的信號並對該信號進行解調作為廣播信號的功能。此外，類比前端AFE具有將該廣播信號發送到解碼器DEC的功能。
解碼器DEC具有對廣播信號所包括的影像資料及音訊資料進行解碼且解壓縮的功能。尤其是，該影像資料從解碼器DEC被發送到影像處理部PP。音訊資料被發送到電子裝置10所包括的音訊控制部、音訊輸出器等。注意，在圖1中，沒示出音訊控制部、音訊輸出器。
影像處理部PP具有對解壓縮的影像資料進行各種影像處理的功能。例如，影像處理部PP可以包括伽瑪校正電路、調光電路及調色電路。當顯示部PA包括有機EL（Electro Luminescence）元件且源極驅動器電路SD包括檢測出流過上述有機EL元件的電流的電流檢測電路時，影像處理部PP可以包括EL校正電路。將被校正的影像資料發送到AI編碼器AIE。
將在後面說明自編碼器13、自編碼器13所包括的AI編碼器AIE及AI解碼器AID。
作為使用者操作電子裝置10的方法，有使用遙控器RC的方法。遙控器RC可以根據使用者的操作對電子裝置10發送控制信號。作為該控制信號，例如可以舉出選擇從天線ANT接收的廣播信號所包括的各廣播電臺的節目的信號。另外，作為上述控制信號，例如可以舉出調節顯示在顯示裝置上的影像的色調、明亮度等的信號。此外，作為該控制信號，例如可以舉出在電子裝置10具有錄影並再現影像資料的功能時進行該影像資料的再現、快退、快進、停止等的信號等。從遙控控制器RC發送的控制信號例如有紅外線或電波等。
使用者操作電子裝置10的方法不侷限於圖1的結構，例如，也可以採用藉由電子裝置10所包括的輸入鍵等，使用者直接操作電子裝置10的方法。
接收部RCV具有接收來自遙控控制器RC的控制信號的功能。接收部RCV具有藉由接收該控制信號將該控制信號發送到介面I/F的功能。
介面I/F具有將上述控制信號轉換為電信號並將其發送到控制部CP的功能。
控制部CP具有對從介面I/F發送的電信號進行解碼的功能、以及基於該電信號生成影像處理內容的控制、自編碼器13的權重係數的更新及自編碼器13的神經網路的結構變更所需要的資料的功能。並且，該資料作為控制信號發送到影像處理部PP及自編碼器13等。
時序控制器TC具有生成在源極驅動器電路SD、閘極驅動器電路GD中使用的時序信號（例如，後述的時脈信號CLK等）的功能。時序信號基於從影像處理部PP發送的影像資料的圖框頻率等而生成。該時序信號也可以不侷限於根據從影像處理部PP發送的影像資料的圖框頻率而生成。
源極驅動器電路SD具有接收從自編碼器13所包括的AI解碼器AID輸出的影像資料的功能、以及對顯示部PA發送該影像資料的功能。注意，對顯示部PA的影像資料的發送根據從時序控制器TC發送的時序信號而進行。將在後面說明源極驅動器電路SD的詳細內容。
閘極驅動器電路GD具有對顯示部PA的像素發送選擇信號的功能。注意，對該像素的選擇信號的發送根據從時序控制器TC發送的時序信號而進行。
有時可以將顯示裝置11所包括的AI解碼器AID、時序控制器TC、源極驅動器電路SD和閘極驅動器電路GD中的至少一個形成在形成有顯示部PA的基板上。或者，有時可以將顯示裝置11所包括的AI解碼器AID、時序控制器TC、源極驅動器電路SD和閘極驅動器電路GD中的至少一個藉由COG（Chip On Glass：晶粒玻璃接合）方式作為IC（Integrated Circuit：積體電路）安裝到形成有顯示部PA的基板上。或者，有時可以將顯示裝置11所包括的AI解碼器AID、時序控制器TC、源極驅動器電路SD和閘極驅動器電路GD中的至少一個作為IC藉由COF（Chip On Film：薄膜覆晶封裝）方式安裝到與形成有顯示部PA的基板連接的FPC（Flexible Printed Circuit）上。
顯示部PA包括顯示元件。作為顯示元件，例如可以使用透射型液晶元件、反射型液晶元件、有機EL元件等。例如，可以將顯示元件配置為矩陣狀。
＜自編碼器＞ 接著，說明自編碼器13。
自編碼器13是利用神經網路的電路，圖2示出其一個例子。在圖2中，除了自編碼器13以外，還示出影像處理部PP及源極驅動器電路SD。
自編碼器13所包括的AI編碼器AIE包括輸入層IL、中間層ML1及中間層ML2，自編碼器13所包括的AI解碼器AID包括中間層ML3、中間層ML4及輸出層OL。就是說，在自編碼器13中由輸入層IL、中間層ML1至中間層ML4、輸出層OL構成分層神經網路。
從影像處理部PP發送的影像資料輸入到自編碼器13所包括的AI編碼器AIE的輸入層IL。就是說，該影像資料被視為分層神經網路的輸入資料。將在實施方式4中說明分層神經網路。
在AI編碼器AIE的分層神經網路中，層次越進展，神經元的個數越少。就是說，中間層ML1的神經元的個數少於輸入層IL的神經元的個數，中間層ML2的神經元的個數少於中間層ML1的神經元的個數。
在AI編碼器AID的分層神經網路中，層次越進展，神經元的個數越多。就是說，中間層ML4的神經元的個數多於中間層ML3的神經元的個數，輸出層OL的神經元的個數多於中間層ML4的神經元的個數。
由於上述結構，而在AI編碼器AIE中，中間層ML2的神經元的個數最少，在AI解碼器AID中，中間層ML3的神經元的個數最少。因此，可以減少連接中間層ML2的神經元和中間層ML3的神經元的佈線。就是說，可以減少電連接顯示裝置11的AI解碼器AID與接收機12的AI編碼器AIE的佈線。
在自編碼器13的AI編碼器AIE中，由於從影像處理部PP被供應對應於影像資料的類比信號而將該影像資料轉換為特徵抽取過的影像資料。在自編碼器13的AI解碼器AID中，將特徵抽取過的影像資料恢復到原來的影像資料，將原來的影像資料作為類比信號從輸出層OL輸出。
將從自編碼器13的AI解碼器AID的輸出層OL輸出的恢復影像資料發送到源極驅動器電路SD。
在由自編碼器13構成的分層神經網路的各層中可以採用全連接或部分連接。
注意，在圖2所示的自編碼器13中，由輸入層IL、中間層ML1至中間層ML4及輸出層OL構成分層神經網路，但是本發明的一個實施方式不侷限於此。例如，分層神經網路也可以具有增加或減少圖2的自編碼器13的中間層的個數而成的結構。
＜源極驅動器電路1＞ 在此，說明源極驅動器電路SD的結構例子。
圖3是示出可用於源極驅動器電路SD的源極驅動器電路SD1、AI解碼器AID、顯示部PA的方塊圖。此外，圖3示出源極驅動器電路SD1的一部分的電路結構。
源極驅動器電路SD1包括移位暫存器SR、類比緩衝電路AB1、類比緩衝電路AB2及取樣保持電路SH。注意，在本實施方式中，將顯示部PA的像素（顯示元件）配置為矩陣狀。因此，源極驅動器電路SD1包括相當於一個行的像素的個數的類比緩衝電路AB2、取樣保持電路SH。
移位暫存器SR包括被輸入啟動脈衝信號SP的端子、被輸入時脈信號CLK的端子以及輸出端子SEL[1]至輸出端子SEL[n]。n是1以上的整數，在將顯示部PA的像素（顯示元件）配置為矩陣狀時，n表示一個行的像素的個數。在圖3中示出輸出端子SEL[j]，j是1以上且n以下的整數。
取樣保持電路SH包括電晶體Tr及電容器C。
接著，說明圖3所示的源極驅動器電路SD1、AI解碼器AID和顯示部PA的連接結構、以及源極驅動器電路SD1的電路結構。注意，著眼於第j列，對源極驅動器電路SD1的電路結構進行說明。
AI解碼器AID的輸出層OL與類比緩衝電路AB1的輸入端子電連接。
類比緩衝電路AB1的輸出端子與取樣保持電路SH所包括的電晶體Tr的第一端子電連接。電晶體Tr的第二端子與類比緩衝電路AB2的輸入端子電連接。電晶體Tr的閘極與輸出端子SEL[j]電連接。
電容器C的第一端子與電晶體Tr的第二端子電連接，電容器C的第二端子與佈線GNDL電連接。佈線GNDL是供應參考電位的佈線。
類比緩衝電路AB2的輸出端子與顯示部PA電連接。明確而言，類比緩衝電路AB2的輸出端子的電信號被發送到顯示部PA的一個列的像素（顯示元件）。
接著，說明圖3所示的源極驅動器電路SD1的工作。
在自編碼器13中，在被供應來自影像處理部PP的影像資料時，在AI編碼器AIE中將該影像資料轉換為特徵抽取過的影像資料（在圖3中，以信號Sig表示特徵抽取過的影像資料）,在AI解碼器AID中將特徵抽取過的影像資料恢復到原來的影像資料。恢復的影像資料從AI解碼器AID的輸出層OL被供應到類比緩衝電路AB1的輸入端子作為類比信號。
類比緩衝電路AB1是將輸入到輸入端子的上述類比信號從輸出端子輸出的電路。因此，輸入到類比緩衝電路AB1的輸入端子的影像資料從類比緩衝電路AB1的輸出端子直接輸出。注意，類比緩衝電路AB2具有與類比緩衝電路AB1相同的功能。
從類比緩衝電路AB1的輸出端子輸出的類比信號輸入到電晶體Tr的第一端子。此時，當電晶體Tr處於非導通狀態時，該類比信號不經過電晶體Tr。當電晶體Tr處於導通狀態時，該類比信號到達電晶體Tr的第二端子。
電晶體Tr的導通狀態和非導通狀態根據移位暫存器SR的輸出端子SEL[j]的輸出信號而決定。移位暫存器SR是根據從時序控制器TC發送的啟動脈衝信號SP、時脈信號CLK等從輸出端子SEL[1]至輸出端子SEL[n]依次輸出輸出信號的電路。
例如，移位暫存器SR可以具有圖5A所示的結構。圖5A所示的移位暫存器SR包括閂鎖電路SR[0]至閂鎖電路SR[n]（這裡的n是1以上的整數）、AND電路AD[1]至AND電路AD[n]以及NOT電路NT。注意，在圖5A中，只示出閂鎖電路SR[0]、閂鎖電路SR[1]、閂鎖電路SR[2]、閂鎖電路SR[n-1]、閂鎖電路SR[n]、AND電路AD[1]、AND電路AD[2]、AND電路AD[n-1]、AND電路AD[n]、NOT電路NT，省略其他電路的記載。
閂鎖電路SR[0]的輸入端子D與供應啟動脈衝信號SP的佈線電連接。閂鎖電路SR[j-1]（這裡的j是1以上且n以下的整數）的輸出端子Q與閂鎖電路SR[j]的輸入端子D電連接。閂鎖電路SR[heven]（heven是0以上且n以下的整數中的偶數）的時脈輸入端子與供應時脈信號CLK的佈線電連接，NOT電路NT的輸入端子與該佈線電連接。閂鎖電路SR[hodd]（hodd是1以上且n以下的整數中的奇數）的時脈輸入端子與NOT電路NT的輸出端子電連接。注意，在圖5A的結構例子中，n-1為奇數，n是偶數。
AND電路AD[j]的第一輸入端子與閂鎖電路SR[j-1]的輸出端子Q電連接，AND電路AD[j]的第二輸入端子與閂鎖電路SR[j]的輸出端子Q電連接。AND電路AD[j]的輸出端子作為移位暫存器SR的輸出端子SEL[j]與各列的取樣保持電路SH的電晶體Tr的閘極電連接。在圖5A中，示出輸出端子SEL[1]、輸出端子SEL[2]、輸出端子SEL[n-1]及輸出端子SEL[n]，省略其他輸出端子SEL的記載。
移位暫存器SR的第一級閂鎖電路SR[0]的輸入端子D被輸入啟動脈衝信號SP。移位暫存器SR與被輸入的時脈信號CLK同步地將輸入到上一級閂鎖電路的輸入端子D的信號輸入到下一級閂鎖電路的輸入端子D。就是說，每次被發送時脈信號CLK，都來自上一級閂鎖電路的輸出端子Q的輸出信號從下一級閂鎖電路的輸出端子Q輸出。
當從移位暫存器SR的相鄰的閂鎖電路的輸出端子Q輸出的信號的邏輯值為“1”時，從與相鄰的閂鎖電路的輸出端子Q電連接的AND電路的輸出端子輸出邏輯值“1”。就是說，藉由作為啟動脈衝信號SP輸入邏輯值“1”且輸入時脈信號CLK一次，可以將邏輯值“1”依次輸出到移位暫存器SR的輸出端子SEL[1]至輸出端子SEL[n]。
電晶體Tr的閘極與移位暫存器SR的輸出端子SEL[1]至輸出端子SEL[n]中的一個電連接。因此，藉由對移位暫存器SR輸入啟動脈衝信號SP且輸入時脈信號CLK指定次數，電晶體Tr的閘極被供應對應於邏輯值“1”的信號的電位。由此，可以使電晶體Tr處於導通狀態。
當電晶體Tr處於導通狀態時，從類比緩衝電路AB1的輸出端子輸出的類比信號（影像資料）輸入到電晶體Tr的第二端子。注意，當發送對應於各列的類比信號（影像資料）時，因為按照時脈信號CLK切換輸出邏輯值“1”的移位暫存器SR的輸出端子，所以可以以類比信號（影像資料）與時脈信號CLK同步地被供應到源極驅動器電路SD1（類比緩衝電路AB1的輸入端子）的方式構成電子裝置10。
輸入到電晶體Tr的第二端子的類比信號（影像資料）的電位被電容器C保持。換言之，取樣保持電路SH具有保持從自編碼器13發送的影像資料的功能。
尤其是，電晶體Tr較佳為OS電晶體。尤其是，OS電晶體較佳為使用在通道形成區域中包含銦、元素M（元素M為鋁、鎵、釔或錫）和鋅中的至少一種的氧化物。藉由將這樣的OS電晶體用於電晶體Tr，可以使電晶體的關態電流極小。因此，可以減小因關態電流導致的電容器C所保持的影像資料的劣化的影響。
並且，輸入到電晶體Tr的第二端子的影像資料輸入到類比緩衝電路AB2的輸入端子。因此，影像資料被類比緩衝電路AB2以1倍的放大度放大，並從類比緩衝電路AB2的輸出端子輸出。從類比緩衝電路AB2的輸出端子輸出的影像資料被發送到顯示部PA。藉由將影像資料寫入到顯示部PA的對應的像素，影像顯示在顯示裝置11上。
注意，在源極驅動器電路SD1中，可以直到將相當於一個行的各列的影像資料儲存在取樣保持電路SH為止對類比緩衝電路AB2進行電源閘控，在閘極驅動器電路選擇該行時開始類比緩衝電路AB2的驅動。藉由採用這樣的結構，可以降低用來源極驅動器電路SD1的驅動的功耗。
注意，本發明的一個實施方式不侷限於圖3所示的源極驅動器電路SD1的電路結構。根據情況、狀況或需要，可以改變源極驅動器電路SD1的電路結構。
＜源極驅動器電路2＞ 在此，說明與源極驅動器電路SD1不同的源極驅動器電路SD的結構例子。
圖4是示出可用於源極驅動器電路SD的源極驅動器電路SD2、AI解碼器AID、顯示部PA的方塊圖。此外，圖4示出源極驅動器電路SD2的一部分的電路結構。
源極驅動器電路SD2包括移位暫存器SR、類比緩衝電路AB1、類比緩衝電路AB2、解多工器DMX1、解多工器DMX2、取樣保持電路SH[1]及取樣保持電路SH[2]。注意，在本實施方式中，將顯示部PA的像素（顯示元件）配置為矩陣狀。因此，源極驅動器電路SD2包括相當於一個行的像素的個數的類比緩衝電路AB2、取樣保持電路SH[1]、取樣保持電路SH[2]及解多工器DMX2。
移位暫存器SR包括被輸入啟動脈衝信號SP的端子、被輸入時脈信號CLK的端子以及輸出端子SEL[1]至輸出端子SEL[n]。在此，n是1以上的整數，在將顯示部PA的像素（顯示元件）配置為矩陣狀時，n表示一個行的像素的個數。
取樣保持電路SH[1]及取樣保持電路SH[2]都包括電晶體Tr及電容器C。
接著，說明圖4所示的源極驅動器電路SD2、AI解碼器AID和顯示部PA的連接結構、以及源極驅動器電路SD2的電路結構。注意，著眼於第j列（在此，j是1以上且n以下的整數），對源極驅動器電路SD2的電路結構進行說明。
AI解碼器AID的輸出層OL與類比緩衝電路AB1的輸入端子電連接。
類比緩衝電路AB1的輸出端子與解多工器DMX1的輸入端子電連接。解多工器DMX1的第一輸出端子與取樣保持電路SH[1]所包括的電晶體Tr的第一端子電連接，解多工器DMX1的第二輸出端子與取樣保持電路SH[2]所包括的電晶體Tr的第一端子電連接。取樣保持電路SH[1]或取樣保持電路SH[2]所包括的電晶體Tr的第二端子與類比緩衝電路AB2的輸入端子電連接。取樣保持電路SH[1]所包括的電晶體Tr的閘極與解多工器DMX2的第一輸出端子電連接，取樣保持電路SH[2]所包括的電晶體Tr的閘極與解多工器DMX2的第二輸出端子電連接。解多工器DMX2的輸入端子與輸出端子SEL[j]電連接。
在取樣保持電路SH[1]或取樣保持電路SH[2]中，電容器C的第一端子與電晶體Tr的第二端子電連接，電容器C的第二端子與佈線GNDL電連接。佈線GNDL是供應參考電位的佈線。
類比緩衝電路AB2的輸出端子與顯示部PA電連接。明確而言，將從與取樣保持電路SH[1]電連接的類比緩衝電路AB2的輸出端子輸出的電信號發送到顯示部PA所包括的像素PIX[1]，將從與取樣保持電路SH[2]電連接的類比緩衝電路AB2的輸出端子輸出的電信號發送到顯示部PA所包括的像素PIX[2]。顯示部PA的像素PIX[1]和像素PIX[2]位於同一列中。
解多工器DMX1及解多工器DMX2包括被輸入信號Sig的端子。解多工器DMX1及解多工器DMX2具有根據信號Sig的內容將輸入到輸入端子的信號輸出到第一輸出端子或第二輸出端子的功能。如圖4所示，因為根據信號Sig切換解多工器DMX1及解多工器DMX2的輸出端子，所以解多工器DMX1及解多工器DMX2的工作互相同步。在圖4所示的源極驅動器電路SD2中，在解多工器DMX1的第一輸出端子被選擇時，解多工器DMX2的第一輸出端子也被選擇。並且，在解多工器DMX1的第二輸出端子被選擇時，解多工器DMX2的第二輸出端子也被選擇。
注意，在圖4中，只示出AI解碼器AID、源極驅動器電路SD2、顯示部PA、移位暫存器SR、解多工器DMX1、解多工器DMX2、取樣保持電路SH[1]、取樣保持電路SH[2]、類比緩衝電路AB1、類比緩衝電路AB2、像素PIX[1]、像素PIX[2]、輸出端子SEL[1]、輸出端子SEL[n]、佈線GWL、電晶體Tr、電容器C、佈線GNDL、信號Sig、信號PSig、啟動脈衝信號SP及時脈信號CLK，省略其他電路、佈線、元件及符號的記載。
接著，說明圖4所示的源極驅動器電路SD2的工作。
在自編碼器13中，在被供應來自影像處理部PP的影像資料時，在AI編碼器AIE中將該影像資料轉換為特徵抽取過的影像資料（在圖4中，以信號PSig表示特徵抽取過的影像資料）,在AI解碼器AID中將特徵抽取過的影像資料恢復到原來的影像資料。恢復的影像資料從AI解碼器AID的輸出層OL被供應到類比緩衝電路AB1的輸入端子作為類比信號。
類比緩衝電路AB1是將輸入到輸入端子的上述類比信號從輸出端子輸出的電路。因此，輸入到類比緩衝電路AB1的輸入端子的影像資料從類比緩衝電路AB1的輸出端子直接輸出。注意，類比緩衝電路AB2具有與類比緩衝電路AB1相同的功能。
從類比緩衝電路AB1的輸出端子輸出的類比信號輸入到解多工器DMX1。解多工器DMX1根據信號Sig將該類比信號輸出到第一輸出端子或第二輸出端子。就是說，該類比信號輸入到取樣保持電路SH[1]或取樣保持電路SH[2]。
在取樣保持電路SH[1]或取樣保持電路SH[2]中，該類比信號輸入到電晶體Tr的第一端子。此時，當電晶體Tr處於非導通狀態時，該類比信號不經過電晶體Tr。當電晶體Tr處於導通狀態時，該類比信號到達電晶體Tr的第二端子。
電晶體Tr的導通狀態或非導通狀態根據從解多工器DMX2的第一輸出端子或第二輸出端子輸出的輸出信號而決定。該輸出信號成為從移位暫存器SR的輸出端子SEL[j]輸入到解多工器DMX2的輸入端子的信號。該信號根據輸入到解多工器DMX2的信號Sig而輸出到第一輸出端子或第二輸出端子。移位暫存器SR與在圖3的源極驅動器電路SD1的移位暫存器SR的說明同樣地具有圖5A所示的結構，即可。
解多工器DMX2的輸入端子與移位暫存器SR的輸出端子SEL[1]至輸出端子SEL[n]中的一個電連接。因此，藉由對移位暫存器SR輸入啟動脈衝信號SP且輸入時脈信號CLK指定次數，解多工器DMX2的輸入端子被供應對應於邏輯值“1”的信號的電位。
在此，圖5B示出解多工器DMX2的電路結構例子。在圖5B中，除了解多工器DMX2以外，還示出移位暫存器SR、取樣保持電路SH[1]及取樣保持電路SH[2]。
解多工器DMX2包括電晶體Tr30至電晶體Tr33。電晶體Tr30及電晶體Tr32是n通道型電晶體，電晶體Tr31及電晶體Tr33是p通道型電晶體。
電晶體Tr30的第一端子藉由解多工器DMX2的輸入端子與移位暫存器SR的輸出端子SEL[j]電連接，電晶體Tr30的第二端子藉由解多工器DMX2的第一輸出端子與取樣保持電路SH[1]所包括的電晶體Tr的閘極（未圖示）電連接。電晶體Tr31的第一端子與佈線VSSL電連接，電晶體Tr31的第二端子藉由解多工器DMX2的第一輸出端子與取樣保持電路SH[1]所包括的電晶體Tr的閘極電連接。電晶體Tr32的第一端子與佈線VSSL電連接，電晶體Tr32的第二端子藉由解多工器DMX2的第二輸出端子與取樣保持電路SH[2]所包括的電晶體Tr的閘極（未圖示）電連接。電晶體Tr33的第一端子藉由解多工器DMX2的輸入端子與移位暫存器SR的輸出端子SEL[j]電連接，電晶體Tr33的第二端子藉由解多工器DMX2的第二輸出端子與取樣保持電路SH[2]所包括的電晶體Tr的閘極電連接。電晶體Tr30至電晶體Tr33各自的閘極與供應信號Sig的佈線電連接。
佈線VSSL是供應低位準電位的佈線。
藉由採用這種結構，可以根據信號Sig選擇第一輸出端子或第二輸出端子，從被選擇的輸出端子輸出將輸入到輸入端子的信號。並且，可以從不被選擇的輸出端子輸出低位準電位。就是說，在解多工器DMX2中，因為第一輸出端子及第二輸出端子與電晶體Tr的閘極電連接，所以可以對不被選擇的輸出端子一側的電晶體Tr的閘極供應低位準電位。此時，例如，當解多工器DMX2的第一輸出端子被選擇，取樣保持電路SH[1]的電晶體Tr的閘極被供應高位準電位，根據信號Sig解多工器DMX2的輸出從第一輸出端子切換為第二輸出端子時，可以對電晶體Tr的閘極供應低位準電位。就是說，可以防止電荷殘留在電晶體Tr的閘極。就是說，可以精確地控制電晶體Tr的導通狀態及非導通狀態。
可以將圖5B所示的解多工器DMX2的結構例子用於解多工器DMX1的結構。
當作為信號Sig被輸入高位準電位時，解多工器DMX1及解多工器DMX2都從第一輸出端子輸出輸入到輸入端子的信號。此時，藉由從解多工器DMX2的第一輸出端子對取樣保持電路SH[1]的電晶體Tr的閘極輸入對應於邏輯值“1”的信號，取樣保持電路SH[1]的電晶體Tr處於導通狀態。並且，從類比緩衝電路AB1的輸出端子輸出的類比信號（影像資料）經過解多工器DMX1的輸入端子、第一輸出端子輸入到取樣保持電路SH[1]的電晶體Tr的第二端子。
接著，當信號Sig從高位準電位變為低位準電位時，解多工器DMX1及解多工器DMX2都從第二輸出端子輸出輸入到輸入端子的信號。此時，藉由從解多工器DMX2的第二輸出端子對取樣保持電路SH[2]的電晶體Tr的閘極輸入對應於邏輯值“1”的信號，取樣保持電路SH[2]的電晶體Tr處於導通狀態。並且，從類比緩衝電路AB1的輸出端子輸出的類比信號（影像資料）經過解多工器DMX1的輸入端子、第二輸出端子輸入到取樣保持電路SH[2]的電晶體Tr的第二端子。
輸入到取樣保持電路SH[1]及取樣保持電路SH[2]的各電晶體Tr的第二端子的類比信號（影像資料）的電位被電容器C保持。換言之，取樣保持電路SH[1]及取樣保持電路SH[2]具有保持從自編碼器13發送的影像資料的功能。
尤其是，取樣保持電路SH[1]及取樣保持電路SH[2]的各電晶體Tr較佳為OS電晶體。尤其是，OS電晶體較佳為使用在通道形成區域中包含銦、元素M（元素M為鋁、鎵、釔或錫）和鋅中的至少一種的氧化物。藉由將這樣的OS電晶體用於電晶體Tr，可以使電晶體的關態電流極小。因此，可以減小因關態電流導致的電容器C所保持的影像資料的劣化的影響。
並且，輸入到取樣保持電路SH[1]及取樣保持電路SH[2]的各電晶體Tr的第二端子的影像資料輸入到類比緩衝電路AB2的輸入端子。因此，影像資料被類比緩衝電路AB2以1倍的放大度放大，並從類比緩衝電路AB2的輸出端子輸出。從類比緩衝電路AB2的輸出端子輸出的影像資料被發送到顯示部PA。藉由將影像資料寫入到顯示部PA的對應的像素，影像顯示在顯示裝置11上。
在圖4中，從第j列的取樣保持電路SH[1]經過類比緩衝電路AB2輸入到顯示部PA的影像資料儲存在第j列的像素PIX[1]中，從第j列的取樣保持電路SH[2]經過類比緩衝電路AB2輸入到顯示部PA的影像資料儲存在第j列的像素PIX[2]中。就是說，圖4所示的顯示部PA具有相對於一個列包括兩個源極信號線的結構，可以利用一次的啟動脈衝信號SP對兩個行的像素寫入影像資料。在本說明書中，將相對於一個列包括兩個源極信號線的顯示部（顯示裝置）的結構稱為雙源極結構（dual source structure）。
因此，當發送對應於顯示部PA的兩個行的像素的各列的類比信號（影像資料）時，根據時脈信號CLK切換輸出邏輯值“1”的移位暫存器SR的輸出端子，根據信號Sig切換解多工器DMX1及解多工器DMX2各自的輸出端子，因此以與時脈信號CLK和信號Sig同步地將類比信號（影像資料）輸入到源極驅動器電路SD2（類比緩衝電路AB1的輸入端子）的方式構成電子裝置10即可。
注意，在源極驅動器電路SD2中，可以直到將相當於兩個行的各列的影像資料儲存在取樣保持電路SH[1]及取樣保持電路SH[2]為止對類比緩衝電路AB2進行電源閘控，在閘極驅動器電路選擇該行時開始類比緩衝電路AB2的驅動。藉由採用這樣的結構，可以降低用來源極驅動器電路SD2的驅動的功耗。
並且，藉由同時驅動源極驅動器電路SD2所包括的所有類比緩衝電路AB2，可以對顯示部PA的兩個行的像素同時寫入影像資料。因此，可以對該兩個行的像素輸入同一選擇信號。例如，在圖4中，顯示部PA具有電連接佈線GWL與兩個行的像素且對該兩個行的像素供應選擇信號的結構。
注意，本發明的一個實施方式不侷限於圖4所示的源極驅動器電路SD2的電路結構。根據情況、狀況或需要，可以改變源極驅動器電路SD2的電路結構。
例如，圖4所示的源極驅動器電路SD2具有解多工器DMX1及解多工器DMX2各自的輸出端子的個數是兩個的結構，源極驅動器電路SD2可以具有解多工器DMX1及解多工器DMX2各自的輸出端子的個數是三個以上的結構。圖7示出此時的源極驅動器電路SD的結構。
圖7所示的源極驅動器電路SD3的與圖4所示的源極驅動器電路SD2的不同之處在於：解多工器DMX1及解多工器DMX2各自的輸出端子的個數是三個以上；以及相對於顯示部PA的一個列的像素的取樣保持電路SH的個數是三個以上。
圖7所示的源極驅動器電路SD3的解多工器DMX1及解多工器DMX2都包括輸入端子、第一輸出端子至第x輸出端子（x是3以上的整數）。並且，圖7所示的源極驅動器電路SD3包括取樣保持電路SH[1]至取樣保持電路SH[x]。圖7所示的取樣保持電路SH[1]至取樣保持電路SH[x]可以具有與圖4所示的取樣保持電路SH[1]及取樣保持電路SH[2]相同的結構。以下，假設圖7所示的取樣保持電路SH[1]至取樣保持電路SH[x]具有與圖4所示的取樣保持電路SH[1]及取樣保持電路SH[2]相同的結構來進行說明。
接著，說明圖7所示的源極驅動器電路SD3和顯示部PA的連接結構、以及源極驅動器電路SD3的電路結構。注意，省略與圖4的源極驅動器電路SD2重複的部分的說明。著眼於第k列（在此，k是1以上且n以下的整數），對源極驅動器電路SD3的電路結構進行說明。
解多工器DMX1的第k輸出端子與取樣保持電路SH[k]的電晶體Tr的第一端子（未圖示）電連接。解多工器DMX2的第k輸出端子與取樣保持電路SH[k]的電晶體Tr的閘極（未圖示）電連接。取樣保持電路SH[k]的電晶體Tr的第二端子（未圖示）與第k列的類比緩衝電路AB2的輸入端子電連接。
類比緩衝電路AB2的輸出端子與顯示部PA電連接。明確而言，將從與取樣保持電路SH[k]電連接的類比緩衝電路AB2的輸出端子輸出的電信號發送到顯示部PA所包括的像素PIX[k]。顯示部PA的像素PIX[1]至像素PIX[x]位於同一列中。
因為解多工器DMX1及解多工器DMX2都包括三個以上的輸出端子，所以選擇該輸出端子的信號Sig較佳為由多個信號線發送的數位信號。圖7示出由多個信號線供應輸入到解多工器DMX1及解多工器DMX2的信號Sig的情況。
注意，在圖7中，只示出AI解碼器AID、源極驅動器電路SD3、顯示部PA、移位暫存器SR、解多工器DMX1、解多工器DMX2、取樣保持電路SH[1]、取樣保持電路SH[x]、類比緩衝電路AB1、類比緩衝電路AB2、像素PIX[1]、像素PIX[x]、輸出端子SEL[1]、輸出端子SEL[n]、佈線GWL、信號Sig、信號PSig、啟動脈衝信號SP及時脈信號CLK，省略其他電路、佈線、元件及符號的記載。
藉由採用圖7所示的源極驅動器電路SD3，可以對一個列中包括x個源極信號線的顯示部PA供應影像資料。另外，藉由採用圖7所示的源極驅動器電路SD3，與圖4的源極驅動器電路SD2同樣地，利用一次的啟動脈衝信號SP對x個行的像素寫入影像資料。尤其是，在x為4時，顯示部PA具有一個列中包括四個源極信號線的結構，在本說明書等中，將這樣的結構稱為四源極結構（quad source structure）。
因此，當發送對應於顯示部PA的x個行的像素的各列的類比信號（影像資料）時，根據時脈信號CLK切換輸出邏輯值“1”的移位暫存器SR的輸出端子，根據信號Sig切換解多工器DMX1及解多工器DMX2各自的輸出端子，因此以與時脈信號CLK和信號Sig同步地將類比信號（影像資料）輸入到源極驅動器電路SD3（類比緩衝電路AB1的輸入端子）的方式構成電子裝置10即可。
注意，在源極驅動器電路SD3中，可以直到將相當於x個行的各列的影像資料儲存在取樣保持電路SH[1]至取樣保持電路SH[x]為止對類比緩衝電路AB2進行電源閘控，在閘極驅動器電路選擇該行時開始類比緩衝電路AB2的驅動。藉由採用這樣的結構，可以降低用來源極驅動器電路SD3的驅動的功耗。
並且，藉由同時驅動源極驅動器電路SD3所包括的所有類比緩衝電路AB2，可以對顯示部PA的x個行的像素同時寫入影像資料。因此，可以對該x個行的像素輸入同一選擇信號。例如，在圖7中，顯示部PA具有電連接佈線GWL與x個行的像素且對該x個行的像素供應選擇信號的結構。
在顯示部PA的像素包括OS電晶體時，在源極驅動器電路SD1至源極驅動器電路SD3的每一個中，可以長期間保持影像資料。因此，當顯示靜態影像時，可以減少影像資料的改寫次數，即可以降低圖框頻率。在本說明書中，將以較低的圖框頻率驅動顯示裝置的方法稱為空轉停止（IDS）驅動。在實施方式7中，將詳細地說明IDS驅動。
在IDS驅動中，不需要對顯示部PA供應影像資料，所以可以對各電路進行電源閘控。因此，可以降低電子裝置10的功耗。
＜源極驅動器電路3＞ 圖6是示出一般的源極驅動器電路的方塊圖。源極驅動器電路SDA包括移位暫存器SR、閂鎖電路LT1、閂鎖電路LT2、數位類比轉換電路DA、類比緩衝電路AB2。在顯示部PA所包括的像素（顯示元件）配置為矩陣狀的情況下，源極驅動器電路SD所包括的類比緩衝電路AB2、閂鎖電路LT1、閂鎖電路LT2的個數相當於一個行的像素的個數。
說明圖6所示的源極驅動器電路SDA的電路結構。在本說明中，著眼於源極驅動器電路SDA的某一個列進行說明。
移位暫存器SR的輸出端子與閂鎖電路LT1的時脈輸入端子電連接，閂鎖電路LT1的輸出端子Q與閂鎖電路LT2的輸入端子D電連接。閂鎖電路LT2的輸出端子Q與數位類比轉換電路DA的輸入端子電連接，數位類比轉換電路DA的輸出端子與類比緩衝電路AB2的輸入端子電連接。類比緩衝電路AB2的輸出端子與顯示部PA電連接。明確而言，從將類比緩衝電路AB2的輸出端子輸出的電信號發送到顯示部PA所包括的一個列的像素（顯示元件）。
如圖6所示，作為數位信號的影像資料DS輸入到閂鎖電路LT1的輸入端子D。此時，由移位暫存器SR依次將影像資料DS儲存在對應於各列的閂鎖電路LT1的每一個。由此，多個閂鎖電路LT1保持一個行的影像資料DS。
然後，藉由信號SLT輸入到閂鎖電路LT2的時脈輸入端子，多個閂鎖電路LT1所保持的一個行的影像資料DS一次性地被儲存在多個閂鎖電路LT2中。
儲存在多個閂鎖電路LT2中的影像資料DS被數位類比轉換電路DA轉換為類比信號，並藉由類比緩衝電路AB2發送到顯示部PA。藉由影像資料被寫入到顯示部PA的對應的像素，影像顯示在顯示裝置11上。
當比較源極驅動器電路SD1至源極驅動器電路SD3與源極驅動器電路SDA時，因為源極驅動器電路SDA包括相當於顯示部PA的列的個數的數位類比轉換電路DA，電路面積較大且功耗也較高。另一方面，因為源極驅動器電路SD1至源極驅動器電路SD3具有不包括數位類比轉換電路DA的結構，所以可以使電路面積較小且功耗較低。這是因為：在從影像處理部PP到自編碼器13的信號處理中，不對影像資料進行數位轉換，而在影像資料為類比信號的狀態下進行處理，將作為類比信號的影像資料發送到源極驅動器電路SD1至源極驅動器電路SD3中的任一個。
注意，本發明的一個實施方式不侷限於圖3所示的源極驅動器電路SD1的電路結構。根據情況、狀況或需要，可以改變源極驅動器電路SD1的電路結構。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2 在本實施方式中，說明在上述實施方式中說明的自編碼器的結構例子。明確而言，說明在AI編碼器的特徵抽取中使用卷積神經網路（CNN：Convolutional Neural Network）的結構例子。
＜卷積神經網路＞ 圖8示出CNN的結構例子。CNN由卷積層CL、池化層（pooling layer）PL、全連接層（fully connected layer）FCL構成。在AI編碼器AIE中使用CNN時，CNN被輸入從影像處理部PP輸出的影像資料IPD，進行特徵抽取。
卷積層CL具有對影像資料進行卷積的功能。在卷積中，進行影像資料的一部分與權重濾波器的濾波值的反復積和運算。由於卷積層CL中的卷積因此影像的特徵被抽取。
在卷積中，可以使用一個或多個權重濾波器。在使用多個權重濾波器的情況下，可以抽取影像資料所包括的多個特徵。圖8示出作為權重濾波器使用三個濾波器（濾波器fila、filb、filc）的例子。對輸入到卷積層CL的影像資料進行使用濾波器fila、filb、filc的濾波處理，生成影像資料Da、Db、Dc。
在被進行卷積的影像資料Da、Db、Dc利用活化函數被轉換之後，被輸出到池化層PL。作為活化函數，可以使用ReLU（Rectified Linear Units：線性整流函數）等。ReLU是如下函數：在輸入值為負值時輸出“0”，在輸入值為“0”以上時直接輸出輸入值。作為活化函數，還可以使用sigmoid函數、tanh函數等。
池化層PL具有對從卷積層CL輸入的影像資料進行池化的功能。池化是如下處理：將影像資料分割為多個區域，按該區域抽取指定資料，將該資料配置為矩陣狀。由於池化，因此在保持在卷積層CL中抽取的特徵的狀態下縮小影像資料。作為池化，可以利用最大池化、平均池化、Lp池化等。
CNN藉由上述卷積處理及池化處理進行特徵抽取。CNN可以由多個卷積層CL及多個池化層PL構成。圖8示出設置有z個（在此，z是1以上的整數）由卷積層CL及池化層PL構成的層L（L1至Lz）且進行卷積處理及池化處理z次的結構。此時，可以在各層L中進行特徵抽取，因此可以實現更高度的特徵抽取。
全連接層FCL具有利用被進行卷積及池化的影像資料進行影像識別的功能。全連接層FCL的所有節點與全連接層FCL的上一個層（這裡，池化層PL）的所有節點連接。從卷積層CL或池化層PL輸出的影像資料是二維特徵圖（feature map），該特徵圖在被輸入到全連接層FCL時一維展開。並且，輸出利用全連接層FCL的推論來得到的影像資料OPD。
CNN的結構不侷限於圖8的結構。例如，可以按每多個卷積層CL設置池化層PL。另外，當想要儘量保持被抽取的特徵的位置資訊時，可以省略池化層PL。
當從全連接層FCL的輸出資料進行影像分類時，也可以設置有與全連接層FCL電連接的輸出層。輸出層可以作為似然函數（likelihood function）使用Softmax函數等輸出分類結果。
CNN可以進行將影像資料用作學習資料及監督資料的監督學習。在監督學習中，例如可以使用反向傳播演算法。由於CNN的學習，因此可以使權重濾波器的濾波值、全連接層的權重係數等最佳化。
＜卷積處理＞ 接著，說明在卷積層CL中進行的卷積處理的具體例子。
圖9A示出在顯示部PA中配置為矩陣狀的n行m列（在此，n、m是1以上的整數）的多個像素pix。在像素pix[1,1]至pix[n,m]中作為影像資料分別儲存g[1,1]至g[n,m]。
藉由影像資料g和權重濾波器的濾波值的積和運算進行卷積。圖9B示出由t行s列（在此，t是1以上且n以下的整數，s是1以上且m以下的整數）的位址構成的濾波器fila。濾波器fila的各位址分配有濾波值fa[1,1]至fa[t,s]。
當藉由卷積進行特徵抽取時，作為濾波值fa[1,1]至fa[t,s]可以儲存表示指定特徵的資料（稱為特徵資料）。在特徵抽取中，進行該資料與影像資料的比較。另外，當藉由卷積進行邊緣處理或模糊處理等影像處理時，作為濾波值fa[1,1]至fa[s,t]可以儲存影像處理所需要的參數。以下，作為一個例子，詳細地說明進行特徵抽取時的工作。
圖10A示出對以像素pix[1,1]、像素pix[1,s]、像素pix[t,1]及像素pix[t,s]為角部的像素區域P[1,1]進行利用濾波器fila的濾波處理來取得資料Da[1,1]的情況。該濾波處理是如下處理：如圖10B所示，對像素區域P[1,1]的一個像素pix的影像資料與對應於該像素pix的位址的濾波器fila的濾波值fa進行乘法，將各像素pix中的乘法結果加在一起的處理。就是說，在像素區域P[1,1]的所有像素pix中，進行使用影像資料g[v,w]（在此，v是1以上且t以下的整數，w是1以上且s以下的整數）和濾波值fa[v,w]的積和運算。可以由以下的公式表示資料Da[1,1]。
[公式1]
然後，對其他像素區域依次進行上述積和運算。明確而言，如圖11所示，對以像素pix[1,2]、像素pix[1,s+1]、像素pix[t,2]、像素pix[t,s+1]為角部的像素區域P[1,2]進行濾波處理來取得資料Da[1,2]。然後，同樣地以相當於一個列的像素的部分移動像素區域P，在各像素區域P中取得資料Da。
從以像素pix[1,m-s+1]、像素pix[1,m]、像素pix[t,m-s+1]、像素pix[t,m]為角部的像素區域P[1,m-s+1]中取得資料Da[1,m-s+1]，一個行的資料Da的取得結束，然後以相當於一個行的像素的部分移動像素區域P，同樣地依次取得一個行的資料Da。圖11示出從像素區域P[2,1]至[2,m-s+1]中取得資料Da[2,1]至[2,m-s+1]的情況。
反復進行以上的工作，從以像素pix[n-t+1,m-s+1]、像素pix[n-t+1,m]、像素pix[n,m-s+1]、像素pix[n,m]為角部的像素區域P[n-t+1,m-s+1]中取得資料Da[n-t+1,m-s+1]，由此對所有像素區域P的利用濾波器fila的濾波處理結束。
如此，從像素pix[1,1]至像素pix[n,m]選擇t行s列的矩陣狀的像素區域P，對該像素區域P進行利用濾波器fila的濾波處理。可以由以下的公式表示以像素pix[x,y]（在此，x是1以上且n-t+1以下的整數，y是1以上且m-s+1以下的整數）、像素pix[x,y+s-1]、像素pix[x+t-1,y]、像素pix[x+t-1,y+s-1]為角部的像素區域P利用濾波器fila的濾波處理來取得的資料Da[x,y]。
[公式2]
如上所述，藉由對從包括像素pix[1,1]至像素pix[n,m]的區域可以選擇的所有t行s列的像素區域進行利用濾波器fila的濾波處理，可以取得資料Da[1,1]至Da[n-t+1,m-s+1]。並且，藉由根據位址將資料Da[1,1]至資料Da[n-t+1,m-s+1]配置為矩陣狀，可以得到圖12所示的特徵圖。
如上所述，藉由利用影像資料和濾波值的積和運算進行卷積處理，而進行影像的特徵抽取。
注意，當如圖8所示地卷積層CL設置有多個濾波器fil時，按每濾波器fil進行上述卷積處理。在此，說明在像素區域P位於第1列至第m-s列中的任一個時以相當於一個列的像素的部分移動像素區域P且在像素區域P位於第m-s+1列時將像素區域P回到第1列且以相當於一個行的像素的部分移動像素區域P的例子，但是可以自由地設定像素區域P的移動距離。
＜半導體裝置＞ 接著，說明具有進行上述卷積處理的功能的半導體裝置的結構例子。圖13示出半導體裝置800的結構例子。半導體裝置800包括記憶單元陣列720及移位暫存器801。
以對以上說明的包括配置為矩陣狀的n行m列的像素pix的顯示部利用t行s列的濾波器fila進行卷積處理的情況為例而進行半導體裝置800的說明。
移位暫存器801包括t×m級保持電路HC、輸入端子IPT、t×s個輸出端子PT、被輸入時脈信號CLK的端子。在本說明書等中，將t×m級保持電路HC分別記載為保持電路HC[1]至保持電路HC[tm]，將t×s個輸出端子PT記載為輸出端子PT[1]至輸出端子PT[ts]。在圖13中，只示出保持電路HC[1]至保持電路HC[tm]中的保持電路HC[1]、保持電路HC[s]、保持電路HC[m]、保持電路HC[m+1]、保持電路HC[m+s]、保持電路HC[2m]、保持電路HC[（t-1）m+1]、保持電路HC[（t-1）m+s]、保持電路HC[tm]的符號。
保持電路HC[1]至保持電路HC[tm]中的保持電路HC[dm+1]至保持電路HC[dm+s]（在此，d是0以上且t-1以下的整數）分別與輸出端子PT[ds+1]至輸出端子PT[（d+1）s]電連接。就是說，在圖13中，保持電路HC[1]至保持電路HC[s]分別與輸出端子PT[1]至輸出端子PT[s]電連接，保持電路HC[m+1]至保持電路HC[m+s]分別與輸出端子PT[s+1]至輸出端子PT[2s]電連接，保持電路HC[（t-1）m+1]至保持電路HC[（t-1）m+s]分別與輸出端子PT[（t-1）s+1]至輸出端子PT[ts]電連接。
記憶單元陣列720包括佈線RW[1]至佈線RW[ts]。佈線RW[1]至佈線RW[ts]分別與輸出端子PT[1]至輸出端子PT[ts]電連接。
記憶單元陣列720包括ts行的記憶單元（未圖示在圖13中）。各記憶單元保持在卷積處理中使用的濾波器fila的濾波值fa[1,1]至fa[t,s]。關於記憶單元陣列720的具體結構，參照實施方式4的記載。
如將在實施方式4中說明，記憶單元陣列720是積和運算電路700的組件之一，積和運算電路700可以進行保持在記憶單元中的資料（濾波值、權重係數等）與輸入到佈線RW的資料（影像資料等）的積和運算。
對移位暫存器801的輸入端子IPT依次輸入儲存在顯示部PA的像素pix[1,1]至pix[n,m]中的影像資料g[1,1]至g[n,m]。移位暫存器801每次被輸入時脈信號CLK都將保持在保持電路HC中的影像資料發送到下一級保持電路HC。圖13示出影像資料g[1,1]被發送到保持電路HC[1]，影像資料g[t,m]被發送到保持電路HC[tm]的狀態。
此時，保持在保持電路HC[dm+1]至保持電路HC[dm+s]中的影像資料分別從輸出端子PT[ds+1]至輸出端子PT[（d+1）s]輸出。就是說，在圖13中，影像資料g[1,1]至影像資料g[1,s]分別從輸出端子PT[1]至輸出端子PT[s]輸出，影像資料g[2,1]至影像資料g[2,s]分別從輸出端子PT[s+1]至輸出端子PT[2s]輸出，影像資料g[t,1]至影像資料g[t,s]分別從輸出端子PT[（t-1）s+1]至輸出端子PT[ts]輸出。
由此，保持在保持電路HC[dm+1]至保持電路HC[dm+s]中的各影像資料發送到記憶單元陣列720的佈線RW[ds+1]至佈線RW[（d+1）s]。此時，發送到佈線RW[1]至佈線RW[ts]的影像資料對應於圖10A和圖10B所示的像素區域P[1,1]的影像資料。
輸出到佈線RW[1]至佈線RW[ts]的像素區域P[1,1]的影像資料被供應到記憶單元陣列720所包括的一個列的記憶單元。在此，該一個列的記憶單元保持濾波值fa[1,1]至fa[t,s]，而進行影像資料與濾波值fa的積和運算。關於積和運算的詳細內容，參照實施方式4的記載。
藉由像素區域P[1,1]的影像資料與濾波器fila的積和運算可以得到圖10A和圖10B所示的資料Da[1,1]。如此，在移位暫存器801具有將t×s個影像資料一次性地輸出到記憶單元陣列720的功能時，可以高速地進行卷積處理。
注意，當增加在卷積處理中使用的濾波器的個數時，將記憶單元陣列720的列數設定為該濾波器的個數即可。例如，當在卷積處理中使用圖8所示的濾波器fila、濾波器filb、濾波器filc時，可以在記憶單元陣列720的第一列的記憶單元中儲存濾波器fila的濾波值，在記憶單元陣列720的第二列的記憶單元中儲存濾波器filb的濾波值，在記憶單元陣列720的第三列的記憶單元中儲存濾波器filc的濾波值。如此，藉由將多個濾波器的濾波值儲存在記憶單元陣列720中，只有從移位暫存器801輸出像素區域P的影像資料一次就可以並行進行對應各濾波器的積和運算。因此，可以同時進行多個卷積處理。
在圖13所示的半導體裝置800中，在移位暫存器801被輸入下一個時脈信號CLK的脈衝時，如圖14所示，儲存在移位暫存器801的保持電路HC[1]至保持電路HC[tm]的每一個的影像資料g[1,2]至影像資料g[t,m]發送到下一級保持電路HC。注意，因為移位暫存器801不包括保持電路HC[1]的下一級保持電路，所以不保持影像資料g[1,1]。並且，保持電路HC[1]保持從上一級保持電路HC[2]發送的影像資料g[1,2]。保持電路HC[tm]保持從輸入端子IPT發送的影像資料g[t,m+1]。
此時，保持在保持電路HC[dm+1]至保持電路HC[dm+s]中的影像資料分別從輸出端子PT[ds+1]至輸出端子PT[（d+1）s]輸出。就是說，在圖14中，影像資料g[1,2]至影像資料g[1,s+1]分別從輸出端子PT[1]至輸出端子PT[s]輸出，影像資料g[2,2]至影像資料g[2,s+1]分別從輸出端子PT[s+1]至輸出端子PT[2s]輸出，影像資料g[t,2]至影像資料g[t,s+1]分別從輸出端子PT[（t-1）s+1]至輸出端子PT[ts]輸出。
由此，保持在保持電路HC[dm+1]至保持電路HC[dm+s]中的各影像資料發送到記憶單元陣列720的佈線RW[ds+1]至佈線RW[（d+1）s]。此時，發送到佈線RW[1]至佈線RW[ts]的影像資料對應於圖11所示的像素區域P[1,2]的影像資料。
與像素區域P[1,1]同樣，對由佈線RW[1]至佈線RW[ts]發送的像素區域P[1,2]的影像資料進行利用濾波器fila的濾波處理。明確而言，藉由像素區域P[1,2]的影像資料與保持在某一個列的記憶單元中的濾波值fa[1,1]至fa[t,s]的積和運算可以得到圖11所示的資料Da[1,2]。
如上所述，藉由對移位暫存器801從輸入端子IPT輸入新的影像資料並輸入時脈信號CLK，可以對記憶單元陣列720依次輸入以相當於一個行的像素的部分移動的像素區域P的影像資料。
圖15示出如下情況：在半導體裝置800中，在圖14所示的狀態下被輸入（m-s-1）次的時脈信號CLK的脈衝，並從輸入端子IPT依次被輸入影像資料g。就是說，在圖15中，影像資料g[1,m-s+1]至影像資料g[1,m]分別從輸出端子PT[1]至輸出端子PT[s]輸出，影像資料g[2,m-s+1]至影像資料g[2,m]分別從輸出端子PT[s+1]至輸出端子PT[2s]輸出，影像資料g[t,m-s+1]至影像資料g[t,m]分別從輸出端子PT[（t-1）s+1]至輸出端子PT[ts]輸出。
由此，保持在保持電路HC[dm+1]至保持電路HC[dm+s]中的各影像資料發送到記憶單元陣列720的佈線RW[ds+1]至佈線RW[（d+1）s]。此時，發送到佈線RW[1]至佈線RW[ts]的影像資料對應於圖11所示的像素區域P[1,m-s+1]的影像資料。
與像素區域P[1,1]及像素區域P[1,2]同樣，對由佈線RW[1]至佈線RW[ts]發送的像素區域P[1,m-s+1]的影像資料進行利用濾波器fila的濾波處理。明確而言，藉由像素區域P[1,m-s+1]的影像資料與保持在某一個列的記憶單元中的濾波值fa[1,1]至fa[t,s]的積和運算可以得到圖11所示的資料Da[1,m-s+1]。
如上所述，依次輸入影像資料g及時脈信號CLK來對像素區域P[1,1]至像素區域P[1,m-s+1]的每一個進行卷積處理，由此可以取得一個行的資料Da。
在圖15所示的狀態之後進行卷積處理時，下次進行卷積處理的像素區域是像素區域P[2,1]。此時，在圖15所示的狀態下對移位暫存器801輸入s次的時脈信號CLK的脈衝、影像資料g，由此可以將像素區域P[2,1]的影像資料輸入到記憶單元陣列720。
當在圖15所示的狀態下對移位暫存器801輸入s次的時脈信號CLK的脈衝、影像資料g時，處於圖16所示的狀態。在圖16中，影像資料g[2,1]至影像資料g[2,s]分別從輸出端子PT[1]至輸出端子PT[s]輸出，影像資料g[3,1]至影像資料g[3,s]分別從輸出端子PT[s+1]至輸出端子PT[2s]輸出，影像資料g[t+1,1]至影像資料g[t+1,s]分別從輸出端子PT[（t-1）s+1]至輸出端子PT[ts]輸出。
由此，保持在保持電路HC[dm+1]至保持電路HC[dm+s]中的各影像資料發送到記憶單元陣列720的佈線RW[ds+1]至佈線RW[（d+1）s]。此時，發送到佈線RW[1]至佈線RW[ts]的影像資料對應於圖11所示的像素區域P[2,1]的影像資料。
與像素區域P[1,1]至像素區域P[1,m-s+1]同樣，對由佈線RW[1]至佈線RW[ts]發送的像素區域P[2,1]的影像資料進行利用濾波器fila的濾波處理。明確而言，藉由像素區域P[2,1]的影像資料與保持在某一個列的記憶單元中的濾波值fa[1,1]至fa[t,s]的積和運算可以得到圖11所示的資料Da[2,1]。
藉由反復以上的工作，從像素區域P[n-t+1,m-s+1]中取得資料Da[n-t+1,m-s+1]，由此對所有像素區域P的利用濾波器fila的濾波處理結束。
如上所述，半導體裝置800所包括的移位暫存器801具有按像素區域將影像資料依次輸出到記憶單元陣列720的功能。因此，藉由使用半導體裝置800，可以高速地進行CNN中的積和運算。
注意，本發明的一個實施方式不侷限於圖13至圖16所示的半導體裝置800。根據情況或狀況可以適當地改變半導體裝置800的電路結構。
實施方式3 在本實施方式中，說明包括在實施方式1中說明的半導體裝置的顯示面板的結構例子。
圖17是包括在實施方式1中說明的源極驅動器電路SD的顯示面板的結構例子。在顯示面板20中，在基板21上形成有顯示部PA。顯示部PA包括由佈線GAL和佈線SOL電連接的多個像素22。
像素22對應於在實施方式1中說明的圖3的顯示部PA的像素、圖4所示的像素PIX[1]及像素PIX[2]、以及圖7所示的像素PIX[1]至像素PIX[x]。佈線GAL在與多個行的像素電連接時對應於在實施方式1中說明的圖4及圖7所示的佈線GWL。
顯示面板20設置有多個FPC23及多個FPC25。
FPC23與印刷電路板24電連接，並與佈線GAL電連接。印刷電路板24例如可以具有給FPC23分配從外部輸入的信號的功能、以及生成選擇信號的功能。尤其是，可以將由於後者的功能而生成的選擇信號經過佈線GAL發送到像素22。
FPC25與印刷電路板26電連接。並且，FPC25與佈線SOL電連接。並且，藉由TAB（Tape Automated Bonding：捲帶自動接合）方式安裝有積體電路27。印刷電路板26例如具有給FPC25分配從外部輸入的信號的功能。印刷電路板26例如可以包括在實施方式1中說明的AI解碼器。積體電路27例如可以包括在實施方式1中說明的源極驅動器電路SD。積體電路27包括源極驅動器電路SD，由此可以從FPC25經過佈線SOL對像素22發送影像信號。
當製造解析度高的顯示面板，例如製造可對應2K、4K、8K廣播等的大型顯示面板時，如圖17所示，較佳為設置多個印刷電路板24、多個印刷電路板26。由此，可以容易對顯示面板20輸入影像資料。
注意，在圖17中，作為連接到印刷電路板24、印刷電路板26以及積體電路27的電路徑示出FPC23及FPC25，但是，FPC23及/或FPC25也可以是形成在基板21上的佈線。此時，印刷電路板24、印刷電路板26以及積體電路27也可以是形成在基板21上的電路。
另外，用來驅動顯示面板20的驅動電路可以形成在基板21上。尤其是，當將OS電晶體用於像素22的電晶體時，可以在基板21上同時形成構成驅動電路等的OS電晶體。因為OS電晶體具有高場效移動率，所以可以利用OS電晶體構成驅動電路等。此時，可以省略積體電路27。
另一方面，當將非晶半導體用於像素22的電晶體時，如圖17所示，較佳為使用積體電路27另行安裝驅動電路等。可以對FPC23藉由COF方式安裝驅動電路。由此，可以提高顯示面板20的工作速度。
接著，說明使用在實施方式1中說明的圖7的源極驅動器電路SD3時的顯示面板20的結構例子。圖18示出圖17所示的顯示面板20所包括的多個FPC25中的一個以及與該FPC25電連接的多個像素22。
圖7所示的AI解碼器AID包括在印刷電路板26中，並且圖7所示的源極驅動器電路SD3包括在積體電路27中。
顯示部PA包括多個顯示區域30。在顯示部PA中，顯示區域30被配置為矩陣狀。
與一個FPC25電連接的顯示區域30的列數等於積體電路27的源極驅動器電路SD3的個數。並且，與一個FPC25電連接的顯示區域30的行數根據解析度決定即可。
顯示區域30包括多個像素22。顯示區域30的像素22的個數根據圖7所示的解多工器DMX2的輸出端子的個數以及移位暫存器SR的輸出端子的個數決定。明確而言，解多工器DMX2的輸出端子的個數對應於顯示區域30的一個列中的像素22的個數，移位暫存器SR的輸出端子的個數對應於顯示區域30的一個行中的像素22的個數。
顯示區域30的一個列的像素中的佈線SOL的個數等於解多工器DMX2的輸出端子的個數。並且，顯示區域30的一個行的像素中的佈線GAL的個數等於移位暫存器SR的輸出端子的個數。
如在實施方式1中說明那樣，藉由使用圖7的源極驅動器電路SD3，可以對多個行的像素，亦即，對圖18的一個行的顯示區域30中的像素一次性地寫入影像資料。並且，可以對該一個行的顯示區域30中的像素供應同一選擇信號。換言之，藉由使用圖7的源極驅動器電路SD3，可以按顯示區域30一次性地寫入影像資料，因此可以減少選擇信號的發送次數。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4 在本實施方式中，說明分層神經網路、可用於該神經網路的積和運算電路的結構例子。
＜分層神經網路＞ 下面，對能夠用於本發明的一個實施方式的半導體裝置的神經網路之一的分層神經網路進行說明。
圖19示出分層神經網路的一個例子。第（k-1）層（此時的k是2以上的整數）具有P個（此時的P是1以上的整數）神經元、第k層具有Q個（此時的Q是1以上的整數）神經元、第（k+1）層具有R個（此時的R是1以上的整數）神經元。
第（k-1）層的第p神經元（此時的p是1以上且P以下的整數）的輸出信號zp（k-1）與權重係數wqp（k）的積輸入到第k層的第q神經元（此時的q是1以上且Q以下的整數），第k層的第q神經元的輸出信號zq（k）與權重係數wrq（k+1）的積輸入到第（k+1）層的第r神經元（此時的r是1以上且R以下的整數），第（k+1）層的第r神經元的輸出信號為zr（k+1）。
此時，輸入到第k層的第q神經元的信號的總和uq（k）由以下的公式表示。
[公式3]
來自第k層的第q神經元的輸出信號zq（k）由以下的公式定義。
[公式4]
函數f（uq（k））是活化函數，可以使用階梯函數、線性斜坡函數或sigmoid函數等。公式（D1）的積和運算可以由後述的積和運算電路700實現。此外，公式（D2）的運算例如可以由圖22A所示的電路161實現。
既可以在所有神經元中使用相同的活化函數，也可以在所有神經元中使用不同的活化函數。此外，活化函數也可以在各層中相同或不同。
這裡，考慮圖20所示的共由L層（這裡，L是3以上的整數）構成的分層神經網路（亦即，這裡的k是2以上且（L-1）以下的整數）。第一層是分層神經網路的輸入層，第L層是分層神經網路的輸出層，第二層至第（L-1）層是分層神經網路的隱藏層。
第一層（輸入層）具有P個神經元，第k層（隱藏層）具有Q[k]個（Q[k]是1以上的整數）神經元，第L層（輸出層）具有R個神經元。
第一層的第s[1]神經元（s[1]是1以上且P以下的整數）的輸出信號為zs[1]（1），第k層的第s[k]神經元（s[k]是1以上且Q[k]以下的整數）的輸出信號為zs[k]（k），第L層的第s[L]神經元（s[L]是1以上且R以下的整數）的輸出信號為zs[L]（L）。
第（k-1）層的第s[k-1]神經元（s[k-1]是1以上且Q[k-1]以下的整數）的輸出信號zs[k-1]（k-1）與權重係數ws[k]s[k-1]（k）的積us[k]（k）輸入到第k層的第s[k]神經元，第（L-1）層的第s[L-1]神經元（s[L-1]是1以上且Q[L-1]以下的整數）的輸出信號zs[L-1]（L-1）與權重係數ws[L]s[L-1]（L）的積us[L]（L）輸入到第L層的第s[L]神經元。
下面，對監督學習進行說明。監督學習是指如下工作：在上述分層神經網路的功能中，當所輸出的結果與所希望的結果（有時稱為監督資料或監督信號）不同時，根據所輸出的結果和所希望的結果對分層神經網路的所有權重係數進行更新。
作為監督學習的具體例子，對利用反向傳播演算法的學習方法進行說明。圖21是說明利用反向傳播演算法的學習方法的圖。反向傳播演算法是指以分層神經網路的輸出與監督資料之間的誤差變小的方式改變權重係數的方式。
例如，假設對第一層的第s[1]神經元輸入輸入資料，從第L層的第s[L]神經元輸出輸出資料zs[L]（L）。在此，當以相對於輸出資料zs[L]（L）的監督信號為ts[L]（L）時，誤差能量E可以以輸出資料zs[L]（L）及監督信號ts[L]（L）表示。
藉由將相對於誤差能量E的第k層的第s[k]神經元的權重係數ws[k]s[k-1]（k）的更新量設定為∂E/∂ws[k]s[k-1]（k），可以更新權重係數。在此，當第k層的第s[k]神經元的輸出值zs[k]（k）的誤差δs[k]（k）以∂E/∂us[k]（k）定義時，δs[k]（k）及∂E/∂ws[k]s[k-1]（k）分別可以以如下公式表示。
[公式5]
[公式6]
f’（us[k]（k））是活化函數的導函數。此外，公式（D3）的運算例如可以由圖22B所示的電路163實現。此外，公式（D4）的運算例如可以由圖22C所示的電路164實現。活化函數的導函數例如可以藉由將運算放大器的輸出端子與對應於所希望的導函數的運算電路連接來求出。
此外，例如，公式（D3）的Σδs[k+1]（k+1）•ws[k+1]•s[k]（k+1）的部分的運算可以由後述的積和運算電路700實現。
在此，當第（k+1）層為輸出層時，亦即，當第（k+1）層為第L層時，δs[L]（L）及∂E/∂ws[L]s[L-1]（L）分別可以以如下公式表示。
[公式7]
[公式8]
公式（D5）的運算可以由圖22D所示的電路165實現。此外，公式（D6）的運算可以由圖22C所示的電路164實現。
就是說，藉由公式（D1）至公式（D6），可以求出所有神經元電路的誤差δs[k]（k）及δs[L]（L）。此外，權重係數的更新量根據誤差δs[k]（k）、δs[L]（L）及所希望的參數等設定。
如上所述，藉由使用圖22A至圖22D所示的電路及後述的積和運算電路700，可以進行利用監督學習的分層神經網路的計算。
＜分層神經網路的電路結構例子＞ 圖23是示出分層神經網路的電路的結構例子的方塊圖。
NN（神經網路）電路100包括輸入端子PDL[1]至輸入端子PDL[l]（在此，l是1以上的整數）、輸出端子PDR[1]至輸出端子PDR[n]（在此，n是1以上的整數）、可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]、佈線L[1]至佈線L[l]、佈線P[1]至佈線P[m]、佈線R[1]至佈線R[m]、佈線Q[1]至佈線Q[m]、多個可程式開關PSW1、多個可程式開關PSW2及多個可程式開關PSW3。
在圖23所示的NN電路100中，只示出輸入端子PDL[1]、輸入端子PDL[2]、輸入端子PDL[l]、輸出端子PDR[1]、輸出端子PDR[2]、輸出端子PDR[n]、可程式邏輯元件PLE[1]、可程式邏輯元件PLE[2]、可程式邏輯元件PLE[m]、佈線L[1]、佈線L[2]、佈線L[l]、佈線P[1]、佈線P[2]、佈線P[m]、佈線R[1]、佈線R[2]、佈線R[m]、佈線Q[1]、佈線Q[2]、佈線Q[m]、可程式開關PSW1、可程式開關PSW2、可程式開關PSW3、後述的開關電路SWC，省略示出除此以外的電路、元件、佈線、符號。
就是說，NN電路100是利用可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]及可程式開關PSW1至可程式開關PSW3的多上下文方式的可程式運算處理裝置。將在後面進行具體說明，但是，在分層人工神經網路中，該運算處理裝置可以使各分層之間的網路的連接狀態與各上下文對應，依次切換上下文來進行人工神經網路的運算處理。
輸入端子PDL[i]（在此，i是1以上且l以下的整數）與佈線L[i]電連接。輸出端子PDR[k]（在此，k是1以上且n以下的整數）藉由可程式開關PSW3與佈線R[1]至佈線R[m]電連接。可程式邏輯元件PLE[j]（在此，j是1以上且m以下的整數）的第一端子與佈線Q[j]電連接，佈線Q[j]藉由可程式開關PSW1與佈線L[1]至佈線L[l]電連接。佈線Q[j]藉由可程式開關PSW2與佈線P[1]至佈線P[m]電連接。可程式邏輯元件PLE[j]的第二端子與佈線R[j]電連接。佈線P[1]至P[m]分別與佈線R[1]至R[m]電連接。
NN電路100的可程式開關PSW1至可程式開關PSW3是根據儲存在後述的組態記憶體CMS中的組態資料可以切換導通狀態和非導通狀態的開關。可程式開關PSW1至可程式開關PSW3都包括開關電路SWC。將在後面說明可程式開關PSW1至可程式開關PSW3的詳細內容。
可程式邏輯元件PLE包括圖24A所示的運算處理電路。運算處理電路150包括輸入端子In[1]至輸入端子In[s]（在此，s是1以上的整數）、輸出端子OUT、乘法電路MLT[1]至乘法電路MLT[s]、加法電路AD、活化函數電路FC、保持電路KC、組態記憶體CMW[1]至組態記憶體CMW[s]以及組態記憶體CMF。組態記憶體CMW[1]至組態記憶體CMW[s]可以為一個組態記憶體。組態記憶體CMW[1]至組態記憶體CMW[s]、組態記憶體CMF可以為一個組態記憶體。
輸入端子In[h]（在此，h是1以上s以下的整數）與乘法電路MLT[h]的輸入端子電連接，乘法電路MLT[h]的輸出端子與加法電路AD的輸入端子電連接。加法電路AD的輸出端子與活化函數電路FC的輸入端子電連接。活化函數電路FC的輸出端子與保持電路KC的端子TA1電連接。保持電路KC的端子TA2與輸出端子OUT電連接。
乘法電路MLT[h]是以保持在組態記憶體CMW[h]中的資料（以後，將其稱為權重係數）為乘數且以輸入到輸入端子In[h]的輸入信號為被乘數來進行乘法的電路。加法電路AD是計算出從乘法電路MLT[1]至乘法電路MLT[s]輸出的各乘法結果的總計的電路。就是說，由乘法電路MLT[1]至乘法電路MLT[s]及加法電路AD構成積和運算電路。
活化函數電路FC是對輸入到輸入端子的信號，亦即是對積和運算結果根據由保持在組態記憶體CMF中的資料定義的函數系統進行運算的電路。作為該函數系統，例如可以使用sigmoid函數、tanh函數、softmax函數、ReLU函數、臨界值函數等。
保持電路KC具有藉由端子TA1取得活化函數電路FC所輸出的運算結果，暫時保持該運算結果的功能、以及將該暫時保持的運算結果輸出到端子TA2的功能。並且，保持電路KC可以根據輸入到端子CKT的時脈信號CLK切換上述兩個功能。
例如，當時脈信號CLK是高位準電位時，保持電路KC可以保持從端子TA1輸入的電位。當時脈信號CLK是低位準電位時，保持電路KC可以從端子TA2將該電位輸出到輸出端子OUT。
當運算處理電路150是處理數位資料的電路時，作為保持電路KC例如可以採用正反器電路。
當運算處理電路150是處理類比資料的電路時，例如可以使用圖24B所示的保持電路KC。圖24B所示的保持電路KC是取樣保持電路，並包括電晶體TrA、電晶體TrB、電容器CA、放大器AMP、NOT電路NL。
電晶體TrA的第一端子與端子TA1電連接，電晶體TrA的第二端子與電容器CA的第一端子電連接，電晶體TrA的閘極與端子CKT電連接。放大器AMP的輸入端子與電晶體TrA的第二端子電連接，放大器AMP的輸出端子與電晶體TrB的第一端子電連接。電晶體TrB的第二端子與端子TA2電連接。NOT電路NL的輸入端子與端子CKT電連接，NOT電路NL的輸出端子與電晶體TrB的閘極電連接。電容器CA的第二端子與佈線GNDL電連接。將電晶體TrA的第二端子、放大器AMP的輸入端子、電容器CA的第一端子的連接點稱為節點N。
放大器AMP具有將輸入到輸入端子的信號放大為1倍並將放大的信號輸出到輸出端子的功能。
佈線GNDL是供應參考電位的佈線。
當輸入到端子CKT的時脈信號CLK是高位準電位時，電晶體TrA處於導通狀態，電晶體TrB處於非導通狀態。此時，從端子TA1輸入的信號經過電晶體TrA輸入到放大器AMP。因此，放大器AMP放大該信號，從其輸出端子輸出放大的信號。注意，因為電晶體TrB處於非導通狀態，所以放大的信號不從端子TA2輸出。
由電容器CA保持節點N的電位。此時，節點N的電位是從端子TA1輸入的信號的電位。
當輸入到端子CKT的時脈信號CLK是低位準電位時，電晶體TrA處於非導通狀態，電晶體TrB處於導通狀態。因為電晶體TrA處於非導通狀態，所以沒有節點N的電位變化。放大器AMP將節點N的電位輸出到電晶體TrB的第一端子。因為電晶體TrB處於導通狀態，節點N的電位，亦即在時脈信號CLK是高位準電位時從端子TA1輸入的信號的電位從端子TA2輸出。
電晶體TrA及/或電晶體TrB較佳為在實施方式9中說明的OS電晶體。尤其是，該OS電晶體較佳為在通道形成區域中包括包含銦、元素M（元素M是鋁、鎵、釔或錫）、鋅中的至少一個的氧化物。藉由作為電晶體TrA及/或電晶體TrB採用這樣的OS電晶體，可以使電晶體的關態電流極小。因此，可以減少電晶體的關態電流所導致的電荷洩漏的影響。
在圖24A中只示出輸入端子In[1]、輸入端子In[2]、輸入端子In[s]、乘法電路MLT[1]、乘法電路MLT[2]、乘法電路MLT[s]、組態記憶體CMW[1]、組態記憶體CMW[2]、組態記憶體CMW[s]、組態記憶體CMF、加法電路AD、活化函數電路FC、保持電路KC、端子TA1、端子TA2、端子CKT、輸出端子OUT及時脈信號CLK，省略示出除此以外的電路、元件、佈線、符號。
注意，本發明的一個實施方式的半導體裝置所包括的運算處理電路150的保持電路KC的結構不侷限於上述結構。根據情況或狀況，可以適當地改變保持電路KC的結構。
運算處理電路150所包括的組態記憶體CMW[1]至CMW[s]及組態記憶體CMF、後述的設定可程式開關PSW1至可程式開關PSW3的狀態的組態記憶體CMS可以利用互不相同的驅動電路進行資料寫入。就是說，可以反復進行運算處理電路150的組態記憶體CMW[1]至CMW[s]及組態記憶體CMF的資料的更新，而不更新可程式開關PSW1至可程式開關PSW3的組態記憶體CMS的資料。由此，可以在人工神經網路中實現高效的學習。
並且，當作為包括多組組態記憶體的多上下文方式，使各上下文的組態資料與人工神經網路的各層的積和運算的權重係數對應時，藉由切換上下文，可以以較少的電路資源依次進行各層的積和運算。
注意，以上，說明由一個可程式邏輯元件構成一個運算處理電路150的結構，但是可以由多個可程式邏輯元件及連接該多個可程式邏輯元件之間的可程式開關構成一個積和運算電路。
接著，說明可程式開關PSW1至可程式開關PSW3的結構。圖25A示出NN電路100中的佈線L[1]至佈線L[l]、佈線P[1]至佈線P[m]、佈線Q[j]、可程式開關PSW1、可程式開關PSW2、可程式邏輯元件PLE[j]的連接例子，圖25B示出開關電路SWC的結構例子。
在圖25A中，佈線Q[j]由佈線q[1]至佈線q[s]構成。並且，在圖25A中，可程式邏輯元件PLE[j]的第一端子相當於在圖24A中說明的運算處理電路150的端子In[1]至端子In[s]。就是說，在圖25A中，佈線q[h]與端子In[h]電連接。
在圖25A中，佈線q[1]至佈線q[s]藉由可程式開關PSW1與佈線“0”電連接。佈線“0”是供應0的信號（信號的電位為參考電位）的佈線。
在圖25A所示的結構例子中，可程式開關PSW1及可程式開關PSW2包括開關電路SWC。圖25B示出開關電路SWC的結構例子。開關SW的第一端子與佈線q[h]電連接，開關SW的第二端子與佈線X電連接。佈線X是佈線“0”、佈線L[1]至佈線L[l]、佈線P[1]至佈線P[m]中的任何一個佈線。開關SW的導通狀態或非導通狀態根據組態記憶體CMS所保持的資料而決定。
就是說，圖25A的可程式開關PSW1及可程式開關PSW2根據組態記憶體CMS的資料處於導通狀態或非導通狀態。就是說，根據組態記憶體CMS的資料可以控制是否連接佈線“0”、佈線L[1]至佈線L[l]、佈線P[1]至佈線P[m]的每一個與端子In[1]至端子In[s]的每一個。
尤其是，當對端子In[1]至端子In[s]中的至少一個不進行信號的輸入時，使連接該一部分的端子與佈線“0”的開關電路SWC處於導通狀態。此時，藉由電源閘控可以降低對應於該一部分的端子的乘法電路的功耗。
作為圖25B所示的開關SW，例如可以使用電晶體、二極體或數位微鏡裝置（DMD）等採用MEMS（微機電系統）技術的開關。開關SW可以為組合電晶體而成的邏輯電路。當開關SW是一個電晶體時，較佳為使用具有關態電流極小的特性的OS電晶體。
圖25C示出NN電路100中的佈線R[k]、可程式開關PSW3、可程式邏輯元件PLE[j]、輸出端子PDR[1]至輸出端子PDR[n]的連接例子。
在圖25C中，佈線R[k]由佈線r[1]至佈線r[t]（在此，t是1以上的整數）構成。在圖25C中，以端子O[1]至端子O[t]示出可程式邏輯元件PLE[j]的第二端子。就是說，在圖25C中，佈線r[u]與端子O[u]（在此，u是1以上且t以下的整數）電連接。注意，在圖25C中，第二端子是多個，但是第二端子也可以是一個。由此，可以使佈線r[1]至佈線r[t]為一個佈線。
在圖25C所示的結構例子中，可程式開關PSW3包括開關電路SWC。就是說，與可程式開關PSW1及可程式開關PSW2同樣，可以根據組態記憶體CMS所保持的資料決定開關電路SWC的開關SW的導通狀態或非導通狀態。因此，根據組態記憶體CMS的資料可以控制是否連接端子O[1]至端子O[t]的每一個與輸出端子PDR[1]至輸出端子PDR[n]的每一個。
作為上述組態記憶體CMS、組態記憶體CMW[1]至組態記憶體CMW[s]、組態記憶體CMF例如可以使用SRAM、MRAM等。此外，例如可以使用包括OS電晶體的記憶體裝置（在本說明書中，將其稱為OS記憶體）。尤其是，藉由作為上述組態記憶體使用OS記憶體，可以以較少的元件構成功耗低的人工神經網路。
藉由作為上述乘法電路MLT[1]至乘法電路MLT[s]及加法電路AD採用類比積和運算電路（analog product-sum operation circuit），可以減少構成積和運算電路的電晶體的個數。注意，將在本實施方式的後面中說明類比積和運算電路。
＜工作方法的例子＞ 接著，使用圖26至圖28說明NN電路100的工作方法的一個例子。
注意，在本工作方法的例子中，將NN電路100的上下文個數設定為N。就是說，NN電路100所包括的多個組態記憶體CMS、組態記憶體CMW[1]至組態記憶體CMW[s]及組態記憶體CMF都包括N組組態資料。
在本工作方法的例子中說明的人工神經網路是由輸入層、第一中間層至第N-1中間層構成的分層人工神經網路。尤其是，第N-1中間層是分層人工神經網路中的輸出層。
在圖26至圖28中，以黑色圓圈表示處於導通狀態的開關電路SWC，以白色圓圈表示處於非導通狀態的開關電路SWC。
佈線Q[1]至佈線Q[m]、佈線R[1]至佈線R[m]及可程式開關PSW1至可程式開關PSW3的結構參照圖25A至圖25C的各說明。
首先，上下文1被選擇。上下文1是指對應於輸入層和第一中間層之間的網路的組態。圖26示出上下文1中的NN電路100。
此時，藉由設定可程式開關PSW1至可程式開關PSW3的組態資料，使可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]與佈線L[1]至佈線L[l]電連接。藉由設定可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的組態資料，在可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的每一個中設定相對於輸入層的神經元的輸出信號的第一中間層的各神經元的權重係數。
從輸入層輸入到第一中間層的信號相當於從輸入端子PDL[1]至輸入端子PDL[l]輸入的信號。從輸入端子PDL[i]輸入的信號經過佈線L[i]發送到佈線Q[1]至佈線Q[m]的每一個。並且，該發送到佈線Q[j]的信號輸入到可程式邏輯元件PLE[j]的第一端子。
利用各可程式邏輯元件的積和運算電路及活化函數電路對輸入到可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第一端子的多個信號進行運算處理。明確而言，進行多個信號與對應各信號的權重係數的積和運算、以及以該積和運算結果為輸入資訊的活化函數運算。注意，如上所述，權重係數及活化函數基於上下文1的組態。
該活化函數運算的輸出結果由圖24A和圖24B所示的保持電路KC保持。當時脈信號CLK的電位從低位準電位變為高位準電位時，資料保持在保持電路KC中。當時脈信號CLK的電位從高位準電位變為低位準電位時，輸出保持在保持電路KC中的資料。
接著，上下文2被選擇。上下文2是指對應於第一中間層和第二中間層之間的網路的組態。圖27示出上下文2中的NN電路100。
此時，藉由設定可程式開關PSW1至可程式開關PSW3的組態資料，使可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]與佈線P[1]至佈線P[m]分別電連接。藉由設定可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的組態資料，在可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的每一個中設定相對於第一中間層的神經元的輸出信號的第二中間層的各神經元的權重係數。
在上述組態中，從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出的資料是以上說明的儲存在保持電路KC中的資料，亦即相當於上下文1中的活化函數運算的結果。當在保持電路KC中時脈信號CLK從高位準電位變為低位準電位時，該結果從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出。從可程式邏輯元件PLE[j]的第二端子輸出的上述結果藉由佈線P[j]發送到佈線Q[1]至佈線Q[m]的每一個。並且，將發送到佈線Q[j]的上述信號輸入到可程式邏輯元件PLE[j]的第一端子。
就是說，從第一中間層輸入到第二中間層的信號相當於從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出的信號。
利用各可程式邏輯元件的積和運算電路及活化函數電路對輸入到可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第一端子的多個信號進行運算處理。明確而言，進行多個信號與對應各信號的權重係數的積和運算、以及以該積和運算結果為輸入資訊的活化函數運算。注意，如上所述，權重係數及活化函數基於上下文2的組態。
與上下文1的工作同樣，該活化函數運算的輸出結果由圖24A和圖24B所示的保持電路KC保持。
以後的NN電路100的工作與上下文2同樣地進行。例如，考慮上下文g（在此，g是3以上且N-1以下的整數）被選擇的情況。上下文g是指對應第g-1中間層與第g中間層之間的網路的組態。上下文g中的NN電路100的連接狀態參照圖27的內容。
此時，藉由設定可程式開關PSW1至可程式開關PSW3的組態資料，使可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]與佈線P[1]至佈線P[m]分別電連接。藉由設定可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的組態資料，在可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的每一個中設定相對於第g-1中間層的神經元的輸出信號的第g中間層的各神經元的權重係數。
在上述組態中，從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出的資料是以上說明的儲存在保持電路KC中的資料，亦即相當於上下文g-1中的活化函數運算的結果。當在保持電路KC中時脈信號CLK從高位準電位變為低位準電位時，該結果從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出。從可程式邏輯元件PLE[j]的第二端子輸出的上述結果藉由佈線P[j]發送到佈線Q[1]至佈線Q[m]的每一個。並且，將發送到佈線Q[j]的上述信號輸入到可程式邏輯元件PLE[j]的第一端子。
就是說，從第g-1中間層輸入到第g中間層的信號相當於從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出的信號。
利用各可程式邏輯元件的積和運算電路及活化函數電路對輸入到可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第一端子的多個信號進行運算處理。明確而言，進行多個信號與對應各信號的權重係數的積和運算、以及以該積和運算結果為輸入資訊的活化函數運算。注意，如上所述，權重係數及活化函數基於上下文g的組態。
與上下文1、上下文2的工作同樣，該活化函數運算的輸出結果由圖24A和圖24B所示的保持電路KC保持。
最後，上下文N被選擇。上下文N是指對應第N-1中間層（輸出層）與輸出端子PDR[1]至輸出端子PDR[n]之間的連接的組態。圖28示出上下文N中的NN電路100。
此時，藉由設定可程式開關PSW1至可程式開關PSW3的組態資料，使可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]與佈線R[1]至佈線R[m]分別電連接。
在上述組態中，從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出的資料是以上說明的儲存在保持電路KC中的資料，亦即相當於上下文N-1中的活化函數運算的結果。當在保持電路KC中時脈信號CLK從高位準電位變為低位準電位時，該結果從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出。從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的各第二端子輸出的上述結果藉由佈線R[1]至佈線R[n]的每一個發送到輸出端子PDR[1]至輸出端子PDR[n]的每一個。注意，輸出端子PDR[n]是輸出端子PDR[m]。
就是說，從第N-1中間層（輸出層）輸出的分層人工神經網路的輸出結果相當於從可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的第二端子輸出的信號。
在輸入層、第一中間層至第N-1中間層的各層中，藉由對不被用作各層的神經元的可程式邏輯元件進行電源閘控，可以減小功耗。
在圖24A和圖24B的運算處理電路150中，藉由學習可以更新權重係數。此時，如下結構是有效的：生成對應具有所希望的人工神經網路結構的各上下文的組態資料，只反復變更對應的上下文的權重係數的組態資料。注意，權重係數的更新可以藉由安裝進行對應的運算處理的專用電路來進行。
在圖24A和圖24B的運算處理電路150中，可以在伺服器進行對應的運算處理。例如，可以實現具有如下結構的神經網路：在伺服器中進行人工神經網路的分層結構的檢討及學習，生成對應藉由學習得到的最佳化的分層結構及權重係數的各上下文的組態資料，將該組態資料發送到伺服器以外的電子裝置所包括的運算處理電路150，在該電子裝置中，邊將圖24A和圖24B的運算處理電路150切換為各上下文邊進行推論（認知）。
藉由構成上述NN電路100，可以實現可用於學習及推論的人工神經網路的運算處理電路。另外，可以提供一種由於元件個數及佈線個數的削減而電路面積變小的多上下文方式的可程式神經網路。
在此，考慮將NN電路100用於在實施方式1中說明的自編碼器13的AI編碼器AIE及AI解碼器AID的情況。圖29示出在自編碼器13中作為AI編碼器AIE的NN電路100使用NN電路100A且作為AI解碼器AID的NN電路100使用NN電路100B的結構例子。在圖29中，NN電路100A與NN電路100B電連接。在圖29中，除了自編碼器13以外還示出影像處理部PP及源極驅動器電路SD。
如圖2所示，自編碼器13以使電連接AI編碼器AIE的中間層ML2與AI解碼器AID的中間層ML3的佈線的個數較少的方式構成。就是說，AI編碼器AIE可以以使中間層ML2的神經元的個數較少的方式構成，AI解碼器AID可以以使中間層ML3的神經元的個數較少的方式構成。
於是，NN電路100A包括輸入端子PDL[1]至輸入端子PDL[L]（在此，L是1以上的整數）、輸出端子PDR[1]至輸出端子PDR[N]（在此，N是1以上且小於L的整數），NN電路100B包括輸入端子PDL[1]至輸入端子PDL[N]、輸出端子PDR[1]至輸出端子PDR[L]。在圖29中，將NN電路100A及NN電路100B各自包括的多個可程式邏輯元件PLE記載為可程式邏輯元件部PLES1、可程式邏輯元件部PLES2。
如圖29所示，藉由將NN電路100用於AI編碼器AIE及AI解碼器AID，可以構成自編碼器13。因此，可以利用NN電路100A將從影像處理部PP發送的影像資料轉換為特徵抽取過的影像資料。並且，可以利用NN電路100B將特徵抽取過的影像資料恢復到原來的影像資料，可以將恢復的影像資料發送到源極驅動器電路SD。
在圖29中，NN電路100A的輸入端子PDL的個數與NN電路100B的輸出端子PDR的個數相同，但是，根據情況、狀況或需要，NN電路100A的輸入端子PDL的個數與NN電路100B的輸出端子PDR的個數可以不同。
＜積和運算電路的結構例子＞ 下面，對用來實現上述分層神經網路的積和運算電路的結構例子進行說明。
圖30示出根據本發明的一個實施方式的積和運算電路的一個例子。圖30是積和運算電路的方塊圖，其中積和運算電路700包括偏置電路710和記憶單元陣列720。
偏置電路710包括列輸出電路OUT[1]至列輸出電路OUT[n]（在此，n為1以上的整數）和參考列輸出電路Cref。
記憶單元陣列720包括在列方向有m個（在此，m為1以上的整數）且在行方向有n個的m×n個記憶單元AM及列方向上的m個記憶單元AMref。在記憶單元陣列720中，將記憶單元AM和記憶單元AMref配置為m×（n+1）的矩陣形狀。尤其是，在圖30所示的記憶單元陣列720中，“記憶單元AM[i,j]”（在此，i為1以上且m以下的整數，j為1以上且n以下的整數）表示位於第i行第j列的記憶單元AM，而“記憶單元AMref[i]”表示位於第i行的記憶單元AMref。
此外，記憶單元AM保持根據第一類比資料的電位，而記憶單元AMref保持規定的電位。該規定的電位是積和運算處理所需的電位，在本說明書中，有時將對應於該電位的資料稱為參考類比資料。
記憶單元陣列720包括輸出端子SPT[1]至輸出端子SPT[n]。
列輸出電路OUT[j]包括輸出端子OT[j]，而參考列輸出電路Cref包括輸出端子OTref。
佈線ORP電連接於列輸出電路OUT[1]至列輸出電路OUT[n]，而佈線OSP電連接於列輸出電路OUT[1]至列輸出電路OUT[n]。佈線ORP及佈線OSP是用來對偏置電路710供應控制信號的佈線。
記憶單元陣列720的輸出端子SPT[j]電連接於佈線B[j]。
列輸出電路OUT[j]的輸出端子OT[j]電連接於佈線B[j]。
參考列輸出電路Cref的輸出端子OTref電連接於佈線Bref。
記憶單元AM[i,j]電連接於佈線RW[i]、佈線WW[i]、佈線WD[j]、佈線B[j]以及佈線VR。
記憶單元AMref[i]電連接於佈線RW[i]、佈線WW[i]、佈線WDref、佈線Bref以及佈線VR。
佈線WW[i]被用作對記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]供應選擇信號的佈線，而佈線RW[i]被用作對記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]供應參考電位和對應於第二類比資料的電位中的任一個的佈線。佈線WD[j]被用作供應寫入到第j列的記憶單元AM的資料的佈線，而佈線VR被用作在從記憶單元AM或記憶單元AMref讀出資料時對記憶單元AM或記憶單元AMref供應規定的電位的佈線。
佈線B[j]被用作從列輸出電路OUT[j]向記憶單元陣列720的第j列所具有的記憶單元AM供應信號的佈線。
佈線Bref被用作從參考列輸出電路Cref向記憶單元AMref[1]至記憶單元AMref[m]分別供應信號的佈線。
作為圖30所示的積和運算電路700，只示出偏置電路710、記憶單元陣列720、列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、輸出端子SPT[1]、輸出端子SPT[j]、輸出端子SPT[n]、記憶單元AM[1,1]、記憶單元AM[i,1]、記憶單元AM[m,1]、記憶單元AM[1,j]、記憶單元AM[i,j]、記憶單元AM[m,j]、記憶單元AM[1,n]、記憶單元AM[i,n]、記憶單元AM[m,n]、記憶單元AMref[1]、記憶單元AMref[i]、記憶單元AMref[m]、佈線OSP、佈線ORP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線WD[1]、佈線WD[j]、佈線WD[n]、佈線WDref、佈線VR、佈線RW[1]、佈線RW[i]、佈線RW[m]、佈線WW[1]、佈線WW[i]以及佈線WW[m]，而省略示出除此以外的電路、佈線、元件以及其符號。
積和運算電路700的結構不侷限於圖30所示的結構。根據狀況、情況或需要，可以適當地改變積和運算電路700的結構。例如，根據積和運算電路700的電路結構，也可以將佈線WD[j]和佈線VR作為一個佈線共同使用。此外，根據積和運算電路700的電路結構，也可以將佈線ORP和佈線OSP作為一個佈線共同使用。
＜＜偏置電路710＞＞ 接著，說明可以應用於偏置電路710的電路結構的例子。圖31示出作為偏置電路710的一個例子的偏置電路711。
偏置電路711電連接於佈線VDDL及佈線VSSL，以供應電源電壓。明確而言，列輸出電路OUT[1]至列輸出電路OUT[n]分別電連接於佈線VDDL及佈線VSSL，而參考列輸出電路Cref電連接於佈線VDDL。此外，後面描述的電流鏡電路CM也有時電連接於佈線VSSL。佈線VDDL是供應高位準電位的佈線，而佈線VSSL是供應低位準電位的佈線。
以下說明列輸出電路OUT[j]的內部的電路結構。列輸出電路OUT[j]包括定電流電路CI、電晶體Tr1至電晶體Tr3、電容器C1以及佈線OL[j]。此外，列輸出電路OUT[1]至列輸出電路OUT[n]及參考列輸出電路Cref共同使用電流鏡電路CM。
定電流電路CI包括端子CT1及端子CT2。端子CT1被用作定電流電路CI的輸入端子，而端子CT2被用作定電流電路CI的輸出端子。此外，由列輸出電路OUT[1]至列輸出電路OUT[n]及參考列輸出電路Cref共同使用的電流鏡電路CM包括端子CT5[1]至端子CT5[n]、端子CT6[1]至端子CT6[n]、端子CT7以及端子CT8。
定電流電路CI具有將從端子CT1流過端子CT2的電流保持為恆定的功能。
在列輸出電路OUT[j]中，電晶體Tr1的第一端子電連接於佈線OL[j]，電晶體Tr1的第二端子電連接於佈線VSSL，並且電晶體Tr1的閘極電連接於電容器C1的第一端子。電晶體Tr2的第一端子電連接於佈線OL[j]，電晶體Tr2的第二端子電連接於電容器C1的第一端子，並且電晶體Tr2的閘極電連接於佈線OSP。電晶體Tr3的第一端子電連接於電容器C1的第一端子，電晶體Tr3的第二端子電連接於佈線VSSL，並且電晶體Tr3的閘極電連接於佈線ORP。電容器C1的第二端子電連接於佈線VSSL。
電晶體Tr1至電晶體Tr3較佳為OS電晶體。更佳的是，電晶體Tr1至電晶體Tr3的通道形成區域使用含有銦、元素M（元素M是鋁、鎵、釔或錫）和鋅中的至少一種的氧化物形成。
OS電晶體具有關態電流極小的特性。因此，當OS電晶體處於非導通狀態時源極與汲極間流過的洩漏電流非常小。尤其是，藉由作為電晶體Tr2使用OS電晶體，可以抑制電容器C1保持的電荷流過關閉狀態的電晶體Tr2的源極與汲極間。此外，藉由作為電晶體Tr3使用OS電晶體，可以抑制電容器C1保持的電荷流過關閉狀態的電晶體Tr3的源極與汲極間。因此，可以長時間地保持電晶體Tr1的閘極的電位，從而可以使電晶體Tr1的源極與汲極間流過穩定的定電流。由此，有可能實現計算精度高的積和運算電路。
在列輸出電路OUT[j]中，定電流電路CI的端子CT1電連接於佈線VDDL，定電流電路CI的端子CT2電連接於電流鏡電路CM的端子CT5[j]。電流鏡電路CM的端子CT6[j]電連接於輸出端子OT[j]。
此外，佈線OL[j]是藉由電流鏡電路CM的端子CT5[j]及端子CT6[j]電連接定電流電路CI的端子CT2與輸出端子OT[j]的佈線。
以下說明參考列輸出電路Cref。參考列輸出電路Cref包括定電流電路CIref和佈線OLref。如上所述，參考列輸出電路Cref與列輸出電路OUT[1]至列輸出電路OUT[n]共同使用電流鏡電路CM。
定電流電路CIref包括端子CT3及端子CT4。端子CT3被用作定電流電路CIref的輸入端子，而端子CT4被用作定電流電路CIref的輸出端子。
定電流電路CIref具有將從端子CT3流過端子CT4的電流保持為恆定的功能。
在參考列輸出電路Cref中，定電流電路CIref的端子CT3電連接於佈線VDDL，定電流電路CIref的端子CT4電連接於電流鏡電路CM的端子CT7。電流鏡電路CM的端子CT8電連接於輸出端子OTref。
佈線OLref是藉由電流鏡電路CM的端子CT7及端子CT8使定電流電路CIref的端子CT4與輸出端子OTref電連接的佈線。
在電流鏡電路CM中，端子CT5[j]電連接於端子CT6[j]，而端子CT7電連接於端子CT8。再者，佈線IL[j]電連接於端子CT5[j]與端子CT6[j]之間，而佈線ILref電連接於端子CT7和端子CT8之間。此外，將端子CT7和端子CT8之間與佈線ILref的連接部分稱為節點NCMref。電流鏡電路CM具有根據節點NCMref的電位使流過佈線ILref的電流之量與流過佈線IL[1]至佈線IL[n]的每一個的電流之量相等的功能。
作為圖31所示的偏置電路711，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、定電流電路CI、定電流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電容器C1、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL以及佈線VSSL，而省略示出除此以外的電路、佈線、元件以及其符號。
偏置電路711的結構不侷限於圖31所示的結構。根據狀況、情況或需要，可以適當地改變偏置電路711的結構。
[定電流電路CI、CIref] 以下說明定電流電路CI及定電流電路CIref的內部的結構例子。
圖32是偏置電路715的電路圖，該電路圖示出圖31所示的偏置電路711的定電流電路CI及定電流電路CIref的內部的結構例子。
在列輸出電路OUT[j]中，定電流電路CI包括電晶體Tr21、電晶體Tr22、電晶體Tr23及電容器C3。作為偏置電路711的定電流電路CI的端子CT1，偏置電路715的定電流電路CI包括端子CT1-1、端子CT1-2及端子CT1-3。並且，偏置電路715與佈線OSM及佈線ORM電連接。
電晶體Tr21是p通道型電晶體，電晶體Tr22及電晶體Tr23是n通道型電晶體。尤其較佳為電晶體Tr22及電晶體Tr23為OS電晶體。更佳的是，電晶體Tr22及電晶體Tr23的通道形成區域為含有銦、元素M和鋅中的至少一種的氧化物。
如上所述，OS電晶體具有關態電流極小的特性。尤其是，藉由作為電晶體Tr22使用OS電晶體，可以抑制電容器C3保持的電荷流過關閉狀態的電晶體Tr22的源極與汲極間。此外，藉由作為電晶體Tr23使用OS電晶體，可以抑制電容器C3保持的電荷流過關閉狀態的電晶體Tr23的源極與汲極間。如此，可以長時間地保持電晶體Tr21的閘極的電位，從而可以使電晶體Tr21的源極與汲極間流過穩定的定電流。由此，有可能實現計算精度高的積和運算電路。
電晶體Tr21的第一端子與端子CT1-1電連接，電晶體Tr21的第二端子與端子CT2電連接，電晶體Tr21的閘極與電容器C3的第一端子電連接。電晶體Tr22的第一端子與端子CT2電連接，電晶體Tr22的第二端子與電容器C3的第一端子電連接，電晶體Tr22的閘極與佈線OSM電連接。電晶體Tr23的第一端子與電容器C3的第一端子電連接，電晶體Tr23的第二端子與端子CT1-3電連接，電晶體Tr23的閘極與佈線ORM電連接。電容器C3的第二端子與端子CT1-2電連接。
端子CT1-1至端子CT1-3分別與佈線VDDL電連接。
在圖32所示的偏置電路715中，參考列輸出電路Cref不具有定電流電路CIref。嚴密地說，在參考列輸出電路Cref中，電流鏡電路CM對佈線OLref供應電流，因此電流鏡電路CM被用作電流源。就是說，可認為參考列輸出電路Cref中的電流鏡電路CM是相對於佈線OLref的定電流電路CIref。注意，從電路結構的觀點來看，偏置電路715具有從圖31所示的偏置電路711的參照列輸出電路Cref去除定電流電路CIref而成的結構。
在圖32所示的偏置電路715中，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、定電流電路CI、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1-1、端子CT1-2、端子CT1-3、端子CT2、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr21、電晶體Tr22、電晶體Tr23、電容器C1、電容器C3、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線OSM、佈線ORM、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL及佈線VSSL，而省略其他的電路、佈線、元件及其元件符號。
以下對偏置電路715的定電流電路CI的工作進行說明。
當佈線ORM被輸入高位準電位而佈線OSM被輸入低位準電位時，電晶體Tr23變為導通狀態而電晶體Tr22變為非導通狀態。此時，電容器C3的第一端子藉由電晶體Tr23由佈線VDDL被施加高位準電位。由於電容器C3的第二端子由佈線VDDL被施加高位準電位，電容器C3的保持電位變為0。也就是說，藉由對佈線ORM輸入高位準電位而對佈線OSM輸入低位準電位，可以使電容器C3保持的電荷放電而使定電流電路CI初始化。
當佈線ORM被輸入低位準電位而佈線OSM被輸入高位準電位時，電晶體Tr23變為非導通狀態而電晶體Tr22變為導通狀態。此時，電晶體Tr21的第二端子藉由電晶體Tr22與電晶體Tr21的閘極電連接。也就是說，電晶體Tr21成為二極體連接的結構。隨著時間的經過，電容器C3的第一端子的電位變為與電晶體Tr21的第二端子的電位相等。
在該狀態下，藉由對佈線OSM輸入低位準電位而使電晶體Tr22變為非導通狀態，電容器C3保持與電晶體Tr21的第二端子相等的電位。由此，電晶體Tr21的閘極保持該電位，電晶體Tr21中流過基於該電位的定電流。
注意，根據本發明的一個實施方式的偏置電路的定電流電路CI及定電流電路CIref的結構不侷限於圖32所示的偏置電路715。根據狀況、情況或需要，可以刪除偏置電路715所包括的電路、元件、佈線等組件，或者對偏置電路715追加新的電路、元件、佈線等組件，或者改變偏置電路715內部的連接結構等。
[電流鏡電路CM] 以下說明電流鏡電路CM的內部的結構例子。
圖33是偏置電路713的電路圖，該電路圖示出圖31所示的偏置電路711的電流鏡電路CM的內部的結構例子。
電流鏡電路CM在列輸出電路OUT[1]至列輸出電路OUT[n]的每一個中包括電晶體Tr5並在參考列輸出電路Cref中包括電晶體Tr7。電晶體Tr5及電晶體Tr7為n通道型電晶體。
列輸出電路OUT[j]所具有的電晶體Tr5的第一端子電連接於電流鏡電路CM的端子CT5[j]及端子CT6[j]。列輸出電路OUT[j]所具有的電晶體Tr5的第二端子電連接於佈線VSSL。列輸出電路OUT[j]所具有的電晶體Tr5的閘極電連接於電流鏡電路CM的端子CT7及端子CT8。
參考列輸出電路Cref所具有的電晶體Tr7的第一端子電連接於電流鏡電路CM的端子CT7及端子CT8。參考列輸出電路Cref所具有的電晶體Tr7的第二端子電連接於佈線VSSL。參考列輸出電路Cref所具有的電晶體Tr7的閘極電連接於電流鏡電路CM的端子CT7及端子CT8。
藉由採用上述連接結構，可以對列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr5的閘極施加節點NCMref的電位，使得電晶體Tr7的源極-汲極間流過的電流之量與列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr5的源極-汲極間流過的電流之量相等。由於偏置電路713的電流鏡電路CM的電晶體Tr5、電晶體Tr7為n通道型電晶體且該電晶體與被施加有低位準電位的佈線VSSL連接，所以作為電流灌入（current sink）的電流鏡電路而工作。
此外，電晶體Tr5和電晶體Tr7較佳為都是OS電晶體。再者，電晶體Tr5及電晶體Tr7的每一個的通道形成區域較佳為由包含銦、元素M和鋅中的至少一種的氧化物形成。
在圖33所示的偏置電路713中，只示出列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、定電流電路CI、定電流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr5、電晶體Tr7、電容器C1、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL以及佈線VSSL，而省略示出除此以外的電路、佈線、元件以及其符號。
注意，根據本發明的一個實施方式的偏置電路的電流鏡電路CM的結構不侷限於圖33所示的偏置電路713。根據狀況、情況或需要，可以刪除偏置電路713所包括的電路、元件、佈線等組件，或者對偏置電路713追加新的電路、元件、佈線等組件，或者改變偏置電路713內部的連接結構等。例如，也可以如圖34所示的偏置電路716那樣地改變電流鏡電路CM的結構。
圖34所示的偏置電路716的電流鏡電路CM在列輸出電路OUT[1]至列輸出電路OUT[n]中分別具有電晶體Tr8並在參考列輸出電路Cref中具有電晶體Tr9。另外，電晶體Tr8及電晶體Tr9為p通道型電晶體。
列輸出電路OUT[j]的電晶體Tr8的第一端子與電流鏡電路CM的端子CT5[j]及端子CT6[j]電連接。列輸出電路OUT[j]的電晶體Tr8的第二端子與佈線VDDL電連接。列輸出電路OUT[j]的電晶體Tr8的閘極與電流鏡電路CM的端子CT7及端子CT8電連接。
參考列輸出電路Cref的電晶體Tr9的第一端子與電流鏡電路CM的端子CT7及端子CT8電連接。參考列輸出電路Cref的電晶體Tr9的第二端子與佈線VDDL電連接。參考列輸出電路Cref的電晶體Tr9的閘極與電流鏡電路CM的端子CT7及端子CT8電連接。
藉由採用該連接結構，可以對列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr8的閘極施加節點NCMref的電位，從而可以使流過電晶體Tr9的源極與汲極間的電流量與流過列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr8的源極與汲極間的電流量相等。偏置電路716的電流鏡電路CM的電晶體Tr8及電晶體Tr9是p通道型電晶體，並且該電晶體Tr8及電晶體Tr9與被施加高位準電位的佈線VDDL連接，由此，電流鏡電路CM作為電流源而工作。
在圖34所示的偏置電路716中，列輸出電路OUT[1]、列輸出電路OUT[j]、列輸出電路OUT[n]、參考列輸出電路Cref、定電流電路CI、定電流電路CIref、電流鏡電路CM、輸出端子OT[1]、輸出端子OT[j]、輸出端子OT[n]、輸出端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、電晶體Tr1、電晶體Tr2、電晶體Tr3、電晶體Tr8、電晶體Tr9、電容器C1、佈線OL[1]、佈線OL[j]、佈線OL[n]、佈線OLref、佈線ORP、佈線OSP、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線IL[1]、佈線IL[j]、佈線IL[n]、佈線ILref、節點NCMref、佈線VDDL及佈線VSSL，而省略其他的電路、佈線、元件及其元件符號。
＜＜記憶單元陣列720＞＞ 以下說明可以應用於記憶單元陣列720的電路結構的例子。圖35示出作為記憶單元陣列720的一個例子的記憶單元陣列721。
記憶單元陣列721包括記憶單元AM和記憶單元AMref。記憶單元陣列721所具有的所有記憶單元AM的每一個包括電晶體Tr11、電晶體Tr12以及電容器C2。記憶單元AMref[1]至記憶單元AMref[m]的每一個包括電晶體Tr11、電晶體Tr12以及電容器C2。
著眼於記憶單元AM[i,j]說明記憶單元陣列721的連接結構。電晶體Tr11的第一端子電連接於電晶體Tr12的閘極及電容器C2的第一端子，電晶體Tr11的第二端子電連接於佈線WD[j]，並且電晶體Tr11的閘極電連接於佈線WW[i]。電晶體Tr12的第一端子電連接於佈線B[j]，而電晶體Tr12的第二端子電連接於佈線VR。電容器C2的第二端子電連接於佈線RW[i]。
在記憶單元AM[i,j]中，將電晶體Tr11的第一端子、電晶體Tr12的閘極以及電容器C2的第一端子的連接部分稱為節點N[i,j]。在本實施方式中，在節點N[i,j]中保持根據第一類比資料的電位。
接著，著眼於記憶單元AMref[i]進行說明。電晶體Tr11的第一端子電連接於電晶體Tr12的閘極及電容器C2的第一端子，電晶體Tr11的第二端子電連接於佈線WDref，並且電晶體Tr11的閘極電連接於佈線WW[i]。電晶體Tr12的第一端子電連接於佈線Bref，而電晶體Tr12的第二端子電連接於佈線VR。電容器C2的第二端子電連接於佈線RW[i]。
在記憶單元AMref[i]中，將電晶體Tr11的第一端子、電晶體Tr12的閘極以及電容器C2的第一端子的連接部分稱為節點Nref[i]。
此外，電晶體Tr11和電晶體Tr12較佳為都是OS電晶體。再者，電晶體Tr11及電晶體Tr12的每一個的通道形成區域較佳為由包含銦、元素M和鋅中的至少一種的氧化物形成。
藉由使用OS電晶體作為電晶體Tr11及電晶體Tr12，可以抑制電晶體Tr11及電晶體Tr12的洩漏電流，由此可能會實現計算精度高的積和運算電路。此外，藉由使用OS電晶體作為電晶體Tr11，可以使電晶體Tr11處於非導通狀態下的從保持節點向寫入字線的洩漏電流變得非常小。也就是說，可以減少保持節點的電位更新工作，由此可以降低積和運算電路的功耗。
再者，藉由使用OS電晶體作為電晶體Tr1至電晶體Tr3、電晶體Tr5、電晶體Tr7、電晶體Tr11、電晶體Tr12、電晶體Tr22及電晶體Tr23，可以減少積和運算電路的製程。也就是說，可以縮短積和運算電路的生產時間，由此可以增加某個單位時間內的生產個數。
此外，除非特別敘述，電晶體Tr1、電晶體Tr5、電晶體Tr7至電晶體Tr9、電晶體Tr12以及電晶體Tr21均在飽和區域中工作。也就是說，對電晶體Tr1、電晶體Tr5、電晶體Tr7至電晶體Tr9、電晶體Tr12及電晶體Tr21的閘極電壓、源極電壓以及汲極電壓進行適當的偏壓，使得該電壓成為在飽和區域中工作的範圍的電壓。注意，即使電晶體Tr1、電晶體Tr5、電晶體Tr7至電晶體Tr9、電晶體Tr12以及電晶體Tr21的工作偏離理想的飽和區域中的工作，也只要在所希望的範圍內得到輸出資料的精度就可以看作對電晶體Tr1、電晶體Tr5、電晶體Tr7至電晶體Tr9、電晶體Tr12及電晶體Tr21的閘極電壓、源極電壓以及汲極電壓進行了適當的偏壓。
在圖35所示的記憶單元陣列721中，只示出記憶單元AM[1,1]、記憶單元AM[i,1]、記憶單元AM[m,1]、記憶單元AM[1,j]、記憶單元AM[i,j]、記憶單元AM[m,j]、記憶單元AM[1,n]、記憶單元AM[i,n]、記憶單元AM[m,n]、記憶單元AMref[1]、記憶單元AMref[i]、記憶單元AMref[m]、佈線RW[1]、佈線RW[i]、佈線RW[m]、佈線WW[1]、佈線WW[i]、佈線WW[m]、佈線WD[1]、佈線WD[j]、佈線WD[n]、佈線WDref、佈線B[1]、佈線B[j]、佈線B[n]、佈線Bref、佈線VR、輸出端子SPT[1]、輸出端子SPT[j]、輸出端子SPT[n]、節點N[1,1]、節點N[i,1]、節點N[m,1]、節點N[1,j]、節點N[i,j]、節點N[m,j]、節點N[1,n]、節點N[i,n]、節點N[m,n]、節點Nref[1]、節點Nref[i]、節點Nref[m]、電晶體Tr11、電晶體Tr12以及電容器C2，而省略示出除此以外的電路、佈線、元件以及其符號。
此外，本實施方式的積和運算電路可以根據情況、狀況或需要而適當地採用組合了上述結構例子的結構。
＜工作例＞ 這裡，說明積和運算電路700的工作的一個例子。在本工作例中說明的積和運算電路700中，採用圖36所示的偏置電路751作為偏置電路710，且採用圖35所示的記憶單元陣列721作為積和運算電路700的記憶單元陣列720。
圖36所示的偏置電路751採用圖32所示的偏置電路715的定電流電路CI、以及圖34所示的偏置電路716所具有的電流鏡電路CM。為了說明本工作例，圖36示出列輸出電路OUT[j]、列輸出電路OUT[j+1]以及參考列輸出電路Cref。
在圖36中，將在列輸出電路OUT[j]中從定電流電路CI的端子CT2流向電流鏡電路CM的端子CT5[j]的電流記作IC[j]並將在列輸出電路OUT[j+1]中從定電流電路CI的端子CT2流向電流鏡電路CM的端子CT5[j+1]的電流記作IC[j+1]。在電流鏡電路CM中，將從列輸出電路OUT[j]的電晶體Tr8的第一端子流向佈線IL[j]的電流、從列輸出電路OUT[j+1]的電晶體Tr8的第一端子流向佈線IL[j+1]的電流以及從參考列輸出電路Cref的電晶體Tr9的第一端子流向佈線ILref的電流記作ICMref。也就是說，IC[j]+ICMref的電流輸出至端子CT6[j]，IC[j+1]+ICMref的電流輸出至端子CT6[j+1]。此外，將從列輸出電路OUT[j]的佈線OL[j]流向電晶體Tr1的第一端子或電晶體Tr2的第一端子的電流記作ICP[j]，將從列輸出電路OUT[j+1]的佈線OL[j+1]流向電晶體Tr1的第一端子或電晶體Tr2的第一端子的電流記作ICP[j+1]。並且，將從列輸出電路OUT[j]的輸出端子OT[j]輸出到佈線B[j]的電流記作IB[j]，將從列輸出電路OUT[j+1]的輸出端子OT[j+1]輸出到佈線B[j+1]的電流記作IB[j+1]，將從參考列輸出電路Cref的輸出端子OTref輸出到佈線Bref的電流記作IBref。
圖37所示的記憶單元陣列760採用與圖35所示的記憶單元陣列721同樣的結構，為了說明本工作例，圖37示出記憶單元AM[i,j]、記憶單元AM[i+1,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]。
在圖37中，IB[j]表示從佈線B[j]輸入的電流，IB[j+1]表示從佈線B[j+1]輸入的電流，IBref表示從佈線Bref輸入的電流。此外,ΔIB[j]表示從電連接於佈線B[j]的輸出端子SPT[j]輸出的電流，ΔIB[j+1]表示從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出的電流。
圖38至圖40是積和運算電路700的工作例的時序圖。圖38的時序圖示出時間T01至時間T05的佈線WW[i]、佈線WW[i+1]、佈線WD[j]、佈線WD[j+1]、佈線WDref、節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]、節點Nref[i+1]、佈線RW[i]及佈線RW[i+1]的電位的變動，且示出電流ΣI[i,j]、電流ΣI[i,j+1]以及電流IBref的大小的變動。注意，電流ΣI[i,j]是流過記憶單元AM[i,j]的電晶體Tr12的電流的對i求和的值，電流ΣI[i,j+1]是流過記憶單元AM[i,j+1]的電晶體Tr12的電流的對i求和的值。在圖38的時序圖中，佈線ORP、佈線OSP、佈線ORM及佈線OSM的電位一直為低位準電位（未圖示）。
圖39的時序圖示出圖38的時序圖的時間T05之後的時間的工作，並示出在時間T06至時間T11的佈線ORP、佈線OSP、佈線ORM及佈線OSM的電位的變動。在時間T06至時間T11，佈線WW[i]、佈線WW[i+1]、佈線WD[j]、佈線WD[j+1]、佈線WDref、節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]、節點Nref[i+1]、佈線RW[i]及佈線RW[i+1]的電位沒有變動且電流ΣI[i,j]、電流ΣI[i,j+1]及電流IBref的大小也沒有發生變化，所以圖39中省略了對上述電位的變動的記載。
圖40的時序圖示出圖39的時序圖的時間T11之後的時間的工作，並示出在時間T12至時間T17的節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]、節點Nref[i+1]、佈線RW[i]及佈線RW[i+1]的電位變動以及電流ΣI[i,j]、電流ΣI[i,j+1]及電流IBref的大小的變動。另外，佈線WW[i]、佈線WW[i+1]、佈線ORP、佈線OSP、佈線ORM及佈線OSM的各電位一直保持為低位準電位而不變動，佈線WD[j]、佈線WD[j+1]、佈線WDref的各電位一直保持為接地電位而不變動，所以在圖40的時序圖中省略對佈線WW[i]、佈線WW[i+1]、佈線WD[j]、佈線WD[j+1]、佈線WDref、佈線ORP、佈線OSP、佈線ORM及佈線OSM的電位變動的記載。此外，圖40的時序圖示出如下所述的ΔIB[j]、ΔIB[j+1]的電流的大小的變動。
＜＜時間T01至時間T02＞＞ 在時間T01至時間T02的期間，佈線WW[i]被施加高位準電位（在圖38中記為High），而佈線WW[i+1]被施加低位準電位（在圖38中記為Low）。再者，佈線WD[j]被施加比接地電位（在圖38中記為GND）高VPR-VX[i,j]的電位，佈線WD[j+1]被施加比接地電位高VPR-VX[i,j+1]的電位，並且佈線WDref被施加比接地電位高VPR的電位。再者，佈線RW[i]及佈線RW[i+1]分別被施加參考電位（在圖38中記為REFP）。
此外，電位VX[i,j]及電位VX[i,j+1]為對應於第一類比資料的電位。此外，電位VPR為對應於參考類比資料的電位。
此時，記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11的閘極被施加高位準電位，由此記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11成為導通狀態。由此，在記憶單元AM[i,j]中，佈線WD[j]與節點N[i,j]電連接，使得節點N[i,j]的電位成為VPR-VX[i,j]。與此同樣，在記憶單元AM[i,j+1]中，佈線WD[j+1]與節點N[i,j+1]電連接，使得節點N[i,j+1]的電位成為VPR-VX[i,j+1]，且在記憶單元AMref[i]中,佈線WDref與節點Nref[i]電連接，使得節點Nref[i]的電位成為VPR。
這裡，考察從記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流I0[i,j]可以由如下公式表示。
[公式9]
k為取決於電晶體Tr12的通道長度、通道寬度、移動率以及閘極絕緣膜的電容等的常數。此外，Vth表示電晶體Tr12的臨界電壓。
此時，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流為I0[i,j]。
與此同樣，從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流I0[i,j+1]可以由如下公式表示。
[公式10]
此時，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流為I0[i,j+1]。
再者，從佈線Bref藉由記憶單元AMref[i]的電晶體Tr12的第一端子流過第二端子的電流Iref0[i]可以由如下公式表示。
[公式11]
此時，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流為Iref0[i]。
此外，記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11的閘極被施加低位準電位，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11成為非導通狀態。由此，電位不被保持在節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]中。
＜＜時間T02至時間T03＞＞ 在時間T02至時間T03的期間，佈線WW[i]被施加低位準電位。此時，記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11的閘極被施加低位準電位，由此記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr11成為非導通狀態。
此外,佈線WW[i+1]從時間T02以前繼續被施加低位準電位。由此，記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11從時間T02以前繼續為非導通狀態。
如上所述，因為記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11為非導通狀態，所以在時間T02至時間T03的期間，節點N[i,j]、節點N[i,j+1]、節點N[i+1,j]、節點N[i+1,j+1]、節點Nref[i]以及節點Nref[i+1]的每一個的電位被保持。
尤其是，如在對積和運算電路700的電路結構的說明中所描述，藉由將OS電晶體應用於記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11，可以減少電晶體Tr11的源極-汲極間流過的洩漏電流，由此可以長時間保持每個節點的電位。
在時間T02至時間T03的期間，佈線WD[j]、佈線WD[j+1]以及佈線WDref被施加接地電位。記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電晶體Tr11為非導通狀態，由此不會因來自佈線WD[j]、佈線WD[j+1]以及佈線WDref的電位施加而改寫保持在記憶單元AM[i,j]、記憶單元AM[i,j+1]、記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的節點中的電位。
＜＜時間T03至時間T04＞＞ 在時間T03至時間T04的期間，佈線WW[i]被施加低位準電位，而佈線WW[i+1]被施加高位準電位。再者，佈線WD[j]被施加比接地電位高VPR-VX[i+1,j]的電位，佈線WD[j+1]被施加比接地電位高VPR-VX[i+1,j+1]的電位，並且佈線WDref被施加比接地電位高VPR的電位。再者，佈線RW[i]及佈線RW[i+1]從時間T02以前繼續分別被施加參考電位。
此外，電位VX[i+1,j]及電位VX[i+1,j+1]為對應於第一類比資料的電位。
此時，記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11的閘極被施加高位準電位，由此記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr11成為導通狀態。由此，在記憶單元AM[i+1,j]中,佈線WD[j]與節點N[i+1,j]電連接，使得節點N[i+1,j]的電位成為VPR-VX[i+1,j]。與此同樣，在記憶單元AM[i+1,j+1]中,佈線WD[j+1]與節點N[i+1,j+1]電連接，使得節點N[i+1,j+1]的電位成為VPR-VX[i+1,j+1]，且在記憶單元AMref[i+1]中,佈線WDref與節點Nref[i+1]電連接，使得節點Nref[i+1]的電位成為VPR。
這裡，考察從記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i+1,j]的電晶體Tr12的第一端子流過第二端子的電流I0[i+1,j]可以由如下公式表示。
[公式12]
此時，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流為I0[i,j]+I0[i+1,j]。
與此同樣，從佈線B[j+1]藉由記憶單元AM[i+1,j+1]的電晶體Tr12的第一端子流過第二端子的電流I0[i+1,j+1]可以由如下公式表示。
[公式13]
此時，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流為I0[i,j+1]+I0[i+1,j+1]。
再者，從佈線Bref藉由記憶單元AMref[i+1]的電晶體Tr12的第一端子流過第二端子的電流Iref0[i+1]可以由如下公式表示。
[公式14]
此時，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流為Iref0[i]+Iref0[i+1]。
＜＜時間T04至時間T05＞＞ 在時間T04至時間T05的期間，與時間T01至時間T02的期間的工作或時間T03至時間T04的期間的工作同樣,其他記憶單元AM也被寫入對應於第一類比資料的電位，且其他記憶單元AMref也被寫入電位VPR。由此，流過所有記憶單元AM的每一個的電晶體Tr12的電流的總和為從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流，亦即ΣI0[i,j]（該Σ是指對i求和）。
這裡，著眼於參考列輸出電路Cref。參考列輸出電路Cref的佈線OLref藉由輸出端子OTref與佈線Bref電連接，因此流過佈線Bref的電流成為流過佈線OLref的電流。流過佈線Bref的電流是流過記憶單元AMref[1]至記憶單元AMref[m]的各電晶體Tr12的電流的總和。也就是說，佈線Bref流過IBref=ΣIref0[i]（該Σ是指對i求和）的電流，該電流也流過佈線OLref。該電流在電流鏡電路CM中根據節點NCMref的電位從電晶體Tr9的第一端子向節點NCMref的方向輸出。
雖然在圖36中將流過佈線ILref的電流記作ICMref，但是在本說明書中，在時間T09之前的時間，將流過佈線ILref的電流記作ICMref0。
因此，流過佈線ILref的電流ICMref0可以由以下的公式表示。
[公式15]
此外，電流鏡電路CM參照電晶體Tr9的閘極的電位（節點NCMref的電位），由此同一電流ICMref0流過列輸出電路OUT[1]至列輸出電路OUT[n]的佈線IL[1]至佈線IL[n]。
＜＜時間T06至時間T07＞＞ 參照圖39說明時間T06至時間T11的期間。在時間T06至時間T07的期間中，將佈線ORP設定為高位準電位，將佈線ORM設定為高位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr3的閘極被施加高位準電位，電晶體Tr3變為導通狀態。由此，列輸出電路OUT[1]至列輸出電路OUT[n]的各電容器C1的第一端子被施加低位準電位，電容器C1的電位被初期化。由於列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr23的閘極被施加高位準電位，而電晶體Tr23變為導通狀態。由此，列輸出電路OUT[1]至列輸出電路OUT[n]的各電容器C3的第一端子被施加高位準電位，電容器C3的電位被初期化。在時間T06，佈線OSP被施加低位準電位，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr2變為非導通狀態，佈線OSM被施加低位準電位，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr22變為非導通狀態。
＜＜時間T07至時間T08＞＞ 在時間T07至時間T08間的期間，將佈線ORP及佈線ORM設定為低位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr3的閘極被施加低位準電位，電晶體Tr3變為非導通狀態。由於列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr23的閘極被施加低位準電位，電晶體Tr23變為非導通狀態。
＜＜時間T08至時間T09＞＞ 在時間T08到時間T09間的期間，將佈線OSP設定為高位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr2的閘極被施加高位準電位，電晶體Tr2變為導通狀態。從列輸出電路OUT[j]輸出的電流IB[j]是ΣI0[i,j]（該Σ是指對i求和）。在此，在IB[j]大於ICMref0時，電流從電晶體Tr2的第一端子經過電晶體Tr2的第二端子流向電容器C1的第一端子，由電容器C1保持正電位。由此，電晶體Tr1的閘極的電位被保持，電晶體Tr1的源極與汲極間流過對應於電晶體Tr1的閘極的電位的電流。
此外，在時間T09中，佈線OSP被施加低位準電位，使得列輸出電路OUT[1]至列輸出電路OUT[n]的每一個的電晶體Tr2成為非導通狀態。此時，電晶體Tr1的閘極的電位被保持在電容器C1中，由此在時間T09以後也在電晶體Tr1的源極和汲極間持續流過同樣大的電流。
＜＜時間T10至時間T11＞＞ 在時間T10至時間T11的期間，佈線OSM為高位準電位。此時，列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr22的閘極被施加高位準電位，所以電晶體Tr22變為導通狀態。從列輸出電路OUT[j]輸出的電流IB[j]是ΣI0[i,j]（該Σ是指對i求和）。在此，在IB[j]小於ICMref0時，電流從電容器C3的第一端子經過電晶體Tr22的第二端子流向電晶體Tr22的第一端子，由電容器C3保持電位。由此，電晶體Tr21的閘極的電位被保持，電晶體Tr21的源極與汲極間流過對應於電晶體Tr21的閘極的電位的電流。
在時間T11中，對佈線OSM施加低位準電位，使列輸出電路OUT[1]至列輸出電路OUT[n]的各電晶體Tr22為非導通狀態。此時，電晶體Tr21的閘極的電位被電容器C3保持，所以在時間T11之後也在電晶體Tr21的源極與汲極間持續流過同樣大的電流。
雖然在圖39的時序圖中在電晶體Tr22的導通狀態或非導通狀態的切換工作（時間T10至時間T11間的工作）之前進行了電晶體Tr2的導通狀態或非導通狀態的切換工作（時間T08至時間T09間的工作），但是偏置電路751的工作順序不侷限於此。例如，可以先進行電晶體Tr22的導通狀態或非導通狀態的切換工作（時間T10至時間T11間的工作），然後再進行電晶體Tr2的導通狀態或非導通狀態的切換工作（時間T08至時間T09間的工作）。
這裡，著眼於時間T06以後至時間T12（記載於圖40中）的列輸出電路OUT[j]。在列輸出電路OUT[j]中，ICP[j]表示電晶體Tr1的源極-汲極間流過的電流，IC[j]表示定電流電路CI的電晶體Tr21的源極-汲極間流過的電流（從端子CT2流向端子CT5[j]的電流）。此外,借助於電流鏡電路CM，電晶體Tr8的源極-汲極間的電流為ICMref0。假設在時間T01至時間T12的期間不從輸出端子SPT[j]輸出電流的情況下，記憶單元AM[1,j]至記憶單元AM[m,j]的每一個的電晶體Tr12的總和電流流過與列輸出電路OUT[j]電連接的佈線B[j]。也就是說，在時間T06至時間T12的期間，在列輸出電路OUT[j]中，被輸入的電流ICMref0和輸出的ΣI0[i,j]過多或不足的情況下，從電晶體Tr21的第二端子流過的電流IC[j]供應到佈線OL[j]或者從佈線OL[j]流過的電流ICP[j]流過電晶體Tr1的第一端子。由此，如下公式成立。
[公式16]
＜＜時間T12至時間T13＞＞ 以下參照圖40說明時間T12以後的工作。在時間T12至時間T13的期間，佈線RW[i]被施加比參考電位（在圖40中記為REFP）高VW[i]的電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加電位VW[i]，由此電晶體Tr12的閘極的電位上升。
此外，電位VW[i]為對應於第二類比資料的電位。
此外，電晶體Tr12的閘極的電位的增加量相當於佈線RW[i]的電位變化量乘以由記憶單元的結構決定的電容耦合係數的電位。該電容耦合係數根據電容器C2的電容、電晶體Tr12的閘極電容以及寄生電容而算出。在本工作例中，為了容易說明，假設佈線RW[i]的電位的增加量與電晶體Tr12的閘極的電位的增加量相等的情況來進行說明。這意味著將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1。
因為電容耦合係數被設定為1，所以藉由對記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電容器C2的第二端子施加電位VW[i]，節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的電位都上升VW[i]。
這裡，考察從記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的第一端子流過第二端子的電流。從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流I[i,j]可以由如下公式表示。
[公式17]
也就是說，藉由對佈線RW[i]施加電位VW[i]，從佈線B[j]藉由記憶單元AM[i,j]的電晶體Tr12的第一端子流過第二端子的電流增加I[i,j]-I0[i,j]（在圖40中記為ΔI[i,j]）。
與此同樣，從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流I[i,j+1]可以由如下公式表示。
[公式18]
也就是說，藉由對佈線RW[i]施加電位VW[i],從佈線B[j+1]藉由記憶單元AM[i,j+1]的電晶體Tr12的第一端子流過第二端子的電流增加I[i,j+1]-I0[i,j+1]（在圖40中記為ΔI[i,j+1]）。
再者，從佈線Bref藉由記憶單元AMref[i]的電晶體Tr12的第一端子流過第二端子的電流Iref[i]可以由如下公式表示。
[公式19]
也就是說，藉由對佈線RW[i]施加電位VW[i],從佈線Bref藉由記憶單元AMref[i]的電晶體Tr12的第一端子流過第二端子的電流增加Iref[i]-Iref0[i]（在圖40中記為ΔIref[i]）。
這裡，著眼於參考列輸出電路Cref。佈線Bref有電流，該電流相當於流過記憶單元AMref[1]至記憶單元AMref[m]的每一個的電晶體Tr12的電流的總和。佈線OLref藉由輸出端子OTref與佈線Bref電連接，所以IBref=ΣIref[i]的電流流過佈線OLref。該電流在電流鏡電路CM中根據節點NCMref的電位從電晶體Tr9的第一端子向節點NCMref的方向輸出。
因此，從佈線ILref流向電流鏡電路CM的端子CT8的電流ICMref可以由以下的公式表示。
[公式20]
這裡，考察從電連接到佈線B[j]的輸出端子SPT[j]輸出的電流ΔIB[j]。在時間T11至時間T12的期間，滿足公式（E4），由此不會從電連接到佈線B[j]的輸出端子SPT[j]輸出電流ΔIB[j]。
在時間T12至時間T13的期間，佈線RW[i]被施加比參考電位高VW[i]的電位，使得記憶單元AM[i,j]的電晶體Tr12的源極-汲極間的電流變化，由此從電連接於佈線B[j]的輸出端子SPT[j]輸出電流ΔIB[j]。明確而言，在列輸出電路OUT[j]中，從定電流電路CI的端子CT2輸出電流IC[j]，在電晶體Tr8的源極-汲極間有電流ICMref，且在電晶體Tr1的源極-汲極間有電流ICP[j]，由此電流ΔIB[j]可以使用關於記憶單元AM[i,j]的電晶體Tr12的源極-汲極間的電流對i求和的ΣI[i,j]以如下公式表示。
[公式21]
藉由對公式（E8）使用公式（E1）至公式（E7），可以得到如下公式。
[公式22]
也就是說，由公式（E9）可知，電流ΔIB[j]為作為多個第一類比資料的電位VX[i,j]與作為多個第二類比資料的電位Vw[i]的積之和的值。就是說，藉由測量電流ΔIB[j]，可以對第一類比資料與第二類比資料求積之和的值。
在時間T12至時間T13的期間，當佈線RW[i]以外的佈線RW[1]至佈線RW[m]的每一個的電位為參考電位時，得到VW[g]=0（這裡g為1以上且m以下並為i以外的整數），由此根據公式（E9），輸出ΔIB[j]=2kVX[i,j]VW[i]。也就是說，從電連接於佈線B[j]的輸出端子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j]中的第一類比資料與相當於被供應到佈線RW[i]的選擇信號的第二類比資料的積。
此外，與此同樣，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出的差分電流為ΔIB[j+1]=2kVX[i,j+1]VW[i]，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j+1]中的第一類比資料與相當於被供應到佈線RW[i]的選擇信號的第二類比資料的積。
＜＜時間T13至時間T14＞＞ 在時間T13至時間T14的期間，佈線RW[i]被施加接地電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i,1]至節點N[i,n]以及節點Nref[i]的每一個的電位變為時間T11至時間T12的期間的電位。
＜＜時間T14至時間T15＞＞ 在時間T14至時間T15的期間，佈線RW[i+1]以外的佈線RW[1]至佈線RW[m]的每一個的電位為參考電位，而佈線RW[i+1]被施加比參考電位高VW[i+1]的電位。此時，與時間T12至時間T13的工作同樣，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加電位VW[i+1]，由此電晶體Tr12的閘極的電位上升。
此外，電位VW[i+1]為對應於第二類比資料的電位。
如上所述，因為將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1，所以藉由對記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子施加電位VW[i+1]，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都上升VW[i+1]。
節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都上升VW[i+1]，由此流過記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的電流之量增加。在流過記憶單元AM[i+1,j]的電晶體Tr12的電流為I[i+1,j]的情況下，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流增加I[i+1,j]-I0[i+1,j]（在圖40中記為ΔI[i+1,j]）。與此同樣，在記憶單元AM[i+1,j+1]的電晶體Tr12的電流為I[i+1,j+1]的情況下，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流增加I[i+1,j+1]-I0[i+1,j+1]（在圖40中記為ΔI[i+1, j+1]）。再者，在流過記憶單元AMref[i+1]的電晶體Tr12的電流為Iref[i+1]的情況下，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流增加Iref[i+1]-Iref0[i+1]（在圖40中記為ΔIref[i+1]）。
時間T14至時間T15的工作可以被認為與時間T12至時間T13的工作同樣，由此當對時間T14至時間T15的工作使用公式（E9）時，從佈線B[j]輸出的差分電流為ΔIB[j]=2kVX[i+1,j]VW[i+1]。也就是說，從電連接於佈線B[j]的輸出端子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i+1,j]中的第一類比資料與相當於供應到佈線RW[i+1]的選擇信號的第二類比資料的積。
此外，與此同樣，從佈線B[j+1]輸出的差分電流為ΔIB[j+1]=2kVX[i+1,j+1]VW[i+1]，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出資料，該資料對應於儲存在記憶單元AM[i+1,j+1]中的第一類比資料與相當於供應到佈線RW[i+1]的選擇信號的第二類比資料的積。
＜＜時間T15至時間T16＞＞ 在時間T15至時間T16的期間，佈線RW[i+1]被施加接地電位。此時，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i+1,1]至節點N[i+1,n]以及節點Nref[i+1]的每一個的電位變為時間T13至時間T14的期間的電位。
＜＜時間T16至時間T17＞＞ 在時間T16至時間T17的期間，佈線RW[i]及佈線RW[i+1]以外的佈線RW[1]至佈線RW[m]的每一個的電位為參考電位，佈線RW[i]被施加比參考電位高VW2[i]的電位，並且佈線RW[i+1]被施加比參考電位低VW2[i+1]的電位。此時，與時間T12至時間T13的工作同樣，記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電容器C2的第二端子被施加電位VW2[i]，由此記憶單元AM[i,1]至記憶單元AM[i,n]以及記憶單元AMref[i]的每一個的電晶體Tr12的閘極的電位上升。與此同時，記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加電位-VW2[i+1]，由此記憶單元AM[i+1,1]至記憶單元AM[i+1,n]以及記憶單元AMref[i+1]的每一個的電晶體Tr12的閘極的電位下降。
此外，電位VW2[i]及電位VW2[i+1]為對應於第二類比資料的電位。
此外，因為將記憶單元AM和記憶單元AMref的電容耦合係數都設定為1，所以藉由對記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電容器C2的第二端子施加電位VW2[i]，節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的電位都上升VW2[i]。此外，對記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子施加電位-VW2[i+1]，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都下降VW2[i+1]。
節點N[i,j]、節點N[i,j+1]以及節點Nref[i]的電位都上升VW2[i]，由此流過記憶單元AM[i,j]、記憶單元AM[i,j+1]以及記憶單元AMref[i]的每一個的電晶體Tr12的電流之量增加。在此，流過記憶單元AM[i,j]的電晶體Tr12的電流為I[i,j]，流過記憶單元AM[i,j+1]的電晶體Tr12的電流為I[i,j+1]，並且流過記憶單元AMref[i]的電晶體Tr12的電流為Iref[i]。
此外，節點N[i+1,j]、節點N[i+1,j+1]以及節點Nref[i+1]的電位都下降VW2[i+1]，由此流過記憶單元AM[i+1,j]、記憶單元AM[i+1,j+1]及記憶單元AMref[i+1]的每一個的電晶體Tr12的電流之量減少。在此，流過記憶單元AM[i+1,j]的電晶體Tr12的電流為I2[i,j]，流過記憶單元AM[i+1,j+1]的電晶體Tr12的電流為I2[i,j+1]，並且流過記憶單元AMref[i+1]的電晶體Tr12的電流為I2ref[i+1]。
此時，從列輸出電路OUT[j]的輸出端子OT[j]流過佈線B[j]的電流增加（I2[i,j]-I0[i,j]）+（I2[i+1,j]-I0[i+1,j]）（在圖40中記為ΔI[j]）。此外，從列輸出電路OUT[j+1]的輸出端子OT[j+1]流過佈線B[j+1]的電流增加（I2[i,j+1]-I0[i,j+1]）+（I2[i+1,j+1]-I0[i+1,j+1]）（在圖40中記為ΔI[j+1]，該ΔI[j+1]為負電流）。並且，從參考列輸出電路Cref的輸出端子OTref流過佈線Bref的電流增加（I2ref[i,j]-Iref 0[i,j]）+（I2ref[i+1,j]-Iref0[i+1,j]）（在圖40中記為ΔIBref）。
時間T16至時間T17的工作可以被認為與時間T12至時間T13的工作同樣，由此當對時間T16至時間T17的工作使用公式（E9）時，從佈線B[j]輸出的差分電流為ΔIB[j]=2k{VX[i,j]VW2[i]- VX[i+1,j]VW2[i+1]}。也就是說，從電連接於佈線B[j]的輸出端子SPT[j]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j]及記憶單元AM[i+1,j]的每一個中的第一類比資料與相當於供應到佈線RW[i]及佈線RW[i+1]的每一個的選擇信號的第二類比資料的積之和。
此外,與此同樣，從佈線B[j+1]輸出的差分電流為ΔIB[j+1]=2k{VX[i,j+1]VW2[i]-VX[i+1,j+1]VW2[i+1]}，從電連接於佈線B[j+1]的輸出端子SPT[j+1]輸出如下資料，該資料對應於儲存在記憶單元AM[i,j+1]及記憶單元AM[i+1,j+1]中的第一類比資料與相當於供應到佈線RW[i]及佈線RW[i+1]的選擇信號的第二類比資料的積。
＜＜時間T17以後＞＞ 在時間T17以後，對佈線RW[i]及佈線RW[i+1]施加接地電位。此時，記憶單元AM[i,1]至記憶單元AM[i,n]、記憶單元AM[i+1,1]至記憶單元AM[i+1,n]、記憶單元AMref[i]以及記憶單元AMref[i+1]的每一個的電容器C2的第二端子被施加接地電位，由此節點N[i,1]至節點N[i,n]、節點N[i+1,1]至節點N[i+1,n]、節點Nref[i]以及節點Nref[i+1]的每一個的電位變為時間T15至時間T16的期間的電位。
如上所述，作為NN電路100的可程式邏輯元件PLE[1]至可程式邏輯元件PLE[m]的積和運算電路採用圖30所示的電路，可以實現高速的積和運算處理。
在此，藉由以多個第一類比資料為權重係數並使多個第二類比資料對應於神經元輸出，可以並列進行各神經元輸出的加權和運算（calculation of the weighted sums），由此作為該輸出信號可以得到對應於加權和運算的結果的資料，亦即神經突觸輸入。明確而言，在記憶單元AM[1,j]至記憶單元AM[m,j]中儲存第k層的第s[k]神經元的權重係數ws[k]•1（k）至ws[k]•Q[k-1]（k）作為第一類比資料，對佈線RW[1]至佈線RW[m]分別供應第（k-1）層的各神經元的輸出信號z1•s[k]（k-1）至zQ[k-1]•s[k]（k-1）作為第二類比資料，可以計算出輸入到第k層的第s[k]神經元的信號的總和us[k]（k）。換言之，可以由積和運算電路700實現公式（D1）所示的積和運算。
此外，當利用監督學習進行權重係數的更新時，在記憶單元AM[1,j]至記憶單元AM[m,j]中儲存在信號從第k層的第s[k]神經元發送到第（k+1）層的各神經元時被相乘的權重係數w1•s[k]（k+1）至wQ[k+1]s[k]（k+1）作為第一類比資料，對佈線RW[1]至佈線RW[m]供應第（k+1）層的各神經元的誤差δ1（k+1）至δQ[k+1]（k+1）作為第二類比資料，由此可以從流過佈線B[j]的差分電流ΔIB[j]獲得公式（D3）中的Σws[k+1]•s[k]（k+1）•δs[k+1]（k+1）的值。換言之，可以由積和運算電路700實現公式（D3）所示的運算的一部分。
當將上述積和運算電路用於分層神經網路的隱藏層時，藉由將權重係數ws[k]s[k-1]（k）作為儲存於記憶單元AM[i,j]的第一類比資料並將從第（k-1）層的第s[k-1]神經元的輸出信號zs[k-1]（k-1）作為從佈線RW[i]施加的電位（第二類比資料），可以將基於輸出到積和運算電路的佈線B[j]的電流被加以調變（相當於輸出函數）的信號用作第k層的第s[k]神經元的輸出信號zs[k]（k）。
另外，當將上述積和運算電路用於分層神經網路的輸出層時，藉由將權重係數ws[L]s[L-1]（L）用作儲存於記憶單元AM[i,j]的第一類比資料並將從第（L-1）層的第s[L-1]神經元輸出的信號zs[L-1]（L-1）作為從佈線RW[i]施加的電位（第二類比資料），可以將基於輸出到積和運算電路的佈線B[j]的電流被加以調變（相當於輸出函數）的信號用作第L層的第s[L]神經元的輸出信號zs[L]（L）。
此外，分層神經網路的輸入層也可以具有對第二層輸出輸入信號的緩衝器電路的功能。
可以將圖30所示的記憶單元陣列720、圖35所示的記憶單元陣列721及圖37所示的記憶單元陣列760用作圖13至圖16中的記憶單元陣列720。此時，作為第一類比資料將權重濾波器的濾波值儲存在記憶單元AM中，作為第二類比資料將影像資料供應到佈線RW，由此可以進行CNN的卷積處理的積和運算。當在卷積處理中使用多個權重濾波器時，按記憶單元AM的列儲存各濾波器的濾波值。由此，可以並行進行多個濾波處理，而可以進行高速的特徵抽取。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式5 在本實施方式中，說明包括在上述實施方式中說明的半導體裝置的顯示面板的結構例子。在此，尤其對作為顯示元件使用液晶元件的顯示裝置進行說明。
＜顯示裝置的結構實例1＞ 圖41示出顯示裝置1400的剖面結構的一個例子。在此示出作為顯示元件適用透射型液晶元件1420的情況下的例子。在圖41中，基板1412一側是顯示面一側。
顯示裝置1400具有液晶1422夾在基板1411與基板1412之間的結構。液晶元件1420包括：設置在基板1411一側的導電層1421；設置在基板1412一側的導電層1423；以及由上述導電層夾持的液晶1422。另外，液晶1422和導電層1421之間設置有配向膜1424a，液晶1422和導電層1423之間設置有配向膜1424b。
導電層1421用作像素電極。另外，導電層1423用作共用電極等。另外，導電層1421及導電層1423都具有使可見光透過的功能。由此，液晶元件1420是透射型液晶元件。
基板1412的基板1411一側的面上設置有彩色層1441及遮光層1442。以覆蓋彩色層1441及遮光層1442的方式設置有絕緣層1426。以覆蓋絕緣層1426的方式設置有導電層1423。另外，彩色層1441設置在與導電層1421重疊的區域中。遮光層1442以覆蓋電晶體1430及連接部1438的方式設置。
在基板1411的外側配置有偏光板1439a，在基板1412的外側配置有偏光板1439b。再者，在偏光板1439a的外側設置有背光單元1490。在圖41所示的顯示裝置1400中，基板1412一側是顯示面一側。
在基板1411上設置有電晶體1430及電容器1460等。電晶體1430被用作像素的選擇電晶體。電晶體1430藉由連接部1438與液晶元件1420連接。
圖41所示的電晶體1430為所謂底閘極型通道蝕刻結構的電晶體。電晶體1430包括：被用作閘極電極的導電層1431；被用作閘極絕緣層的絕緣層1434；半導體層1432；以及被用作源極電極及汲極電極的一對導電層1433a及導電層1433b。半導體層1432中的與導電層1431重疊的部分被用作通道形成區域。半導體層1432與導電層1433a及導電層1433b連接。
電容器1460由導電層1431a、絕緣層1434以及導電層1433b構成。
以覆蓋電晶體1430等的方式層疊有絕緣層1482和絕緣層1481。被用作像素電極的導電層1421設置在絕緣層1481上。另外，在連接部1438中，藉由在絕緣層1482及絕緣層1481中設置的開口，導電層1421與導電層1433b電連接。絕緣層1481較佳為被用作平坦化層。另外，絕緣層1482較佳為具有抑制雜質等擴散到電晶體1430等的作為保護膜的功能。例如，作為絕緣層1482可以使用無機絕緣材料，作為絕緣層1481可以使用有機絕緣材料。
＜顯示裝置的結構實例2＞ 圖42示出將彩色層1441設置在基板1411一側時的例子。由此，可以實現基板1412一側的結構的簡化。
注意，在將彩色層1441用作平坦化膜的情況下，也可以採用不設置絕緣層1481的結構。
＜顯示裝置的結構實例3＞ 上面作為液晶元件示出一對電極配置在液晶的上下的垂直電場方式液晶元件的例子，但是液晶元件的結構不侷限於此，可以使用各種方式的液晶元件。
圖43示出採用具有FFS（Fringe Field Switching：邊緣場切換）模式的液晶元件的顯示裝置的剖面示意圖。
液晶元件1420包括：被用作像素電極的導電層1421；以及與導電層1421隔著絕緣層1483重疊的導電層1423。導電層1423具有狹縫狀或梳齒狀的頂面形狀。
另外，在上述結構中，在導電層1421與導電層1423重疊的部分形成有電容，可以將該電容用作電容器1460。由此，可以減小像素的佔有面積，所以可以實現高解析度的顯示裝置。另外，可以提高開口率。
在圖43中採用被用作共用電極的導電層1423位於液晶1422一側的結構，但是如圖44所示，也可以採用被用作像素電極的導電層1421位於液晶1422一側的結構。此時，導電層1421具有狹縫狀或梳齒狀的頂面形狀。
在此，在製造顯示裝置時，製程中的光微影製程越少，亦即光罩的遮罩數越少，越可以降低製造成本。
例如，在圖41所示的結構中，基板1411一側可以藉由導電層1431等的形成製程、半導體層1432的形成製程、導電層1433a等的形成製程、用作連接部1438的開口的形成製程以及導電層1421的形成製程的共五個光微影製程製造。就是說，可以利用五個光罩製造背板基板。另一方面，在基板1412（相對基板）一側，作為彩色層1441及遮光層1442的形成方法，如使用噴墨法或網版印刷法，則不需要光罩，所以是較佳的。例如，在設置三個顏色的彩色層1441及遮光層1442的情況下，與利用光微影法形成的情況相比，可以減少四個的光罩。
＜電晶體的結構實例＞ 接著，說明電晶體1430的具體結構實例。作為以下說明的電晶體的半導體層1432，可以使用包含矽的半導體。作為包含矽的半導體，例如，可以使用氫化非晶矽、微晶矽或多晶矽等。尤其是，使用氫化非晶矽時可以高良率地形成在大型基板上，所以是較佳的。本發明的一個實施方式的顯示裝置即使利用使用場效移動率較低的非晶矽的電晶體也可以進行良好的顯示。
圖45A所示的電晶體包括被用作源極區域及汲極區域的一對雜質半導體層1435。雜質半導體層1435設置在半導體層1432和導電層1433a之間以及在半導體層1432和導電層1433b之間。半導體層1432與雜質半導體層1435接觸，雜質半導體層1435與導電層1433a或導電層1433b接觸。
構成雜質半導體層1435的雜質半導體膜使用對其添加賦予一種導電類型的雜質元素的半導體來形成。當電晶體為n型時，作為添加有賦予一種導電型的雜質元素的半導體，例如可以舉出添加有P或As的矽。或者，當電晶體為p型時，作為添加有賦予一種導電型的雜質元素，例如可以添加B，但是電晶體較佳為n型。雜質半導體層可使用非晶半導體或者如微晶半導體等的結晶半導體來形成。
圖45B所示的電晶體在半導體層1432與雜質半導體層1435之間包括半導體層1437。
半導體層1437可以由與半導體層1432相同的半導體膜形成。半導體層1437可以被用作在對半導體層1435進行蝕刻時防止半導體層1432由於蝕刻而消失的蝕刻停止層。注意，圖45A示出半導體層1437左右分離的例子，但是半導體層1437的一部分也可以覆蓋半導體層1432的通道形成區域。
另外，半導體層1437也可以包括其濃度低於雜質半導體層1435的雜質。由此，可以將半導體層1437用作LDD（Lightly Doped Drain）區域，而可以抑制驅動電晶體時的熱載子劣化。
在圖45C所示的電晶體中，在半導體層1432的通道形成區域上設置有絕緣層1484。在雜質半導體層1435的蝕刻中，絕緣層1484被用作防止半導體層1432被蝕刻的蝕刻停止層。
圖45D所示的電晶體包括代替半導體層1432的半導體層1432p。半導體層1432p包括高結晶性的半導體膜。例如，半導體層1432p包括多晶半導體或單晶半導體。由此，可以實現場效移動率高的電晶體。
圖45E所示的電晶體在半導體層1432的通道形成區域中包括半導體層1432p。例如藉由對成為半導體層1432的半導體膜照射雷射等而產生局部晶化，由此可以形成圖45E所示的電晶體。由此，可以實現場效移動率高的電晶體。
圖45F所示的電晶體在圖45B所示的電晶體的半導體層1432的通道形成區域中包括具有結晶性的半導體層1432p。
圖45G所示的電晶體在圖45C所示的電晶體的半導體層1432的通道形成區域中包括具有結晶性的半導體層1432p。
＜各組件＞ 下面，說明上述各組件。
[基板] 顯示裝置所包括的基板可以使用具有平坦面的材料。作為提取來自顯示元件的光的基板，使用使該光透過的材料。例如，可以使用玻璃、石英、陶瓷、藍寶石或有機樹脂等的材料。
藉由使用厚度薄的基板，可以實現顯示面板的輕量化及薄型化。再者，藉由使用其厚度允許其具有撓性的基板，可以實現具有撓性的顯示面板。或者，可以將薄得足以具有撓性的玻璃等用於基板。或者，可以使用玻璃與樹脂材料由黏合層貼合在一起的複合材料。
[電晶體] 電晶體包括被用作閘極電極的導電層、半導體層、被用作源極電極的導電層、被用作汲極電極的導電層以及被用作閘極絕緣層的絕緣層。
注意，對本發明的一個實施方式的顯示裝置所包括的電晶體的結構沒有特別的限制。例如，可以採用平面型電晶體、交錯型電晶體或反交錯型電晶體。另外，還可以採用頂閘極型或底閘極型的電晶體結構。或者，也可以在通道的上下設置有閘極電極。
對用於電晶體的半導體材料的結晶性也沒有特別的限制，可以使用非晶半導體或具有結晶性的半導體（微晶半導體、多晶半導體、單晶半導體或其一部分具有結晶區域的半導體）。當使用具有結晶性的半導體時可以抑制電晶體的特性劣化，所以是較佳的。
作為形成有電晶體的通道的半導體例如可以使用矽。作為矽尤其較佳為使用非晶矽。藉由使用非晶矽，在大型基板上高良率地形成電晶體，其量產性高。
另外，也可以使用微晶矽、多晶矽、單晶矽等具有結晶性的矽。尤其是，多晶矽與單晶矽相比能夠在低溫下形成，並且其場效移動率和可靠性比非晶矽高。
本實施方式所示的底閘極結構的電晶體由於能夠減少製程，所以是較佳的。另外，此時藉由使用非晶矽，可以在比多晶矽低的溫度下形成金屬氧化物，並且作為半導體層下方的佈線或電極的材料及基板材料可以使用耐熱性低的材料，由此可以擴大材料的選擇範圍。例如，可以適當地使用極大面積的玻璃基板等。另一方面，頂閘極型電晶體容易自對準地形成雜質區域，從而可以減少特性的不均勻等，所以是較佳的。此時，有時尤其適合於多晶矽或單晶矽等。
[導電層] 作為可用於電晶體的閘極、源極及汲極和構成顯示裝置的各種佈線及電極等導電層的材料，可以舉出鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或者以上述金屬為主要成分的合金等。另外，可以以單層或疊層結構使用包含這些材料的膜。例如，可以舉出包含矽的鋁膜的單層結構、在鈦膜上層疊鋁膜的兩層結構、在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構、依次層疊鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜的三層結構、以及依次層疊鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜的三層結構等。另外，可以使用氧化銦、氧化錫或氧化鋅等氧化物。另外，藉由使用包含錳的銅，可以提高蝕刻時的形狀的控制性，所以是較佳的。
另外，作為除了電晶體的閘極、源極以及汲極以外還可以用於構成顯示裝置的各種佈線及電極等的導電層的具有透光性的導電性材料，可以使用氧化銦、銦錫氧化物、銦鋅氧化物、氧化鋅、添加有鎵的氧化鋅等導電氧化物或石墨烯。或者，可以使用金、銀、鉑、鎂、鎳、鎢、鉻、鉬、鐵、鈷、銅、鈀或鈦等金屬材料、包含該金屬材料的合金材料。或者，還可以使用該金屬材料的氮化物（例如，氮化鈦）等。另外，當使用金屬材料、合金材料（或者它們的氮化物）時，可以將其形成得薄到具有透光性。另外，可以將上述材料的疊層膜用作導電層。例如，藉由使用銀和鎂的合金與銦錫氧化物的疊層膜等，可以提高導電性，所以是較佳的。上述材料也可以用於構成顯示裝置的各種佈線及電極等的導電層、顯示元件所包括的導電層（被用作像素電極及共用電極的導電層）。
[絕緣層] 作為可用於各絕緣層的絕緣材料，例如可以使用丙烯酸樹脂、環氧樹脂等樹脂、矽酮等具有矽氧烷鍵的樹脂、無機絕緣材料諸如氧化矽、氧氮化矽、氮氧化矽、氮化矽或氧化鋁等。
作為透水性低的絕緣膜，可以舉出氮化矽膜、氮氧化矽膜等含有氮及矽的膜以及氮化鋁膜等含有氮及鋁的膜等。另外，也可以使用氧化矽膜、氧氮化矽膜以及氧化鋁膜等。
[液晶元件] 作為液晶元件，例如可以採用使用VA（Vertical Alignment：垂直配向）模式的液晶元件。作為垂直配向模式，可以使用MVA（Multi-Domain Vertical Alignment：多象限垂直配向）模式、PVA（Patterned Vertical Alignment：垂直配向構型）模式、ASV（Advanced Super View：超視覺）模式等。
另外，作為液晶元件，可以採用使用各種模式的液晶元件。例如，除了VA模式以外，可以使用TN（Twisted Nematic：扭曲向列）模式、IPS（In-Plane-Switching：平面切換）模式、FFS模式、ASM（Axially Symmetric Aligned Micro-cell：軸對稱排列微單元）模式、OCB（Optically Compensated Birefringence：光學補償彎曲）模式、FLC（Ferroelectric Liquid Crystal：鐵電性液晶）模式、AFLC（AntiFerroelectric Liquid Crystal：反鐵電液晶）模式、ECB（Electrically Controlled Birefringence：電控雙折射）模式、賓主模式等的液晶元件。
另外，液晶元件是利用液晶的光學調變作用而控制光的透過或非透過的元件。液晶的光學調變作用由施加到液晶的電場（包括橫向電場、縱向電場或傾斜方向電場）控制。作為用於液晶元件的液晶可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶（PDLC:Polymer Dispersed Liquid Crystal：聚合物分散液晶）、高分子網路型液晶（PNLC：Polymer Network Liquid Crystal）、鐵電液晶、反鐵電液晶等。這些液晶材料根據條件呈現出膽固醇相、層列相、立方相、手向列相、各向同性相等。
另外，作為液晶材料，可以使用正型液晶和負型液晶中的任一種，根據所適用的模式或設計可以採用適當的液晶材料。
另外，為了控制液晶的配向，可以設置配向膜。在採用橫向電場方式的情況下，也可以使用不使用配向膜的呈現藍相的液晶。藍相是液晶相的一種，是指當使膽固醇液晶的溫度上升時即將從膽固醇相轉變到各向同性相之前出現的相。因為藍相只在窄的溫度範圍內出現，所以將其中混合了幾wt%以上的手性試劑的液晶組合物用於液晶層，以擴大溫度範圍。包含呈現藍相的液晶和手性試劑的液晶組成物的回應速度快，並且其具有光學各向同性。另外，包含呈現藍相的液晶和手性試劑的液晶組成物不需要配向處理，並且視角依賴性小。另外，由於不需要設置配向膜而不需要摩擦處理，因此可以防止由於摩擦處理而引起的靜電破壞，並可以降低製程中的液晶顯示裝置的不良及破損。
另外，作為液晶元件，可以舉出透射型液晶元件、反射型液晶元件、半透射型液晶元件等。
在本發明的一個實施方式中，尤其可以適當地採用透射型液晶元件。
當採用透射型液晶元件或半透射型液晶元件時，以夾著一對基板的方式設置兩個偏光板。另外，在一個偏光板的外側設置背光源。背光源可以是直下型背光源，也可以是邊緣照明型背光源。當使用具備LED（Light Emitting Diode：發光二極體）的直下型背光源時，容易進行區域調光（local dimming）處理，由此可以提高對比度，所以是較佳的。另外，當使用邊緣照明型背光源時，可以將包括背光源的模組形成得較薄，所以是較佳的。
另外，藉由使邊緣照明型背光源為關閉狀態，可以進行透空顯示。
[彩色層] 作為能夠用於彩色層的材料，可以舉出金屬材料、樹脂材料、包含顏料或染料的樹脂材料等。
[遮光層] 作為能夠用於遮光層的材料，可以舉出碳黑、鈦黑、金屬、金屬氧化物或包含多個金屬氧化物的固溶體的複合氧化物等。遮光層也可以為包含樹脂材料的膜或包含金屬等無機材料的薄膜。另外，也可以對遮光層使用包含彩色層的材料的膜的疊層膜。例如，可以採用包含用於使某個顏色的光透過的彩色層的材料的膜與包含用於使其他顏色的光透過的彩色層的材料的膜的疊層結構。藉由使彩色層與遮光層的材料相同，除了可以使用相同的設備以外，還可以實現製程簡化，因此是較佳的。
在本實施方式中，說明作為顯示元件使用液晶元件的顯示裝置，但是作為顯示元件也可以使用發光元件。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式6 在本實施方式中，對能夠用於電晶體的半導體層的多晶矽的晶化方法及雷射晶化裝置的一個例子進行說明。
為了形成結晶性良好的多晶矽層，較佳為採用在基板上形成非晶矽層並對該非晶矽層照射雷射而進行晶化的方法。例如，作為雷射使用線狀光束，一邊移動基板一邊將該線狀光束照射到非晶矽層，由此可以在基板上的所希望的區域形成多晶矽層。
使用線狀光束的方法的生產量比較好。然而，使用線狀光束的方法是將雷射以相對地移動的方式多次照射到一個區域的方法，因此，雷射的輸出變動及起因於雷射的輸出變動的光束分佈的變化容易導致結晶性不均勻。例如，當將用該方法晶化的半導體層用於顯示裝置的像素所包括的電晶體時，有時在顯示螢幕上出現起因於結晶性不均勻的無規則的條紋。
另外，理想的是線狀光束的長度為基板的一邊的長度以上，但是線狀光束的長度受到雷射振盪器的輸出和光學系統的結構的限制。因此，當對大型基板進行處理時，對基板面內折回地照射雷射是現實的。因此，產生重複照射雷射的區域。該區域的結晶性容易與其他區域的結晶性不同，因此該區域有時發生顯示不均勻。
為了抑制上述問題的發生，也可以對基板上的非晶矽層局部性地照射雷射而使其晶化。藉由局部性地照射雷射，容易形成結晶性不均勻少的多晶矽層。
圖46A是說明對形成在基板上的非晶矽層局部性地照射雷射的方法的圖。
從光學系統單元621射出的雷射626被鏡子622反射而入射到微透鏡陣列623。微透鏡陣列623集聚雷射626而形成多個雷射光束627。
形成有非晶矽層640的基板630固定在載物台615。藉由對非晶矽層640照射多個雷射光束627，可以同時形成多個多晶矽層641。
微透鏡陣列623所包括的各微透鏡較佳為以顯示裝置的像素間距設置。或者，也可以以像素間距的整數倍的間隔設置。無論採用上述任何方式，都可以藉由反復在X方向或Y方向上移動載物台615並照射雷射來在對應於所有的像素的區域形成多晶矽層。
例如，在微透鏡陣列623以像素間距具有I行J列（I和J為自然數）的微透鏡的情況下，首先，藉由對指定的開始位置照射雷射，可以形成I行J列的多晶矽層641。然後，在行方向上移動載物台615相當於J列的距離並照射雷射，進一步形成I行J列的多晶矽層641，由此可以形成I行2J列的多晶矽層641。藉由反復進行該製程，可以在所希望的區域形成多個多晶矽層641。另外，在折回地照射雷射的情況下，反復進行在行方向上移動載物台615相當於J列的距離並照射雷射的製程及在列方向上移動載物台615相當於I行的距離並照射雷射的製程。
另外，藉由適當地調節雷射的振盪頻率及載物台615的移動速度，即使是一邊在一個方向上移動載物台615一邊照射雷射的方法，也可以以像素間距形成多晶矽層。
例如可以將雷射光束627的尺寸設定為包括一個電晶體的半導體層整體的程度的面積。或者，可以將其設定為包括一個電晶體的通道區域整體的程度的面積。或者，可以將其設定為包括一個電晶體的通道區域的一部分的程度的面積。雷射光束627的尺寸根據所需要的電晶體的電特性適當地設定即可。
另外，在製造一個像素包括多個電晶體的顯示裝置的情況下，可以將雷射光束627的尺寸設定為包括一個像素內的各電晶體的半導體層整體的程度的面積。另外，也可以將雷射光束627的尺寸設定為包括多個像素所包括的電晶體的半導體層整體的程度的面積。
另外，如圖47A所示，也可以在鏡子622與微透鏡陣列623之間設置遮罩624。遮罩624中設置有對應於各微透鏡的多個開口。可以將該開口的形狀反映到雷射光束627的形狀，如圖47A所示，在遮罩624包括圓形開口的情況下，可以獲得圓形雷射光束627。另外，在遮罩624包括矩形開口的情況下，可以獲得矩形雷射光束627。例如，遮罩624在只想使電晶體的通道區域晶化的情況等下有效。另外，如圖47B所示，也可以將遮罩624設置在光學系統單元621與鏡子622之間。
圖46B是說明對可用於上述局部性的雷射照射製程的雷射晶化裝置的主要結構的立體圖。雷射晶化裝置包括作為X-Y載物台的組件的移動機構612、移動機構613及載物台615。另外，還包括用來對雷射光束627進行成型的雷射振盪器620、光學系統單元621、鏡子622及微透鏡陣列623。
移動機構612及移動機構613具有在水平方向上進行往復直線運動的功能。作為對移動機構612及移動機構613供應動力的機構，例如可以使用用電動機驅動的滾珠螺桿機構616等。移動機構612及移動機構613的各移動方向垂直地相交，所以固定在移動機構613的載物台615可以在X方向及Y方向上自如地移動。
載物台615包括真空吸著機構等固定機構，可以固定基板630等。另外，載物台615也可以根據需要包括加熱機構。另外，雖然未圖示，但是載物台615包括彈力頂出杆及其上下機構，在將基板630等搬出或搬入時，可以在上下方向上移動基板630等。
雷射振盪器620能夠輸出具有適於處理目的的波長及強度的光即可，較佳為使用脈衝雷射器，但是也可以使用CW雷射器。典型的是，使用能夠照射波長為351nm至353nm（XeF）或308nm（XeCl）等的紫外光的準分子雷射器。或者，也可以使用固體雷射（YAG雷射、光纖雷射等）的二倍頻（515nm、532nm等）或者三倍頻（343nm、355nm等）。另外，也可以設置多個雷射振盪器620。
光學系統單元621例如包括鏡子、光束擴展器、光束均質器等，可以使從雷射振盪器620輸出的雷射625的能量的面內分佈均勻且擴展。
作為鏡子622，例如可以使用介電質多層膜鏡子，以使雷射的入射角大致為45°的方式設置。微透鏡陣列623例如可以具有在石英板的頂面或頂底面上設置有多個凸透鏡的形狀。
藉由採用上述雷射晶化裝置，可以形成結晶性不均勻少的多晶矽層。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式7 在本實施方式中，說明在實施方式1及實施方式3中說明的顯示部PA所包括的顯示元件。
圖48A是作為顯示元件採用液晶元件的像素電路。像素電路306包括顯示元件301、電晶體M1及電容器CsLC。顯示元件301的第一端子相當於像素電極，顯示元件301的第二端子相當於共用電極。圖48A示出與像素電路306電連接的信號線SL及閘極線GL。
電晶體M1的第一端子與顯示元件301的第一端子電連接，電晶體M1的第二端子與信號線SL電連接，電晶體M1的閘極與閘極線GL電連接。並且，電容器CsLC的第一端子與電晶體M1的第一端子電連接。
顯示元件301的第二端子與供應用來驅動顯示元件301的共用電位的佈線電連接。並且，電容器CsLC的第二端子與供應參考電位的佈線電連接。
作為電晶體M1，較佳為使用OS電晶體。以下，作為電晶體的典型例子，使用包括金屬氧化物的分類之一的氧化物半導體的電晶體（OS電晶體）進行說明。因為OS電晶體在非導通狀態時的洩漏電流（關態電流）極小，所以藉由使OS電晶體處於非導通狀態能夠在液晶元件的像素電極中保持電荷。
藉由利用OS電晶體的關態電流極小的特性，可以以低於通常的圖框頻率（典型的是，60Hz以上且240Hz以下）的圖框頻率驅動包括像素電路306的顯示裝置。下面例示出以通常的圖框頻率進行工作的正常工作模式（Normal mode）及以低圖框頻率進行工作的空轉停止（IDS：idling stop）驅動模式而進行說明。
空轉停止（IDS）驅動模式是指在進行影像資料的寫入處理之後停止影像資料的重寫的驅動方法。藉由延長一次寫入影像資料與下一次寫入影像資料之間的間隔，可以省去該期間的影像資料的寫入所需要的功耗。空轉停止（IDS）驅動模式的圖框頻率例如可以為正常工作模式的1/100至1/10左右。
圖48B和圖48C是說明通常驅動模式和空轉停止（IDS）驅動模式的電路圖及時序圖。
圖48B是示出通常驅動模式時的分別供應給信號線SL及閘極線GL的信號的時序圖。在通常驅動模式中，以通常的圖框頻率（例如60Hz）進行工作。以期間T1、期間T2及期間T3各自為一個圖框期間，在各圖框期間中對閘極線GL供應掃描信號，進行從信號線SL寫入資料D1的工作。無論在期間T1至期間T3中寫入相同資料D1還是寫入不同資料，都進行上述工作。
另一方面，圖48C是示出空轉停止（IDS）驅動模式時的分別供應給信號線SL及閘極線GL的信號的時序圖。在空轉停止（IDS）驅動中，以低圖框頻率（例如1Hz）進行工作。以期間T1顯示一個圖框期間，其中以期間TW顯示資料寫入期間，以期間TRET顯示資料保持期間。在空轉停止（IDS）驅動模式中，在期間TW對閘極線GL供應掃描信號，將信號線SL的資料D1寫入像素，在期間TRET將閘極線GL固定為低位準電壓，使電晶體M1處於非導通狀態來將已寫入的資料D1保持在像素中。
因為空轉停止（IDS）驅動模式中的對像素電路306的影像資料的寫入次數可以比通常驅動模式少，所以可以實現低功耗化。
圖48D是作為顯示元件採用有機EL元件的像素電路。像素電路307包括顯示元件302、電晶體M2、電晶體M3及電容器CsEL。圖48D示出與像素電路307電連接的信號線DL、閘極線GL2以及電流供應線AL。
作為電晶體M2，與電晶體M1同樣地，較佳為使用OS電晶體。因為OS電晶體在非導通狀態時的洩漏電流（關態電流）極小，所以藉由使OS電晶體處於非導通狀態能夠保持充電在電容器CsEL中的電荷。也就是說，可以使電晶體M3的閘極-汲極間電壓保持為恆定，由此可以使顯示元件302的發光強度為恆定。
因此，與顯示元件301進行空轉停止（IDS）驅動的情況同樣地，顯示元件302的空轉停止（IDS）驅動進行如下工作：在對閘極線GL2施加掃描信號，從信號線DL寫入資料之後，使閘極線GL2固定為低位準電壓，使電晶體M2處於非導通狀態，由此保持已寫入的該資料。
藉由將OS電晶體用作電晶體M2，與像素電路306同樣，像素電路307可以進行空轉停止（IDS）驅動模式。因此，空轉停止（IDS）驅動模式中的對像素電路307的影像資料的寫入次數可以比通常驅動模式少，因此可以實現低功耗化。
此外，電晶體M3較佳為使用與電晶體M2相同的材料形成。藉由電晶體M3的材料結構與電晶體M2相同，可以縮短像素電路307的製程。
可用於電晶體M1、電晶體M2、電晶體M3的半導體層的材料除了金屬氧化物以外，較佳為使用非晶半導體，尤其是包含氫化非晶矽（a-Si：H）的材料。因為使用非晶半導體的電晶體容易對應基板的大面積化，所以例如在製造可對應2K、4K、8K廣播等的螢幕大的顯示裝置時，可以簡化製程。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式8 在本實施方式中，說明使用在上述實施方式中說明的電子裝置的產品例子。
＜電視機＞ 圖49A是示出電視機的立體圖。電視機包括外殼9000、顯示部9001、揚聲器9003、操作鍵9005（包括電源開關或操作開關）、連接端子9006、感測器9007（該感測器具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線）等。可以將例如是50英寸以上或100英寸以上的大型的顯示部9001組裝到電視機。
圖49B是可以掛牆的數位看板（Digital Signage）的例子。圖49B示出將數位看板6200掛在牆壁6201上的情況。
圖49C是平板電腦型資訊終端，其包括外殼5221、顯示部5222、操作按鈕5223及揚聲器5224。此外，可以對顯示部5222使用附加了位置輸入功能的顯示裝置。此外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。另外，作為操作按鈕5223，可以具備打開資訊終端的電源開關、操作資訊終端的應用程式的按鈕、音量調整按鈕或者開啟/關閉顯示部5222的開關等。此外，圖49C示出資訊終端包括四個操作按鈕5223的例子，但是資訊終端所具有的操作按鈕的個數及配置不侷限於此。雖然未圖示，但是圖49C所示的資訊終端也可以包括相機。此外，雖然未圖示，但是圖49C所示的資訊終端也可以包括用於快門燈或照明的發光裝置。此外，雖然未圖示，但是圖49C所示的資訊終端可以在外殼5221的內部設置感測器（該感測器具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線）。尤其是，藉由設置具有陀螺儀感測器或加速度感測器等檢測傾斜度的感測器的檢測裝置，可以判斷圖49C所示的資訊終端的方向（資訊終端相對於垂直方向朝向哪個方向）而將顯示部5222的畫面顯示根據資訊終端的方向自動切換。
例如，在本說明書等中，顯示元件、包括顯示元件的裝置的顯示裝置、發光元件、以及包括發光元件的裝置的發光裝置可以使用各種方式或者可以包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL（Electroluminescence）元件（包括有機物及無機物的EL元件、有機EL元件、無機EL元件）、LED晶片（白色LED晶片、紅色LED晶片、綠色LED晶片、藍色LED晶片等）、電晶體（根據電流而發光的電晶體）、電漿顯示器面板（PDP）、電子發射元件、使用碳奈米管的顯示元件、液晶元件、電子墨水、電潤濕（electrowetting）元件、電泳元件、使用微機電系統（MEMS）的顯示元件（例如，柵光閥（GLV）、數位微鏡裝置（DMD）、數位微快門（DMS）、MIRASOL（在日本註冊的商標）、干涉調變（IMOD）元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、壓電陶瓷顯示器等）或者量子點等中的至少一個。除此以外，顯示元件、顯示裝置、發光元件或發光裝置還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。作為使用EL元件的顯示裝置的例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器（FED）或SED方式平面型顯示器（SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器）等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器（透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器）等。作為使用電子墨水、電子粉流體（註冊商標）或電泳元件的顯示裝置的例子，有電子紙等。作為在各像素中使用量子點的顯示裝置的一個例子，有量子點顯示器等。量子點可以不用作顯示元件而用作背光的一部分。藉由使用量子點，可以進行色純度高的顯示。注意，當實現半透射型液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。注意，當使用LED晶片時，也可以在LED晶片的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶的n型GaN半導體層等。並且，在其上設置具有結晶的p型GaN半導體層等，由此能夠構成LED晶片。另外，也可以在石墨烯或石墨與具有結晶的n型GaN半導體層之間設置AlN層。此外，LED晶片所包括的GaN半導體層也可以藉由MOCVD形成。注意，也可以藉由設置石墨烯，以濺射法形成LED晶片所包括的GaN半導體層。另外，在使用MEMS的顯示元件中，藉由在顯示元件被密封的空間（例如，設置有顯示元件的元件基板與與元件基板對置的相對基板之間）中配置乾燥劑，可以防止MEMS等由於水分導致發生故障或劣化。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式9 在本實施方式中，使用圖50A至圖54C說明可被用作在本說明書等中說明的電晶體的電晶體200及電晶體201的詳細內容。
＜電晶體200＞ 首先，詳細地說明電晶體200。
圖50A是包括電晶體200的半導體裝置的俯視圖。圖50B為圖50A中的點劃線A1-A2所示的部分的剖面圖且是表示電晶體200的通道長度方向的剖面圖。圖50C為圖50A中的點劃線A3-A4所示的部分的剖面圖且表示電晶體200的通道寬度方向的剖面圖。另外，為了明確起見，在圖50A所示的俯視圖中省略圖式中的一部分的組件而進行表示。
如圖50A至圖50C所示，電晶體200包括：設置在基板（未圖示）上的絕緣體224；設置在絕緣體224上的金屬氧化物406a；以與金屬氧化物406a的頂面中的至少一部分接觸的方式設置的金屬氧化物406b；設置在金屬氧化物406b上的絕緣體412；設置在絕緣體412上的導電體404a；設置在導電體404a上的導電體404b；設置在導電體404b上的絕緣體419；以與絕緣體412、導電體404a、導電體404b及絕緣體419的各側面接觸的方式設置的絕緣體418；以與金屬氧化物406b的頂面接觸且與絕緣體418的側面接觸的方式設置的絕緣體225。在此，如圖50B表示，絕緣體418的頂面較佳為與絕緣體419的頂面大致對齊。此外，絕緣體225較佳為覆蓋絕緣體419、導電體404、絕緣體418及金屬氧化物406。
以下，有時將金屬氧化物406a及金屬氧化物406b總稱為金屬氧化物406。注意，在電晶體200中示出了金屬氧化物406a和金屬氧化物406b的疊層結構，但是本發明不侷限於此。例如，可以採用只設置有金屬氧化物406b的結構。另外，有時將導電體404a及導電體404b總稱為導電體404。注意，在電晶體200中示出了導電體404a和導電體404b的疊層結構，但是本發明不侷限於此。例如，可以採用只設置有導電體404b的結構。
在導電體440中，以與絕緣體384的開口內壁接觸的方式形成有導電體440a，並在其內側形成有導電體440b。在此，導電體440a及導電體440b的頂面高度與絕緣體384的頂面高度可以大致相同。雖然在電晶體200中示出導電體440a及導電體440b的疊層結構，但是本發明不侷限於此。例如，也可以只設置導電體440b。
在導電體310中，以與絕緣體214及絕緣體216的開口內壁接觸的方式形成有導電體310a，並在其內側形成有導電體310b。因此，導電體310a較佳為與導電體440b接觸。在此，導電體310a及導電體310b的頂面的高度與絕緣體216的頂面的高度大致相同。注意，在電晶體200中層疊有導電體310a和導電體310b，但是本發明的結構不侷限於該結構。例如，可以採用只設置有導電體310b的結構。
導電體404可被用作頂閘極，導電體310可被用作背閘極。背閘極的電位既可以與頂閘極相等，又可以為接地電位或任意電位。另外，藉由不跟頂閘極聯動而獨立地改變背閘極的電位，可以改變電晶體的臨界電壓。
導電體440與導電體404同樣地在通道寬度方向上延伸，並被用作對導電體310（亦即，背閘極）施加電位的佈線。在此，藉由以層疊於被用作背閘極的佈線的導電體440上的方式設置埋入在絕緣體214及絕緣體216中的導電體310，可以將絕緣體214及絕緣體216等設置在導電體440與導電體404之間，由此可以降低導電體440與導電體404之間的寄生電容，並可以提高絕緣耐壓。藉由降低導電體440與導電體404之間的寄生電容，可以提高電晶體的切換速度，而可以實現具有高頻率特性的電晶體。此外，藉由提高導電體440與導電體404之間的絕緣耐壓，可以提高電晶體200的可靠性。因此，絕緣體214及絕緣體216的厚度較佳為大。此外，導電體440的延伸方向不侷限於此，例如也可以在電晶體200的通道長度方向上延伸。
在此，作為導電體310a及導電體440a較佳為使用具有抑制水或氫等雜質透過（不容易透過）的功能的導電性材料。作為導電體310a及導電體440a，例如可以使用鉭、氮化鉭、釕或氧化釕等的單層或疊層。由此，可以抑制氫、水等雜質從下層經過導電體440及導電體310擴散到上層。導電體310a及導電體440a較佳為具有抑制透過氫原子、氫分子、水分子、氧原子、氧分子、氮原子、氮分子、氧氮化分子（N2O、NO及NO2等）、銅原子等雜質、氧（例如氧原子及氧分子等）中的至少一個的功能。另外，上述內容同樣也適用於以下關於具有抑制雜質透過的功能的導電材料的記載。藉由使導電體310a及導電體440a具有抑制氧透過的功能，可以防止因導電體310b及導電體44b氧化而導致導電率的下降。
作為導電體310b，較佳為使用以鎢、銅或鋁為主要成分的導電性材料。另外，雖然未圖示，但是導電體310b可以採用疊層結構，例如可以為鈦或氮化鈦與上述導電性材料的疊層。
此外，由於導電體440b被用作佈線，所以較佳為使用其導電性比導電體310b高的導電體，例如，可以使用以銅或鋁為主要成分的導電材料。此外，雖然未圖示，但是導電體440b也可以具有疊層結構，例如可以為鈦、氮化鈦與上述導電材料的疊層。
絕緣體214可以被用作防止水或氫等雜質從下層混入電晶體的阻擋絕緣膜。作為絕緣體214，較佳為使用具有抑制氫、水等雜質透過的功能的絕緣材料。例如，作為絕緣體214，較佳為分別使用氧化鋁及氮化矽等。由此，可以抑制氫、水等雜質擴散到絕緣體214的上層。絕緣體214較佳為具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧氮化分子（N2O、NO及NO2等）、銅原子等雜質中的至少一個透過的功能。另外，上述內容同樣也適用於以下關於具有抑制雜質透過的功能的絕緣材料的記載。
此外，作為絕緣體214，較佳為使用具有抑制氧（例如，氧原子或氧分子等）透過的功能的絕緣材料。由此，可以抑制絕緣體224等所包含的氧擴散到下方。
此外，藉由在導電體440上層疊導電體310，可以在導電體440與導電體310之間設置絕緣體214。在此，即使作為導電體440b使用銅等容易擴散的金屬，藉由作為絕緣體214設置氮化矽等也可以防止該金屬擴散到絕緣體214上方的層。
此外，作為絕緣體222，較佳為使用具有可以抑制水或氫等雜質以及氧透過的功能的絕緣材料，例如較佳為使用氧化鋁或氧化鉿等。由此，可以抑制氫、水等雜質從絕緣體222的下層擴散到絕緣體222的上層。同時，也可以抑制絕緣體224等所包含的氧擴散到下方。
此外，較佳為減少絕緣體224中的水、氫或氮氧化物等雜質的濃度。例如，絕緣體224的氫脫離量在熱脫附譜分析法（TDS（Thermal Desorption Spectroscopy））中的50°C至500°C的範圍內，換算為每絕緣體224的面積的氫分子為2×10 15molecules/cm 2以下，較佳為1×10 15molecules/cm 2以下，更佳為5×10 14molecules/cm 2以下，即可。另外，絕緣體224較佳為藉由加熱而使氧釋放的絕緣體形成。
絕緣體412可以被用作第一閘極絕緣膜，絕緣體220、絕緣體222以及絕緣體224可被用作第二閘極絕緣膜。注意，在電晶體200中說明了絕緣體220、絕緣體222以及絕緣體224的疊層結構，但是本發明不侷限於此。例如，既可以採用由絕緣體220、絕緣體222和絕緣體224中的任何兩層形成的疊層結構，又可以採用由絕緣體220、絕緣體222和絕緣體224中的任何一層形成的結構。
作為金屬氧化物406較佳為使用被用作氧化物半導體的金屬氧化物。較佳為使用其能隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能隙較寬的金屬氧化物，可以降低電晶體的關態電流。
由於使用金屬氧化物的電晶體在非導通狀態下的洩漏電流非常小，所以可以提供一種功耗低的半導體裝置。此外，由於金屬氧化物可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體。
金屬氧化物406較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔或錫等。或者，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮金屬氧化物406為包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物（metal oxide）。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物（metal oxynitride）。
在此，用於金屬氧化物406a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於用於金屬氧化物406b的金屬氧化物的構成元素中的元素M的原子個數比。另外，在用於金屬氧化物406a的金屬氧化物中，元素M與In的原子個數比較佳為大於用於金屬氧化物406b的金屬氧化物中的元素M與In的原子個數比。此外，在用於金屬氧化物406b的金屬氧化物中相對於元素M的In原子個數比較佳為大於在用於金屬氧化物406a的金屬氧化物中相對於元素M的In原子個數比。
較佳的是，藉由將上述金屬氧化物用於金屬氧化物406a，使金屬氧化物406a的導帶底的能量高於金屬氧化物406b的導帶底的能量低的區域的導帶底的能量。換言之，金屬氧化物406a的電子親和力較佳為小於金屬氧化物406b的導帶底的能量低的區域的電子親和力。
在此，在金屬氧化物406a及金屬氧化物406b中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為導帶底的能階連續地變化或者連續地接合。為此，較佳為降低形成在金屬氧化物406a與金屬氧化物406b的介面的混合層的缺陷態密度。
明確而言，藉由使金屬氧化物406a和金屬氧化物406b包含氧之外的共同元素（為主要成分），可以形成缺陷態密度低的混合層。例如，在金屬氧化物406b為In-Ga-Zn氧化物的情況下，作為金屬氧化物406a較佳為使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化鎵等。
此時，載子的主要路徑成為形成在金屬氧化物406b中的窄隙部分。因為可以降低金屬氧化物406a與金屬氧化物406b的介面的缺陷態密度，所以介面散射給載子傳導帶來的影響小，從而可以得到大通態電流（on-state current）。
另外，金屬氧化物406包括區域426a、區域426b及區域426c。如圖50B所示，區域426a夾在區域426b和區域426c之間。區域426b及區域426c是藉由形成絕緣體225成為低電阻的區域，其導電性比區域426a高。對區域426b及區域426c添加形成絕緣體225時的成膜氛圍所包含的氫或氮等雜質元素。由此，藉由以金屬氧化物406b中的與絕緣體225重疊的區域為中心由被添加的雜質元素形成氧缺陷，並且使該雜質元素進入氧缺陷，可以使載子密度增高並且使電阻降低。
因此，區域426b及區域426c中的氫和氮中至少一種的濃度較佳為比區域426a高。可以利用二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）測量氫或氮的濃度。在此，作為區域426a的氫或氮的濃度，測量金屬氧化物406b的與絕緣體412重疊的區域的中央附近（例如，金屬氧化物406b的從絕緣體412的通道長度方向的兩側面的距離大致相等的部分）的氫或氮的濃度即可。
另外，藉由對區域426b及區域426c添加形成氧缺陷的元素或者與氧缺陷鍵合的元素，可以實現低電阻化。作為上述元素，典型地可以舉出氫、硼、碳、氮、氟、磷、硫、氯、鈦、稀有氣體等。另外，作為稀有氣體元素的典型例子，有氦、氖、氬、氪以及氙等。因此，區域426b及區域426c可以採用包含上述元素中的一種或多種的結構。
此外，在金屬氧化物406a中，區域426b及區域426c的相對於元素M的In原子個數比較佳為與金屬氧化物406b的相對於元素M的In原子個數比大致相同。換言之，在金屬氧化物406a中，區域426b及區域426c的相對於元素M的In原子個數比較佳為大於區域426a的相對於元素M的In原子個數比。在此，在金屬氧化物406中，藉由提高銦含量，可以提高載子密度，而實現低電阻化。藉由採用這種結構，即使在電晶體200的製程中金屬氧化物406b的厚度變小，而金屬氧化物406b的電阻變大，也在區域426b及區域426c中金屬氧化物406a的電阻充分低，由此可以將金屬氧化物406的區域426b及區域426c用作源極區域及汲極區域。
圖51A示出圖50B所示的區域426a附近的放大圖。如圖51A所示，區域426b及區域426c形成在金屬氧化物406中的至少與絕緣體225重疊的區域。在此，金屬氧化物406b的區域426b和區域426c中的一個被用作源極區域，另一個被用作汲極區域。另外，金屬氧化物406b的區域426a被用作通道形成區域。
在圖50B及圖51A中，區域426a、區域426b以及區域426c形成在金屬氧化物406b及金屬氧化物406a中，但是上述區域可以至少在金屬氧化物406b中形成。另外，在圖50B等中示出區域426a與區域426b的邊界以及區域426a與區域426c的邊界大致垂直於金屬氧化物406的頂面，但是本實施方式不侷限於此。例如，區域426b及區域426c在金屬氧化物406b的表面附近有時是突出到導電體404一側的形狀，並且在金屬氧化物406a的下方附近有時是縮向絕緣體225一側的形狀。
在電晶體200中，如圖51A所示，區域426b及區域426c形成在金屬氧化物406中的與絕緣體225接觸的區域以及與絕緣體418和絕緣體412的兩端附近重疊的區域。此時，區域426b及區域426c中的與導電體404重疊的部分被用作所謂重疊區域（也稱為Lov區域）。藉由採用具有Lov區域的結構，金屬氧化物406的通道形成區域與源極區域及汲極區域之間不會形成高電阻區域，因此可以提高電晶體的通態電流及移動率。
但是，本實施方式所示的半導體裝置不侷限於此。例如，如圖51B所示，區域426b及區域426c也可以形成在金屬氧化物406的與絕緣體225及絕緣體418重疊的區域。換言之，圖51B所示的結構是導電體404的通道長度方向上的寬度與區域426a的寬度大致一致的結構。當採用圖51B所示的結構時，在源極區域與汲極區域之間沒有形成高電阻區域，由此可以提高電晶體的通態電流。此外，當採用圖51B所示的結構時，在通道長度方向上源極區域及汲極區域不與閘極重疊，由此可以抑制不需要的電容的形成。
如此，藉由適當地選擇區域426b及區域426c的範圍，可以根據電路設計，容易地提供一種具有滿足要求的電特性的電晶體。
絕緣體412較佳為以與金屬氧化物406b的頂面接觸的方式配置。絕緣體412較佳為使用藉由加熱而使氧釋放的絕緣體形成。藉由以與金屬氧化物406b的頂面接觸的方式設置上述絕緣體412，可以有效地將氧供應到金屬氧化物406b。此外，與絕緣體224同樣，較佳為減少絕緣體412中的水或氫等雜質的濃度。絕緣體412的厚度較佳為1nm以上且20nm以下，例如可以為1nm左右。
絕緣體412較佳為包含氧。例如，利用熱脫附譜分析法（TDS法），在100°C以上且700°C以下或者100°C以上且500°C以下的表面溫度範圍內，換算為絕緣體412的單位面積的氧分子的氧脫離量為1×10 14molecules/cm 2以上，較佳為2×10 14molecules/cm 2以上，更佳為4×10 14molecules/cm 2以上，即可。
絕緣體412、導電體404及絕緣體419包括與金屬氧化物406b重疊的區域。另外，較佳的是，絕緣體412、導電體404a、導電體404b及絕緣體419的側面大致對齊。
作為導電體404a，較佳為使用導電性氧化物。例如，可以使用能夠被用作金屬氧化物406a或金屬氧化物406b的金屬氧化物。尤其較佳為使用金屬的原子個數比滿足[In]:[Ga]:[Zn]=4:2:3至4.1及其附近值的導電性高的In-Ga-Zn類氧化物。藉由設置上述導電體404a，可以抑制氧向導電體404b透過並防止因氧化導致的導電體404b的電阻值的增加。
另外，藉由利用濺射法沉積形成上述導電性氧化物可以對絕緣體412添加氧，可以將氧供應到金屬氧化物406b。由此，可以減少金屬氧化物406的區域426a中的氧缺陷。
作為導電體404b，例如可以使用鎢等金屬。另外，作為導電體404b，可以使用能夠將氮等雜質供應到導電體404a而提高導電體404a的導電性的導電體。作為導電體404b，例如較佳為使用氮化鈦。另外，導電體404b可以採用在氮化鈦等金屬氮化物上層疊鎢等金屬的疊層結構。
在此，被用作閘極電極的導電體404隔著絕緣體412以覆蓋金屬氧化物406b的區域426a附近的頂面及通道寬度方向的側面的方式設置。因此，可以由被用作閘極電極的導電體404的電場電圍繞金屬氧化物406b的區域426a附近的頂面及通道寬度方向的側面。將由導電體404的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel（s-channel）結構。因此，由於在金屬氧化物406b的區域426a附近的頂面及通道寬度方向的側面上形成通道，所以能夠在源極與汲極之間流過大電流，可以增大導通時的電流（通態電流）。另外，因為金屬氧化物406b的區域426a附近的頂面及通道寬度方向的側面由導電體404的電場圍繞，所以可以減少非導通時的洩漏電流（關態電流）。
較佳為在導電體404b上配置絕緣體419。較佳的是，絕緣體419、導電體404a、導電體404b及絕緣體412的側面大致對齊。較佳的是，利用原子層沉積（ALD：Atomic Layer Deposition）法形成絕緣體419。由此，可以以1nm以上且20nm以下左右，較佳為5nm以上且10nm以下左右的厚度形成絕緣體419。在此，與絕緣體418同樣地，作為絕緣體419較佳為使用具有可以抑制水或氫等雜質以及氧透過的功能的絕緣材料，例如較佳為使用氧化鋁或氧化鉿等。
藉由設置上述絕緣體419，可以由具有抑制水或氫等雜質及氧的透過的功能的絕緣體419及絕緣體418覆蓋導電體404的頂面及側面。由此，可以防止水或氫等雜質經過導電體404混入金屬氧化物406中。如此，絕緣體418及絕緣體419被用作保護閘極的閘極蓋。
絕緣體418與絕緣體412、導電體404及絕緣體419的側面接觸。此外，絕緣體418的頂面較佳為與絕緣體419的頂面大致對齊。絕緣體418較佳為利用ALD法形成。由此，可以形成其厚度為1nm以上且20nm以下左右，較佳為1nm以上且3nm以下左右，例如為1nm的絕緣體418。
如上所述，金屬氧化物406中的區域426b及區域426c藉由在形成絕緣體225時添加的雜質元素形成。當使電晶體微型化而使其通道長度為10nm至30nm左右時，有源極區域或汲極區域所包含的雜質元素擴散而使源極區域和汲極區域電導通的擔憂。針對於此，如本實施方式所示，藉由形成絕緣體418，可以放大金屬氧化物406的與絕緣體225接觸的區域之間的距離，所以可以防止源極區域與汲極區域電導通。再者，藉由利用ALD法形成絕緣體418，可以使絕緣體418的厚度與微型化通道長度相同或更小，這樣可以防止源極區域和汲極區域之間的距離過大而可以增大電阻。
在此，作為絕緣體418較佳為使用具有抑制水或氫等雜質及氧透過的功能的絕緣材料，例如較佳為使用氧化鋁或氧化鉿等。由此，可以防止絕緣體412中的氧擴散到外部。另外，可以抑制氫、水等雜質從絕緣體412的端部侵入到金屬氧化物406。
較佳為在利用ALD法沉積形成絕緣膜後進行各向異性蝕刻，以留下該絕緣膜中的與絕緣體412、導電體404及絕緣體419的側面接觸的部分的方式形成絕緣體。由此，可以容易形成上述厚度小的絕緣體418。此時，藉由在導電體404上設置絕緣體419，即使因該各向異性蝕刻該絕緣體419的一部分被去除，也可以充分留下絕緣體418的與絕緣體412及導電體404接觸的部分。
以覆蓋絕緣體419、絕緣體418、金屬氧化物406及絕緣體224的方式設置絕緣體225。在此，以與絕緣體419及絕緣體418的頂面以及絕緣體418的側面接觸的方式設置絕緣體225。作為絕緣體225，如上所述，因為是藉由對金屬氧化物406添加氫或氮等雜質來形成區域426b及區域426c，由此，絕緣體225較佳為包含氫和氮中的至少一種。
另外，絕緣體225較佳為以與金屬氧化物406b的頂面以及金屬氧化物406b的側面及金屬氧化物406a的側面接觸的方式設置。由此，在區域426b及區域426c中，可以降低金屬氧化物406b的側面及金屬氧化物406a的側面的電阻。
另外，作為絕緣體225，較佳為使用具有抑制水或氫等雜質或者氧透過的功能的絕緣材料。例如，作為絕緣體225，較佳為使用氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等。藉由形成上述絕緣體225，可以防止氧透過絕緣體225進入並被供應到區域426b及區域426c的氧缺陷而載子密度降低。另外可以防止水或氫等雜質透過絕緣體225進入而使區域426b及區域426c過度擴大到區域426a一側。
較佳為在絕緣體225上設置有絕緣體280。另外，與絕緣體224等相同，較佳為減少絕緣體280的膜中的水或氫等雜質的濃度。
導電體450a和導電體451a以及導電體450b和導電體451b配置在形成於絕緣體280及絕緣體225中的開口。導電體450a和導電體451a以及導電體450b和導電體451b較佳為以夾著導電體404彼此對置的方式設置。
在此，以與絕緣體280及絕緣體225的開口內壁接觸的方式形成有導電體450a，並在其內側形成有導電體451a。金屬氧化物406的區域426b位於該開口的底部的至少一部分，並且，導電體450a與區域426b接觸。同樣地，以與絕緣體280及絕緣體225的開口內壁接觸的方式形成有導電體450b，並在其內側形成有導電體451b。金屬氧化物406的區域426c位於該開口的底部的至少一部分，並且，導電體450b與區域426c接觸。
在此，圖52A示出在圖50A中以點劃線A5-A6表示的部分的剖面圖。注意，雖然圖52A示出導電體450b及導電體451b的剖面圖，但是導電體450a及導電體451a的結構也是同樣的。
如圖50B及圖52A所示，導電體450b至少接觸於金屬氧化物406的頂面，較佳為還接觸於金屬氧化物406的側面。尤其是，如圖52A所示，導電體450b較佳為接觸於金屬氧化物406的通道寬度方向上的A5一側的側面和A6一側的側面中的兩個或一個。此外，如圖50B所示，導電體450b也可以接觸於金屬氧化物406的通道長度方向上的A2一側的側面。如此，藉由使導電體450b接觸於金屬氧化物406的頂面及金屬氧化物406的側面，無需增加導電體450b與金屬氧化物406的接觸部的頂部面積，就可以增大接觸部的接觸面積，而降低導電體450b與金屬氧化物406的接觸電阻。由此，可以在實現電晶體的源極電極及汲極電極的微型化的同時提高通態電流。此外，導電體450a及導電體451a也是同樣的。
在此，導電體450a與被用作電晶體200的源極區域和汲極區域中的一個的區域426b接觸，導電體450b與被用作電晶體200的源極區域和汲極區域中的另一個的區域426c接觸。因此，導電體450a及導電體451a可以被用作源極電極和汲極電極中的一個，導電體450b及導電體451b可以被用作源極電極和汲極電極中的另一個。由於區域426b及區域426c的電阻低，所以可以降低導電體450a與區域426b的接觸電阻以及導電體450b與區域426c的接觸電阻，從而可以提高電晶體200的通態電流。
在此，與導電體310a等同樣地，作為導電體450a及導電體450b較佳為使用具有抑制氫、水等雜質透過的功能的導電性材料。作為導電體450a及導電體450b，例如可以使用鉭、氮化鉭、鈦、氮化鈦、釕或氧化釕等的單層或疊層。由此，可以抑制水或氫等雜質從絕緣體280的上層經過導電體451a及導電體451b混入到金屬氧化物406。
作為導電體451a及導電體451b，較佳為使用以鎢、銅或鋁為主要成分的導電性材料。另外，雖然未圖示，但是導電體451a及導電體451b可以採用疊層結構，例如可以為鈦或氮化鈦與上述導電性材料的疊層。
另外，在圖50B及圖52A中，導電體450a及導電體450b與金屬氧化物406a和金屬氧化物406b的兩者接觸，但是不侷限於此。例如，導電體450a及導電體450b也可以僅與金屬氧化物406b接觸。此外，導電體450a、導電體451a、導電體450b及導電體451b的頂面的高度可以大致相同。此外，在電晶體200中層疊有導電體450a和導電體451a並且層疊有導電體450b和導電體451b，但是本發明不侷限於此。例如，也可以僅設置導電體451a及導電體451b。
另外，在圖50B及圖52A中，絕緣體224被用作設置有導電體450a及導電體450b的開口的底部，但是本實施方式不侷限於此。如圖52B所示，有時絕緣體222被用作設置有導電體450a及導電體450b的開口的底部。在圖52A所示的結構中，導電體450a及導電體450b與絕緣體224、金屬氧化物406a、金屬氧化物406b、絕緣體225及絕緣體280接觸。在圖52B所示的結構中，導電體450a及導電體450b與絕緣體222、絕緣體224、金屬氧化物406a、金屬氧化物406b、絕緣體225及絕緣體280接觸。
下面，對電晶體200的構成材料進行說明。
＜＜基板＞＞ 作為形成電晶體200的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板（釔安定氧化鋯基板等）、樹脂基板等。另外，作為半導體基板，例如可以舉出由矽或鍺等構成的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。再者，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如有SOI（Silicon On Insulator；絕緣層上覆矽）基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻元件、切換元件、發光元件、記憶元件等。
此外，作為基板也可以使用撓性基板。作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝離層。此外，作為基板，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板也可以具有伸縮性。此外，基板可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板例如包括具有如下厚度的區域：5µm以上且700µm以下，較佳為10µm以上且500µm以下，更佳為15µm以上且300µm以下。藉由將基板形成為薄，可以實現包括電晶體的半導體裝置的輕量化。另外，藉由將基板形成得薄，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而基板上的半導體裝置受到的衝擊等。亦即，可以提供一種耐久性高的半導體裝置。
作為撓性基板的基板，例如可以使用金屬、合金、樹脂或玻璃或者其纖維等。撓性基板的基板的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板，例如使用線性膨脹係數為1×10 -3/K以下、5×10 -5/K以下或1×10 -5/K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺（尼龍、芳族聚醯胺等）、聚醯亞胺、聚碳酸酯、丙烯酸等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適用於撓性基板的基板。
＜＜絕緣體＞＞ 作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物以及金屬氮氧化物等。
藉由使用具有抑制氫等雜質及氧透過的功能的絕緣體圍繞的電晶體，能夠使電晶體的電特性穩定。例如，作為絕緣體222及絕緣體214可以使用具有抑制氫等雜質及氧的透過的功能的絕緣體。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
明確而言，作為絕緣體222及絕緣體214，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。絕緣體222及絕緣體214較佳為包含氧化鋁或氧化鉿等。
例如，作為絕緣體384、絕緣體216、絕緣體220、絕緣體224及絕緣體412，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。明確而言，例如，作為絕緣體384、絕緣體216、絕緣體220、絕緣體224及絕緣體412，較佳為包含氧化矽、氧氮化矽或氮化矽。
作為絕緣體220、絕緣體222、絕緣體224以及/或絕緣體412較佳為包括相對介電常數高的絕緣體。例如，作為絕緣體220、絕緣體222、絕緣體224以及/或絕緣體412較佳為包含氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。或者，絕緣體220、絕緣體222、絕緣體224以及/或絕緣體412較佳為具有氧化矽或氧氮化矽與相對介電常數高的絕緣體的疊層結構。因為氧化矽及氧氮化矽熱穩定性高，所以藉由與相對介電常數高的絕緣體組合，可以實現熱穩定且相對介電常數高的疊層結構。例如，當採用在絕緣體224及絕緣體412中採用氧化鋁、氧化鎵或氧化鉿與金屬氧化物406接觸的結構時，能夠抑制氧化矽或氧氮化矽所含有的矽混入金屬氧化物406。另外，例如當在絕緣體224及絕緣體412中採用氧化鋁、氧化鎵或氧化鉿與金屬氧化物406接觸的結構時，有時在氧化鋁、氧化鎵或氧化鉿與氧化矽或氧氮化矽的介面處形成陷阱中心。該陷阱中心有時可以藉由俘獲電子而使電晶體的臨界電壓向正方向漂移。
注意，絕緣體384、絕緣體216及絕緣體280較佳為包括相對介電常數低的絕緣體。例如，絕緣體384、絕緣體216及絕緣體280較佳為包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。或者，絕緣體384、絕緣體216及絕緣體280較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺（尼龍、芳族聚醯胺等）、聚醯亞胺、聚碳酸酯或丙烯酸等。
作為絕緣體418及絕緣體419，可以使用具有抑制氫等雜質及氧透過的功能的絕緣體。作為絕緣體418及絕緣體419，例如可以使用氧化鋁、氧化鉿、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
＜＜導電體＞＞ 作為導電體404a、導電體404b、導電體310a、導電體310b、導電體450a、導電體450b、導電體451a及導電體451b較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、以及釕等的金屬元素中的一種以上的材料。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
另外，作為上述導電體，尤其是導電體404a、導電體310a、導電體450a及導電體450b，可以使用包含可用於金屬氧化物406的金屬氧化物所包含的金屬元素及氧的導電材料。或者，也可以使用包含上述金屬元素及氮的導電材料。例如，也可以使用氮化鈦、氮化鉭等包含氮的導電材料。或者，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。或者，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲金屬氧化物406所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
另外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為閘極電極較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
＜＜可被用作金屬氧化物406的金屬氧化物＞＞ 以下，說明根據本發明的金屬氧化物406。作為金屬氧化物406較佳為使用被用作氧化物半導體的金屬氧化物。
金屬氧化物406較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔或錫等。或者，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮金屬氧化物406包含銦、元素M及鋅的情況。另外，將金屬氧化物406所包含的銦、元素M及鋅的原子個數比的各項分別稱為[In]、[M]及[Zn]。
下面，參照圖53A至圖53C對金屬氧化物406所包含的銦、元素M及鋅的原子個數比的較佳的範圍進行說明。注意，圖53A至圖53C不示出氧的原子個數比。另外，將金屬氧化物406所包含的銦、元素M及鋅的原子個數比的各項分別稱為[In]、[M]及[Zn]。
在圖53A至圖53C中，虛線表示[In]:[M]:[Zn]=（1+α）:（1-α）:1的原子個數比（-1≤α≤1）的線、[In]:[M]:[Zn]=（1+α）:（1-α）:2的原子個數比的線、[In]:[M]:[Zn]=（1+α）:（1-α）:3的原子個數比的線、[In]:[M]:[Zn]=（1+α）:（1-α）:4的原子個數比的線及[In]:[M]:[Zn]=（1+α）:（1-α）:5的原子個數比的線。
點劃線表示[In]:[M]:[Zn]=5:1:β的原子個數比（β≥0）的線、[In]:[M]:[Zn]=2:1:β的原子個數比的線、[In]:[M]:[Zn]=1:1:β的原子個數比的線、[In]:[M]:[Zn]=1:2:β的原子個數比的線、[In]:[M]:[Zn]=1:3:β的原子個數比的線及[In]:[M]:[Zn]=1:4:β的原子個數比的線。
另外，圖53A至圖53C所示的[In]:[M]:[Zn]=0:2:1的原子個數比及其附近值的金屬氧化物容易具有尖晶石型結晶結構。
有時在氧化物半導體中，多個相共存（例如，二相共存、三相共存等）。例如，當原子個數比接近[In]:[M]:[Zn]=0:2:1時，尖晶石型結晶結構和層狀結晶結構的二相容易共存。當原子個數比接近[In]:[M]:[Zn]=1:0:0時，方鐵錳礦型結晶結構和層狀結晶結構的二相容易共存。當在金屬氧化物中多個相共存時，可能在不同的結晶結構之間形成晶界。
圖53A所示的區域A示出金屬氧化物406所包含的銦、元素M及鋅的原子個數比的較佳的範圍的一個例子。
藉由增高銦含量，可以提高金屬氧化物的載子移動率（電子移動率）。由此，銦含量高的金屬氧化物的載子移動率比銦含量低的金屬氧化物高。
另一方面，金屬氧化物的銦含量及鋅含量變低時，載子移動率變低。因此，當原子個數比為[In]:[M]:[Zn]=0:1:0或其附近值時（例如，圖53C中的區域C），絕緣性變高。
例如，用於金屬氧化物406b的金屬氧化物較佳為具有載子移動率高的圖53A的區域A所示的原子個數比。例如，用於金屬氧化物406b的金屬氧化物的原子個數比可以為In:Ga:Zn=4:2:3至4:2:4.1及其附近值。另一方面，用於金屬氧化物406a的金屬氧化物較佳為具有絕緣性較高的圖53C的區域C所示的原子個數比。例如，用於金屬氧化物406a的金屬氧化物的原子個數比可以為In:Ga:Zn=1:3:4左右。
具有區域A所示的原子個數比的金屬氧化物，尤其是具有圖53B的區域B所示的原子個數比的金屬氧化物具有高載子移動率、高可靠性且是優良的。
區域B包括[In]:[M]:[Zn]=4:2:3至4:2:4.1的原子個數比及其附近值。附近值例如包括[In]:[M]:[Zn]=5:3:4的原子個數比。另外，區域B包括[In]:[M]:[Zn]=5:1:6的原子個數比及其附近值以及[In]:[M]:[Zn]=5:1:7的原子個數比及其附近值。
另外，當作為金屬氧化物406使用In-M-Zn氧化物時，作為濺射靶材較佳為使用包含多晶的In-M-Zn氧化物的靶材。注意，所形成的金屬氧化物的原子個數比可以在上述濺射靶材中的金屬元素的原子個數比的±40%的範圍內變動。例如，當用於金屬氧化物406的濺射靶材的組成為In:Ga:Zn=4:2:4.1[原子個數比]時，所形成的金屬氧化物的組成有時接近於In:Ga:Zn=4:2:3[原子個數比]。此外，當用於金屬氧化物406的濺射靶材的組成為In:Ga:Zn=5:1:7[原子個數比]時，所形成的金屬氧化物的組成有時接近於In:Ga:Zn=5:1:6[原子個數比]。
注意，金屬氧化物所具有的性質不是僅由原子個數比決定的。即使在原子個數比相同的情況下，也根據形成條件，有時金屬氧化物的性質不同。例如，當使用濺射裝置沉積形成金屬氧化物406時，所形成的膜的原子數比與靶材的原子數比偏離。另外，根據成膜時的基板溫度，有時膜的[Zn]小於靶材的[Zn]。因此，圖示的區域是表示金屬氧化物有具有特定特性的傾向時的原子個數比的區域，區域A至區域C的邊界不嚴格。
＜＜金屬氧化物的構成＞＞ 下面對可用於OS電晶體的CAC（Cloud-Aligned Composite）-OS的構成進行說明。
在本說明書等中，CAC是指功能或材料構成的一個例子，後述的CAAC（c-axis aligned crystal）指結晶結構的一個例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子（或電洞）流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能（控制開啟/關閉的功能）。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
此外，在CAC-OS或CAC-metal oxide中，導電性區域和絕緣性區域有時以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分藉由與具有寬隙的成分的互補作用，與具有窄隙的成分聯動而使載子流過具有寬隙的成分。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料（matrix composite）或金屬基質複合材料（metal matrix composite）。
＜＜金屬氧化物的結構＞＞ 氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體，例如有CAAC-OS（c-axis aligned crystalline oxide semiconductor）、多晶氧化物半導體、nc-OS（nanocrystalline oxide semiconductor）及a-like OS（amorphous-like oxide semiconductor）及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界（grain boundary）。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子的排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構（也稱為層狀結構）的傾向，在該層狀結晶結構中層疊有包含銦及氧的層（下面稱為In層）和包含元素M、鋅及氧的層（下面稱為（M，Zn）層）。另外，銦和元素M彼此可以取代，在用銦取代（M，Zn）層中的元素M的情況下，也可以將該層表示為（In，M，Zn）層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為（In，M）層。
CAAC-OS是結晶性高的氧化物半導體。另一方面，在CAAC-OS中無法確認到明確的晶界，所以可以說不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷（氧空位等）少的氧化物半導體。因此，具有CAAC-OS的氧化物半導體的物理性質穩定。因此，具有CAAC-OS的氧化物半導體具有耐熱性及高可靠性。
在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
＜＜包含金屬氧化物的電晶體＞＞ 接著，對將上述金屬氧化物用於電晶體的情況進行說明。
藉由將上述金屬氧化物用於電晶體，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，在電晶體中，金屬氧化物406b的區域426a中的載子密度較佳為低。在降低金屬氧化物的載子密度的情況下，降低金屬氧化物中的雜質濃度而降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，金屬氧化物406b的區域426a中的載子密度低於8×10 11/cm 3，較佳為低於1×10 11/cm 3，進一步較佳為低於1×10 10/cm 3且為1×10 -9/cm 3以上。
另外，因為高純度本質或實質上高純度本質的金屬氧化物具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被金屬氧化物的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低金屬氧化物406b的區域426a中的雜質濃度是有效的。為了降低金屬氧化物406b的區域426a中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
＜＜雜質＞＞ 在此，說明金屬氧化物中的各雜質的影響。
在金屬氧化物包含第十四族元素之一的矽或碳時，金屬氧化物中形成缺陷態。因此，將金屬氧化物406b的區域426a中的矽或碳的濃度（藉由SIMS測得的濃度）設定為2×10 18atoms/cm 3以下，較佳為2×10 17atoms/cm 3以下。
另外，當金屬氧化物包含鹼金屬或鹼土金屬時，有時形成缺陷態而形成載子。因此，使用包含鹼金屬或鹼土金屬的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為降低金屬氧化物406b的區域426a中的鹼金屬或鹼土金屬的濃度。明確而言，將利用SIMS分析測得的金屬氧化物406b的區域426a中的鹼金屬或鹼土金屬的濃度設定為1×10 18atoms/cm 3以下，較佳為2×10 16atoms/cm 3以下。
當金屬氧化物包含氮時，產生作為載子的電子，並載子密度增加，而金屬氧化物容易被n型化。其結果是，將其金屬氧化物406b的區域426a含有氮的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少金屬氧化物406b的區域426a中的氮，例如，將利用SIMS分析測得的金屬氧化物406b的區域426a中的氮濃度設定為小於5×10 19atoms/cm 3，較佳為5×10 18atoms/cm 3以下，更佳為1×10 18atoms/cm 3以下，進一步較佳為5×10 17atoms/cm 3以下。
包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，金屬氧化物406b的區域426a包含較多的氫的電晶體容易具有常開啟特性。由此，較佳為儘可能減少金屬氧化物406b的區域426a中的氫。明確而言，將利用SIMS分析測得的金屬氧化物中的氫濃度設定為低於1×10 20atoms/cm 3，較佳為低於1×10 19atoms/cm 3，更佳為低於5×10 18atoms/cm 3，進一步較佳為低於1×10 18atoms/cm 3。
藉由充分降低金屬氧化物406b的區域426a中的雜質，可以對電晶體賦予穩定的電特性。
＜電晶體201＞ 接著，作為與電晶體200不同的結構例子詳細地說明電晶體201。
圖54A是包括電晶體201的半導體裝置的俯視圖。圖54B為圖54A中的點劃線A1-A2所示的部分的剖面圖且是表示電晶體201的通道長度方向的剖面圖。圖54C為圖54A中的點劃線A3-A4所示的部分的剖面圖且表示電晶體201的通道寬度方向的剖面圖。另外，為了明確起見，在圖54A所示的俯視圖中省略圖式中的一部分的組件而進行表示。使用同一符號表示與電晶體200共同的電晶體201的組件。
如圖54A至圖54C所示，電晶體201包括：設置在基板（未圖示）上的絕緣體224；設置在絕緣體224上的金屬氧化物406a；以與金屬氧化物406a的頂面中的至少一部分接觸的方式設置的金屬氧化物406b；以與金屬氧化物406b的頂面的至少一部分接觸的方式設置的導電體452a及導電體452b；與金屬氧化物406b的頂面的至少一部分接觸並設置在導電體452a及導電體452b上的金屬氧化物406c；設置在金屬氧化物406c上的絕緣體412；設置在絕緣體412上的導電體405a；設置在導電體405a上的導電體405b；設置在導電體405b上的絕緣體420。
導電體405（導電體405a及導電體405b）可被用作頂閘極，導電體310可被用作背閘極。背閘極的電位既可以與頂閘極相等，又可以為接地電位或任意電位。另外，藉由不跟頂閘極聯動而獨立地改變背閘極的電位，可以改變電晶體的臨界電壓。
導電體405a可以使用與圖50A至圖50C的導電體404a相同的材料形成。導電體405b可以使用與圖50A至圖50C的導電體404b相同的材料形成。
導電體452a被用作源極電極和汲極電極中的一個，導電體452b被用作源極電極和汲極電極中的另一個。
導電體452a、導電體452b可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢等金屬或者以這些元素為主要成分的合金。雖然圖式示出單層結構，但是也可以採用兩層以上的疊層結構。另外，作為導電體452a、導電體452b，可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
在電晶體201中，通道較佳為形成在金屬氧化物406b中。因此，作為金屬氧化物406c較佳為使用絕緣性比金屬氧化物406b較高的材料。金屬氧化物406c可以使用與金屬氧化物406a相同的材料。
藉由設置金屬氧化物406c可以實現埋入通道型的電晶體201。另外，可以防止導電體452a及導電體452b的端部的氧化。可以防止導電體405與導電體452a（或導電體405與導電體452b）之間的洩漏電流。注意，有時可以省略金屬氧化物406c。
金屬氧化物406b包括區域426d。如圖54B所示，區域426d位於金屬氧化物406b與導電體452a及導電體452b接觸的部分。區域426d由於導電體452a及導電體452b的成膜時的損傷、被添加該成膜氛圍中的氮等雜質而形成。由此，在金屬氧化物406b的區域426d中，由被添加的雜質元素形成氧缺陷，並且使該雜質元素進入氧缺陷，使載子密度增高並且使電阻降低。注意，根據導電體452a及導電體452b的成膜條件，有時區域426d只形成在金屬氧化物406b的介面處。
作為絕緣體420，較佳為使用具有抑制水或氫等雜質及氧透過的功能的絕緣材料。作為絕緣體420，例如可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
在電晶體201中，藉由設置絕緣體420可以防止導電體405的氧化。另外，可以防止水或氫等雜質進入金屬氧化物406中。
與電晶體200相比，電晶體201中的金屬氧化物406b與電極（源極電極或汲極電極）的接觸面積可以更大。不需要圖50A至圖50C所示的區域426b及區域426c的形成製程。因此可以使電晶體201的通態電流比電晶體200大。此外，可以簡化製程。
電晶體201的其他組件的詳細內容可以參照電晶體200的記載。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
（關於本說明書等的記載的附記） 下面，對上述實施方式中的各結構及說明附加注釋。
＜關於實施方式中所示的本發明的一個實施方式的附記＞ 各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構實例時，可以適當地組合結構實例。
另外，可以將某一實施方式中說明的內容（或其一部分）應用/組合/替換成該實施方式中說明的其他內容（或其一部分）和另一個或多個其他實施方式中說明的內容（或其一部分）中的至少一個內容。
注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外，藉由將某一實施方式中示出的圖式（或其一部分）與該圖式的其他部分、該實施方式中示出的其他圖式（或其一部分）和另一個或多個其他實施方式中示出的圖式（或其一部分）中的至少一個圖式組合，可以構成更多圖。
＜關於序數詞的附記＞ 在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加上的。因此，本說明書等中的序數詞不是為了限定組件的個數而附加上的，也不是為了限定組件的順序而附加上的。另外，例如，本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中附有“第二”的序數詞。另外，例如，本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中被省略“第一”。
＜關於說明圖式的記載的附記＞ 參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在實施方式所記載的內容中。注意，在實施方式中的發明的結構中，在不同的圖式中共同使用相同的元件符號來顯示相同的部分或具有相同功能的部分，而省略反復說明。
在本說明書等中，為方便起見，使用了“上”、“下”等顯示配置的詞句，以參照圖式說明組件的位置關係。組件的位置關係根據描述各組件的方向適當地改變。因此，顯示配置的詞句不侷限於本說明書中所示的記載，根據情況可以適當地更換表達方式。
此外，“上”或“下”這樣的用語不限定組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，當記載為“絕緣層A上的電極B”時，不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括絕緣層A與電極B之間包括其他組件的情況。
在圖式中，為便於清楚地說明，有時誇大顯示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。圖式是為了明確起見而示出任意的大小的，而不侷限於圖式所示的形狀或數值等。例如，可以包括雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在立體圖等的圖式中，為了明確起見，有時省略部分組件的圖示。
在圖式中，有時使用同一元件符號顯示同一組件、具有相同功能的組件、由同一材料構成的組件或者同時形成的組件等，並且有時省略重複說明。
＜關於可以改稱的記載的附記＞ 在本說明書等中，在說明電晶體的連接關係時，將源極和汲極中的一方記為“源極和汲極中的一個”（第一電極或第一端子），將源極和汲極中的另一方記為“源極和汲極中的另一個”（第二電極或第二端子）。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等而互換的緣故。可以將電晶體的源極和汲極根據情況適當地改稱為源極（汲極）端子、源極（汲極）電極等。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子或第三端子及第四端子。另外，在本說明書等中記載的電晶體具有兩個以上的閘極時（有時將該結構稱為雙閘極結構），有時將該閘極稱為第一閘極、第二閘極、前閘極或背閘極。尤其是，可以將“前閘極”只換稱為“閘極”。此外，可以將“背閘極”只換稱為“閘極”。此外，“底閘極”是指在形成電晶體時在形成通道形成區域之前形成的端子，“頂閘極”是指在形成電晶體時在形成通道形成區域之後形成的端子。
電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制端子。在用作源極或汲極的兩個輸入輸出端子中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘極以外的兩個端子稱為第一端子及第二端子或第三端子及第四端子。
注意，在本說明書等中，“電極”或“佈線”這樣的詞語不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”這樣的詞語還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差，例如在參考電位為接地電位時，可以將電壓換稱為電位。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據參考電位而變化。
在本說明書等中，根據情況或狀態，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”變換為“導電膜”。此外，有時可以將“絕緣膜”變換為“絕緣層”。另外，根據情況或狀態，可以使用其他詞句代替“膜”和“層”等詞句。例如，有時可以將“導電層”或“導電膜”變換為“導電體”。此外，例如有時可以將“絕緣層”或“絕緣膜”變換為“絕緣體”。
在本說明書等中，根據情況或狀態，可以互相調換“佈線”、“信號線”及“電源線”等詞句。例如，有時可以將“佈線”變換為“信號線”。此外，例如有時可以將“佈線”變換為“電源線”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。有時可以將“電源線”變換為“信號線”。反之亦然，有時可以將“信號線”變換為“電源線”。另外，根據情況或狀態，可以互相將施加到佈線的“電位”變換為“信號”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。
＜關於詞句的定義的附記＞ 下面，對上述實施方式中涉及到的詞句的定義進行說明。
＜關於半導體的雜質＞ 半導體的雜質例如是構成半導體層的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。有時由於包含雜質而例如發生在半導體中形成DOS（Density of States：態密度）、載子移動率降低或結晶性降低等情況。在半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第一族元素、第二族元素、第十三族元素、第十四族元素、第十五族元素或主要成分之外的過渡金屬等，特別是，例如有氫（也包含在水中）、鋰、鈉、矽、硼、磷、碳、氮等。在半導體是氧化物半導體時，例如有時氫等雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體的特性的雜質，例如有氧、除了氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
＜＜電晶體＞＞ 在本說明書中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極（汲極端子、汲極區域或汲極電極）與源極（源極端子、源極區域或源極電極）之間具有通道形成區域，並且電流能夠藉由通道形成區域流過源極與汲極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時相互調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
＜＜開關＞＞ 在本說明書等中，開關是指具有藉由變為導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。
例如，可以使用電開關或機械開關等。換言之，開關只要可以控制電流就不侷限於特定的開關。
電開關的例子包括電晶體（例如雙極電晶體或MOS電晶體）、二極體（例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬（MIM）二極體、金屬-絕緣體-半導體（MIS）二極體或者二極體接法的電晶體）或者組合這些元件的邏輯電路。
當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極電極與汲極電極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當僅將電晶體用作開關時，對電晶體的極性（導電型）沒有特別的限制。
作為機械開關的一個例子，可以舉出像數位微鏡裝置（DMD）那樣的利用MEMS（微機電系統）技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。
＜＜連接＞＞ 注意，在本說明書等中，當記載為“X與Y連接”時，包括如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，還包括圖式或文中所示的連接關係以外的連接關係。
這裡使用的X和Y為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等）。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件（例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件、負載等）。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過。
作為X和Y在功能上連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠在功能上連接X和Y的電路（例如，邏輯電路（反相器、NAND電路、NOR電路等）、信號轉換電路（DA轉換電路、AD轉換電路、γ（伽瑪）校正電路等）、電位位準轉換電路（電源電路（升壓電路、降壓電路等）、改變信號的電位位準的位準轉換器電路等）、電壓源、電流源、切換電路、放大電路（能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝器電路等）、信號產生電路、記憶體電路、控制電路等）。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。
此外，當明確地記載為“X與Y電連接”時，包括如下情況：X與Y電連接的情況（換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況）；X與Y在功能上連接的情況（換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況）；以及X與Y直接連接的情況（換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況）。換言之，當明確記載有“電連接”時，與只明確記載有“連接”的情況相同。
注意，例如，在電晶體的源極（或第一端子等）藉由Z1（或沒有藉由Z1）與X電連接，電晶體的汲極（或第二端子等）藉由Z2（或沒有藉由Z2）與Y電連接的情況下以及在電晶體的源極（或第一端子等）與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極（或第二端子等）與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以顯示為如下。
例如，可以表達為“X、Y、電晶體的源極（或第一端子等）及電晶體的汲極（或第二端子等）互相電連接，並按X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）及Y的順序電連接”。或者，可以表達為“電晶體的源極（或第一端子等）與X電連接，電晶體的汲極（或第二端子等）與Y電連接，並以X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）、Y的順序依次電連接”。或者，可以表達為“X藉由電晶體的源極（或第一端子等）及電晶體的汲極（或第二端子等）與Y電連接，X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）、Y依次設置為相互連接”。藉由使用與這種例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極（或第一端子等）與電晶體的汲極（或第二端子等）而決定技術範圍。注意，這些表達方法只是一個例子而已，不侷限於上述表達方法。在此，X、Y、Z1及Z2為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等）。
另外，即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
＜＜平行、垂直＞＞ 在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
PA:顯示部 SD:源極驅動器電路 SD1:源極驅動器電路 SD2:源極驅動器電路 SD3:源極驅動器電路 GD:閘極驅動器電路 TC:時序控制器 AFE:類比前端 DEC:解碼器 PP:影像處理部 RCV:接收部 I/F:介面 CP:控制部 ANT:天線 RC:遙控器 AIE:AI編碼器 AID:AI解碼器 IL:輸入層 ML1:中間層 ML2:中間層 ML3:中間層 ML4:中間層 OL:輸出層 SR:移位暫存器 AB1:類比緩衝電路 AB2:類比緩衝電路 SH:取樣保持電路 SH[1]:取樣保持電路 SH[2]:取樣保持電路 DMX1:解多工器 DMX2:解多工器 PIX[1]:像素 PIX[2]:像素 Tr:電晶體 C:電容器 GNDL:佈線 GWL:佈線 Sig:信號 PSig:信號 SP:啟動脈衝信號 CLK:時脈信號 SR[0]:閂鎖電路 SR[1]:閂鎖電路 SR[2]:閂鎖電路 SR[n-1]:閂鎖電路 SR[n]:閂鎖電路 D:輸入端子 Q:輸出端子 AD[1]:AND電路 AD[2]:AND電路 AD[n-1]:AND電路 AD[n]:AND電路 NT:NOT電路 SEL[1]:輸出端子 SEL[2]:輸出端子 SEL[n-1]:輸出端子 SEL[n]:輸出端子 Tr30:電晶體 Tr31:電晶體 Tr32:電晶體 Tr33:電晶體 SDA:源極驅動器電路 DS:影像資料 SLT:信號 LT1:閂鎖電路 LT2:閂鎖電路 DA:數位類比轉換電路 SOL:佈線 GAL:佈線 PDL[1]:輸入端子 PDL[l]:輸入端子 PDR[1]:輸出端子 PDR[n]:輸出端子 PLE[1]:可程式邏輯元件 PLE[m]:可程式邏輯元件 SWC:開關電路 PSW1:可程式開關 PSW2:可程式開關 PSW3:可程式開關 L[1]:佈線 L[2]:佈線 L[l]:佈線 R[1]:佈線 R[2]:佈線 R[m]:佈線 P[1]:佈線 P[2]:佈線 P[m]:佈線 Q[1]:佈線 Q[2]:佈線 Q[m]:佈線 In[1]:端子 In[2]:端子 In[s]:端子 MLT[1]:乘法電路 MLT[s]:乘法電路 CMW[1]:組態記憶體 CMW[s]:組態記憶體 CMF:組態記憶體 AD:加法電路 FC:活化函數電路 KC:保持電路 TA1:端子 TA2:端子 CKT:端子 TrA:電晶體 TrB:電晶體 CA:電容器 AMP:放大器 NL:NOT電路 N:節點 q[1]:佈線 q[s]:佈線 r[1]:佈線 r[t]:佈線 O[1]:端子 O[t]:端子 SW:開關 X:佈線 CMS:組態記憶體 OUT[1]:列輸出電路 OUT[j]:列輸出電路 OUT[j+1]:輸出電路 OUT[n]:列輸出電路 Cref:參考列輸出電路 SPT[1]:輸出端子 SPT[j]:輸出端子 SPT[j+1]:輸出端子 SPT[n]:輸出端子 OT[1]:輸出端子 OT[j]:輸出端子 OT[j+1]:輸出端子 OT[n]:輸出端子 OTref:輸出端子 OSP:佈線 ORP:佈線 OSM:佈線 ORM:佈線 AM[1,1]:記憶單元 AM[i,1]:記憶單元 AM[m，1]:記憶單元 AM[1,j]:記憶單元 AM[i,j]:記憶單元 AM[m，j]:記憶單元 AM[1,n]:記憶單元 AM[i,n]:記憶單元 AM[m，n]:記憶單元 AM[i+1,j]:記憶單元 AM[i,j+1]:記憶單元 AM[i+1,j+1]:記憶單元 AMref:記憶單元 VR:佈線 RW[1]:佈線 RW[i]:佈線 RW[m]:佈線 WW[1]:佈線 WW[i]:佈線 WW[m]:佈線 WD[1]:佈線 WD[j]:佈線 WD[j+1]:佈線 WD[n]:佈線 WDref:佈線 B[1]:佈線 B[j]:佈線 B[j+1]:佈線 B[n]:佈線 Bref:佈線 VDDL:佈線 VSSL:佈線 CI:定電流電路 CIref:定電流電路 CM:電流鏡電路 OL[1]:佈線 OL[j]:佈線 OL[n]:佈線 OLref:佈線 IL[1]:佈線 IL[j]:佈線 IL[j+1]:佈線 IL[n]:佈線 ILref:佈線 NCMref:節點 N[1,1]:節點 N[i,1]:節點 N[m，1]:節點 N[1,j]:節點 N[i,j]:節點 N[m，j]:節點 N[1,n]:節點 N[i,n]:節點 N[m，n]:節點 N[i+1,j]:節點 N[i,j+1]:節點 N[i+1,j+1]:節點 Nref[1]:節點 Nref[i]:節點 Nref[i+1]:節點 Nref[m]:節點 C1:電容器 C2:電容器 C3:電容器 CT1:端子 CT1-1:端子 CT1-2:端子 CT1-3:端子 CT2:端子 CT3:端子 CT4:端子 CT5[1]:端子 CT5[j]:端子 CT5[j+1]:端子 CT5[n]:端子 CT6[1]:端子 CT6[j]:端子 CT6[j+1]:端子 CT6[n]:端子 CT7:端子 CT8:端子 Tr1:電晶體 Tr2:電晶體 Tr3:電晶體 Tr5:電晶體 Tr7:電晶體 Tr8:電晶體 Tr9:電晶體 Tr11:電晶體 Tr12:電晶體 Tr21:電晶體 Tr22:電晶體 Tr23:電晶體 M1:電晶體 M2:電晶體 M3:電晶體 Cs LC:電容器 Cs EL:電容器 GL:閘極線 GL2:閘極線 SL:信號線 DL:信號線 AL:電流供應線 10:電子裝置 11:顯示裝置 12:接收機 13:自編碼器 20:顯示面板 21:基板 22:像素 23:FPC 24:印刷電路板 25:FPC 26:印刷電路板 27:積體電路 30:顯示區域 100:NN電路 100A:NN電路 100B:NN電路 150:運算處理電路 161:電路 163:電路 164:電路 165:電路 200:電晶體 201:電晶體 214:絕緣體 216:絕緣體 220:絕緣體 222:絕緣體 224:絕緣體 225:絕緣體 280:絕緣體 301:顯示元件 302:顯示元件 306:像素電路 307:像素電路 310:導電體 310a:導電體 310b:導電體 384:絕緣體 404:導電體 404a:導電體 404b:導電體 405:導電體 405a:導電體 405b:導電體 406:金屬氧化物 406a:金屬氧化物 406b:金屬氧化物 406c:金屬氧化物 412:絕緣體 418:絕緣體 419:絕緣體 420:絕緣體 426a:區域 426b:區域 426c:區域 426d:區域 440:導電體 440a:導電體 440b:導電體 450a:導電體 450b:導電體 451a:導電體 451b:導電體 452a:導電體 452b:導電體 612:移動機構 613:移動機構 615:載物台 616:滾珠螺桿機構 620:雷射振盪器 621:光學系統單元 622:鏡子 623:微透鏡陣列 624:遮罩 625:雷射 626:雷射 627:雷射光束 630:基板 640:非晶矽層 641:多晶矽層 700:積和運算電路 710:偏置電路 711:偏置電路 713:偏置電路 715:偏置電路 716:偏置電路 720:記憶單元陣列 721:記憶單元陣列 751:偏置電路 760:記憶單元陣列 800:半導體裝置 801:移位暫存器 1400:顯示裝置 1411:基板 1412:基板 1420:液晶元件 1421:導電層 1422:液晶 1423:導電層 1424a:配向膜 1424b:配向膜 1426:絕緣層 1430:電晶體 1431:導電層 1431a:導電層 1432:半導體層 1432p:半導體層 1433a:導電層 1433b:導電層 1434:絕緣層 1435:雜質半導體層 1437:半導體層 1438:連接部 1439a:偏光板 1439b:偏光板 1441:彩色層 1442:偏光板 1460:電容器 1481:絕緣層 1482:絕緣層 1483:絕緣層 1484:絕緣層 1490:背光單元 5221:外殼 5222:顯示部 5223:操作按鈕 5224:揚聲器 6200:數位看板 6201:牆壁 9000:外殼 9001:顯示部 9003:揚聲器 9005:操作鍵 9006:連接端子 9007:感測器
在圖式中： 圖1是示出電子裝置的結構例子的方塊圖； 圖2是示出自編碼器的結構例子的方塊圖； 圖3是示出移位暫存器的結構例子的方塊圖； 圖4是示出半導體裝置的結構例子的方塊圖； 圖5A和圖5B是示出移位暫存器的結構例子的電路圖； 圖6是示出半導體裝置的結構例子的方塊圖； 圖7是示出半導體裝置的結構例子的方塊圖； 圖8是示出CNN的結構例子的圖； 圖9A和圖9B是示出像素濾波器的結構例子的圖； 圖10A和圖10B是示出卷積濾波器的結構例子的圖； 圖11是示出卷積處理的例子的圖； 圖12是示出特徵圖的結構例子的圖； 圖13是示出半導體裝置的一個例子的圖； 圖14是示出半導體裝置的一個例子的圖； 圖15是示出半導體裝置的一個例子的圖； 圖16是示出半導體裝置的一個例子的圖； 圖17是示出顯示面板的結構例子的示意圖； 圖18是示出顯示面板的結構例子的示意圖； 圖19是示出分層人工神經網路的一個例子的圖； 圖20是示出分層人工神經網路的一個例子的圖； 圖21是示出分層人工神經網路的一個例子的圖； 圖22A至圖22D是示出電路的結構例子的圖； 圖23是示出電路的結構例子的方塊圖； 圖24A和圖24B是示出積和運算電路的結構例子的方塊圖； 圖25A至圖25C是說明可程式開關的方塊圖及電路圖； 圖26是示出電路的結構例子的方塊圖； 圖27是示出電路的結構例子的方塊圖； 圖28是示出電路的結構例子的方塊圖； 圖29是示出自編碼器的結構例子的方塊圖； 圖30是示出積和運算電路的一個例子的方塊圖； 圖31是圖30的積和運算電路的偏置電路的一個例子的電路圖； 圖32是圖30的積和運算電路的偏置電路的一個例子的電路圖； 圖33是圖30的積和運算電路的偏置電路的一個例子的電路圖； 圖34是圖30的積和運算電路的偏置電路的一個例子的電路圖； 圖35是圖30的積和運算電路的記憶單元陣列的一個例子的電路圖； 圖36是圖30的積和運算電路的偏置電路的一個例子的電路圖； 圖37是圖30的積和運算電路的記憶單元陣列的一個例子的電路圖； 圖38是示出積和運算電路的工作例子的時序圖； 圖39是示出積和運算電路的工作例子的時序圖； 圖40是示出積和運算電路的工作例子的時序圖； 圖41是示出顯示裝置的結構例子的圖； 圖42是示出顯示裝置的結構例子的圖； 圖43是示出顯示裝置的結構例子的圖； 圖44是示出顯示裝置的結構例子的圖； 圖45A至圖45G是示出電晶體的結構例子的圖； 圖46A和圖46B是說明雷射照射方法及雷射晶化裝置的圖； 圖47A和圖47B是說明雷射照射方法的圖； 圖48A和圖48C是說明像素電路的結構例子的電路圖，圖48B和圖48D是說明像素電路的結構例子的時序圖； 圖49A至圖49C是示出電子裝置的例子的圖； 圖50A至圖50C是示出電晶體的結構例子的俯視圖及剖面圖； 圖51A和圖51B是示出電晶體的結構例子的剖面圖； 圖52A和圖52B是示出電晶體的結構例子的剖面圖； 圖53A至圖53C是說明金屬氧化物的原子個數比的範圍的圖； 圖54A至圖54C是示出電晶體的結構例子的俯視圖及剖面圖。 本發明的選擇圖為圖3。
無
PA:顯示部
SD1:源極驅動器電路
AID AI:解碼器
SR:移位暫存器
AB1:類比緩衝電路
AB2:類比緩衝電路
SH:取樣保持電路
Tr:電晶體
C:電容器
GNDL:佈線
Sig:信號
SP:啟動脈衝信號
CLK:時脈信號
SEL[1]:輸出端子
SEL[n]:輸出端子

Claims (6)

  1. 一種電子裝置，包括：包括編碼器及解碼器的自編碼器；源極驅動器電路；以及包括n行m列的像素的顯示部，其中n和m都是1以上的整數，其中，該顯示部包括複數個像素區域，該n行m列的像素中每一個該像素區域包括t行s列的像素，t是1以上且n以下的整數，s是1以上且m以下的整數，該編碼器配置以藉由特徵抽取將第一影像資料轉換為第二影像資料且將該第二影像資料輸出到該解碼器，該解碼器配置以將該第二影像資料恢復到該第一影像資料且將該第一影像資料輸出到該源極驅動器電路，該源極驅動器電路配置以將該第一影像資料輸出到該顯示部，該編碼器包括配置以利用權重濾波器進行卷積處理的神經網路，該編碼器包括記憶單元陣列及移位暫存器，該記憶單元陣列配置以儲存該權重濾波器的濾波值，該移位暫存器包括t×m級保持電路，該移位暫存器配置以將t×s個該第一影像資料一次性地輸出到該記憶單元陣列，並且，該卷積處理包括利用該第一影像資料和該濾波值的積和運算。
  2. 一種電子裝置，包括： 包括編碼器及解碼器的自編碼器；源極驅動器電路；以及包括n行m列的像素的顯示部，其中n和m都是1以上的整數，其中，該顯示部包括複數個像素區域，該n行m列的像素中每一個該像素區域包括t行s列的像素，t是1以上且n以下的整數，s是1以上且m以下的整數，該編碼器包括配置以利用權重濾波器進行卷積處理的功能的神經網路，該編碼器包括記憶單元陣列及移位暫存器，該記憶單元陣列配置以儲存該權重濾波器的濾波值，該移位暫存器包括t×m級保持電路，並且，該移位暫存器配置以將t×s個該第一影像資料一次性地輸出到該記憶單元陣列。
  3. 如請求項2所述之電子裝置，其中，該編碼器配置以藉由特徵抽取將第一影像資料轉換為第二影像資料且將該第二影像資料輸出到該解碼器，該解碼器配置以將該第二影像資料恢復到該第一影像資料且將該第一影像資料輸出到該源極驅動器電路，並且，該源極驅動器電路配置以將該第一影像資料輸出到該顯示部。
  4. 如請求項2所述之電子裝置，其中該卷積處理包括利用該第一影像資料和該權重濾波器的該濾波值的積和運算。
  5. 一種電子裝置，包括：包括編碼器及解碼器的自編碼器， 包括n行m列的像素的顯示部，其中n和m都是1以上的整數，其中，該顯示部包括複數個像素區域，該n行m列的像素中每一個該像素區域包括t行s列的像素，t是1以上且n以下的整數，s是1以上且m以下的整數，該編碼器包括配置以利用權重濾波器進行卷積處理的功能的神經網路，該編碼器配置以藉由特徵抽取將第一影像資料轉換為第二影像資料且將該第二影像資料輸出到該解碼器，該解碼器配置以將該第二影像資料恢復到該第一影像資料並輸出該第一影像資料，該編碼器包括記憶單元陣列及移位暫存器，該移位暫存器包括t×m級保持電路，該移位暫存器配置以將t×s個該第一影像資料一次性地輸出到該記憶單元陣列，並且，該卷積處理包括利用儲存在該記憶單元陣列的該第一影像資料和該權重濾波器的濾波值的積和運算。
  6. 如請求項5所述之電子裝置，還包括：源極驅動器電路。
TW111113922A 2017-01-26 2018-01-25 半導體裝置、包括該半導體裝置的電子裝置 TWI815395B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2017011939 2017-01-26
JP2017-011939 2017-01-26
JP2017026719 2017-02-16
JP2017-026719 2017-02-16
JP2017031672 2017-02-23
JP2017-031672 2017-02-23

Publications (2)

Publication Number Publication Date
TW202231065A TW202231065A (zh) 2022-08-01
TWI815395B true TWI815395B (zh) 2023-09-11

Family

ID=62906647

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107102736A TWI761437B (zh) 2017-01-26 2018-01-25 半導體裝置、包括該半導體裝置的電子裝置
TW111113922A TWI815395B (zh) 2017-01-26 2018-01-25 半導體裝置、包括該半導體裝置的電子裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW107102736A TWI761437B (zh) 2017-01-26 2018-01-25 半導體裝置、包括該半導體裝置的電子裝置

Country Status (4)

Country Link
US (3) US10650766B2 (zh)
JP (2) JP7054630B2 (zh)
TW (2) TWI761437B (zh)
WO (1) WO2018138603A1 (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7075358B2 (ja) 2017-01-26 2022-05-25 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
WO2018138603A1 (en) 2017-01-26 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
WO2018234919A1 (ja) 2017-06-21 2018-12-27 株式会社半導体エネルギー研究所 ニューラルネットワークを有する半導体装置
US10720098B2 (en) * 2017-11-15 2020-07-21 Facebook Technologies, Llc Pulse-width-modulation control of micro LED
EP3783477B1 (en) 2017-12-27 2021-11-17 Cambricon Technologies Corporation Limited Integrated circuit chip device
US11468302B2 (en) 2018-03-13 2022-10-11 Recogni Inc. Efficient convolutional engine
CN208141792U (zh) 2018-05-28 2018-11-23 北京京东方技术开发有限公司 移位寄存器单元、电路结构、驱动电路及显示装置
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10924090B2 (en) * 2018-07-20 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising holding units
TWI675363B (zh) * 2018-09-04 2019-10-21 友達光電股份有限公司 顯示器、顯示器驅動裝置及其驅動方法
US11461623B2 (en) * 2018-10-18 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for defect-tolerant memory-based artificial neural network
US11417704B2 (en) * 2018-10-19 2022-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10325371B1 (en) * 2019-01-22 2019-06-18 StradVision, Inc. Method and device for segmenting image to be used for surveillance using weighted convolution filters for respective grid cells by converting modes according to classes of areas to satisfy level 4 of autonomous vehicle, and testing method and testing device using the same
US10373317B1 (en) * 2019-01-22 2019-08-06 StradVision, Inc. Learning method and learning device for attention-driven image segmentation by using at least one adaptive loss weight map to be used for updating HD maps required to satisfy level 4 of autonomous vehicles and testing method and testing device using the same
US10339424B1 (en) * 2019-01-22 2019-07-02 StradVision, Inc. Method and device of neural network operations using a grid generator for converting modes according to classes of areas to satisfy level 4 of autonomous vehicles
US10402977B1 (en) * 2019-01-25 2019-09-03 StradVision, Inc. Learning method and learning device for improving segmentation performance in road obstacle detection required to satisfy level 4 and level 5 of autonomous vehicles using laplacian pyramid network and testing method and testing device using the same
US10410352B1 (en) * 2019-01-25 2019-09-10 StradVision, Inc. Learning method and learning device for improving segmentation performance to be used for detecting events including pedestrian event, vehicle event, falling event and fallen event using edge loss and test method and test device using the same
CN109935206B (zh) * 2019-04-15 2021-08-20 京东方科技集团股份有限公司 基于神经网络的显示器件亮度补偿方法、装置及设备
CN113785346A (zh) * 2019-05-10 2021-12-10 株式会社半导体能源研究所 显示装置
US20200410319A1 (en) * 2019-06-26 2020-12-31 Micron Technology, Inc. Stacked artificial neural networks
CN112183734A (zh) * 2019-07-03 2021-01-05 财团法人工业技术研究院 神经元电路
CN112242441A (zh) * 2019-07-16 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管
KR20210010344A (ko) * 2019-07-16 2021-01-27 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
US20210034953A1 (en) * 2019-08-02 2021-02-04 Applied Materials, Inc. Reconfigurable finfet-based artificial neuron and synapse devices
US11256967B2 (en) * 2020-01-27 2022-02-22 Kla Corporation Characterization system and method with guided defect discovery
US11284045B2 (en) * 2020-04-22 2022-03-22 OmniVision Technologies. Inc. Image sensor with shifted color filter array pattern and bit line pairs
KR20210142476A (ko) * 2020-05-18 2021-11-25 매그나칩 반도체 유한회사 패널 제어 회로 및 이를 포함하는 표시 장치
CN111584596A (zh) * 2020-05-26 2020-08-25 京东方科技集团股份有限公司 显示基板、显示装置及制作方法
KR20220027382A (ko) * 2020-08-26 2022-03-08 삼성디스플레이 주식회사 표시 장치
CN114363921B (zh) * 2020-10-13 2024-05-10 维沃移动通信有限公司 Ai网络参数的配置方法和设备
US11450379B2 (en) 2020-12-10 2022-09-20 Micron Technology, Inc. Ultra-compact page buffer
TWI770922B (zh) * 2021-03-31 2022-07-11 財團法人工業技術研究院 低精度神經網路的資料特徵擴增系統及方法
CN113077829B (zh) * 2021-04-20 2023-04-28 清华大学 基于忆阻器阵列的数据处理方法、电子装置
KR20220161903A (ko) * 2021-05-31 2022-12-07 엘지디스플레이 주식회사 표시패널, 표시패널을 포함한 표시장치, 및 이를 이용한 개인 몰입형 시스템
CN113256541B (zh) * 2021-07-16 2021-09-17 四川泓宝润业工程技术有限公司 利用机器学习对钻井平台监控画面进行去水雾的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105847968A (zh) * 2016-03-21 2016-08-10 京东方科技集团股份有限公司 基于深度学习的解像方法和系统
US20160247466A1 (en) * 2009-04-08 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03254223A (ja) * 1990-03-02 1991-11-13 Eastman Kodak Japan Kk アナログデータ伝送方式
JPH07134279A (ja) * 1993-11-12 1995-05-23 Sharp Corp アクティブマトリクス型液晶表示装置
JP3251421B2 (ja) * 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
JP2000250495A (ja) * 1999-03-03 2000-09-14 Nec Corp 液晶表示パネルのデータ線駆動装置
JP2001306034A (ja) * 2000-04-21 2001-11-02 Toshiba Corp 平面表示装置及びその画像表示方法
KR100815898B1 (ko) * 2001-10-13 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시장치의 데이터 구동 장치 및 방법
US8487859B2 (en) * 2002-12-30 2013-07-16 Lg Display Co., Ltd. Data driving apparatus and method for liquid crystal display device
JP4400508B2 (ja) 2004-07-09 2010-01-20 セイコーエプソン株式会社 電気光学装置用駆動回路並びに電気光学装置及び電子機器
KR100611509B1 (ko) * 2004-12-10 2006-08-11 삼성전자주식회사 액정표시장치의 소스 구동회로 및 소스구동 방법
KR20070008289A (ko) * 2005-07-13 2007-01-17 삼성전자주식회사 디스플레이 장치 및 그것을 구비한 정보 처리 시스템,그리고 그것의 구동 방법
KR101277255B1 (ko) 2006-06-13 2013-06-26 서강대학교산학협력단 복합 영상 신호에서의 화질 개선 방법 및 그 장치, 복합영상 신호에서의 왜곡 제거 방법 및 그 장치
JP4997399B2 (ja) * 2006-12-27 2012-08-08 株式会社ジャパンディスプレイセントラル 液晶表示装置
KR101293570B1 (ko) * 2007-03-21 2013-08-06 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
US8165418B2 (en) * 2007-03-30 2012-04-24 Brother Kogyo Kabushiki Kaisha Image processor
JP2009175468A (ja) 2008-01-25 2009-08-06 Hitachi Displays Ltd 表示装置
KR100971216B1 (ko) * 2008-08-25 2010-07-20 주식회사 동부하이텍 디스플레이
JP5218311B2 (ja) * 2009-07-17 2013-06-26 日本電気株式会社 画像表示装置、画像表示方法および画像表示システム
JP2012256012A (ja) 2010-09-15 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置
KR20120052739A (ko) * 2010-11-16 2012-05-24 삼성전자주식회사 디스플레이 구동 장치 및 그것의 영상 데이터 압축 및 복원 방법
JP5912680B2 (ja) 2011-03-11 2016-04-27 株式会社半導体エネルギー研究所 表示装置および表示装置の駆動方法
US9076871B2 (en) * 2011-11-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5993897B2 (ja) * 2014-06-19 2016-09-14 ヤフー株式会社 特定装置、特定方法及び特定プログラム
JP6365258B2 (ja) * 2014-11-19 2018-08-01 株式会社デンソー 演算処理装置
US9716852B2 (en) 2015-04-03 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Broadcast system
JP6674838B2 (ja) * 2015-05-21 2020-04-01 株式会社半導体エネルギー研究所 電子装置
WO2017136083A1 (en) * 2016-02-05 2017-08-10 Google Inc. Compressing images using neural networks
WO2018071389A1 (en) * 2016-10-10 2018-04-19 Google Llc Very deep convolutional neural networks for end-to-end speech recognition
US10726583B2 (en) * 2016-12-30 2020-07-28 Intel Corporation System and method of encoding and decoding feature maps and weights for a convolutional neural network
WO2018138603A1 (en) * 2017-01-26 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
JP7075358B2 (ja) * 2017-01-26 2022-05-25 株式会社半導体エネルギー研究所 半導体装置、及び電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160247466A1 (en) * 2009-04-08 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
CN105847968A (zh) * 2016-03-21 2016-08-10 京东方科技集团股份有限公司 基于深度学习的解像方法和系统

Also Published As

Publication number Publication date
US20180211620A1 (en) 2018-07-26
US20210225310A1 (en) 2021-07-22
WO2018138603A1 (en) 2018-08-02
JP2022106726A (ja) 2022-07-20
US20200193927A1 (en) 2020-06-18
TW202231065A (zh) 2022-08-01
JP2018136528A (ja) 2018-08-30
TW201843998A (zh) 2018-12-16
US11373612B2 (en) 2022-06-28
US10650766B2 (en) 2020-05-12
TWI761437B (zh) 2022-04-21
JP7054630B2 (ja) 2022-04-14
US11062666B2 (en) 2021-07-13

Similar Documents

Publication Publication Date Title
TWI815395B (zh) 半導體裝置、包括該半導體裝置的電子裝置
JP7075358B2 (ja) 半導体装置、及び電子機器
KR102310656B1 (ko) 표시장치 및 전자기기
JP2022125357A (ja) 表示システム
JP7254994B2 (ja) 機械学習システム
CN109155122B (zh) 半导体装置
JP7170108B2 (ja) 半導体装置
JP6981760B2 (ja) 半導体装置
JP7208889B2 (ja) 放送システム
JP6907048B2 (ja) 半導体装置、記憶装置及び表示システム
JP7394197B2 (ja) 電子機器
JPWO2018189613A1 (ja) 半導体装置、撮像装置及び表示システム
JP6854686B2 (ja) 半導体装置、及び電子機器