JP7075358B2 - 半導体装置、及び電子機器 - Google Patents

Description

本発明の一態様は、半導体装置、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。

テレビジョン（ＴＶ）は、大画面化に伴い、高精細度の映像を視聴できることが望まれている。そのため、超高精細ＴＶ（ＵＨＤＴＶ）放送の実用化が推し進められている。ＵＨＤＴＶ放送が推進されている日本国では、２０１５年に通信衛星（ＣＳ）及び光回線による４Ｋ放送サービスが開始されている。今後、放送衛星（ＢＳ）によるＵＨＤＴＶ（４Ｋ、８Ｋ）の実用放送の開始が予定されている。そのため、８Ｋ放送に対応するための各種の電子機器が開発されている（非特許文献１）。

また、テレビジョンに限らず様々な電子機器に対して人工ニューラルネットワークなどを利用した人工知能を付する開発が進められている。人工ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上で人工ニューラルネットワークを構築する種々の研究が進められている。非特許文献２には、人工ニューラルネットワークによる自己学習機能を備えたチップに関する技術が記載されている。

さらに、特許文献１には、チャネル形成領域に酸化物半導体を有するトランジスタを用いた記憶装置によって、人工ニューラルネットワークを用いた計算に必要な重みデータを保持する発明が開示されている。

米国特許公開第２０１６／０３４３４５２号公報

Ｓ．Ｋａｗａｓｈｉｍａ，ｅｔ ａｌ．，"１３．３－Ｉｎ．８Ｋ Ｘ ４Ｋ ６６４－ｐｐｉ ＯＬＥＤ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ ＣＡＡＣ－ＯＳ ＦＥＴｓ，"ＳＩＤ ２０１４ ＤＩＧＥＳＴ，ｐｐ．６２７―６３０． Ｙｕｔａｋａ Ａｒｉｍａ ｅｔ ａｌ．，"Ａ Ｓｅｌｆ－Ｌｅａｒｎｉｎｇ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｃｈｉｐ ｗｉｔｈ １２５ Ｎｅｕｒｏｎｓ ａｎｄ １０Ｋ Ｓｅｌｆ－Ｏｒｇａｎｉｚａｔｉｏｎ Ｓｙｎａｐｓｅｓ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ－ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２６，ＮＯ．４，ＡＰＲＩＬ １９９１，ｐｐ．６０７－６１１．

８Ｋ放送における映像符号化方式には、新たな規格Ｈ．２６５ ｜ ＭＰＥＧ－Ｈ ＨＥＶＣ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｖｉｄｅｏ Ｃｏｄｉｎｇ）が採択されている。８Ｋ放送の映像の解像度（水平・垂直の画素数）は７６８０×４３２０であり、４Ｋ（３８４０×２１６０）の４倍、２Ｋ（１９２０×１０８０）の１６倍である。そのため、８Ｋ放送では大容量の画像データを取り扱う必要がある。

例えば、８Ｋ放送の信号を受信したテレビジョンにおいて、受信した放送信号を伸長（デコード）することによって、８Ｋ画像に相当するデータ量を取得する。その膨大な画像データを表示装置に伝送する場合、表示装置が高精細となるほど、画像データを伝送する配線の数が増えていく。そのため、配線などの部材コストは高くなり、加えて、画像データを伝送するときの消費電力も高くなる。

本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する電子機器を提供することを課題の一とする。

又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。

（１）
本発明の一態様は、エンコーダと、デコーダと、ソースドライバ回路と、表示部と、を有し、エンコーダの出力端子は、ソースドライバ回路の入力端子と電気的に接続され、ソースドライバ回路の出力端子は、デコーダの入力端子と電気的に接続され、エンコーダは、第１画像データに応じた第１アナログ信号がエンコーダに入力されることで、第１画像データを特徴抽出した第２画像データに変換する機能と、エンコーダの出力端子から、第２画像データを第２アナログ信号として出力する機能と、を有し、デコーダは、第２アナログ信号がデコーダの入力端子に入力されることで、第２画像データを第１画像データに復元する機能と、デコーダの出力端子から、復元した第１画像データを第３アナログ信号として出力する機能と、を有することを特徴とする半導体装置である。

（２）
又は、本発明の一態様は、上記（１）の構成において、エンコーダは、重みフィルタを用いて畳み込み処理を行う機能を有するニューラルネットワークを有し、エンコーダは、メモリセルアレイと、シフトレジスタと、を有し、メモリセルアレイは、重みフィルタのフィルタ値を格納する機能を有し、シフトレジスタは、第１画像データを表示部の画素領域ごとに順次メモリセルアレイに出力する機能を有し、畳み込み処理には、第１画像データとフィルタ値を用いた積和演算が含まれることを特徴とする半導体装置である。

（３）
又は、本発明の一態様は、上記（２）の構成において、第１画像データは、ｎ行ｍ列（ここでのｎ、ｍは１以上の整数である。）の画素データを有し、画素領域は、ｔ行ｓ列（ここでのｔは１以上ｎ以下の整数であり、ｓは１以上ｍ以下の整数である。）であり、シフトレジスタは、ｔ×ｍ段の保持回路を有し、シフトレジスタは、第１画像データからｔ×ｓの画素データを、メモリセルアレイに一括で出力する機能を有することを特徴とする半導体装置である。

（４）
又は、本発明の一態様は、上記（２）、又は（３）の構成において、メモリセルアレイは、第１トランジスタを有し、第１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。

（５）
又は、本発明の一態様は、上記（１）乃至（４）のいずれか一の構成において、オートエンコーダを有し、エンコーダと、デコーダと、はオートエンコーダに含まれていることを特徴とする半導体装置である。

（６）
又は、本発明の一態様は、上記（１）乃至（５）のいずれか一の構成において、アナログバッファ回路を有し、アナログバッファ回路の入力端子は、デコーダの出力端子と電気的に接続されることを特徴とする半導体装置である。

（７）
又は、本発明の一態様は、上記（１）乃至（６）のいずれか一の構成において、ソースドライバ回路は、ラッチ回路を有し、ラッチ回路は、エンコーダから出力される第２画像データを格納する機能と、デコーダに第２画像データを出力する機能と、を有することを特徴とする半導体装置である。

（８）
又は、本発明の一態様は、上記（７）の構成において、ラッチ回路は、第２トランジスタを有し、第２トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。

（９）
又は、本発明の一態様は、上記（１）乃至（８）のいずれか一の構成の半導体装置と、表示部と、を有し、表示部は、デコーダから出力された第３アナログ信号に応じた画像を表示することを特徴とする電子機器である。

（１０）
又は、本発明の一態様は、上記（９）の構成において、表示部は、画素に第３トランジスタを有し、第３トランジスタは、チャネル形成領域に水素化アモルファスシリコンを有することを特徴とする電子機器である。

（１１）
又は、本発明の一態様は、上記（９）の構成において、表示部は、画素に第３トランジスタを有し、第３トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする電子機器である。

本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する電子機器を提供することができる。

又は、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

電子機器の構成例を示すブロック図。 オートエンコーダの構成例を示すブロック図。 半導体装置の構成例を示すブロック図。 回路の構成例を示すブロック図。 シフトレジスタ及びラッチ回路の構成例を示す回路図。 半導体装置の構成例を示すブロック図。 ＣＮＮの構成例を示す図。 画素及びフィルタの構成例を示す図。 畳み込み処理の例を示す図。 畳み込み処理の例を示す図。 特徴マップの構成例を示す図。 半導体装置の一例を示す図。 半導体装置の一例を示す図。 半導体装置の一例を示す図。 半導体装置の一例を示す図。 階層型の人工ニューラルネットワークの一例を示す図。 階層型の人工ニューラルネットワークの一例を示す図。 階層型の人工ニューラルネットワークの一例を示す図。 回路の構成例を説明する図。 回路の構成例を示すブロック図。 演算処理回路の構成例を示すブロック図。 プログラマブルスイッチについて説明するブロック図と回路図。 回路の構成例を示すブロック図。 回路の構成例を示すブロック図。 回路の構成例を示すブロック図。 オートエンコーダの構成例を示すブロック図。 積和演算回路の一例を示すブロック図。 積和演算回路のオフセット回路の一例を示す回路図。 積和演算回路のオフセット回路の一例を示す回路図。 積和演算回路のオフセット回路の一例を示す回路図。 積和演算回路のオフセット回路の一例を示す回路図。 積和演算回路のメモリセルアレイの一例を示す回路図。 積和演算回路のオフセット回路の一例を示す回路図。 積和演算回路のメモリセルアレイの一例を示す回路図。 積和演算回路の動作例を示すタイミングチャート。 積和演算回路の動作例を示すタイミングチャート。 積和演算回路の動作例を示すタイミングチャート。 表示装置の構成例を示す図。 表示装置の構成例を示す図。 表示装置の構成例を示す図。 表示装置の構成例を示す図。 トランジスタの構成例を示す図。 レーザ照射方法およびレーザ結晶化装置を説明する図。 レーザ照射方法を説明する図。 画素回路の構成例を説明する、回路図及びタイミングチャート。 電子機器の一例を示す図。 トランジスタの構成例を示す上面図および断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 金属酸化物の原子数比の範囲を説明する図。 トランジスタの構成例を示す上面図および断面図。

本明細書などにおいて、人工ニューラルネットワーク（ＡＮＮ、以後、ニューラルネットワークと呼称する。）とは、生物の神経回路網を模したモデル全般を指す。一般的には、ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。

シナプスの結合強度（重み係数ともいう。）は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。

また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。

ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、一般的には多層構造としたニューラルネットワークは「ディープニューラルネットワーク」（ＤＮＮ）と呼称され、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称される場合がある。

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ（又はＯＳトランジスタ）と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成について説明する。

図１は、表示装置、受信機などを有する電子機器を示すブロック図である。電子機器１０は、表示装置１１と、受信機１２と、を有する。また、図１には、放送信号を受信するアンテナＡＮＴと、電子機器１０の操作を行うリモコンＲＣと、を図示している。

表示装置１１は、表示部ＰＡと、ゲートドライバ回路ＧＤと、ソースドライバ回路ＳＤと、タイミングコントローラＴＣと、デコーダＡＩＤと、を有する。

受信機１２は、受信部ＲＣＶと、インターフェースＩ／Ｆと、制御部ＣＰと、アナログフロントエンドＡＦＥと、デコーダＤＥＣと、画像処理部ＰＰと、エンコーダＡＩＥと、を有する。

なお、図１に示す電子機器１０において、表示装置１１が有するデコーダＡＩＤと、受信機１２が有するエンコーダＡＩＥと、によって、オートエンコーダ１３が構成されている。また、図１において、ソースドライバ回路ＳＤは、オートエンコーダ１３に含まれていない構成を示しているが、ソースドライバ回路ＳＤはオートエンコーダ１３に含まれている構成としてもよい。

アンテナＡＮＴは、受信機１２のアナログフロントエンドＡＦＥと電気的に接続され、アナログフロントエンドＡＦＥは、デコーダＤＥＣと電気的に接続されている。デコーダＤＥＣは、画像処理部ＰＰと電気的に接続され、画像処理部ＰＰは、制御部ＣＰと、エンコーダＡＩＥと、タイミングコントローラＴＣと、に電気的に接続されている。受信部ＲＣＶは、インターフェースＩ／Ｆと電気的に接続され、インターフェースＩ／Ｆは、制御部ＣＰと電気的に接続されている。制御部ＣＰは、エンコーダＡＩＥと電気的に接続され、エンコーダＡＩＥは、ソースドライバ回路ＳＤと電気的に接続されている。

ソースドライバ回路ＳＤは、デコーダＡＩＤと電気的に接続されている。タイミングコントローラＴＣは、ソースドライバ回路ＳＤと、ゲートドライバ回路ＧＤと、に電気的に接続されている。表示部ＰＡは、デコーダＡＩＤと、ゲートドライバ回路ＧＤと、に電気的に接続されている。

アンテナＡＮＴは、人工衛星、又は電波塔からの放送電波を受信して、電気信号に変換する機能を有する。また、アンテナＡＮＴは、該電気信号をアナログフロントエンドＡＦＥに送信する機能を有する。

アナログフロントエンドＡＦＥは、該電気信号に含まれるチャンネルの信号を抽出して、放送信号として復調する機能を有する。また、アナログフロントエンドＡＦＥは、当該放送信号を、デコーダＤＥＣに送信する機能を有する。

デコーダＤＥＣは、放送信号に含まれる、画像データ、及び音声データを復号伸長する機能を有する。特に、当該画像データは、デコーダＤＥＣから画像処理部ＰＰに送信される。また、音声データは、電子機器１０が有する音声制御部、音声出力器などに送信される。なお、図１では、音声制御部、音声出力器は図示していない。

画像処理部ＰＰは、伸長した画像データに対して、各種画像処理を行う機能を有する。例えば、画像処理部ＰＰは、ガンマ補正回路、調光回路、調色回路を有することができる。また、表示部ＰＡに有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子が含まれ、且つソースドライバ回路ＳＤが当該有機ＥＬ素子に流れる電流を検出する電流検出回路を有する場合、画像処理部ＰＰはＥＬ補正回路を有することができる。補正の施された画像データは、エンコーダＡＩＥに送信される。

オートエンコーダ１３、オートエンコーダ１３が有するエンコーダＡＩＥ及びデコーダＡＩＤについては、後述する。

ユーザが電子機器１０を操作する手段として、リモコンＲＣを用いた方法がある。リモコンＲＣは、ユーザの操作によって、電子機器１０に対して制御信号を送ることができる。該制御信号とは、例えば、アンテナＡＮＴから受信した放送信号に含まれる各局の番組を選択する信号が挙げられる。また、該制御信号とは、例えば、表示装置に表示される画像の色調、明るさなどを調節する信号も挙げられる。また、該制御信号とは、例えば、電子機器１０が画像データを録画及び再生する機能を有する場合、当該画像データの再生、巻き戻し、早送り、停止などを行う信号、なども挙げられる。リモコンＲＣから送信する制御信号は、例えば、赤外線、又は電波などがある。

また、ユーザが電子機器１０を操作する手段は、図１の構成に限定せず、例えば、電子機器１０に備わる入力キーなどによって、ユーザが直接電子機器１０を操作する構成としてもよい。

受信部ＲＣＶは、リモコンＲＣからの制御信号を受信する機能を有する。受信部ＲＣＶは、該制御信号を受信することで、該制御信号をインターフェースＩ／Ｆに送信する機能を有する。

インターフェースＩ／Ｆは、該制御信号を電気信号に変換して、制御部ＣＰに送信する機能を有する。

制御部ＣＰは、インターフェースＩ／Ｆより送られた電気信号を解読する機能と、該電気信号に基づいて、画像処理内容の制御、オートエンコーダ１３の重み係数の更新、及びオートエンコーダ１３のニューラルネットワークの構成の変更を実行するために必要なデータを生成する機能と、を有する。そして、当該データは、制御信号として、画像処理部ＰＰ、オートエンコーダ１３などに送信される。

タイミングコントローラＴＣは、ソースドライバ回路ＳＤ、及びゲートドライバ回路ＧＤで使用するタイミング信号（例えば、後述するクロック信号ＣＬＫなど。）を生成する機能を有する。また、タイミング信号は、画像処理部ＰＰから送られる画像データに含まれるフレームレートなどを基に生成される。なお、当該タイミング信号は、画像処理部ＰＰから送られる画像データのフレームレートに限定して生成されなくてもよい。

ソースドライバ回路ＳＤは、オートエンコーダ１３が有するエンコーダＡＩＥから出力された画像データを受け取る機能と、デコーダＡＩＤに対して、当該画像データを送信する機能を有する。なお、当該画像データのデコーダＡＩＤへの送信は、タイミングコントローラＴＣから送られるタイミング信号に基づいて行ってもよい。なお、ソースドライバ回路ＳＤの詳細は後述する。

ゲートドライバ回路ＧＤは、表示部ＰＡが有する画素に対して、選択信号を送信する機能を有する。なお、選択信号の当該画素への送信は、タイミングコントローラＴＣから送られるタイミング信号に基づいて行われる。

表示装置１１が有するデコーダＡＩＤ、タイミングコントローラＴＣ、ソースドライバ回路ＳＤ、及びゲートドライバ回路ＧＤの少なくとも一は、表示部ＰＡが形成されている基板に、形成することができる場合がある。又は、表示装置１１が有するデコーダＡＩＤ、タイミングコントローラＴＣ、ソースドライバ回路ＳＤ、及びゲートドライバ回路ＧＤの少なくとも一は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）として、表示部ＰＡが形成されている基板に、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で実装することができる場合がある。又は、表示装置１１が有するデコーダＡＩＤ、タイミングコントローラＴＣ、ソースドライバ回路ＳＤ、及びゲートドライバ回路ＧＤの少なくとも一は、ＩＣとして、表示部ＰＡが形成されている基板に接続されているＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で実装することができる場合がある。

表示部ＰＡは、表示素子を有する。表示素子としては、例えば、透過型液晶素子、反射型液晶素子、有機ＥＬ素子などを用いることができる。また、表示素子の配置方法としては、例えば、マトリクス状に設けることができる。

＜オートエンコーダ＞
次に、オートエンコーダ１３について説明する。

オートエンコーダ１３は、ニューラルネットワークを利用した回路であり、一例を図２に示す。なお、図２では、オートエンコーダ１３の他に、画像処理部ＰＰと、ソースドライバ回路ＳＤも図示している。

オートエンコーダ１３が有するエンコーダＡＩＥは、入力層ＩＬと、中間層ＭＬ１と、中間層ＭＬ２と、を有し、オートエンコーダ１３が有するデコーダＡＩＤは、中間層ＭＬ３と、中間層ＭＬ４と、出力層ＯＬと、を有する。つまり、オートエンコーダ１３では、入力層ＩＬと、中間層ＭＬ１乃至中間層ＭＬ４と、出力層ＯＬと、によって階層型のニューラルネットワークが構成されている。

画像処理部ＰＰから送られる画像データは、オートエンコーダ１３が有するエンコーダＡＩＥの入力層ＩＬに入力される。つまり、当該画像データは、階層型のニューラルネットワークの入力データとして扱われる。階層型のニューラルネットワークについては、実施の形態３で説明する。

エンコーダＡＩＥにおける階層型のニューラルネットワークは、階層が進む毎に、ニューロンの数が減少する構成とする。つまり、中間層ＭＬ１が有するニューロンの数は、入力層ＩＬが有するニューロンの数よりも少なく、且つ中間層ＭＬ２が有するニューロンの数は、中間層ＭＬ１が有するニューロンの数よりも少なくなっている。

デコーダＡＩＤにおける階層型のニューラルネットワークは、階層が進む毎に、ニューロンの数が増加する構成とする。つまり、中間層ＭＬ４が有するニューロンの数は、中間層ＭＬ３が有するニューロンの数よりも多く、且つ出力層ＯＬが有するニューロンの数は、中間層ＭＬ４が有するニューロンの数よりも多くなっている。

上記の構成により、エンコーダＡＩＥ内では中間層ＭＬ２が有するニューロンの数が一番少なくなり、デコーダＡＩＤ内では中間層ＭＬ３が有するニューロンの数が一番少なくなる。そのため、ソースドライバ回路ＳＤを介して、中間層ＭＬ２のニューロンと中間層ＭＬ３のニューロンとの接続する配線を少なくすることができる。つまり、表示装置１１のデコーダＡＩＤと受信機１２のエンコーダＡＩＥとを電気的に接続する配線を少なくすることができる。

オートエンコーダ１３のエンコーダＡＩＥでは、画像処理部ＰＰから画像データに応じたアナログ信号がエンコーダＡＩＥに送られることによって、当該画像データを特徴抽出した画像データに変換する処理が行われ、オートエンコーダ１３のデコーダＡＩＤでは、特徴抽出された画像データを元の画像データに復元して、元の画像データをアナログ信号として出力層ＯＬから出力する処理が行われる。

オートエンコーダ１３のデコーダＡＩＤの出力層ＯＬから出力された、復元された画像データは、表示部ＰＡに送信される。

なお、オートエンコーダ１３によって構成される階層型のニューラルネットワークでは、各層間で全結合とすることもでき、又は、各層間で部分結合とすることができる。

なお、図２に示すオートエンコーダ１３では、入力層ＩＬと、中間層ＭＬ１乃至中間層ＭＬ４と、出力層ＯＬと、によって階層型のニューラルネットワークが構成されているが、本発明の一態様は、これに限定されない。例えば、階層型のニューラルネットワークの構成は、図２のオートエンコーダ１３の有する中間層の数を増減した構成としてもよい。

＜ソースドライバ回路＞
次に、ソースドライバ回路ＳＤの構成例について説明する。

図３（Ａ）は、ソースドライバ回路ＳＤとエンコーダＡＩＥとデコーダＡＩＤと表示部ＰＡとアナログバッファ回路ＡＢ２と、を示したブロック図である。なお、ソースドライバ回路ＳＤの一部については、回路構成を図示している。

ソースドライバ回路ＳＤは、シフトレジスタＳＲと、ラッチ回路ＬＴ１と、ラッチ回路ＬＴ２と、を有する。なお、本実施の形態において、表示部ＰＡの有する画素（表示素子）は、マトリクス状に配置しているものとする。そのため、図３（Ａ）に示す構成例では、ソースドライバ回路ＳＤが有するラッチ回路ＬＴ１と、ラッチ回路ＬＴ２と、は、それぞれ表示部ＰＡの１行に含まれる画素の個数分、示している。

シフトレジスタＳＲは、スタートパルス信号ＳＰが入力される端子と、クロック信号ＣＬＫが入力される端子と、出力端子ＳＥＬ［１］乃至出力端子ＳＥＬ［ｎ］と、を有する。なお、ｎは１以上の整数であり、表示部ＰＡの有する画素（表示素子）がマトリクス状に配置している場合において、表示部ＰＡの１行に含まれる画素の個数としている。また、図３（Ａ）には、出力端子ＳＥＬ［１］、出力端子ＳＥＬ［ｊ］、出力端子ＳＥＬ［ｎ］を図示しており、特に、ｊは１以上ｎ以下の整数とする。

ラッチ回路ＬＴ１、及びラッチ回路ＬＴ２は、それぞれ、入力端子Ｄと、出力端子Ｑと、クロック入力端子と、を有する。

次に、図３（Ａ）に示すソースドライバ回路ＳＤとデコーダＡＩＤと表示部ＰＡとアナログバッファ回路ＡＢ２の接続構成、及びソースドライバ回路ＳＤの回路構成について説明する。なお、ソースドライバ回路ＳＤの回路構成の説明については、ｊ列に着目して説明する。

エンコーダＡＩＥの中間層ＭＬ２は、ソースドライバ回路ＳＤが有するラッチ回路ＬＴ１の入力端子Ｄと電気的に接続されている。

ラッチ回路ＬＴ１の出力端子Ｑは、ラッチ回路ＬＴ２の入力端子Ｄと電気的に接続されている。ラッチ回路ＬＴ１のクロック入力端子は、シフトレジスタＳＲの出力端子ＳＥＬ［ｊ］と電気的に接続されている。

ラッチ回路ＬＴ２の出力端子Ｑは、デコーダＡＩＤの中間層ＭＬ３と電気的に接続されている。デコーダＡＩＤの出力層ＯＬは、アナログバッファ回路ＡＢ２と電気的に接続されている。

アナログバッファ回路ＡＢ２の出力端子は、表示部ＰＡと電気的に接続されている。具体的には、アナログバッファ回路ＡＢ２の出力端子から出力される電気信号は、表示部ＰＡが有する１列の画素（表示素子）に対して、送信される。

ところで、図３（Ａ）に示すソースドライバ回路ＳＤは、１つのデコーダＡＩＤが、表示部ＰＡの有する１列の画素に対応するように構成されているが、本発明の一態様の半導体装置は、当該構成に限定されない。

例えば、図４（Ａ）に示すとおり、アナログバッファ回路ＡＢ２は、表示部ＰＡとの電気的接続において、その間にデマルチプレクサＤＭＰＸと、駆動回路ＳＤＭ１と、を介してもよい。アナログバッファ回路ＡＢ２の出力端子は、デマルチプレクサＤＭＰＸの入力端子と電気的に接続され、デマルチプレクサＤＭＰＸの複数の出力端子は、駆動回路ＳＤＭ１の複数の入力端子とそれぞれ電気的に接続され、駆動回路ＳＤＭ１の複数の出力端子は、表示部ＰＡの複数列の画素ＰＸとそれぞれ電気的に接続されている。

デマルチプレクサＤＭＰＸは、デコーダＡＩＤから復元された画像データを受け取ることで、当該画像データに対応する列を選択して、該当する駆動回路ＳＤＭ１の入力端子に入力される。入力された当該画像データは、駆動回路ＳＤＭ１で保持される。駆動回路ＳＤＭ１の全ての入力端子に画像データが入力されて、当該画像データが保持されたとき、一括で表示部ＰＡの複数列の画素ＰＸに対して、保持された画像データの送信を行う。

このような構成にすることで、１つのデコーダＡＩＤが、複数列の画素に対して画像データを送信することができる。

また、例えば、デコーダＡＩＤは、複数の出力端子を有する構成としてもよい。その場合の構成例を、図３（Ｂ）に示す。図３（Ｂ）に示す構成では、１つのデコーダＡＩＤが複数の出力端子を有し、そのそれぞれの出力端子が複数のアナログバッファ回路ＡＢ２の入力端子に電気的に接続され、複数のアナログバッファ回路ＡＢ２の出力端子が、表示部ＰＡと電気的に接続されている。

図３（Ｂ）における、デコーダＡＩＤから表示部ＰＡが有する画素までの接続構成例について説明する。

図４（Ｂ１）は、デコーダＡＩＤの複数の出力端子が、複数のアナログバッファ回路ＡＢ２の入力端子にそれぞれ電気的に接続され、複数のアナログバッファ回路ＡＢ２の出力端子が表示部ＰＡの複数列に有する画素ＰＸにそれぞれ電気的に接続されている構成を示している。

図４（Ｂ２）は、デコーダＡＩＤの複数の出力端子が、複数のアナログバッファ回路ＡＢ２の入力端子にそれぞれ電気的に接続され、複数のアナログバッファ回路ＡＢ２の出力端子が表示部ＰＡの１列に有する画素ＰＸにそれぞれ電気的に接続されている構成を示している。特に、図４（Ｂ２）では、複数のアナログバッファ回路ＡＢ２の出力端子と電気的に接続されているそれぞれの画素ＰＸをまとめて画素列ＰＸＳと記載し、画素列ＰＸＳが複数、列方向に並んでいる構成を記載している。これにより、１つの画素列ＰＸＳが有する全ての画素ＰＸに同時に選択信号を送信することで、当該１つの画素列ＰＸＳが有する全ての画素ＰＸに画像データを送信することができる。

また、図４（Ｂ１）の構成と図４（Ｂ２）の構成を組み合わせた構成を図４（Ｂ３）に示す。図４（Ｂ３）は、デコーダＡＩＤの複数の出力端子が、複数のアナログバッファ回路ＡＢ２の入力端子にそれぞれ電気的に接続され、複数のアナログバッファ回路ＡＢ２の出力端子が駆動回路ＳＤＭ２の複数の入力端子とそれぞれ電気的に接続され、駆動回路ＳＤＭ２の複数の出力端子は、表示部ＰＡの複数列の画素ＰＸとそれぞれ電気的に接続されている。特に、図４（Ｂ３）では、駆動回路ＳＤＭ２の複数の出力端子と電気的に接続されている、行方向に一又は複数、列方向に一又は複数の画素ＰＸをまとめて画素部ＰＸＢと記載し、画素部ＰＸＢは複数、列方向に並んでいる構成を記載している。これにより、１つの画素部ＰＸＢが有する全ての画素ＰＸに同時に選択信号を送信することで、当該１つの画素部ＰＸＢが有する全ての画素ＰＸに画像データを送信することができる。

なお、駆動回路ＳＤＭ２は、画像データを順次保持し、かつ画素部ＰＸＢ内の画素ＰＸに一括に画像データを書きこむための駆動回路として記載している。しかし、エンコーダＡＩＥ及びデコーダＡＩＤに入力される画像データによっては、駆動回路ＳＤＭ２を不要としてもよい。

図３（Ａ）に示すソースドライバ回路ＳＤと表示部ＰＡとの接続構成を図４（Ａ）に示す構成にすることで、又は、図３（Ｂ）に示すソースドライバ回路ＳＤと表示部ＰＡとの接続構成を図４（Ｂ１）乃至（Ｂ３）に示すいずれかの構成にすることで、表示部ＰＡが有する領域（１行又は複数行に含まれる画素ＰＸ、画素列ＰＸＳ、又は画素部ＰＸＢ）に対応する画像データと、１回の選択信号と、を表示部ＰＡに送信することによって、当該領域に画像データに対応する画像を表示することができる。

次に、図３（Ａ）、（Ｂ）に示すソースドライバ回路ＳＤの動作について説明する。

オートエンコーダ１３は、画像処理部ＰＰからの画像データが入力されることによって、エンコーダＡＩＥで、当該画像データを特徴抽出された画像データに変換する処理を行い、デコーダＡＩＤで、特徴抽出された画像データに元の画像データに復元する処理を行う。図３（Ａ）、（Ｂ）では、画像処理部ＰＰからエンコーダＡＩＥに画像データ（図３（Ａ）、（Ｂ）では、画像処理部ＰＰから送られた画像データを信号Ｓｉｇと記載している。）が送られ、当該画像データが特徴抽出された画像データに変換される。特徴抽出された画像データはソースドライバ回路ＳＤに入力されて、対応する各列のラッチ回路ＬＴ１、ラッチ回路ＬＴ２を介して、デコーダＡＩＤに入力される。デコーダＡＩＤは、特徴抽出された画像データを元の画像データへの復元を行う。

ラッチ回路ＬＴ１及びラッチ回路ＬＴ２の動作を含め、本発明の一態様の半導体装置の具体的な動作について説明する。

図３（Ａ）、（Ｂ）に示すとおり、画像処理部ＰＰから送られてきた画像データは、エンコーダＡＩＥによって、特徴抽出された画像データに変換される。特徴抽出された画像データは、ラッチ回路ＬＴ１の入力端子Ｄに入力される。このとき、シフトレジスタＳＲによって、各列のラッチ回路ＬＴ１にそれぞれ対応する画像データが順次格納される。これにより、複数のラッチ回路ＬＴ１は、１行分又は複数行分の画像データを保持する。

複数のラッチ回路ＬＴ１の、特徴抽出された画像を保持するタイミングは、シフトレジスタＳＲの出力端子ＳＥＬ［ｊ］から出力される出力信号によって定まる。シフトレジスタＳＲは、タイミングコントローラＴＣから送られるスタートパルス信号ＳＰ、クロック信号ＣＬＫなどに応じて、出力端子ＳＥＬ［１］乃至出力端子ＳＥＬ［ｎ］から、順次出力信号を出力する回路である。

例えば、シフトレジスタＳＲは、図５（Ａ）に示すような構成とすればよい。図５（Ａ）に示すシフトレジスタＳＲは、ラッチ回路ＳＲ［０］乃至ラッチ回路ＳＲ［ｎ］（ここでのｎは１以上の整数である。）と、ＡＮＤ回路ＡＤ［１］乃至ＡＮＤ回路ＡＤ［ｎ］と、ＮＯＴ回路ＮＴと、を有する。但し、図５（Ａ）では、ラッチ回路ＳＲ［０］、ラッチ回路ＳＲ［１］、ラッチ回路ＳＲ［２］、ラッチ回路ＳＲ［ｎ－１］、ラッチ回路ＳＲ［ｎ］、ＡＮＤ回路ＡＤ［１］、ＡＮＤ回路ＡＤ［２］、ＡＮＤ回路ＡＤ［ｎ－１］、ＡＮＤ回路ＡＤ［ｎ］、ＮＯＴ回路ＮＴのみを図示しており、それ以外の回路の記載は省略している。

ラッチ回路ＳＲ［０］の入力端子Ｄは、スタートパルス信号ＳＰを与える配線と電気的に接続されている。ラッチ回路ＳＲ［ｊ－１］（ここでのｊは１以上ｎ以下の整数である。）の出力端子Ｑは、ラッチ回路ＳＲ［ｊ］の入力端子Ｄと電気的に接続されている。ラッチ回路ＳＲ［ｈ_ｅｖｅｎ］（ｈ_ｅｖｅｎは０以上ｎ以下の整数のうちの偶数である。）のクロック入力端子は、クロック信号ＣＬＫを与える配線と電気的に接続され、ＮＯＴ回路ＮＴの入力端子は、該配線と電気的に接続されている。ラッチ回路ＳＲ［ｈ_ｏｄｄ］（ｈ_ｏｄｄは１以上ｎ以下の整数のうちの奇数である。）のクロック入力端子は、ＮＯＴ回路ＮＴの出力端子と電気的に接続されている。なお、図５（Ａ）の構成例では、ｎ－１を奇数とし、ｎを偶数とする。

ＡＮＤ回路ＡＤ［ｊ］の第１入力端子は、ラッチ回路ＳＲ［ｊ－１］の出力端子Ｑと電気的に接続され、ＡＮＤ回路ＡＤ［ｊ］の第２入力端子は、ラッチ回路ＳＲ［ｊ］の出力端子Ｑと電気的に接続されている。ＡＮＤ回路ＡＤ［ｊ］の出力端子は、シフトレジスタＳＲの出力端子ＳＥＬ［ｊ］として、各列のラッチ回路ＬＴ１のクロック入力端子と電気的に接続されている。なお、図５（Ａ）では、出力端子ＳＥＬ［１］、出力端子ＳＥＬ［２］、出力端子ＳＥＬ［ｎ－１］、出力端子ＳＥＬ［ｎ］を図示しており、それ以外の出力端子ＳＥＬの記載を省略している。

シフトレジスタＳＲの１段目のラッチ回路ＳＲ［０］の入力端子Ｄには、スタートパルス信号ＳＰが入力される。シフトレジスタＳＲは、入力されるクロック信号ＣＬＫに同期して、前段のラッチ回路の出力端子Ｑから、前段のラッチ回路の入力端子Ｄに入力された信号を、次段のラッチ回路の入力端子Ｄに入力する。つまり、クロック信号ＣＬＫのパルスが送られる度に、前段のラッチ回路の出力端子Ｑからの出力信号が、次段のラッチ回路の出力端子Ｑから出力される。

また、シフトレジスタＳＲの隣接するラッチ回路の出力端子Ｑから出力される信号が、論理値として”１”であった場合、隣接するラッチ回路の出力端子Ｑにそれぞれ電気的に接続されているＡＮＤ回路の出力端子から論理値”１”が出力される。つまり、スタートパルス信号ＳＰとして論理値”１”を入力し、クロック信号ＣＬＫのパルスを１回入力するごとによって、シフトレジスタＳＲの出力端子ＳＥＬ［１］から出力端子ＳＥＬ［ｎ］まで順に、論理値”１”を出力することができる。

ラッチ回路ＬＴ１のクロック入力端子は、シフトレジスタＳＲの出力端子ＳＥＬ［１］乃至出力端子ＳＥＬ［ｎ］の一に接続されている。そのため、シフトレジスタＳＲにスタートパルス信号ＳＰを入力し、且つクロック信号ＣＬＫのパルスを所定の回数分入力することにより、論理値”１”に対応する信号の電位がラッチ回路ＬＴ１のクロック入力端子に印加される。これにより、ラッチ回路ＬＴ１は、ラッチ回路ＬＴ１の入力端子Ｄに入力された画像データを保持することができる。

ラッチ回路ＬＴ１のクロック入力端子に論理値”１”に対応する信号が入力されたときに、エンコーダＡＩＥから出力された信号（特徴抽出された画像データ）が、ラッチ回路ＬＴ１によって保持される。なお、各列に対応する信号（特徴抽出された画像データ）を送信する場合、クロック信号ＣＬＫによってシフトレジスタＳＲの出力端子が切り換わるので、クロック信号ＣＬＫと同期して、信号（特徴抽出された画像データ）がソースドライバ回路ＳＤに入力されるように、電子機器１０を構成すればよい。

ラッチ回路ＬＴ１のクロック入力端子に論理値”０”に対応する信号が入力されたときに、ラッチ回路ＬＴ１によって保持された信号（特徴抽出された画像データ）の電位が出力端子Ｑから出力される。これにより、当該信号はラッチ回路ＬＴ２の入力端子Ｄに入力される。

複数のラッチ回路ＬＴ２は、信号ＳＬＴによって制御される。複数のラッチ回路ＬＴ２のクロック入力端子に信号ＳＬＴとして論理値”１”に対応する信号が入力されたときに、ラッチ回路ＬＴ２の入力端子Ｄに入力された信号（特徴抽出された画像データ）の電位が保持される。そして、複数のラッチ回路ＬＴ２のクロック入力端子に信号ＳＬＴとして論理値”０”に対応する信号を入力することで、複数のラッチ回路ＬＴ２は、一括で出力端子Ｑから、保持された信号（特徴抽出された画像データ）の電位を出力することができる。

複数のラッチ回路ＬＴ２から出力された信号（特徴抽出された画像データ）は、デコーダＡＩＤに入力される。これによって、特徴抽出された画像データは、元の画像データに復元される。復元された画像データは、デコーダＡＩＤから出力される。

デコーダＡＩＤから出力された画像データは、アナログバッファ回路ＡＢ２の入力端子に入力される。これにより、画像データは、アナログバッファ回路ＡＢ２によって、増幅度１で増幅されて、アナログバッファ回路ＡＢ２の出力端子から出力される。そして、アナログバッファ回路ＡＢ２の出力端子から出力された画像データは、表示部ＰＡに送られる。画像データは、表示部ＰＡの対応する画素に書き込まれることによって、表示装置１１に画像が表示される。

ソースドライバ回路ＳＤと、エンコーダＡＩＥと、デコーダＡＩＤと、の接続構成を図３（Ａ）（Ｂ）に示す通りにすることによって、図１に示す表示装置１１と受信機１２とを電気的に接続する配線の数を少なくすることができる。

なお、ラッチ回路ＬＴ１が保持する画像データは、デジタル信号のデータではなく、複数のアナログ信号のデータであることが好ましい。これは、エンコーダＡＩＥからデコーダＡＩＤまででは、ニューラルネットワークを利用して演算処理を行うので、デジタル信号で当該処理を行うよりもアナログ信号で当該処理を行ったほうが、演算回路など回路構成の規模を小さくすることができるためである。なお、エンコーダＡＩＥに画像データをデジタル信号として入力して、エンコーダＡＩＥからデコーダＡＩＤまでのニューラルネットワークの処理をデジタル信号で処理を行い、デコーダＡＩＤから出力された画像データ（デジタル信号）をデジタルアナログ変換回路によってアナログ信号に変換する構成としてもよい。

ここで、ラッチ回路ＬＴ１及びラッチ回路ＬＴ２の構成例を図５（Ｂ）に示す。図５（Ｂ）において、ラッチ回路ＬＴ１（ＬＴ２）は、トランジスタＴｒＸと、トランジスタＴｒＹと、ＮＯＴ回路ＮＴ２と、アナログバッファ回路ＡＢ３と、容量素子ＣＸと、を有する。なお、ラッチ回路ＬＴ１及びラッチ回路ＬＴ２の構成例は、図５（Ｂ）に限定せず、別の構成としてもよい。

トランジスタＴｒＸの第１端子は、入力端子Ｄと電気的に接続され、トランジスタＴｒＸの第２端子は、アナログバッファ回路ＡＢ３の入力端子と電気的に接続され、トランジスタＴｒＸのゲートは、クロック信号ＣＬＫＡを与える配線と電気的に接続されている。アナログバッファ回路ＡＢ３の出力端子は、トランジスタＴｒＹの第１端子と電気的に接続され、ＮＯＴ回路ＮＴ２の入力端子は、クロック信号ＣＬＫＡを与える配線と電気的に接続され、ＮＯＴ回路ＮＴ２の出力端子は、トランジスタＴｒＹのゲートと電気的に接続されている。トランジスタＴｒＹの第２端子は、出力端子Ｑと電気的に接続されている。容量素子ＣＸの第１端子は、トランジスタＴｒＸの第２端子と電気的に接続され、容量素子ＣＸの第２端子は、配線ＧＮＤＬと電気的に接続されている。

配線ＧＮＤＬは、基準電位を与える配線である。

図５（Ｂ）に示すとおり、トランジスタＴｒＸ及びトランジスタＴｒＹのそれぞれの導通状態、非導通状態は、クロック信号ＣＬＫＡによって、切り替えられる。例えば、クロック信号ＣＬＫＡに論理値”１”に相当する信号が入力されたとき、トランジスタＴｒＸは導通状態となり、トランジスタＴｒＹは非導通状態になる。また、例えば、クロック信号ＣＬＫＡに論理値”０”に相当する信号が入力されたとき、トランジスタＴｒＸは非導通状態となり、トランジスタＴｒＹは導通状態になる。

クロック信号ＣＬＫＡに論理値”１”に相当する信号が入力されたとき、入力端子Ｄに入力された信号の電位は、容量素子ＣＸによって、保持される。加えて、当該信号の電位は、アナログバッファ回路ＡＢ３の出力端子から、増幅度１で、出力される。なお、このとき、トランジスタＴｒＹは非導通状態なので、アナログバッファ回路ＡＢ３の出力端子から出力される信号の電位は、出力端子Ｑから出力されない。

次に、クロック信号ＣＬＫＡに論理値”０”に相当する信号が入力されたとき、トランジスタＴｒＸは非導通状態となり、トランジスタＴｒＹは導通状態になる。そのため、アナログバッファ回路ＡＢ３の出力端子から出力される信号の電位は、出力端子Ｑから出力される。また、トランジスタＴｒＸは非導通状態となるので、容量素子ＣＸの第１端子の電位を保持することができる。

なお、ラッチ回路ＬＴ１及びラッチ回路ＬＴ２が有するトランジスタＴｒＸは、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を有する酸化物を用いることが好ましい。このようなＯＳトランジスタをトランジスタＴｒＸに適用することで、トランジスタのオフ電流を非常に低くすることができる。つまり、容量素子ＣＸに保持された電位のリークを防ぐことができる。

なお、ソースドライバ回路ＳＤは、１行分又は複数行分の画像データをラッチ回路ＬＴ１に格納するまで、アナログバッファ回路ＡＢ２をパワーゲーティングして、当該行がゲートドライバ回路によって選択されたときにアナログバッファ回路ＡＢ２の駆動を開始する構成としてもよい。このような構成にすることで、ソースドライバ回路ＳＤを駆動するための消費電力を低減することができる。

なお、表示部ＰＡの画素に、ＯＳトランジスタを有している場合、画像データを長く保持できる。そのため、静止画を表示する際には、画像データの書き換え回数を少なくする、つまりフレームレートを低くすることができる。本明細書等では、フレームレートを低くして、表示装置を駆動する方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼称する。なお、アイドリング・ストップ（ＩＤＳ）駆動については、実施の形態６で詳述する。

アイドリング・ストップ（ＩＤＳ）駆動を行っているとき、表示部ＰＡに画像データを供給する必要は無いため、各回路をパワーゲーティングすることができる。このため、電子機器１０の消費電力を低減することができる。

ところで、図６に一般的なソースドライバ回路のブロック図を示す。ソースドライバ回路ＳＤＡは、シフトレジスタＳＲと、ラッチ回路ＬＴ１と、ラッチ回路ＬＴ２と、デジタルアナログ変換回路ＤＡと、アナログバッファ回路ＡＢ２と、を有する。なお、ソースドライバ回路ＳＤＡが有するアナログバッファ回路ＡＢ２と、ラッチ回路ＬＴ１と、ラッチ回路ＬＴ２と、は、表示部ＰＡの有する画素（表示素子）がマトリクス状に配置している場合において、１行に有する画素の個数分、有するものとする。つまり、ソースドライバ回路ＳＤＡは、図３（Ａ）に示す回路からエンコーダＡＩＥを取り除き、且つデコーダＡＩＤの代わりにデジタルアナログ変換回路ＤＡを設けた構成となっている。

次に、ソースドライバ回路ＳＤＡの具体的な回路構成について説明する。なお、本説明においては、ソースドライバ回路ＳＤＡのある１列に着目して説明する。

シフトレジスタＳＲの出力端子は、ラッチ回路ＬＴ１のクロック入力端子と電気的に接続され、ラッチ回路ＬＴ１の出力端子Ｑは、ラッチ回路ＬＴ２の入力端子Ｄと電気的に接続されている。ラッチ回路ＬＴ２の出力端子Ｑは、デジタルアナログ変換回路ＤＡの入力端子と電気的に接続され、デジタルアナログ変換回路ＤＡの出力端子は、アナログバッファ回路ＡＢ２の入力端子と電気的に接続されている。アナログバッファ回路ＡＢ２の出力端子は、表示部ＰＡと電気的に接続されている。具体的には、アナログバッファ回路ＡＢ２の出力端子から出力される電気信号は、表示部ＰＡが有する１列の画素（表示素子）に対して、送信される。

図６に示すとおり、デジタル信号である画像データＤＳは、ラッチ回路ＬＴ１の入力端子Ｄに入力される。このとき、シフトレジスタＳＲによって、各列のラッチ回路ＬＴ１にそれぞれ対応する画像データＤＳが順次格納される。これにより、複数のラッチ回路ＬＴ１は、１行分の画像データＤＳを保持する。

その後、信号ＳＬＴがラッチ回路ＬＴ２のクロック入力端子に入力されることで、複数のラッチ回路ＬＴ１が保持した１行分の画像データＤＳは、一括で複数のラッチ回路ＬＴ２に格納される。

複数のラッチ回路ＬＴ２に格納された画像データＤＳは、デジタルアナログ変換回路ＤＡによって、アナログ信号に変換され、アナログバッファ回路ＡＢ２を介して、表示部ＰＡに送信される。画像データは、表示部ＰＡの対応する画素に書き込まれることによって、表示装置１１に画像が表示される。

ここで、図３（Ａ）、（Ｂ）のソースドライバ回路ＳＤと、ソースドライバ回路ＳＤＡと、を比較する。ソースドライバ回路ＳＤＡは、デジタルアナログ変換回路ＤＡに入力されるまでは画像データはデジタル信号として取り扱うため、その回路構成上、画像データを１行ずつラッチ回路ＬＴ１、及びラッチ回路ＬＴ２に保持して表示部ＰＡに出力する必要がある。一方、ソースドライバ回路ＳＤは、エンコーダＡＩＥ及びデコーダＡＩＤによって、１行分、又は複数行分の画像データを特徴抽出した画像に変換して、その後特徴抽出した画像を元の画像データに復元して、表示部ＰＡに出力することができる。特に、複数行分の画像データを扱う場合、ソースドライバ回路ＳＤのラッチ回路ＬＴ１及びラッチ回路ＬＴ２は、複数行分の画像データが表示部ＰＡに書きこまれるまでは、新たに複数行分の画像データを取り込む必要がない。

表示部ＰＡに１フレーム分の画像を書きこむ場合、ラッチ回路ＬＴ１及びラッチ回路ＬＴ２への画像の取り込み回数は、ソースドライバ回路ＳＤＡよりもソースドライバ回路ＳＤのほうがより少なくすることができる。そのため、ソースドライバ回路ＳＤを構成することによって、表示部ＰＡに画像を書きこむときの消費電力を少なくすることができる。

なお、本発明の一態様は、図３（Ａ）、（Ｂ）に示すソースドライバ回路ＳＤの回路構成に限定されない。場合によって、状況に応じて、又は、必要に応じて、ソースドライバ回路ＳＤの回路構成を変更することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明したオートエンコーダの構成例について説明する。具体的には、オートエンコーダに含まれるエンコーダにおける特徴抽出に畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）を適用した構成例について説明する。

＜畳み込みニューラルネットワーク＞
図７に、ＣＮＮの構成例を示す。ＣＮＮは、畳み込み層ＣＬ、プーリング層ＰＬ、全結合層ＦＣＬによって構成されている。エンコーダＡＩＥにＣＮＮを用いる場合、ＣＮＮには画像処理部ＰＰから出力された画像データＩＰＤが入力され、特徴抽出が行われる。

畳み込み層ＣＬは、画像データに対して畳み込みを行う機能を有する。畳み込みは、画像データの一部と重みフィルタのフィルタ値との積和演算を繰り返すことにより行われる。畳み込み層ＣＬにおける畳み込みにより、画像の特徴が抽出される。

畳み込みには、一又は複数の重みフィルタを用いることができる。複数の重みフィルタを用いる場合、画像データに含まれる複数の特徴を抽出することが可能となる。図７には、重みフィルタとして３つのフィルタ（フィルタｆｉｌ_ａ、ｆｉｌ_ｂ、ｆｉｌ_ｃ）が用いられる例を示している。畳み込み層ＣＬに入力された画像データには、フィルタｆｉｌ_ａ、ｆｉｌ_ｂ、ｆｉｌ_ｃを用いたフィルタ処理が施され、画像データＤ_ａ、Ｄ_ｂ、Ｄ_ｃが生成される。

畳み込みが施された画像データＤ_ａ、Ｄ_ｂ、Ｄ_ｃは、活性化関数によって変換された後、プーリング層ＰＬに出力される。活性化関数としては、ＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔｓ）などを用いることができる。ＲｅＬＵは、入力値が負である場合は“０”を出力し、入力値が“０”以上である場合は入力値をそのまま出力する関数である。また、活性化関数として、シグモイド関数、ｔａｎｈ関数などを用いることもできる。

プーリング層ＰＬは、畳み込み層ＣＬから入力された画像データに対してプーリングを行う機能を有する。プーリングは、画像データを複数の領域に分割し、当該領域ごとに所定のデータを抽出してマトリクス状に配置する処理である。プーリングにより、畳み込み層ＣＬによって抽出された特徴を残しつつ、画像データが縮小される。なお、プーリングとしては、最大プーリング、平均プーリング、Ｌｐプーリングなどを用いることができる。

ＣＮＮは、上記の畳み込み処理及びプーリング処理により特徴抽出を行う。なお、ＣＮＮは、複数の畳み込み層ＣＬ及びプーリング層ＰＬによって構成することができる。図７には、畳み込み層ＣＬ及びプーリング層ＰＬによって構成される層Ｌがｚ層（ここでのｚは１以上の整数である。）設けられ（Ｌ_１乃至Ｌ_ｚ）、畳み込み処理及びプーリング処理がｚ回行われる構成を示している。この場合、各層Ｌにおいて特徴抽出が行うことができ、より高度な特徴抽出が可能となる。

全結合層ＦＣＬは、畳み込み及びプーリングが行われた画像データを用いて、画像の判定を行う機能を有する。全結合層ＦＣＬの全てのノードは、全結合層ＦＣＬの前層（ここではプーリング層ＰＬ）の全てのノードと接続されている。畳み込み層ＣＬ又はプーリング層ＰＬから出力された画像データは２次元の特徴マップであり、全結合層ＦＣＬに入力されると１次元に展開される。そして、全結合層ＦＣＬによる推論によって得られた画像データＯＰＤが出力される。

なお、ＣＮＮの構成は図７の構成に限定されない。例えば、プーリング層ＰＬが複数の畳み込み層ＣＬごとに設けられていてもよい。また、抽出された特徴の位置情報を極力残したい場合は、プーリング層ＰＬが省略されていてもよい。

また、全結合層ＦＣＬの出力データから画像の分類を行う場合は、全結合層ＦＣＬと電気的に接続された出力層が設けられていてもよい。出力層は、尤度関数としてソフトマックス関数などを用い、分類クラスを出力することができる。

また、ＣＮＮは、画像データを学習データ及び教師データとして用いた教師付き学習を行うことができる。教師付き学習には、例えば誤差逆伝播法を用いることができる。ＣＮＮの学習により、重みフィルタのフィルタ値、全結合層の重み係数などを最適化することができる。

＜畳み込み処理＞
次に、畳み込み層ＣＬにおいて行われる畳み込み処理の具体例について説明する。

図８（Ａ）に、表示部ＰＡにマトリクス状に配置された、ｎ行ｍ列（ここでのｎ、ｍは１以上の整数である。）の複数の画素ｐｉｘを示す。画素ｐｉｘ［１，１］乃至ｐｉｘ［ｎ，ｍ］には、それぞれ画像データとしてｇ［１，１］乃至ｇ［ｎ，ｍ］が格納される。

畳み込みは、画像データｇと重みフィルタのフィルタ値との積和演算によって行われる。図８（Ｂ）に、ｔ行ｓ列（ここでのｔは１以上ｎ以下の整数であり、ｓは１以上ｍ以下の整数である。）のアドレスによって構成されるフィルタｆｉｌ_ａを示す。フィルタｆｉｌ_ａのそれぞれのアドレスには、フィルタ値ｆ_ａ［１，１］乃至ｆ_ａ［ｔ，ｓ］が割り振られている。

畳み込みによって特徴抽出を行う場合、フィルタ値ｆ_ａ［１，１］乃至ｆ_ａ［ｔ，ｓ］として、所定の特徴を示すデータ（特徴データと呼称する。）を格納することができる。そして、特徴抽出の際は、当該データと画像データの比較が行われる。また、畳み込みによってエッジ処理、又はぼかし処理などの画像処理を行う場合、フィルタ値ｆ_ａ［１，１］乃至ｆ_ａ［ｓ，ｔ］として、画像処理に必要なパラメータを格納することができる。以下では一例として、特徴抽出を行う場合の動作の詳細について説明する。

図９（Ａ）は、画素ｐｉｘ［１，１］と、画素ｐｉｘ［１，ｓ］と、画素ｐｉｘ［ｔ，１］と、画素ｐｉｘ［ｔ，ｓ］と、を角とする画素領域Ｐ［１，１］に対して、フィルタｆｉｌ_ａを用いたフィルタ処理を行うことにより、データＤ_ａ［１，１］を取得する様子を示している。このフィルタ処理は、図９（Ｂ）に示すように、画素領域Ｐ［１，１］が有する一の画素ｐｉｘの画像データと、当該画素ｐｉｘのアドレスに対応するフィルタｆｉｌ_ａのフィルタ値ｆ_ａを乗算し、各画素ｐｉｘにおける乗算結果を足し合わせる処理である。すなわち、画素領域Ｐ［１，１］が有する全ての画素ｐｉｘにおいて、画像データｇ［ｖ，ｗ］（ここでのｖは１以上ｔ以下の整数であり、ｗは１以上ｓ以下の整数である。）とフィルタ値ｆ_ａ［ｖ，ｗ］を用いた積和演算が行われる。データＤ_ａ［１，１］は、下式で表すことができる。

その後、上記の積和演算が他の画素領域についても順次行われる。具体的には、図１０に示すように、画素ｐｉｘ［１，２］と、画素ｐｉｘ［１，ｓ＋１］と、画素ｐｉｘ［ｔ，２］と、画素ｐｉｘ［ｔ，ｓ＋１］と、を角とする画素領域Ｐ［１，２］に対してフィルタ処理を行い、データＤ_ａ［１，２］を取得する。その後も同様に、画素領域Ｐを画素１列分ずつ移動させ、各画素領域ＰにおいてデータＤ_ａを取得する。

そして、画素ｐｉｘ［１，ｍ－ｓ＋１］と、画素ｐｉｘ［１，ｍ］と、画素ｐｉｘ［ｔ，ｍ－ｓ＋１］と、画素ｐｉｘ［ｔ，ｍ］と、を角とする画素領域Ｐ［１，ｍ－ｓ＋１］からデータＤ_ａ［１，ｍ－ｓ＋１］を取得し、１行分のデータＤ_ａの取得が完了した後は、画素領域Ｐを画素１行分移動させ、同様に１行分のデータＤ_ａを順次取得する。図１０には、画素領域Ｐ［２，１］乃至［２，ｍ－ｓ＋１］からデータＤａ［２，１］乃至［２，ｍ－ｓ＋１］が取得される様子を示している。

以上の動作を繰り返し、画素ｐｉｘ［ｎ－ｔ＋１，ｍ－ｓ＋１］と、画素ｐｉｘ［ｎ－ｔ＋１，ｍ］と、画素ｐｉｘ［ｎ，ｍ－ｓ＋１］と、画素ｐｉｘ［ｎ，ｍ］と、を角とする画素領域Ｐ［ｎ－ｔ＋１，ｍ－ｓ＋１］からデータＤ_ａ［ｎ－ｔ＋１，ｍ－ｓ＋１］が取得されると、全ての画素領域Ｐに対する、フィルタｆｉｌ_ａを用いたフィルタ処理が終了する。

このように、画素ｐｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］から、ｔ行ｓ列のマトリクス状の画素領域Ｐが選択され、当該画素領域Ｐに対してフィルタｆｉｌ_ａを用いたフィルタ処理が行われる。画素ｐｉｘ［ｘ，ｙ］（ここでのｘは１以上ｎ－ｔ＋１以下の整数であり、ｙは１以上ｍ－ｓ＋１以下の整数である。）と、画素ｐｉｘ［ｘ，ｙ＋ｓ－１］と、画素ｐｉｘ［ｘ＋ｔ－１，ｙ］と、画素ｐｉｘ［ｘ＋ｔ－１，ｙ＋ｓ－１］と、を角とする画素領域Ｐに対して、フィルタｆｉｌ_ａを用いたフィルタ処理を行うことにより得られるデータＤ_ａ［ｘ，ｙ］は、下式で表すことができる。

上記の通り、画素ｐｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］を有する表示領域から選択することができる全てのｔ行ｓ列の画素領域に対して、フィルタｆｉｌ_ａを用いたフィルタ処理を行うことにより、データＤ_ａ［１，１］乃至Ｄ_ａ［ｎ－ｔ＋１，ｍ－ｓ＋１］を得ることができる。そして、データＤ_ａ［１，１］乃至データＤ_ａ［ｎ－ｔ＋１，ｍ－ｓ＋１］をアドレスに従ってマトリクス状に配置することにより、図１１に示す特徴マップが得られる。

以上のように、画像データとフィルタ値を用いた積和演算により、畳み込み処理が行われ、画像の特徴抽出が行われる。

なお、図７に示すように、畳み込み層ＣＬに複数のフィルタｆｉｌが設けられる場合は、フィルタｆｉｌごとに上記の畳み込み処理を行う。また、ここでは画素領域Ｐを画素１列分、及び／又は、画素１行分ずつ移動させる例について説明したが、画素領域Ｐの移動距離は自由に設定することができる。

＜半導体装置＞
次に、上記の畳み込み処理を行う機能を有する半導体装置の構成例について説明する。図１２に、半導体装置８００の構成例を示す。半導体装置８００は、メモリセルアレイ７２０と、シフトレジスタ８０１と、を有する。

上述で説明した、マトリクス状に配置されたｎ行ｍ列の画素ｐｉｘを有する表示部に対して、ｔ行ｓ列のフィルタｆｉｌ_ａを用いて畳み込み処理を行う場合を例として、半導体装置８００の説明を行う。

シフトレジスタ８０１は、ｔ×ｍ段の保持回路ＨＣと、入力端子ＩＰＴと、ｔ×ｓ個の出力端子ＰＴと、クロック信号ＣＬＫが入力される端子と、を有する。なお、本明細書等では、ｔ×ｍ段の保持回路ＨＣをそれぞれ保持回路ＨＣ［１］乃至保持回路ＨＣ［ｔｍ］と記載し、ｔ×ｓ個の出力端子ＰＴを出力端子［１］乃至出力端子［ｔｓ］と記載する。また、図１２では、保持回路ＨＣ［１］乃至保持回路ＨＣ［ｔｍ］のうち、保持回路ＨＣ［１］、保持回路ＨＣ［ｓ］、保持回路ＨＣ［ｍ］、保持回路ＨＣ［ｍ＋１］、保持回路ＨＣ［ｍ＋ｓ］、保持回路ＨＣ［２ｍ］、保持回路ＨＣ［（ｔ－１）ｍ＋１］、保持回路ＨＣ［（ｔ－１）ｍ＋ｓ］、保持回路ＨＣ［ｔｍ］のみ符号を記載している。また、図１２では、出力端子［１］乃至出力端子［ｔｓ］のうち、出力端子ＰＴ［１］、出力端子ＰＴ［２］、出力端子ＰＴ［ｓ］、出力端子ＰＴ［ｓ＋１］、出力端子ＰＴ［ｓ＋２］、出力端子ＰＴ［２ｓ］、出力端子ＰＴ［（ｔ－１）ｓ＋１］、出力端子ＰＴ［（ｔ－１）ｓ＋２］、出力端子ＰＴ［ｔｓ］のみ符号を記載している。

保持回路ＨＣ［１］乃至保持回路ＨＣ［ｔｍ］のうち、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］（ここでのｄは０以上ｔ－１以下の整数である。）は、それぞれ出力端子ＰＴ［ｄｓ＋１］乃至出力端子ＰＴ［（ｄ＋１）ｓ］と電気的に接続されている。つまり、図１２において、保持回路ＨＣ［１］乃至保持回路ＨＣ［ｓ］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］と電気的に接続され、保持回路ＨＣ［ｍ＋１］乃至保持回路ＨＣ［ｍ＋ｓ］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至出力端子ＰＴ［２ｓ］と電気的に接続され、保持回路ＨＣ［（ｔ－１）ｍ＋１］乃至保持回路ＨＣ［（ｔ－１）ｍ＋ｓ］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至出力端子ＰＴ［ｔｓ］と電気的に接続されている。

メモリセルアレイ７２０は、配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］を有する。配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｔｓ］と電気的に接続されている。なお、図１２では、配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］のうち、配線ＲＷ［１］、配線ＲＷ［２］、配線ＲＷ［ｓ］、配線ＲＷ［ｓ＋１］、配線ＲＷ［ｓ＋２］、配線ＲＷ［２ｓ］、配線ＲＷ［（ｔ－１）ｓ＋１］、配線ＲＷ［（ｔ－１）ｓ＋２］、配線ＲＷ［ｔｓ］のみ符号を記載している。

また、メモリセルアレイ７２０は、ｔｓ行のメモリセルを有する（図１２には図示しない。）。それぞれのメモリセルには、畳み込み処理時に用いるフィルタｆｉｌ_ａのフィルタ値ｆ_ａ［１，１］乃至ｆ_ａ［ｔ，ｓ］が保持されている。なお、メモリセルアレイ７２０の具体的な構成については、実施の形態３を参照する。

実施の形態３でも説明するが、メモリセルアレイ７２０は、積和演算回路７００の構成要素の一つであり、積和演算回路７００は、メモリセルに保持されているデータ（フィルタ値、重み係数など）と、配線ＲＷに入力されたデータ（画像データなど）との積和演算を実行することができる。

シフトレジスタ８０１の入力端子ＩＰＴには、表示部ＰＡの画素ｐｉｘ［１，１］乃至ｐｉｘ［ｎ，ｍ］に格納される画像データｇ［１，１］乃至ｇ［ｎ，ｍ］が順に入力される。シフトレジスタ８０１は、クロック信号ＣＬＫのパルスが入力される度に、保持回路ＨＣに保持されている画像データを次段の保持回路ＨＣへ送信する。図１２では、画像データｇ［１，１］が保持回路ＨＣ［１］まで送信され、画像データｇ［ｔ，ｍ］が保持回路ＨＣ［ｔｍ］に送信された図を示している。

このとき、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されている画像データは、それぞれ出力端子ＰＴ［ｄｓ＋１］乃至出力端子ＰＴ［（ｄ＋１）ｓ］から出力される。つまり、図１２では、画像データｇ［１，１］乃至画像データｇ［１，ｓ］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］から出力され、画像データｇ［２，１］乃至画像データｇ［２，ｓ］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至出力端子ＰＴ［２ｓ］から出力され、画像データｇ［ｔ，１］乃至画像データｇ［ｔ，ｓ］は、それぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出力端子ＰＴ［ｔｓ］から出力されている。

これにより、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されているそれぞれの画像データは、メモリセルアレイ７２０の配線ＲＷ［ｄｓ＋１］乃至配線ＲＷ［（ｄ＋１）ｓ］に送信される。なお、このとき、配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］に送信される画像データは、図９（Ａ）（Ｂ）に示す画素領域Ｐ［１，１］の画像データに対応する。

配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］に出力された画素領域Ｐ［１，１］の画像データは、メモリセルアレイ７２０が有する１列のメモリセルに供給される。ここで、当該１列のメモリセルにはフィルタ値ｆ_ａ［１，１］乃至ｆ_ａ［ｔ，ｓ］が保持されており、画像データとフィルタ値ｆ_ａの積和演算が行われる。積和演算の詳細については、実施の形態３を参照する。

画素領域Ｐ［１，１］の画像データと、フィルタｆｉｌ_ａとの積和演算によって、図９に示すデータＤ_ａ［１，１］を得ることができる。このように、シフトレジスタ８０１がｔ×ｓ個の画像データをメモリセルアレイ７２０に一括で出力する機能を有することにより、畳み込み処理を高速で行うことができる。

なお、畳み込み処理に使用するフィルタを増やす場合、メモリセルアレイ７２０の列の数を、当該フィルタの数とすればよい。例えば、畳み込み処理として、図７に示すフィルタｆｉｌ_ａ、フィルタｆｉｌ_ｂ、フィルタｆｉｌ_ｃを用いる場合、メモリセルアレイ７２０の１列目のメモリセルにフィルタｆｉｌ_ａのフィルタ値を格納し、メモリセルアレイ７２０の２列目のメモリセルにフィルタｆｉｌ_ｂのフィルタ値を格納し、メモリセルアレイ７２０の３列目のメモリセルにフィルタｆｉｌ_ｃのフィルタ値を格納する構成とすればよい。このように複数のフィルタを、メモリセルアレイ７２０に格納することで、シフトレジスタ８０１から画素領域Ｐを一回出力するだけで、それぞれのフィルタに応じた積和演算を並列に実行することができる。よって、複数の畳み込み処理を同時に行うことができる。

図１２に示した半導体装置８００において、シフトレジスタ８０１に次のクロック信号ＣＬＫのパルスが入力されると、シフトレジスタ８０１の保持回路ＨＣ［１］乃至保持回路ＨＣ［ｔｍ］のそれぞれに格納された画像データｇ［１，２］乃至画像データｇ［ｔ，ｍ］は、図１３に示すとおり、次段の保持回路ＨＣに送信される。なお、シフトレジスタ８０１は、保持回路ＨＣ［１］の次段の保持回路を有さないため、画像データｇ［１，１］は保持されない。そして、保持回路ＨＣ［１］は、前段の保持回路ＨＣ［２］から送られる画像データｇ［１，２］を保持する。また、保持回路ＨＣ［ｔｍ］は、入力端子ＩＰＴから送られる画像データｇ［ｔ，ｍ＋１］を保持する。

このとき、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されている画像データは、それぞれ出力端子ＰＴ［ｄｓ＋１］乃至出力端子ＰＴ［（ｄ＋１）ｓ］から出力される。つまり、図１３では、画像データｇ［１，２］乃至画像データｇ［１，ｓ＋１］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］から出力され、画像データｇ［２，２］乃至画像データｇ［２，ｓ＋１］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至出力端子ＰＴ［２ｓ］から出力され、画像データｇ［ｔ，２］乃至画像データｇ［ｔ，ｓ＋１］は、それぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出力端子ＰＴ［ｔｓ］から出力されている。

これにより、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されているそれぞれの画像データは、メモリセルアレイ７２０の配線ＲＷ［ｄｓ＋１］乃至配線ＲＷ［（ｄ＋１）ｓ］に送信される。なお、このとき、配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］に送信される画像データは、図１０に示す画素領域Ｐ［１，２］の画像データに対応する。

配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］によって送られた画素領域Ｐ［１，２］の画像データは、画素領域Ｐ［１，１］と同様に、フィルタｆｉｌ_ａによるフィルタ処理が施される。具体的には、画素領域Ｐ［１，２］の画像データと、ある１列のメモリセルに保持されているフィルタ値ｆ_ａ［１，１］乃至ｆ_ａ［ｔ，ｓ］との積和演算によって、図１０に示すデータＤ_ａ［１，２］を得ることができる。

上述の通り、シフトレジスタ８０１に対して入力端子ＩＰＴから新たな画像データを入力し、かつクロック信号ＣＬＫのパルスを入力することによって、画素ｐｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］から選択され得る画素領域Ｐの画像データを、メモリセルアレイ７２０に順次入力することができる。

図１４に示す半導体装置８００は、図１３に示す状態から、（ｍ－ｓ－１）回のクロック信号ＣＬＫのパルスが入力され、かつ入力端子ＩＰＴから順次画像データｇが入力された様子を示している。つまり、図１４では、画像データｇ［１，ｍ－ｓ＋１］乃至画像データｇ［１，ｍ］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］から出力され、画像データｇ［２，ｍ－ｓ＋１］乃至画像データｇ［２，ｍ］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至出力端子ＰＴ［２ｓ］から出力され、画像データｇ［ｔ，ｍ－ｓ＋１］乃至画像データｇ［ｔ，ｍ］は、それぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出力端子ＰＴ［ｔｓ］から出力されている。

これにより、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されているそれぞれの画像データは、メモリセルアレイ７２０の配線ＲＷ［ｄｓ＋１］乃至配線ＲＷ［（ｄ＋１）ｓ］に送信される。なお、このとき、配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］に送信される画像データは、図１０に示す画素領域Ｐ［１，ｍ－ｓ＋１］の画像データに対応する。

配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］によって送られた画素領域Ｐ［１，ｍ－ｓ＋１］の画像データは、画素領域Ｐ［１，１］及び画素領域Ｐ［１，２］と同様に、フィルタｆｉｌ_ａによるフィルタ処理が施される。具体的には、画素領域Ｐ［１，ｍ－ｓ＋１］の画像データと、ある１列のメモリセルに保持されているフィルタ値ｆ_ａ［１，１］乃至ｆ_ａ［ｔ，ｓ］との積和演算によって、図１０に示すデータＤ_ａ［１，ｍ－ｓ＋１］を得ることができる。

上述の通り、画像データｇと、クロック信号ＣＬＫのパルスと、を順次入力することによって、画素領域Ｐ［１，１］乃至画素領域Ｐ［１，ｍ－ｓ＋１］のそれぞれに畳み込み処理を行うことで、１行分のデータＤ_ａを取得することができる。

なお、図１４に示す状態から引き続き畳み込み処理を行う場合、次に畳み込み処理を行う画素領域は、画素領域Ｐ［２，１］となる。この場合、図１４に示す状態から、ｓ回のクロック信号ＣＬＫのパルスと、画像データｇと、をシフトレジスタ８０１に入力することによって、画素領域Ｐ［２，１］の画像データをメモリセルアレイ７２０に入力することができる。

図１４に示す状態から、ｓ回のクロック信号ＣＬＫのパルスと、画像データｇと、をシフトレジスタ８０１に入力した場合、図１５に示す状態となる。図１５では、画像データｇ［２，１］乃至画像データｇ［２，ｓ］は、それぞれ出力端子ＰＴ［１］乃至出力端子ＰＴ［ｓ］から出力され、画像データｇ［３，１］乃至画像データｇ［３，ｓ］は、それぞれ出力端子ＰＴ［ｓ＋１］乃至出力端子ＰＴ［２ｓ］から出力され、画像データｇ［ｔ＋１，１］乃至画像データｇ［ｔ＋１，ｓ］は、それぞれ出力端子ＰＴ［（ｔ－１）ｓ＋１］乃至出力端子ＰＴ［ｔｓ］から出力されている。

これにより、保持回路ＨＣ［ｄｍ＋１］乃至保持回路ＨＣ［ｄｍ＋ｓ］に保持されているそれぞれの画像データは、メモリセルアレイ７２０の配線ＲＷ［ｄｓ＋１］乃至配線ＲＷ［（ｄ＋１）ｓ］に送信される。なお、このとき、配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］に送信される画像データは、図１０に示す画素領域Ｐ［２，１］の画像データに対応する。

配線ＲＷ［１］乃至配線ＲＷ［ｔｓ］によって送られた画素領域Ｐ［２，１］の画像データは、画素領域Ｐ［１，１］乃至画素領域Ｐ［１，ｍ－ｓ＋１］と同様に、フィルタｆｉｌ_ａによるフィルタ処理が施される。具体的には、画素領域Ｐ［２，１］の画像データと、ある１列のメモリセルに保持されているフィルタ値ｆ_ａ［１，１］乃至ｆ_ａ［ｔ，ｓ］との積和演算によって、図１０に示すデータＤ_ａ［２，１］を得ることができる。

以上の動作を繰り返し、画素領域Ｐ［ｎ－ｔ＋１，ｍ－ｓ＋１］からデータＤ_ａ［ｎ－ｔ＋１，ｍ－ｓ＋１］が取得されることで、全ての画素領域Ｐに対する、フィルタｆｉｌ_ａを用いたフィルタ処理が終了する。

以上のように、半導体装置８００が有するシフトレジスタ８０１は、画像データを画素領域ごとに順次メモリセルアレイ７２０に出力する機能を有する。したがって、半導体装置８００を用いることにより、ＣＮＮにおける積和演算を高速で行うことができる。

なお、本発明の一態様は、図１２乃至図１５に示す半導体装置８００に限定されない。場合によって、又は、状況に応じて、半導体装置８００の回路構成を適宜変更することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、階層型のニューラルネットワークと、当該ニューラルネットワークに適用できる積和演算回路の構成例について説明する。

＜階層型のニューラルネットワーク＞
本発明の一態様の半導体装置に利用できるニューラルネットワークの種類の一として、階層型のニューラルネットワークについて説明する。

図１６は、階層型のニューラルネットワークの一例を示した図である。第（ｋ－１）層（ここでのｋは２以上の整数である。）は、ニューロンをＰ個（ここでのＰは１以上の整数である。）有し、第ｋ層は、ニューロンをＱ個（ここでのＱは１以上の整数である。）有し、第（ｋ＋１）層は、ニューロンをＲ個（ここでのＲは１以上の整数である。）有する。

第（ｋ－１）層の第ｐニューロン（ここでのｐは１以上Ｐ以下の整数である。）の出力信号ｚ_ｐ ^{（ｋ－１）}と重み係数ｗ_ｑｐ ^（ｋ）と、の積が第ｋ層の第ｑニューロン（ここでのｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚ_ｑ ^（ｋ）と重み係数ｗ_ｒｑ ^{（ｋ＋１）}と、の積が第（ｋ＋１）層の第ｒニューロン（ここでのｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚ_ｒ ^{（ｋ＋１）}とする。

このとき、第ｋ層の第ｑニューロンへ入力される信号の総和ｕ_ｑ ^（ｋ）は、次の式で表される。

また、第ｋ層の第ｑニューロンからの出力信号ｚ_ｑ ^（ｋ）を次の式で定義する。

関数ｆ（ｕ_ｑ ^（ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、数式（Ｄ１）の積和演算は、後述する積和演算回路７００によって実現できる。なお、数式（Ｄ２）の演算は、例えば、図１９（Ａ）に示す回路１６１によって実現できる。

なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、活性化関数は、層毎において、同一でもよいし、異なっていてもよい。

ここで、図１７に示す、全Ｌ層（Ｌは３以上の整数とする。）からなる階層型のニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ－１）以下の整数とする。）。第１層は、階層型のニューラルネットワークの入力層となり、第Ｌ層は、階層型のニューラルネットワークの出力層となり、第２層乃至第（Ｌ－１）層は、隠れ層となる。

第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。

第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号をｚ_ｓ［１］ ^（１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である。）の出力信号をｚ_ｓ［ｋ］ ^（ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚ_ｓ［Ｌ］ ^（Ｌ）とする。

また、第（ｋ－１）層の第ｓ［ｋ－１］ニューロン（ｓ［ｋ－１］は１以上Ｑ［ｋ－１］以下の整数である。）の出力信号ｚ_{ｓ［ｋ－１］} ^{（ｋ－１）}と重み係数ｗ_{ｓ［ｋ］ｓ［ｋ－１］} ^（ｋ）と、の積ｕ_ｓ［ｋ］ ^（ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ－１）層の第ｓ［Ｌ－１］ニューロン（ｓ［Ｌ－１］は１以上Ｑ［Ｌ－１］以下の整数である。）の出力信号ｚ_{ｓ［Ｌ－１］} ^{（Ｌ－１）}と重み係数ｗ_{ｓ［Ｌ］ｓ［Ｌ－１］} ^（Ｌ）と、の積ｕ_ｓ［Ｌ］ ^（Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。

次に、教師付き学習について説明する。教師付き学習とは、上述の階層型のニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、又は教師信号という場合がある。）と異なったときに、階層型のニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。

教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図１８は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型のニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。

例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚ_ｓ［Ｌ］ ^（Ｌ）を出力されたとする。ここで、出力データｚ_ｓ［Ｌ］ ^（Ｌ）に対する教師信号をｔ_ｓ［Ｌ］ ^（Ｌ）としたとき、誤差エネルギーＥは、出力データｚ_ｓ［Ｌ］ ^（Ｌ）及び教師信号ｔ_ｓ［Ｌ］ ^（Ｌ）によって表すことができる。

誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗ_{ｓ［ｋ］ｓ［ｋ－１］} ^（ｋ）の更新量を∂Ｅ／∂ｗ_{ｓ［ｋ］ｓ［ｋ－１］} ^（ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚ_ｓ［ｋ］ ^（ｋ）の誤差δ_ｓ［ｋ］ ^（ｋ）を∂Ｅ／∂ｕ_ｓ［ｋ］ ^（ｋ）と定義すると、δ_ｓ［ｋ］ ^（ｋ）及び∂Ｅ／∂ｗ_{ｓ［ｋ］ｓ［ｋ－１］} ^（ｋ）は、それぞれ次の式で表すことができる。

ｆ’（ｕ_ｓ［ｋ］ ^（ｋ））は、活性化関数の導関数である。なお、数式（Ｄ３）の演算は、例えば、図１９（Ｂ）に示す回路１６３によって実現できる。また、数式（Ｄ４）の演算は、例えば、図１９（Ｃ）に示す回路１６４によって実現できる。活性化関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。

また、例えば、数式（Ｄ３）のΣδ_{ｓ［ｋ＋１］} ^{（ｋ＋１）}・ｗ_{ｓ［ｋ＋１］・ｓ［ｋ］} ^{（ｋ＋１）}の部分の演算は、後述する積和演算回路７００によって実現できる。

ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δ_ｓ［Ｌ］ ^（Ｌ）及び∂Ｅ／∂ｗ_{ｓ［Ｌ］ｓ［Ｌ－１］} ^（Ｌ）は、それぞれ次の式で表すことができる。

数式（Ｄ５）の演算は、図１９（Ｄ）に示す回路１６５によって実現できる。また、数式（Ｄ６）の演算は、図１９（Ｃ）に示す回路１６４によって実現できる。

つまり、数式（Ｄ１）乃至数式（Ｄ６）により、全てのニューロン回路の誤差δ_ｓ［ｋ］ ^（ｋ）及びδ_ｓ［Ｌ］ ^（Ｌ）を求めることができる。なお、重み係数の更新量は、誤差δ_ｓ［ｋ］ ^（ｋ）、δ_ｓ［Ｌ］ ^（Ｌ）及び所望のパラメータなどに基づいて、設定される。

以上のように、図１９（Ａ）乃至図１９（Ｄ）に示す回路、及び後述する積和演算回路７００を用いることによって、教師付き学習を適用した階層型のニューラルネットワークの計算を行うことができる。

＜階層型のニューラルネットワークの回路構成例＞
図２０は、階層型のニューラルネットワークの回路の構成例を示したブロック図である。

ＮＮ（ニューラルネットワーク）回路１００は、入力端子ＰＤＬ［１］乃至入力端子ＰＤＬ［ｌ］（ここでのｌは１以上の整数である。）、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］（ここでのｎは１以上の整数である。）、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］（ここでのｍは１以上の整数である。）、配線Ｌ［１］乃至配線Ｌ［ｌ］、配線Ｐ［１］乃至配線Ｐ［ｍ］、配線Ｒ［１］乃至配線Ｒ［ｍ］、配線Ｑ［１］乃至配線Ｑ［ｍ］、複数のプログラマブルスイッチＰＳＷ１、複数のプログラマブルスイッチＰＳＷ２、及び複数のプログラマブルスイッチＰＳＷ３を有する。

なお、図２０に示すＮＮ回路１００では、入力端子ＰＤＬ［１］、入力端子ＰＤＬ［２］、入力端子ＰＤＬ［ｌ］、出力端子ＰＤＲ［１］、出力端子ＰＤＲ［２］、出力端子ＰＤＲ［ｎ］、プログラマブルロジックエレメントＰＬＥ［１］、プログラマブルロジックエレメントＰＬＥ［２］、プログラマブルロジックエレメントＰＬＥ［ｍ］、配線Ｌ［１］、配線Ｌ［２］、配線Ｌ［ｌ］、配線Ｐ［１］、配線Ｐ［２］、配線Ｐ［ｍ］、配線Ｒ［１］、配線Ｒ［２］、配線Ｒ［ｍ］、配線Ｑ［１］、配線Ｑ［２］、配線Ｑ［ｍ］、プログラマブルスイッチＰＳＷ１、プログラマブルスイッチＰＳＷ２、プログラマブルスイッチＰＳＷ３、後述するスイッチ回路ＳＷＣのみを図示しており、それら以外の回路、素子、配線、符号を省略している。

ＮＮ回路１００は、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］、及びプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３を用いた、マルチコンテキスト方式のプログラマブルな演算処理装置である。具体的には後述するが、当該演算処理装置は、階層型のニューラルネットワークにおいて、各階層間のネットワークの接続状態を各コンテキストに対応させており、コンテキストを順次切り替えることによって、ニューラルネットワークの演算処理を行うことができる。

入力端子ＰＤＬ［ｉ］（ここでのｉは１以上ｌ以下の整数である。）は、配線Ｌ［ｉ］と電気的に接続されている。出力端子ＰＤＲ［ｋ］（ここでのｋは１以上ｎ以下の整数である。）は、配線Ｒ［１］乃至配線Ｒ［ｍ］のそれぞれと、プログラマブルスイッチＰＳＷ３を介して、電気的に接続されている。プログラマブルロジックエレメントＰＬＥ［ｊ］（ここでのｊは１以上ｍ以下の整数である。）の第１端子は、配線Ｑ［ｊ］と電気的に接続され、配線Ｑ［ｊ］は、配線Ｌ［１］乃至配線Ｌ［ｌ］のそれぞれと、プログラマブルスイッチＰＳＷ１を介して、電気的に接続されている。また、配線Ｑ［ｊ］は、配線Ｐ［１］乃至配線Ｐ［ｍ］のそれぞれと、プログラマブルスイッチＰＳＷ２を介して、電気的に接続されている。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子は、配線Ｒ［ｊ］と電気的に接続されている。配線Ｐ［１］乃至配線Ｐ［ｍ］のそれぞれは、配線Ｒ［１］乃至Ｒ［ｍ］のそれぞれと電気的に接続されている。

ＮＮ回路１００が有するプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３は、後述するコンフィギュレーションメモリＣＭＳに格納されたコンフィギュレーションデータによって、導通状態、非導通状態を切り替えることができるスイッチである。なお、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３のそれぞれは、スイッチ回路ＳＷＣを有する。また、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の詳細については、後述する。

プログラマブルロジックエレメントＰＬＥは、図２１（Ａ）に示す演算処理回路１５０を有する。演算処理回路１５０は、入力端子Ｉｎ［１］乃至入力端子Ｉｎ［ｓ］（ここでのｓは１以上の整数である。）と、出力端子ＯＵＴと、乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］と、加算回路ＡＤと、活性化関数回路ＦＣと、保持回路ＫＣと、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］と、コンフィギュレーションメモリＣＭＦと、を有する。なお、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］は一つのコンフィギュレーションメモリとしてもよい。また、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］と、コンフィギュレーションメモリＣＭＦと、は一つのコンフィギュレーションメモリとしてもよい。

入力端子Ｉｎ［ｈ］（ここでのｈは１以上ｓ以下の整数である。）は、乗算回路ＭＬＴ［ｈ］の入力端子と電気的に接続され、乗算回路ＭＬＴ［ｈ］の出力端子は、加算回路ＡＤの入力端子と電気的に接続されている。加算回路ＡＤの出力端子は、活性化関数回路ＦＣの入力端子と電気的に接続されている。活性化関数回路ＦＣの出力端子は、保持回路ＫＣの端子ＴＡ１と電気的に接続されている。保持回路ＫＣの端子ＴＡ２は、出力端子ＯＵＴと電気的に接続されている。

乗算回路ＭＬＴ［ｈ］は、コンフィギュレーションメモリＣＭＷ［ｈ］に保持されているデータ（以後、重み係数と呼称する。）を乗数とし、入力端子Ｉｎ［ｈ］に入力された入力信号を被乗数とする乗算を行う回路である。加算回路ＡＤは、乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］から出力されるそれぞれの乗算結果の和を計算する回路である。つまり、乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］、及び加算回路ＡＤによって、積和演算回路が構成されている。

活性化関数回路ＦＣは、入力端子に入力された信号、つまり積和演算結果に対して、コンフィギュレーションメモリＣＭＦに保持されているデータにより定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。

保持回路ＫＣは、活性化関数回路ＦＣから出力された演算結果を端子ＴＡ１から取得し、当該演算結果を一時的に保持する機能と、一時的に保持した演算結果を端子ＴＡ２に出力する機能とを有する。加えて、保持回路ＫＣは、端子ＣＫＴに入力されるクロック信号ＣＬＫに応じて、上述した２つの機能を切り替えることができる。

例えば、クロック信号ＣＬＫが高レベル電位であるとき、保持回路ＫＣは、端子ＴＡ１から入力された電位を保持することができ、クロック信号ＣＬＫが低レベル電位であるとき、保持回路ＫＣは、端子ＴＡ２から出力端子ＯＵＴに、該電位を出力することができる。

演算処理回路１５０はデジタルデータを扱う回路である場合、保持回路ＫＣは、例えば、フリップフロップ回路を適用することができる。

また、演算処理回路１５０はアナログデータを扱う回路である場合、一例として、図２１（Ｂ）に示す保持回路ＫＣを適用することができる。図２１（Ｂ）に示す保持回路ＫＣは、サンプルホールド回路であり、トランジスタＴｒＡと、トランジスタＴｒＢと、容量素子ＣＡと、アンプＡＭＰと、ＮＯＴ回路ＮＬと、を有する。

トランジスタＴｒＡの第１端子は、端子ＴＡ１と電気的に接続され、トランジスタＴｒＡの第２端子は、容量素子ＣＡの第１端子と電気的に接続され、トランジスタＴｒＡのゲートは、端子ＣＫＴと電気的に接続されている。アンプＡＭＰの入力端子は、トランジスタＴｒＡの第２端子と電気的に接続され、アンプＡＭＰの出力端子は、トランジスタＴｒＢの第１端子と電気的に接続されている。トランジスタＴｒＢの第２端子は、端子ＴＡ２と電気的に接続されている。ＮＯＴ回路ＮＬの入力端子は、端子ＣＫＴと電気的に接続され、ＮＯＴ回路ＮＬの出力端子は、トランジスタＴｒＢのゲートと電気的に接続されている。容量素子ＣＡの第２端子は、配線ＧＮＤＬと電気的に接続されている。なお、トランジスタＴｒＡの第２端子と、アンプＡＭＰの入力端子と、容量素子ＣＡの第１端子の接続点を、ノードＮとする。

アンプＡＭＰは、入力端子に入力された信号を１倍に増幅して、出力端子に増幅した信号を出力する機能を有する。

配線ＧＮＤＬは、基準電位を与える配線である。

端子ＣＫＴに入力されるクロック信号ＣＬＫが高レベル電位であるとき、トランジスタＴｒＡは導通状態となり、トランジスタＴｒＢは非導通状態となる。このとき、端子ＴＡ１から入力された信号は、トランジスタＴｒＡを介して、アンプＡＭＰに入力される。このため、アンプＡＭＰは該信号を増幅して、アンプＡＭＰの出力端子から増幅した信号を出力する。なお、トランジスタＴｒＢは非導通状態であるため、増幅した信号は、端子ＴＡ２から出力されない。

また、ノードＮの電位は、容量素子ＣＡによって、保持される。このとき、ノードＮの電位は、端子ＴＡ１から入力された信号の電位となる。

端子ＣＫＴに入力されるクロック信号ＣＬＫが低レベル電位であるとき、トランジスタＴｒＡは非導通状態となり、トランジスタＴｒＢは導通状態となる。ノードＮの電位は、トランジスタＴｒＡが非導通状態となっているので、該電位の変化はない。アンプＡＭＰは、ノードＮの電位をトランジスタＴｒＢの第１端子に出力をする。トランジスタＴｒＢは導通状態となっているため、ノードＮの電位、つまりクロック信号ＣＬＫが高レベル電位のときに端子ＴＡ１から入力された信号の電位が、端子ＴＡ２から出力される。

トランジスタＴｒＡ、及び／又はトランジスタＴｒＢは、実施の形態８で説明するＯＳトランジスタであることが好ましい。特に、該ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を有する酸化物を用いることが好ましい。このようなＯＳトランジスタをトランジスタＴｒＡ、及び／又はトランジスタＴｒＢに適用することで、トランジスタのオフ電流を非常に低くすることができる。このため、トランジスタのオフ電流による電荷のリークの影響を低くすることができる。

なお、図２１（Ａ）では、入力端子Ｉｎ［１］、入力端子Ｉｎ［２］、入力端子Ｉｎ［ｓ］、乗算回路ＭＬＴ［１］、乗算回路ＭＬＴ［２］、乗算回路ＭＬＴ［ｓ］、コンフィギュレーションメモリＣＭＷ［１］、コンフィギュレーションメモリＣＭＷ［２］、コンフィギュレーションメモリＣＭＷ［ｓ］、コンフィギュレーションメモリＣＭＦ、加算回路ＡＤ、活性化関数回路ＦＣ、保持回路ＫＣ、端子ＴＡ１、端子ＴＡ２、端子ＣＫＴ、出力端子ＯＵＴ、及びクロック信号ＣＬＫのみを図示しており、それら以外の回路、素子、配線、符号を省略している。

なお、本発明の一態様の半導体装置が有する演算処理回路１５０の保持回路ＫＣは、上述の構成に限定されない。場合によって、又は、状況に応じて、保持回路ＫＣの構成を適宜変更することができる。

なお、演算処理回路１５０が有するコンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］及びコンフィギュレーションメモリＣＭＦと、後述するプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の状態を設定するコンフィギュレーションメモリＣＭＳと、はそれぞれ異なる駆動回路によって、データの書き込みを行う構成としてもよい。つまり、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３のコンフィギュレーションメモリＣＭＳのデータを更新せずに、演算処理回路１５０のコンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］及びコンフィギュレーションメモリＣＭＦのデータの更新を繰り返し行うことができる。これにより、ニューラルネットワークにおいて、効率的な学習が可能となる。

更に、コンフィギュレーションメモリを複数セット有するマルチコンテキスト方式として、各コンテキストにおけるコンフィギュレーションデータにニューラルネットワークの各層の積和演算の重み係数が対応する場合、コンテキストの切り替えを行うことによって、少ない回路資源で各層の積和演算を順次実行することができる。

なお、上述では、１つのプログラマブルロジックエレメントが単独の演算処理回路１５０を有する構成として説明をしたが、複数のプログラマブルロジックエレメント及び当該プログラマブルロジックエレメント間を接続するプログラマブルスイッチによって、１つの演算処理回路を構成することも可能である。

次に、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の構成について説明する。図２２（Ａ）は、ＮＮ回路１００において、配線Ｌ［１］乃至配線Ｌ［ｌ］と、配線Ｐ［１］乃至配線Ｐ［ｍ］と、配線Ｑ［ｊ］と、プログラマブルスイッチＰＳＷ１と、プログラマブルスイッチＰＳＷ２と、プログラマブルロジックエレメントＰＬＥ［ｊ］と、の接続例について示し、図２２（Ｂ）は、スイッチ回路ＳＷＣの構成例を示している。

なお、図２２（Ａ）において、配線Ｑ［ｊ］は、配線ｑ［１］乃至配線ｑ［ｓ］から構成されている。さらに、図２２（Ａ）において、プログラマブルロジックエレメントＰＬＥ［ｊ］の第１端子は、図２１（Ａ）で説明した演算処理回路１５０の入力端子Ｉｎ［１］乃至入力端子Ｉｎ［ｓ］としている。つまり、図２２（Ａ）において、配線ｑ［ｈ］は、入力端子Ｉｎ［ｈ］と電気的に接続されている。

また、図２２（Ａ）では、配線ｑ［１］乃至配線ｑ［ｓ］は、プログラマブルスイッチＰＳＷ１を介して、配線”０”と電気的に接続されている。配線”０”は、０の値の信号（信号の電位が基準電位）を供給する配線である。

図２２（Ａ）に示す構成例において、プログラマブルスイッチＰＳＷ１及びプログラマブルスイッチＰＳＷ２はスイッチ回路ＳＷＣを有する。スイッチ回路ＳＷＣの構成例を図２２（Ｂ）に示す。スイッチＳＷの第１端子は、配線ｑ［ｈ］と電気的に接続され、スイッチＳＷの第２端子は、配線Ｘと電気的に接続されている。なお、配線Ｘは、配線”０”、配線Ｌ［１］乃至配線Ｌ［ｌ］、配線Ｐ［１］乃至配線Ｐ［ｍ］のいずれか一の配線である。スイッチＳＷは、コンフィギュレーションメモリＣＭＳが保持するデータによって、導通状態、非導通状態を決定する。

つまり、図２２（Ａ）に記載するプログラマブルスイッチＰＳＷ１、及びプログラマブルスイッチＰＳＷ２のそれぞれは、コンフィギュレーションメモリＣＭＳのデータによって、導通状態、非導通状態となる。つまり、コンフィギュレーションメモリＣＭＳのデータによって、配線”０”、配線Ｌ［１］乃至配線Ｌ［ｌ］、配線Ｐ［１］乃至配線Ｐ［ｍ］のそれぞれと、入力端子Ｉｎ［１］乃至入力端子Ｉｎ［ｓ］のそれぞれと、の接続の有無を制御することができる。

特に、入力端子Ｉｎ［１］乃至入力端子Ｉｎ［ｓ］の一部に信号の入力を行わない場合、その一部の端子と、配線”０”とを接続するスイッチ回路ＳＷＣを導通状態とする。このとき、該一部の端子に対応する乗算回路は、パワーゲーティングにより消費電力を低減することができる。

図２２（Ｂ）に示すスイッチＳＷとしては、例えば、トランジスタ、ダイオード、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチなどを適用することができる。また、スイッチＳＷはトランジスタを組み合わせた論理回路でもよい。また、スイッチＳＷを１個のトランジスタとする場合、オフ電流が非常に低い特性を有するＯＳトランジスタを用いるのが好ましい。

図２２（Ｃ）は、ＮＮ回路１００において、配線Ｒ［ｋ］と、プログラマブルスイッチＰＳＷ３と、プログラマブルロジックエレメントＰＬＥ［ｊ］と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］の接続例について示している。

なお、図２２（Ｃ）において、配線Ｒ［ｋ］は、配線ｒ［１］乃至配線ｒ［ｔ］（ここでのｔは１以上の整数である。）から構成されている。さらに、図２２（Ｃ）において、プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子を、端子Ｏ［１］乃至端子Ｏ［ｔ］と図示している。つまり、図２２（Ｃ）において、配線ｒ［ｕ］は、端子Ｏ［ｕ］（ここでのｕは１以上ｔ以下の整数である。）と電気的に接続されている。なお、図２２（Ｃ）では、第２端子を複数図示しているが、１つの端子としてもよい。これにより、配線ｒ［１］乃至配線ｒ［ｔ］を１本の配線とすることができる。

図２２（Ｃ）に示す構成例において、プログラマブルスイッチＰＳＷ３はスイッチ回路ＳＷＣを有する。つまり、プログラマブルスイッチＰＳＷ１及びプログラマブルスイッチＰＳＷ２と同様に、コンフィギュレーションメモリＣＭＳが保持するデータによって、スイッチ回路ＳＷＣの有するスイッチＳＷの導通状態、非導通状態を決定することができる。このため、コンフィギュレーションメモリＣＭＳのデータによって、端子Ｏ［１］乃至端子Ｏ［ｔ］のそれぞれと、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］のそれぞれと、の接続の有無を制御することができる。

ところで、上述したコンフィギュレーションメモリＣＭＳ、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］、コンフィギュレーションメモリＣＭＦは、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを適用することができる。また、例えば、ＯＳトランジスタを用いた記憶装置（本明細書では、ＯＳメモリと呼称する。）を適用することができる。特に、上述したコンフィギュレーションメモリとして、ＯＳメモリを適用することによって、少ない素子数で低消費電力のニューラルネットワークを構成することができる。

上述した乗算回路ＭＬＴ［１］乃至乗算回路ＭＬＴ［ｓ］、及び加算回路ＡＤを、アナログ電流を用いて演算を行う積和演算回路とすることで、積和演算回路を構成するトランジスタ数を低減することができる。なお、アナログ電流を用いて演算を行う積和演算回路については、本実施の形態で後述する。

＜動作方法例＞
次に、ＮＮ回路１００の動作方法の一例について、図２３乃至図２５を用いて説明する。

なお、本動作方法例において、ＮＮ回路１００は、コンテキスト数をＮとする。つまり、ＮＮ回路１００が有する複数のコンフィギュレーションメモリＣＭＳ、コンフィギュレーションメモリＣＭＷ［１］乃至コンフィギュレーションメモリＣＭＷ［ｓ］、及びコンフィギュレーションメモリＣＭＦは、それぞれＮセットのコンフィギュレーションデータを有するものとする。

また、本動作方法例で扱うニューラルネットワークは、入力層、第１中間層乃至第Ｎ－１中間層からなる階層型のニューラルネットワークとする。特に、第Ｎ－１中間層は、階層型のニューラルネットワークにおける出力層とする。

また、図２３乃至図２５において、導通状態となっているスイッチ回路ＳＷＣは、黒丸で図示し、非導通状態となっているスイッチ回路ＳＷＣは、白丸で図示している。

また、配線Ｑ［１］乃至配線Ｑ［ｍ］、配線Ｒ［１］乃至配線Ｒ［ｍ］、及びプログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３の構成は、図２２（Ａ）（Ｂ）（Ｃ）のそれぞれの説明を参酌する。

初めに、コンテキスト１が選択される。コンテキスト１とは、入力層と第１中間層との間のネットワークに対応するコンフィギュレーションである。コンテキスト１における、ＮＮ回路１００を図２３に示す。

このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］と、配線Ｌ［１］乃至配線Ｌ［ｌ］と、の間が電気的に接続されるように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］のそれぞれにおいて、入力層のニューロンの出力信号に対する第１中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］にコンフィギュレーションデータが設定される。

入力層から第１中間層へ入力される信号は、入力端子ＰＤＬ［１］乃至入力端子ＰＤＬ［ｌ］から入力される信号に相当する。入力端子ＰＤＬ［ｉ］から入力された信号は、配線Ｌ［ｉ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信される。そして、配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬＥ［ｊ］の第１端子に入力される。

プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は、上述したとおり、コンテキスト１のコンフィギュレーションに基づく。

当該活性化関数演算の出力結果は、図２１に示す保持回路ＫＣによって保持される。なお、保持回路ＫＣへのデータ保持は、クロック信号ＣＬＫの電位が低レベル電位から高レベル電位になったときに行われるものとする。また、保持回路ＫＣに保持しているデータの出力は、クロック信号ＣＬＫの電位が高レベル電位から低レベル電位になったときに行われるものとする。

次に、コンテキスト２が選択される。コンテキスト２とは、第１中間層と第２中間層との間のネットワークに対応するコンフィギュレーションである。コンテキスト２における、ＮＮ回路１００を図２４に示す。

このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］と、配線Ｐ［１］乃至配線Ｐ［ｌ］と、の間が電気的に接続されるように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］のそれぞれにおいて、第１中間層のニューロンの出力信号に対する第２中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］にコンフィギュレーションデータが設定される。

当該コンフィギュレーションにおいて、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータは、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキスト１における、活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信号ＣＬＫが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子から出力された該結果は、配線Ｐ［ｊ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信される。そして、配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬＥ［ｊ］の第１端子に入力される。

つまり、第１中間層から第２中間層へ入力される信号は、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される信号に相当する。

プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は、上述したとおり、コンテキスト２のコンフィギュレーションに基づく。

当該活性化関数演算の出力結果は、コンテキスト１の動作と同様に、図２１に示す保持回路ＫＣによって保持される。

以降のＮＮ回路１００の動作は、コンテキスト２と同様に行われる。例えば、コンテキストｇ（ここでのｇは３以上Ｎ－１以下の整数）が選択された場合を考える。コンテキストｇは、第ｇ－１中間層と第ｇ中間層との間のネットワークに対応するコンフィギュレーションとする。なお、コンテキストｇにおけるＮＮ回路１００の接続の状態は、図２４の内容を参酌する。

このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］と、配線Ｐ［１］乃至配線Ｐ［ｌ］と、の間が電気的に接続されるように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］のそれぞれにおいて、第ｇ－１中間層のニューロンの出力信号に対する第ｇ中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｌ］にコンフィギュレーションデータが設定される。

当該コンフィギュレーションにおいて、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータは、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキストｇ－１における、活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信号ＣＬＫが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される。プログラマブルロジックエレメントＰＬＥ［ｊ］の第２端子から出力された該結果は、配線Ｐ［ｊ］を介して、配線Ｑ［１］乃至配線Ｑ［ｍ］のそれぞれに送信される。そして、配線Ｑ［ｊ］に送られた該信号は、プログラマブルロジックエレメントＰＬＥ［ｊ］の第１端子に入力される。

つまり、第ｇ－１中間層から第ｇ中間層へ入力される信号は、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される信号に相当する。

プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第１端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は、上述したとおり、コンテキストｇのコンフィギュレーションに基づく。

当該活性化関数演算の出力結果は、コンテキスト１、コンテキスト２の動作と同様に、図２１に示す保持回路ＫＣによって保持される。

最後に、コンテキストＮが選択される。コンテキストＮとは、第Ｎ－１中間層（出力層）と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］との間の接続に対応するコンフィギュレーションである。コンテキストＮにおけるＮＮ回路１００を図２５に示す。

このとき、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］と、配線Ｒ［１］乃至配線Ｒ［ｍ］と、の間が電気的に接続されるように、プログラマブルスイッチＰＳＷ１乃至プログラマブルスイッチＰＳＷ３にコンフィギュレーションデータが設定される。

当該コンフィギュレーションにおいて、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力されるデータは、先に説明した保持回路ＫＣに格納されているデータ、すなわち、コンテキストＮ－１における、活性化関数演算の結果となる。該結果は、保持回路ＫＣにおいて、クロック信号ＣＬＫが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される。プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］のそれぞれの第２端子から出力された該結果は、配線Ｒ［１］乃至配線Ｒ［ｍ］のそれぞれを介して、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［ｎ］のそれぞれに送信される。但し、出力端子ＰＤＲ［ｎ］は、出力端子ＰＤＲ［ｍ］としている。

つまり、第Ｎ－１中間層（出力層）から出力される階層型のニューラルネットワークの出力結果は、プログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］の第２端子から出力される信号に相当する。

なお、入力層、第１中間層乃至第Ｎ－１中間層、のそれぞれの層において、各層のニューロンとして使用されないプログラマブルロジックエレメントは、上述したパワーゲーティングを行うことによって、消費電力を低減することができる。

また、図２１の演算処理回路１５０では、学習によって重み係数を更新することが可能である。この場合、所望のニューラルネットワーク構成となる各コンテキストに対応したコンフィギュレーションデータを生成し、対応するコンテキストの重み係数のコンフィギュレーションデータのみを繰り返し変更する構成が有効である。なお、重み係数の更新は、対応する演算処理を実行する専用の回路を実装することによって可能である。

また、図２１の演算処理回路１５０において、サーバで対応する演算処理を実行する構成が可能である。例えば、ニューラルネットワークの階層構成の検討及び学習は、サーバで行い、学習によって得られた、最適化された階層構造及び重み係数に対応する各コンテキストのコンフィギュレーションデータを生成し、当該コンフィギュレーションデータをサーバ以外の電子機器が有する演算処理回路１５０に送信して、当該電子機器において、図２１の演算処理回路１５０を各コンテキストに切り替えながら、推論（認知）を実行するニューラルネットワークとする構成が可能である。

上述したＮＮ回路１００を構成することによって、学習及び推論に利用することができるニューラルネットワークの演算処理回路を実現することができる。また、素子数の削減、配線数の削減によって回路面積が低減されたマルチコンテキスト方式のプログラマブルなニューラルネットワークを提供することができる。

ここで、ＮＮ回路１００を、実施の形態１で説明したオートエンコーダ１３のエンコーダＡＩＥ及びデコーダＡＩＤのそれぞれに適用する場合を考える。図２６に示すオートエンコーダ１３は、エンコーダＡＩＥにＮＮ回路１００としてＮＮ回路１００Ａを適用し、デコーダＡＩＤにＮＮ回路１００としてＮＮ回路１００Ｂを適用した構成例を示している。図２６において、ＮＮ回路１００ＡとＮＮ回路１００Ｂは、ソースドライバ回路ＳＤを介して、電気的に接続されている。なお、図２６では、ソースドライバ回路ＳＤの他に、画像処理部ＰＰと、表示部ＰＡと、も図示している。

ところで、オートエンコーダ１３は、図２に示す通り、エンコーダＡＩＥの中間層ＭＬ２と、デコーダＡＩＤの中間層ＭＬ３と、を電気的に接続する配線の数が少なくなるように、構成されている。すなわち、エンコーダＡＩＥは、中間層ＭＬ２が有するニューロンの数が少なくなるようにし、デコーダＡＩＤは、中間層ＭＬ３が有するニューロンの数が少なくなるように構成すればよい。

そこで、ＮＮ回路１００Ａは、入力端子ＰＤＬ［１］乃至入力端子ＰＤＬ［Ｌ］（ここでのＬは１以上の整数である。）と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［Ｎ］（ここでのＮは１以上Ｌ未満の整数である。）と、を有し、ＮＮ回路１００Ｂは、入力端子ＰＤＬ［１］乃至入力端子ＰＤＬ［Ｎ］と、出力端子ＰＤＲ［１］乃至出力端子ＰＤＲ［Ｌ］と、を有する構成とする。また、図２６において、ＮＮ回路１００Ａ及びＮＮ回路１００Ｂのそれぞれが有する複数のプログラマブルロジックエレメントＰＬＥは、プログラマブルロジックエレメント部ＰＬＥＳ１、プログラマブルロジックエレメント部ＰＬＥＳ２と記載している。

図２６に図示した通り、エンコーダＡＩＥと、デコーダＡＩＤと、のそれぞれにＮＮ回路１００を適用することにより、オートエンコーダ１３を構成することができる。これにより、画像処理部ＰＰから送られてきた画像データを、ＮＮ回路１００Ａによって、特徴抽出された画像データに変換することができる。加えて、特徴抽出された画像データを、ＮＮ回路１００Ｂによって、元の画像データに復元することができ、復元した画像データを表示部ＰＡに送ることができる。

なお、図２６において、ＮＮ回路１００Ａの入力端子ＰＤＬと、ＮＮ回路１００Ｂの出力端子ＰＤＲと、のそれぞれの個数を同じとして記載しているが、場合によって、状況に応じて、又は必要に応じて、ＮＮ回路１００Ａの入力端子ＰＤＬと、ＮＮ回路１００Ｂの出力端子ＰＤＲと、をそれぞれ異なる個数としてもよい。

＜積和演算回路の構成例＞
次に、上述した階層型のニューラルネットワークを実現するための積和演算回路の構成例について、説明する。

図２７に積和演算回路の一例をブロック図として示す。図２７に示す積和演算回路７００は、オフセット回路７１０と、メモリセルアレイ７２０と、を有する。

オフセット回路７１０は、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］（ここでのｎは１以上の整数である。）と、参照列出力回路Ｃｒｅｆと、を有する。

メモリセルアレイ７２０は、列方向にｍ個（ここでのｍは１以上の整数である。）、行方向にｎ個、合計ｍ×ｎ個のメモリセルＡＭと、列方向にｍ個のメモリセルＡＭｒｅｆと、を有する。メモリセルＡＭと、メモリセルＡＭｒｅｆと、は、メモリセルアレイ７２０において、ｍ×（ｎ＋１）のマトリクス状に設けられている。特に、図２７のメモリセルアレイ７２０では、ｉ行目ｊ列目に位置するメモリセルＡＭを、メモリセルＡＭ［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）と表記し、ｉ行目に位置するメモリセルＡＭｒｅｆを、メモリセルＡＭｒｅｆ［ｉ］と表記する。

なお、メモリセルＡＭは、第１アナログデータに応じた電位を保持し、メモリセルＡＭｒｅｆは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。

メモリセルアレイ７２０は、出力端子ＳＰＴ［１］乃至出力端子ＳＰＴ［ｎ］を有する。

列出力回路ＯＵＴ［ｊ］は、出力端子ＯＴ［ｊ］を有し、参照列出力回路Ｃｒｅｆは、出力端子ＯＴｒｅｆを有する。

配線ＯＲＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続され、配線ＯＳＰは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］に電気的に接続されている。配線ＯＲＰ及び配線ＯＳＰは、オフセット回路７１０に制御信号を供給するための配線である。

メモリセルアレイ７２０の出力端子ＳＰＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。

列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］は、配線Ｂ［ｊ］と電気的に接続されている。

参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆは、配線Ｂｒｅｆと電気的に接続されている。

メモリセルＡＭ［ｉ，ｊ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤ［ｊ］と、配線Ｂ［ｊ］と、配線ＶＲと、に電気的に接続されている。

メモリセルＡＭｒｅｆ［ｉ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤｒｅｆと、配線Ｂｒｅｆと、配線ＶＲと、に電気的に接続されている。

配線ＷＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に選択信号を供給するための配線として機能し、配線ＲＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に基準電位、又は第２アナログデータに応じた電位のどちらかを与える配線として機能する。配線ＷＤ［ｊ］は、ｊ列目のメモリセルＡＭに書き込むデータを供給する配線として機能し、配線ＶＲは、メモリセルＡＭ又はメモリセルＡＭｒｅｆからデータを読み出す際に、メモリセルＡＭ又はメモリセルＡＭｒｅｆに所定の電位を与えるための配線として機能する。

配線Ｂ［ｊ］は、列出力回路ＯＵＴ［ｊ］からメモリセルアレイ７２０のｊ列目に有するメモリセルＡＭに信号を供給する配線として機能する。

配線Ｂｒｅｆは、参照列出力回路ＣｒｅｆからメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。

なお、図２７に示す積和演算回路７００は、オフセット回路７１０、メモリセルアレイ７２０、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＯＳＰ、配線ＯＲＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。

積和演算回路７００の構成は、図２７に示す構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、積和演算回路７００の構成を変更することができる。例えば、積和演算回路７００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、をまとめて１本の配線として共有する構成であってもよい。また、積和演算回路７００の回路構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有する構成であってもよい。

＜＜オフセット回路７１０＞＞
次に、オフセット回路７１０に適用できる回路構成の例について説明する。図２８に、オフセット回路７１０の一例として、オフセット回路７１１を示す。

オフセット回路７１１は、電源電圧の供給のため、配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続されている。具体的には、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］は、それぞれ配線ＶＤＤＬ、及び配線ＶＳＳＬと電気的に接続され、参照列出力回路Ｃｒｅｆは、配線ＶＤＤＬと電気的に接続されている。なお、後述するカレントミラー回路ＣＭも、配線ＶＳＳＬと電気的に接続されている場合がある。配線ＶＤＤＬは、高レベル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。

以下、列出力回路ＯＵＴ［ｊ］の内部の回路構成について説明する。列出力回路ＯＵＴ［ｊ］は、定電流回路ＣＩと、トランジスタＴｒ１乃至トランジスタＴｒ３と、容量素子Ｃ１と、配線ＯＬ［ｊ］と、を有する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆは、カレントミラー回路ＣＭを共有している。

定電流回路ＣＩは、端子ＣＴ１と、端子ＣＴ２と、を有する。端子ＣＴ１は、定電流回路ＣＩの入力端子として機能し、端子ＣＴ２は、定電流回路ＣＩの出力端子として機能する。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］、及び参照列出力回路Ｃｒｅｆで共有しているカレントミラー回路ＣＭは、端子ＣＴ５［１］乃至端子ＣＴ５［ｎ］と、端子ＣＴ６［１］乃至端子ＣＴ６［ｎ］と、端子ＣＴ７と、端子ＣＴ８と、を有する。

定電流回路ＣＩは、端子ＣＴ１から端子ＣＴ２に流れる電流を一定に保つ機能を有する。

列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ１のゲートは、容量素子Ｃ１の第１端子と電気的に接続されている。トランジスタＴｒ２の第１端子は、配線ＯＬ［ｊ］と電気的に接続され、トランジスタＴｒ２の第２端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ２のゲートは、配線ＯＳＰと電気的に接続されている。トランジスタＴｒ３の第１端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ３のゲートは、配線ＯＲＰと電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＶＳＳＬと電気的に接続されている。

なお、トランジスタＴｒ１乃至トランジスタＴｒ３は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１乃至トランジスタＴｒ３のそれぞれのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。

ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、ＯＳトランジスタが非導通状態であるときにソース－ドレイン間に流れるリーク電流を非常に小さくすることができる。特に、トランジスタＴｒ２として、ＯＳトランジスタを用いることにより、容量素子Ｃ１に保持した電荷が、オフ状態のトランジスタＴｒ２のソース－ドレイン間に流れるのを抑えることができる。加えて、トランジスタＴｒ３として、ＯＳトランジスタを用いることにより、容量素子Ｃ１に保持した電荷が、オフ状態のトランジスタＴｒ３のソース－ドレイン間に流れるのを抑えることができる。そのため、トランジスタＴｒ１のゲートの電位を長時間保持することができるため、トランジスタＴｒ１のソース－ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。

列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩの端子ＣＴ１は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩの端子ＣＴ２は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ６［ｊ］は、出力端子ＯＴ［ｊ］と電気的に接続されている。

なお、配線ＯＬ［ｊ］は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］及び端子ＣＴ６［ｊ］を介して、定電流回路ＣＩの端子ＣＴ２と、出力端子ＯＴ［ｊ］と、を電気的に接続する配線である。

次に、参照列出力回路Ｃｒｅｆについて説明する。参照列出力回路Ｃｒｅｆは、定電流回路ＣＩｒｅｆと、配線ＯＬｒｅｆと、を有する。また、上述したとおり、参照列出力回路Ｃｒｅｆは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］と、カレントミラー回路ＣＭを共有している。

定電流回路ＣＩｒｅｆは、端子ＣＴ３と、端子ＣＴ４と、を有する。端子ＣＴ３は、定電流回路ＣＩｒｅｆの入力端子として機能し、端子ＣＴ４は、定電流回路ＣＩｒｅｆの出力端子として機能する。

定電流回路ＣＩｒｅｆは、端子ＣＴ３から端子ＣＴ４に流れる電流を一定に保つ機能を有する。

参照列出力回路Ｃｒｅｆにおいて、定電流回路ＣＩｒｅｆの端子ＣＴ３は、配線ＶＤＤＬと電気的に接続され、定電流回路ＣＩｒｅｆの端子ＣＴ４は、カレントミラー回路ＣＭの端子ＣＴ７と電気的に接続されている。カレントミラー回路ＣＭの端子ＣＴ８は、出力端子ＯＴｒｅｆと電気的に接続されている。

なお、配線ＯＬｒｅｆは、カレントミラー回路ＣＭの端子ＣＴ７及び端子ＣＴ８を介して、定電流回路ＣＩｒｅｆの端子ＣＴ４と、出力端子ＯＴｒｅｆと、を電気的に接続する配線である。

カレントミラー回路ＣＭにおいて、端子ＣＴ５［ｊ］は、端子ＣＴ６［ｊ］と電気的に接続され、端子ＣＴ７は、端子ＣＴ８と電気的に接続されている。加えて、端子ＣＴ５［ｊ］と端子ＣＴ６［ｊ］の間に、配線ＩＬ［ｊ］が電気的に接続され、端子ＣＴ７と端子ＣＴ８の間に、配線ＩＬｒｅｆが電気的に接続されている。また、端子ＣＴ７と端子ＣＴ８の間と配線ＩＬｒｅｆとの接続箇所をノードＮＣＭｒｅｆとする。カレントミラー回路ＣＭは、ノードＮＣＭｒｅｆの電位を参照して、配線ＩＬｒｅｆに流れる電流の量と、配線ＩＬ［１］乃至配線ＩＬ［ｎ］のそれぞれに流れる電流の量を等しくする機能を有する。

なお、図２８に示すオフセット回路７１１は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。

なお、オフセット回路７１１の構成は、図２８に示す構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路７１１の構成を変更することができる。

〔定電流回路ＣＩ、ＣＩｒｅｆ〕
次に、定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成例について説明する。

図２９に示すオフセット回路７１５は、図２８のオフセット回路７１１の定電流回路ＣＩ、及び定電流回路ＣＩｒｅｆの内部の構成の例を示した回路図である。

列出力回路ＯＵＴ［ｊ］において、定電流回路ＣＩは、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ３を有する。また、オフセット回路７１１の定電流回路ＣＩの端子ＣＴ１として、オフセット回路７１５の定電流回路ＣＩは、端子ＣＴ１－１、端子ＣＴ１－２、及び端子ＣＴ１－３を有する。更に、オフセット回路７１５は、定電流回路ＣＩに制御信号を送信するための配線ＯＳＭと、配線ＯＲＭと、に電気的に接続されている。

なお、トランジスタＴｒ２１は、ｐチャネル型のトランジスタであり、トランジスタＴｒ２２、及びトランジスタＴｒ２３は、ｎチャネル型のトランジスタである。特に、トランジスタＴｒ２２、及びトランジスタＴｒ２３は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ２２、及びトランジスタＴｒ２３のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。

前述したとおり、ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。特に、トランジスタＴｒ２２として、ＯＳトランジスタを用いることにより、容量素子Ｃ３に保持した電荷が、オフ状態のトランジスタＴｒ２２のソース－ドレイン間に流れるのを抑えることができる。加えて、トランジスタＴｒ２３として、ＯＳトランジスタを用いることにより、容量素子Ｃ３に保持した電荷が、オフ状態のトランジスタＴｒ２３のソース－ドレイン間に流れるのを抑えることができる。そのため、トランジスタＴｒ２１のゲートの電位を長時間保持することができるため、トランジスタＴｒ２１のソース－ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。

トランジスタＴｒ２１の第１端子は、端子ＣＴ１－１と電気的に接続され、トランジスタＴｒ２１の第２端子は、端子ＣＴ２と電気的に接続され、トランジスタＴｒ２１のゲートは、容量素子Ｃ３の第１端子と電気的に接続されている。トランジスタＴｒ２２の第１端子は、端子ＣＴ２と電気的に接続され、トランジスタＴｒ２２の第２端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ２２のゲートは、配線ＯＳＭと電気的に接続されている。トランジスタＴｒ２３の第１端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＴｒ２３の第２端子は、端子ＣＴ１－３と電気的に接続され、トランジスタＴｒ２３のゲートは、配線ＯＲＭと電気的に接続されている。容量素子Ｃ３の第２端子は、端子ＣＴ１－２と電気的に接続されている。

端子ＣＴ１－１乃至端子ＣＴ１－３は、それぞれ配線ＶＤＤＬと電気的に接続されている。

図２９に示すオフセット回路７１５において、参照列出力回路Ｃｒｅｆは定電流回路ＣＩｒｅｆを有さない構成となっている。厳密には、参照列出力回路Ｃｒｅｆにおいて、カレントミラー回路ＣＭが配線ＯＬｒｅｆに対して電流を供給しているため、カレントミラー回路ＣＭが電流源となっている。つまり、参照列出力回路Ｃｒｅｆにおけるカレントミラー回路ＣＭは配線ＯＬｒｅｆに対する定電流回路ＣＩｒｅｆと考えることができる。なお、回路構成の観点では、オフセット回路７１５は、図２８に示すオフセット回路７１１の参照列出力回路Ｃｒｅｆから定電流回路ＣＩｒｅｆを除去した構成となっている。

なお、図２９に示すオフセット回路７１５は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１－１、端子ＣＴ１－２、端子ＣＴ１－３、端子ＣＴ２、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ１、容量素子Ｃ３、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線ＯＳＭ、配線ＯＲＭ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。

以下に、オフセット回路７１５の定電流回路ＣＩの動作について、説明する。

配線ＯＲＭに高レベル電位が入力され、配線ＯＳＭに低レベル電位が入力されたとき、トランジスタＴｒ２３は導通状態となり、トランジスタＴｒ２２は非導通状態となる。このとき、容量素子Ｃ３の第１端子は、トランジスタＴｒ２３を介して、配線ＶＤＤＬから高レベル電位が与えられる。容量素子Ｃ３の第２端子は、配線ＶＤＤＬから高レベル電位が与えられているため、容量素子Ｃ３の保持電位は０となる。つまり、配線ＯＲＭに高レベル電位が入力され、配線ＯＳＭに低レベル電位が入力されることで、容量素子Ｃ３に保持された電荷を放電して、定電流回路ＣＩの初期化を行うことができる。

配線ＯＲＭに低レベル電位が入力され、配線ＯＳＭに高レベル電位が入力されたとき、トランジスタＴｒ２３は非導通状態となり、トランジスタＴｒ２２は導通状態となる。このとき、トランジスタＴｒ２１の第２端子は、トランジスタＴｒ２２を介して、トランジスタＴｒ２１のゲートと電気的に接続される。つまり、トランジスタＴｒ２１は、ダイオード接続の構成となる。また、時間の経過によって、容量素子Ｃ３の第１端子の電位は、トランジスタＴｒ２１の第２端子の電位と等しくなる。

この状態で、配線ＯＳＭに低レベル電位を入力して、トランジスタＴｒ２２を非導通状態にすることによって、容量素子Ｃ３に、トランジスタＴｒ２１の第２端子と等しい電位が保持される。これにより、トランジスタＴｒ２１のゲートには、該電位が保持されているので、トランジスタＴｒ２１には該電位に基づいた定電流が流れる。

なお、本発明の一態様に係るオフセット回路の定電流回路ＣＩ及び定電流回路ＣＩｒｅｆの構成は、図２９に示すオフセット回路７１５に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路７１５が有する回路、素子、配線などの構成要素を除去する、オフセット回路７１５に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路７１５の内部の接続構成を変更する、などを行うことができる。

〔カレントミラー回路ＣＭ〕
次に、カレントミラー回路ＣＭの内部の構成例について説明する。

図３０に示すオフセット回路７１３は、図２８のオフセット回路７１１のカレントミラー回路ＣＭの内部の構成の例を示した回路図である。

カレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ５を有し、参照列出力回路ＣｒｅｆにトランジスタＴｒ７を有する。なお、トランジスタＴｒ５、及びトランジスタＴｒ７は、それぞれｎチャネル型トランジスタとする。

列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５の第２端子は、配線ＶＳＳＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ５のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。

参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７の第２端子は、配線ＶＳＳＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ７のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。

この接続構成を適用することで、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５のゲートに、ノードＮＣＭｒｅｆの電位を印加することができ、トランジスタＴｒ７のソース－ドレイン間に流れる電流の量と、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ５のソース－ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路７１３のカレントミラー回路ＣＭのトランジスタＴｒ５、トランジスタＴｒ７は、ｎチャネル型トランジスタであり、かつ、それらのトランジスタは、低レベル電位が印加されている配線ＶＳＳＬと接続されているので、電流シンクのカレントミラー回路として動作する。

なお、トランジスタＴｒ５、及びトランジスタＴｒ７は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ５、及びトランジスタＴｒ７のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。

なお、図３０に示すオフセット回路７１３は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ５、トランジスタＴｒ７、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。

なお、本発明の一態様に係るオフセット回路のカレントミラー回路ＣＭの構成は、図３０に示すオフセット回路７１３に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路７１３が有する回路、素子、配線などの構成要素を除去する、オフセット回路７１３に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路７１３の内部の接続構成を変更する、などを行うことができる。例えば、図３１に示すオフセット回路７１６のように、カレントミラー回路ＣＭの構成を変更してもよい。

図３１に示すオフセット回路７１６のカレントミラー回路ＣＭは、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれにトランジスタＴｒ８と、参照列出力回路ＣｒｅｆにトランジスタＴｒ９と、を有する。なお、トランジスタＴｒ８、及びトランジスタＴｒ９は、それぞれｐチャネル型トランジスタとする。

列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８の第１端子は、カレントミラー回路ＣＭの端子ＣＴ５［ｊ］と、端子ＣＴ６［ｊ］と、に電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８の第２端子は、配線ＶＤＤＬと電気的に接続されている。列出力回路ＯＵＴ［ｊ］が有するトランジスタＴｒ８のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。

参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９の第１端子は、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９の第２端子は、配線ＶＤＤＬと電気的に接続されている。参照列出力回路Ｃｒｅｆが有するトランジスタＴｒ９のゲートは、カレントミラー回路ＣＭの端子ＣＴ７と、端子ＣＴ８と、に電気的に接続されている。

この接続構成を適用することで、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ８のゲートに、ノードＮＣＭｒｅｆの電位を印加することができ、トランジスタＴｒ９のソース－ドレイン間に流れる電流の量と、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ８のソース－ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路７１６のカレントミラー回路ＣＭのトランジスタＴｒ８、トランジスタＴｒ９は、ｐチャネル型トランジスタであり、かつ、それらのトランジスタは、高レベル電位が印加されている配線ＶＤＤＬと接続されているので、電流ソースのカレントミラー回路として動作する。

なお、図３１に示すオフセット回路７１６は、列出力回路ＯＵＴ［１］、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｎ］、参照列出力回路Ｃｒｅｆ、定電流回路ＣＩ、定電流回路ＣＩｒｅｆ、カレントミラー回路ＣＭ、出力端子ＯＴ［１］、出力端子ＯＴ［ｊ］、出力端子ＯＴ［ｎ］、出力端子ＯＴｒｅｆ、端子ＣＴ１、端子ＣＴ２、端子ＣＴ３、端子ＣＴ４、端子ＣＴ５［１］、端子ＣＴ５［ｊ］、端子ＣＴ５［ｎ］、端子ＣＴ６［１］、端子ＣＴ６［ｊ］、端子ＣＴ６［ｎ］、端子ＣＴ７、端子ＣＴ８、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ８、トランジスタＴｒ９、容量素子Ｃ１、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＬｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＩＬ［１］、配線ＩＬ［ｊ］、配線ＩＬ［ｎ］、配線ＩＬｒｅｆ、ノードＮＣＭｒｅｆ、配線ＶＤＤＬ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。

＜＜メモリセルアレイ７２０＞＞
次に、メモリセルアレイ７２０に適用できる回路構成の例について説明する。図３２に、メモリセルアレイ７２０の一例として、メモリセルアレイ７２１を示す。

メモリセルアレイ７２１は、メモリセルＡＭと、メモリセルＡＭｒｅｆと、を有する。メモリセルアレイ７２１が有する全てのメモリセルＡＭのそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ２と、を有する。

メモリセルアレイ７２１の接続構成について、メモリセルＡＭ［ｉ，ｊ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤ［ｊ］と電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂ［ｊ］と電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。

メモリセルＡＭ［ｉ，ｊ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮ［ｉ，ｊ］とする。本実施の形態において、ノードＮ［ｉ，ｊ］には、第１アナログデータに応じた電位を保持する。

次に、メモリセルＡＭｒｅｆ［ｉ］に着目して説明する。トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、に電気的に接続され、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＷ［ｉ］と電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線Ｂｒｅｆと電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＶＲと電気的に接続される。容量素子Ｃ２の第２端子は、配線ＲＷ［ｉ］と電気的に接続されている。

メモリセルＡＭｒｅｆ［ｉ］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量素子Ｃ２の第１端子と、の接続箇所をノードＮｒｅｆ［ｉ］とする。

なお、トランジスタＴｒ１１、及びトランジスタＴｒ１２は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのチャネル形成領域は、インジウム、元素Ｍ、亜鉛の少なくとも一を含む酸化物であることがより好ましい。

トランジスタＴｒ１１、及びトランジスタＴｒ１２として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１、及びトランジスタＴｒ１２のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。

更に、上述したトランジスタＴｒ１乃至トランジスタＴｒ３、トランジスタＴｒ５、トランジスタＴｒ７、トランジスタＴｒ１１、トランジスタＴｒ１２、トランジスタＴｒ２２、及びトランジスタＴｒ２３の全てにＯＳトランジスタを適用することによって、積和演算回路の作製工程を短縮することができる。つまり、積和演算回路の生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。

なお、トランジスタＴｒ１、トランジスタＴｒ５、トランジスタＴｒ７乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ１、トランジスタＴｒ５、トランジスタＴｒ７乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ１、トランジスタＴｒ５、トランジスタＴｒ７乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ１、トランジスタＴｒ５、トランジスタＴｒ７乃至トランジスタＴｒ９、トランジスタＴｒ１２、及びトランジスタＴｒ２１のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。

なお、図３２に示すメモリセルアレイ７２１は、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＲ、出力端子ＳＰＴ［１］、出力端子ＳＰＴ［ｊ］、出力端子ＳＰＴ［ｎ］、ノードＮ［１，１］、ノードＮ［ｉ，１］、ノードＮ［ｍ，１］、ノードＮ［１，ｊ］、ノードＮ［ｉ，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮ［１，ｎ］、ノードＮ［ｉ，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒｅｆ［１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｍ］、トランジスタＴｒ１１、トランジスタＴｒ１２、容量素子Ｃ２のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。

また、本実施の形態の積和演算回路は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。

＜動作例＞
ここでは、積和演算回路７００の動作の一例について説明する。なお、本動作例で説明する積和演算回路７００は、オフセット回路７１０として、図３３に示すオフセット回路７５１を適用し、かつ積和演算回路７００のメモリセルアレイ７２０として、図３２に示すメモリセルアレイ７２１を適用した構成とする。

図３３に示すオフセット回路７５１は、図２９のオフセット回路７１５の定電流回路ＣＩと、図３１のオフセット回路７１６が有するカレントミラー回路ＣＭと、を適用させた回路構成となっている。なお、本動作例の説明として、図３３は、列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、及び参照列出力回路Ｃｒｅｆを図示している。

なお、図３３には、列出力回路ＯＵＴ［ｊ］において定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５［ｊ］に流れる電流をＩ_Ｃ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］において定電流回路ＣＩの端子ＣＴ２からカレントミラー回路ＣＭの端子ＣＴ５［ｊ＋１］に流れる電流をＩ_Ｃ［ｊ＋１］と記載する。また、カレントミラー回路ＣＭにおいて、列出力回路ＯＵＴ［ｊ］のトランジスタＴｒ８の第１端子から配線ＩＬ［ｊ］に流れる電流と、列出力回路ＯＵＴ［ｊ＋１］のトランジスタＴｒ８の第１端子から配線ＩＬ［ｊ＋１］に流れる電流と、参照列出力回路ＣｒｅｆのトランジスタＴｒ９の第１端子から配線ＩＬｒｅｆに流れる電流と、をＩ_{ＣＭｒｅｆ}と記載する。つまり、端子ＣＴ６［ｊ］には、Ｉ_Ｃ［ｊ］＋Ｉ_{ＣＭｒｅｆ}の電流が出力され、端子ＣＴ６［ｊ＋１］には、Ｉ_Ｃ［ｊ＋１］＋Ｉ_{ＣＭｒｅｆ}の電流が出力される。更に、列出力回路ＯＵＴ［ｊ］の配線ＯＬ［ｊ］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩ_ＣＰ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の配線ＯＬ［ｊ＋１］からトランジスタＴｒ１の第１端子又はトランジスタＴｒ２の第１端子に流れる電流をＩ_ＣＰ［ｊ＋１］と記載する。そして、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に出力する電流をＩ_Ｂ［ｊ］と記載し、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩ_Ｂ［ｊ＋１］と記載し、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに出力する電流をＩ_Ｂｒｅｆと記載する。

図３４に示すメモリセルアレイ７６０は、図３２に示すメモリセルアレイ７２１と同様の構成であり、本動作例の説明として、図３４は、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］を図示している。

なお、図３４には、配線Ｂ［ｊ］から入力される電流をＩ_Ｂ［ｊ］と記載し、配線Ｂ［ｊ＋１］から入力される電流をＩ_Ｂ［ｊ＋１］と記載し、配線Ｂｒｅｆから入力される電流をＩ_Ｂｒｅｆと記載する。また、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される電流をΔＩ_Ｂ［ｊ］と記載し、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される電流をΔＩ_Ｂ［ｊ＋１］と記載する。

図３５乃至図３７に、積和演算回路７００の動作例のタイミングチャートを示す。図３５のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０５における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流Ｉ_Ｂｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をｉについて和をとった値である。また、図３５のタイミングチャートにおいて、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位は、常に低レベル電位である（図示しない。）。

図３６のタイミングチャートは、図３５のタイミングチャートの時刻Ｔ０５より先の時刻の動作を示しており、時刻Ｔ０６乃至時刻Ｔ１１における配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動を示している。なお、時刻Ｔ０６乃至時刻Ｔ１１において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動はなく、また、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流Ｉ_Ｂｒｅｆの大きさの変動はないので、図３６では省略している。

図３７のタイミングチャートは、図３６のタイミングチャートの時刻Ｔ１２より先の時刻の動作を示しており、時刻Ｔ１２乃至時刻Ｔ１７におけるノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流Ｉ_Ｂｒｅｆの大きさの変動を示している。なお、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図３７のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動の記載を省略している。また、図３７のタイミングチャートは、後述するΔＩ_Ｂ［ｊ］、ΔＩ_Ｂ［ｊ＋１］の電流の大きさの変動も記載している。

＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＷ［ｉ］に高レベル電位（図３５ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図３５ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図３５ではＧＮＤと表記している。）よりもＶ_ＰＲ－Ｖ_Ｘ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶ_ＰＲ－Ｖ_Ｘ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶ_ＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図３５ではＲＥＦＰと表記している。）が印加されている。

なお、電位Ｖ_Ｘ［ｉ，ｊ］、及び電位Ｖ_Ｘ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位Ｖ_ＰＲは、参照アナログデータに対応する電位である。

このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが電気的に接続されるため、ノードＮ［ｉ，ｊ］の電位は、Ｖ_ＰＲ－Ｖ_Ｘ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、Ｖ_ＰＲ－Ｖ_Ｘ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ］の電位は、Ｖ_ＰＲとなる。

ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ_０［ｉ，ｊ］は、次の式で表すことができる。

ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖ_ｔｈは、トランジスタＴｒ１２のしきい値電圧である。

このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ_０［ｉ，ｊ］となる。

同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ_０［ｉ，ｊ＋１］は、次の式で表すことができる。

このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ_０［ｉ，ｊ＋１］となる。

更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ_ｒｅｆ０［ｉ］は、次の式で表すことができる。

このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉ_ｒｅｆ０［ｉ］となる。

なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。

＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１１は非導通状態となる。

また、配線ＷＷ［ｉ＋１］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から非導通状態となっている。

上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は非導通状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。

特に、積和演算回路７００の回路構成の説明で述べたとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１のソース－ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。

時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることは無い。

＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶ_ＰＲ－Ｖ_Ｘ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶ_ＰＲ－Ｖ_Ｘ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶ_ＰＲ大きい電位が印加されている。更に、時刻Ｔ０２から引き続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。

なお、電位Ｖ_Ｘ［ｉ＋１，ｊ］、及び電位Ｖ_Ｘ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。

このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、Ｖ_ＰＲ－Ｖ_Ｘ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが電気的に接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、Ｖ_ＰＲ－Ｖ_Ｘ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが電気的に接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、Ｖ_ＰＲとなる。

ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ_０［ｉ＋１，ｊ］は、次の式で表すことができる。

このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ_０［ｉ，ｊ］＋Ｉ_０［ｉ＋１，ｊ］となる。

同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ_０［ｉ＋１，ｊ＋１］は、次の式で表すことができる。

このとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ_０［ｉ，ｊ＋１］＋Ｉ_０［ｉ＋１，ｊ＋１］となる。

更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ_ｒｅｆ０［ｉ＋１］は、次の式で表すことができる。

このとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉ_ｒｅｆ０［ｉ］＋Ｉ_ｒｅｆ０［ｉ＋１］となる。

＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
時刻Ｔ０４から時刻Ｔ０５までの間において、時刻Ｔ０１から時刻Ｔ０２までの間の動作、又は時刻Ｔ０３から時刻Ｔ０４までの間の動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位Ｖ_ＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ１２に流れる電流の総和は、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流となり、ΣＩ_０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。

ここで、参照列出力回路Ｃｒｅｆについて着目する。参照列出力回路Ｃｒｅｆの配線ＯＬｒｅｆは、出力端子ＯＴｒｅｆを介して、配線Ｂｒｅｆと電気的に接続されているため、配線Ｂｒｅｆに流れる電流は、配線ＯＬｒｅｆに流れる電流となる。配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、Ｉ_Ｂｒｅｆ＝ΣＩ_ｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れるため、該電流は、配線ＯＬｒｅｆにも流れる。該電流は、カレントミラー回路ＣＭにおいて、ノードＮＣＭｒｅｆの電位に応じて、トランジスタＴｒ９の第１端子からノードＮＣＭｒｅｆの方向に出力される。

ところで、図３３において、配線ＩＬｒｅｆに流れる電流をＩ_{ＣＭｒｅｆ}と記載しているが、本明細書では、時刻Ｔ０９より前の時刻において、配線ＩＬｒｅｆに流れる電流をＩ_{ＣＭｒｅｆ０}と記載する。

したがって、配線ＩＬｒｅｆに流れる電流Ｉ_{ＣＭｒｅｆ０}は、次の式のように示すことができる。

なお、カレントミラー回路ＣＭは、トランジスタＴｒ９のゲートの電位（ノードＮＣＭｒｅｆの電位）を参照しているため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの配線ＩＬ［１］乃至配線ＩＬ［ｎ］に、同じ電流Ｉ_{ＣＭｒｅｆ０}が流れる。

＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ１１までの間については、図３６を用いて説明する。時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＯＲＰを高レベル電位とし、配線ＯＲＭを高レベル電位とする。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに高レベル電位が印加されるため、トランジスタＴｒ３は導通状態となる。そのため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ１の第１端子に低レベル電位が印加され、容量素子Ｃ１の電位が初期化される。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２３のゲートに高レベル電位が印加されるため、トランジスタＴｒ２３は導通状態となる。そのため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ３の第１端子に高レベル電位が印加され、容量素子Ｃ３の電位が初期化される。なお、時刻Ｔ０６の時点において、配線ＯＳＰには低レベル電位が印加されて、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態とし、配線ＯＳＭには低レベル電位が印加されて、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２を非導通状態としている。

＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＯＲＰ及び配線ＯＲＭを低レベル電位としている。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ３のゲートに低レベル電位が印加されるため、トランジスタＴｒ３は非導通状態となる。また、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２３のゲートに低レベル電位が印加されるため、トランジスタＴｒ２３は非導通状態となる。

＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＯＳＰを高レベル電位としている。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２は導通状態となる。ところで、列出力回路ＯＵＴ［ｊ］から出力される電流Ｉ_Ｂ［ｊ］は、ΣＩ_０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流Ｉ_Ｂ［ｊ］よりも電流Ｉ_{ＣＭｒｅｆ０}が大きいとき、トランジスタＴｒ２の第１端子から、トランジスタＴｒ２の第２端子を経由して、容量素子Ｃ１の第１端子に電流が流れ、容量素子Ｃ１によって正の電位が保持される。これにより、トランジスタＴｒ１のゲートの電位が保持されるため、トランジスタＴｒ１のソース－ドレイン間に、トランジスタＴｒ１のゲートの電位に応じた電流が流れる。

なお、時刻Ｔ０９の時点において、配線ＯＳＰには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２を非導通状態としている。このとき、トランジスタＴｒ１のゲートの電位は、容量素子Ｃ１に保持されているため、時刻Ｔ０９以降もトランジスタＴｒ１のソース－ドレイン間に同じ大きさの電流が流れ続ける。

＜＜時刻Ｔ１０から時刻Ｔ１１まで＞＞
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＯＳＭを高レベル電位としている。このとき、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２２は導通状態となる。ところで、列出力回路ＯＵＴ［ｊ］から出力される電流Ｉ_Ｂ［ｊ］は、ΣＩ_０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流Ｉ_Ｂ［ｊ］よりも電流Ｉ_{ＣＭｒｅｆ０}が小さいとき、容量素子Ｃ３の第１端子から、トランジスタＴｒ２２の第２端子を経由して、トランジスタＴｒ２２の第１端子に電流が流れ、容量素子Ｃ３によって電位が保持される。これにより、トランジスタＴｒ２１のゲートの電位が保持されるため、トランジスタＴｒ２１のソース－ドレイン間に、トランジスタＴｒ２１のゲートの電位に応じた電流が流れる。

なお、時刻Ｔ１１の時点において、配線ＯＳＭには低レベル電位を印加して、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれのトランジスタＴｒ２２を非導通状態としている。このとき、トランジスタＴｒ２１のゲートの電位は、容量素子Ｃ３によって保持されているため、時刻Ｔ１１以降もトランジスタＴｒ２１のソース－ドレイン間に同じ大きさの電流が流れ続ける。

なお、図３６のタイミングチャートでは、トランジスタＴｒ２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ０８から時刻Ｔ０９までの間の動作）は、トランジスタＴｒ２２を導通状態、又は非導通状態の切り替え動作（時刻Ｔ１０から時刻Ｔ１１までの間の動作）の前に行っていたが、オフセット回路７５１の動作の順序はこれに限定されない。例えば、トランジスタＴｒ２２を導通状態、又は非導通状態の切り替え動作（時刻Ｔ１０から時刻Ｔ１１までの間の動作）を先に行い、後に、トランジスタＴｒ２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ０８から時刻Ｔ０９までの間の動作）を行ってもよい。

ここで、時刻Ｔ０６以降から時刻Ｔ１２（図３７に記載）までにおける、列出力回路ＯＵＴ［ｊ］に着目する。列出力回路ＯＵＴ［ｊ］において、トランジスタＴｒ１のソース－ドレイン間に流れる電流をＩ_ＣＰ［ｊ］とし、定電流回路ＣＩのトランジスタＴｒ２１のソース－ドレイン間に流れる電流をＩ_Ｃ［ｊ］とする（端子ＣＴ２から端子ＣＴ５［ｊ］に流れる電流）。また、トランジスタＴｒ８のソース－ドレイン間に流れる電流は、カレントミラー回路ＣＭによってＩ_{ＣＭｒｅｆ０}となる。時刻Ｔ１から時刻Ｔ１２までの間では出力端子ＳＰＴ［ｊ］から電流を出力しないものとした場合、列出力回路ＯＵＴ［ｊ］と電気的に接続されている配線Ｂ［ｊ］には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。つまり、時刻Ｔ０６から時刻Ｔ１２までの間では、列出力回路ＯＵＴ［ｊ］において、入力される電流Ｉ_{ＣＭｒｅｆ０}と出力されるΣＩ_０［ｉ，ｊ］と、に過不足が生じたとき、トランジスタＴｒ２１の第２端子から流れる電流Ｉ_Ｃ［ｊ］が配線ＯＬ［ｊ］に供給され、又は、配線ＯＬ［ｊ］から流れる電流Ｉ_ＣＰ［ｊ］がトランジスタＴｒ１の第１端子に流れる、動作が行われる。したがって、上記より次の式が成り立つ。

＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２以降は、図３７を用いて説明する。時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ］に基準電位（図３７ではＲＥＦＰと表記している。）よりもＶ_Ｗ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位Ｖ_Ｗ［ｉ］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。

なお、電位Ｖ_Ｗ［ｉ］は、第２アナログデータに対応する電位である。

なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ２の容量、トランジスタＴｒ１２のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。

容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位Ｖ_Ｗ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶ_Ｗ［ｉ］上昇する。

ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、次の式で表すことができる。

つまり、配線ＲＷ［ｉ］に電位Ｖ_Ｗ［ｉ］を印加することによって、配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ］－Ｉ_０［ｉ，ｊ］（図３７では、ΔＩ［ｉ，ｊ］と表記する。）増加する。

同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、次の式で表すことができる。

つまり、配線ＲＷ［ｉ］に電位Ｖ_Ｗ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ［ｉ，ｊ＋１］－Ｉ_０［ｉ，ｊ＋１］（図３７では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。

更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流Ｉ_ｒｅｆ［ｉ］は、次の式で表すことができる。

つまり、配線ＲＷ［ｉ］に電位Ｖ_Ｗ［ｉ］を印加することによって、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２の第１端子を介して第２端子に流れる電流は、Ｉ_ｒｅｆ［ｉ］－Ｉ_ｒｅｆ０［ｉ］（図３７では、ΔＩ_ｒｅｆ［ｉ］と表記する。）増加する。

ここで、参照列出力回路Ｃｒｅｆについて着目する。配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ１２に流れる電流を足し合わせた電流が流れる。配線ＯＬｒｅｆは、出力端子ＯＴｒｅｆを介して、配線Ｂｒｅｆと電気的に繋がっているため、配線ＯＬｒｅｆにはＩ_Ｂｒｅｆ＝ΣＩ_ｒｅｆ［ｉ］の電流が流れる。該電流は、カレントミラー回路ＣＭにおいて、ノードＮＣＭｒｅｆの電位に応じて、トランジスタＴｒ９の第１端子からノードＮＣＭｒｅｆの方向に出力される。

したがって、配線ＩＬｒｅｆからカレントミラー回路ＣＭの端子ＣＴ８に流れる電流Ｉ_{ＣＭｒｅｆ}は、次の式のように示すことができる。

ここで、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ１１から時刻Ｔ１２までの間では、数式（Ｅ８）を満たすため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩ_Ｂ［ｊ］は出力されない。

時刻Ｔ１２から時刻Ｔ１３までの間においては、配線ＲＷ［ｉ］に基準電位よりもＶ_Ｗ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース－ドレイン間電流が変化するため、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から電流ΔＩ_Ｂ［ｊ］が出力される。具体的には、列出力回路ＯＵＴ［ｊ］では、定電流回路ＣＩの端子ＣＴ２から電流Ｉ_Ｃ［ｊ］が出力され、トランジスタＴｒ８のソース－ドレイン間に電流Ｉ_{ＣＭｒｅｆ}が流れ、トランジスタＴｒ１のソース－ドレイン間に電流Ｉ_ＣＰ［ｊ］が流れるため、電流ΔＩ_Ｂ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れるソース－ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。

数式（Ｅ１３）に、数式（Ｅ１）、数式（Ｅ３）、数式（Ｅ７）乃至数式（Ｅ９）、数式（Ｅ１１）、数式（Ｅ１２）を用いることで、次の式が得られる。

つまり、数式（Ｅ１４）より、電流ΔＩ_Ｂ［ｊ］は、複数の第１アナログデータである電位Ｖ_Ｘ［ｉ，ｊ］と、複数の第２アナログデータである電位Ｖ_Ｗ［ｉ］と、の積の和に応じた値となる。すなわち、電流ΔＩ_Ｂ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和値を求めることができる。

時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、Ｖ_Ｗ［ｇ］＝０（ここでのｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（Ｅ１４）より、ΔＩ_Ｂ［ｊ］＝２ｋＶ_Ｘ［ｉ，ｊ］Ｖ_Ｗ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。

また、同様に、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される差分電流は、ΔＩ_Ｂ［ｊ＋１］＝２ｋＶ_Ｘ［ｉ，ｊ＋１］Ｖ_Ｗ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。

＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、配線ＲＷ［ｉ］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ１１から時刻Ｔ１２までの間の電位に戻る。

＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶ_Ｗ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位Ｖ_Ｗ［ｉ＋１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。

なお、電位Ｖ_Ｗ［ｉ＋１］は、第２アナログデータに対応する電位である。

なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位Ｖ_Ｗ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶ_Ｗ［ｉ＋１］上昇する。

ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶ_Ｗ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ［ｉ＋１，ｊ］－Ｉ_０［ｉ＋１，ｊ］（図３７では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ［ｉ＋１，ｊ＋１］－Ｉ_０［ｉ＋１，ｊ＋１］（図３７では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩ_ｒｅｆ［ｉ＋１］としたとき、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉ_ｒｅｆ［ｉ＋１］－Ｉ_ｒｅｆ０［ｉ＋１］（図３７では、ΔＩ_ｒｅｆ［ｉ＋１］と表記する。）増加することになる。

時刻Ｔ１４から時刻Ｔ１５までの間の動作は、時刻Ｔ１２から時刻Ｔ１３までの間の動作と同様に考えることができるので、時刻Ｔ１４から時刻Ｔ１５までの間の動作に対して、数式（Ｅ１４）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩ_Ｂ［ｊ］＝２ｋＶ_Ｘ［ｉ＋１，ｊ］Ｖ_Ｗ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。

また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩ_Ｂ［ｊ＋１］＝２ｋＶ_Ｘ［ｉ＋１，ｊ＋１］Ｖ_Ｗ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。

＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＲＷ［ｉ＋１］には接地電位が印加されている。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１３から時刻Ｔ１４までの間の電位に戻る。

＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶ_Ｗ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶ_Ｗ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ１２から時刻Ｔ１３までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位Ｖ_Ｗ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位－Ｖ_Ｗ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２のゲートの電位が下降する。

なお、電位Ｖ_Ｗ２［ｉ］、及び電位Ｖ_Ｗ２［ｉ＋１］は、第２アナログデータに対応する電位である。

なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ２の第２端子に、電位Ｖ_Ｗ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶ_Ｗ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、電位－Ｖ_Ｗ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶ_Ｗ２［ｉ＋１］下降する。

ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそれぞれＶ_Ｗ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ１２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ１２に流れる電流をＩ_ｒｅｆ［ｉ］とする。

また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶ_Ｗ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ１２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ１２に流れる電流をＩ_２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ１２に流れる電流をＩ_２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ１２に流れる電流をＩ_２ｒｅｆ［ｉ＋１］とする。

このとき、列出力回路ＯＵＴ［ｊ］の出力端子ＯＴ［ｊ］から配線Ｂ［ｊ］に流れる電流は、（Ｉ_２［ｉ，ｊ］－Ｉ_０［ｉ，ｊ］）＋（Ｉ_２［ｉ＋１，ｊ］－Ｉ_０［ｉ＋１，ｊ］）（図３７では、ΔＩ［ｊ］と表記する。）増加することになる。また、列出力回路ＯＵＴ［ｊ＋１］の出力端子ＯＴ［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ_２［ｉ，ｊ＋１］－Ｉ_０［ｉ，ｊ＋１］）＋（Ｉ_２［ｉ＋１，ｊ＋１］－Ｉ_０［ｉ＋１，ｊ＋１］）（図３７では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、参照列出力回路Ｃｒｅｆの出力端子ＯＴｒｅｆから配線Ｂｒｅｆに流れる電流は、（Ｉ_２ｒｅｆ［ｉ，ｊ］－Ｉ_ｒｅｆ０［ｉ，ｊ］）＋（Ｉ_２ｒｅｆ［ｉ＋１，ｊ］－Ｉ_ｒｅｆ０［ｉ＋１，ｊ］）（図３７では、ΔＩ_Ｂｒｅｆと表記する。）増加することになる。

時刻Ｔ１６から時刻Ｔ１７までの間の動作は、時刻Ｔ１２から時刻Ｔ１３までの間の動作と同様に考えることができるので、時刻Ｔ１６から時刻Ｔ１７までの間の動作に対して、数式（Ｅ１４）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩ_Ｂ［ｊ］＝２ｋ｛Ｖ_Ｘ［ｉ，ｊ］Ｖ_Ｗ２［ｉ］－Ｖ_Ｘ［ｉ＋１，ｊ］Ｖ_Ｗ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］に電気的に接続されている出力端子ＳＰＴ［ｊ］から出力される。

また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩ_Ｂ［ｊ＋１］＝２ｋ｛Ｖ_Ｘ［ｉ，ｊ＋１］Ｖ_Ｗ２［ｉ］－Ｖ_Ｘ［ｉ＋１，ｊ＋１］Ｖ_Ｗ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］に電気的に接続されている出力端子ＳＰＴ［ｊ＋１］から出力される。

＜＜時刻Ｔ１７以降＞＞
時刻Ｔ１７以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ１５から時刻Ｔ１６までの間の電位に戻る。

以上のように、ＮＮ回路１００のプログラマブルロジックエレメントＰＬＥ［１］乃至プログラマブルロジックエレメントＰＬＥ［ｍ］が有する積和演算回路として、図２７に示す回路を適用することによって、高速な積和演算処理を実現することができる。

ここで、複数の第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗ_{ｓ［ｋ］・１} ^（ｋ）乃至ｗ_{ｓ［ｋ］・Ｑ［ｋ－１］} ^（ｋ）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ－１）層の各ニューロンの出力信号ｚ_{１・ｓ［ｋ］} ^{（ｋ－１）}乃至ｚ_{Ｑ［ｋ－１］・ｓ［ｋ］} ^{（ｋ－１）}を第２アナログデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和ｕ_ｓ［ｋ］ ^（ｋ）を計算することができる。つまり、式（Ｄ１）に示した積和演算を積和演算回路７００によって実現することができる。

また、教師付き学習で重み係数の更新を行うとき、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニューロンに信号が送られるときに掛かる重み係数ｗ_{１・ｓ［ｋ］} ^{（ｋ＋１）}乃至ｗ_{Ｑ［ｋ＋１］ｓ［ｋ］} ^{（ｋ＋１）}を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ_１ ^{（ｋ＋１）}乃至δ_{Ｑ［ｋ＋１］} ^{（ｋ＋１）}を第２アナログデータとして供給すると、式（Ｄ３）におけるΣｗ_{ｓ［ｋ＋１］・ｓ［ｋ］} ^{（ｋ＋１）}・δ_{ｓ［ｋ＋１］} ^{（ｋ＋１）}の値を、配線Ｂ［ｊ］に流れる差分電流ΔＩ_Ｂ［ｊ］から得ることができる。つまり、式（Ｄ３）に示した演算の一部を積和演算回路７００によって実現することができる。

上述した積和演算回路を、階層型のニューラルネットワークの隠れ層として適用する場合、重み係数ｗ_{ｓ［ｋ］ｓ［ｋ－１］} ^（ｋ）をメモリセルＡＭ［ｉ，ｊ］に格納する第１アナログデータとし、第（ｋ－１）層の第ｓ［ｋ－１］ニューロンからの出力信号ｚ_{ｓ［ｋ－１］} ^{（ｋ－１）}を配線ＲＷ［ｉ］から印加する電位（第２アナログデータ）とし、積和演算回路の配線Ｂ［ｊ］に出力される電流に応じて活性化関数に相当する変調を加えた信号を第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚ_ｓ［ｋ］ ^（ｋ）とすればよい。

また、上述した積和演算回路を、階層型のニューラルネットワークの出力層として適用する場合、重み係数ｗ_{ｓ［Ｌ］ｓ［Ｌ－１］} ^（Ｌ）をメモリセルＡＭ［ｉ，ｊ］に格納する第１アナログデータとし、第（Ｌ－１）層の第ｓ［Ｌ－１］ニューロンからの出力信号ｚ_{ｓ［Ｌ－１］} ^{（Ｌ－１）}を配線ＲＷ［ｉ］から印加する電位（第２アナログデータ）とし、積和演算回路の配線Ｂ［ｊ］に出力される電流に応じて活性化関数に相当する変調を加えた信号を第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚ_ｓ［Ｌ］ ^（Ｌ）とすればよい。

なお、階層型のニューラルネットワークの入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置を用いた表示装置の具体的な構成例について説明する。ここでは特に、表示素子として液晶素子を用いた表示装置について説明する。

＜表示装置の構成例１＞
図３８に、表示装置１４００の断面構造の一例を示す。ここでは、表示素子として透過型の液晶素子１４２０を適用した場合の例を示している。図３８において、基板１４１２側が表示面側となる。

表示装置１４００は、基板１４１１と基板１４１２との間に液晶１４２２が挟持された構成を有している。液晶素子１４２０は、基板１４１１側に設けられた導電層１４２１と、基板１４１２側に設けられた導電層１４２３と、これらに挟持された液晶１４２２と、を有する。また、液晶１４２２と導電層１４２１との間に配向膜１４２４ａが設けられ、液晶１４２２と導電層１４２３との間に配向膜１４２４ｂが設けられている。

導電層１４２１は、画素電極として機能する。また導電層１４２３は、共通電極などとして機能する。また導電層１４２１と導電層１４２３は、いずれも可視光を透過する機能を有する。したがって、液晶素子１４２０は、透過型の液晶素子である。

基板１４１２の基板１４１１側の面には、着色層１４４１と、遮光層１４４２が設けられている。着色層１４４１と遮光層１４４２を覆って絶縁層１４２６が設けられ、絶縁層１４２６を覆って導電層１４２３が設けられている。また着色層１４４１は、導電層１４２１と重なる領域に設けられている。遮光層１４４２は、トランジスタ１４３０や接続部１４３８を覆って設けられている。

基板１４１１の、基板１４１２と対向する面を内側として、基板１４１１の外側には偏光板１４３９ａが配置され、基板１４１２の、基板１４１１と対向する面を内側として、基板１４１２の外側には偏光板１４３９ｂが配置されている。さらに、偏光板１４３９ａの、基板１４１１に接する面を内側として、偏光板１４３９ａの外側に、バックライトユニット１４９０が設けられている。図３８に示す表示装置１４００は、基板１４１２側が表示面側となる。

基板１４１１上にトランジスタ１４３０、容量素子１４６０等が設けられている。トランジスタ１４３０は、画素の選択トランジスタとして機能する。トランジスタ１４３０は、接続部１４３８を介して液晶素子１４２０と接続されている。

図３８に示すトランジスタ１４３０は、いわゆるボトムゲート・チャネルエッチ構造のトランジスタである。トランジスタ１４３０は、ゲート電極として機能する導電層１４３１と、ゲート絶縁層として機能する絶縁層１４３４と、半導体層１４３２と、ソース電極及びドレイン電極として機能する一対の導電層１４３３ａ及び導電層１４３３ｂと、を有する。半導体層１４３２の、導電層１４３１と重畳する部分は、チャネル形成領域として機能する。半導体層１４３２は、導電層１４３３ａ及び導電層１４３３ｂと接続されている。

容量素子１４６０は、導電層１４３１ａと、絶縁層１４３４と、導電層１４３３ｂにより構成されている。

トランジスタ１４３０等を覆って、絶縁層１４８２と絶縁層１４８１が積層して設けられている。画素電極として機能する導電層１４２１は絶縁層１４８１上に設けられている。また接続部１４３８において、絶縁層１４８１及び絶縁層１４８２に設けられた開口を介して、導電層１４２１と導電層１４３３ｂと電気的に接続されている。絶縁層１４８１は、平坦化層として機能することが好ましい。また絶縁層１４８２は、トランジスタ１４３０等へ不純物等が拡散することを抑制する保護膜としての機能を有することが好ましい。例えば、絶縁層１４８２に無機絶縁材料を用い、絶縁層１４８１に有機絶縁材料を用いることができる。

＜表示装置の構成例２＞
図３９では、着色層１４４１を、基板１４１２側でなく基板１４１１側に設けた場合の例を示している。これにより、基板１４１２側の構成を簡略化することができる。

なお、着色層１４４１を平坦化膜として用いる場合には、絶縁層１４８１を設けない構成としてもよい。

＜表示装置の構成例３＞
上記では、液晶素子として、液晶を挟む一対の電極が上下に配置された、縦電界方式の液晶素子の例を示しているが、液晶素子の構成はこれに限られず、様々な方式の液晶素子を適用することができる。

図４０には、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された液晶素子を有する表示装置の断面概略図を示す。

液晶素子１４２０は、画素電極として機能する導電層１４２１と、導電層１４２１と絶縁層１４８３を介して重なる導電層１４２３と、を有する。導電層１４２３は、スリット状または櫛歯状の上面形状を有している。

また、この構成では、導電層１４２１と導電層１４２３とが重なる部分に容量が形成され、これを容量素子１４６０として用いることができる。そのため、画素の占有面積を縮小できるため、高精細な表示装置を実現できる。また、開口率を向上させることができる。

図４０では、共通電極として機能する導電層１４２３が液晶１４２２側に位置する構成としたが、図４１に示すように、画素電極として機能する導電層１４２１が、液晶１４２２側に位置する構成としてもよい。このとき、導電層１４２１がスリット状または櫛歯状の上面形状を有する。

ここで、表示装置を作製する際、作製工程におけるフォトリソグラフィ工程が少ないほど、すなわちフォトマスクのマスク枚数が少ないほど、作製コストを低くすることができる。

例えば図３８に示す構成では、基板１４１１側の工程のうち、導電層１４３１等の形成工程、半導体層１４３２の形成工程、導電層１４３３ａ等の形成工程、接続部１４３８となる開口部の形成工程、及び導電層１４２１の形成工程の、計５つのフォトリソグラフィ工程を経ることで作製できる。すなわち、５枚のフォトマスクにより、バックプレーン基板を作製することができる。一方、基板１４１２（対向基板）側においては、着色層１４４１や遮光層１４４２の形成方法として、インクジェット法またはスクリーン印刷法等を用いると、フォトマスクが不要となるため好ましい。例えば、３色の着色層１４４１と、遮光層１４４２を設けた場合には、これらをフォトリソグラフィ法で形成した場合に比べて、計４つのフォトマスクを削減することができる。

＜トランジスタの構成例＞
次に、トランジスタ１４３０の具体的な構成例について説明する。以下に説明するトランジスタの半導体層１４３２には、シリコンを含む半導体を用いることができる。シリコンを含む半導体としては、例えば、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。特に、水素化アモルファスシリコンを用いると、大型の基板上に歩留り良く形成できるため好ましい。本発明の一態様の表示装置は、電界効果移動度が比較的低いアモルファスシリコンが適用されたトランジスタであっても、良好な表示が可能である。

図４２（Ａ）に示すトランジスタは、ソース領域及びドレイン領域として機能する一対の不純物半導体層１４３５を有する。不純物半導体層１４３５は、半導体層１４３２と導電層１４３３ａの間、及び、半導体層１４３２と導電層１４３３ｂの間に設けられている。半導体層１４３２と不純物半導体層１４３５とは接して設けられ、不純物半導体層１４３５と導電層１４３３ａまたは導電層１４３３ｂとは接して設けられる。

不純物半導体層１４３５を構成する不純物半導体膜は、一導電型を付与する不純物元素を添加した半導体により形成する。トランジスタがｎ型である場合には、一導電型を付与する不純物元素を添加した半導体として、例えば、Ｐ又はＡｓを添加したシリコンが挙げられる。または、トランジスタがｐ型である場合には、一導電型を付与する不純物元素として、例えばＢを添加することも可能であるが、トランジスタはｎ型とすることが好ましい。なお、不純物半導体層は、非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。

図４２（Ｂ）に示すトランジスタは、半導体層１４３２と不純物半導体層１４３５の間に、半導体層１４３７を有する。

半導体層１４３７は、半導体層１４３２と同様の半導体膜により形成されていてもよい。半導体層１４３７は、不純物半導体層１４３５のエッチングの際に、半導体層１４３２がエッチングにより消失することを防ぐためのエッチングストッパーとして機能させることができる。なお、図４２（Ａ）において、半導体層１４３７が左右に分離している例を示しているが、半導体層１４３７の一部が半導体層１４３２のチャネル形成領域を覆っていてもよい。

また、半導体層１４３７は、不純物半導体層１４３５よりも低濃度の不純物が含まれていてもよい。これにより、半導体層１４３７をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能させることができ、トランジスタを駆動させたときのホットキャリア劣化を抑制することができる。

図４２（Ｃ）に示すトランジスタは、半導体層１４３２のチャネル形成領域上に、絶縁層１４８４が設けられている。絶縁層１４８４は、導電体１４３３ａ及び導電体１４３３ｂのエッチングの際のエッチングストッパーとして機能する。

図４２（Ｄ）に示すトランジスタは、半導体層１４３２に代えて、半導体層１４３２ｐを有する。半導体層１４３２ｐは、結晶性の高い半導体膜を含む。例えば半導体層１４３２ｐは、多結晶半導体または単結晶半導体を含む。これにより、電界効果移動度の高いトランジスタとすることができる。

図４２（Ｅ）に示すトランジスタは、半導体層１４３２のチャネル形成領域に半導体層１４３２ｐを有する。例えば図４２（Ｅ）に示すトランジスタは、半導体層１４３２となる半導体膜に対してレーザ光などを照射することにより、局所的に結晶化することにより形成することができる。これにより、電界効果移動度の高いトランジスタを実現できる。

図４２（Ｆ）に示すトランジスタは、図４２（Ｂ）で示したトランジスタの半導体層１４３２のチャネル形成領域に、結晶性の半導体層１４３２ｐを有する。

図４２（Ｇ）に示すトランジスタは、図４２（Ｃ）で示したトランジスタの半導体層１４３２のチャネル形成領域に、結晶性の半導体層１４３２ｐを有する。

＜構成要素＞
以下では、上記に示す各構成要素について説明する。

［基板］
表示装置が有する基板には、平坦面を有する材料を用いることができる。表示素子からの光を取り出す基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミック、サファイア、有機樹脂などの材料を用いることができる。

厚さの薄い基板を用いることで、表示パネルの軽量化、薄型化を図ることができる。さらに、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示パネルを実現できる。または、可撓性を有する程度に薄いガラスなどを基板に用いることもできる。または、ガラスと樹脂材料とが接着層により貼り合わされた複合材料を用いてもよい。

［トランジスタ］
トランジスタは、ゲート電極として機能する導電層と、半導体層と、ソース電極として機能する導電層と、ドレイン電極として機能する導電層と、ゲート絶縁層として機能する絶縁層と、を有する。

なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート型またはボトムゲート型のいずれのトランジスタ構造としてもよい。または、チャネルの上下にゲート電極が設けられていてもよい。

トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。

トランジスタのチャネルが形成される半導体には、例えばシリコンを用いることができる。シリコンとして、特にアモルファスシリコンを用いることが好ましい。アモルファスシリコンを用いることで、大型の基板上に歩留り良くトランジスタを形成でき、量産性に優れる。

また、微結晶シリコン、多結晶シリコン、単結晶シリコンなどの結晶性を有するシリコンを用いることもできる。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。

本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのときアモルファスシリコンを用いることで、多結晶シリコンよりも低温で形成できるため、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを好適に用いることができる。一方、トップゲート型のトランジスタは、自己整合的に不純物領域を形成しやすいため、特性のばらつきなどを低減することができるため好ましい。このとき特に、多結晶シリコンや単結晶シリコンなどを用いる場合に適している場合がある。

［導電層］
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極などの導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金などが挙げられる。またこれらの材料を含む膜を単層で、または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛等の酸化物を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。

また、トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線及び電極などの導電層に用いることのできる、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物またはグラフェンを用いることができる。または、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、またはチタンなどの金属材料や、該金属材料を含む合金材料を用いることができる。または、該金属材料の窒化物（例えば、窒化チタン）などを用いてもよい。なお、金属材料、合金材料（またはそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。これらは、表示装置を構成する各種配線および電極などの導電層や、表示素子が有する導電層（画素電極や共通電極として機能する導電層）にも用いることができる。

［絶縁層］
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル、エポキシなどの樹脂、シリコーンなどのシロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。

透水性の低い絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜等の窒素と珪素を含む膜や、窒化アルミニウム膜等の窒素とアルミニウムを含む膜等が挙げられる。また、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いてもよい。

［液晶素子］
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。

また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモード等が適用された液晶素子を用いることができる。

なお、液晶素子は、液晶の光学的変調作用によって光の透過または非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。

また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。

また、液晶素子として、透過型の液晶素子、反射型の液晶素子、または半透過型の液晶素子などがある。

本発明の一態様では、特に透過型の液晶素子を好適に用いることができる。

透過型または半透過型の液晶素子を用いる場合、一対の基板を挟むように、２つの偏光板を設ける。また偏光板よりも外側に、バックライトを設ける。バックライトとしては、直下型のバックライトであってもよいし、エッジライト型のバックライトであってもよい。ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を備える直下型のバックライトを用いると、ローカルディミングが容易となり、コントラストを高めることができるため好ましい。また、エッジライト型のバックライトを用いると、バックライトを含めたモジュールの厚さを低減できるため好ましい。

なお、エッジライト型のバックライトをオフ状態とすることで、シースルー表示を行うことができる。

［着色層］
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。

［遮光層］
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

なお、本実施の形態では、表示素子として液晶素子を用いた表示装置について説明したが、表示素子として発光素子を用いることもできる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、トランジスタの半導体層に用いることのできる多結晶シリコンの結晶化方法およびレーザ結晶化装置の一例について説明する。

結晶性の良好な多結晶シリコン層を形成するには、基板上に非晶質シリコン層を設け、当該非晶質シリコン層にレーザ光を照射して結晶化することが好ましい。例えば、レーザ光を線状ビームとし、当該線状ビームを非晶質シリコン層に照射しながら基板を移動させることで、基板上の所望の領域に多結晶シリコン層を形成することができる。

線状ビームを用いた方法は、スループットが比較的良好である。一方で、ある領域に対してレーザ光が相対的に移動しながら複数回照射される方法であるため、レーザ光の出力変動およびそれに起因するビームプロファイルの変化による結晶性のばらつきが生じやすい。例えば、当該方法で結晶化させた半導体層を表示装置の画素が有するトランジスタに用いると、結晶性のばらつきに起因したランダムな縞模様が表示に見えることがある。

また、線状ビームの長さは基板の一辺の長さ以上であることが理想的であるが、線状ビームの長さは、レーザ発振器の出力と光学系の構成によって制限される。したがって、大型基板の処理では基板面内を折り返してレーザ照射することが現実的である。そのため、レーザ光をオーバーラップして照射する領域が生じる。当該領域の結晶性は、他の領域の結晶性と異なりやすいため、当該領域では表示ムラが生じることがある。

上記のような問題を抑えるために、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行って結晶化させてもよい。局所的なレーザ照射では、結晶性のばらつきの少ない多結晶シリコン層を形成しやすい。

図４３（Ａ）は、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行う方法を説明する図である。

光学系ユニット６２１から射出されるレーザ光６２６は、ミラー６２２で反射されてマイクロレンズアレイ６２３に入射する。マイクロレンズアレイ６２３は、レーザ光６２６を集光して複数のレーザビーム６２７を形成する。

ステージ６１５には、非晶質シリコン層６４０を形成した基板６３０が固定される。非晶質シリコン層６４０に複数のレーザビーム６２７を照射することで、複数の多結晶シリコン層６４１を同時に形成することができる。

マイクロレンズアレイ６２３が有する個々のマイクロレンズは、表示装置の画素ピッチに合わせて設けることが好ましい。または、画素ピッチの整数倍の間隔で設けてもよい。いずれの場合においても、レーザ照射とステージ６１５のＸ方向またはＹ方向の移動を繰り返すことで、全ての画素に対応した領域に多結晶シリコン層を形成することができる。

例えば、マイクロレンズアレイ６２３が画素ピッチでＩ行Ｊ列（Ｉ、Ｊは自然数）のマイクロレンズを有するとき、まず所定の開始位置でレーザ光を照射し、Ｉ行Ｊ列の多結晶シリコン層を形成することができる。そして、行方向にＪ列分の距離だけ移動させてレーザ光を照射し、さらにＩ行Ｊ列の多結晶シリコン層６４１を形成することで、Ｉ行２Ｊ列の多結晶シリコン層６４１を形成することができる。当該工程を繰り返し行うことで所望の領域に複数の多結晶シリコン層６４１を形成することができる。また、折り返してレーザ照射工程を行う場合は、行方向にＪ列分の距離だけ移動させてレーザ照射を行い、さらに列方向にＩ行分の距離の移動とレーザ光の照射を繰り返せばよい。

なお、レーザ光の発振周波数とステージ６１５の移動速度を適切に調整すれば、ステージ６１５を一方向に移動させながらレーザ照射を行う方法でも、画素ピッチで多結晶シリコン層を形成することができる。

レーザビーム６２７のサイズは、例えば、一つのトランジスタの半導体層全体が含まれる程度の面積とすることができる。または、一つのトランジスタのチャネル領域全体が含まれる程度の面積とすることができる。または、一つのトランジスタのチャネル領域の一部が含まれる程度の面積とすることができる。これらは、必要とするトランジスタの電気特性に応じて使い分ければよい。

なお、一つの画素に複数のトランジスタを有する表示装置を対象とした場合、レーザビーム６２７は、一つの画素内の各トランジスタの半導体層全体が含まれる程度の面積とすることができる。また、レーザビーム６２７は、複数の画素が有するトランジスタの半導体層全体が含まれる程度の面積としてもよい。

また、図４４（Ａ）に示すように、ミラー６２２とマイクロレンズアレイ６２３との間にマスク６２４を設けてもよい。マスク６２４には、各マイクロレンズに対応した複数の開口部が設けられる。当該開口部の形状はレーザビーム６２７の形状に反映させることができ、図４４（Ａ）のようにマスク６２４が円形の開口部を有する場合は、円形のレーザビーム６２７を得ることができる。また、マスク６２４が矩形の開口部を有する場合は、矩形のレーザビーム６２７を得ることができる。マスク６２４は、例えば、トランジスタのチャネル領域のみを結晶化させたい場合などに有効である。なお、マスク６２４は、図４４（Ｂ）に示すように光学系ユニット６２１とミラー６２２との間に設けてもよい。

図４３（Ｂ）は、上記に示した局所的なレーザ照射の工程に用いることのできるレーザ結晶化装置の主要な構成を説明する斜視図である。レーザ結晶化装置は、Ｘ－Ｙステージの構成要素である移動機構６１２、移動機構６１３およびステージ６１５を有する。また、レーザビーム６２７を成形するためのレーザ発振器６２０、光学系ユニット６２１、ミラー６２２、マイクロレンズアレイ６２３を有する。

移動機構６１２および移動機構６１３は、水平方向に往復直線運動をする機能を備える。移動機構６１２および移動機構６１３に動力を与える機構としては、例えば、モータで駆動するボールネジ機構６１６などを用いることができる。移動機構６１２および移動機構６１３のそれぞれの移動方向は垂直に交わるため、移動機構６１３に固定されるステージ６１５はＸ方向およびＹ方向に自在に移動させることができる。

ステージ６１５は真空吸着機構などの固定機構を有し、基板６３０などを固定することができる。また、ステージ６１５は、必要に応じて加熱機構を有していてもよい。なお、図示はしていないが、ステージ６１５はプッシャーピンおよびその上下機構を有し、基板６３０などを搬出入する際は、基板６３０などを上下に移動させることができる。

レーザ発振器６２０は、処理の目的に適した波長および強度の光が出力できればよく、パルスレーザが好ましいがＣＷレーザであってもよい。代表的には、波長３５１－３５３ｎｍ（ＸｅＦ）、３０８ｎｍ（ＸｅＣｌ）などの紫外光を照射できるエキシマレーザを用いることができる。または、固体レーザ（ＹＡＧレーザ、ファイバーレーザなど）の二倍波（５１５ｎｍ、５３２ｎｍなど）または三倍波（３４３ｎｍ、３５５ｎｍなど）を用いてもよい。また、レーザ発振器６２０は複数であってもよい。

光学系ユニット６２１は、例えば、ミラー、ビームエクスパンダ、ビームホモジナイザ等を有し、レーザ発振器６２０から出力されるレーザ光６２５のエネルギーの面内分布を均一化させつつ伸張させることができる。

ミラー６２２には、例えば、誘電体多層膜ミラーを用いることができ、レーザ光の入射角が略４５°となるように設置する。マイクロレンズアレイ６２３には、例えば、石英板の上面または上下面に複数の凸レンズが設けられたような形状とすることができる。

以上のレーザ結晶化装置を用いることにより、結晶性のばらつきの少ない多結晶シリコン層を形成することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、実施の形態１で説明した表示部ＰＡが有する表示素子について、説明する。

図４５（Ａ）は、表示素子として液晶素子を適用した画素回路を図示している。画素回路３０６は、表示素子３０１と、トランジスタＭ１と、容量素子Ｃｓ_ＬＣと、を有する。なお、表示素子３０１の第１端子は、画素電極に相当し、表示素子３０１の第２端子は、共通電極に相当する。また、図４５（Ａ）には、画素回路３０６と電気的に接続する信号線ＳＬと、ゲート線ＧＬと、を図示している。

トランジスタＭ１の第１端子は、表示素子３０１の第１端子と電気的に接続され、トランジスタＭ１の第２端子は、信号線ＳＬと電気的に接続され、トランジスタＭ１のゲートはゲート線ＧＬと電気的に接続されている。加えて、容量素子Ｃｓ_ＬＣの第１端子は、トランジスタＭ１の第１端子と電気的に接続されている。

表示素子３０１の第２端子は、表示素子３０１を駆動するための、共通電位を与える配線と電気的に接続されている。加えて、容量素子Ｃｓ_ＬＣの第２端子は、基準電位を与える配線と電気的に接続されている。

トランジスタＭ１としては、ＯＳトランジスタを用いることが好ましい。以下、トランジスタの代表例として、金属酸化物の分類の１つである酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いて説明する。ＯＳトランジスタは、非導通状態時のリーク電流（オフ電流）が極めて低いため、ＯＳトランジスタを非導通状態とすることで液晶素子の画素電極に電荷の保持をすることができる。

なお、ＯＳトランジスタが有する、オフ電流が非常に低い特性を利用することにより、画素回路３０６を有する表示装置を、通常のフレーム周波数（代表的には６０Ｈｚ以上２４０Ｈｚ以下）よりも低いフレーム周波数で駆動することができる。以下では、通常のフレーム周波数で動作する通常動作モード（Ｎｏｒｍａｌ ｍｏｄｅ）と、低速のフレーム周波数で動作するアイドリング・ストップ（ＩＤＳ）駆動モードと、を例示して説明する。

なお、アイドリング・ストップ（ＩＤＳ）駆動モードとは、画像データの書き込み処理を実行した後、画像データの書き換えを停止する駆動方法のことをいう。一旦画像データの書き込みをして、その後、次の画像データの書き込みまでの間隔を延ばすことで、その間の画像データの書き込みに要する分の消費電力を削減することができる。アイドリング・ストップ（ＩＤＳ）駆動モードは、例えば、通常動作モードの１／１００乃至１／１０程度のフレーム周波数とすることができる。

図４５（Ｂ）（Ｃ）は、それぞれ通常駆動モードとアイドリング・ストップ（ＩＤＳ）駆動モードを説明するタイミングチャートである。

図４５（Ｂ）は、通常駆動モードでの信号線ＳＬおよびゲート線ＧＬにそれぞれ与えられる信号を示すタイミングチャートである。通常駆動モードでは通常のフレーム周波数（例えば６０Ｈｚ）で動作する。期間Ｔ_１乃至期間Ｔ_３のそれぞれを１フレーム期間とし、各フレーム期間でゲート線ＧＬに走査信号を与え、信号線ＳＬからデータＤ_１を書き込む動作を行う。この動作は、期間Ｔ_１乃至期間Ｔ_３に同じデータＤ_１を書き込む場合、または異なるデータを書き込む場合でも同じである。

一方、図４５（Ｃ）は、アイドリング・ストップ（ＩＤＳ）駆動モードでの信号線ＳＬおよびゲート線ＧＬに、それぞれ与えられる信号を示すタイミングチャートである。アイドリング・ストップ（ＩＤＳ）駆動では低速のフレーム周波数（例えば１Ｈｚ）で動作する。１フレーム期間を期間Ｔ_１で表し、その中でデータの書き込み期間を期間Ｔ_Ｗ、データの保持期間を期間Ｔ_ＲＥＴで表す。アイドリング・ストップ（ＩＤＳ）駆動モードは、期間Ｔ_Ｗでゲート線ＧＬに走査信号を与え、信号線ＳＬのデータＤ_１を書き込み、期間Ｔ_ＲＥＴでゲート線ＧＬをローレベルの電圧に固定し、トランジスタＭ１を非導通状態として一旦書き込んだデータＤ_１を保持させる動作を行う。

アイドリング・ストップ（ＩＤＳ）駆動モードは、通常駆動モードと比較して、画素回路３０６への画像データの書き込み回数を少なくすることができるため、低消費電力化を図ることができる。

図４５（Ｄ）は、表示素子として有機ＥＬ素子を適用した画素回路を図示している。画素回路３０７は、表示素子３０２と、トランジスタＭ２と、トランジスタＭ３と、容量素子Ｃｓ_ＥＬと、を有する。また、図４５（Ｄ）には、画素回路３０７と電気的に接続する信号線ＤＬと、ゲート線ＧＬ２と、電流供給線ＡＬと、を図示している。

トランジスタＭ２としては、トランジスタＭ１と同様に、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、非導通状態時のリーク電流（オフ電流）が極めて低いため、ＯＳトランジスタを非導通状態とすることで容量素子Ｃｓ_ＥＬに充電した電荷の保持をすることができる。つまり、トランジスタＭ３のゲート－ドレイン間電圧を一定に保つことでき、表示素子３０２の発光強度を一定にすることができる。

したがって、表示素子３０１がアイドリング・ストップ（ＩＤＳ）駆動する場合と同様に、表示素子３０２のアイドリング・ストップ（ＩＤＳ）駆動は、ゲート線ＧＬ２に走査信号を与えて、信号線ＤＬからデータを書き込んだ後に、ゲート線ＧＬ２をローレベルの電圧に固定することで、トランジスタＭ２を非導通状態として一旦書き込んだ該データを保持することで行われる。

トランジスタＭ２にＯＳトランジスタを適用することによって、画素回路３０６と同様に、画素回路３０７でもアイドリング・ストップ（ＩＤＳ）駆動モードが可能となる。そのため、通常駆動モードと比較して、画素回路３０７への画像データの書き込み回数を少なくすることができるため、低消費電力化を図ることができる。

なお、トランジスタＭ３は、トランジスタＭ２と同様の材料で構成するのが好ましい。トランジスタＭ３とトランジスタＭ２の材料の構成を同じすることで、画素回路３０７の作製工程を短縮することができる。

トランジスタＭ１、トランジスタＭ２、トランジスタＭ３の半導体層に適用できる材料は、金属酸化物以外としては、非晶質半導体、特に、水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）を含むことが好ましい。非晶質半導体を用いたトランジスタは、基板の大面積化に対応することが容易であるため、例えば２Ｋ、４Ｋ、８Ｋ放送などに対応可能な大画面の表示装置を作製する場合に、製造工程を簡略化することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明した電子機器を適用した製品例について説明する。

図４６（Ａ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有する。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。

図４６（Ｂ）は、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図４６（Ｂ）は、電子看板６２００が壁６２０１に取り付けられている様子を示している。

図４６（Ｃ）は、タブレット型の情報端末であり、筐体５２２１、表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３に情報端末を起動する電源スイッチ、情報端末のアプリケーションを操作するボタン、音量調整ボタン、または表示部５２２２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図４６（Ｃ）に示した情報端末では、操作ボタン５２２３の数を４個示しているが、情報端末の有する操作ボタンの数及び配置は、これに限定されない。また、図示していないが、図４６（Ｃ）に示した情報端末は、カメラを有する構成であってもよい。また、図示していないが、図４６（Ｃ）に示した情報端末は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。また、図示していないが、図４６（Ｃ）に示した情報端末は、筐体５２２１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図４６（Ｃ）に示す情報端末の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部５２２２の画面表示を、情報端末の向きに応じて自動的に切り替えるようにすることができる。

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子または発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態８）
本実施の形態では、本明細書などで扱うトランジスタに適用することができるトランジスタ２００およびトランジスタ２０１の詳細について、図４７乃至図５１を用いて説明を行う。

＜トランジスタ２００＞
初めに、トランジスタ２００の詳細について説明を行う。

図４７（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図４７（Ｂ）は、図４７（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図４７（Ｃ）は、図４７（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図４７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図４７（Ａ）乃至（Ｃ）に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上に配置された絶縁体４１９と、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂ、および絶縁体４１９の側面に接して配置された絶縁体４１８と、金属酸化物４０６ｂの上面に接し、かつ絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。ここで、図４７（Ｂ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが好ましい。また、絶縁体２２５は、絶縁体４１９、導電体４０４、絶縁体４１８、および金属酸化物４０６を覆って設けられることが好ましい。

以下において、金属酸化物４０６ａと金属酸化物４０６ｂをまとめて金属酸化物４０６と記載する。なお、トランジスタ２００では、金属酸化物４０６ａおよび金属酸化物４０６ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物４０６ｂのみを設ける構成にしてもよい。また、以下において、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４と記載する。なお、トランジスタ２００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。

導電体４４０は、導電体４４０ａと、導電体４４０ｂと、を有しており、絶縁体３８４の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体３８４の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。

導電体３１０は、導電体３１０ａと、導電体３１０ｂと、を有しており、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体３１０ａおよび導電体３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。

導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体３１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体４４０の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体３１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。

ここで、導電体３１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体４４０および導電体３１０を通じて上層に拡散するのを抑制することができる。なお、導電体３１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体３１０ａおよび導電体４４０ａが酸素の透過を抑制する機能を持つことにより、導電体３１０ｂおよび導電体４４０ｂが酸化して導電率が低下することを防ぐことができる。

また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

また、導電体４４０ｂは、配線として機能するため、導電体３１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。なお、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

また、導電体４４０の上に導電体３１０を積層して設ける構成にすることにより、導電体４４０と導電体３１０の間に絶縁体２１４を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。

また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、好ましくは１×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、より好ましくは５×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。なお、トランジスタ２００では、絶縁体２２０、絶縁体２２２、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。

金属酸化物４０６は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。

金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、金属酸化物４０６が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

ここで、金属酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

以上のような金属酸化物を金属酸化物４０６ａとして用いて、金属酸化物４０６ａの伝導帯下端のエネルギーが、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物４０６ａの電子親和力が、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。

ここで、金属酸化物４０６ａおよび金属酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物４０６ａと金属酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、金属酸化物４０６ａと金属酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物４０６ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、金属酸化物４０６ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は金属酸化物４０６ｂに形成されるナローギャップ部分となる。金属酸化物４０６ａと金属酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

また、金属酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図４７（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。

よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては、金属酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、金属酸化物４０６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。

なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。

また、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、金属酸化物４０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ２００の作製工程において、金属酸化物４０６ｂの膜厚が薄くなり、金属酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ａが十分低抵抗化されており、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。

図４７（Ｂ）に示す領域４２６ａ近傍の拡大図を、図４８（Ａ）に示す。図４８（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃは、金属酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、金属酸化物４０６ｂの領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。

なお、図４７（Ｂ）および図４８（Ａ）では、領域４２６ａ、領域４２６ｂ、および領域４２６ｃが、金属酸化物４０６ｂおよび金属酸化物４０６ａに形成されているが、これらの領域は少なくとも金属酸化物４０６ｂに形成されていればよい。また、図４７（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、および領域４２６ａと領域４２６ｃの境界を金属酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂおよび領域４２６ｃが金属酸化物４０６ｂの表面近傍では導電体４０４側に張り出し、金属酸化物４０６ａの下面近傍では、絶縁体２２５側に後退する形状になる場合がある。

トランジスタ２００では、図４８（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５と接する領域と、絶縁体４１８、および絶縁体４１２の両端部近傍と重なる領域に形成される。このとき、領域４２６ｂおよび領域４２６ｃの導電体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、金属酸化物４０６のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。

ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図４８（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５および絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図４８（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が概略一致している構成である。図４８（Ｂ）に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図４８（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。

このように、領域４２６ｂおよび領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。

絶縁体４１２は、金属酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を金属酸化物４０６ｂの上面に接して設けることにより、金属酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。

絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、好ましくは２×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、より好ましくは４×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上であればよい。

絶縁体４１２、導電体４０４、および絶縁体４１９は、金属酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は略一致することが好ましい。

導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物４０６ａまたは金属酸化物４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ－Ｇａ－Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。

また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、金属酸化物４０６ｂに酸素を供給することが可能となる。これにより、金属酸化物４０６の領域４２６ａの酸素欠損を低減することができる。

導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。

ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース－ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。

絶縁体４１９は、導電体４０４ｂの上に配置されることが好ましい。また、絶縁体４１９、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１２の側面は略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、絶縁体４１８と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。

このような絶縁体４１９を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体４１９と絶縁体４１８で導電体４０４の上面と側面を覆うことができる。これにより、導電体４０４を介して、水または水素などの不純物が金属酸化物４０６に混入することを防ぐことができる。このように、絶縁体４１８と絶縁体４１９はゲートを保護するゲートキャップとしての機能を有する。

絶縁体４１８は、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。

上記の通り、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８を形成することにより、金属酸化物４０６の絶縁体２２５と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。

ここで、絶縁体４１８は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体４１２の端部などから金属酸化物４０６に水素、水などの不純物が浸入するのを抑制することができる。

絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１８の絶縁体４１２および導電体４０４に接する部分を十分残存させることができる。

ここで、絶縁体２２５は、絶縁体４１９および絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体２２５は、上述の通り、水素または窒素などの不純物を金属酸化物４０６に添加して、領域４２６ｂおよび領域４２６ｃを形成する。このため、絶縁体２２５は、水素および窒素の少なくとも一方を有することが好ましい。

また、絶縁体２２５は、金属酸化物４０６ｂの上面に加えて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面まで低抵抗化することができる。

また、絶縁体２２５は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２２５として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体２２５を形成することで、絶縁体２２５を透過して酸素が浸入し、領域４２６ｂおよび領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体２２５を透過して水または水素などの不純物が浸入し、領域４２６ｂおよび領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防ぐことができる。

絶縁体２２５の上に絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

絶縁体２８０および絶縁体２２５に形成された開口に導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、が配置される。導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、は、導電体４０４を挟んで対向して設けられることが好ましい。

ここで、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ａが形成され、さらに内側に導電体４５１ａが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｂが位置しており、導電体４５０ａは領域４２６ｂと接する。同様に、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ｂが形成され、さらに内側に導電体４５１ｂが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｃが位置しており、導電体４５０ｂは領域４２６ｃと接する。

ここで、図４７（Ａ）にＡ５－Ａ６の一点鎖線で示す部位の断面図を図４９（Ａ）に示す。なお、図４９（Ａ）では、導電体４５０ｂおよび導電体４５１ｂの断面図を示すが、導電体４５０ａおよび導電体４５１ａの構造も同様である。

図４７（Ｂ）および図４９（Ａ）に示すように、導電体４５０ｂは、少なくとも金属酸化物４０６の上面と接し、さらに金属酸化物４０６の側面と接することが好ましい。特に、図４９（Ａ）に示すように、導電体４５０ｂは、金属酸化物４０６のチャネル幅方向のＡ５側の側面およびＡ６側の側面双方、または一方と接することが好ましい。また、図４７（Ｂ）に示すように、導電体４５０ｂが、金属酸化物４０６のチャネル長方向のＡ２側の側面と接する構成にしてもよい。このように、導電体４５０ｂが金属酸化物４０６の上面に加えて、金属酸化物４０６の側面と接する構成にすることにより、導電体４５０ｂと金属酸化物４０６のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体４５０ｂと金属酸化物４０６の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。なお、導電体４５０ａおよび導電体４５１ａについても上記と同様のことが言える。

ここで、導電体４５０ａはトランジスタ２００のソース領域およびドレイン領域の一方として機能する領域４２６ｂと接しており、導電体４５０ｂはトランジスタ２００のソース領域およびドレイン領域の他方として機能する領域４２６ｃと接している。よって、導電体４５０ａおよび導電体４５１ａはソース電極およびドレイン電極の一方として機能でき、導電体４５０ｂおよび導電体４５１ｂはソース電極およびドレイン電極の他方として機能できる。領域４２６ｂおよび領域４２６ｃは低抵抗化されているので、導電体４５０ａと領域４２６ｂの接触抵抗、および導電体４５０ｂと領域４２６ｃの接触抵抗を低減し、トランジスタ２００のオン電流を大きくすることができる。

ここで、導電体４５０ａおよび導電体４５０ｂは、導電体３１０ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、導電体４５０ａおよび導電体４５０ｂとしては、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２８０より上層から水素、水などの不純物が導電体４５１ａおよび導電体４５１ｂを通じて金属酸化物４０６に混入するのを抑制することができる。

また、導電体４５１ａおよび導電体４５１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａおよび導電体４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

なお、図４７（Ｂ）および図４９（Ａ）では、導電体４５０ｂ（導電体４５０ａ）が、金属酸化物４０６ａおよび金属酸化物４０６ｂの両方と接しているが、これに限られず、例えば、金属酸化物４０６ｂのみと接する構成にしてもよい。また、導電体４５０ａ、導電体４５１ａ、導電体４５０ｂ、および導電体４５１ｂの上面の高さはそれぞれと同程度にすることができる。また、図４７（Ｂ）では、導電体４５０ａと導電体４５１ａを積層にし、導電体４５０ｂと導電体４５１ｂを積層にする構成について示しているが、トランジスタ２００の構成はこれに限られるものではない。例えば、トランジスタ２００は、導電体４５１ａと導電体４５１ｂのみを設ける構成にしてもよい。

また、図４７（Ｂ）および図４９（Ａ）では、絶縁体２２４が、導電体４５０ｂ（導電体４５０ａ）が設けられる開口の底部になっているが、本実施の形態はこれに限られるものではない。図４９（Ｂ）に示すように、絶縁体２２２が、導電体４５０ａおよび導電体４５０ｂが設けられる開口の底部になる場合もある。図４９（Ａ）に示す場合は、導電体４５０ｂ（導電体４５０ａ）が、絶縁体２２４、金属酸化物４０６ａ、金属酸化物４０６ｂ、絶縁体２２５、および絶縁体２８０と接する。図４９（Ｂ）に示す場合では、導電体４５０ｂ（導電体４５０ａ）が、絶縁体２２２、絶縁体２２４、金属酸化物４０６ａ、金属酸化物４０６ｂ、絶縁体２２５、および絶縁体２８０と接する。

次に、トランジスタ２００の構成材料について説明する。

＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、トランジスタ２００を形成する基板としては、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、トランジスタ２００を形成する基板としては、金属の窒化物を有する基板、金属の酸化物を有する基板などがあり、さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、トランジスタ２００を形成する基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、可とう性基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、可とう性基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよく、または、元の形状に戻らない性質を有してもよい。可とう性、又は非可とう性を有する基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。当該基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、当該基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって当該基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性を有する基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性を有する基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板を有する基板としては、例えば、線膨張率が１×１０^－３／Ｋ以下、５×１０^－５／Ｋ以下、または１×１０^－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板として好適である。

＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２２２、絶縁体２１４として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。

水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

また、例えば、絶縁体２２２および絶縁体２１４としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体２２２および絶縁体２１４は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。

絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。

絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体２２４および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体２２４および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを金属酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。

絶縁体３８４、絶縁体２１６、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

絶縁体４１８および絶縁体４１９としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４１８および絶縁体４１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

＜＜導電体＞＞
導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａおよび導電体４５１ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａおよび導電体４５１ｂとしては、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

また、上記導電体、特に導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとしては、金属酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよく、または、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、当該導電性材料としては、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いることができる。また、導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとしては、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよく、または、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。

また、導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとしては、上記の材料で形成される導電層を複数積層して用いてもよく、例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとしては、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよく、また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極としては、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。

＜＜金属酸化物４０６に適用可能な金属酸化物＞＞
以下に、本発明に係る金属酸化物４０６について説明する。金属酸化物４０６として、酸化物半導体として機能する金属酸化物を用いることが好ましい。

金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましく、特にインジウムおよび亜鉛を含むことが好ましい。また、金属酸化物４０６は、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、金属酸化物４０６は、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここで、金属酸化物４０６が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、金属酸化物４０６が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

以下に、図５０（Ａ）、図５０（Ｂ）、および図５０（Ｃ）を用いて、金属酸化物４０６が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図５０（Ａ）、図５０（Ｂ）、および図５０（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物４０６が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

図５０（Ａ）、図５０（Ｂ）、および図５０（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す。

また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。

また、図５０（Ａ）、図５０（Ｂ）、および図５０（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。

また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。

図５０（Ａ）に示す領域Ａは、金属酸化物４０６が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。

金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。

一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図５０（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。

例えば、金属酸化物４０６ｂに用いる金属酸化物は、キャリア移動度が高い、図５０（Ａ）の領域Ａで示される原子数比を有することが好ましい。金属酸化物４０６ｂに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、金属酸化物４０６ａに用いる金属酸化物は、絶縁性が比較的高い、図５０（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。金属酸化物４０６ａに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。

特に、図５０（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。

なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。

また、金属酸化物４０６として、Ｉｎ－Ｍ－Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。

なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物４０６をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。

＜＜金属酸化物の構成＞＞
以下では、ＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

なお、本明細書等において、ＣＡＣは機能、または材料の構成の一例を表し、後述するＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）は結晶構造の一例を表す。

ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

＜＜金属酸化物の構造＞＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。

ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。

＜＜金属酸化物を有するトランジスタ＞＞
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。

なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

また、トランジスタには、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上とすればよい。

また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

従って、トランジスタの電気特性を安定にするためには、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減することが有効である。また、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

＜＜不純物＞＞
ここで、金属酸化物中における各不純物の影響について説明する。

金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物４０６ｂの領域４２６ａにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物４０６ｂの領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、金属酸化物４０６ｂの領域４２６ａに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物４０６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、金属酸化物４０６ｂの領域４２６ａに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａ中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

金属酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。

＜トランジスタ２０１＞
次に、トランジスタ２００とは異なる構成例として、トランジスタ２０１の詳細について説明を行う。

図５１（Ａ）は、トランジスタ２０１を有する半導体装置の上面図である。また、図５１（Ｂ）は、図５１（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル長方向の断面図でもある。また、図５１（Ｃ）は、図５１（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル幅方向の断面図でもある。図５１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ２０１の構成要素のうち、トランジスタ２００と共通のものについては、符号を同じくする。

図５１（Ａ）から（Ｃ）に示すように、トランジスタ２０１は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接して配置された導電体４５２ａおよび導電体４５２ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接し且つ導電体４５２ａおよび導電体４５２ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０５ａと、導電体４０５ａの上に配置された導電体４０５ｂと、導電体４０５ｂの上に配置された絶縁体４２０と、を有する。

導電体４０５（導電体４０５ａおよび導電体４０５ｂ）は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

導電体４０５ａは、図４７の導電体４０４ａと同様の材料を用いて設けることができる。導電体４０５ｂは、図４７の導電体４０４ｂと同様の材料を用いて設けることができる。

導電体４５２ａはソース電極またはドレイン電極の一方としての機能を有し、導電体４５２ｂはソース電極またはドレイン電極の他方としての機能を有する。

導電体４５２ａ、４５２ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

トランジスタ２０１において、チャネルは金属酸化物４０６ｂに形成されることが好ましい。そのため、金属酸化物４０６ｃは金属酸化物４０６ｂよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を用いればよい。

トランジスタ２０１は、金属酸化物４０６ｃを設けることで、トランジスタ２０１を埋め込みチャネル型のトランジスタとすることができる。また、導電体４５２ａおよび導電体４５２ｂの端部の酸化を防ぐことができる。また、導電体４０５と導電体４５２ａ（または導電体４０５と導電体４５２ｂ）との間のリーク電流を防ぐことができる。なお、金属酸化物４０６ｃは、場合によっては省略してもよい。

また、金属酸化物４０６ｂは、領域４２６ｄを有する。領域４２６ｄは、図５１（Ｂ）に示すように、金属酸化物４０６ｂが、導電体４５２ａ、及び導電体４５２ｂと接する領域に位置する。領域４２６ｄは、導電体４５２ａ、及び導電体４５２ｂの成膜時によるダメージと、当該成膜雰囲気に含まれる窒素などの不純物が添加されることと、によって形成される場合がある。これによって、金属酸化物４０６ｂの領域４２６ｄにおいて、添加された不純物元素により酸素欠損が形成され、更に当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。なお、導電体４５２ａ、及び導電体４５２ｂの成膜条件次第では、領域４２６ｄは、金属酸化物４０６ｂの界面にのみ形成される場合がある。

絶縁体４２０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４２０として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

トランジスタ２０１は、絶縁体４２０を設けることで、導電体４０５が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物４０６へ侵入することを防ぐことができる。

トランジスタ２０１は、トランジスタ２００と比べて、金属酸化物４０６ｂと電極（ソース電極またはドレイン電極）との接触面積を大きくすることができる。また、図４７に示す領域４２６ｂおよび領域４２６ｃを作製する工程が不要になる。そのため、トランジスタ２０１は、トランジスタ２００よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。

トランジスタ２０１のその他の構成要素の詳細は、トランジスタ２００の記載を参照すればよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。

＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、本明細書等に記載する序数詞は、構成要素の数を限定するものではなく、また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。

トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。

なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソース‐ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。

ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

ＰＡ 表示部、ＳＤ ソースドライバ回路、ＧＤ ゲートドライバ回路、ＴＣ タイミングコントローラ、ＡＦＥ アナログフロントエンド、ＤＥＣ デコーダ、ＰＰ 画像処理部、ＲＣＶ 受信部、Ｉ／Ｆ インターフェース、ＣＰ 制御部、ＡＮＴ アンテナ、ＲＣ リモコン、ＡＩＥ エンコーダ、ＡＩＤ デコーダ、ＩＬ 入力層、ＭＬ１ 中間層、ＭＬ２ 中間層、ＭＬ３ 中間層、ＭＬ４ 中間層、ＯＬ 出力層、ＳＲ シフトレジスタ、ＡＢ２ アナログバッファ回路、Ｔｒ トランジスタ、ＧＮＤＬ 配線、Ｓｉｇ 信号、ＳＰ スタートパルス信号、ＣＬＫ クロック信号、ＤＭＰＸ デマルチプレクサ、ＳＤＭ１ 駆動回路、ＳＤＭ２ 駆動回路、ＰＸ 画素、ＰＸＳ 画素列、ＰＸＢ 画素部、ＳＲ［０］ ラッチ回路、ＳＲ［１］ ラッチ回路、ＳＲ［２］ ラッチ回路、ＳＲ［ｎ－１］ ラッチ回路、ＳＲ［ｎ］ ラッチ回路、Ｄ 入力端子、Ｑ 出力端子、ＡＤ［１］ ＡＮＤ回路、ＡＤ［２］ ＡＮＤ回路、ＡＤ［ｎ－１］ ＡＮＤ回路、ＡＤ［ｎ］ ＡＮＤ回路、ＮＴ ＮＯＴ回路、ＳＥＬ［１］ 出力端子、ＳＥＬ［２］ 出力端子、ＳＥＬ［ｊ］ 出力端子、ＳＥＬ［ｎ－１］ 出力端子、ＳＥＬ［ｎ］ 出力端子、ＴｒＸ トランジスタ、ＴｒＹ トランジスタ、ＣＸ 容量素子、ＡＢ３ アナログバッファ回路、ＮＴ２ ＮＯＴ回路、ＳＤＡ ソースドライバ回路、ＤＳ 画像データ、ＳＬＴ 信号、ＬＴ１ ラッチ回路、ＬＴ２ ラッチ回路、ＤＡ デジタルアナログ変換回路、ＣＬ 畳み込み層、ＰＬ プーリング層、ＩＰＤ 画像データ、ｆｉｌ_ａ フィルタ、ｆｉｌ_ｂ フィルタ、ｆｉｌ_ｃ フィルタ、ＦＣＬ 全結合層、ＯＰＤ 画像データ、ＩＰＴ 入力端子、Ｐ［１，１］ 領域、Ｄ_ａ［１，１］ データ、ＰＴ［１］ 出力端子、ＰＴ［ｓ］ 出力端子、ＰＴ［ｓ＋１］ 出力端子、ＰＴ［ｓ＋２］ 出力端子、ＰＴ［２ｓ］ 出力端子、ＰＴ［（ｔ－１）ｓ＋１］ 出力端子、ＰＴ［（ｔ－１）ｓ＋２］ 出力端子、ＰＴ［ｔｓ］ 出力端子、ＨＣ［１］ 保持回路、ＨＣ［ｓ］ 保持回路、ＨＣ［ｍ］ 保持回路、ＨＣ［ｍ＋１］ 保持回路、ＨＣ［ｍ＋ｓ］ 保持回路、ＨＣ［２ｍ］ 保持回路、ＨＣ［（ｔ－１）ｍ＋１］ 保持回路、ＨＣ［（ｔ－１）ｍ＋ｓ］ 保持回路、ＨＣ［ｔｍ］ 保持回路、ＲＷ［２］ 配線、ＲＷ［ｓ］ 配線、ＲＷ［ｓ＋１］ 配線、ＲＷ［ｓ＋２］ 配線、ＲＷ［２ｓ］ 配線、ＲＷ［（ｔ－１）ｓ＋１］ 配線、ＲＷ［（ｔ－１）ｓ＋２］ 配線、ＲＷ［ｔｓ］ 配線、ＰＤＬ［１］ 入力端子、ＰＤＬ［ｌ］ 入力端子、ＰＤＲ［１］ 出力端子、ＰＤＲ［ｎ］ 出力端子、ＰＬＥ［１］ プログラマブルロジックエレメント、ＰＬＥ［ｍ］ プログラマブルロジックエレメント、ＳＷＣ スイッチ回路、ＰＳＷ１ プログラマブルスイッチ、ＰＳＷ２ プログラマブルスイッチ、ＰＳＷ３ プログラマブルスイッチ、Ｌ［１］ 配線、Ｌ［２］ 配線、Ｌ［ｌ］ 配線、Ｒ［１］ 配線、Ｒ［２］ 配線、Ｒ［ｍ］ 配線、Ｐ［１］ 配線、Ｐ［２］ 配線、Ｐ［ｍ］ 配線、Ｑ［１］ 配線、Ｑ［２］ 配線、Ｑ［ｍ］ 配線、Ｉｎ［１］ 入力端子、Ｉｎ［２］ 入力端子、Ｉｎ［ｓ］ 入力端子、ＭＬＴ［１］ 乗算回路、ＭＬＴ［２］ 乗算回路、ＭＬＴ［ｓ］ 乗算回路、ＣＭＷ［１］ コンフィギュレーションメモリ、ＣＭＷ［２］ コンフィギュレーションメモリ、ＣＭＷ［ｓ］ コンフィギュレーションメモリ、ＣＭＦ コンフィギュレーションメモリ、ＡＤ 加算回路、ＦＣ 活性化関数回路、ＫＣ 保持回路、ＴＡ１ 端子、ＴＡ２ 端子、ＣＫＴ 端子、ＴｒＡ トランジスタ、ＴｒＢ トランジスタ、ＣＡ 容量素子、ＡＭＰ アンプ、ＮＬ ＮＯＴ回路、Ｎ ノード、ｑ［１］ 配線、ｑ［ｓ］ 配線、ｒ［１］ 配線、ｒ［ｔ］ 配線、Ｏ［１］ 端子、Ｏ［ｔ］ 端子、ＳＷ スイッチ、Ｘ 配線、ＣＭＳ コンフィギュレーションメモリ、ＯＵＴ［１］ 列出力回路、ＯＵＴ［ｊ］ 列出力回路、ＯＵＴ［ｊ＋１］ 列出力回路、ＯＵＴ［ｎ］ 列出力回路、Ｃｒｅｆ 参照列出力回路、ＳＰＴ［１］ 出力端子、ＳＰＴ［ｊ］ 出力端子、ＳＰＴ［ｊ＋１］ 出力端子、ＳＰＴ［ｎ］ 出力端子、ＯＴ［１］ 出力端子、ＯＴ［ｊ］ 出力端子、ＯＴ［ｊ＋１］ 出力端子、ＯＴ［ｎ］ 出力端子、ＯＴｒｅｆ 出力端子、ＯＳＰ 配線、ＯＲＰ 配線、ＯＳＭ 配線、ＯＲＭ 配線、ＡＭ［１，１］ メモリセル、ＡＭ［ｉ，１］ メモリセル、ＡＭ［ｍ，１］ メモリセル、ＡＭ［１，ｊ］ メモリセル、ＡＭ［ｉ，ｊ］ メモリセル、ＡＭ［ｍ，ｊ］ メモリセル、ＡＭ［１，ｎ］ メモリセル、ＡＭ［ｉ，ｎ］ メモリセル、ＡＭ［ｍ，ｎ］ メモリセル、ＡＭ［ｉ＋１，ｊ］ メモリセル、ＡＭ［ｉ，ｊ＋１］ メモリセル、ＡＭ［ｉ＋１，ｊ＋１］ メモリセル、ＡＭｒｅｆ メモリセル、ＶＲ 配線、ＲＷ［１］ 配線、ＲＷ［ｉ］ 配線、ＲＷ［ｍ］ 配線、ＷＷ［１］ 配線、ＷＷ［ｉ］ 配線、ＷＷ［ｍ］ 配線、ＷＤ［１］ 配線、ＷＤ［ｊ］ 配線、ＷＤ［ｊ＋１］ 配線、ＷＤ［ｎ］ 配線、ＷＤｒｅｆ 配線、Ｂ［１］ 配線、Ｂ［ｊ］ 配線、Ｂ［ｊ＋１］ 配線、Ｂ［ｎ］ 配線、Ｂｒｅｆ 配線、ＶＤＤＬ 配線、ＶＳＳＬ 配線、ＣＩ 定電流回路、ＣＩｒｅｆ 定電流回路、ＣＭ カレントミラー回路、ＯＬ［１］ 配線、ＯＬ［ｊ］ 配線、ＯＬ［ｎ］ 配線、ＯＬｒｅｆ 配線、ＩＬ［１］配線、ＩＬ［ｊ］ 配線、ＩＬ［ｊ＋１］ 配線、ＩＬ［ｎ］ 配線、ＩＬｒｅｆ 配線、ＢＧ［１］ 配線、ＢＧ［ｊ］ 配線、ＢＧ［ｎ］ 配線、ＢＧｒｅｆ 配線、ＮＣＭｒｅｆ ノード、Ｎ［１，１］ ノード、Ｎ［ｉ，１］ ノード、Ｎ［ｍ，１］ ノード、Ｎ［１，ｊ］ ノード、Ｎ［ｉ，ｊ］ ノード、Ｎ［ｍ，ｊ］ ノード、Ｎ［１，ｎ］ ノード、Ｎ［ｉ，ｎ］ ノード、Ｎ［ｍ，ｎ］ ノード、Ｎ［ｉ＋１，ｊ］ ノード、Ｎ［ｉ，ｊ＋１］ ノード、Ｎ［ｉ＋１，ｊ＋１］ ノード、Ｎｒｅｆ［１］ ノード、Ｎｒｅｆ［ｉ］ ノード、Ｎｒｅｆ［ｉ＋１］ ノード、Ｎｒｅｆ［ｍ］ ノード、Ｃ１ 容量素子、Ｃ２ 容量素子、Ｃ３ 容量素子、ＣＴ１ 端子、ＣＴ１－１ 端子、ＣＴ１－２ 端子、ＣＴ１－３ 端子、ＣＴ２ 端子、ＣＴ３ 端子、ＣＴ４ 端子、ＣＴ５［１］ 端子、ＣＴ５［ｊ］ 端子、ＣＴ５［ｊ＋１］ 端子、ＣＴ５［ｎ］ 端子、ＣＴ６［１］ 端子、ＣＴ６［ｊ］ 端子、ＣＴ６［ｊ＋１］ 端子、ＣＴ６［ｎ］ 端子、ＣＴ７ 端子、ＣＴ８ 端子、Ｔｒ１ トランジスタ、Ｔｒ２ トランジスタ、Ｔｒ３ トランジスタ、Ｔｒ５ トランジスタ、Ｔｒ７ トランジスタ、Ｔｒ８ トランジスタ、Ｔｒ９ トランジスタ、Ｔｒ１１ トランジスタ、Ｔｒ１２ トランジスタ、Ｔｒ２１ トランジスタ、Ｔｒ２２ トランジスタ、Ｔｒ２３ トランジスタ、Ｍ１ トランジスタ、Ｍ２ トランジスタ、Ｍ３ トランジスタ、Ｃｓ_ＬＣ 容量素子、Ｃｓ_ＥＬ 容量素子、ＧＬ ゲート線、ＧＬ２ ゲート線、ＳＬ 信号線、ＤＬ 信号線、ＡＬ 電流供給線、１０ 電子機器、１１ 表示装置、１２ 受信機、１３ オートエンコーダ、１００ ＮＮ回路、１００Ａ ＮＮ回路、１００Ｂ ＮＮ回路、１５０ 演算処理回路、１６１ 回路、１６３ 回路、１６４ 回路、１６５ 回路、２００ トランジスタ、２０１ トランジスタ、２１４ 絶縁体、２１６ 絶縁体、２２０ 絶縁体、２２２ 絶縁体、２２４ 絶縁体、２２５ 絶縁体、２８０ 絶縁体、３０１ 表示素子、３０２ 表示素子、３０６ 画素回路、３０７ 画素回路、３１０ 導電体、３１０ａ 導電体、３１０ｂ 導電体、３８４ 絶縁体、４０４ 導電体、４０４ａ 導電体、４０４ｂ 導電体、４０５ 導電体、４０５ａ 導電体、４０５ｂ 導電体、４０６ 金属酸化物、４０６ａ 金属酸化物、４０６ｂ 金属酸化物、４０６ｃ 金属酸化物、４１２ 絶縁体、４１８ 絶縁体、４１９ 絶縁体、４２０ 絶縁体、４２６ａ 領域、４２６ｂ 領域、４２６ｃ 領域、４２６ｄ 領域、４４０ 導電体、４４０ａ 導電体、４４０ｂ 導電体、４５０ａ 導電体、４５０ｂ 導電体、４５１ａ 導電体、４５１ｂ 導電体、４５２ａ 導電体、４５２ｂ 導電体、６１２ 移動機構、６１３ 移動機構、６１５ ステージ、６１６ ボールネジ機構、６２０ レーザ発振器、６２１ 光学系ユニット、６２２ ミラー、６２３ マイクロレンズアレイ、６２４ マスク、６２５ レーザ光、６２６ レーザ光、６２７ レーザビーム、６３０ 基板、６４０ 非晶質シリコン層、６４１ 多結晶シリコン層、７００ 積和演算回路、７１０ オフセット回路、７１１ オフセット回路、７１２ オフセット回路、７１３ オフセット回路、７１５ オフセット回路、７１６ オフセット回路、７２０ メモリセルアレイ、７２１ メモリセルアレイ、７５１ オフセット回路、７６０ メモリセルアレイ、８００ 半導体装置、８０１ シフトレジスタ、１４００ 表示装置、１４１１ 基板、１４１２ 基板、１４２０ 液晶素子、１４２１ 導電層、１４２２ 液晶、１４２３ 導電層、１４２４ａ 配向膜、１４２４ｂ 配向膜、１４２６ 絶縁層、１４３０ トランジスタ、１４３１ 導電層、１４３１ａ 導電層、１４３２ 半導体層、１４３２ｐ 半導体層、１４３３ａ 導電層、１４３３ｂ 導電層、１４３４ 絶縁層、１４３５ 不純物半導体層、１４３７ 半導体層、１４３８ 接続部、１４３９ａ 偏光板、１４３９ｂ 偏光板、１４４１ 着色層、１４４２ 遮光層、１４６０ 容量素子、１４８１ 絶縁層、１４８２ 絶縁層、１４８３ 絶縁層、１４８４ 絶縁層、１４９０ バックライトユニット、５２２１ 筐体、５２２２ 表示部、５２２３ 操作ボタン、５２２４ スピーカ、６２００ 電子看板、６２０１ 壁、９０００ 筐体、９００１ 表示部、９００３ スピーカ、９００５ 操作キー、９００６ 接続端子、９００７ センサ

Claims (10)

1. エンコーダと、デコーダと、ソースドライバ回路と、を有し、
   前記エンコーダの出力端子は、前記ソースドライバ回路の入力端子と電気的に接続され、
   前記ソースドライバ回路の出力端子は、前記デコーダの入力端子と電気的に接続され、
   前記エンコーダは、
   第１画像データに応じた第１アナログ信号が前記エンコーダに入力されることで、前記第１画像データを特徴抽出した第２画像データに変換する機能と、
   前記エンコーダの出力端子から、前記第２画像データを第２アナログ信号として出力する機能と、を有し、
   前記デコーダは、
   前記第２アナログ信号が前記デコーダの入力端子に入力されることで、前記第２画像データを前記第１画像データに復元する機能と、
   前記デコーダの出力端子から、復元した前記第１画像データを第３アナログ信号として出力する機能と、を有し、
   前記エンコーダは、重みフィルタを用いて畳み込み処理を行う機能を有するニューラルネットワークを有し、
   前記エンコーダは、メモリセルアレイと、シフトレジスタと、を有し、
   前記メモリセルアレイは、前記重みフィルタのフィルタ値を格納する機能を有し、
   前記シフトレジスタは、前記第１画像データを画素領域ごとに順次前記メモリセルアレイに出力する機能を有し、
   前記畳み込み処理には、前記第１画像データと前記フィルタ値を用いた積和演算が含まれる、半導体装置。
2. 請求項１において、
   前記第１画像データは、ｎ行ｍ列（ここでのｎ、ｍは１以上の整数である。）の画素データを有し、
   前記画素領域は、ｔ行ｓ列（ここでのｔは１以上ｎ以下の整数であり、ｓは１以上ｍ以下の整数である。）であり、
   前記シフトレジスタは、ｔ×ｍ段の保持回路を有し、
   前記シフトレジスタは、前記第１画像データからｔ×ｓの前記画素データを、前記メモリセルアレイに一括で出力する機能を有する、半導体装置。
3. 請求項２において、
   前記メモリセルアレイは、第１トランジスタを有し、
   前記第１トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置である。
4. 請求項１乃至３のいずれか一において、
   オートエンコーダを有し、
   前記エンコーダと、前記デコーダと、は、前記オートエンコーダに含まれている、半導体装置。
5. 請求項１乃至４のいずれか一において、
   アナログバッファ回路を有し、
   前記アナログバッファ回路の入力端子は、前記デコーダの出力端子と電気的に接続されている、半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記ソースドライバ回路は、ラッチ回路を有し、
   前記ラッチ回路は、
   前記エンコーダから出力される前記第２画像データを格納する機能と、
   前記デコーダに前記第２画像データを出力する機能と、を有する、半導体装置。
7. 請求項６において、
   前記ラッチ回路は、第２トランジスタを有し、
   前記第２トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
8. 請求項１乃至７に記載の半導体装置と、表示部と、を有し、
   前記表示部は、前記デコーダから出力された前記第３アナログ信号に応じた画像を表示する、電子機器。
9. 請求項８において、
   前記表示部は、画素回路に第３トランジスタを有し、
   前記第３トランジスタは、チャネル形成領域に水素化アモルファスシリコンを有する、電子機器。
10. 請求項８において、
    前記表示部は、画素回路に第３トランジスタを有し、
    前記第３トランジスタは、チャネル形成領域に金属酸化物を有する、電子機器。

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