JP5218311B2 - 画像表示装置、画像表示方法および画像表示システム - Google Patents

Description

本発明は、エンコードされた表示データをデコードして画像を表示する画像表示装置、画像表示方法および画像表示システムに関する。

近年、テレビやコンピュータ用ディスプレイなどの画像表示装置の薄型化・大型精細化が進んでいる。

このような画像表示装置の薄型化・大型精細化は、ＬＣＤ（液晶ディスプレイ）やＰＤＰ（プラズマディスプレイパネル）、有機ＥＬ（有機エレクトロルミネッセンス）等のフラットパネルと称される表示パネルにより実現されている。

これらの表示パネルは、複数の表示画素をマトリクス状に配置させた構成であり、これらの表示画素の周囲に配置された駆動装置が、時系列に沿って表示画素を駆動することで、表示パネルに所望の表示を行うマトリクス駆動方式を用いている。

特許文献１には、マトリクス駆動方式を用いた表示パネルを備える画像表示装置の一例が記載されている。

特許文献１に記載の画像表示装置は、表示画素をマトリクス状に配置させた表示パネルの周囲に、行方向にはソースドライバ、列方向にはゲートドライバと称される駆動装置を配置し、タイミングコントローラが、ゲートドライバには、表示パネルを構成する表示画素を上端行から順次１行分ずつ駆動させ、ソースドライバには、ゲートドライバが駆動する行を構成する表示画素に画像の表示データを供給させることで画像を表示する。

ところで、近年、デジタル的にエンコードされた画像の表示データをデコードした上で、その画像を表示する画像表示システムが増えている。

例えば、蓄積再生で一般的なＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）や地上デジタルテレビ放送では、表示データがＭＰＥＧ２方式でエンコードされている。また、携帯電話や移動体端末向けの地上デジタルテレビ放送（いわゆるワンセグ放送）では、表示データがＨ．２６４方式でエンコードされている。

そして、ＤＶＤ再生装置、テレビ、コンピュータあるいは携帯電話などの再生装置が、エンコード済みの表示データをデコードして、画像表示装置に伝送することで、画像表示装置での画像の表示が行われる。

このような画像表示システムの一例として、再生装置にＤＶＤ再生装置を用いた画像表示システムの構成を図１４に示す。

図１４に示す画像表示システムは、ＤＶＤメディア５０と、ＤＶＤ再生装置６０と、ＤＶＤ再生装置６０とケーブル７０を介して接続された画像表示装置８０と、を有する。

ＤＶＤ再生装置６０は、ＤＶＤメディア５０から、表示データをＭＰＥＧ２方式でエンコードされたエンコード済みの表示データを取得し、ＣＰＵ（中央演算処理ユニット）または専用回路などのデコーダ６１でデコードし、フレームメモリ６２に格納する。

そして、ＤＶＤ再生装置６０は、伝送出力部６３で、フレームメモリ６２に格納された表示データを読み出して伝送用の表示データに変換し、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）やＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）等の接続規格に沿ったケーブル７０を介して、デコードにより非圧縮にされた状態で画像表示装置８０に伝送する。

画像表示装置８０では、伝送入力部８１が、ＤＶＤ再生装置６０から伝送されてきた表示データを受信し、画像表示装置側メモリ８２に格納する。そして、タイミングコントローラ８３は、ゲートドライバ８４に、表示パネル８６を構成する表示画素を、上端行から順次１行分ずつ駆動させるとともに、ゲートドライバ８４が駆動する行に対応する表示データを画像表示装置側メモリ８２から読み出し、ソースドライバ８５に転送する。ソースドライバ８５は、タイミングコントローラ８３から転送されてきた表示データを表示画素に供給して、表示パネル８６に画像を表示させる。

このように、画像表示システムにおける動作は、大きく分けて、表示データのデコード、表示データの再生装置から画像表示装置への伝送、表示データを格納する表示装置側メモリから表示データを読み出して表示パネルへ転送する表示制御、という３つの動作からなる。

特開２００８−２９８９９７号公報 特開２００６−３１９９４４号公報 特表２００７−５２７０２７号公報 米国特許７３９４２８８号明細書

しかしながら、画像表示装置の大型精細化が進むと、表示パネルを構成する表示画素数が増え、その結果、上述した、デコードや、表示データの伝送や、表示制御を行うデータ量が増大する。また、データ量の増大に伴い、デコードや表示制御において、データの格納や読み出しのためのメモリへのアクセスも増えることになる。

そうすると、一定時間内にデコードや表示制御をするために、デコーダやメモリの動作周波数を上げたり、一定時間内にデータを伝送するために、伝送周波数を高周波数化したりすることで、デコーダやメモリ、伝送出力部および伝送入力部を高速動作させる必要がある。

しかし、デコーダやメモリ、伝送出力部および伝送入力部の動作周波数を高くし、高速動作させると、消費電力が増加するという課題がある。

また、一般に、動作周波数の高いデコーダやメモリ、あるいは高周波数で劣化無く正確にデータ伝送できる伝送出力部および伝送入力部の設計製造は難易度が高いという課題がある。

従って、上記課題を解決するためには、デコーダ、メモリ、伝送出力部および伝送入力部が高速動作するのを回避し、画像表示システムの中で高速動作する部分を減らす必要がある。

特許文献２には、ＭＰＥＧ２方式でエンコードされたエンコード済みの表示データを、スライスと称される単位で複数に分割し、複数のデコーダで並列してデコードする方法が記載されている。デコーダを並列化することで、各デコーダが処理するデータ量を減らし、デコーダの動作周波数を下げることができる。

また、特許文献３には、デコーダを画像表示装置側に設け、再生装置と画像表示装置との間ではエンコード済みの表示データを伝送する方法が記載されている。表示データは、エンコードによりデータ量が少なくなっているので、再生装置と画像表示装置との間で伝送されるデータ量を減らすことができる。

しかし、特許文献２や特許文献３に記載の方法では、デコードや表示制御におけるメモリアクセスは減っておらず、この部分では高速動作が必要となり、上記課題を解決することができない。

本発明の目的は、画像表示システムにおいて高速動作する部分を減らすことができる画像表示装置、画像表示方法および画像表示システムを提供することにある。

上記目的を達成するために本発明の画像表示装置は、
画像を表示する画像表示装置であって、
マトリクス状に配置された表示画素の集合からなる表示パネルと、
前記表示パネルを構成する表示画素を、１行分ずつ順次駆動するゲートドライバと、
前記画像の表示データを、前記ゲートドライバにて駆動される１行分の表示画素にそれぞれ供給するソースドライバと、
前記表示データを前記ソースドライバに転送する表示データ転送部と、
前記表示パネルの画像表示領域の全部または一部を縦横に分割して得られる複数の領域にそれぞれ対応して設けられ、該複数の領域と同じ接続関係を有する複数のコアと、
前記複数の領域ごとの、該領域に配置された表示画素に表示する表示データを、該領域に対応するコアにそれぞれ入力する入力部と、を有し、
前記複数のコアのそれぞれは、前記入力部により入力された、対応する領域に配置された表示画素に表示する表示データをデコードするデコーダと、該デコードされた表示データを格納するメモリと、を備え、
前記表示データ転送部は、前記ゲートドライバにて駆動される１行分の表示画素に表示する表示データのそれぞれを、該表示データを格納するコアのメモリから並列的に読み出し、前記ソースドライバに転送する。

上記目的を達成するための本発明の画像表示方法は、
画像を表示する画像表示装置に適用される画像表示方法であって、
前記画像表示装置は、
マトリクス状に配置された表示画素の集合からなる表示パネルと、
前記表示パネルの画像表示領域の全部または一部を縦横に分割して得られる複数の領域にそれぞれ対応して設けられ、該複数の領域と同じ接続関係を有する複数のコアと、を有し、
前記複数のコアのそれぞれは、対応する領域に配置された表示画素に表示する表示データをデコードするデコーダと、該デコードされた表示データを格納するメモリと、を備え、
前記複数の領域ごとの、該領域に配置された表示画素に表示する表示データを、該領域に対応するコアにそれぞれ入力する入力ステップと、
前記表示データを入力されたそれぞれのコアのデコーダで該表示データをデコードするデコードステップと
前記表示データをデコードしたデコーダを備えるコアのメモリに、該デコードされた表示データを格納する格納ステップと、
前記表示パネルを構成する表示画素を、１行分ずつ順次駆動する駆動ステップと、
前記駆動ステップにより駆動される１行分の表示画素に表示する表示データのそれぞれを、該表示データを格納するコアのメモリから並列的に読み出し、該１行分の表示画素にそれぞれ供給する供給ステップと、を有する。

上記目的を達成するための本発明の画像表示システムは、
画像の表示データを伝送する再生装置と、前記再生装置から伝送されてきた前記表示データに基づき前記画像を表示する画像表示装置と、を有する画像表示システムであって、
前記画像表示装置は、
マトリクス状に配置された表示画素の集合からなる表示パネルと、
前記表示パネルを構成する表示画素を、１行分ずつ順次駆動するゲートドライバと、
前記画像の表示データを、前記ゲートドライバにて駆動される１行分の表示画素にそれぞれ供給するソースドライバと、
前記表示データを前記ソースドライバに転送する表示データ転送部と、
前記表示パネルの画像表示領域の全部または一部を縦横に分割して得られる複数の領域にそれぞれ対応して設けられ、該複数の領域と同じ接続関係を有する複数のコアと、
前記複数の領域ごとの、該領域に配置された表示画素に表示する表示データを、該領域に対応するコアにそれぞれ入力する入力部と、を有し、
前記複数のコアのそれぞれは、前記入力部により入力された、対応する領域に配置された表示画素に表示する表示データをデコードするデコーダと、該デコードされた表示データを格納するメモリと、を備え、
前記表示データ転送部は、前記ゲートドライバにて駆動される１行分の表示画素に表示する表示データのそれぞれを、該表ジータを格納するコアのメモリから並列的に読み出し、前記ソースドライバに転送する。

本発明によれば、画像表示装置は、表示パネルの画像表示領域を縦横方向に分割して得られる複数の領域にそれぞれ対応する複数のコアを設け、複数の領域にそれぞれ対応する表示データを、その分割した領域に対応するコアのデコーダで並列的にデコードしてメモリに格納し、１行分の表示画素に表示する表示データのそれぞれを、その表示データを格納するコアのメモリから並列的に読み出して、表示パネルに転送する。

そのため、表示データのデコードや表示パネルへの転送が並列的に行われ、デコーダやメモリが高速動作するのを回避できるので、画像表示システムにおいて高速動作する部分を減らし、消費電力の低減や設計製造の難易度の低下を図ることができる。

本発明の第１の実施形態の画像表示システムの構成の一例を示すブロック図である。 図１に示す画像処理プロセッサおよびその周辺部の構成の一例を示すブロック図である。 図２に示す各コアがデコードを担当する画像表示領域を示す図である。 図２に示すコアの構成とコア間の接続とを示すブロック図である。 図２に示す画像処理プロセッサから表示パネルへの表示データの転送の流れを示す図である。 図２に示すタイミングコントローラの動作の一例を示すフローチャートである。 本発明の第２の実施形態の画像表示システムの構成の一例を示すブロック図である。 図７に示す画像処理プロセッサとその周辺部の構成の一例を示すブロック図である。 本発明の一実施例の画像表示システムの構成の一例を示すブロック図である。 図９に示す統合画像処理プロセッサの構成の一例を示すブロック図である。 図１０に示すコアの構成の一例を示すブロック図である。 図１０に示す相互接続部の構成の一例を示すブロック図である。 図９に示す画像表示装置の動作の一例を示すシーケンス図である。 関連する画像表示システムの構成の一例を示すブロック図である。

以下に、本発明を実施するための形態について図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の画像表示システムの構成の一例を示すブロック図である。また、図２は、図１に示す画像処理プロセッサ２３０およびその周辺部の構成を示すブロック図である。

図１および図２に示す画像表示システムは、映像メディア１０と、映像ソース装置１００と、映像ソース装置１００と有線または無線のデータ伝送媒体２０を介して接続された画像表示装置２００と、を有する。

なお、映像ソース装置１００は、再生装置の一例である。

映像ソース装置１００は、映像メディア１０から動画像などのエンコード済みのコンテンツデータを取得し、データ伝送媒体２０を介して画像表示装置２００に伝送する。

画像表示装置２００は、映像ソース装置１００から伝送されてきたエンコード済みのコンテンツデータをデコードしてコンテンツを表示するとともに、音声を出力する。

次に、映像ソース装置１００の構成について説明する。

映像ソース装置１００は、再生制御部１１０と、伝送出力部１２０とを有する。

再生制御部１１０は、ユーザなどにより指定されたエンコード済みのコンテンツデータを映像メディア１０から取得する。

伝送出力部１２０は、再生制御部１１０により取得されたエンコード済みのコンテンツデータを、データ伝送媒体２０を介して画像表示装置２００に伝送する。

次に、画像表示装置２００の構成について説明する。

画像表示装置２００は、伝送入力部２１０と、マスタプロセッサ２２０と、画像処理プロセッサ２３０と、タイミングコントローラ２４０と、表示パネル２５０と、ソースドライバ群２６０と、ゲートドライバ２７０とを有する。

なお、マスタプロセッサ２２０は、入力部の一例である。

伝送入力部２１０は、映像ソース装置１００から伝送されてきたエンコード済みのコンテンツデータを受信し、マスタプロセッサ２２０に出力する。

マスタプロセッサ２２０は、伝送入力部２１０から出力されたエンコード済みのコンテンツデータを表示データと音声データとに分離し、このうちのエンコード済みの表示データを分割して、画像処理プロセッサ２３０に入力する。

なお、本発明は、画像の表示に特徴があるため、エンコード済みの音声データの処理については説明を省略する。

画像処理プロセッサ２３０は、マスタプロセッサ２２０から入力されたエンコード済みの表示データをデコードして格納する。

なお、エンコード済みの表示データのデコードや表示データの格納は、画像処理プロセッサ２３０内の、「コア」と称される単位プロセッサ要素により行われる。

次に、画像処理プロセッサ２３０の内部構成について説明する。

図２に示すように、画像処理プロセッサ２３０は、表示パネル２５０の画像表示領域の全部または一部を行方向にＨ個、列方向にＶ個に分割して得られるＨ×Ｖ個の領域に対応して設けられたＨ×Ｖ個のコア２３１により構成される。

なお、これらＨ×Ｖ個のコア２３１は、表示パネル２５０のＨ×Ｖ個の各領域と同じ接続関係をもって配置される。

また、各領域には１以上の表示画素が含まれる。

また、以下では、各コア２３１を特定して指示するために、画像処理プロセッサ２３０の中でコア２３１が配置された行方向および列方向の位置を順にカンマで区切って表記した「コア（ｘ，ｙ）」という表記を用いる。なお、ｘは１以上Ｈ以下の整数であり、ｙは１以上Ｖ以下の整数である。

従って、二次元配置されたコア２３１のうち、左上隅のコア２３１は、「コア（１，１）」と表記され、右下隅のコア２３１は、「コア（Ｈ，Ｖ）」と表記される。

画像処理プロセッサ２３０内の各コア２３１は、それぞれ上下左右の隣接コアとデータ通信線により接続される。ただし、左端列のコア（コア（１，１）〜コア（１，Ｖ））は、その左側には隣接コアを有さず、同様に、右端列のコア（コア（Ｈ，１）〜コア（Ｈ，Ｖ））は、その右側に隣接コアを有さない。

また、上端行のコア（コア（１，１）〜コア（Ｈ，１））は、マスタプロセッサ２２０とデータ通信線により接続され、下端行のコア（コア（１，Ｖ）〜コア（Ｈ，Ｖ））は、タイミングコントローラ２４０とデータ通信線により接続される。

タイミングコントローラ２４０は、画像処理プロセッサ２３０のコア２３１に格納された表示データを読み出し、読み出した表示データをソースドライバ群２６０に転送する。

また、タイミングコントローラ２４０は、ゲートドライバ２７０に対し、表示パネル２５０を構成する表示画素を１行分ずつ駆動するように指示する。

次に、タイミングコントローラ２４０の内部構成について説明する。

タイミングコントローラ２４０は、ｎ個の表示データ転送部２４１−１〜２４１−ｎと、表示行カウンタ２４２と、を有する。なお、ｎとＨとは、ｎ≦Ｈの関係を有する。

表示データ転送部２４１−１〜２４１−ｎはそれぞれ、後述するｎ個のソースドライバ２６１−１〜２６１−ｎとデータ通信線により１対１で接続されている。よって、表示データ転送部２４１とソースドライバ２６１との組が、ｎ組形成されている。

そして、表示データ転送部２４１−１〜２４１−ｎは、１または複数の列のコアに格納された表示データを取得し、取得した表示データを接続されたソースドライバ２６１−１〜２６１−ｎに転送する。

表示行カウンタ２４２は、表示パネル２５０の表示を行う表示行を示すカウント値を出力する。

なお、表示データ転送部２４１−１〜２４１−ｎによる表示データの読み出しと、ソースドライバ群２６０への転送の詳細については後述する。

表示パネル２５０は、マトリクス状に配置された表示画素の集合である。

ソースドライバ群２６０は、ｎ個のソースドライバ２６１−１〜２６１−ｎにより構成され、表示パネル２５０の周囲に、行方向に沿って配置されている。

ソースドライバ２６１−１〜２６１−ｎは、それぞれ接続された表示データ転送部２４１−１〜２４１−ｎから転送されてきた表示データを表示パネル２５０の表示画素に供給する。

ゲートドライバ２７０は、表示パネル２５０の周囲に、列方向に沿って配置され、表示パネル２５０を構成する表示画素を、表示パネル２５０の上端行から順次、１行分ずつ駆動する。

次に、画像処理プロセッサ２３０の各コア２３１がデコードを担当する領域について説明する。

図３は、各コア２３１がデコードを担当する画像表示領域を示す図である。

上述したように、コア２３１は、表示パネル２５０の画像表示領域２５１を行方向にＨ個、列方向にＶ個の矩形領域に分割して得られるＨ×Ｖ個の領域に対応し、そのＨ×Ｖ個の領域と同じ接続関係を有して設けられている。

そして、図３に示すように、各コア２３１は、その対応する領域に配置された表示画素に表示する表示データのデコードを担当する。

すなわち、Ｈ×Ｖ個の各領域を「領域（ｘ，ｙ）」と表記すると、コア（ｘ，ｙ）は、領域（ｘ，ｙ）に配置された表示画素に表示する表示データのデコードを担当する。

ここで、「領域（ｘ，ｙ）」のｘ，ｙはそれぞれ、画像表示領域２５１内での行方向および列方向の位置を示し、領域（１，１）が画像表示領域２５１の左上隅の領域に、領域（Ｈ，Ｖ）が画像表示領域２５１の右下隅の領域に対応する。

なお、画像が、表示パネル２５０の全部に表示される場合には、画像表示領域２５１は、表示パネル２５０の全体に対応し、表示パネル２５０の一部に表示される場合には、画像表示領域２５１は、その画像が表示される表示パネル２５０の一部に対応する。

次に、コア２３１の構成とコア２３１間の接続とについて説明する。

図４は、コア２３１の構成とコア間の接続とを示すブロック図である。

図４に示すように、コア２３１は、プロセシングエレメント（ＰＥ）２３２と、ローカルメモリ（ＬＭ）２３３と、ルータ２３４と、を有する。

以下の説明では、コア（ｉ，ｊ）に含まれるＰＥ２３２，ＬＭ２３３，ルータ２３４をそれぞれ、ＰＥ（ｉ，ｊ），ＬＭ（ｉ，ｊ），ルータ（ｉ，ｊ）と表記する。

なお、ｉは２以上Ｈ−１以下の整数であり、ｊは２以上Ｖ−１以下の整数である。

ＰＥ（ｉ，ｊ）とＬＭ（ｉ，ｊ）とルータ（ｉ，ｊ）とは、コア（ｉ，ｊ）内部でのみ相互接続されており、コア間はルータ（ｉ，ｊ）を介してのみ接続される。

なお、コア（ｉ，ｊ）以外のコアではＰＥ２３２とＬＭ２３３の記載を省略したが、全てのコアがコア（ｉ，ｊ）と同じ構成である。

ＰＥ（ｉ，ｊ）は、マスタプロセッサ２２０から入力された分割されたエンコード済みの表示データをデコードする。

ＬＭ（ｉ，ｊ）は、ＰＥ（ｉ，ｊ）によりデコードされた表示データを格納する。

ルータ（ｉ，ｊ）は、隣接コアやマスタプロセッサ２２０、タイミングコントローラ２４０との間でのデータ転送を制御する。

次に、本実施形態の画像表示システムの動作について説明する。

まず、ユーザによりコンテンツが指定されると、再生制御部１１０は、指定されたコンテンツを含む映像メディア１０およびその映像メディア１０内のエンコード済みコンテンツデータを特定し、特定したエンコード済みコンテンツデータを取得する。

なお、映像メディア１０の具体例としては、ＤＶＤメディア、ＨＤＤ、地上デジタル放送受信装置、ビデオオンデマンド（ＶＯＤ）受信装置などがある。

また、コンテンツデータの具体例としては、ＭＰＥＧ２方式でエンコードされた映画や、送受信または録画された放送番組のデータなどがある。

伝送出力部１２０は、再生制御部１１０が取得したエンコード済みのコンテンツデータをデコードすることなく、そのままデータ伝送媒体２０を介して画像表示装置２００に伝送する。

伝送入力部２１０は、映像ソース装置１００から伝送されてきたエンコード済みのコンテンツデータを受信する。

ここで、コンテンツデータは、エンコードにより圧縮されていて比較的データ量が少ないため、データ伝送媒体２０としては、一般的な通信手段であるＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やイーサネット（登録商標）、無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などを利用することができる。

なお、映像ソース装置１００および画像表示装置２００には、利用するデータ伝送媒体２０に応じた伝送出力部１２０と伝送入力部２１０とを設ける必要がある。例えば、データ伝送媒体２０としてイーサネットを利用する場合には、伝送出力部１２０と伝送入力部２１０とには、イーサネットアダプター（ネットワークインターフェースとも称される）を用いる必要がある。

マスタプロセッサ２２０は、伝送入力部２１０により受信されたコンテンツデータのフォーマットを解析し、音声データと表示データとをデマルチプレクス（分離）する。なお、エンコード済みの音声データの処理については説明を省略する。

そしてマスタプロセッサ２２０は、エンコード済みの表示データを抽出し、抽出したエンコード済みの表示データを分割する。

ここで一般に、表示データをエンコードする場合、ある時刻における表示画像である１フレームを複数の矩形領域（ブロック）に区切り、各ブロックに表示される画像の表示データごとにエンコードが行われ、各ブロックのエンコード済みの表示データが、所定のフォーマット（データ形式）に従って直線状のデータ列に並べられる。

例えば、ＭＰＥＧ２のエンコード方式とフォーマットとを規定するＩＳＯ／ＩＥＣ １３８１８では、１フレーム（ＭＰＥＧ２では、１ピクチャーと称される）は、列方向に積み重ねられたスライスと称される矩形領域の集合であり、１スライスは、行方向に並べられたマクロブロックと称される矩形領域の集合である。ＭＰＥＧ２のマクロブロックは、１６ドット×１６ドットの正方形領域に対応する。

フレームは、複数フレームごとにＧＯＰ（Ｇｒｏｕｐ ｏｆ Ｐｉｃｔｕｒｅ）と称される単位にグループ化され、別途エンコードされた音声データとマルチプレクス（多重化）されたコンテンツデータである「ＭＰＥＧ２ストリーム」として蓄積あるいは伝送される。

従って、マスタプロセッサ２２０は、エンコード済みの表示データをブロック単位で分割する。以下では、マスタプロセッサ２２０が分割したエンコード済みの表示データをブロックデータと称する。

次に、マスタプロセッサ２２０は、ブロックデータをデコードする転送先コアを決定する。

なお、転送先コアの決定は、以下のように行われる。

まず、マスタプロセッサ２２０は、ブロックデータに対応するブロックのフレーム内での位置から、そのブロックが図３に示す画像表示領域２５１のどの領域（ｘ，ｙ）に含まれるかを求め、その領域（ｘ，ｙ）に対応するコア（ｘ，ｙ）を転送先コアとして決定する。

また、マスタプロセッサ２２０は、ブロックデータに対応するブロックが、図３に示す画像表示領域２５１の複数の領域にまたがる場合は、そのブロックと交わる部分の面積が最大となる領域に対応するコアを、転送先コアとして決定する。なお、そのブロックと交わる部分の面積が、複数の領域で等しく、かつ、そのブロックと他の領域とが交わる面積よりも大きい場合は、マスタプロセッサ２２０は、そのうちの任意の１つの領域に対応するコアを、転送先コアとして決定する。

そして、マスタプロセッサ２２０は、転送先コアにブロックデータを入力する。

転送先コアがコア（ｘ，ｙ）である場合、マスタプロセッサ２２０は、まずコア（ｘ，１）にデータ通信線を介してブロックデータを入力する。そして、コア（ｘ，１）は、入力されたブロックデータを下方向の隣接コア（ｘ，２）にデータ通信線を介して転送する。以下、同様にして、転送先コア（ｘ，ｙ）まで、ブロックデータの転送が行われ、最終的に転送先コア（ｘ，ｙ）がそのブロックデータを取り込む。

ここで、マスタプロセッサ２２０が、各コアにブロックデータを入力するタイミングについて説明する。

マスタプロセッサ２２０は、コンテンツデータを時間的に連続するデータ列として受信するが、そのデータ列の末尾（例えば、１フレームの終わり）の受信を待つことなく、上述したフォーマットの解析と、エンコード済みの表示データのブロックデータへの分割を進め、ブロックデータを転送先コアに入力していく。

一般に、表示データのエンコードは、表示画像の左上隅のブロックから始まり、行方向に右へ進み、次に１行下りて次行の左から右へと、右下隅のブロックまでジグザグ状の順序で行われ、マスタプロセッサ２２０が受信するコンテンツデータは、エンコードが行われた順序に沿って各ブロックのブロックデータを連ねた形式をとる。

そのため、マスタプロセッサ２２０は、コンテンツデータの受信後、時間が進むに連れて、コア（１，１）からコア（Ｈ，１）、コア（１，２）からコア（Ｈ，２）、・・・コア（１，Ｖ）からコア（Ｈ，Ｖ）へと、ジグザグ状にブロックデータを入力するコア２３１を変える。

次に、コア２３１の動作について説明する。

コア（ｉ，ｊ）のルータ（ｉ，ｊ）は、上方向の隣接コア（ｉ，ｊ−１）のルータ（ｉ，ｊ−１）あるいはマスタプロセッサ２２０からブロックデータを受信する。

ルータ（ｉ，ｊ）は、受信したブロックデータが、コア（ｉ，ｊ）に当てたものでない場合には、そのブロックデータを下方向の隣接コア（ｉ，ｊ＋１）に出力し、コア（ｉ，ｊ）に当てたものである場合には、そのブロックデータをＬＭ（ｉ，ｊ）に格納し、ＰＥ（ｉ，ｊ）にブロックデータの到着を通知する。

ＰＥ（ｉ，ｊ）は、ルータ（ｉ，ｊ）からの通知を受けると、ＬＭ（ｉ，ｊ）に格納されたブロックデータをデコードする。

ここで、エンコード方式によっては、あるブロックデータをデコードする際に、そのブロックデータに対応するブロックの周辺のブロックのブロックデータのデコード結果を参照する必要が生じることがある。

その場合、ＰＥ（ｉ，ｊ）は、ルータ（ｉ，ｊ）を介して、コア（ｉ，ｊ）の周辺のコアにデータ要求を行う。データ要求を受けたコアは、要求されたデータをＬＭから読み出し、ルータを介してデータ要求を行ったコア（ｉ，ｊ）に送信する。

また、エンコード方式によっては、あるブロックデータをデコードする際に、過去のブロックデータのデコード結果を参照する必要が生じることがある。そのため、ＬＭ（ｉ，ｊ）は、コア（ｉ，ｊ）でブロックデータをデコードするブロックの、過去のブロックデータのデコード結果を格納する容量を持っており、ＰＥ（ｉ，ｊ）は、必要に応じて、ＬＭ（ｉ，ｊ）に格納された過去のデコード結果を参照する。

このように、ＰＥ（ｉ，ｊ）は、コア（ｉ，ｊ）の周辺のコアのデータや過去のデコード結果を必要に応じて参照しつつ、ブロックデータをデコードし、その結果を表示データとしてＬＭ（ｉ，ｊ）に格納する。なお、デコード結果をＬＭ（ｉ，ｊ）に格納する際に、エンコード方式の規定からもはや参照される可能性が無くなった過去のデコード結果があれば、ＰＥ（ｉ，ｊ）はそのデコード結果をＬＭから消去する。

また、ルータ（ｉ，ｊ）は、表示データ転送部２４１−１〜２４１−ｎから表示データの読み出しを要求する出力要求があると、ＬＭ（ｉ，ｊ）に格納する表示データを下方向の隣接コア（ｉ，ｊ＋１）のルータ（ｉ，ｊ＋１）に出力する。

各コアのルータは、上方向の隣接コアのルータから受信した表示データを下方向の隣接コアのルータに出力し、最終的に下端行のコア（ｉ，Ｖ）のルータ（ｉ，Ｖ）が、出力要求を行った表示データ転送部２４１−１〜２４１−ｎに表示データを出力する。

次に、画像処理プロセッサ２３０から表示パネル２５０への表示データの転送の流れについて説明する。

図５は、画像処理プロセッサ２３０から表示パネル２５０への表示データの転送の流れを示す図である。

上述したように、タイミングコントローラ２４０は、ｎ個の表示データ転送部２４１−１〜２４１−ｎを有し、ソースドライバ群２６０は、ｎ個のソースドライバ２６１−１〜２６１−ｎを有する。

ここで、ｍ番目の表示データ転送部２４１−ｍ（ｍは１以上ｎ以下の整数）は、表示パネル２５０を左端から右端方向へｎ本の縦長矩形領域に均等分割した領域２５０−１〜２５０−ｎのうち、左からｍ番目の領域２５０−ｍに配置された表示画素に表示される表示データを、ソースドライバ２６１−ｍに転送する。

なお、表示パネル２５０の行方向への領域の分割数ｎと、図３に示す画像表示領域２５１の行方向への領域の分割数Ｈとは、必ずしも一致していない。

表示データ転送部２４１−ｍは、領域２５０−ｍに配置された表示画素に表示される表示データを格納しているコア２３１の列番号であるコア列番号を求める。コア列番号は、図３に示す画像表示領域２５１とコア２３１との対応関係から予め求めることができる。

なお、領域２５０−ｍに対応するコアの列が複数存在することもある。

以下では、領域２５０−ｍに対応するコア列番号がｘ_mおよびｘ_m＋１であるとする。

そして、表示データ転送部２４１−ｍは、コア列番号がｘ_mおよびｘ_m＋１であるコアのＬＭに格納された表示データを取得し、ソースドライバ２６１−ｍに転送する。

ソースドライバ２６１−ｍは、表示データ転送部２４１−ｍから転送されてきた表示データを表示パネル２５０の領域２５０−ｍに配置された表示画素に供給する。

図６は、タイミングコントローラ２４０の動作の一例を示すフローチャートである。

まず、表示行カウンタ２４２は、表示パネル２５０の上端行を示すカウント値から下端行を示すカウント値まで、一定の時間間隔でカウント値ｒを増加させて出力する（ステップＳ１０１）。

表示行カウンタ２４２の出力が新たなカウント値ｒに変化すると、タイミングコントローラ２４０は、表示パネル２５０の行ｒを構成する表示画素を駆動するようにゲートドライバ２７０に指示を出力する（ステップＳ１０２）。

また、表示行カウンタ２４２の出力が新たなカウント値ｒに変化すると、表示データ転送部２４１−ｍは、カウント値ｒに対応する行ｒの表示データを格納しているコアの行番号であるコア行番号ｙ_rを求める（ステップＳ１０３）。

コア行番号ｙ_rは、図３に示す画像表示領域２５１とコアとの対応関係から求めることができ、カウント値ｒに対して、１つのコア行番号ｙ_rが求まる。

なお、簡略化のため、表示データ転送部２４１−ｍの動作のみを説明するが、表示データ転送部２４１−１〜２４１−ｎが並列的に同様の動作を行う。

表示データ転送部２４１−ｍは、領域２５０−ｍに対応する、コア列番号がｘ_mおよびｘ_m＋１であり、コア行番号がｙ_rであるコア（ｘ_m，ｙ_r）およびコア（ｘ_m＋１，ｙ_r）に対して、表示パネル２５０の行ｒの表示データの出力要求を行う。

出力要求を受けたコア（ｘ_m，ｙ_r）およびコア（ｘ_m＋１，ｙ_r）は、それぞれのＬＭに格納されている表示データを、ルータ（ｘ_m，ｙ_r）およびルータ（ｘ_m＋１，ｙ_r）から表示データ転送部２４１−ｍに出力する。

表示データ転送部２４１−ｍは、コア（ｘ_m，ｙ_r）およびコア（ｘ_m＋１，ｙ_r）から出力されてきた表示データを取得し（ステップＳ１０４）、取得した表示データから、領域２５０−ｍに対応する領域の表示データを切り出し、ソースドライバ２６１−ｍに転送する（ステップＳ１０５）。

なお、領域２５０−ｍに対応する領域以外の表示データは廃棄される。

ここで、表示データの切り出しを行う理由は、各コアがデコードする画像表示領域２５１の領域（図３）と、表示データ転送部２４１−ｍが表示データの転送を行う領域２５０−ｍ（図５）とは、必ずしも１対１に対応するわけではないので、コア（ｘ_m，ｙ_r）およびコア（ｘ_m＋１，ｙ_r）が、表示パネル２５０の領域２５０−ｍ以外の領域に対する表示データも保持していることがあるためである。

上述したステップＳ１０２からＳ１０５の処理が行われることにより、ソースドライバ２６１−１〜２６１−ｎに対しては、表示パネル２５０の行ｒに対応する表示データを転送し、表示パネル２５０の行ｒを構成する表示画素に出力するように指示され、ゲートドライバ２７０に対しては、表示パネル２５０の行ｒを駆動するように指示されることで、表示パネル２５０の行ｒの表示が行われる。

表示行カウンタ２４２は、一定の時間間隔でカウント値ｒを更新し（ステップＳ１０６）、表示パネル２５０の上端行から下端行まで処理を繰り返す（ステップＳ１０７、ステップＳ１０８）。

表示パネル２５０全体の表示が終わると、表示行カウンタ２４２は、次のフレームを表示すべきタイミングまで待機した上で、再び、表示パネル２５０の上端行から処理を繰り返す（ステップＳ１０９）。

このように、画像処理プロセッサ２３０の各コア２３１のＬＭ２３３に格納されている表示データが、連続的かつ並列的にソースドライバ２６１−１〜２６１−ｎに転送されることで、所望の画像が表示され続ける。

なお、本実施形態においては、行方向および列方向のコア数Ｈ，Ｖや、表示データ転送部２４１とソースドライバ２６１の数ｎは、これらのデバイスを実装できる範囲で任意の値とすることができる。

ただし、コア数Ｈ，Ｖは、図３の画像表示領域２５１の各矩形領域のサイズが、表示対象の画像の表示データのエンコード方式に規定されるブロックサイズの整数倍となるように設定するのが好適である。

その理由は、エンコード方式に規定されるブロックサイズに対応する領域が、図３の画像表示領域２５１の複数の矩形領域にまたがることがなくなるため、コア２３１で並列的にデコードする際の負荷分散の均等性が良くなるとともに、近接するコアへのデコード結果の参照を行う必要が減少するからである。

また、表示データ転送部２４１とソースドライバ２６１の数ｎは、Ｈの値に等しくするか、あるいは、Ｈがｎの整数倍となるように設定するのが好適である。

その理由は、表示データ転送部２４１−１〜２４１−ｎが各コア２３１のＬＭ２３３からソースドライバ２６１−１〜２６１−ｎに表示データを転送する際の表示データの切り出しで廃棄される表示データが無くなり、ＬＭ２３３へのメモリアクセス量を必要最小限に抑えることができることと、ｎの値を小さくすることでタイミングコントローラ２４０とソースドライバ群２６０との間の配線数を抑えることができるためである。

このように本実施形態によれば、画像表示装置２００は、表示パネル２５０の画像表示領域２５１を縦横方向に分割して得られる複数の領域にそれぞれ対応する複数のコア２３１を設け、複数の領域にそれぞれ対応するエンコード済みの表示データを、その分割した領域に対応するコア２３１のＰＥ２３２で並列的にデコードしてＬＭ２３３に格納し、１行分の表示画素に表示する表示データのそれぞれを、その表示データを格納するコア２３１のＬＭ２３３から並列的に読み出して、表示パネル２５０に転送する。

そのため、表示データのデコードや、表示データの転送が並列的に行われるので、デコードを行うＰＥ２３２や、デコードや表示データの転送のためのデータの格納や読み出しを行うＬＭ２３３が高速動作するのを回避し、画像表示システムにおいて高速動作する部分を減らすことができる。

また、映像ソース装置１００と画像表示装置２００との間では、エンコードされた表示データが伝送されるので、これらの間で伝送されるデータ量の増加を抑制することができる。

なお、本実施形態においては、複数のソースドライバ２６１−１〜２６１−ｎがそれぞれ、ゲートドライバ２７０が駆動する１行分の表示画素に表示データを供給する構成としたが、これに限られるものではなく、１つのソースドライバが、表示データ転送部２４１−１〜２４１−ｎから転送された表示データを、その１行分の表示画素に並列的に供給するように構成することも可能である。
（第２の実施形態）
図７は、本発明の第２の実施形態の画像表示システムの構成の一例を示すブロック図である。また、図８は、図７に示す画像処理プロセッサ３１０−１および３１０−２とその周辺部の構成を示すブロック図である。

図７および図８を参照すると、本実施形態の画像表示システムは、図１に示した第１の実施形態と比較して、画像表示装置２００を画像表示装置３００に変更した点が異なる。

画像表示装置３００は、図１に示した画像表示装置２００と比較して、画像処理プロセッサ２３０を画像処理プロセッサ３１０−１と３１０−２とに分けた点が大きく異なる。

また、これに伴い、画像処理プロセッサ３１０−１および３１０−２、マスタプロセッサ２２０、およびタイミングコントローラ２４０の位置関係が変更されており、画像処理プロセッサ３１０−１と３１０−２との間に、マスタプロセッサ２２０およびタイミングコントローラ２４０が配置されている。

本実施形態の画像表示システムは、その他の点については第１の実施形態と同様の構成であるので説明を省略する。

なお、以下では、画像処理プロセッサ３１０−１と３１０−２とを合わせて、画像処理プロセッサ３１０と称することがある。

画像処理プロセッサ３１０−１および３１０−２は、行方向にＨ個、列方向にＶ／２個の、Ｈ×Ｖ／２個のコアで構成され、これらのコアは第１の実施形態と同様に、上下左右の隣接コアとデータ通信線により接続される。

また、画像処理プロセッサ３１０−１の下端行のコア（コア（１，Ｖ／２）〜コア（Ｈ，Ｖ／２））と、画像処理プロセッサ３１０−２の上端行のコア（コア（１，Ｖ／２＋１）〜コア（Ｈ，Ｖ／２＋１））とは、それぞれ同じ列ごとにデータ通信線により接続される。

マスタプロセッサ２２０は、画像処理プロセッサ３１０−１の下端行のコア（コア（１，Ｖ／２）〜コア（Ｈ，Ｖ／２））および画像処理プロセッサ３１０−２の上端行のコア（コア（１，Ｖ／２＋１）〜コア（Ｈ，Ｖ／２＋１））と接続される。

また、タイミングコントローラ２４０は、画像処理プロセッサ３１０−１の下端行のコア（コア（１，Ｖ／２）〜コア（Ｈ，Ｖ／２））および画像処理プロセッサ３１０−２の上端行のコア（コア（１，Ｖ／２＋１）〜コア（Ｈ，Ｖ／２＋１））と接続される。

なお、第１の実施形態と異なり、画像処理プロセッサ３１０−１の上端行のコア（コア（１，１）〜コア（Ｈ，１））とマスタプロセッサ２２０とは接続されておらず、また、画像処理プロセッサ３１０−２の下端行のコア（コア（１，Ｖ）〜コア（Ｈ，Ｖ））とタイミングコントローラ２４０とは接続されていない。

また、タイミングコントローラ２４０と、ソースドライバ群２６０およびゲートドライバ２７０との接続は、第１の実施形態と同様である。

次に、画像表示装置３００の動作について説明する。

なお、以下では、第１の実施形態と同様の動作については説明を省略する。

マスタプロセッサ２２０は、エンコード済みの表示データをブロックデータに分割し、そのブロックデータをデコードする転送先コアに入力する。

このとき、マスタプロセッサ２２０は、ブロックデータを、転送先コアが画像処理プロセッサ３１０−１に含まれる場合には、その画像処理プロセッサ３１０−１の下端行のコアに入力し、転送先コアが画像処理プロセッサ３１０−２に含まれる場合には、その画像処理プロセッサ３１０−２の上端行のコアに入力する。

マスタプロセッサ２２０から画像処理プロセッサ３１０−１の下端行のコアにブロックデータが入力されると、画像処理プロセッサ３１０−１の各コアのルータは、そのブロックデータを同じ列のコア間で転送先コアまで転送する。

また、マスタプロセッサ２２０から画像処理プロセッサ３１０−２の上端行のコアにブロックデータが入力されると、画像処理プロセッサ３１０−２の各コアのルータは、そのブロックデータを同じ列のコア間で転送先コアまで転送する。

転送先コアは、ブロックデータを取り込み、必要に応じ隣接コアのデータを参照して、そのブロックデータデコードして、表示データをＬＭに格納する。

そして、表示データ転送部２４１−１〜２４１−ｎから表示データの出力要求があると、出力要求を受けたコアは、ＬＭに格納する表示データを出力する。

ここで、出力要求を受けたコアが画像処理プロセッサ３１０−１に存在している場合には、出力要求を受けたコアと同じ列のコアは、出力要求を受けたコアが出力した表示データを、画像処理プロセッサ３１０−１の下端行のコアまで転送する。

また、出力要求を受けたコアが画像処理プロセッサ３１０−２に存在している場合には、出力要求を受けたコアと同じ列のコアは、出力要求を受けたコアが出力した表示データを、画像処理プロセッサ３１０−２の上端行のコアまで転送する。

表示データ転送部２４１−１〜２４１−ｎは、画像処理プロセッサ３１０−１の下端行のコアまたは画像処理プロセッサ３１０−２の上端行のコアから表示データを取得し、取得した表示データをソースドライバ群２６０に転送する。

また、タイミングコントローラ２４０は、表示パネル２５０を構成する表示画素を１行分ずつ駆動するようにゲートドライバ２７０に指示を出力する。

このように本実施形態では、２つの画像処理プロセッサ３１０−１と３１０−２とを設け、画像処理プロセッサ３１０−１と３１０−２との間に、マスタプロセッサ２２０およびタイミングコントローラ２４０とを配置する構成とすることにより、第１の実施形態と比べて、マスタプロセッサ２２０から各コアへのブロックデータの入力、および各コアからソースドライバ２６１への表示データの転送においてデータ通信線を流れるデータ量を減らすことができる。

以下、マスタプロセッサ２２０から各コアへのブロックデータの入力、および各コアからソースドライバ２６１への表示データの転送においてデータ通信線を流れるデータ量を減らすことができる理由を説明する。

１つの表示画像のエンコード済みの表示データをデコードする場合、マスタプロセッサ２２０は、１行（コア（１，ｙ）からコア（Ｈ，ｙ）までの行方向の１行）の各コアに対し、同じ回数ずつデータを入力する。この回数をｒとする。

マスタプロセッサ２２０から入力されたデータは、列方向のデータ通信線と各コアのルータとを介して、コアからコアへと順に転送先コアまで転送されていく。

第１の実施形態（図２）では、例えば、マスタプロセッサ２２０が、コア（１，２）にデータを入力する際には、まずコア（１，１）にデータを入力し、コア（１，１）がそのデータをコア（１，２）に転送する。

このようにして１つの表示画像全体を処理すると、ｙ行目の各コア（コア（１，ｙ）〜コア（Ｈ，ｙ）は、ｙ行目の各コア自身が転送先コアである場合に加え、ｙ＋１行目からＶ行目までの各コアを転送先コアとする場合にもデータが通過するため、延べ（Ｖ−ｙ＋１）＊ｒ回のデータ転送がある。これをｙ＝１からｙ＝Ｖまで総和をとると、Ｖ＊（Ｖ＋１）＊ｒ／２となり、１つの表示画像に対する全コアの総データ転送回数は、Ｖ＊（Ｖ＋１）＊ｒ＊Ｈ／２となる。

一方、本実施形態（図８）では、１つの表示画像に対する全コアの総データ転送回数は、（Ｖ／２）＊（Ｖ／２＋１）＊ｒ＊Ｈ／２＊２すなわちＶ＊（Ｖ＋２）＊ｒ＊Ｈ／４となり、第１の実施形態の約半分となる。

また、表示データ転送部２４１がソースドライバ２６１に表示データを転送する際の、全コアの総データ転送回数も、本実施形態では第１の実施形態の約半分となる。

なお、コア間のデータ通信線による接続および各コア内のルータ、ＰＥ、ＬＭの構成は第１の実施形態と同様であるため、マスタプロセッサ２２０からブロックデータが入力された後の、各コアでのデコードにおけるコア間のデータ転送回数は、本実施形態と第１の実施形態とで同じである。

従って、本実施形態の画像表示装置３００は、マスタプロセッサ２２０から各コアへのブロックデータの入力、および各コアからソースドライバ２６１への表示データの転送において、第１の実施形態の画像表示装置２００に比べて、データ転送量を半減させることができる。

以下、本発明の具体的な実施例について説明する。

本実施例は、第２の実施形態の画像表示システムの具体例として、フルハイビジョンサイズの表示パネルを有する画像表示装置にＭＰＥＧ２方式でエンコードされた画像を表示する例である。

図９を参照すると、本実施例の画像表示システムは、ＤＶＤ駆動装置３０と、ＭＥＰＧ２再生装置４００と、ＭＰＥＧ２再生装置４００とイーサネットケーブル４０を介して接続された画像表示装置５００と、を有する。

なお、ＤＶＤ駆動装置３０、ＭＰＥＧ２再生装置４００、画像表示装置５００はそれぞれ、図７に示す映像メディア１０、映像ソース装置１００、画像表示装置３００の具体例である。

ＭＰＥＧ２再生装置４００は、チューナ４１０と、再生制御部４２０と、イーサネットインタフェース４３０と、を有する。

なお、再生制御部４２０、イーサネットインタフェース４３０はそれぞれ、図７に示す再生制御部１１０、伝送出力部１２０の具体例である。

チューナ４１０は、アンテナで受信した地上波デジタルテレビ放送の放送信号のうちユーザにより指定されたチャンネルの放送信号を受信し、デジタル信号に変換して、ＭＰＥＧ２方式によりエンコード済みのコンテンツを取得し、再生制御部４２０に出力する。

再生制御部４２０は、ユーザにより指定された、地上波デジタル放送のチャンネルや、ＤＶＤ駆動装置３０内のＭＰＥＧ２方式によりエンコード済みのコンテンツデータを取得し、取得したエンコード済みのコンテンツデータを、イーサネットインタフェース４３０を介して画像表示装置５００に伝送する。

画像表示装置５００は、イーサネットインタフェース５１０と、統合画像処理プロセッサ５５０と、表示パネル２５０と、ソースドライバ群２６０と、ゲートドライバ２７０とを有する。

なお、イーサネットインタフェース５１０は、図７に示す伝送出力部２１０の具体例である。

イーサネットインタフェース５１０は、ＭＰＥＧ２再生装置４００から伝送されてきたエンコード済みのコンテンツデータを受信し、統合画像処理プロセッサ５５０に出力する。

統合画像処理プロセッサ５５０は、マスタプロセッサ部５２０と、画像処理プロセッサ部５３１−１，５３１−２と、タイミングコントローラ部５４０とが一体となったＬＳＩ（大規模集積回路）であり、イーサネットインタフェース５１０から出力されたエンコード済みのコンテンツデータから、エンコード済みの表示データを抽出し、抽出したエンコード済みの表示データをデコードして、１９２０ドット×１０８０ドットのフルハイビジョンサイズの表示パネル２５０を駆動するソースドライバ群２６０に転送する。なお、エンコード済みの音声データの処理については説明を省略する。

また、統合画像処理プロセッサ５５０は、表示パネル２５０を構成する表示画素を１行分ずつ駆動するようにゲートドライバ２７０に指示を出力する。

なお、マスタプロセッサ部５２０、画像処理プロセッサ部５３１−１および５３１−２、タイミングコントローラ部５４０はそれぞれ、図７に示すマスタプロセッサ２２０、画像処理プロセッサ３１０−１および３１０−２、タイミングコントローラ２４０の具体例である。

表示パネル２５０、ソースドライバ群２６０、およびゲートドライバ２７０の構成およびその動作は、第２の実施形態と同様であるので、その説明を省略する。

次に、統合画像処理プロセッサ５５０の構成について図１０から図１２を参照して説明する。

図１０は、統合画像処理プロセッサ５５０の構成を示すブロック図である。また、図１１は、コア５３２の構成を示すブロック図である。また、図１２は、相互接続部５６０−１〜５６０−６の構成を示すブロック図である。

図１０から図１２に示す統合画像処理プロセッサ５５０は、マスタプロセッサ部５２０と、画像処理プロセッサ部５３１−１および５３１−２と、タイミングコントローラ部５４０と、相互接続部５６０−１〜５６０−６と、共有メモリ部５７０と、を有する。

なお、以下では、どの相互接続部５６０−１〜５６０−６であるかを特に特定しない場合には、相互接続部５６０と称する。

マスタプロセッサ部５２０は、マスタＣＰＵ５２１と、ルータ５２２−１〜５２２−６と、を有する。

マスタＣＰＵ５２１は、イーサネットインタフェース５１０から出力されたエンコード済みの表示データをブロックデータに分割し、ルータ５２２−１〜５２２−６に出力する。

ルータ５２２−１〜５２２−６は、マスタＣＰＵ５２１から入力されたブロックデータを、画像処理プロセッサ部５３１−１または５３１−２に入力する。なお、ルータ５２２−１〜５２２−６はそれぞれ、後述する相互接続部５６０−１〜５６０−６に含まれる。

画像処理プロセッサ部５３１−１および５３１−２はそれぞれ、縦横方向にデータ通信線により接続されたメニコア構造の４８個のコア５３２を有しており、行方向に１２個、列方向に４個の、４８個のコア５３２で構成されている。

各コア５３２は、表示パネル２５０上の横１６０ドット×縦１４４ドットのブロックに対応するブロックデータをデコードする。従って、画像処理プロセッサ部５３１−１は、表示パネル２５０の上側１９２０ドット×５７６ドット、画像処理プロセッサ部５３１−２は、表示パネル２５０の下側１９２０ドット×５０４ドットの領域に対応する処理を行う。

なお、表示パネル２５０の下側１９２０ドット×５０４ドットの領域に対応する処理を行う画像処理プロセッサ部５３１−２は、表示パネル２５０の下端に、さらに８ドットを補い、１９２０ドット×５１２ドットの矩形領域を各コア５３２で処理する。ＭＰＥＧ２は１６ドット×１６ドットの正方形領域をマクロブロックと称する基本処理単位とする規格であるので、このように８ドットを補うことで、画像処理プロセッサ部５３１−１と５３１−２の各コアは、横１０個×縦９個（画像処理プロセッサ部５３１−２の下端行のコアは、横１０個×縦５個）のマクロブロックのブロックデータをデコードすることになる。そうすると、マクロブロックの境界と各コア５３２がデコードするブロックデータに対応するブロックの境界とが一致し、処理効率が向上する。

コア５３２は、図１１に示すように、ルータ５３３と、プロセシングエレメント（ＰＥ）５３４と、ローカルメモリ（ＬＭ）５３５と、を有する。

ルータ５３３は、隣接コアやマスタプロセッサ部５２０、タイミングコントローラ部５４０とデータ通信線により接続され、データ転送を制御する。

なお、各コア５３２を接続するルータ５３３およびデータ通信線は、オンチップネットワークあるいはＮｏＣ（ネットワークオンチップ）と称される方式により実現される。

オンチップネットワークは、１つのＬＳＩ上に配置された多数のコアの間をネットワーク的に連結する方式であり、例えば、特許文献４などに詳しく記載されている。

ＰＥ５３４は、ブロックデータをデコードする。

また、ＰＥ５３４は、コア５３２内のデータ通信線やルータ５３３を通じたコア間のデータ通信線を介して、自コア５３２内のＬＭ５３５や他のコアのＬＭにアクセスすることができる。また、ＰＥ５３４は、コア間のデータ通信線およびマスタプロセッサ部５２０を介して、後述する共有メモリ部５７０にアクセスすることも可能である。

なお、ＰＥ５３４は、一般的な汎用ＣＰＵにより実現することができるが、ＬＳＩに埋め込むことができるような回路規模の小さい組込み用ＣＰＵを用いることが好適である。

ＬＭ５３５は、ＰＥ５３４によるブロックデータのデコード結果である表示データを格納する。

なお、ＬＭ５３５は、ＳＲＡＭやｅＤＲＡＭ（Ｅｍｂｅｄｄｅｄ ＤＲＡＭ）などにより実現される。

再度、図１０を参照すると、タイミングコントローラ部５４０は、表示行カウンタ５４１と、表示データ転送部５４２−１〜５４２−６と、を有する。

表示行カウンタ５４１は、表示パネル２５０の表示を行う表示行を示すカウント値を出力する。

表示データ転送部５４２−１〜５４２−６は、表示行カウンタ５４１が出力したカウント値に対応する表示データを格納しているコア５３２のＬＭ５３５から表示データを読み出し、読み出した表示データをソースドライバ群２６０に転送する。なお、表示データ転送部５４２−１〜５４２−６はそれぞれ、後述する相互接続部５６０−１〜５６０−６に含まれる。

相互接続部５６０は、図１２に示すように、ルータ５２２と、表示データ転送部５４２と、を有し、ルータ５２２および表示データ転送部５４２はそれぞれ、画像処理プロセッサ５３１−１の下端行のコアのうちの２つのコア（コア５３２−１，５３２−２）および画像処理プロセッサ５３１−２の上端行のコアのうち２つのコア（コア５３２−３，５３４−４）とデータ通信線により接続される。

ルータ５２２は、マスタＣＰＵ５２１から入力されたブロックデータを、画像処理プロセッサ５３１−１または５３１−２のコアのいずれかに出力する。

表示データ転送部５４２は、画像処理プロセッサ部５３１−１および５３１−２のコア５３２のＬＭ５３５に格納された表示データをソースドライバ群２６０に転送する。

なお、図１０に示す相互接続部５６０−１〜５６０−６にそれぞれ、表示データ転送部５４２−１〜５４２−６が含まれるので、各表示データ転送部５４２は、表示パネル２５０を縦長の短冊状に分割してできる幅３２０ドットの矩形領域の表示データをソースドライバ群２６０へ転送する。

従って、各表示データ転送部５４２−１〜５４２−６は、隣接する２列のコア５３２のＬＭ５３５に格納されている表示データの転送を行う。

そして、表示データ転送部５４２は、表示行カウンタ５４１からカウント値が出力されると、そのカウント値が示す行の表示データを対応する２列のコア５３２のＬＭ５３５から読み出し、ソースドライバ群２６０に転送する。

なお、ソースドライバ群２６０は、表示データ転送部５４２−１〜５４２−６にそれぞれ対応する６個のソースドライバ２６１−１〜２６１−６を有し、それぞれのソースドライバ２６１−１〜２６１−６が、対応する表示データ転送部５４２−１〜５４２−６から転送されてきた表示データを、表示パネル２５０を構成する表示画素に供給する。

再度、図１０を参照すると、共有メモリ部５７０は、ＳＲＡＭまたはｅＤＲＡＭにより実現され、画像等の一時的なデータ格納に加え、マスタプロセッサ部５２０やタイミングコントローラ部５４０の動作のためのワークメモリとしても用いられる。

次に、画像表示装置５００の動作について、マスタプロセッサ部５２０、画像処理プロセッサ５３１−１と５３２−２に含まれるコア５３２、ソースドライバ群２６０、およびゲートドライバ２７０の動作を中心に説明する。

図１３は、画像表示装置５００の動作を示すシーケンス図である。

なお、図１３において、上方向から下方向に時刻が進むものとする。

まず、新しいフレームのエンコード済みの表示データのデータ列をイーサネットインタフェース５１０が受信すると、マスタプロセッサ部５２０は、そのエンコード済みの表示データのフォーマットを解析する（ステップＳ２０１）。なお、ＭＰＥＧ２では、１フレームは複数のスライスで構成される。

マスタプロセッサ部５２０は、受信したデータ列の先頭から解析を行い、最初の１スライス目のエンコード済みの表示データを受信したことを確認すると、その１スライス目のエンコード済みの表示データを、マクロブロックごとのブロックデータに分割して、コア（＊，１）に入力する（ステップＳ２０２）。ここで、コア（＊，１）とは、画像処理プロセッサ部５３１−１の上端行のコア群を指す。

各コア（＊，１）は、自らの行方向の位置に応じ、１スライス目内で連続する１０個のマクロブロックごとのブロックデータを取得する。例えば、コア（１，１）は１スライス目の左から１番目から１０番目、コア（２，１）は１１番目から２０番目、コア（１２，１）は、１１１番目から１２０番目のマクロブロックに対応するブロックデータを取得する。

そして、各コア（＊，１）は、取得したブロックデータをデコードし、デコード結果である表示データを自コア内のＬＭに格納する（ステップＳ２０３）。

コア（＊，１）におけるデコードと並行して、マスタプロセッサ部５２０は、受信したデータ列の解析を進め、次のスライス（２スライス目）のエンコード済みの表示データの受信を完了すると、その２スライス目のエンコード済みの表示データを、ステップＳ２０２と同様に、マクロブロックごとのブロックデータに分割して、コア（＊，１）に入力する（ステップＳ２０４）。

各コア（＊，１）は、１スライス目と同様に、１０個のマクロブロックに対応するブロックデータを取得し、１スライス目の１０個のマクロブロックに対応するブロックデータのデコードが終わり次第、取得した２スライス目のブロックデータをデコードし、デコード結果である表示データを自コアのＬＭに格納する（ステップＳ２０５）。

以下同様に、マスタプロセッサ部５２０は、９スライス目までのブロックデータをコア（＊，１）に入力し（ステップＳ２０６）、各コア（＊，１）は入力されたブロックデータをデコードし、デコード結果である表示データを自コアのＬＭに格納する（ステップＳ２０７）。

次に、マスタプロセッサ部５２０は、１０スライス目のエンコード済みの表示データを受信したことを確認すると、その１０スライス目のエンコード済みの表示データを、ステップＳ２０２と同様に、マクロブロックごとのブロックデータに分割して、コア（＊，２）に入力する（ステップＳ２０８）。

コア（＊，２）は、コア（＊、１）と同様に、入力されたブロックデータをデコードし、デコード結果である表示データを自コアのＬＭに格納する（ステップＳ２０９）。

以下、同様に、マスタプロセッサ部５２０は、１８スライス目までのブロックデータをコア（＊，２）に入力し、コア（＊，２）は、入力されたブロックデータをデコードし、デコード結果である表示データを自コアのＬＭに格納する。

そして、マスタプロセッサ部５２０は、９スライスごとにブロックデータを入力するコア群を進めていき、各コアはそれぞれ、入力されたブロックデータのデコードを並列的に行う。

そして、マスタプロセッサ部５２０は、最終スライスのブロックデータをコア（＊，８）に入力し（ステップＳ２１０）、コア（＊，８）は、入力されたブロックデータをデコードし、デコード結果である表示データを自コアのＬＭに格納する（ステップＳ２１１）。

最終スライスのブロックデータの入力を行うと、マスタプロセッサ部５２０での１フレームのフォーマットの解析を完了し（ステップＳ２１２）、その後、次のフレームの処理に進む（ステップＳ２１３）。

タイミングコントローラ部５４０は、マスタプロセッサ部５２０および各コア５３２におけるデコードとは独立して、表示パネル２５０の仕様に従ったタイミングレートで表示行カウンタ５４１が出力するカウント値を、１（上端行）から１０８０（下端行）まで１ずつ増やしながら、そのカウント値が示す行の表示データをコアから読み出し、ソースドライバ群２６０に転送する。

具体的には、タイミングコントローラ部５４０は、表示行カウンタ５４１がカウント値１を出力すると、表示データ転送部５４２により、コア（＊，１）に対して１行目の表示データの読み出しを要求するとともに、ゲートドライバ２７０に対して表示パネル２５０の１行目を構成する表示画素の駆動を指示する（ステップＳ２５０）。

上述したように、表示データ転送部５４２は６個あるので、各表示データ転送部５４２−１〜５４２−６は、２列のコアに対応し、表示データ転送部５４２−１はコア（１，１）とコア（２，１）、表示データ転送部５４２−２はコア（３，１）とコア（４，１）、表示データ転送部５４２−６はコア（１１，１）とコア（１２，１）のＬＭに格納された１行目の表示データの読み出しを行う。

各コア（＊，１）は自コアのＬＭに格納されている最新のデコード結果のうちの１行目の表示データを対応する表示データ転送部５４２に出力し（ステップＳ２５１）、表示データ転送部５４２は、出力された表示データを対応するソースドライバ２６１に転送する。

ソースドライバ２６１は、表示データ転送部５４２から転送されてきた表示データを表示パネル２５０に供給し（ステップＳ２５２）、ゲートドライバ２７０は、表示パネル２５０の１行目を駆動する（ステップ２５３）ことで、表示パネル２５０には１行目の画像が表示される。

以下、表示行カウンタ５４１が出力するカウント値が１進むごとに表示データの転送が行われる。その際、カウント値が１４４（９マクロブロック分）進むごとに、表示データ転送部５４２は、表示データの読み出しを要求するコアを１行ずつ下に切り替えていく。

例えば、タイミングコントローラ部５４０は、１４５行目の表示を行う際には（ステップ２６０）、コア（＊，２）のＬＭに格納されている表示データの読み出しを行い、コア（＊，２）は、自コアのＬＭに格納されている最新のデコード結果のうちの１４５行目の表示データを対応する表示データ転送部５４２に出力する（ステップＳ２６１）。また、タイミングコントローラ部５４０は、最終行１０８０行目の表示を行う際には（ステップＳ２７０）、コア（＊，８）のＬＭに格納されている表示データの読み出しを行い、コア（＊，８）は、自コアのＬＭに格納されている最新のデコード結果のうちの１０８０行目の表示データを対応する表示データ転送部５４２に出力する（ステップＳ２７１）。

このような動作を繰り返すことで、表示パネル２５０に各フレームの画像が表示される。

なお、本実施例においては、表示パネル２５０に表示される画像の品質を向上させるためのフィルタ処理を画像処理プロセッサ５３１−１，５３１−２内で実行することが可能である。

すなわち、各コア５３２のＰＥ５３４は、ブロックデータをデコードしたデコード結果に対して、エンコードにより生じる歪みを補完するポストフィルタ処理を行い、その結果を表示データとしてＬＭ５３５に格納する。ポストフィルタ処理に際して隣接する領域のデコード結果の参照が必要な場合には、コア間を接続するデータ通信線を介して隣接コアのＬＭ５３５を参照する。隣接コアのＬＭ５３５を参照することで、大域的なデータ転送やＬＭの参照を抑えることができる。

このように、ポストフィルタ処理を各コア５３２のＰＥ５３４で並列的に行い、かつ、コア間で転送されるデータ量を抑えることで、統合画像処理プロセッサ５５０の動作周波数を不必要に上げることなく、ポストフィルタ処理により画像品質向上を実現できる。

また、本実施例では、ＭＰＥＧ２方式によりエンコードされた表示データを画像表示装置５００に表示する例を説明したが、本発明はこれに限られるものではなく、Ｈ．２６４をはじめ、マクロブロック単位でエンコード／デコードを行う動画像圧縮方式による画像表示システムに適用することができる。更には、ＪＰＥＧのような、マクロブロック単位でエンコード／デコードを行う静止画圧縮方式に対しても適用することができ、例えば、高精細写真を超高解像度の表示パネルに表示する高品位デジタルフォトフレームにも適用可能である。

また、マスタＣＰＵ５２１が、エンコード済みの表示データのデータ列の先頭の数バイトから数百バイト程度を先行して解析することでエンコード方式を識別し、識別したエンコード方式に沿ってデータフォーマットの解析を行うとともに、画像処理プロセッサ部５３１−１及び５３１−２の各コア５３２に対して、そのエンコード方式の種類（例えばＭＰＥＧ２／Ｈ．２６４／ＪＰＥＧの別、更には各エンコード方式内のプロファイル等の詳細オプション）を通知し、各コア５３２は通知されたエンコード方式の種類に従ってデコード方式を切り替えることで、複数のエンコード方式を自動識別して表示する画像表示装置５００を実現することも可能である。

また、本発明は、高解像度画像が必要なテレビ、コンピュータ用ディスプレイであって、マトリクス駆動により画像表示を行うＬＣＤ方式、ＰＤＰ方式あるいは有機ＥＬ方式のテレビやディスプレイの画像表示装置部分に適用することができる。

また、本発明は高品位フォトフレーム（写真画像表示機器）、屋外等に設置される大型広告ディスプレイ、あるいは多様な動画エンコード方式に対応可能な携帯型動画再生機器などにも適用することができる。

１０ 映像メディア
２０ データ伝送媒体
３０ ＤＶＤ駆動装置
４０ イーサネットケーブル
５０ ＤＶＤメディア
６０ ＤＶＤ再生装置
６１ デコーダ
６２ フレームメモリ
６３，１２０ 伝送出力部
７０ ケーブル
８０，２００，３００，５００ 画像表示装置
８１，２１０ 伝送入力部
８２ 画像表示装置側メモリ
８３，２４０ タイミングコントローラ
８４，２７０ ゲートドライバ
８５，２６１ ソースドライバ
８６，２５０ 表示パネル
１００ 映像ソース装置
１１０，４２０ 再生制御部
２２０ マスタプロセッサ
２３０，３１０ 画像処理プロセッサ
２３１，５３２ コア
２３２，５３４ プロセシングエレメント
２３３，５３５ ローカルメモリ
２３４，５３３ ルータ
２４１，５４２ 表示データ転送部
２４２，５４１ 表示行カウンタ
２５１ 画像表示領域
２６０ ソースドライバ群
４００ ＭＰＥＧ２再生装置
４１０ チューナ
４３０，５１０ イーサネットインタフェース
５２０ マスタプロセッサ部
５２１ マスタＣＰＵ
５２２ ルータ
５３１ 画像処理プロセッサ部
５４０ タイミングコントローラ部
５５０ 統合画像処理プロセッサ
５６０ 相互接続部
５７０ 共有メモリ部

Claims (11)

1. 画像を表示する画像表示装置であって、
   マトリクス状に配置された表示画素の集合からなる表示パネルと、
   前記表示パネルを構成する表示画素を、１行分ずつ順次駆動するゲートドライバと、
   前記画像の表示データを、前記ゲートドライバにて駆動される１行分の表示画素にそれぞれ供給するソースドライバと、
   前記表示データを前記ソースドライバに転送する表示データ転送部と、
   前記表示パネルの画像表示領域を縦横に分割することにより得られる複数の領域に対応して設けられた複数のコアと、
   前記複数の領域ごとの、該領域に配置された表示画素に表示する表示データを、該領域に対応するコアにそれぞれ入力する入力部と、を有し、
   前記複数のコアのそれぞれは、対応する領域に隣接する隣接領域に対応して設けられたコアと通信線を介して接続され、前記入力部により入力された、対応する領域に配置された表示画素に表示する表示データをデコードするデコーダと、該デコードされた表示データを格納するメモリと、を備え、
   前記表示データ転送部は、前記ゲートドライバにて駆動される１行分の表示画素に表示する表示データのそれぞれを、該表示データを格納するコアのメモリから並列的に読み出し、前記ソースドライバに転送する、画像表示装置。
2. 前記複数のコアのそれぞれは、前記通信線を介して隣接するコアとの間でデータ転送を行うルータをさらに備え、
   前記入力部は、
   前記コアに表示データを入力する場合、当該コアと同じ列のコアのルータによるデータ転送により当該コアに表示データを入力し、
   前記表示データ転送部は、
   前記コアのメモリから前記表示データを読み出す場合、当該コアおよび当該コアと同じ列のコアのルータによるデータ転送により前記表示データを取得する、請求項１に記載の画像表示装置。
3. 前記複数のコアを行方向に分割した２つのコア群を有し、
   前記入力部は、
   前記コアに表示データを入力する場合、当該コアが属するコア群において、当該コアと同じ列のコアのルータによるデータ転送により当該コアに表示データを入力し、
   前記表示データ転送部は、
   前記コアのメモリから前記表示データを読み出す場合、当該コアおよび当該コアが属するコア群において当該コアと同じ列のコアのルータによるデータ転送により前記表示データを取得する、請求項１に記載の画像表示装置。
4. 前記デコーダは、デコードした前記表示データに対して、ポストフィルタ処理を行い、
   前記メモリは、前記デコーダにより前記ポストフィルタ処理が行われた前記表示データを格納する、請求項１から３のいずれか１項に記載の画像表示装置。
5. 前記入力部は、前記表示データがエンコードされたエンコード方式を識別し、前記識別したエンコード方式を前記デコーダに通知し、
   前記デコーダは、前記入力部により通知された前記エンコード方式に応じて、前記表示データをデコードする、請求項１から４のいずれか１項に記載の画像表示装置。
6. 前記画像は、動画像または静止画像である請求項１から５のいずれか１項に記載の画像表示装置。
7. 画像を表示する画像表示装置に適用される画像表示方法であって、
   前記画像表示装置は、
   マトリクス状に配置された表示画素の集合からなる表示パネルと、
   前記表示パネルの画像表示領域を縦横に分割することにより得られる複数の領域に対応して設けられた複数のコアと、を有し、
   前記複数のコアのそれぞれは、対応する領域に隣接する隣接領域に対応して設けられたコアと通信線を介して接続され、対応する領域に配置された表示画素に表示する表示データをデコードするデコーダと、該デコードされた表示データを格納するメモリと、を備え、
   前記複数の領域ごとの、該領域に配置された表示画素に表示する表示データを、該領域に対応するコアにそれぞれ入力する入力ステップと、
   前記表示データを入力されたそれぞれのコアのデコーダで該表示データをデコードするデコードステップと
   前記表示データをデコードしたデコーダを備えるコアのメモリに、該デコードされた表示データを格納する格納ステップと、
   前記表示パネルを構成する表示画素を、１行分ずつ順次駆動する駆動ステップと、
   前記駆動ステップにより駆動される１行分の表示画素に表示する表示データのそれぞれを、該表示データを格納するコアのメモリから並列的に読み出し、該１行分の表示画素にそれぞれ供給する供給ステップと、を有する画像表示方法。
8. 画像の表示データを伝送する再生装置と、前記再生装置から伝送されてきた前記表示データに基づき前記画像を表示する画像表示装置と、を有する画像表示システムであって、
   前記画像表示装置は、
   マトリクス状に配置された表示画素の集合からなる表示パネルと、
   前記表示パネルを構成する表示画素を、１行分ずつ順次駆動するゲートドライバと、
   前記画像の表示データを、前記ゲートドライバにて駆動される１行分の表示画素にそれぞれ供給するソースドライバと、
   前記表示データを前記ソースドライバに転送する表示データ転送部と、
   前記表示パネルの画像表示領域を縦横に分割することにより得られる複数の領域に対応して設けられた複数のコアと、
   前記複数の領域ごとの、該領域に配置された表示画素に表示する表示データを、該領域に対応するコアにそれぞれ入力する入力部と、を有し、
   前記複数のコアのそれぞれは、対応する領域に隣接する隣接領域に対応して設けられたコアと通信線を介して接続され、前記入力部により入力された、対応する領域に配置された表示画素に表示する表示データをデコードするデコーダと、該デコードされた表示データを格納するメモリと、を備え、
   前記表示データ転送部は、前記ゲートドライバにて駆動される１行分の表示画素に表示する表示データのそれぞれを、該表示データを格納するコアのメモリから並列的に読み出し、前記ソースドライバに転送する、画像表示システム。
9. 前記複数のコアは、前記表示パネルの縦横の分割数と同数ずつ縦横に設けられている、請求項１記載の画像表示装置。
10. 前記複数のコアは、前記表示パネルの縦横の分割数と同数ずつ縦横に設けられている、請求項７記載の画像表示方法。
11. 前記複数のコアは、前記表示パネルの縦横の分割数と同数ずつ縦横に設けられている、請求項８記載の画像表示システム。

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