本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも1つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)、略してOSと呼ぶことができる。また、OS FET(又はOSトランジスタ)と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
(実施の形態1)
本実施の形態では、本発明の一態様である半導体装置の構成と、該半導体装置の動作例について説明する。
<構成例>
図1は、本発明の一態様の半導体装置の構成例を示したブロック図である。
半導体装置100は、入力端子PDL[1]乃至入力端子PDL[l](lは1以上の整数である。)、出力端子PDR[1]乃至出力端子PDR[n](nは1以上の整数である。)、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]、配線L[1]乃至配線L[l]、配線P[1]乃至配線P[m]、配線R[1]乃至配線R[m]、配線Q[1]乃至配線Q[m]、複数のプログラマブルスイッチPSW1、複数のプログラマブルスイッチPSW2、及び複数のプログラマブルスイッチPSW3を有する。
つまり、本発明の一態様は、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]、及びプログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3を用いた、マルチコンテキスト方式のプログラマブルな演算処理装置である。具体的には後述するが、当該演算処理装置は、階層型の人工ニューラルネットワークにおいて、各階層間のネットワークの接続状態を各コンテキストに対応させており、コンテキストを順次切り替えることによって、人工ニューラルネットワークの演算処理を行うことができる。
入力端子PDL[i](ここでのiは1以上l以下の整数である。)は、配線L[i]と電気的に接続されている。出力端子PDR[k](ここでのkは1以上n以下の整数である。)は、配線R[1]乃至配線R[m]のそれぞれと、プログラマブルスイッチPSW3を介して、電気的に接続されている。プログラマブルロジックエレメントPLE[j](ここでのjは1以上m以下の整数である。)の第1端子は、配線Q[j]と電気的に接続され、配線Q[j]は、配線L[1]乃至配線L[l]のそれぞれと、プログラマブルスイッチPSW1を介して、電気的に接続されている。また、配線Q[j]は、配線P[1]乃至配線P[m]のそれぞれと、プログラマブルスイッチPSW2を介して、電気的に接続されている。プログラマブルロジックエレメントPLE[j]の第2端子は、配線R[j]と電気的に接続されている。配線P[1]乃至P[m]のそれぞれは、配線R[1]乃至R[m]のそれぞれと電気的に接続されている。
半導体装置100が有するプログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3は、後述するコンフィギュレーションメモリCMSに格納されたコンフィギュレーションデータによって、導通状態、非導通状態を切り替えることができるスイッチである。なお、プログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3のそれぞれは、スイッチ回路SWCを有する。また、プログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3の詳細については、後述する。
プログラマブルロジックエレメントPLEは、図2(A)に示す演算処理回路を有する。演算処理回路150は、入力端子In[1]乃至入力端子In[s](ここでのsは1以上の整数である。)と、出力端子OUTと、乗算回路MLT[1]乃至乗算回路MLT[s]と、加算回路ADと、活性化関数回路FCと、保持回路KCと、コンフィギュレーションメモリCMW[1]乃至コンフィギュレーションメモリCMW[s]と、コンフィギュレーションメモリCMFと、を有する。なお、コンフィギュレーションメモリCMW[1]乃至コンフィギュレーションメモリCMW[s]は一つのコンフィギュレーションメモリとしてもよい。また、コンフィギュレーションメモリCMW[1]乃至コンフィギュレーションメモリCMW[s]と、コンフィギュレーションメモリCMFと、は一つのコンフィギュレーションメモリとしてもよい。
入力端子In[h](ここでのhは1以上s以下の整数である。)は、乗算回路MLT[h]の入力端子と電気的に接続され、乗算回路MLT[h]の出力端子は、加算回路ADの入力端子と電気的に接続されている。加算回路ADの出力端子は、活性化関数回路FCの入力端子と電気的に接続されている。活性化関数回路FCの出力端子は、保持回路KCの端子TA1と電気的に接続されている。保持回路KCの端子TA2は、出力端子OUTと電気的に接続されている。
乗算回路MLT[h]は、コンフィギュレーションメモリCMW[h]に保持されているデータ(以後、重み係数と呼称する。)を乗数とし、入力端子In[h]に入力された入力信号を被乗数とする乗算を行う回路である。加算回路ADは、乗算回路MLT[1]乃至乗算回路MLT[s]から出力されるそれぞれの乗算結果の和を計算する回路である。つまり、乗算回路MLT[1]乃至乗算回路MLT[s]、及び加算回路ADによって、積和演算回路が構成されている。
活性化関数回路FCは、入力端子に入力された信号、つまり積和演算結果に対して、コンフィギュレーションメモリCMFに保持されているデータにより定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、tanh関数、softmax関数、ReLU関数、しきい値関数などを用いることができる。
保持回路KCは、活性化関数回路FCから出力された演算結果を端子TA1から取得し、当該演算結果を一時的に保持する機能と、一時的に保持した演算結果を端子TA2に出力する機能とを有する。加えて、保持回路KCは、端子CKTに入力されるクロック信号CLKに応じて、上述した2つの機能を切り替えることができる。
例えば、クロック信号CLKが高レベル電位であるとき、保持回路KCは、端子TA1から入力された電位を保持することができ、クロック信号CLKが低レベル電位であるとき、保持回路KCは、端子TA2から出力端子OUTに、該電位を出力することができる。
演算処理回路150はデジタルデータを扱う回路である場合、保持回路KCは、例えば、フリップフロップ回路を適用することができる。
また、演算処理回路150はアナログデータを扱う回路である場合、一例として、図2(B)に示す保持回路KCを適用することができる。図2(B)に示す保持回路KCは、サンプルホールド回路であり、トランジスタTrAと、トランジスタTrBと、容量素子Cと、アンプAMPと、NOT回路NLと、を有する。
トランジスタTrAの第1端子は、端子TA1と電気的に接続され、トランジスタTrAの第2端子は、容量素子Cの第1端子と電気的に接続され、トランジスタTrAのゲートは、端子CKTと電気的に接続されている。アンプAMPの入力端子は、トランジスタTrAの第2端子と電気的に接続され、アンプAMPの出力端子は、トランジスタTrBの第1端子と電気的に接続されている。トランジスタTrBの第2端子は、端子TA2と電気的に接続されている。NOT回路NLの入力端子は、端子CKTと電気的に接続され、NOT回路NLの出力端子は、トランジスタTrBのゲートと電気的に接続されている。容量素子Cの第2端子は、配線GNDLと電気的に接続されている。なお、トランジスタTrAの第2端子と、アンプAMPの入力端子と、容量素子Cの第1端子の接続点を、ノードNとする。
アンプAMPは、入力端子に入力された信号を1倍に増幅して、出力端子に増幅した信号を出力する機能を有する。
配線GNDLは、基準電位を与える配線である。
端子CKTに入力されるクロック信号CLKが高レベル電位であるとき、トランジスタTrAは導通状態となり、トランジスタTrBは非導通状態となる。このとき、端子TA1から入力された信号は、トランジスタTrAを介して、アンプAMPに入力される。このため、アンプAMPは該信号を増幅して、アンプAMPの出力端子から増幅した信号を出力する。なお、トランジスタTrBは非導通状態であるため、増幅した信号は、端子TA2から出力されない。
また、ノードNの電位は、容量素子Cによって、保持される。このとき、ノードNの電位は、端子TA1から入力された信号の電位となる。
端子CKTに入力されるクロック信号CLKが低レベル電位であるとき、トランジスタTrAは非導通状態となり、トランジスタTrBは導通状態となる。ノードNの電位は、トランジスタTrAが非導通状態となっているので、該電位の変化はない。アンプAMPは、ノードNの電位をトランジスタTrBの第1端子に出力をする。トランジスタTrBは導通状態となっているため、ノードNの電位、つまりクロック信号CLKが高レベル電位のときに端子TA1から入力された信号の電位が、端子TA2から出力される。
トランジスタTrA、及び/又はトランジスタTrBは、実施の形態4で説明するOSトランジスタであることが好ましい。特に、該OSトランジスタは、チャネル形成領域にインジウム、元素M(元素Mは、アルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を有する酸化物を用いることが好ましい。このようなOSトランジスタをトランジスタTrA、及び/又はトランジスタTrBに適用することで、トランジスタのオフ電流を非常に低くすることができる。このため、トランジスタのオフ電流による電荷のリークの影響を低くすることができる。
なお、本発明の一態様の半導体装置が有する演算処理回路150の保持回路KCは、上述の構成に限定されない。場合によって、又は、状況に応じて、保持回路KCの構成を適宜変更することができる。
なお、演算処理回路150が有するコンフィギュレーションメモリCMW[1]乃至CMW[s]及びコンフィギュレーションメモリCMFと、後述するプログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3の状態を設定するコンフィギュレーションメモリCMSと、はそれぞれ異なる駆動回路によって、データの書き込みを行う構成としてもよい。つまり、プログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3のコンフィギュレーションメモリCMSのデータを更新せずに、演算処理回路150のコンフィギュレーションメモリCMW[1]乃至CMW[s]及びコンフィギュレーションメモリCMFのデータの更新を繰り返し行うことができる。これにより、人工ニューラルネットワークにおいて、効率的な学習が可能となる。
更に、コンフィギュレーションメモリを複数セット有するマルチコンテキスト方式として、各コンテキストにおけるコンフィギュレーションデータに人工ニューラルネットワークの各層の積和演算の重み係数が対応する場合、コンテキストの切り替えを行うことによって、少ない回路資源で各層の積和演算を順次実行することができる。
なお、上述では、1つのプログラマブルロジックエレメントが単独の演算処理回路150を有する構成として説明をしたが、複数のプログラマブルロジックエレメント及び当該プログラマブルロジックエレメント間を接続するプログラマブルスイッチによって、1つの積和演算回路を構成することも可能である。
次に、プログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3の構成について説明する。図3(A)は、半導体装置100において、配線L[1]乃至配線L[l]と、配線P[1]乃至配線P[m]と、配線Q[j]と、プログラマブルスイッチPSW1と、プログラマブルスイッチPSW2と、プログラマブルロジックエレメントPLE[j]と、の接続例について示し、図3(B)は、スイッチ回路SWCの構成例を示している。
なお、図3(A)において、配線Q[j]は、配線q[1]乃至配線q[s]から構成されている。さらに、図3(A)において、プログラマブルロジックエレメントPLE[j]の第1端子は、図2(A)で説明した演算処理回路150の端子In[1]乃至端子In[s]としている。つまり、図3(A)において、配線q[h]は、端子In[h]と電気的に接続されている。
また、図3(A)では、配線q[1]乃至配線q[s]は、プログラマブルスイッチPSW1を介して、配線”0”と電気的に接続されている。配線”0”は、0の値の信号(信号の電位が基準電位)を供給する配線である。
図3(A)に示す構成例において、プログラマブルスイッチPSW1及びプログラマブルスイッチPSW2はスイッチ回路SWCを有する。スイッチ回路SWCの構成例を図3(B)に示す。スイッチSWの第1端子は、配線q[h]と電気的に接続され、スイッチSWの第2端子は、配線Xと電気的に接続されている。なお、配線Xは、配線”0”、配線L[1]乃至配線L[l]、配線P[1]乃至配線P[m]のいずれか一の配線である。スイッチSWは、コンフィギュレーションメモリCMSが保持するデータによって、導通状態、非導通状態を決定する。
つまり、図3(A)に記載するプログラマブルスイッチPSW1、及びプログラマブルスイッチPSW2のそれぞれは、コンフィギュレーションメモリCMSのデータによって、導通状態、非導通状態となる。つまり、コンフィギュレーションメモリCMSのデータによって、配線”0”、配線L[1]乃至配線L[l]、配線P[1]乃至配線P[m]のそれぞれと、端子In[1]乃至端子In[s]のそれぞれと、の接続の有無を制御することができる。
特に、端子In[1]乃至端子In[s]の一部に信号の入力を行わない場合、その一部の端子と、配線”0”とを接続するスイッチ回路SWCを導通状態とする。このとき、該一部の端子に対応する乗算回路は、パワーゲーティングにより消費電力を低減することができる。
図3(B)に示すスイッチSWとしては、例えば、トランジスタ、ダイオード、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチなどを適用することができる。また、スイッチSWはトランジスタを組み合わせた論理回路でもよい。また、スイッチSWを1個のトランジスタとする場合、オフ電流が非常に低い特性を有するOSトランジスタを用いるのが好ましい。
図3(C)は、半導体装置100において、配線R[k]と、プログラマブルスイッチPSW3と、プログラマブルロジックエレメントPLE[j]と、出力端子PDR[1]乃至出力端子PDR[n]の接続例について示している。
なお、図3(C)において、配線R[k]は、配線r[1]乃至配線r[t](ここでのtは1以上の整数である。)から構成されている。さらに、図3(C)において、プログラマブルロジックエレメントPLE[j]の第2端子を、端子O[1]乃至端子O[t]と図示している。つまり、図3(C)において、配線r[u]は、端子O[u](ここでのuは1以上t以下の整数である。)と電気的に接続されている。なお、図3(C)では、第2端子を複数図示しているが、1つの端子としてもよい。これにより、配線r[1]乃至配線r[t]を1本の配線とすることができる。
図3(C)に示す構成例において、プログラマブルスイッチPSW3はスイッチ回路SWCを有する。つまり、プログラマブルスイッチPSW1及びプログラマブルスイッチPSW2と同様に、コンフィギュレーションメモリCMSが保持するデータによって、スイッチ回路SWCの有するスイッチSWの導通状態、非導通状態を決定することができる。このため、コンフィギュレーションメモリCMSのデータによって、端子O[1]乃至端子O[t]のそれぞれと、出力端子PDR[1]乃至出力端子PDR[n]のそれぞれと、の接続の有無を制御することができる。
ところで、上述したコンフィギュレーションメモリCMS、コンフィギュレーションメモリCMW[1]乃至コンフィギュレーションメモリCMW[s]、コンフィギュレーションメモリCMFは、例えば、SRAM、MRAMなどを適用することができる。また、例えば、OSトランジスタを用いた記憶装置(本明細書では、OSメモリと呼称する。)を適用することができる。特に、上述したコンフィギュレーションメモリとして、OSメモリを適用することによって、少ない素子数で低消費電力の人工ニューラルネットワークを構成することができる。
上述した乗算回路MLT[1]乃至乗算回路MLT[s]、及び加算回路ADをアナログ積和演算回路とすることで、積和演算回路を構成するトランジスタ数を低減することができる。なお、アナログ積和演算回路については、実施の形態2で説明する。
<動作方法例>
次に、半導体装置100の動作方法の一例について、図4乃至図6を用いて説明する。
なお、本動作方法例において、半導体装置100は、コンテキスト数をNとする。つまり、半導体装置100が有する複数のコンフィギュレーションメモリCMS、コンフィギュレーションメモリCMW[1]乃至コンフィギュレーションメモリCMW[s]、及びコンフィギュレーションメモリCMFは、それぞれNセットのコンフィギュレーションデータを有するものとする。
また、本動作方法例で扱う人工ニューラルネットワークは、入力層、第1中間層乃至第N-1中間層からなる階層型の人工ニューラルネットワークとする。特に、第N-1中間層は、階層型の人工ニューラルネットワークにおける出力層とする。なお、階層型の人工ニューラルネットワークについては、実施の形態2で説明する。
また、図4乃至図6において、導通状態となっているスイッチ回路SWCは、黒丸で図示し、非導通状態となっているスイッチ回路SWCは、白丸で図示している。
また、配線Q[1]乃至配線Q[m]、配線R[1]乃至配線R[m]、及びプログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3の構成は、図3(A)(B)(C)のそれぞれの説明を参酌する。
初めに、コンテキスト1が選択される。コンテキスト1とは、入力層と第1中間層との間のネットワークに対応するコンフィギュレーションである。コンテキスト1における、半導体装置100を図4に示す。
このとき、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]と、配線L[1]乃至配線L[l]と、の間が電気的に接続されるように、プログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[l]のそれぞれにおいて、入力層のニューロンの出力信号に対する第1中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[l]にコンフィギュレーションデータが設定される。
入力層から第1中間層へ入力される信号は、入力端子PDL[1]乃至入力端子PDL[l]から入力される信号に相当する。入力端子PDL[i]から入力された信号は、配線L[i]を介して、配線Q[1]乃至配線Q[m]のそれぞれに送信される。そして、配線Q[j]に送られた該信号は、プログラマブルロジックエレメントPLE[j]の第1端子に入力される。
プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第1端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は、上述したとおり、コンテキスト1のコンフィギュレーションに基づく。
当該活性化関数演算の出力結果は、図2に示す保持回路KCによって保持される。なお、保持回路KCへのデータ保持は、クロック信号CLKの電位が低レベル電位から高レベル電位になったときに行われるものとする。また、保持回路KCに保持しているデータの出力は、クロック信号CLKの電位が高レベル電位から低レベル電位になったときに行われるものとする。
次に、コンテキスト2が選択される。コンテキスト2とは、第1中間層と第2中間層との間のネットワークに対応するコンフィギュレーションである。コンテキスト2における、半導体装置100を図5に示す。
このとき、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]と、配線P[1]乃至配線P[l]と、の間が電気的に接続されるように、プログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[l]のそれぞれにおいて、第1中間層のニューロンの出力信号に対する第2中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[l]にコンフィギュレーションデータが設定される。
当該コンフィギュレーションにおいて、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力されるデータは、先に説明した保持回路KCに格納されているデータ、すなわち、コンテキスト1における、活性化関数演算の結果となる。該結果は、保持回路KCにおいて、クロック信号CLKが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力される。プログラマブルロジックエレメントPLE[j]の第2端子から出力された該結果は、配線P[j]を介して、配線Q[1]乃至配線Q[m]のそれぞれに送信される。そして、配線Q[j]に送られた該信号は、プログラマブルロジックエレメントPLE[j]の第1端子に入力される。
つまり、第1中間層から第2中間層へ入力される信号は、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力される信号に相当する。
プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第1端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は、上述したとおり、コンテキスト2のコンフィギュレーションに基づく。
当該活性化関数演算の出力結果は、コンテキスト1の動作と同様に、図2に示す保持回路KCによって保持される。
以降の半導体装置100の動作は、コンテキスト2と同様に行われる。例えば、コンテキストg(gは3以上N-1以下の整数)が選択された場合を考える。コンテキストgは、第g-1中間層と第g中間層との間のネットワークに対応するコンフィギュレーションとする。なお、コンテキストgにおける半導体装置100の接続の状態は、図5の内容を参酌する。
このとき、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]と、配線P[1]乃至配線P[l]と、の間が電気的に接続されるように、プログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3にコンフィギュレーションデータが設定される。また、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[l]のそれぞれにおいて、第g-1中間層のニューロンの出力信号に対する第g中間層の各ニューロンの重み係数が設定されるように、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[l]にコンフィギュレーションデータが設定される。
当該コンフィギュレーションにおいて、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力されるデータは、先に説明した保持回路KCに格納されているデータ、すなわち、コンテキストg-1における、活性化関数演算の結果となる。該結果は、保持回路KCにおいて、クロック信号CLKが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力される。プログラマブルロジックエレメントPLE[j]の第2端子から出力された該結果は、配線P[j]を介して、配線Q[1]乃至配線Q[m]のそれぞれに送信される。そして、配線Q[j]に送られた該信号は、プログラマブルロジックエレメントPLE[j]の第1端子に入力される。
つまり、第g-1中間層から第g中間層へ入力される信号は、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力される信号に相当する。
プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第1端子に入力された複数の信号は、各プログラマブルロジックエレメントが有する積和演算回路及び活性化関数回路によって、演算処理が行われる。具体的には、複数の信号と、それぞれの信号に対応する重み係数との積和演算と、当該積和演算結果を入力情報とする活性化関数演算と、が行われる。なお、重み係数、及び活性化関数は、上述したとおり、コンテキストgのコンフィギュレーションに基づく。
当該活性化関数演算の出力結果は、コンテキスト1、コンテキスト2の動作と同様に、図2に示す保持回路KCによって保持される。
最後に、コンテキストNが選択される。コンテキストNとは、第N-1中間層(出力層)と、出力端子PDR[1]乃至出力端子PDR[n]との間の接続に対応するコンフィギュレーションである。コンテキストNにおける半導体装置100を図6に示す。
このとき、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]と、配線R[1]乃至配線R[m]と、の間が電気的に接続されるように、プログラマブルスイッチPSW1乃至プログラマブルスイッチPSW3にコンフィギュレーションデータが設定される。
当該コンフィギュレーションにおいて、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力されるデータは、先に説明した保持回路KCに格納されているデータ、すなわち、コンテキストN-1における、活性化関数演算の結果となる。該結果は、保持回路KCにおいて、クロック信号CLKが高レベル電位から低レベル電位になったときに、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力される。プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]のそれぞれの第2端子から出力された該結果は、配線R[1]乃至配線R[m]のそれぞれを介して、出力端子PDR[1]乃至出力端子PDR[n]のそれぞれに送信される。但し、出力端子PDR[n]は、出力端子PDR[m]としている。
つまり、第N-1中間層(出力層)から出力される階層型の人工ニューラルネットワークの出力結果は、プログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]の第2端子から出力される信号に相当する。
なお、入力層、第1中間層乃至第N-1中間層、のそれぞれの層において、各層のニューロンとして使用されないプログラマブルロジックエレメントは、上述したパワーゲーティングを行うことによって、消費電力を低減することができる。
また、図2の演算処理回路150では、学習によって重み係数を更新することが可能である。この場合、所望の人工ニューラルネットワーク構成となる各コンテキストに対応したコンフィギュレーションデータを生成し、対応するコンテキストの重み係数のコンフィギュレーションデータのみを繰り返し変更する構成が有効である。なお、重み係数の更新は、対応する演算処理を実行する専用の回路を実装することによって可能である。
また、図2の演算処理回路150において、サーバで対応する演算処理を実行する構成が可能である。例えば、人工ニューラルネットワークの階層構成の検討及び学習は、サーバで行い、学習によって得られた、最適化された階層構造及び重み係数に対応する各コンテキストのコンフィギュレーションデータを生成し、当該コンフィギュレーションデータをサーバ以外の電子機器が有する演算処理回路150に送信して、当該電子機器において、図2の演算処理回路150を各コンテキストに切り替えながら、推論(認知)を実行するニューラルネットワークとする構成が可能である。
上述した半導体装置を構成することによって、学習及び推論に利用することができる人工ニューラルネットワークの処理演算回路を実現することができる。また、素子数の削減、配線数の削減によって回路面積が低減されたマルチコンテキスト方式のプログラマブルなニューラルネットワークを提供することができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、階層型の人工ニューラルネットワークと、実施の形態1で説明した積和演算回路の構成例について説明する。
<階層型の人工ニューラルネットワーク>
本発明の一態様の半導体装置に利用できる人工ニューラルネットワークの種類の一として、階層型の人工ニューラルネットワークについて説明する。
図7は、階層型の人工ニューラルネットワークの一例を示した図である。第(k-1)層(kは2以上の整数である。)は、ニューロンをP個(Pは1以上の整数である。)有し、第k層は、ニューロンをQ個(Qは1以上の整数である。)有し、第(k+1)層は、ニューロンをR個(Rは1以上の整数である。)有する。
第(k-1)層の第pニューロン(pは1以上P以下の整数である。)の出力信号zp
(k-1)と重み係数wqp
(k)と、の積が第k層の第qニューロン(qは1以上Q以下の整数である。)に入力されるものとし、第k層の第qニューロンの出力信号zq
(k)と重み係数wrq
(k+1)と、の積が第(k+1)層の第rニューロン(rは1以上R以下の整数である。)に入力されるものとし、第(k+1)層の第rニューロンの出力信号をzr
(k+1)とする。
このとき、第k層の第qニューロンへ入力される信号の総和は、次の式で表される。
また、第k層の第qニューロンからの出力信号zq
(k)を次の式で定義する。
関数f(uq
(k))は、活性化関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、式(D1)の積和演算は、後述する積和演算回路700によって実現できる。なお、式(D2)の演算は、例えば、図10(A)に示す回路161によって実現できる。
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ここで、図8に示す、全L層(ここでのLは3以上の整数とする。)からなる階層型の人工ニューラルネットワークを考える(つまり、ここでのkは2以上(L-1)以下の整数とする。)。第1層は、階層型の人工ニューラルネットワークの入力層となり、第L層は、階層型の人工ニューラルネットワークの出力層となり、第2層乃至第(L-1)層は、階層型の人工ニューラルネットワークの隠れ層となる。
第1層(入力層)は、ニューロンをP個有し、第k層(隠れ層)は、ニューロンをQ[k]個(Q[k]は1以上の整数である。)有し、第L層(出力層)は、ニューロンをR個有する。
第1層の第s[1]ニューロン(s[1]は1以上P以下の整数である。)の出力信号をzs[1]
(1)とし、第k層の第s[k]ニューロン(s[k]は1以上Q[k]以下の整数である。)の出力信号をzs[k]
(k)とし、第L層の第s[L]ニューロン(s[L]は1以上R以下の整数である。)の出力信号をzs[L]
(L)とする。
また、第(k-1)層の第s[k-1]ニューロン(s[k-1]は1以上Q[k-1]以下の整数である。)の出力信号zs[k-1]
(k-1)と重み係数ws[k]s[k-1]
(k)と、の積us[k]
(k)が第k層の第s[k]ニューロンに入力されるものとし、第(L-1)層の第s[L-1]ニューロン(s[L-1]は1以上Q[L-1]以下の整数である。)の出力信号zs[L-1]
(L-1)と重み係数ws[L]s[L-1]
(L)と、の積us[L]
(L)が第L層の第s[L]ニューロンに入力されるものとする。
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型の人工ニューラルネットワークの機能において、出力した結果と、所望の結果(教師データ、又は教師信号という場合がある。)と異なったときに、階層型の人工ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図9は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型の人工ニューラルネットワークの出力と教師データとの誤差が小さくなるに、重み係数を変更する方式である。
例えば、第1層の第s[1]ニューロンに入力データを入力し、第L層の第s[L]ニューロンから出力データzs[L]
(L)を出力されたとする。ここで、出力データzs[L]
(L)に対する教師信号をts[L]
(L)としたとき、誤差エネルギーEは、出力データzs[L]
(L)及び教師信号ts[L]
(L)によって表すことができる。
誤差エネルギーEに対して、第k層の第s[k]ニューロンの重み係数ws[k]s[k-1]
(k)の更新量を∂E/∂ws[k]s[k-1]
(k)とすることで、新たに重み係数を変更することができる。ここで、第k層の第s[k]ニューロンの出力値zs[k]
(k)の誤差δs[k]
(k)を∂E/∂us[k]
(k)と定義すると、δs[k]
(k)及び∂E/∂ws[k]s[k-1]
(k)は、それぞれ次の式で表すことができる。
f’(us[k]
(k))は、活性化関数の導関数である。なお、式(D3)の演算は、例えば、図10(B)に示す回路163によって実現できる。また、式(D4)の演算は、例えば、図10(C)に示す回路164によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
また、例えば、式(D3)のΣδs[k+1]
(k+1)・ws[k+1]・s[k]
(k+1)の部分の演算は、後述する積和演算回路700によって実現できる。
ここで、第(k+1)層が出力層のとき、すなわち、第(k+1)層が第L層であるとき、δs[L]
(L)及び∂E/∂ws[L]s[L-1]
(L)は、それぞれ次の式で表すことができる。
式(D5)の演算は、図10(D)に示す回路165によって実現できる。また、式(D6)の演算は、図10(C)に示す回路164によって実現できる。
つまり、式(D1)乃至式(D6)により、全てのニューロン回路の誤差δs[k]
(k)及びδs[L]
(L)を求めることができる。なお、重み係数の更新量は、誤差δs[k]
(k)、δs[L]
(L)及び所望のパラメータなどに基づいて、設定される。
以上のように、図10(A)乃至図10(D)に示す回路、及び後述する積和演算回路700を用いることによって、教師付き学習を適用した階層型の人工ニューラルネットワークの計算を行うことができる。
<積和演算回路の構成例>
次に、上述した階層型の人工ニューラルネットワークを実現するための積和演算回路の構成例について、説明する。
図11に本発明の一態様に係る半導体装置の一例を示す。図11は、積和演算回路のブロック図を示しており、積和演算回路700は、オフセット回路710と、メモリセルアレイ720と、を有する。
オフセット回路710は、列出力回路OUT[1]乃至列出力回路OUT[n](nは1以上の整数である。)と、参照列出力回路Crefと、を有する。
メモリセルアレイ720は、列方向にm個(ここでのmは1以上の整数である。)、行方向にn個、合計m×n個のメモリセルAMと、列方向にm個のメモリセルAMrefと、を有する。メモリセルAMと、メモリセルAMrefと、は、メモリセルアレイ720において、m×(n+1)のマトリクス状に設けられている。特に、図11のメモリセルアレイ720では、i行目j列目に位置するメモリセルAMを、メモリセルAM[i,j](ここでのiは1以上m以下の整数であり、jは1以上n以下の整数である。)と表記し、i行目に位置するメモリセルAMrefを、メモリセルAMref[i]と表記する。
なお、メモリセルAMは、第1アナログデータに応じた電位を保持し、メモリセルAMrefは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。
メモリセルアレイ720は、出力端子SPT[1]乃至出力端子SPT[n]を有する。
列出力回路OUT[j]は、出力端子OT[j]を有し、参照列出力回路Crefは、出力端子OTrefを有する。
配線ORPは、列出力回路OUT[1]乃至列出力回路OUT[n]に電気的に接続され、配線OSPは、列出力回路OUT[1]乃至列出力回路OUT[n]に電気的に接続されている。配線ORP及び配線OSPは、オフセット回路710に制御信号を供給するための配線である。
メモリセルアレイ720の出力端子SPT[j]は、配線B[j]と電気的に接続されている。
列出力回路OUT[j]の出力端子OT[j]は、配線B[j]と電気的に接続されている。
参照列出力回路Crefの出力端子OTrefは、配線Brefと電気的に接続されている。
メモリセルAM[i,j]は、配線RW[i]と、配線WW[i]と、配線WD[j]と、配線B[j]と、配線VRと、に電気的に接続されている。
メモリセルAMref[i]は、配線RW[i]と、配線WW[i]と、配線WDrefと、配線Brefと、配線VRと、に電気的に接続されている。
配線WW[i]は、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]に選択信号を供給するための配線として機能し、配線RW[i]は、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]に基準電位、又は第2アナログデータに応じた電位のどちらかを与える配線として機能する。配線WD[j]は、j列目のメモリセルAMに書き込むデータを供給する配線として機能し、配線VRは、メモリセルAM又はメモリセルAMrefからデータを読み出す際に、メモリセルAM又はメモリセルAMrefに所定の電位を与えるための配線として機能する。
配線B[j]は、列出力回路OUT[j]からメモリセルアレイ720のj列目に有するメモリセルAMに信号を供給する配線として機能する。
配線Brefは、参照列出力回路CrefからメモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれに信号を供給する配線として機能する。
なお、図11に示す積和演算回路700は、オフセット回路710、メモリセルアレイ720、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、出力端子SPT[1]、出力端子SPT[j]、出力端子SPT[n]、メモリセルAM[1,1]、メモリセルAM[i,1]、メモリセルAM[m,1]、メモリセルAM[1,j]、メモリセルAM[i,j]、メモリセルAM[m,j]、メモリセルAM[1,n]、メモリセルAM[i,n]、メモリセルAM[m,n]、メモリセルAMref[1]、メモリセルAMref[i]、メモリセルAMref[m]、配線OSP、配線ORP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線WD[1]、配線WD[j]、配線WD[n]、配線WDref、配線VR、配線RW[1]、配線RW[i]、配線RW[m]、配線WW[1]、配線WW[i]、配線WW[m]のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
積和演算回路700の構成は、図11に示す構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、積和演算回路700の構成を変更することができる。例えば、積和演算回路700の回路構成によっては、配線WD[j]と配線VRと、をまとめて1本の配線として共有する構成であってもよい。また、積和演算回路700の回路構成によっては、配線ORPと配線OSPと、をまとめて1本の配線として共有する構成であってもよい。
<<オフセット回路710>>
次に、オフセット回路710に適用できる回路構成の例について説明する。図12に、オフセット回路710の一例として、オフセット回路711を示す。
オフセット回路711は、電源電圧の供給のため、配線VDDL、及び配線VSSLと電気的に接続されている。具体的には、列出力回路OUT[1]乃至列出力回路OUT[n]は、それぞれ配線VDDL、及び配線VSSLと電気的に接続され、参照列出力回路Crefは、配線VDDLと電気的に接続されている。なお、後述するカレントミラー回路CMも、配線VSSLと電気的に接続されている場合がある。配線VDDLは、高レベル電位を与える配線であり、配線VSSLは、低レベル電位を与える配線である。
以下、列出力回路OUT[j]の内部の回路構成について説明する。列出力回路OUT[j]は、定電流回路CIと、トランジスタTr1乃至トランジスタTr3と、容量素子C1と、配線OL[j]と、を有する。また、列出力回路OUT[1]乃至列出力回路OUT[n]、及び参照列出力回路Crefは、カレントミラー回路CMを共有している。
定電流回路CIは、端子CT1と、端子CT2と、を有する。端子CT1は、定電流回路CIの入力端子として機能し、端子CT2は、定電流回路CIの出力端子として機能する。また、列出力回路OUT[1]乃至列出力回路OUT[n]、及び参照列出力回路Crefで共有しているカレントミラー回路CMは、端子CT5[1]乃至端子CT5[n]と、端子CT6[1]乃至端子CT6[n]と、端子CT7と、端子CT8と、を有する。
定電流回路CIは、端子CT1から端子CT2に流れる電流を一定に保つ機能を有する。
列出力回路OUT[j]において、トランジスタTr1の第1端子は、配線OL[j]と電気的に接続され、トランジスタTr1の第2端子は、配線VSSLと電気的に接続され、トランジスタTr1のゲートは、容量素子C1の第1端子と電気的に接続されている。トランジスタTr2の第1端子は、配線OL[j]と電気的に接続され、トランジスタTr2の第2端子は、容量素子C1の第1端子と電気的に接続され、トランジスタTr2のゲートは、配線OSPと電気的に接続されている。トランジスタTr3の第1端子は、容量素子C1の第1端子と電気的に接続され、トランジスタTr3の第2端子は、配線VSSLと電気的に接続され、トランジスタTr3のゲートは、配線ORPと電気的に接続されている。容量素子C1の第2端子は、配線VSSLと電気的に接続されている。
なお、トランジスタTr1乃至トランジスタTr3は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr1乃至トランジスタTr3のそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
OSトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、OSトランジスタが非導通状態であるときにソース-ドレイン間に流れるリーク電流を非常に小さくすることができる。特に、トランジスタTr2として、OSトランジスタを用いることにより、容量素子C1に保持した電荷が、オフ状態のトランジスタTr2のソース-ドレイン間に流れるのを抑えることができる。加えて、トランジスタTr3として、OSトランジスタを用いることにより、容量素子C1に保持した電荷が、オフ状態のトランジスタTr3のソース-ドレイン間に流れるのを抑えることができる。そのため、トランジスタTr1のゲートの電位を長時間保持することができるため、トランジスタTr1のソース-ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。
列出力回路OUT[j]において、定電流回路CIの端子CT1は、配線VDDLと電気的に接続され、定電流回路CIの端子CT2は、カレントミラー回路CMの端子CT5[j]と電気的に接続されている。カレントミラー回路CMの端子CT6[j]は、出力端子OT[j]と電気的に接続されている。
なお、配線OL[j]は、カレントミラー回路CMの端子CT5[j]及び端子CT6[j]を介して、定電流回路CIの端子CT2と、出力端子OT[j]と、を電気的に接続する配線である。
次に、参照列出力回路Crefについて説明する。参照列出力回路Crefは、定電流回路CIrefと、配線OLrefと、を有する。また、上述したとおり、参照列出力回路Crefは、列出力回路OUT[1]乃至列出力回路OUT[n]と、カレントミラー回路CMを共有している。
定電流回路CIrefは、端子CT3と、端子CT4と、を有する。端子CT3は、定電流回路CIrefの入力端子として機能し、端子CT4は、定電流回路CIrefの出力端子として機能する。
定電流回路CIrefは、端子CT3から端子CT4に流れる電流を一定に保つ機能を有する。
参照列出力回路Crefにおいて、定電流回路CIrefの端子CT3は、配線VDDLと電気的に接続され、定電流回路CIrefの端子CT4は、カレントミラー回路CMの端子CT7と電気的に接続されている。カレントミラー回路CMの端子CT8は、出力端子OTrefと電気的に接続されている。
なお、配線OLrefは、カレントミラー回路CMの端子CT7及び端子CT8を介して、定電流回路CIrefの端子CT4と、出力端子OTrefと、を電気的に接続する配線である。
カレントミラー回路CMにおいて、端子CT5[j]は、端子CT6[j]と電気的に接続され、端子CT7は、端子CT8と電気的に接続されている。加えて、端子CT5[j]と端子CT6[j]の間に、配線IL[j]が電気的に接続され、端子CT7と端子CT8の間に、配線ILrefが電気的に接続されている。また、端子CT7と端子CT8の間と配線ILrefとの接続箇所をノードNCMrefとする。カレントミラー回路CMは、ノードNCMrefの電位を参照して、配線ILrefに流れる電流の量と、配線IL[1]乃至配線IL[n]のそれぞれに流れる電流の量を等しくする機能を有する。
なお、図12に示すオフセット回路711は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、オフセット回路711の構成は、図12に示す構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路711の構成を変更することができる。
〔定電流回路CI、CIref〕
次に、定電流回路CI、及び定電流回路CIrefの内部の構成例について説明する。
図13に示すオフセット回路712は、図12のオフセット回路711の定電流回路CI、及び定電流回路CIrefの内部の構成の例を示した回路図である。
列出力回路OUT[j]において、定電流回路CIは、トランジスタTr4を有する。トランジスタTr4は、デュアルゲート構造のトランジスタであり、第1ゲート(フロントゲート、又は単にゲートと記載する場合がある。)と第2ゲート(バックゲートと記載する場合がある。)を有する。
なお、本明細書において、デュアルゲート構造を有するトランジスタの第1ゲートは、フロントゲートとし、第1ゲートはゲートという語句に置き換えて記載する。加えて、デュアルゲート構造を有するトランジスタの第2ゲートは、バックゲートとし、第2ゲートはバックゲートという語句に置き換えて記載する。
トランジスタTr4の第1端子は、定電流回路CIの端子CT1と電気的に接続され、トランジスタTr4の第2端子は、定電流回路CIの端子CT2と電気的に接続され、トランジスタTr4のゲートは、定電流回路CIの端子CT2と電気的に接続されている。トランジスタTr4のバックゲートは、配線BG[j]と電気的に接続されている。
参照列出力回路Crefにおいて、定電流回路CIrefは、トランジスタTr6を有する。トランジスタTr6は、デュアルゲート構造のトランジスタであり、第1ゲート(フロントゲート、又は単にゲートと記載する場合がある。)と第2ゲート(バックゲートと記載する場合がある。)を有する。
トランジスタTr6の第1端子は、定電流回路CIrefの端子CT3と電気的に接続され、トランジスタTr6の第2端子は、定電流回路CIrefの端子CT4と電気的に接続され、トランジスタTr6のゲートは、定電流回路CIrefの端子CT4と電気的に接続されている。トランジスタTr6のバックゲートは、配線BGrefと電気的に接続されている。
この接続構成を適用することで、配線BG[j]、及び配線BGrefに電位を印加することにより、トランジスタTr4、及びトランジスタTr6のそれぞれのしきい値電圧を制御することができる。
なお、トランジスタTr4、及びトランジスタTr6は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr4、及びトランジスタTr6のそれぞれのチャネル形成領域は、インジウム、元素M、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
なお、図13に示すオフセット回路712は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、トランジスタTr4、トランジスタTr6、容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線BG[1]、配線BG[j]、配線BG[n]、配線BGref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様に係るオフセット回路の定電流回路CI及び定電流回路CIrefの構成は、図13に示すオフセット回路712に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路712が有する回路、素子、配線などの構成要素を除去する、オフセット回路712に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路712の内部の接続構成を変更する、などを行うことができる。例えば、図14に示すオフセット回路715のように、オフセット回路712が有する定電流回路CIの構成を変更し、かつ定電流回路CIrefを除去した構成としてもよい。
図14に示すオフセット回路715の定電流回路CIは、トランジスタTr21乃至トランジスタTr23と、容量素子C3と、を有する。また、オフセット回路712の定電流回路CIの端子CT1として、オフセット回路715の定電流回路CIは、端子CT1-1、端子CT1-2、及び端子CT1-3を有する。更に、オフセット回路715は、配線OSMと、配線ORMと、に電気的に接続されている。
なお、トランジスタTr21は、pチャネル型のトランジスタであり、トランジスタTr22、及びトランジスタTr23は、nチャネル型のトランジスタである。特に、トランジスタTr22、及びトランジスタTr23は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr22、及びトランジスタTr23のそれぞれのチャネル形成領域は、インジウム、元素M、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
前述したとおり、OSトランジスタは、オフ電流が極めて小さいという特性を有する。特に、トランジスタTr22として、OSトランジスタを用いることにより、容量素子C3に保持した電荷が、オフ状態のトランジスタTr22のソース-ドレイン間に流れるのを抑えることができる。加えて、トランジスタTr23として、OSトランジスタを用いることにより、容量素子C3に保持した電荷が、オフ状態のトランジスタTr23のソース-ドレイン間に流れるのを抑えることができる。そのため、トランジスタTr21のゲートの電位を長時間保持することができるため、トランジスタTr21のソース-ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。
トランジスタTr21の第1端子は、端子CT1-1と電気的に接続され、トランジスタTr21の第2端子は、端子CT2と電気的に接続され、トランジスタTr21のゲートは、容量素子C3の第1端子と電気的に接続されている。トランジスタTr22の第1端子は、端子CT2と電気的に接続され、トランジスタTr22の第2端子は、容量素子C3の第1端子と電気的に接続され、トランジスタTr22のゲートは、配線OSMと電気的に接続されている。トランジスタTr23の第1端子は、容量素子C3の第1端子と電気的に接続され、トランジスタTr23の第2端子は、端子CT1-3と電気的に接続され、トランジスタTr23のゲートは、配線ORMと電気的に接続されている。容量素子C3の第2端子は、端子CT1-2と電気的に接続されている。
端子CT1-1乃至端子CT1-3は、それぞれ配線VDDLと電気的に接続されている。
なお、図14に示すオフセット回路715は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1-1、端子CT1-2、端子CT1-3、端子CT2、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、トランジスタTr21、トランジスタTr22、トランジスタTr23、容量素子C1、容量素子C3、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線OSM、配線ORM、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
以下に、オフセット回路715の定電流回路CIの動作について、説明する。
配線ORMに高レベル電位が入力され、配線OSMに低レベル電位が入力されたとき、トランジスタTr23は導通状態となり、トランジスタTr22は非導通状態となる。このとき、容量素子C3の第1端子は、トランジスタTr23を介して、配線VDDLから高レベル電位が与えられる。容量素子C3の第2端子は、配線VDDLから高レベル電位が与えられているため、容量素子C3の保持電圧は0Vとなる。つまり、配線ORMに高レベル電位が入力され、配線OSMに低レベル電位が入力されることで、容量素子C3に保持された電荷を放電して、定電流回路CIの初期化を行うことができる。
配線ORMに低レベル電位が入力され、配線OSMに高レベル電位が入力されたとき、トランジスタTr23は非導通状態となり、トランジスタTr22は導通状態となる。このとき、トランジスタTr21の第2端子は、トランジスタTr22を介して、トランジスタTr21のゲートと電気的に接続される。つまり、トランジスタTr21は、ダイオード接続の構成となる。また、時間の経過によって、容量素子C3の第1端子の電位は、トランジスタTr21の第2端子の電位と等しくなる。
この状態で、配線OSMに低レベル電位を入力して、トランジスタTr22を非導通状態にすることによって、容量素子C3に、トランジスタTr21の第2端子と等しい電位が保持される。これにより、トランジスタTr21のゲートには、該電位が保持されているので、トランジスタTr21には該電位に基づいた定電流が流れる。
〔カレントミラー回路CM〕
次に、カレントミラー回路CMの内部の構成例について説明する。
図15に示すオフセット回路713は、図12のオフセット回路711のカレントミラー回路CMの内部の構成の例を示した回路図である。
カレントミラー回路CMは、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれにトランジスタTr5を有し、参照列出力回路CrefにトランジスタTr7を有する。なお、トランジスタTr5、及びトランジスタTr7は、それぞれnチャネル型トランジスタとする。
列出力回路OUT[j]が有するトランジスタTr5の第1端子は、カレントミラー回路の端子CT5[j]と、端子CT6[j]と、に電気的に接続されている。列出力回路OUT[j]が有するトランジスタTr5の第2端子は、配線VSSLと電気的に接続されている。列出力回路OUT[j]が有するトランジスタTr5のゲートは、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
参照列出力回路Crefが有するトランジスタTr7の第1端子は、カレントミラー回路の端子CT7と、端子CT8と、に電気的に接続されている。参照列出力回路Crefが有するトランジスタTr7の第2端子は、配線VSSLと電気的に接続されている。参照列出力回路Crefが有するトランジスタTr7のゲートは、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
この接続構成を適用することで、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr5のゲートに、ノードNCMrefの電位を印加することができ、トランジスタTr7のソース-ドレイン間に流れる電流の量と、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr5のソース-ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路713のカレントミラー回路CMのトランジスタTr5、トランジスタTr7は、nチャネル型トランジスタであり、かつ、それらのトランジスタは、低レベル電位が印加されている配線VSSLと接続されているので、電流シンクのカレントミラー回路として動作する。
なお、トランジスタTr5、及びトランジスタTr7は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr5、及びトランジスタTr7のそれぞれのチャネル形成領域は、インジウム、元素M、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
なお、図15に示すオフセット回路713は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、トランジスタTr5、トランジスタTr7、容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様に係るオフセット回路のカレントミラー回路CMの構成は、図15に示すオフセット回路713に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路713が有する回路、素子、配線などの構成要素を除去する、オフセット回路713に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路713の内部の接続構成を変更する、などを行うことができる。例えば、図16に示すオフセット回路716のように、カレントミラー回路CMの構成を変更してもよい。
図16に示すオフセット回路716のカレントミラー回路CMは、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれにトランジスタTr8と、参照列出力回路CrefにトランジスタTr9と、を有する。なお、トランジスタTr8、及びトランジスタTr9は、それぞれpチャネル型トランジスタとする。
列出力回路OUT[j]が有するトランジスタTr8の第1端子は、カレントミラー回路CMの端子CT5[j]と、端子CT6[j]と、に電気的に接続されている。列出力回路OUT[j]が有するトランジスタTr8の第2端子は、配線VDDLと電気的に接続されている。列出力回路OUT[j]が有するトランジスタTr8のゲートは、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
参照列出力回路Crefが有するトランジスタTr9の第1端子は、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。参照列出力回路Crefが有するトランジスタTr9の第2端子は、配線VDDLと電気的に接続されている。参照列出力回路Crefが有するトランジスタTr9のゲートは、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
この接続構成を適用することで、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr8のゲートに、ノードNCMrefの電位を印加することができ、トランジスタTr9のソース-ドレイン間に流れる電流の量と、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr8のソース-ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路716のカレントミラー回路CMのトランジスタTr8、トランジスタTr9は、pチャネル型トランジスタであり、かつ、それらのトランジスタは、高レベル電位が印加されている配線VDDLと接続されているので、電流ソースのカレントミラー回路として動作する。
なお、図16に示すオフセット回路716は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、トランジスタTr8、トランジスタTr9、容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
<<メモリセルアレイ720>>
次に、メモリセルアレイ720に適用できる回路構成の例について説明する。図17に、メモリセルアレイ720の一例として、メモリセルアレイ721を示す。
メモリセルアレイ721は、メモリセルAMと、メモリセルAMrefと、を有する。メモリセルアレイ721が有する全てのメモリセルAMのそれぞれは、トランジスタTr11と、トランジスタTr12と、容量素子C2と、を有する。メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれは、トランジスタTr11と、トランジスタTr12と、容量素子C2と、を有する。
メモリセルアレイ721の接続構成について、メモリセルAM[i,j]に着目して説明する。トランジスタTr11の第1端子は、トランジスタTr12のゲートと、容量素子C2の第1端子と、に電気的に接続され、トランジスタTr11の第2端子は、配線WD[j]と電気的に接続され、トランジスタTr11のゲートは、配線WW[i]と電気体に接続されている。トランジスタTr12の第1端子は、配線B[j]と電気的に接続され、トランジスタTr12の第2端子は、配線VRと電気的に接続される。容量素子C2の第2端子は、配線RW[i]と電気的に接続されている。
メモリセルAM[i,j]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量素子C2の第1端子と、の接続箇所をノードN[i,j]とする。本実施の形態において、ノードN[i,j]には、第1アナログデータに応じた電位を保持する。
次に、メモリセルAMref[i]に着目して説明する。トランジスタTr11の第1端子は、トランジスタTr12のゲートと、容量素子C2の第1端子と、に電気的に接続され、トランジスタTr11の第2端子は、配線WDrefと電気的に接続され、トランジスタTr11のゲートは、配線WW[i]と電気体に接続されている。トランジスタTr12の第1端子は、配線Brefと電気的に接続され、トランジスタTr12の第2端子は、配線VRと電気的に接続される。容量素子C2の第2端子は、配線RW[i]と電気的に接続されている。
メモリセルAMref[i]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量素子C2の第1端子と、の接続箇所をノードNref[i]とする。
なお、トランジスタTr11、及びトランジスタTr12は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr11、及びトランジスタTr12のそれぞれのチャネル形成領域は、インジウム、元素M、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
トランジスタTr11、及びトランジスタTr12として、OSトランジスタを用いることにより、トランジスタTr11、及びトランジスタTr12のそれぞれのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタTr11として、OSトランジスタに用いることにより、トランジスタTr11が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、半導体装置の消費電力を低減することができる。
更に、上述したトランジスタTr1乃至トランジスタTr7、トランジスタTr11、トランジスタTr12、トランジスタTr22、及びトランジスタTr23の全てにOSトランジスタを適用することによって、半導体装置の作製工程を短縮することができる。つまり、半導体装置の生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。
なお、トランジスタTr1、トランジスタTr4乃至トランジスタTr9、トランジスタTr12、及びトランジスタTr21は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタTr1、トランジスタTr4乃至トランジスタTr9、トランジスタTr12、及びトランジスタTr21のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタTr1、トランジスタTr4乃至トランジスタTr9、トランジスタTr12、及びトランジスタTr21の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタTr1、トランジスタTr4乃至トランジスタTr9、トランジスタTr12、及びトランジスタTr21のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。
なお、図17に示すメモリセルアレイ721は、メモリセルAM[1,1]、メモリセルAM[i,1]、メモリセルAM[m,1]、メモリセルAM[1,j]、メモリセルAM[i,j]、メモリセルAM[m,j]、メモリセルAM[1,n]、メモリセルAM[i,n]、メモリセルAM[m,n]、メモリセルAMref[1]、メモリセルAMref[i]、メモリセルAMref[m]、配線RW[1]、配線RW[i]、配線RW[m]、配線WW[1]、配線WW[i]、配線WW[m]、配線WD[1]、配線WD[j]、配線WD[n]、配線WDref、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線VR、出力端子SPT[1]、出力端子SPT[j]、出力端子SPT[n]、ノードN[1,1]、ノードN[i,1]、ノードN[m,1]、ノードN[1,j]、ノードN[i,j]、ノードN[m,j]、ノードN[1,n]、ノードN[i,n]、ノードN[m,n]、ノードNref[1]、ノードNref[i]、ノードNref[m]、トランジスタTr11、トランジスタTr12、容量素子C2のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
また、本実施の形態の半導体装置は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。
<動作例>
ここでは、積和演算回路700の動作の一例について説明する。なお、本動作例で説明する積和演算回路700は、オフセット回路710として、図18に示すオフセット回路751を適用し、かつ積和演算回路700のメモリセルアレイ720として、図17に示すメモリセルアレイ721を適用した構成とする。
図18に示すオフセット回路751は、図14のオフセット回路715の定電流回路CIと、図16のオフセット回路716が有するカレントミラー回路CMと、を適用させた回路構成となっている。なお、本動作例の説明として、図18は、列出力回路OUT[j]、列出力回路OUT[j+1]、及び参照列出力回路Crefを図示している。
なお、図18には、列出力回路OUT[j]において定電流回路CIの端子CT2からカレントミラー回路CMの端子CT5[j]に流れる電流をIC[j]と記載し、列出力回路OUT[j+1]において定電流回路CIの端子CT2からカレントミラー回路CMの端子CT5[j+1]に流れる電流をIC[j+1]と記載する。また、カレントミラー回路CMにおいて、列出力回路OUT[j]のトランジスタTr8の第1端子から配線IL[j]に流れる電流と、列出力回路OUT[j+1]のトランジスタTr8の第1端子から配線IL[j+1]に流れる電流と、参照列出力回路CrefのトランジスタTr9の第1端子から配線ILrefに流れる電流と、をICMrefと記載する。つまり、端子CT6[j]には、IC[j]+ICMrefの電流が出力され、端子CT6[j+1]には、IC[j+1]+ICMrefの電流が出力される。更に、列出力回路OUT[j]の配線OL[j]からトランジスタTr1の第1端子又はトランジスタTr2の第1端子に流れる電流をICP[j]と記載し、列出力回路OUT[j+1]の配線OL[j+1]からトランジスタTr1の第1端子又はトランジスタTr2の第1端子に流れる電流をICP[j+1]と記載する。そして、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に出力する電流をIB[j]と記載し、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に出力する電流をIB[j+1]と記載し、参照列出力回路Crefの出力端子OTrefから配線Brefに出力する電流をIBrefと記載する。
図19に示すメモリセルアレイ760は、図17に示すメモリセルアレイ721と同様の構成であり、本動作例の説明として、図19は、メモリセルAM[i,j]、メモリセルAM[i+1,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]を図示している。
なお、図19には、配線B[j]から入力される電流をIB[j]と記載し、配線B[j+1]から入力される電流をIB[j+1]と記載し、配線Brefから入力される電流をIBrefと記載する。また、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される電流をΔIB[j]と記載し、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される電流をΔIB[j+1]と記載する。
図20乃至図22に、積和演算回路700の動作例のタイミングチャートを示す。図20のタイミングチャートは、時刻T01乃至時刻T05における、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j+1]、配線WDref、ノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、ノードNref[i+1]、配線RW[i]、及び配線RW[i+1]の電位の変動を示し、電流ΣI[i,j]、電流ΣI[i,j+1]、及び電流IBrefの大きさの変動を示している。なお、電流ΣI[i,j]は、メモリセルAM[i,j]のトランジスタTr12に流れる電流をiについて和をとった値であり、電流ΣI[i,j+1]は、メモリセルAM[i,j+1]のトランジスタTr12に流れる電流をiについて和をとった値である。また、図20のタイミングチャートにおいて、配線ORP、配線OSP、配線ORM、及び配線OSMの電位は、常に低レベル電位である(図示しない。)。
図21のタイミングチャートは、図20のタイミングチャートの時刻T05より先の時刻の動作を示しており、時刻T06乃至時刻T11における配線ORP、配線OSP、配線ORM、及び配線OSMの電位の変動を示している。なお、時刻T06乃至時刻T11において、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j+1]、配線WDref、ノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、ノードNref[i+1]、配線RW[i]、及び配線RW[i+1]の電位の変動はなく、また、電流ΣI[i,j]、電流ΣI[i,j+1]、及び電流IBrefの大きさの変動はないので、図21では省略している。
図22のタイミングチャートは、図21のタイミングチャートの時刻T12より先の時刻の動作を示しており、時刻T12乃至時刻T17におけるノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、ノードNref[i+1]、配線RW[i]、及び配線RW[i+1]の電位の変動を示し、電流ΣI[i,j]、電流ΣI[i,j+1]、及び電流IBrefの大きさの変動を示している。なお、配線WW[i]、配線WW[i+1]、配線ORP、配線OSP、配線ORM、及び配線OSMのそれぞれの電位は、低レベル電位のまま変動せず、配線WD[j]、配線WD[j+1]、配線WDrefのそれぞれの電位は、接地電位のまま変動しないため、図22のタイミングチャートでは、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j+1]、配線WDref、配線ORP、配線OSP、配線ORM、及び配線OSMの電位の変動の記載を省略している。また、図22のタイミングチャートは、後述するΔIB[j]、ΔIB[j+1]の電流の大きさの変動も記載している。
<<時刻T01から時刻T02まで>>
時刻T01から時刻T02までの間において、配線WW[i]に高レベル電位(図20ではHighと表記している。)が印加され、配線WW[i+1]に低レベル電位(図20ではLowと表記している。)が印加されている。加えて、配線WD[j]には接地電位(図20ではGNDと表記している。)よりもVPR-VX[i,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR-VX[i,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、配線RW[i]、及び配線RW[i+1]にはそれぞれ基準電位(図20ではREFPと表記している。)が印加されている。
なお、電位VX[i,j]、及び電位VX[i,j+1]は、第1アナログデータに対応する電位である。また、電位VPRは、参照アナログデータに対応する電位である。
このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メモリセルAM[i,j]において、配線WD[j]とノードN[i,j]とが電気的に接続されるため、ノードN[i,j]の電位は、VPR-VX[i,j]となる。同様に、メモリセルAM[i,j+1]において、配線WD[j+1]とノードN[i,j+1]とが電気的に接続されるため、ノードN[i,j+1]の電位は、VPR-VX[i,j+1]となり、メモリセルAMref[i]において、配線WDrefとノードNref[i]とが電気的に接続されるため、ノードNref[i]の電位は、VPRとなる。
ここで、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i,j]は、次の式で表すことができる。
kは、トランジスタTr12のチャネル長、チャネル幅、移動度、及びゲート接続膜の容量などで決まる定数である。また、Vthは、トランジスタTr12のしきい値電圧である。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I0[i,j]となる。
同様に、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i,j+1]は、次の式で表すことができる。
このとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I0[i,j+1]となる。
更に、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref0[i]は、次の式で表すことができる。
このとき、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は、Iref0[i]となる。
なお、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、非導通状態となる。このため、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードN[i+1]への電位の保持は行われない。
<<時刻T02から時刻T03まで>>
時刻T02から時刻T03までの間において、配線WW[i]に低レベル電位が印加される。このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAMref[i]のそれぞれのトランジスタTr11は非導通状態となる。
また、配線WW[i+1]には、時刻T02以前から引き続き、低レベル電位が印加されている。このため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、時刻T02以前から非導通状態となっている。
上述のとおり、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は非導通状態となっているため、時刻T02から時刻T03までの間では、ノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、及びノードNref[i+1]のそれぞれの電位が保持される。
特に、積和演算回路700の回路構成の説明で述べたとおり、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11にOSトランジスタを適用することによって、トランジスタTr11のソース-ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻T02から時刻T03までの間において、配線WD[j]、配線WD[j+1]、及び配線WDrefには接地電位が印加されている。メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、非導通状態となっているため、配線WD[j]、配線WD[j+1]、及び配線WDrefからの電位の印加によって、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのノードに保持されている電位が書き換えられることは無い。
<<時刻T03から時刻T04まで>>
時刻T03から時刻T04までの間において、配線WW[i]に低レベル電位が印加され、配線WW[i+1]に高レベル電位が印加されている。加えて、配線WD[j]には接地電位よりもVPR-VX[i+1,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR-VX[i+1,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、時刻T02から引き続き、配線RW[i]、及び配線RW[i+1]には、それぞれ基準電位が印加されている。
なお、電位VX[i+1,j]、及び電位VX[i+1,j+1]は、第1アナログデータに対応する電位である。
このとき、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メモリセルAM[i+1,j]において、配線WD[j]とノードN[i+1,j]とが電気的に接続されるため、ノードN[i+1,j]の電位は、VPR-VX[i+1,j]となる。同様に、メモリセルAM[i+1,j+1]において、配線WD[j+1]とノードN[i+1,j+1]とが電気的に接続されるため、ノードN[i+1,j+1]の電位は、VPR-VX[i+1,j+1]となり、メモリセルAMref[i+1]において、配線WDrefとノードNref[i+1]とが電気的に接続されるため、ノードNref[i+1]の電位は、VPRとなる。
ここで、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i+1,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i+1,j]は、次の式で表すことができる。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I0[i,j]+I0[i+1,j]となる。
同様に、配線B[j+1]からメモリセルAM[i+1,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i+1,j+1]は、次の式で表すことができる。
このとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I0[i,j+1]+I0[i+1,j+1]となる。
更に、配線BrefからメモリセルAMref[i+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref0[i+1]は、次の式で表すことができる。
このとき、参照列回路Crefの出力端子OTrefから配線Brefに流れる電流は、Iref0[i]+Iref0[i+1]となる。
<<時刻T04から時刻T05まで>>
時刻T04から時刻T05までの間において、時刻T01から時刻T02までの動作、又は時刻T03から時刻T04までの間の動作と同様に、残りのメモリセルAMに第1アナログデータに対応する電位が書き込まれ、残りのメモリセルAMrefに電位VPRが書き込まれるものとする。したがって、全てのメモリセルAMのそれぞれのトランジスタTr12に流れる電流の総和は、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流となり、ΣI0[i,j](このΣはiについて和をとっている。)となる。
ここで、参照列出力回路Crefについて着目する。参照列出力回路Crefの配線OLrefは、出力端子OTrefを介して、配線Brefと電気的に接続されているため、配線Brefに流れる電流は、配線OLrefに流れる電流となる。配線Brefには、メモリセルAMref[1]乃至メモリセルAMref[n]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、配線Brefには、IBref=ΣIref0[i](このΣはiについて和をとっている。)の電流が流れるため、該電流は、配線OLrefにも流れる。該電流は、カレントミラー回路CMにおいて、ノードNCMrefの電位に応じて、トランジスタTr9の第1端子からノードNCMrefの方向に出力される。
ところで、図18において、配線ILrefに流れる電流をICMrefと記載しているが、本明細書では、時刻T09より前の時刻において、配線ILrefに流れる電流をICMref0と記載する。
したがって、配線ILrefに流れる電流ICMref0は、次の式のように示すことができる。
なお、カレントミラー回路CMは、トランジスタTr9のゲートの電位(ノードNCMrefの電位)を参照しているため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの配線IL[1]乃至配線IL[n]に、同じ電流ICMref0が流れる。
<<時刻T06から時刻T07まで>>
時刻T06から時刻T11までの間については、図21を用いて説明する。時刻T06から時刻T07までの間において、配線ORPを高レベル電位とし、配線ORMを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに高レベル電位が印加されるため、トランジスタTr3は導通状態となる。そのため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C1の第1端子に低レベル電位が印加され、容量素子C1の電位が初期化される。また、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr23のゲートに高レベル電位が印加されるため、トランジスタTr23は導通状態となる。そのため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C3の第1端子に高レベル電位が印加され、容量素子C3の電位が初期化される。なお、時刻T06の時点において、配線OSPには低レベル電位が印加されて、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2を非導通状態とし、配線OSMには低レベル電位が印加されて、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr22を非導通状態としている。
<<時刻T07から時刻T08まで>>
時刻T07から時刻T08までの間において、配線ORP及び配線ORMを低レベル電位としている。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに低レベル電位が印加されるため、トランジスタTr3は非導通状態となる。また、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr23のゲートに低レベル電位が印加されるため、トランジスタTr23は非導通状態となる。
<<時刻T08から時刻T09まで>>
時刻T08から時刻T09までの間において、配線OSPを高レベル電位としている。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2のゲートに高レベル電位が印加されるため、トランジスタTr2は導通状態となる。ところで、列出力回路OUT[j]から出力される電流IB[j]は、ΣI0[i,j](このΣはiについて和をとっている。)となる。ここで、電流IB[j]よりも電流ICMref0が大きいとき、トランジスタTr2の第1端子から、トランジスタTr2の第2端子を経由して、容量素子C1の第1端子に電流が流れ、容量素子C1によって正の電位が保持される。これにより、トランジスタTr1のゲートの電位が保持されるため、トランジスタTr1のソース-ドレイン間に、トランジスタTr1のゲートの電位に応じた電流が流れる。
なお、時刻T09の時点において、配線OSPには低レベル電位を印加して、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2を非導通状態としている。このとき、トランジスタTr1のゲートの電位は、容量素子C1に保持されているため、時刻T09以降もトランジスタTr1のソース-ドレイン間に同じ大きさの電流が流れ続ける。
<<時刻T10から時刻T11まで>>
時刻T10から時刻T11までの間において、配線OSMを高レベル電位としている。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr22のゲートに高レベル電位が印加されるため、トランジスタTr22は導通状態となる。ところで、列出力回路OUT[j]から出力される電流IB[j]は、ΣI0[i,j](このΣはiについて和をとっている。)となる。ここで、電流IB[j]よりも電流ICMref0が小さいとき、容量素子C3の第1端子から、トランジスタTr22の第2端子を経由して、トランジスタTr22の第1端子に電流が流れ、容量素子C3によって電位が保持される。これにより、トランジスタTr21のゲートの電位が保持されるため、トランジスタTr21のソース-ドレイン間に、トランジスタTr21のゲートの電位に応じた電流が流れる。
なお、時刻T11の時点において、配線OSMには低レベル電位を印加して、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr22を非導通状態としている。このとき、トランジスタTr21のゲートの電位は、容量素子C3に保持されているため、時刻T11以降もトランジスタTr1のソース-ドレイン間に同じ大きさの電流が流れ続ける。
なお、図21のタイミングチャートでは、トランジスタTr2の導通状態、又は非導通状態の切り替え動作(時刻T08から時刻T09までの間の動作)は、トランジスタTr22を導通状態、又は非導通状態の切り替え動作(時刻T10から時刻T11までの間の動作)の前に行っていたが、オフセット回路751の動作の順序はこれに限定されない。例えば、トランジスタTr22を導通状態、又は非導通状態の切り替え動作(時刻T10から時刻T11までの間の動作)を先に行い、後に、トランジスタTr2の導通状態、又は非導通状態の切り替え動作(時刻T08から時刻T09までの間の動作)を行ってもよい。
ここで、時刻T06以降から時刻T12(図22に記載)までにおける、列出力回路OUT[j]に着目する。列出力回路OUT[j]において、トランジスタTr1のソース-ドレイン間に流れる電流をICP[j]とし、定電流回路CI[j]のトランジスタTr21のソース-ドレイン間に流れる電流をIC[j]とする(端子CT2から端子CT5[j]に流れる電流)。また、トランジスタTr8のソース-ドレイン間に流れる電流は、カレントミラー回路CMによってICMref0となる。時刻T01から時刻T12までの間では出力端子SPT[j]から電流を出力しないものとした場合、列出力回路OUT[j]と電気的に接続されている配線B[j]には、メモリセルAM[1,j]乃至メモリセルAM[m,j]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、時刻T06から時刻T12までの間では、列出力回路OUT[j]において、入力される電流ICMref0と出力されるΣI0[i,j]と、に過不足が生じたとき、トランジスタTr21の第2端子から流れる電流IC[j]が配線OL[j]に供給され、又は、配線OL[j]から流れる電流ICP[j]がトランジスタTr1の第1端子に流れる、動作が行われる。したがって、上記より次の式が成り立つ。
<<時刻T12から時刻T13まで>>
時刻T12以降は、図22を用いて説明する。時刻T12から時刻T13までの間において、配線RW[i]に基準電位(図22ではREFPと表記している。)よりもVW[i]高い電位が印加される。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW[i]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
なお、電位VW[i]は、第2アナログデータに対応する電位である。
なお、トランジスタTr12のゲートの電位の増加分は、配線RW[i]の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子C2の容量、トランジスタTr12のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線RW[i]の電位の増加分もトランジスタTr12のゲートの電位の増加分も同じ値として説明する。これは、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としていることに相当する。
容量結合係数を1としているため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW[i]が印加されることによって、ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位は、それぞれVW[i]上昇する。
ここで、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I[i,j]は、次の式で表すことができる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、I[i,j]-I0[i,j](図22では、ΔI[i,j]と表記する。)増加する。
同様に、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I[i,j+1]は、次の式で表すことができる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、I[i,j+1]-I0[i,j+1](図22では、ΔI[i,j+1]と表記する。)増加する。
更に、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref[i]は、次の式で表すことができる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、Iref[i]-Iref0[i](図22では、ΔIref[i]と表記する。)増加する。
ここで、参照列出力回路Crefについて着目する。配線Brefには、メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。配線OLrefは、出力端子OTrefを介して、配線Brefと電気的に繋がっているため、配線OLrefにはIBref=ΣIref[i]の電流が流れる。該電流は、カレントミラー回路CMにおいて、ノードNCMrefの電位に応じて、トランジスタTr9の第1端子からノードNCMrefの方向に出力される。
したがって、配線ILrefからカレントミラー回路CMの端子CT8に流れる電流ICMrefは、次の式のように示すことができる。
ここで、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される電流ΔIB[j]について考える。時刻T11から時刻T12までの間では、数式(E4)を満たすため、配線B[j]に電気的に接続されている出力端子SPT[j]から電流ΔIB[j]は出力されない。
時刻T12から時刻T13までの間においては、配線RW[i]に基準電位よりもVW[i]高い電位が印加されて、メモリセルAM[i,j]のトランジスタTr12に流れるソース-ドレイン間電流が変化するため、配線B[j]に電気的に接続されている出力端子SPT[j]から電流ΔIB[j]が出力される。具体的には、列出力回路OUT[j]では、定電流回路CIの端子CT2から電流IC[j]が出力され、トランジスタTr8のソース-ドレイン間に電流ICMが流れ、トランジスタTr1のソース-ドレイン間に電流ICP[j]が流れるため、電流ΔIB[j]は、メモリセルAM[i,j]のトランジスタTr12に流れるソース-ドレイン電流をiについて足し合わせたΣI[i,j]を用いて、次の式で表すことができる。
数式(E8)に、数式(E1)乃至数式(E7)を用いることで、次の式が得られる。
つまり、数式(E9)より、電流ΔIB[j]は、複数の第1アナログデータである電位VX[i,j]と、複数の第2アナログデータである電位VW[i]と、の積の和に応じた値となる。すなわち、電流ΔIB[j]を計測することによって、第1アナログデータと第2アナログデータとの積和値を求めることができる。
時刻T12から時刻T13までの間において、配線RW[i]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位にしたとき、VW[g]=0(gは1以上m以下であり、かつiではない整数である。)となるので、数式(E9)より、ΔIB[j]=2kVX[i,j]VW[i]が出力される。つまり、メモリセルAM[i,j]に格納された第1アナログデータと、配線RW[i]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される差分電流は、ΔIB[j+1]=2kVX[i,j+1]VW[i]となり、メモリセルAM[i,j+1]に格納された第1アナログデータと、配線RW[i]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T13から時刻T14まで>>
時刻T13から時刻T14までの間において、配線RW[i]には接地電位を印加している。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、及びノードNref[i]の電位は、それぞれ時刻T11から時刻T12までの間の電位に戻る。
<<時刻T14から時刻T15まで>>
時刻T14から時刻T15までの間において、配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i+1]に基準電位よりもVW[i+1]高い電位を印加するものとする。このとき、時刻T12から時刻T13までの動作と同様に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位VW[i+1]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
なお、電位VW[i+1]は、第2アナログデータに対応する電位である。
なお、先述のとおり、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としているため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位VW[i+1]が印加されることによって、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位は、それぞれVW[i+1]上昇する。
ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位がそれぞれVW[i+1]上昇することにより、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12に流れる電流の量が増加する。メモリセルAM[i+1,j]のトランジスタTr12に流れる電流をI[i+1,j]としたとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I[i+1,j]-I0[i+1,j](図22では、ΔI[i+1,j]と表記する。)増加することになる。同様に、メモリセルAM[i+1,j+1]のトランジスタTr12に流れる電流をI[i+1,j+1]としたとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I[i+1,j+1]-I0[i+1,j+1](図22では、ΔI[i+1,j+1]と表記する。)増加することになる。更に、メモリセルAMref[i+1]のトランジスタTr12に流れる電流をIref[i+1]としたとき、参照列出力回路Crefの出力端子OTrefから配線B[j+1]に流れる電流は、Iref[i+1]-Iref0[i+1](図22では、ΔIref[i+1]と表記する。)増加することになる。
時刻T14から時刻T15までの動作は、時刻T12から時刻T13までの動作と同様に考えることができるので、時刻T14から時刻T15までの動作に対して、数式(E9)を用いると、配線B[j]から出力される差分電流は、ΔIB[j]=2kVX[i+1,j]VW[i+1]となる。つまり、メモリセルAM[i+1,j]に格納された第1アナログデータと、配線RW[i+1]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]から出力される差分電流は、ΔIB[j+1]=2kVX[i+1,j+1]VW[i+1]となり、メモリセルAM[i+1,j+1]に格納された第1アナログデータと、配線RW[i+1]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T15から時刻T16まで>>
時刻T15から時刻T16までの間において、配線RW[i+1]には接地電位が印加されている。このとき、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i+1,1]乃至ノードN[i+1,n]、及びノードNref[i+1]の電位は、それぞれ時刻T13から時刻T14までの間の電位に戻る。
<<時刻T16から時刻T17まで>>
時刻T16から時刻T17までの間において、配線RW[i]、及び配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i]に基準電位よりもVW2[i]高い電位を印加し、配線RW[i+1]に基準電位よりもVW2[i+1]低い電位を印加するものとする。このとき、時刻T12から時刻T13までの動作と同様に、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が印加されるため、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12のゲートの電位が上昇する。同時に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位-VW2[i+1]が印加されるため、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12のゲートの電位が下降する。
なお、電位VW2[i]、及び電位VW2[i+1]は、第2アナログデータに対応する電位である。
なお、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としているため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が印加されることによって、ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位は、それぞれVW2[i]上昇する。また、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位-VW2[i+1]が印加されることによって、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位は、それぞれVW2[i+1]下降する。
ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位がそれぞれVW2[i]上昇することにより、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12に流れる電流の量が増加する。ここで、メモリセルAM[i,j]のトランジスタTr12に流れる電流をI[i,j]とし、メモリセルAM[i,j+1]のトランジスタTr12に流れる電流をI[i,j+1]とし、メモリセルAMref[i]のトランジスタTr12に流れる電流をIref[i]とする。
また、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位がそれぞれVW2[i+1]下降することにより、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12に流れる電流の量が減少する。ここで、メモリセルAM[i+1,j]のトランジスタTr12に流れる電流をI2[i,j]とし、メモリセルAM[i+1,j+1]のトランジスタTr12に流れる電流をI2[i,j+1]とし、メモリセルAMref[i+1]のトランジスタTr12に流れる電流をI2ref[i+1]とする。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、(I2[i,j]-I0[i,j])+(I2[i+1,j]-I0[i+1,j])(図22では、ΔI[j]と表記する。)増加することになる。また、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、(I2[i,j+1]-I0[i,j+1])+(I2[i+1,j+1]-I0[i+1,j+1])(図22では、ΔI[j+1]と表記し、ΔI[j+1]は負の電流であるとする。)増加することになる。そして、参照列出力回路Crefの出力端子OTrefから配線Bref[j]に流れる電流は、(Iref[i,j]-Iref0[i,j])+(Iref[i+1,j]-Iref0[i+1,j])(図22では、ΔIBrefと表記する。)増加することになる。
時刻T16から時刻T17までの動作は、時刻T12から時刻T13までの動作と同様に考えることができるので、時刻T16から時刻T17までの動作に対して、数式(E9)を用いると、配線B[j]から出力される差分電流は、ΔIB[j]=2k{VX[i,j]VW2[i]-VX[i+1,j]VW2[i+1]}となる。つまり、メモリセルAM[i,j]及びメモリセルAM[i+1,j]に格納されたそれぞれの第1アナログデータと、配線RW[i]及び配線RW[i+1]に印加された選択信号に相当するそれぞれの第2アナログデータと、の各々の積の足し合わせに対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]から出力される差分電流は、ΔIB[j+1]=2k{VX[i,j+1]VW2[i]-VX[i+1,j+1]VW2[i+1]}となり、メモリセルAM[i,j+1]及びメモリセルAM[i+1,j+1]に格納されたそれぞれの第1アナログデータと、配線RW[i]及び配線RW[i+1]に印加された選択信号に相当するそれぞれの第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T17以降>>
時刻T17以降において、配線RW[i]、配線RW[i+1]には接地電位を印加している。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、ノードN[i+1,1]乃至ノードN[i+1,n]、ノードNref[i]、及びノードNref[i+1]の電位は、それぞれ時刻T15から時刻T16までの間の電位に戻る。
以上のように、半導体装置100のプログラマブルロジックエレメントPLE[1]乃至プログラマブルロジックエレメントPLE[m]が有する積和演算回路として、図11に示す回路を適用することによって、高速な積和演算処理を実現することができる。
ここで、第1アナログデータを重み係数として、複数の第2アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルAM[1,j]乃至メモリセルAM[m,j]に、第k層の第s[k]ニューロンの重み係数ws[k]・1
(k)乃至ws[k]・Q[k-1]
(k)を第1アナログデータとして格納し、配線RW[1]乃至配線RW[m]にそれぞれ第(k-1)層の各ニューロンの出力信号z1・s[k]
(k-1)乃至zQ[k-1]・s[k]
(k-1)を第2アナログデータとして供給することで、第k層の第s[k]ニューロンに入力される信号の総和us[k]
(k)を計算することができる。つまり、式(D1)に示した積和演算を積和演算回路700によって実現することができる。
また、教師付き学習で重み係数の更新を行うとき、メモリセルAM[1,j]乃至メモリセルAM[m,j]に、第k層の第s[k]ニューロンから第(k+1)層の各ニューロンに信号が送られるときに掛かる重み係数w1・s[k]
(k+1)乃至wQ[k+1]s[k]
(k+1)を第1アナログデータとして格納し、配線RW[1]乃至配線RW[m]に第(k+1)層の各ニューロンの誤差δ1
(k+1)乃至δQ[k+1]
(k+1)を第2アナログデータとして供給すると、式(D3)におけるΣws[k+1]・s[k]
(k+1)・δs[k+1]
(k+1)の値を、配線B[j]に流れる差分電流ΔIB[j]から得ることができる。つまり、式(D3)に示した演算の一部を積和演算回路700によって実現することができる。
上述した積和演算回路を、階層型の人工ニューラルネットワークの隠れ層として適用する場合、重み係数ws[k]s[k-1]
(k)をメモリセルAM[i,j]に格納する第1アナログデータとし、第(k-1)層の第s[k-1]ニューロンからの出力信号zs[k-1]
(k-1)を配線RW[i]から印加する電位(第2アナログデータ)とし、積和演算回路の配線B[j]に出力される電流に応じて出力関数に相当する変調を加えた信号を第k層の第s[k]ニューロンの出力信号zs[k]
(k)とすればよい。
また、上述した積和演算回路を、階層型の人工ニューラルネットワークの出力層として適用する場合、重み係数ws[L]s[L-1]
(L)をメモリセルAM[i,j]に格納する第1アナログデータとし、第(L-1)層の第s[L-1]ニューロンからの出力信号zs[L-1]
(Lー1)を配線RW[i]から印加する電位(第2アナログデータ)とし、積和演算回路の配線B[j]に出力される電流に応じて出力関数に相当する変調を加えた信号を第L層の第s[L]ニューロンの出力信号zs[L]
(L)とすればよい。
なお、階層型の人工ニューラルネットワークの入力層は、入力信号を第2層に出力するバッファ回路として機能してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、実施の形態1で説明した半導体装置100を利用した電子機器、及びシステムについて説明する。
人工ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっており、この結合の強度を変更することで様々な入力パターンに対して学習し、パターン認識や連想記憶、データマイニングなどを高速に実行できると考えられている。特に、音、音声、音楽、画像、または映像などのパターン認識を利用した新規な電子機器を実現できる場合がある。
実施の形態2で説明した積和演算回路において、複数の第1アナログデータを重み係数として、複数の第2アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。
図23(A)は、タブレット型の情報端末であり、筐体5221、表示部5222、操作ボタン5223、スピーカ5224を有する。また、表示部5222に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5223に情報端末を起動する電源スイッチ、情報端末のアプリケーションを操作するボタン、音量調整ボタン、または表示部5222を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図23(A)に示した情報端末では、操作ボタン5223の数を4個示しているが、情報端末の有する操作ボタンの数及び配置は、これに限定されない。また、図示していないが、図23(A)に示した情報端末は、カメラを有する構成であってもよい。また、図示していないが、図23(A)に示した情報端末は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。また、図示していないが、図23(A)に示した情報端末は、筐体5221の内部にセンサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの)を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図23(A)に示す情報端末の向き(鉛直方向に対して情報端末がどの向きに向いているか)を判断して、表示部5222の画面表示を、情報端末の向きに応じて自動的に切り替えるようにすることができる。
また、情報端末5200は、表示部5222として可撓性を有する基材を用いて、表示部5222を自由に折りたたむことができる構造を有してもよい。このような構成を図23(B)に示す。情報端末5300は、情報端末5200と同様のタブレット型の情報端末であり、筐体5321a、筐体5321b、表示部5322、操作ボタン5323、スピーカ5324を有している。
筐体5321aと筐体5321bと、は、ヒンジ部5321cにより結合されており、ヒンジ部5321cによって、2つ折りが可能となっている。また、表示部5322は、筐体5321a、筐体5321b、及びヒンジ部5321cに設けられている。
表示部5222に適用できる可撓性を有する基材としては、可視光に対する透光性を有する材料として、ポリエチレンテレフタレート樹脂(PET)、ポリエチレンナフタレート樹脂(PEN)、ポリエーテルサルフォン樹脂(PES)、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。
ところで、情報端末5200、及び情報端末5300に、指紋、静脈、虹彩、または声紋など生体情報を取得する装置を設けることで、生体認証機能を有する情報端末を実現することができる。特に、この生体認証機能に、上述の人工ニューラルネットワークを用いることにより、精度の高い認証システムを構築できる場合がある。また、情報端末における人工ニューラルネットワークの応用については、認証システムのみに限定されない。例えば、情報端末において、人工ニューラルネットワークを利用して音声解読を行うことができる場合がある。情報端末に音声解読機能を設けることで、音声認識によってタブレット型の情報端末を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などをタブレット型の情報端末に有することができる。また、例えば、表示部にタッチパネルを有する情報端末において、該タッチパネルに指又はスタイラスペンなどにより書いた文字を人工ニューラルネットワークによって認識できる場合がある。これを利用することで、書いた文字を認識して、あらかじめ設定したフォントに変換して、表示部に映すことができる。これらの機能を用いることで、例えば、タブレット型の情報端末を、外国語などを学習するための教科書の代わりとして活用することができる。又は、例えば、会議などの議事録作成として活用することができる。
なお、本発明の一態様は、図23(A)(B)に示すタブレット型の情報端末に限定せず、図24(A)に示すような、図23(A)の情報端末のサイズを小さくし、かつ通話機能を搭載した携帯電話(スマートフォン)の形態であってもよい。図24(A)の携帯電話は、筐体5501、表示部5502、マイク5503、スピーカ5504、操作ボタン5505を有する。図11(A)(B)に示す情報端末と同様に、指紋、静脈、虹彩、または声紋などの生体情報を取得する装置を設けることで、人工ニューラルネットワークを利用した生体認証機能を有する情報端末を実現することができる場合がある。また、図23(A)(B)に示す情報端末と同様に、人工ニューラルネットワークを利用した音声解読の機能を有してもよい。また、図23(A)(B)に示す情報端末と同様に、人工ニューラルネットワークを利用した文字認識の機能を有しても良い。
図24(B)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としてもよい。
ビデオカメラで撮影した画像を記録する際、データの記録形式に応じたエンコードを行う必要がある。エンコードの際に、人工ニューラルネットワークによるパターン認識を利用することによって、前回の撮像画像データと今回の撮像画像データとの差分データを算出して、データの圧縮を行うことができる。
図24(C)は、掌紋認証装置を示しており、筐体5431、表示部5432、掌紋読み取り部5433、配線5434を有している。図24(C)は、手5435の掌紋を取得する様子を示している。また、本発明の一態様は、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子などの生体情報を取得して生体認証を行う装置であってもよい。
図25に、放送システムにおけるデータ伝送を模式的に示す。図25には、放送局6561から送信された電波(放送信号)が、各家庭のテレビジョン受信装置(TV)6560に届けられるまでの経路を示している。TV6560は、受信装置及び表示装置を備えている。人工衛星6562として、例えば、CS衛星、BS衛星などが挙げられる。アンテナ6564として、例えば、BS・110°CSアンテナ、CSアンテナなどが挙げられる。アンテナ6565として、例えば、UHF(Ultra High Frequency)アンテナなどが挙げられる。
電波6566A、6566Bは、衛星放送用の放送信号である。人工衛星6562は電波6566Aを受信すると、地上に向けて電波6566Bを伝送する。各家庭において、電波6566Bはアンテナ6564で受信され、TV6560において衛星TV放送を視聴することができる。あるいは、電波6566Bは他の放送局のアンテナで受信され、放送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブル網を利用して放送信号を各家庭のTV6560に送信する。電波6567A、6567Bは、地上波放送用の放送信号である。電波塔6563は、受信した電波6567Aを増幅して、電波6567Bを送信する。各家庭では、アンテナ6565で電波6567Bを受信することで、TV6560で地上波TV放送を視聴することができる。
放送局6561から電波6566A、又は電波6567Aを発信する前に、放送局6561が有する電子機器によって、映像データのエンコード処理が行われる。このとき、人工ニューラルネットワークによるパターン認識を利用することによって、前回の撮像画像データと今回の撮像画像データとの差分データを算出して、データの圧縮を行うことができる。
また、本実施の形態の映像配信システムは、TV放送用のシステムに限定されるものではない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい。
例えば、高速IPネットワークを通じてカメラの映像データを配信してもよい。例えば、映像データの配信システムは医療現場では、遠隔診断、遠隔診療に用いることができる。画像診断などの医療行為に利用する映像は、より高精細な映像であることが求められており、医療用画像として高解像度(8K、4K、2K)の映像求められる。図26は、映像データの配信システムを利用した救急医療システムを模式的に示す。
救急車6600(救急車;救急搬送車両)と医療機関6601と間、医療機関6601と医療機関6602間の通信は、高速ネットワーク6605を利用して行われる。救急車6600には、カメラ6610、エンコーダ6611、通信装置6612が搭載されている。
カメラ6610は、医療機関6601へ搬送する患者を撮影する。カメラ6610で取得した映像データ6615は、通信装置6612によって非圧縮で送信することもできる。これにより遅延を少なくして、高解像度の映像データ6615を医療機関6601に伝送送することができる。救急車6600と医療機関6601と間の通信に、高速ネットワーク6605を利用できない場合は、エンコーダ6611で映像データを符号化し、符号化した映像データ6616を送ることもできる。このとき、人工ニューラルネットワークによるパターン認識を利用することによって、前述したテレビシステムと同様に映像データデータの圧縮を行うことができる。
医療機関6601では、救急車6600から送られた映像データを通信装置6620で受信される。受信した映像データが非圧縮データであれば、通信装置6620を介して、表示装置6623に送られ、表示される。映像データが圧縮データであれば、デコーダ6621でデータ伸長された後、サーバ6622、及び表示装置6623に送られる。医師は、表示装置6623の画像から、救急車6600の救急隊員への指示、あるいは、患者の治療にあたる医療機関6601内のスタッフに指示を行う。図26の配信システムは高精細な画像を伝送することができので、医療機関6601内において、医師は救急搬送中の患者の細部を確認することができる。そのため、医師は短時間でより的確な指示を救急隊員やスタッフに与えることができ、患者の救命率の向上につながる。
医療機関6601と医療機関6602間の映像データの通信も、上記と同様である。医療機関6601の画像診断装置(CT、MRI等)で取得した医療画像を医療機関6602に伝送することができる。また、ここでは、救急車6600を例に挙げたが、患者を搬送する手段は、ヘリコプターなどの航空機や、船舶でもよい。
なお、本実施の形態で示した電子機器、又はシステムは、他の電子機器、又はシステムと適宜組み合わせることができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、本明細書などで扱うトランジスタに適用することができるトランジスタ200およびトランジスタ201の詳細について、図27乃至図31を用いて説明を行う。
<トランジスタ200>
初めに、トランジスタ200の詳細について説明を行う。
図27(A)は、トランジスタ200を有する半導体装置の上面図である。また、図27(B)は、図27(A)にA1-A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図27(C)は、図27(A)にA3-A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。図27(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図27(A)から(C)に示すように、トランジスタ200は、基板(図示せず)の上に配置された絶縁体224と、絶縁体224の上に配置された金属酸化物406aと、金属酸化物406aの上面の少なくとも一部に接して配置された金属酸化物406bと、金属酸化物406bの上に配置された絶縁体412と、絶縁体412の上に配置された導電体404aと、導電体404aの上に配置された導電体404bと、導電体404bの上に配置された絶縁体419と、絶縁体412、導電体404a、および導電体404b、および絶縁体419の側面に接して配置された絶縁体418と、金属酸化物406bの上面に接し、かつ絶縁体418の側面に接して配置された絶縁体225と、を有する。ここで、図27(B)に示すように、絶縁体418の上面は、絶縁体419の上面と略一致することが好ましい。また、絶縁体225は、絶縁体419、導電体404、絶縁体418、および金属酸化物406を覆って設けられることが好ましい。
以下において、金属酸化物406aと金属酸化物406bをまとめて金属酸化物406という場合がある。なお、トランジスタ200では、金属酸化物406aおよび金属酸化物406bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物406bのみを設ける構成にしてもよい。また、導電体404aと導電体404bをまとめて導電体404という場合がある。なお、トランジスタ200では、導電体404aおよび導電体404bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体404bのみを設ける構成にしてもよい。
導電体440は、絶縁体384の開口の内壁に接して導電体440aが形成され、さらに内側に導電体440bが形成されている。ここで、導電体440aおよび導電体440bの上面の高さと、絶縁体384の上面の高さは同程度にできる。なお、トランジスタ200では、導電体440aおよび導電体440bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体440bのみを設ける構成にしてもよい。
導電体310は、絶縁体214および絶縁体216の開口の内壁に接して導電体310aが形成され、さらに内側に導電体310bが形成されている。よって、導電体310aは導電体440bに接する構成が好ましい。ここで、導電体310aおよび導電体310bの上面の高さと、絶縁体216の上面の高さは同程度にできる。なお、トランジスタ200では、導電体310aおよび導電体310bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体310bのみを設ける構成にしてもよい。
導電体404は、トップゲートとして機能でき、導電体310は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体440は、導電体404と同様にチャネル幅方向に延伸されており、導電体310、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体440の上に積層して、絶縁体214および絶縁体216に埋め込まれた導電体310を設けることにより、導電体440と導電体404の間に絶縁体214および絶縁体216などが設けられ、導電体440と導電体404の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体440と導電体404の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体440と導電体404の間の絶縁耐圧を高めることで、トランジスタ200の信頼性を向上させることができる。よって、絶縁体214および絶縁体216の膜厚を大きくすることが好ましい。なお、導電体440の延伸方向はこれに限られず、例えば、トランジスタ200のチャネル長方向に延伸されてもよい。
ここで、導電体310aおよび導電体440aは、水または水素などの不純物の透過を抑制する機能を有する(透過しにくい)導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体440および導電体310を通じて上層に拡散するのを抑制することができる。なお、導電体310aおよび導電体440aは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体310aおよび導電体440aが酸素の透過を抑制する機能を持つことにより、導電体310bおよび導電体440bが酸化して導電率が低下することを防ぐことができる。
また、導電体310bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体310bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体440bは、配線として機能するため、導電体310bより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体440bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体214は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体214は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体214として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体214より上層に拡散するのを抑制することができる。なお、絶縁体214は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体214は、酸素(例えば、酸素原子または酸素分子など)の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体224などに含まれる酸素が下方拡散するのを抑制することができる。
また、導電体440の上に導電体310を積層して設ける構成にすることにより、導電体440と導電体310の間に絶縁体214を設けることができる。ここで、導電体440bに銅など拡散しやすい金属を用いても、絶縁体214として窒化シリコンなどを設けることにより、当該金属が絶縁体214より上の層に拡散するのを防ぐことができる。
また、絶縁体222は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体222より下層から水素、水などの不純物が絶縁体222より上層に拡散するのを抑制することができる。さらに、絶縁体224などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体224中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体224の水素の脱離量は、昇温脱離ガス分析法(TDS(Thermal Desorption Spectroscopy))において、50℃から500℃の範囲において、水素分子に換算した脱離量が、絶縁体224の面積当たりに換算して、2×1015molecules/cm2以下、好ましくは1×1015molecules/cm2以下、より好ましくは5×1014molecules/cm2以下であればよい。また、絶縁体224は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体412は、第1のゲート絶縁膜として機能でき、絶縁体220、絶縁体222、および絶縁体224は、第2のゲート絶縁膜として機能できる。なお、トランジスタ200では、絶縁体220、絶縁体222、および絶縁体224を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体220、絶縁体222、および絶縁体224のうちいずれか2層を積層した構造にしてもよいし、いずれか1層を用いる構造にしてもよい。
金属酸化物406は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
金属酸化物406は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物406が、インジウム、元素Mおよび亜鉛を有するIn-M-Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
ここで、金属酸化物406aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、金属酸化物406bに用いる金属酸化物における、構成元素中の元素Mの原子数比より大きいことが好ましい。また、金属酸化物406aに用いる金属酸化物において、Inに対する元素Mの原子数比が、金属酸化物406bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、金属酸化物406bに用いる金属酸化物において、元素Mに対するInの原子数比が、金属酸化物406aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。
以上のような金属酸化物を金属酸化物406aとして用いて、金属酸化物406aの伝導帯下端のエネルギーが、金属酸化物406bの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物406aの電子親和力が、金属酸化物406bの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、金属酸化物406aおよび金属酸化物406bにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物406aと金属酸化物406bとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、金属酸化物406aと金属酸化物406bが、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物406bがIn-Ga-Zn酸化物の場合、金属酸化物406aとして、In-Ga-Zn酸化物、Ga-Zn酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は金属酸化物406bに形成されるナローギャップ部分となる。金属酸化物406aと金属酸化物406bとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、金属酸化物406は、領域426a、領域426b、および領域426cを有する。領域426aは、図27(B)に示すように、領域426bと領域426cに挟まれる。領域426bおよび領域426cは、絶縁体225の成膜により低抵抗化された領域であり、領域426aより導電性が高い領域となる。領域426bおよび領域426cは、絶縁体225の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物406bの絶縁体225と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
よって、領域426bおよび領域426cは、領域426aより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)などを用いて測定すればよい。ここで、領域426aの水素または窒素の濃度としては、金属酸化物406bの絶縁体412と重なる領域の中央近傍(例えば、金属酸化物406bの絶縁体412のチャネル長方向の両側面からの距離が概略等しい部分)の水素または窒素の濃度を測定すればよい。
なお、領域426bおよび領域426cは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域426bおよび領域426cは、上記元素の一つまたは複数を含む構成にすればよい。
また、金属酸化物406aは、領域426bおよび領域426cにおいて、元素Mに対するInの原子数比が、金属酸化物406bの元素Mに対するInの原子数比と同程度になることが好ましい。言い換えると、金属酸化物406aは、領域426bおよび領域426cにおける元素Mに対するInの原子数比が、領域426aにおける元素Mに対するInの原子数比より大きいことが好ましい。ここで、金属酸化物406は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ200の作製工程において、金属酸化物406bの膜厚が薄くなり、金属酸化物406bの電気抵抗が大きくなった場合でも、領域426bおよび領域426cにおいて、金属酸化物406aが十分低抵抗化されており、金属酸化物406の領域426bおよび領域426cはソース領域およびドレイン領域として機能させることができる。
図27(B)に示す領域426a近傍の拡大図を、図28(A)に示す。図28(A)に示すように、領域426bおよび領域426cは、金属酸化物406の少なくとも絶縁体225と重なる領域に形成される。ここで、金属酸化物406bの領域426bおよび領域426cの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物406bの領域426aはチャネル形成領域として機能できる。
なお、図27(B)および図28(A)では、領域426a、領域426b、および領域426cが、金属酸化物406bおよび金属酸化物406aに形成されているが、これらの領域は少なくとも金属酸化物406bに形成されていればよい。また、図27(B)などでは、領域426aと領域426bの境界、および領域426aと領域426cの境界を金属酸化物406の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域426bおよび領域426cが金属酸化物406bの表面近傍では導電体404側に張り出し、金属酸化物406aの下面近傍では、絶縁体225側に後退する形状になる場合がある。
トランジスタ200では、図28(A)に示すように、領域426bおよび領域426cが、金属酸化物406の絶縁体225と接する領域と、絶縁体418、および絶縁体412の両端部近傍と重なる領域に形成される。このとき、領域426bおよび領域426cの導電体404と重なる部分は、所謂オーバーラップ領域(Lov領域ともいう)として機能する。Lov領域を有する構造とすることで、金属酸化物406のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図28(B)に示すように、領域426bおよび領域426cが、金属酸化物406の絶縁体225および絶縁体418と重なる領域に形成される構成にしてもよい。なお、図28(B)に示す構成を別言すると、導電体404のチャネル長方向の幅と、領域426aとの幅と、が概略一致している構成である。図28(B)に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図28(B)に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。
このように、領域426bおよび領域426cの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
絶縁体412は、金属酸化物406bの上面に接して配置されることが好ましい。絶縁体412は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体412を金属酸化物406bの上面に接して設けることにより、金属酸化物406bに効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体412中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体412の膜厚は、1nm以上20nm以下とするのが好ましく、例えば、1nm程度の膜厚にすればよい。
絶縁体412は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析(TDS分析)にて、100℃以上700℃以下または100℃以上500℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体412の面積当たりに換算して、1×1014molecules/cm2以上、好ましくは2×1014molecules/cm2以上、より好ましくは4×1014molecules/cm2以上であればよい。
絶縁体412、導電体404、および絶縁体419は、金属酸化物406bと重なる領域を有する。また、絶縁体412、導電体404a、導電体404b、および絶縁体419の側面は略一致することが好ましい。
導電体404aとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物406aまたは金属酸化物406bとして用いることができる金属酸化物を用いることができる。特に、In-Ga-Zn系酸化物のうち、導電性が高い、金属の原子数比が[In]:[Ga]:[Zn]=4:2:3から4.1、およびその近傍値のものを用いることが好ましい。このような導電体404aを設けることで、導電体404bへの酸素の透過を抑制し、酸化によって導電体404bの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体412に酸素を添加し、金属酸化物406bに酸素を供給することが可能となる。これにより、金属酸化物406の領域426aの酸素欠損を低減することができる。
導電体404bは、例えばタングステンなどの金属を用いることができる。また、導電体404bとして、導電体404aに窒素などの不純物を添加して導電体404aの導電性を向上できる導電体を用いてもよい。例えば導電体404bは、窒化チタンなどを用いることが好ましい。また、導電体404bを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
ここで、ゲート電極の機能を有する導電体404が、絶縁体412を介して、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体404の電界によって、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体404の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(s-channel)構造とよぶ。そのため、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース-ドレイン間に大電流を流すことができ、導通時の電流(オン電流)を大きくすることができる。また、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面が、導電体404の電界によって取り囲まれていることから、非導通時のリーク電流(オフ電流)を小さくすることができる。
導電体404bの上に絶縁体419が配置されることが好ましい。また、絶縁体419、導電体404a、導電体404b、および絶縁体412の側面は略一致することが好ましい。絶縁体419は、原子層堆積(ALD:Atomic Layer Deposition)法を用いて成膜することが好ましい。これにより、絶縁体419の膜厚を1nm以上20nm以下程度、好ましくは5nm以上10nm以下程度で成膜することができる。ここで、絶縁体419は、絶縁体418と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
このような絶縁体419を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体419と絶縁体418で導電体404の上面と側面を覆うことができる。これにより、導電体404を介して、水または水素などの不純物が金属酸化物406に混入することを防ぐことができる。このように、絶縁体418と絶縁体419はゲートを保護するゲートキャップとしての機能を有する。
絶縁体418は、絶縁体412、導電体404、および絶縁体419の側面に接して設けられる。また、絶縁体418の上面は、絶縁体419の上面に略一致することが好ましい。絶縁体418は、ALD法を用いて成膜することが好ましい。これにより、絶縁体418の膜厚を1nm以上20nm以下程度、好ましくは1nm以上3nm以下程度、例えば1nmで成膜することができる。
上記の通り、金属酸化物406の領域426bおよび領域426cは、絶縁体225の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が10nm乃至30nm程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体418を形成することにより、金属酸化物406の絶縁体225と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ALD法を用いて、絶縁体418を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。
ここで、絶縁体418は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体412中の酸素が外部に拡散することを防ぐことができる。また、絶縁体412の端部などから金属酸化物406に水素、水などの不純物が浸入するのを抑制することができる。
絶縁体418は、ALD法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体412、導電体404、および絶縁体419の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体404の上に、絶縁体419を設けておくことで、当該異方性エッチングで絶縁体419が一部除去されても、絶縁体418の絶縁体412および導電体404に接する部分を十分残存させることができる。
絶縁体225は、絶縁体419、絶縁体418、金属酸化物406および絶縁体224を覆って設けられる。ここで、絶縁体225は、絶縁体419および絶縁体418の上面に接し、かつ絶縁体418の側面に接して設けられる。絶縁体225は、上述の通り、水素または窒素などの不純物を金属酸化物406に添加して、領域426bおよび領域426cを形成する。このため、絶縁体225は、水素および窒素の少なくとも一方を有することが好ましい。
また、絶縁体225は、金属酸化物406bの上面に加えて、金属酸化物406bの側面および金属酸化物406aの側面に接して設けられることが好ましい。これにより、領域426bおよび領域426cにおいて、金属酸化物406bの側面および金属酸化物406aの側面まで低抵抗化することができる。
また、絶縁体225は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体225として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体225を形成することで、絶縁体225を透過して酸素が浸入し、領域426bおよび領域426cの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体225を透過して水または水素などの不純物が浸入し、領域426bおよび領域426cが過剰に領域426a側に拡張するのを防ぐことができる。
絶縁体225の上に絶縁体280を設けることが好ましい。絶縁体280は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体280および絶縁体225に形成された開口に導電体450aおよび導電体451aと、導電体450bおよび導電体451bと、が配置される。導電体450aおよび導電体451aと、導電体450bおよび導電体451bと、は、導電体404を挟んで対向して設けられることが好ましい。
ここで、絶縁体280および絶縁体225の開口の内壁に接して導電体450aが形成され、さらに内側に導電体451aが形成されている。当該開口の底部の少なくとも一部には金属酸化物406の領域426bが位置しており、導電体450aは領域426bと接する。同様に、絶縁体280および絶縁体225の開口の内壁に接して導電体450bが形成され、さらに内側に導電体451bが形成されている。当該開口の底部の少なくとも一部には金属酸化物406の領域426cが位置しており、導電体450bは領域426cと接する。
ここで、図27(A)にA5-A6の一点鎖線で示す部位の断面図を図29(A)に示す。なお、図29(A)では、導電体450bおよび導電体451bの断面図を示すが、導電体450aおよび導電体451aの構造も同様である。
図27(B)および図29(A)に示すように、導電体450bは、少なくとも金属酸化物406の上面と接し、さらに金属酸化物406の側面と接することが好ましい。特に、図29(A)に示すように、導電体450bは、金属酸化物406のチャネル幅方向のA5側の側面およびA6側の側面双方、または一方と接することが好ましい。また、図27(B)に示すように、導電体450bが、金属酸化物406のチャネル長方向のA2側の側面と接する構成にしてもよい。このように、導電体450bが金属酸化物406の上面に加えて、金属酸化物406の側面と接する構成にすることにより、導電体450bと金属酸化物406のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体450bと金属酸化物406の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。なお、導電体450aおよび導電体451aについても上記と同様のことが言える。
ここで、導電体450aはトランジスタ200のソース領域およびドレイン領域の一方として機能する領域426bと接しており、導電体450bはトランジスタ200のソース領域およびドレイン領域の他方として機能する領域426cと接している。よって、導電体450aおよび導電体451aはソース電極およびドレイン電極の一方として機能でき、導電体450bおよび導電体451bはソース電極およびドレイン電極の他方として機能できる。領域426bおよび領域426cは低抵抗化されているので、導電体450aと領域426bの接触抵抗、および導電体450bと領域426cの接触抵抗を低減し、トランジスタ200のオン電流を大きくすることができる。
ここで、導電体450aおよび導電体450bは、導電体310aなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体280より上層から水素、水などの不純物が導電体451aおよび導電体451bを通じて金属酸化物406に混入するのを抑制することができる。
また、導電体451aおよび導電体451bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体451aおよび導電体451bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
なお、図27(C)および図29(A)では、導電体450aおよび導電体450bが、金属酸化物406aおよび金属酸化物406bの両方と接しているが、これに限られず、例えば、金属酸化物406bのみと接する構成にしてもよい。また、導電体450a、導電体451a、導電体450b、および導電体451bの上面の高さは同程度にできる。また、トランジスタ200では、導電体450aと導電体451aを積層にし、導電体450bと導電体451bを積層にする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体451aと導電体451bのみを設ける構成にしてもよい。
また、図29(A)では、絶縁体224が、導電体450aおよび導電体450bが設けられる開口の底部になっているが、本実施の形態はこれに限られるものではない。図29(B)に示すように、絶縁体222が、導電体450aおよび導電体450bが設けられる開口の底部になる場合もある。図29(A)に示す場合は、導電体450b(導電体450a)が、絶縁体224、金属酸化物406a、金属酸化物406b、絶縁体225、および絶縁体280と接する。図29(B)に示す場合では、導電体450b(導電体450a)が、絶縁体222、絶縁体224、金属酸化物406a、金属酸化物406b、絶縁体225、および絶縁体280と接する。
次に、トランジスタ200の構成材料について説明する。
<<基板>>
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が1×10-3/K以下、5×10-5/K以下、または1×10-5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
<<絶縁体>>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体222、絶縁体214として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体222および絶縁体214としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体222および絶縁体214は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
絶縁体384、絶縁体216、絶縁体220、絶縁体224および絶縁体412としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体384、絶縁体216、絶縁体220、絶縁体224および絶縁体412としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体224および絶縁体412において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物406と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物406に混入することを抑制することができる。また、例えば、絶縁体224および絶縁体412において、酸化シリコンまたは酸化窒化シリコンを金属酸化物406と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体384、絶縁体216、および絶縁体280は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体384、絶縁体216、および絶縁体280は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体384、絶縁体216、および絶縁体280は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体418および絶縁体419としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体418および絶縁体419としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
<<導電体>>
導電体404a、導電体404b、導電体310a、導電体310b、導電体450a、導電体450b、導電体451aおよび導電体451bとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記導電体、特に導電体404a、導電体310a、導電体450a、および導電体450bとして、金属酸化物406に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物406に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
<<金属酸化物406に適用可能な金属酸化物>>
以下に、本発明に係る金属酸化物406について説明する。金属酸化物406として、酸化物半導体として機能する金属酸化物を用いることが好ましい。
金属酸化物406は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、金属酸化物406が、インジウム、元素M及び亜鉛を有する場合を考える。なお、金属酸化物406が有するインジウム、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
以下に、図30(A)、図30(B)、および図30(C)を用いて、金属酸化物406が有するインジウム、元素Mおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図30(A)、図30(B)、および図30(C)には、酸素の原子数比については記載しない。また、金属酸化物406が有するインジウム、元素M、および亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
図30(A)、図30(B)、および図30(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1-α):1の原子数比(-1≦α≦1)となるライン、[In]:[M]:[Zn]=(1+α):(1-α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1-α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1-α):4の原子数比となるライン、および[In]:[M]:[Zn]=(1+α):(1-α):5の原子数比となるラインを表す。
また、一点鎖線は、[In]:[M]:[Zn]=5:1:βの原子数比(β≧0)となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、および[In]:[M]:[Zn]=1:4:βの原子数比となるラインを表す。
また、図30(A)、図30(B)、および図30(C)に示す、[In]:[M]:[Zn]=0:2:1の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある(二相共存、三相共存など)。例えば、原子数比が[In]:[M]:[Zn]=0:2:1の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が[In]:[M]:[Zn]=1:0:0の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図30(A)に示す領域Aは、金属酸化物406が有する、インジウム、元素M、および亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度(電子移動度)を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が[In]:[M]:[Zn]=0:1:0、およびその近傍値である場合(例えば図30(C)に示す領域C)は、絶縁性が高くなる。
例えば、金属酸化物406bに用いる金属酸化物は、キャリア移動度が高い、図30(A)の領域Aで示される原子数比を有することが好ましい。金属酸化物406bに用いる金属酸化物は、例えばIn:Ga:Zn=4:2:3から4.1、およびその近傍値程度になるようにすればよい。一方、金属酸化物406aに用いる金属酸化物は、絶縁性が比較的高い、図30(C)の領域Cで示される原子数比を有することが好ましい。金属酸化物406aに用いる金属酸化物は、例えばIn:Ga:Zn=1:3:4程度になるようにすればよい。
特に、図30(B)に示す領域Bでは、領域Aの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。
なお、領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、およびその近傍値を含む。近傍値には、例えば、[In]:[M]:[Zn]=5:3:4が含まれる。また、領域Bは、[In]:[M]:[Zn]=5:1:6、およびその近傍値、および[In]:[M]:[Zn]=5:1:7、およびその近傍値を含む。
また、金属酸化物406として、In-M-Zn酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のIn-M-Zn酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。例えば、金属酸化物406に用いるスパッタリングターゲットの組成がIn:Ga:Zn=4:2:4.1[原子数比]の場合、成膜される金属酸化物の組成は、In:Ga:Zn=4:2:3[原子数比]の近傍となる場合がある。また、金属酸化物406に用いるスパッタリングターゲットの組成がIn:Ga:Zn=5:1:7[原子数比]の場合、成膜される金属酸化物の組成は、In:Ga:Zn=5:1:6[原子数比]の近傍となる場合がある。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物406をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。
<<金属酸化物の構成>>
以下では、OSトランジスタに用いることができるCAC(Cloud-Aligned Composite)-OSの構成について説明する。
なお、本明細書等において、CAAC(c-axis aligned crystal)、及びCAC(Cloud-Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
CAC-OSまたはCAC-metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OSまたはCAC-metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OSまたはCAC-metal oxideに付与することができる。CAC-OSまたはCAC-metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC-OSまたはCAC-metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、CAC-OSまたはCAC-metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
また、CAC-OSまたはCAC-metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC-OSまたはCAC-metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC-OSまたはCAC-metal oxideをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、CAC-OSまたはCAC-metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
<<金属酸化物の構造>>
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)および非晶質酸化物半導体などがある。
CAAC-OSは、c軸配向性を有し、かつa-b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、CAAC-OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
CAAC-OSは結晶性の高い酸化物半導体である。一方、CAAC-OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC-OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC-OSを有する酸化物半導体は熱に強く、信頼性が高い。
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。
a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a-like OSは、鬆または低密度領域を有する。即ち、a-like OSは、nc-OSおよびCAAC-OSと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a-like OS、nc-OS、CAAC-OSのうち、二種以上を有していてもよい。
<<金属酸化物を有するトランジスタ>>
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。
なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、金属酸化物406bの領域426aにおけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物406bの領域426aにおけるキャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10-9/cm3以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、金属酸化物406bの領域426a中の不純物濃度を低減することが有効である。また、金属酸化物406bの領域426a中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
<<不純物>>
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物406bの領域426aにおけるシリコンや炭素の濃度(SIMSにより得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物406bの領域426aにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる金属酸化物406bの領域426a中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、金属酸化物406bの領域426aに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物406bの領域426aにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物406bの領域426a中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、金属酸化物406bの領域426aに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物406bの領域426a中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。
金属酸化物406bの領域426a中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
<トランジスタ201>
次に、トランジスタ200とは異なる構成例として、トランジスタ201の詳細について説明を行う。
図31(A)は、トランジスタ201を有する半導体装置の上面図である。また、図31(B)は、図31(A)にA1-A2の一点鎖線で示す部位の断面図であり、トランジスタ201のチャネル長方向の断面図でもある。また、図31(C)は、図31(A)にA3-A4の一点鎖線で示す部位の断面図であり、トランジスタ201のチャネル幅方向の断面図でもある。図31(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ201の構成要素のうち、トランジスタ200と共通のものについては、符号を同じくする。
図31(A)から(C)に示すように、トランジスタ201は、基板(図示せず)の上に配置された絶縁体224と、絶縁体224の上に配置された金属酸化物406aと、金属酸化物406aの上面の少なくとも一部に接して配置された金属酸化物406bと、金属酸化物406bの上面の少なくとも一部に接して配置された導電体452aおよび導電体452bと、金属酸化物406bの上面の少なくとも一部に接し且つ導電体452aおよび導電体452bの上に配置された金属酸化物406cと、金属酸化物406cの上に配置された絶縁体412と、絶縁体412の上に配置された導電体405aと、導電体405aの上に配置された導電体405bと、導電体405bの上に配置された絶縁体420と、を有する。
導電体405(導電体405aおよび導電体405b)は、トップゲートとして機能でき、導電体310は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体405aは、図27の導電体404aと同様の材料を用いて設けることができる。導電体405bは、図27の導電体404bと同様の材料を用いて設けることができる。
導電体452aはソース電極またはドレイン電極の一方としての機能を有し、導電体452bはソース電極またはドレイン電極の他方としての機能を有する。
導電体452a、452bは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、2層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
トランジスタ201において、チャネルは金属酸化物406bに形成されることが好ましい。そのため、金属酸化物406cは金属酸化物406bよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物406cは、金属酸化物406aと同様の材料を用いればよい。
トランジスタ201は、金属酸化物406cを設けることで、トランジスタ201を埋め込みチャネル型のトランジスタとすることができる。また、導電体452aおよび導電体452bの端部の酸化を防ぐことができる。また、導電体405と導電体452a(または導電体405と導電体452b)との間のリーク電流を防ぐことができる。なお、金属酸化物406cは、場合によっては省略してもよい。
また、金属酸化物406bは、領域426dを有する。領域426dは、図31(B)に示すように、金属酸化物406bが、導電体452a、及び導電体452bと接する領域に位置する。領域426dは、導電体452a、及び導電体452bの成膜時によるダメージと、当該成膜雰囲気に含まれる窒素などの不純物が添加されることと、によって形成される。これによって、金属酸化物406bの領域426dにおいて、添加された不純物元素により酸素欠損が形成され、更に当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。なお、導電体452a、及び導電体452bの成膜条件次第では、領域426dは、金属酸化物406bの界面にのみ形成される場合がある。
絶縁体420は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体420として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
トランジスタ201は、絶縁体420を設けることで、導電体405が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物406へ侵入することを防ぐことができる。
トランジスタ201は、トランジスタ200と比べて、金属酸化物406bと電極(ソース電極またはドレイン電極)との接触面積を大きくすることができる。また、図27に示す領域426bおよび領域426cを作製する工程が不要になる。そのため、トランジスタ201は、トランジスタ200よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。
トランジスタ201のその他の構成要素の詳細は、トランジスタ200の記載を参照すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(本明細書等の記載に関する付記)
以上の実施の形態における各構成の説明について、以下に付記する。
<実施の形態で述べた本発明の一態様に関する付記>
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)と、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)と、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
<序数詞に関する付記>
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
<図面を説明する記載に関する付記>
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
<言い換え可能な記載に関する付記>
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが2つ以上のゲートを有するとき(この構成をデュアルゲート構造という場合がある)、それらのゲートを第1ゲート、第2ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する2つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
<語句の定義に関する付記>
以下では、上記実施の形態中で言及した語句の定義について説明する。
<<半導体の不純物について>>
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にDOS(Density of States)が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、水素(水にも含まれる)、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
<<トランジスタについて>>
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソース‐ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
<<スイッチについて>>
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
<<接続について>>
本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するX、Yなどは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。又は、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
<<平行、垂直について>>
本明細書において、「平行」とは、二つの直線が-10°以上10°以下の角度で配置されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が-30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。