CN115552408A - 半导体装置及电子设备 - Google Patents

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CN115552408A CN202180034710.4A CN202180034710A CN115552408A CN 115552408 A CN115552408 A CN 115552408A CN 202180034710 A CN202180034710 A CN 202180034710A CN 115552408 A CN115552408 A CN 115552408A
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青木健
黑川义元
上妻宗广
金村卓郎
井上达则
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Semiconductor Energy Laboratory Co Ltd
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Abstract

本发明的一个方式提供一种电路面积小且功耗低的半导体装置。一种半导体装置，包括第一至第四单元、电流镜电路、第一至第四布线，并且第一至第四单元的每一个包括第一晶体管、第二晶体管以及电容器。在第一至第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。第一布线与第一单元及第二单元的第二晶体管的第一端子电连接，第二布线与第三单元及第四单元的第二晶体管的第一端子电连接，第三布线与第一单元及第三单元的电容器的第二端子电连接，第四布线与第二单元及第四单元的电容器的第二端子电连接。电流镜电路与第一布线及第二布线电连接。

Description

半导体装置及电子设备
技术领域
本发明的一个方式涉及一种半导体装置及电子设备。
本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、工作方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、传感器、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。
背景技术
现在，以人脑结构为模型的集成电路的开发日益火热。该集成电路组装有作为脑子结构的电子电路且包括相当于人脑的“神经元”及“神经突触”的电路。因此，有时将上述集成电路称为“神经形性(neuro-morphic)”、“脑子形性(brain-morphic)”或“脑子激发(brain-inspire)”。该集成电路具有非诺依曼型体系结构，与随着处理速度的增加功耗也变高的诺依曼型体系结构相比，可以期待以极低功耗进行并列处理。
包括“神经元”及“神经突触”的模仿神经网络的数据处理模型被称为人工神经网络(ANN)。通过利用人工神经网络，甚至可以以与人等同或者超过人的精度进行推断。在人工神经网络中，主要进行神经元输出的权重之和的运算，即积和运算。
例如，专利文献1公开了将使用OS晶体管(有时被称为氧化物半导体晶体管)的存储单元用于执行积和运算的电路的发明。OS晶体管是指在沟道形成区域中含有金属氧化物半导体的晶体管，该晶体管的关电流极小(例如，非专利文献1及2)。此外，已制造了使用OS晶体管的各种半导体装置(例如，非专利文献3及4)。OS晶体管的制造工序可以纳入现有Si晶体管(在沟道形成区域中含有Si的晶体管)的CMOS工序，OS晶体管可以层叠在Si晶体管上(例如，非专利文献4)。
[专利文献1]日本专利申请公开第2017-168099号公报
[非专利文献]
[非专利文献1]S.Yamazaki et al.，“Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics，”Jpn.J.Appl.Phys.，vol.53，04ED18(2014).
[非专利文献2]K.Kato et al.，“Evaluation of Off-State CurrentCharacteristics of Transistor Using Oxide Semiconductor Material，Indium-Gallium-Zinc Oxide，”Jpn.J.Appl.Phys.，vol.51，021201(2012).
[非专利文献3]S.Amano et al.，“Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency，“SID Symp.Dig.Papers，vol.41，pp.626-629(2010).
[非专利文献4]T.Ishizu et al.，“Embedded Oxide Semiconductor Memories：AKey Enabler for Low-Power ULSI，”ECS Tran.，vol.79，pp.149-156(2017).
[先行技术文献]
[专利文献]
[非专利文献]
发明内容
发明所要解决的技术问题
在使用数字电路执行积和运算的情况下，使用数字乘法电路执行作为乘数的数字数据(乘数数据)与作为被乘数的数字数据(被乘数数据)相乘的运算。然后，使用数字加法电路执行通过该乘法得到的数字数据(积数据)的加法运算，以取得作为该积和运算的结果的数字数据(积和数据)。作为数字乘法电路及数字加法电路的需求，优选能够处理多位运算。但是，在此情况下，数字乘法电路及数字加法电路的电路规模均增大，这可能会导致整个运算电路的电路面积及功耗的增加。
此外，人工神经网络除了进行积和运算以外还进行激活函数的运算。如果使用数字电路执行激活函数的运算，则如上所述那样可能会导致整个运算电路的电路面积及功耗的增加。此外，如果使用模拟电路而不使用数字乘法电路及数字加法电路进行积和运算，则该模拟电路所输出的运算结果成为模拟信号，由此为了将该运算结果输入到进行激活函数的运算的数字电路而需要将该运算结果从模拟信号转换成数字信号一次。再者，该数字电路输出作为数字信号的运算结果，由此在使用该运算结果再次进行积和运算时需要将该运算结果的数字信号转换成模拟信号，以将其输入到该模拟电路。尤其是，人工神经网络反复进行积和运算及激活函数的运算，由此在模拟电路和数字电路混合在一起的电路中，频繁地转换数字信号和模拟信号。由此，有时转换数字信号和模拟信号的电路的功耗也可能会增加。
本发明的一个方式的目的之一是提供一种能够进行积和运算及/或激活函数的运算的半导体装置。此外，本发明的一个方式的目的之一是提供一种功耗低的半导体装置。
此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置等。此外，本发明的一个方式的目的之一是提供一种包括上述半导体装置的电子设备。
注意，本发明的一个方式的目的不局限于上述目的。上述目的并不妨碍其他目的的存在。其他目的是指将在下面的记载中描述的上述以外的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的目的。本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式不一定需要实现所有的上述目的及其他目的。
解决技术问题的手段
(1)
本发明的一个方式是一种半导体装置，包括第一单元、第二单元、第三单元、第四单元、电流镜电路、第一布线、第二布线、第三布线及第四布线。第一单元、第二单元、第三单元及第四单元的每一个包括第一晶体管、第二晶体管及电容器。在第一单元、第二单元、第三单元及第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。第一单元的第二晶体管的第一端子与第一布线电连接，第一单元的电容器的第二端子与第三布线电连接。第二单元的第二晶体管的第一端子与第一布线电连接，第二单元的电容器的第二端子与第四布线电连接。第三单元的第二晶体管的第一端子与第二布线电连接，第三单元的电容器的第二端子与第三布线电连接。第四单元的第二晶体管的第一端子与第二布线电连接，第四单元的电容器的第二端子与第四布线电连接。电流镜电路与第一布线及第二布线电连接，电流镜电路具有使对应于第一布线的电位的电流流过第二布线的功能。第一数据根据第一电位和第二电位的差异而设定，第二数据根据第三电位和第四电位的差异而设定。第一单元具有在第一单元的电容器的第一端子中保持第一电位的功能，第二单元具有在第二单元的电容器的第一端子中保持第二电位的功能，第三单元具有在第三单元的电容器的第一端子中保持第二电位的功能，第四单元具有在第四单元的电容器的第一端子中保持第一电位的功能。第三布线被输入第三电位，并且第四布线被输入第四电位，使得从电流镜电路流至第二布线的电流量减去从第二布线流至第三单元的第二晶体管的第一端子的电流量及从第二布线流至第四单元的第二晶体管的第一端子的电流量而得的电流量对应于第一数据与第二数据之积。
(2)
此外，本发明的一个方式是一种半导体装置，包括m个(m为1以上的整数)第一单元、m个第二单元、m个第三单元、m个第四单元、电流镜电路、第一布线、第二布线、m个第三布线及m个第四布线。m个第一单元、m个第二单元、m个第三单元及m个第四单元的每一个包括第一晶体管、第二晶体管及电容器。在m个第一单元、m个第二单元、m个第三单元及m个第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。m个第一单元的每一个的第二晶体管的第一端子与第一布线电连接，第i个(i为1以上且m以下的整数)第一单元的电容器的第二端子与第i个第三布线电连接。m个第二单元的每一个的第二晶体管的第一端子与第一布线电连接，第i个第二单元的电容器的第二端子与第i个第四布线电连接。m个第三单元的每一个的第二晶体管的第一端子与第二布线电连接，第i个第三单元的电容器的第二端子与第i个第三布线电连接。m个第四单元的每一个的第二晶体管的第一端子与第二布线电连接，第i个第四单元的电容器的第二端子与第i个第四布线电连接。电流镜电路与第一布线及第二布线电连接，电流镜电路具有使对应于第一布线的电位的电流流过第二布线的功能。在与第i个第三布线电连接的第一单元及第三单元的每一个中，第一单元具有在第一单元的电容器的第一端子中保持电位VWα[i]的功能，第三单元具有在第三单元的电容器的第一端子中保持电位VWβ[i]的功能。此外，在与第i个第四布线电连接的第二单元及第四单元的每一个中，第二单元具有在第二单元的电容器的第一端子中保持电位VWβ[i]的功能，第四单元具有在第四单元的电容器的第一端子中保持电位VWα[i]的功能。第i个第三布线被输入电位VXα[i]，并且第i个第四布线被输入电位VXβ[i]，使得从电流镜电路流至第二布线的电流量减去从第二布线流至m个第三单元的每一个的第二晶体管的第一端子的电流量之和及从第二布线流至m个第四单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量对应于算式(A1)的值。
[算式1]
Figure BDA0003938355570000061
(3)
此外，本发明的一个方式是一种半导体装置，包括第一单元、第二单元、第三单元、第四单元、第一电流源、第二电流源、减法电路、第一布线、第二布线、第三布线及第四布线。第一单元、第二单元、第三单元及第四单元的每一个包括第一晶体管、第二晶体管及电容器。在第一单元、第二单元、第三单元及第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。第一单元的第二晶体管的第一端子与第一布线电连接，第一单元的电容器的第二端子与第三布线电连接。第二单元的第二晶体管的第一端子与第一布线电连接，第二单元的电容器的第二端子与第四布线电连接。第三单元的第二晶体管的第一端子与第二布线电连接，第三单元的电容器的第二端子与第三布线电连接。第四单元的第二晶体管的第一端子与第二布线电连接，第四单元的电容器的第二端子与第四布线电连接。第一电流源与第一布线电连接，第二电流源与第二布线电连接。此外，从第一电流源流过第一布线的电流量为从第二电流源流过第二布线的电流量的0.9倍以上且1.1倍以下。此外，减法电路的第一输入端子与第一布线电连接，减法电路的第二输入端子与第二布线电连接。第一数据根据第一电位和第二电位的差异而设定，第二数据根据第三电位和第四电位的差异而设定。第一单元具有在第一单元的电容器的第一端子中保持第一电位的功能，第二单元具有在第二单元的电容器的第一端子中保持第二电位的功能，第三单元具有在第三单元的电容器的第一端子中保持第二电位的功能，第四单元具有在第四单元的电容器的第一端子中保持第一电位的功能。第三布线被输入第三电位，并且第四布线被输入第四电位，使得从第一电流源流至第一布线的电流量减去从第一布线流至第一单元及第二单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第一输入端子，并且从第二电流源流至第二布线的电流量减去从第二布线流至第三单元及第四单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第二输入端子。由此，从减法电路的输出端子输出对应于第一数据与第二数据之积的电压。
(4)
本发明的一个方式是一种半导体装置，包括m个(m为1以上的整数)第一单元、m个第二单元、m个第三单元、m个第四单元、第一电流源、第二电流源、减法电路、第一布线、第二布线、m个第三布线及m个第四布线。m个第一单元、m个第二单元、m个第三单元及m个第四单元的每一个包括第一晶体管、第二晶体管及电容器。在m个第一单元、m个第二单元、m个第三单元及m个第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。m个第一单元的每一个的第二晶体管的第一端子与第一布线电连接，第i个(i为1以上且m以下的整数)第一单元的电容器的第二端子与第i个第三布线电连接。m个第二单元的每一个的第二晶体管的第一端子与第一布线电连接，第i个第二单元的电容器的第二端子与第i个第四布线电连接。m个第三单元的每一个的第二晶体管的第一端子与第二布线电连接，第i个第三单元的电容器的第二端子与第i个第三布线电连接。m个第四单元的每一个的第二晶体管的第一端子与第二布线电连接，第i个第四单元的电容器的第二端子与第i个第四布线电连接。第一电流源与第一布线电连接，第二电流源与第二布线电连接。此外，从第一电流源流过第一布线的电流量为从第二电流源流过第二布线的电流量的0.9倍以上且1.1倍以下。此外，减法电路的第一输入端子与第一布线电连接，减法电路的第二输入端子与第二布线电连接。在与第i个第三布线电连接的第一单元及第三单元的每一个中，第一单元具有在第一单元的电容器的第一端子中保持电位VWα[i]的功能，第三单元具有在第三单元的电容器的第一端子中保持电位VWβ[i]的功能。此外，在与第i个第四布线电连接的第二单元及第四单元的每一个中，第二单元具有在第二单元的电容器的第一端子中保持电位VWβ[i]的功能，第四单元具有在第四单元的电容器的第一端子中保持电位VWα[i]的功能。第i个第三布线被输入电位VXα[i]，并且第i个第四布线被输入电位VXβ[i]，使得从第一电流源流至第一布线的电流量减去从第一布线流至m个第一单元及第二单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第一输入端子，并且从第二电流源流至第二布线的电流量减去从第二布线流至m个第三单元及第四单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第二输入端子。由此，从减法电路的输出端子输出对应于算式(A2)的值的电压。
[算式2]
Figure BDA0003938355570000081
(5)
此外，本发明的一个方式是一种半导体装置，包括第一单元、第二单元、第三单元、第四单元、第一布线、第二布线及第三布线。第一单元、第二单元、第三单元及第四单元的每一个包括第一晶体管、第二晶体管及电容器。此外，在第一单元、第二单元、第三单元及第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接，第一晶体管的栅极与第一布线电连接。此外，第二布线与第一单元的第一晶体管的第二端子及第四单元的第一晶体管的第二端子电连接，并且第三布线与第二单元的第一晶体管的第二端子及第三单元的第一晶体管的第二端子电连接。
(6)
此外，本发明的一个方式是一种半导体装置，包括第一单元、第二单元、第三单元、第四单元、第一布线、第二布线、第三布线、第四布线、第五布线、第六布线及第七布线。此外，第一单元、第二单元、第三单元及第四单元的每一个包括第一晶体管、第二晶体管及电容器。在第一单元、第二单元、第三单元及第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。第一单元的第二晶体管的第一端子与第四布线电连接，第一单元的电容器的第二端子与第六布线电连接，第一单元的第一晶体管的第二端子与第二布线电连接，第一单元的第一晶体管的栅极与第一布线电连接。第二单元的第二晶体管的第一端子与第四布线电连接，第二单元的电容器的第二端子与第七布线电连接，第二单元的第一晶体管的第二端子与第三布线电连接，第二单元的第一晶体管的栅极与第一布线电连接。第三单元的第二晶体管的第一端子与第五布线电连接，第三单元的电容器的第二端子与第六布线电连接，第三单元的第一晶体管的第二端子与第三布线电连接，第三单元的第一晶体管的栅极与第一布线电连接。第四单元的第二晶体管的第一端子与第五布线电连接，第四单元的电容器的第二端子与第七布线电连接，第四单元的第一晶体管的第二端子与第二布线电连接，并且第四单元的第一晶体管的栅极与第一布线电连接。
(7)
此外，本发明的一个方式是上述(6)所示的半导体装置，优选包括电流镜电路。此外，电流镜电路优选与第四布线及第五布线电连接。此外，电流镜电路具有使对应于第四布线的电位的电流流过第五布线的功能。
(8)
此外，本发明的一个方式是上述(7)所示的半导体装置，优选得到第一数据与第二数据之积。第一数据根据第一电位和第二电位的差异而设定，第二数据根据第三电位和第四电位的差异而设定。此外，第一单元具有在第一单元的电容器的第一端子中保持第一电位的功能，第二单元具有在第二单元的电容器的第一端子中保持第二电位的功能，第三单元具有在第三单元的电容器的第一端子中保持第二电位的功能，第四单元具有在第四单元的电容器的第一端子中保持第一电位的功能。第六布线被输入第三电位，并且第七布线被输入第四电位，使得从电流镜电路流至第五布线的电流量减去从第五布线流至第三单元的第二晶体管的第一端子的电流量及从第五布线流至第四单元的第二晶体管的第一端子的电流量而得的电流量对应于第一数据与第二数据之积。
(9)
此外，本发明的一个方式是上述(6)所示的半导体装置，优选包括第一电流源、第二电流源及减法电路。此外，第一电流源优选与第四布线电连接，第二电流源优选与第五布线电连接。此外，减法电路的第一输入端子优选与第四布线电连接，减法电路的第二输入端子优选与第五布线电连接。此外，从第一电流源流过第四布线的电流量优选为从第二电流源流过第五布线的电流量的0.9倍以上且1.1倍以下。
(10)
此外，本发明的一个方式是上述(9)所示的半导体装置，优选得到第一数据与第二数据之积。第一数据根据第一电位和第二电位的差异而设定，第二数据根据第三电位和第四电位的差异而设定。第一单元具有在第一单元的电容器的第一端子中保持第一电位的功能，第二单元具有在第二单元的电容器的第一端子中保持第二电位的功能，第三单元具有在第三单元的电容器的第一端子中保持第二电位的功能，第四单元具有在第四单元的电容器的第一端子中保持第一电位的功能。第六布线被输入第三电位，并且第七布线被输入第四电位，使得从第一电流源流至第四布线的电流量减去从第四布线流至第一单元及第二单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第一输入端子，并且从第二电流源流至第五布线的电流量减去从第五布线流至第三单元及第四单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第二输入端子。由此，从减法电路的输出端子输出对应于第一数据与第二数据之积的电压。
(11)
此外，本发明的一个方式是一种半导体装置，包括m个(m为1以上的整数)第一单元、m个第二单元、m个第三单元、m个第四单元、电流镜电路、m个第一布线、第二布线、第三布线、第四布线、第五布线、m个第六布线及m个第七布线。此外，m个第一单元、m个第二单元、m个第三单元及m个第四单元的每一个包括第一晶体管、第二晶体管及电容器。在m个第一单元、m个第二单元、m个第三单元及m个第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。m个第一单元的每一个的第二晶体管的第一端子与第四布线电连接，第i个(i为1以上且m以下的整数)第一单元的电容器的第二端子与第i个第六布线电连接，m个第一单元的每一个的第一晶体管的第二端子与第二布线电连接，第i个第一单元的第一晶体管的栅极与第i个第一布线电连接。m个第二单元的每一个的第二晶体管的第一端子与第四布线电连接，第i个第二单元的电容器的第二端子与第i个第七布线电连接，m个第二单元的每一个的第一晶体管的第二端子与第三布线电连接，第i个第二单元的第一晶体管的栅极与第i个第一布线电连接。m个第三单元的每一个的第二晶体管的第一端子与第五布线电连接，第i个第三单元的电容器的第二端子与第i个第六布线电连接，m个第三单元的每一个的第一晶体管的第二端子与第三布线电连接，第i个第三单元的第一晶体管的栅极与第i个第一布线电连接。m个第四单元的每一个的第二晶体管的第一端子与第五布线电连接，第i个第四单元的电容器的第二端子与第i个第七布线电连接，m个第四单元的每一个的第一晶体管的第二端子与第二布线电连接，第i个第四单元的第一晶体管的栅极与第i个第一布线电连接。再者，电流镜电路与第四布线及第五布线电连接。此外，电流镜电路具有使对应于第四布线的电位的电流流过第五布线的功能。此外，在与第i个第六布线电连接的第一单元及第三单元的每一个中，第一单元具有在第一单元的电容器的第一端子中保持电位VWα[i]的功能，第三单元具有在第三单元的电容器的第一端子中保持电位VWβ[i]的功能。此外，在与第i个第七布线电连接的第二单元及第四单元的每一个中，第二单元具有在第二单元的电容器的第一端子中保持电位VWβ[i]的功能，第四单元具有在第四单元的电容器的第一端子中保持电位VWα[i]的功能。第i个第六布线被输入电位VXα[i]，并且第i个第七布线被输入电位VXβ[i]，使得从电流镜电路流至第五布线的电流量减去从第五布线流至m个第三单元的每一个的第二晶体管的第一端子的电流量之和及从第五布线流至m个第四单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量对应于算式(A3)的值。
[算式3]
Figure BDA0003938355570000121
(12)
此外，本发明的一个方式是一种半导体装置，包括m个(m为1以上的整数)第一单元、m个第二单元、m个第三单元、m个第四单元、第一电流源、第二电流源、减法电路、m个第一布线、第二布线、第三布线、第四布线、第五布线、m个第六布线及m个第七布线。此外，m个第一单元、m个第二单元、m个第三单元及m个第四单元的每一个包括第一晶体管、第二晶体管及电容器。在m个第一单元、m个第二单元、m个第三单元及m个第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。m个第一单元的每一个的第二晶体管的第一端子与第四布线电连接，第i个(i为1以上且m以下的整数)第一单元的电容器的第二端子与第i个第六布线电连接，m个第一单元的每一个的第一晶体管的第二端子与第二布线电连接，第i个第一单元的第一晶体管的栅极与第i个第一布线电连接。m个第二单元的每一个的第二晶体管的第一端子与第四布线电连接，第i个第二单元的电容器的第二端子与第i个第七布线电连接，m个第二单元的每一个的第一晶体管的第二端子与第三布线电连接，第i个第二单元的第一晶体管的栅极与第i个第一布线电连接。m个第三单元的每一个的第二晶体管的第一端子与第五布线电连接，第i个第三单元的电容器的第二端子与第i个第六布线电连接，m个第三单元的每一个的第一晶体管的第二端子与第三布线电连接，第i个第三单元的第一晶体管的栅极与第i个第一布线电连接。m个第四单元的每一个的第二晶体管的第一端子与第五布线电连接，第i个第四单元的电容器的第二端子与第i个第七布线电连接，m个第四单元的每一个的第一晶体管的第二端子与第二布线电连接，第i个第四单元的第一晶体管的栅极与第i个第一布线电连接。再者，第一电流源与第四布线电连接，第二电流源与第五布线电连接。此外，从第一电流源流过第四布线的电流量为从第二电流源流过第五布线的电流量的0.9倍以上1.1倍以下。此外，减法电路的第一输入端子与第四布线电连接，减法电路的第二输入端子与第五布线电连接。在与第i个第六布线电连接的第一单元及第三单元的每一个中，第一单元具有在第一单元的电容器的第一端子中保持电位VWα[i]的功能，第三单元具有在第三单元的电容器的第一端子中保持电位VWβ[i]的功能。此外，在与第i个第七布线电连接的第二单元及第四单元的每一个中，第二单元具有在第二单元的电容器的第一端子中保持电位VWβ[i]的功能，第四单元具有在第四单元的电容器的第一端子中保持电位VWα[i]的功能。第i个第六布线被输入电位VXα[i]，并且第i个第七布线被输入电位VXβ[i]，使得从第一电流源流至第四布线的电流量减去从第四布线流至m个第一单元及第二单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第一输入端子，并且从第二电流源流至第五布线的电流量减去从第五布线流至m个第三单元及第四单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第二输入端子。由此，从减法电路的输出端子输出对应于算式(A4)的值的电压。
[算式4]
Figure BDA0003938355570000141
(13)
此外，本发明的一个方式是一种半导体装置，包括第一单元、第二单元、第三单元、第四单元、第一电流镜电路、第二电流镜电路及第三电流镜电路。此外，第一单元、第二单元、第三单元及第四单元的每一个包括第一晶体管、第二晶体管及电容器。在第一单元、第二单元、第三单元及第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。此外，第一单元的第一晶体管的栅极与第二单元的第一晶体管的栅极、第三单元的第一晶体管的栅极及第四单元的第一晶体管的栅极电连接。第一电流镜电路的第一端子与第一单元的第二晶体管的第一端子电连接，第一电流镜电路的第二端子与第四单元的第二晶体管的第一端子电连接。第二电流镜电路的第一端子与第三单元的第二晶体管的第一端子电连接，第二电流镜电路的第二端子与第二单元的第二晶体管的第一端子电连接。第三电流镜电路的第一端子与第二单元的第二晶体管的第一端子电连接，第三电流镜电路的第二端子与第四单元的第二晶体管的第一端子电连接。此外，第一电流镜电路具有使对应于第一电流镜电路的第一端子的电位的电流从第一电流镜电路的第一端子及第二端子流出外部的功能。此外，第二电流镜电路具有使对应于第二电流镜电路的第一端子的电位的电流从第二电流镜电路的第一端子及第二端子流出外部的功能。此外，第三电流镜电路具有使对应于第三电流镜电路的第一端子的电位的电流从第三电流镜电路的第一端子及第二端子流入内部的功能。
(14)
此外，本发明的一个方式是上述(13)所示的半导体装置，第一单元的电容器的第二端子优选与第三单元的电容器的第二端子电连接，第一单元的第一晶体管的第二端子优选与第四单元的第一晶体管的第二端子电连接，第二单元的电容器的第二端子优选与第四单元的电容器的第二端子电连接，第二单元的第一晶体管的第二端子优选与第三单元的第一晶体管的第二端子电连接。
(15)
此外，本发明的一个方式是上述(14)所示的半导体装置，优选得到第一数据与第二数据之积。第一数据根据第一电位和第二电位的差异而设定，第二数据根据第三电位和第四电位的差异而设定。此外，第一单元具有在第一单元的电容器的第一端子中保持第一电位的功能，第二单元具有在第二单元的电容器的第一端子中保持第二电位的功能，第三单元具有在第三单元的电容器的第一端子中保持第二电位的功能，第四单元具有在第四单元的电容器的第一端子中保持第一电位的功能。第一单元的电容器的第二端子及第三单元的电容器的第二端子都被输入第三电位，并且第二单元的电容器的第二端子及第四单元的电容器的第二端子都被输入第四电位，使得从第一电流镜电路的第二端子流过的电流量减去流过第四单元的第二晶体管的第一端子的电流量及流过第三电流镜电路的第三端子的电流量而得的电流量对应于第一数据与第二数据之积。
(16)
此外，本发明的一个方式是一种半导体装置，包括第一单元、第二单元、第三单元、第四单元、第一电流镜电路、第二电流镜电路、第三电流镜电路及第四电流镜电路。此外，第一单元、第二单元、第三单元及第四单元的每一个包括第一晶体管、第二晶体管及电容器。在第一单元、第二单元、第三单元及第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接。此外，第一单元的第一晶体管的栅极与第二单元的第一晶体管的栅极、第三单元的第一晶体管的栅极及第四单元的第一晶体管的栅极电连接。第一电流镜电路的第一端子与第一单元的第二晶体管的第一端子电连接，第一电流镜电路的第二端子与第四单元的第二晶体管的第一端子电连接。第二电流镜电路的第一端子与第三单元的第二晶体管的第一端子电连接，第二电流镜电路的第二端子与第三电流镜电路的第一端子电连接。第三电流镜电路的第二端子与第四单元的第二晶体管的第一端子电连接。第四电流镜电路的第一端子与第二单元的第二晶体管的第一端子电连接，第四电流镜电路的第二端子与第四单元的第二晶体管的第一端子电连接。此外，第一电流镜电路具有使对应于第一电流镜电路的第一端子的电位的电流从第一电流镜电路的第一端子及第二端子流出外部的功能。此外，第二电流镜电路具有使对应于第二电流镜电路的第一端子的电位的电流从第二电流镜电路的第一端子及第二端子流出外部的功能。此外，第三电流镜电路具有使对应于第三电流镜电路的第一端子的电位的电流从第三电流镜电路的第一端子及第二端子流入内部的功能。此外，第四电流镜电路具有使对应于第四电流镜电路的第一端子的电位的电流从第四电流镜电路的第一端子及第二端子流出外部的功能。
(17)
此外，本发明的一个方式是上述(16)所示的半导体装置，第一单元的电容器的第二端子优选与第三单元的电容器的第二端子电连接，第一单元的第一晶体管的第二端子优选与第四单元的第一晶体管的第二端子电连接，第二单元的电容器的第二端子优选与第四单元的电容器的第二端子电连接，第二单元的第一晶体管的第二端子优选与第三单元的第一晶体管的第二端子电连接。
(18)
此外，本发明的一个方式是上述(17)所示的半导体装置，优选得到第一数据与第二数据之积。第一数据根据第一电位和第二电位的差异而设定，第二数据根据第三电位和第四电位的差异而设定。此外，第一单元具有在第一单元的电容器的第一端子中保持第一电位的功能，第二单元具有在第二单元的电容器的第一端子中保持第二电位的功能，第三单元具有在第三单元的电容器的第一端子中保持第二电位的功能，第四单元具有在第四单元的电容器的第一端子中保持第一电位的功能。第一单元的电容器的第二端子及第三单元的电容器的第二端子都被输入第三电位，并且第二单元的电容器的第二端子及第四单元的电容器的第二端子都被输入第四电位，使得从第一电流镜电路的第二端子流过的电流量及从第四电流镜电路的第二端子流过的电流量之和减去流过第四单元的第二晶体管的第一端子的电流量及流过第三电流镜电路的第三端子的电流量而得的电流量对应于第一数据与第二数据之积。
(19)
此外，本发明的一个方式是一种半导体装置，包括第一单元、第二单元、第三单元、第四单元、第一布线、第二布线及第三布线。第一单元、第二单元、第三单元及第四单元的每一个包括第一晶体管、第二晶体管及电容器。尤其是，第二单元及第三单元所包括的电容器包含可具有铁电性的材料。在第一单元、第二单元、第三单元及第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接，第一晶体管的栅极与第一布线电连接。此外，第二布线与第一单元的第一晶体管的第二端子及第四单元的第一晶体管的第二端子电连接，第三布线与第二单元的第一晶体管的第二端子及第三单元的第一晶体管的第二端子电连接。
(20)
此外，本发明的一个方式是上述(19)所示的半导体装置，可具有铁电性的材料优选为选自氧化铪、氧化锆、HfZrOX(X为大于0的实数)、氧化钇稳定氧化锆、钛酸钡、PbTiOX、锆钛酸铅、钛酸钡锶、钛酸锶、钽酸锶铋中的一个或多个材料。
(21)
此外，本发明的一个方式是一种半导体装置，包括第一单元、第二单元、第三单元、第四单元、第一布线、第二布线、第三布线、第四布线、第五布线、第六布线及第七布线。第一单元、第二单元、第三单元及第四单元的每一个包括第一晶体管、第二晶体管及电容器。尤其是，第二单元及第三单元所包括的电容器包含可具有铁电性的材料。在第一单元、第二单元、第三单元及第四单元的每一个中，第一晶体管的第一端子与电容器的第一端子及第二晶体管的栅极电连接，第一单元的第一晶体管的第二端子与第二布线电连接。此外，第一单元的电容器的第二端子与第六布线电连接，第一单元的第二晶体管的第一端子与第四布线电连接，第一单元的第一晶体管的栅极与第一布线电连接。此外，第二单元的第一晶体管的第二端子与第三布线电连接，第二单元的电容器的第二端子与第七布线电连接，第二单元的第二晶体管的第一端子与第四布线电连接，第二单元的第一晶体管的栅极与第一布线电连接。此外，第三单元的第一晶体管的第二端子与第三布线电连接，第三单元的电容器的第二端子与第六布线电连接，第三单元的第二晶体管的第一端子与第五布线电连接，第三单元的第一晶体管的栅极与第一布线电连接。此外，第四单元的第一晶体管的第二端子与第二布线电连接，第四单元的电容器的第二端子与第七布线电连接，第四单元的第二晶体管的第一端子与第五布线电连接，第四单元的第一晶体管的栅极与第一布线电连接。
(22)
此外，本发明的一个方式是上述(21)所示的半导体装置，可具有铁电性的材料优选为选自氧化铪、氧化锆、HfZrOX(X为大于0的实数)、氧化钇稳定氧化锆、钛酸钡、PbTiOX、锆钛酸铅、钛酸钡锶、钛酸锶、钽酸锶铋中的一个或多个材料。
(23)
此外，本发明的一个方式是上述(21)或(22)所示的半导体装置，优选包括第一电路及第二电路。尤其是，第二布线优选与第一电路电连接，第三布线优选与第二电路电连接，第一电路包括模拟数字转换电路，并且第二电路包括电压源。
(24)
此外，本发明的一个方式是上述(21)至(23)中任一所示的半导体装置，优选包括电流镜电路。尤其是，电流镜电路优选与第四布线及第五布线电连接，电流镜电路优选具有使对应于第四布线的电位的电流流过第五布线的功能。
(25)
此外，本发明的一个方式是上述(24)所示的半导体装置，优选得到第一数据与第二数据之积。第一数据根据第一电位和第二电位的差异而设定，第二数据根据第三电位和第四电位的差异而设定。此外，第一单元具有在第一单元的电容器的第一端子中保持第一电位的功能，第二单元具有在第二单元的电容器的第一端子中保持第二电位的功能，第三单元具有在第三单元的电容器的第一端子中保持第二电位的功能，第四单元具有在第四单元的电容器的第一端子中保持第一电位的功能。第六布线被输入第三电位，并且第七布线被输入第四电位，使得从电流镜电路流至第五布线的电流量减去从第五布线流至第三单元的第二晶体管的第一端子的电流量及从第五布线流至第四单元的第二晶体管的第一端子的电流量而得的电流量对应于第一数据与第二数据之积。
(26)
此外，本发明的一个方式是上述(21)或(22)所示的半导体装置，优选包括第一电流源、第二电流源及减法电路。此外，第一电流源优选与第四布线电连接，第二电流源优选与第五布线电连接。此外，减法电路的第一输入端子优选与第四布线电连接，减法电路的第二输入端子优选与第五布线电连接。此外，从第一电流源流过第四布线的电流量优选为从第二电流源流过第五布线的电流量的0.9倍以上且1.1倍以下。
(27)
此外，本发明的一个方式是上述(26)所示的半导体装置，优选得到第一数据与第二数据之积。第一数据根据第一电位和第二电位的差异而设定，第二数据根据第三电位和第四电位的差异而设定。第一单元具有在第一单元的电容器的第一端子中保持第一电位的功能，第二单元具有在第二单元的电容器的第一端子中保持第二电位的功能，第三单元具有在第三单元的电容器的第一端子中保持第二电位的功能，第四单元具有在第四单元的电容器的第一端子中保持第一电位的功能。第六布线被输入第三电位，并且第七布线被输入第四电位，使得从第一电流源流至第四布线的电流量减去从第四布线流至第一单元及第二单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第一输入端子，并且从第二电流源流至第五布线的电流量减去从第五布线流至第三单元及第四单元的每一个的第二晶体管的第一端子的电流量之和而得的电流量输入到减法电路的第二输入端子。由此，从减法电路的输出端子输出对应于第一数据与第二数据之积的电压。
(28)
此外，本发明的一个方式是上述(1)至(27)中任一所示的半导体装置，优选在第一单元、第二单元、第三单元及第四单元中，第一晶体管及第二晶体管都在沟道形成区域中包含金属氧化物。
(29)
此外，本发明的一个方式是一种电子设备，包括上述(1)至(28)中任一所示的半导体装置及外壳。
在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。此外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具备集成电路的芯片、封装中容纳有芯片的电子构件。此外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
此外，在本说明书等中，当记载为“X与Y连接”时，表示在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系，例如其他的连接关系也在附图或文中所记载的范围内记载。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示器件、发光器件、负载等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。
此外，当明确地记载为“X与Y电连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表示为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的表示方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种表示方法是一个例子，不局限于上述表示方法。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
此外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
在本说明书等中，“电阻元件”例如包括具有高于0Ω的电阻值的电路元件、布线等。因此，在本说明书等中，“电阻元件”包括具有电阻值的布线、电流流过源极和漏极之间的晶体管、二极管、线圈等。因此，“电阻元件”也可以称为“电阻”、“负载”、“具有电阻值的区域”等，与此相反，“电阻”、“负载”、“具有电阻值的区域”也可以称为“电阻元件”等。作为电阻值，例如优选为1mΩ以上且10Ω以下，更优选为5mΩ以上且5Ω以下，进一步优选为10mΩ以上且1Ω以下。此外，例如也可以为1Ω以上且1×109Ω以下。
在本说明书等中，“电容器”例如包括具有高于0F的静电电容值的电路元件、具有高于0F的静电电容值的布线的区域、寄生电容、晶体管的栅极电容等。因此，在本说明书等中，“电容器”、“寄生电容”、“栅极电容”等也可以称为“电容”等，与此相反，“电容”也可以称为“电容器”、“寄生电容”、“栅极电容”等。此外，“电容”的“一对电极”也可以称为“一对导电体”、“一对导电区域”、“一对区域”等。静电电容值例如可以为0.05fF以上且10pF以下。此外，例如，还可以为1pF以上且10μF以下。
在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极用作控制晶体管的导通状态的控制端子。用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方用作源极而另一方用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。此外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。此外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
例如在本说明书等中，作为晶体管的一个例子可以采用具有两个以上的栅电极的多栅结构晶体管。当采用多栅结构时，由于将沟道形成区域串联连接，所以成为多个晶体管串联连接的结构。因此，通过采用多栅结构，可以降低关态电流(off-state current)，且提高晶体管的耐压性(提高可靠性)。或者，通过利用多栅结构，当晶体管在饱和区域工作时，即便漏极-源极间的电压发生变化，漏极-源极间电流的变化也不太大，从而可以得到倾斜角平坦的电压-电流特性。当利用倾斜角平坦的电压-电流特性时，可以实现理想的电流源电路或电阻值极高的有源负载。其结果是，可以实现特性良好的差动电路或电流反射镜电路等。
此外，电路图示出一个电路元件的情况有时包括该电路元件具有多个电路元件的情况。例如，电路图示出一个电阻器的情况包括两个以上的电阻器串联连接的情况。此外，例如，电路图示出一个电容器的情况包括两个以上的电容器并联连接的情况。此外，例如，电路图示出一个晶体管的情况包括两个以上的晶体管串联连接且各晶体管的栅极彼此电连接的情况。同样，例如，电路图示出一个开关的情况包括该开关具有两个以上的晶体管，两个以上的晶体管串联电连接或者并联电连接并且各晶体管的栅极彼此电连接的情况。
此外，在本说明书等中，节点也可以根据电路结构或装置结构等称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以称为节点。
此外，在本说明书等中，可以适当地调换“电压”和“电位”。“电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。接地电位不一定意味着0V。此外，电位是相对性的，根据基准电位的变化而供应到布线的电位、施加到电路等的电位、从电路等输出的电位等也产生变化。
此外，在本说明书等中，“高电平电位”、“低电平电位”不意味着特定的电位。例如，在两个布线都被记为“用作供应高电平电位的布线”的情况下，两个布线所供应的高电平电位也可以互不相同。同样，在两个布线都被记为“用作供应低电平电位的布线”的情况下，两个布线所供应的低电平电位也可以互不相同。
“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。此外，布线等中的“电流的方向”是带正电的载流子移动的方向，以正电流量记载。换言之，带负电的载流子移动的方向与电流方向相反，以负电流量记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。此外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
此外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被省略。
在本说明书中，为了方便起见，有时使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等中所说明的词句，根据情况可以适当地换词句。例如，在“位于导电体的顶面的绝缘体”的表述中，通过将所示的附图的方向旋转180度，也可以称为“位于导电体的下面的绝缘体”。
此外，“上”或“下”这样的术语不局限于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，根据状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。此外，根据情况或状态，可以使用其他词句代替“膜”和“层”等词句。例如，有时可以将“导电层”或“导电膜”变换为“导电体”。此外，例如有时可以将“绝缘层”或“绝缘膜”变换为“绝缘体”。
注意，在本说明书等中，“电极”、“布线”、“端子”等的词句不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。此外，例如，有时将“端子”用作“布线”或“电极”的一部分，反之亦然。再者，“端子”的词句包括多个“电极”、“布线”、“端子”等被形成为一体的情况等。因此，例如，“电极”可以为“布线”或“端子”的一部分，例如，“端子”可以为“布线”或“电极”的一部分。此外，“电极”、“布线”、“端子”等的词句有时置换为“区域”等的词句。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。此外，根据情况或状态，可以互相将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，半导体中的缺陷态密度有可能提高，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。具体而言，当半导体是硅层时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第15族元素等(有时不包含氧、氢)。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM)二极管、金属-绝缘体-半导体(MIS)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态、能够使电流流过源电极与漏电极间的状态等。此外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
作为机械开关的例子，可以举出利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
发明效果
根据本发明的一个方式，可以提供一种能够进行积和运算及/或激活函数的运算的半导体装置。此外，根据本发明的一个方式，可以提供一种功耗低的半导体装置。
根据本发明的一个方式，可以提供一种新颖的半导体装置。此外，根据本发明的一个方式，可以提供一种包括上述半导体装置的电子设备。
注意，本发明的一个方式的效果不局限于上述效果。上述效果并不妨碍其他效果的存在。其他效果是指将在下面的记载中描述的上述以外的效果。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的效果。此外，本发明的一个方式具有上述效果及其他效果中的至少一个效果。因此，本发明的一个方式根据情况而有时没有上述效果。
附图简要说明
图1是示出半导体装置的一个例子的方框图。
图2是示出半导体装置所包括的电路的结构例子的电路图。
图3A及图3B是示出半导体装置所包括的电路的结构例子的电路图。
图4A至图4C是示出半导体装置所包括的电路的结构例子的电路图。
图5A至图5C是示出半导体装置所包括的电路的结构例子的电路图。
图6是示出半导体装置的一个例子的电路图。
图7是示出半导体装置的工作例子的时序图。
图8是示出半导体装置的一个例子的方框图。
图9是示出半导体装置所包括的电路的结构例子的方框图。
图10是示出半导体装置的一个例子的方框图。
图11是示出半导体装置的一个例子的方框图。
图12是示出半导体装置的一个例子的方框图。
图13是示出半导体装置所包括的电路的结构例子的电路图。
图14是示出半导体装置的一个例子的电路图。
图15是示出半导体装置的工作例子的时序图。
图16是示出半导体装置的一个例子的方框图。
图17是示出半导体装置的一个例子的方框图。
图18是示出半导体装置的一个例子的方框图。
图19是示出半导体装置的一个例子的方框图。
图20是示出半导体装置的一个例子的方框图。
图21是示出半导体装置所包括的电路的结构例子的电路图。
图22是示出半导体装置所包括的电路的结构例子的电路图。
图23是示出半导体装置所包括的电路的结构例子的方框图。
图24是示出半导体装置的工作例子的时序图。
图25是示出半导体装置的工作例子的时序图。
图26是示出半导体装置所包括的电路的结构例子的电路图。
图27是示出半导体装置所包括的电路的结构例子的电路图。
图28是示出半导体装置所包括的电路的结构例子的电路图。
图29是示出半导体装置所包括的电路的结构例子的电路图。
图30是示出半导体装置所包括的电路的结构例子的电路图。
图31A及图31B是说明分层神经网络的图。
图32是示出半导体装置的结构例子的方框图。
图33是示出半导体装置的结构例子的方框图。
图34是示出半导体装置的结构例子的截面示意图。
图35A至图35C是示出晶体管的结构例子的截面示意图。
图36是示出半导体装置的结构例子的截面示意图。
图37A及图37B是示出晶体管的结构例子的截面示意图。
图38是示出晶体管的结构例子的截面示意图。
图39A是说明IGZO的结晶结构的分类的图，图39B是说明结晶性IGZO的XRD谱的图，图39C是说明结晶性IGZO的纳米束电子衍射图案的图。
图40A是示出半导体晶片的一个例子的立体图，图40B是示出芯片的一个例子的立体图，图40C及图40D是示出电子构件的一个例子的立体图。
图41是示出电子设备的一个例子的示意图。
图42A至图42C是示出电子设备的一个例子的示意图。
实施发明的方式
在人工神经网络(以下称为神经网络)中，神经突触的结合强度可以通过对神经网络供应现有的信息改变。有时将这样的对神经网络提供现有的信息决定结合强度的处理称为“学习”。
并且，通过对“学习”(决定了结合强度)过的神经网络提供某个信息，可以根据其结合强度输出新信息。有时将这样的在神经网络中根据被提供的信息和结合强度输出新信息的处理称为“推论”或“认知”。
作为神经网络的模型，例如可以举出Hopfield神经网络、分层神经网络等。尤其是，有时将具有多层结构的神经网络称为“深度神经网络”(DNN)，将利用深度神经网络的机械学习称为“深度学习”。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在晶体管的沟道形成区域包含金属氧化物的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)，简称为OS。此外，也可以将OS晶体管称为包含金属氧化物或氧化物半导体的晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
此外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式(实施例)中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)和另一个或多个其他实施方式中说明的内容(或其一部分)中的至少一个内容。
注意，实施方式中说明的内容是指各实施方式(或实施例)中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)和另一个或多个其他实施方式中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。
参照附图说明本说明书所记载的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图或俯视图等中，为了明确起见，有时省略部分构成要素的图示。
此外，在本说明书等中，在多个要素使用同一符号并且需要区分它们时，有时对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号。此外，在附图等中，在对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号的情况下，如果不需要在本说明书等中区分它们，有时不附加“_1”，“[n]”，“[m，n]”等用于识别的符号。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
(实施方式1)
在本实施方式中，说明作为本发明的一个方式的半导体装置的能够进行积和运算及函数运算的运算电路的一例。
<半导体装置的结构例子1>
图1示出能够进行多个第一数据和多个第二数据的积和运算的半导体装置的结构例子。
图1示出运算电路MAC1，也就是能够进行积和运算及函数运算的运算电路的结构例子。运算电路MAC1是进行被后述多个存储单元保持的多个第一数据和被输入的多个第二数据的积和运算并使用该积和运算的结果进行激活函数的运算的电路。作为一个例子，多个第一数据及多个第二数据可以为模拟电路数据或多值数据(离散数据)。此外，有时将多个第一数据统称为第一组的第一数据等。同样，有时将多个第二数据统称为第二组的第二数据等。
作为一个例子，运算电路MAC1包括存储单元阵列CA、电路CMS、电路WDD、电路XLD、电路WLD、电路INT及电路ACTV。
存储单元阵列CA包括存储单元AMx[1]至存储单元AMx[m](m为1以上的整数)、存储单元AMw[1]至存储单元AMw[m]、存储单元AMu[1]至存储单元AMu[m]及存储单元AMr[1]至存储单元AMr[m]。
在本说明书等中，有时假设如下情况来进行说明：存储单元AMx[1]至存储单元AMx[m]包括在电路CSX中，存储单元AMu[1]至存储单元AMu[m]包括在电路CSU中，存储单元AMw[1]至存储单元AMw[m]包括在电路CSW中，存储单元AMr[1]至存储单元AMr[m]包括在电路CSR中。
在存储单元阵列CA中，各存储单元配置为2m行2列的矩阵状。尤其是，存储单元AMx[1]至存储单元AMx[m]配置在存储单元阵列CA的1行1列至m行1列的地址，存储单元AMw[1]至存储单元AMw[m]配置在存储单元阵列CA的m+1行1列至2m行1列的地址，存储单元AMu[1]至存储单元AMu[m]配置在存储单元阵列CA的1行2列至m行2列的地址，并且存储单元AMr[1]至存储单元AMr[m]配置在存储单元阵列CA的m+1行2列至2m行2列的地址。
存储单元AMx、存储单元AMw、存储单元AMu以及存储单元AMr都具有保持对应于第一数据的电压的功能。对应于第一数据的电压例如可以是指存储单元AMu[i]及存储单元AMw[i]所保持的电压和存储单元AMx[i]及存储单元AMr[i]所保持的电压的差异。
存储单元AMx[1]与布线WAD、布线BAL、布线WAL[1]、布线XAL[1]电连接。此外，存储单元AMx[m]与布线WAD、布线BAL、布线WAL[m]、布线XAL[m]电连接。此外，存储单元AMw[1]与布线WAD、布线BAL、布线WBL[1]、布线XBL[1]电连接。此外，存储单元AMw[m]与布线WAD、布线BAL、布线WBL[m]、布线XBL[m]电连接。此外，存储单元AMu[1]与布线WBD、布线BBL、布线WAL[1]、布线XAL[1]电连接。此外，存储单元AMu[m]与布线WBD、布线BBL、布线WAL[m]、布线XAL[m]电连接。此外，存储单元AMr[1]与布线WBD、布线BBL、布线WBL[1]、布线XBL[1]电连接。此外，存储单元AMr[m]与布线WBD、布线BBL、布线WBL[m]、布线XBL[m]电连接。
存储单元AMx[1]至存储单元AMx[m]、存储单元AMw[1]至存储单元AMw[m]、存储单元AMu[1]至存储单元AMu[m]以及存储单元AMr[1]至存储单元AMr[m]的每一个的详细电路结构将在后面叙述。
作为一个例子，电路CMS与布线BAL及布线BBL电连接。电路CMS具有将电流从布线BAL供应给存储单元AMx[1]至存储单元AMx[m]及存储单元AMw[1]至存储单元AMw[m]的每一个的功能及将电流从布线BBL供应给存储单元AMu[1]至存储单元AMu[m]及存储单元AMr[1]至存储单元AMr[m]的每一个的功能。此外，通过电路CMS，流过布线BAL的电流量及流过布线BBL的电流量优选相等。具体而言，流过布线BAL的电流量优选为流过布线BBL的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
此外，关于电路CMS的具体结构例子将在后面叙述。
作为一个例子，电路WDD与布线WAD及布线WBD电连接。电路WDD具有发送用来储存在存储单元阵列CA所包括的各存储单元中的数据的功能。例如，电路WDD能够将作为该数据的第一数据或参考数据发送给布线WAD及布线WBD的每一个。
作为一个例子，电路WLD与布线WAL[1]至布线WAL[m]及布线WBL[1]至布线WBL[m]电连接。电路WLD具有在向存储单元阵列CA所包括的存储单元写入数据时选择作为数据写入目标的存储单元的功能。具体而言，例如，当将数据写入到存储单元阵列CA的存储单元AMx[i](i为1以上且m以下的整数)及存储单元AMu[i]时，电路WLD对布线WAL[i]供应高电平电位而对布线WAL[i]以外的布线WAL[1]至布线WAL[m]及布线WBL[1]至布线WBL[m]供应低电平电位，由此可以选择作为数据写入目标的存储单元AMx[i]及存储单元AMu[i]。此外，例如，当将数据写入到存储单元阵列CA的存储单元AMw[i]及存储单元AMr[i]时，电路WLD对布线WBL[i]供应高电平电位而对布线WAL[1]至布线WAL[m]及布线WBL[i]以外的布线WBL[1]至布线WBL[m]供应低电平电位，可以选择作为数据写入目标的存储单元AMw[i]及存储单元AMr[i]。
作为一个例子，电路XLD与布线XAL[1]至布线XAL[m]及布线XBL[1]至布线XBL[m]电连接。电路XLD具有将用来与第一数据相乘的第二数据发送到存储单元阵列CA所包括的各存储单元的功能。具体而言，例如，电路XLD可以对布线XAL[1]至布线XAL[m]及布线XBL[1]至布线XBL[m]供应对应于第二数据的电位。
作为一个例子，电路INT与布线BAL及布线BBL电连接。电路INT例如具有对布线BAL及布线BBL输入规定电压的功能。作为该电压，例如可以为低电平电位、接地电位。
作为具体结构例子，电路INT包括电路SCI，电路SCI包括开关SW5A及开关SW5B。开关SW5A的第一端子与布线BAL电连接，开关SW5A的第二端子与布线VSL电连接。此外，开关SW5B的第一端子与布线BBL电连接，开关SW5B的第二端子与布线VSL电连接。此外，开关SW5A及开关SW5B的各控制端子与布线SL5电连接。
开关SW5A及开关SW5B例如可以采用模拟电路开关、晶体管等电开关。此外，开关SW5A及开关SW5B例如也可以采用机械开关。此外，在开关SW5A及开关SW5B采用晶体管的情况下，该晶体管可以使用OS晶体管或在沟道形成区域中包含Si的晶体管(以下称为Si晶体管)。
此外，在本实施方式中，开关SW5A及开关SW5B都在控制端子被输入高电平电位时成为开启状态而在控制端子被输入低电平电位时成为关闭状态。
作为一个例子，布线SL5被用作供应用来切换开关SW5A及开关SW5B的导通状态和非导通状态的电压的布线。因此，该电压例如可以为高电平电位或低电平电位。
作为一个例子，布线VSL被用作供应恒压的布线。该恒压例如可以为低电平电位、接地电位等。
作为一个例子，电路ACTV与布线BAL及布线NIL电连接。电路ACTV例如具有输出对应于从布线BAL流过电路ACTV的电流量的电压的功能、使用该电压根据预定的函数系统进行运算的功能、将该函数运算的结果输出到布线NIL的功能。
尤其是在电路ACTV中，作为该函数系统，例如，可以使用sigmoid函数、tanh函数、softmax函数、ReLU函数(斜坡函数)、阈值函数等。此外，这些函数例如可以应用于神经网络中的激活函数。
<<存储单元阵列CA的结构例子>>
以下说明存储单元阵列CA所包括的存储单元AMx[1]至存储单元AMx[m]、存储单元AMu[1]至存储单元AMu[m]、存储单元AMw[1]至存储单元AMw[m]及存储单元AMr[1]至存储单元AMr[m]的结构例子。
图2是示出存储单元阵列CA的结构例子的电路图。存储单元阵列CA具有计算出多个第一数据和多个第二数据的积和的功能。
在图2所示的存储单元阵列CA中，存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr都包括晶体管M1、晶体管M2及电容器C1。
此外，存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个所包括的晶体管M1的尺寸优选相同。此外，存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个所包括的晶体管M2的尺寸优选相同。
在晶体管的尺寸相同的情况下，各晶体管的电特性可以几乎相同。因此，在存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个所包括的晶体管M1的尺寸相同，并且存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个所包括的晶体管M2的尺寸相同的情况下，存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr能够在同一条件下进行几乎相同的工作。在此，同一条件例如是指晶体管M1的源极、漏极、栅极等的电位、晶体管M2的源极、漏极、栅极等的电位、输入到存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个的电压等。
此外，除非特别说明均包括晶体管M1被用作开关元件的情况。也就是说，包括晶体管M1的栅极、源极及漏极合适地被输入在晶体管M1起到开关元件作用的范围的电压的情况。但是，本发明的一个方式不局限于此。例如，晶体管M1可以在开启状态下工作在饱和区域或线性区域。此外，为了减少流过晶体管M1的电流量，晶体管M1可以工作在亚阈值区域。此外，晶体管M1工作在线性区域的情况、工作在饱和区域的情况以及工作在亚阈值区域的情况可以混合存在。此外，晶体管M1工作在线性区域的情况和工作在饱和区域的情况可以混合存在，工作在饱和区域的情况和工作在亚阈值区域的情况可以混合存在，或者，工作在线性区域的情况和工作在亚阈值区域的情况可以混合存在。
在本说明书等中，亚阈值区域是指在示出晶体管的栅极电压(Vg)-漏极电流(Id)特性的图表中栅极电压低于阈值电压的区域。此外，亚阈值区域是指偏离缓变沟道近似(只考虑漂移电流的模型)的伴随载流子扩散的电流流过的区域。此外，亚阈值区域是指相对于栅极电压的增大漏极电流以指数函数增大的区域。此外，亚阈值区域包括可被视为上述各区域的区域。
此外，晶体管工作在亚阈值区域时的漏极电流被称为亚阈值电流。亚阈值电流不依赖漏极电压而相对于栅极电压以指数函数增大。在使用亚阈值电流的电路工作中，可以减少漏极电压不均匀的影响。
此外，除非特别说明均包括晶体管M2在开启状态下工作在饱和区域的情况。也就是说，包括上述各晶体管的栅极、源极及漏极合适地被输入在工作在饱和区域的范围的电压的情况。但是，本发明的一个方式不局限于此。为了减少被供应的电压的振幅值，晶体管M2可以工作在线性区域。此外，为了减少流过晶体管M2的电流量，晶体管M2可以工作在亚阈值区域。此外，晶体管M2工作在线性区域的情况、工作在饱和区域的情况以及工作在亚阈值区域的情况可以混合存在。此外，晶体管M2工作在线性区域的情况和工作在饱和区域的情况可以混合存在。此外，晶体管M2工作在线性区域的情况和工作在亚阈值区域的情况可以混合存在。
此外，晶体管M1优选为OS晶体管。再者，晶体管M1的沟道形成区域更优选含有包含铟、镓、锌中的至少一个的氧化物。此外，晶体管M1的沟道形成区域也可以含有包含铟、元素M(作为元素M例如可以举出选自铝、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种等)和锌中的至少一个的氧化物。此外，晶体管M1进一步优选具有实施方式5所示的晶体管的结构。
通过使用OS晶体管作为晶体管M1，可以抑制晶体管M1的泄漏电流，由此有时可以实现计算精度高的积和运算电路。此外，通过使用OS晶体管作为晶体管M1，可以使在晶体管M1处于非导通状态下的从存储节点(例如，后述节点Nx[1]、节点Nx[m]、节点Nu[1]、节点Nu[m]、节点Nw[1]、节点Nw[m]、节点Nr[1]、节点Nr[m]等)向写入字线(例如，布线WAD、布线WBD)的泄漏电流变得非常小。也就是说，可以减少存储节点的电位的刷新工作，由此可以降低积和运算电路的功耗。
此外，通过使用OS晶体管作为晶体管M2，也可以同时制造晶体管M1及晶体管M2，由此有时可以缩短积和运算电路的制造工序。此外，晶体管M2也可以不是OS晶体管而是Si晶体管。作为硅，例如可以使用非晶硅(有时称为氢化非晶硅)、微晶硅、多晶硅或单晶硅等。
此外，当OS晶体管的栅极电压小于晶体管的阈值电压时，每沟道宽度1μm的漏极电流小于1×10-20A，小于1×10-22A或者小于1×10-24A。此外，当OS晶体管的栅极电压为晶体管的阈值电压时，每沟道宽度1μm的漏极电流为1.0×10-8A以下、1.0×10-12A以下或1.0×10- 15A以下。也就是说，OS晶体管可以扩大工作在亚阈值区域的栅极电压的范围。具体而言，在OS晶体管的阈值电压为Vth的情况下，可以在亚阈值区域中利用在(Vth-1.0V)以上且Vth以下或者在(Vth-0.5V)以上且Vth以下的范围的栅极电压进行电路工作。
另一方面，Si晶体管的关态电流大，工作在亚阈值区域的栅极电压的范围窄。在利用亚阈值电流的情况下，与Si晶体管相比，OS晶体管能够在宽的栅极电压范围进行电路工作。
在图2所示的晶体管M1及晶体管M2中示出背栅极而不示出该背栅极的连接关系，但是可以在进行设计时决定该背栅极的电连接点。例如，在包括背栅极的晶体管中，为了提高该晶体管的通态电流，可以使栅极与背栅极电连接。换言之，例如，可以使晶体管M1的栅极与背栅极电连接，也可以使晶体管M2的栅极与背栅极电连接。此外，例如，在包括背栅极的晶体管中，为了使该晶体管的阈值电压改变或降低该晶体管的关态电流，也可以设置用来使该晶体管的背栅极与外部电路等电连接的布线而通过该外部电路等对该晶体管的背栅极供应电位。
此外，虽然图2所示的晶体管M1及晶体管M2包括背栅极，但本发明的一个方式的半导体装置不局限于此。例如，图2所示的晶体管M1及晶体管M2也可以为不包括背栅极的结构，即单栅极结构的晶体管。此外，也可以为一部分晶体管包括背栅极且其他一部分晶体管不包括背栅极。
此外，虽然图2所示的晶体管M1及晶体管M2为n沟道型晶体管，但本发明的一个方式的半导体装置不局限于此。例如，也可以将晶体管M1及晶体管M2的一部分或全部置换成p沟道型晶体管。
关于上述的晶体管的结构、极性的变形例子不局限于对晶体管M1及晶体管M2的使用。例如，也可以对后述晶体管M3A及晶体管M3B、在说明书的其他部分中记载的晶体管、开关、包括在电路中的晶体管或者其他附图所示的晶体管等的结构、极性进行同样的改变。
在存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个中，晶体管M1的第一端子与晶体管M2的栅极电连接。晶体管M2的第一端子与布线VR电连接。电容器C1的第一端子与晶体管M2的栅极电连接。
在存储单元AMx[1]至存储单元AMx[m]的每一个中，晶体管M1的第二端子与布线WAD电连接，晶体管M2的第二端子与布线BAL电连接。此外，在存储单元AMx[i]中，晶体管M1的栅极与布线WAL[i]电连接，电容器C1的第二端子与布线XAL[i]电连接。此外，在存储单元AMx[1]中，晶体管M1的第一端子、晶体管M2的栅极以及电容器C1的第一端子电连接的部分为节点Nx[1]，在存储单元AMx[m]中，晶体管M1的第一端子、晶体管M2的栅极以及电容器C1的第一端子电连接的部分为节点Nx[m]。
在存储单元AMu[1]至存储单元AMu[m]的每一个中，晶体管M1的第二端子与布线WBD电连接，晶体管M2的第二端子与布线BBL电连接。此外，在存储单元AMu[i]中，晶体管M1的栅极与布线WAL[i]电连接，电容器C1的第二端子与布线XAL[i]电连接。此外，在存储单元AMu[1]中，晶体管M1的第一端子、晶体管M2的栅极以及电容器C1的第一端子电连接的部分为节点Nu[1]，在存储单元AMu[m]中，晶体管M1的第一端子、晶体管M2的栅极以及电容器C1的第一端子电连接的部分为节点Nu[m]。
在存储单元AMw[1]至存储单元AMw[m]的每一个中，晶体管M1的第二端子与布线WAD电连接，晶体管M2的第二端子与布线BAL电连接。此外，在存储单元AMw[i]中，晶体管M1的栅极与布线WBL[i]电连接，电容器C1的第二端子与布线XBL[i]电连接。此外，在存储单元AMw[1]中，晶体管M1的第一端子、晶体管M2的栅极以及电容器C1的第一端子电连接的部分为节点Nw[1]，在存储单元AMw[m]中，晶体管M1的第一端子、晶体管M2的栅极以及电容器C1的第一端子电连接的部分为节点Nw[m]。
在存储单元AMr[1]至存储单元AMr[m]的每一个中，晶体管M1的第二端子与布线WBD电连接，晶体管M2的第二端子与布线BBL电连接。此外，在存储单元AMr[i]中，晶体管M1的栅极与布线WBL[i]电连接，电容器C1的第二端子与布线XBL[i]电连接。此外，在存储单元AMr[1]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nr[1]，在存储单元AMr[m]中，晶体管M1的第一端子、晶体管M2的栅极以及电容器C1的第一端子电连接的部分为节点Nr[m]。
上述节点Nx[1]、节点Nx[m]、节点Nu[1]、节点Nu[m]、节点Nw[1]、节点Nw[m]、节点Nr[1]及节点Nr[m]被用作各存储单元的存储节点。
布线VR是用来使电流流过存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的各晶体管M2的第一端子-第二端子间的布线。因此，布线VR被用作用来供应规定电位的布线。此外，在本实施方式中，布线VR所供应的电位例如可以为低电平电位、接地电位或低于接地电位的电位。在此，图2所示的多个布线VR既可为相同又可为互不相同。此外，图2所示的多个布线VR也可以部分相同而其余都不同。尤其是，在多个布线VR的全部或一部不同的情况下，可以对各布线分别供应不同的电位。换言之，图13所示的多个布线VR既可被供应同一的电位又可分别被供应不同的电位。
<<电路CMS的结构例子>>
接着，说明电路CMS的结构例子。
图3A示出可应用于图1的电路CMS的电路结构例子，图3A的电路CMS包括电路CM。此外，电路CM包括作为p沟道型晶体管的晶体管M3A及晶体管M3B、开关SW7A、开关SW7B。
晶体管M3A的第一端子与开关SW7A的第一端子电连接，晶体管M3A的第二端子与布线VHE电连接。开关SW7A的第二端子与布线BAL电连接。此外，晶体管M3B的第一端子与开关SW7B的第一端子、晶体管M3A的栅极及晶体管M3B的栅极电连接，晶体管M3B的第二端子与布线VHE电连接。开关SW7B的第二端子与布线BBL电连接。此外，开关SW7A及开关SW7B的各控制端子与布线SL7电连接。
此外，晶体管M3A及晶体管M3B优选都是在沟道形成区域中包含硅的晶体管(以下称为Si晶体管)。此外，包含在沟道形成区域中的硅例如可以为非晶硅(有时称为氢化非晶硅)、微晶硅、多晶硅或单晶硅等。
此外，除非特别说明均包括晶体管M3A及晶体管M3B都在开启状态下工作在饱和区域的情况。也就是说，包括上述各晶体管的栅极、源极及漏极合适地被输入在工作在饱和区域的范围的电压的情况。但是，本发明的一个方式不局限于此。为了减少被供应的电压的振幅值，晶体管M3A及晶体管M3B可以工作在线性区域。此外，为了减少流过晶体管M3A及晶体管M3B的电流量，晶体管M3A及晶体管M3B可以工作在亚阈值区域。此外，晶体管M3A及晶体管M3B工作在线性区域的情况、工作在饱和区域的情况以及工作在亚阈值区域的情况可以混合存在。此外，晶体管M3A及晶体管M3B工作在线性区域的情况和工作在饱和区域的情况可以混合存在。此外，晶体管M3A及晶体管M3B工作在饱和区域的情况和工作在亚阈值区域的情况可以混合存在。此外，晶体管M3A及晶体管M3B工作在线性区域的情况和工作在亚阈值区域的情况可以混合存在。
此外，作为开关SW7A及开关SW7B，例如可以使用可应用于开关SW5A及开关SW5B的开关。在本实施方式中，开关SW7A及开关SW7B都在控制端子被输入高电平电位时成为开启状态而在控制端子被输入低电平电位时成为关闭状态。
作为一个例子，布线VHE被用作供应恒压的布线。该恒压例如优选为高电平电位。
作为一个例子，布线SL7被用作供应用来切换开关SW7A及开关SW7B的导通状态和非导通状态的电压的布线。因此，该电压例如可以为高电平电位或低电平电位。
图3A所示的电路CM因具有上述结构而被用作电流镜电路。具体而言，图3A的电路CM具有参照晶体管M3B的第一端子(布线BBL)的电位并使对应于该电位的电流分别流过晶体管M3A及晶体管M3B的各源极-漏极间的功能。换言之，电路CMS具有使与流过晶体管M3B的源极-漏极间的电流量大致相等的电流流过晶体管M3A的源极-漏极间的功能。
此外，电路CMS的结构不局限于图3A所示的结构。例如，电路CMS也可以具有如图3B所示的电路CMS那样以共源共栅(cascode)连接晶体管M3A和晶体管M4A并以共源共栅连接晶体管M3B和晶体管M4B的结构。具体而言，晶体管M3A的第一端子与晶体管M4A的第一端子电连接，晶体管M3A的第二端子与布线VHE电连接。此外，晶体管M3B的第一端子与晶体管M4B的第一端子、晶体管M3A的栅极及晶体管M3B的栅极电连接，晶体管M3B的第二端子与布线VHE电连接。晶体管M4A的第二端子与布线BAL电连接。晶体管M4B的第二端子与布线BBL、晶体管M4A的栅极及晶体管M4B的栅极电连接。像图3B所示的电路CMS那样，通过以共源共栅连接电路CM所包括的晶体管，可以使利用电路CM的电流镜电路更稳定工作。
此外，图3A的电路CMS虽然具有晶体管M3A的第一端子通过开关SW7A电连接于布线BAL且晶体管M3B的第一端子通过开关SW7B电连接于布线BBL的结构，但是开关SW7A及开关SW7B的电连接位置不局限于此。例如，图3A的电路CMS可以具有晶体管M3A的第二端子通过开关SW7A电连接于布线VHE的结构(未图示)及/或晶体管M3B的第二端子通过开关SW7B电连接于布线VHE的结构(未图示)。此外，图3B的电路CMS具有晶体管M4A的第二端子通过开关SW7A电连接于布线BAL且晶体管M4B的第二端子通过开关SW7B电连接于布线BBL的结构，但是开关SW7A及开关SW7B的电连接位置不局限于此。例如，图3B的电路CMS可以具有晶体管M3A的第二端子通过开关SW7A电连接于布线VHE的结构，也可以具有晶体管M3A的第一端子通过开关SW7A电连接于晶体管M4A的第一端子的结构。此外，例如，图3B的电路CMS可以具有晶体管M3B的第二端子通过开关SW7B电连接于布线VHE的结构，也可以具有晶体管M3B的第一端子通过开关SW7B电连接于晶体管M4B的第一端子的结构。如上所述，在图3A及图3B中，开关SW7A及开关SW7B的电连接位置可以在设计阶段自由决定的。因此，在本发明的一个方式中，对开关SW7A及开关SW7B的电连接位置没有特别的限制。
<<电路ACTV的结构例子>>
接着，说明可应用于运算电路MAC1的电路ACTV的结构例子。
图4A是示出电路ACTV的结构例子的电路图。作为一个例子，电路ACTV包括电路ACP，电路ACP包括电路IVC、电路ACF、开关SW4A。
开关SW4A的第一端子与布线BAL电连接，开关SW4A的第二端子与电路IVC的第一端子电连接，电路IVC的第二端子与电路ACF的第一端子电连接。电路ACF的第二端子与布线NIL电连接。此外，开关SW4A的控制端子与布线SL4电连接。此外，在后述实施方式2中，将布线BAL置换成布线BAN来进行说明。
电路IVC具有将对应于输入到第一端子的电流量的电压输出到第二端子的功能。也就是说，电路IVC被用作电流电压转换电路。
电路ACF具有相应于输入到第一端子的电压根据所定义的函数系统进行运算的功能及将该函数系统的运算结果输出到电路ACF的第二端子(布线NIL)的功能。作为该函数系统，例如可以举出sigmoid函数、tanh函数、softmax函数、ReLU函数(斜坡函数)、阈值函数等。
作为开关SW4A，例如可以使用可应用于开关SW5A及开关SW5B的开关。
作为一个例子，布线SL4被用作供应用来切换开关SW4A的导通状态和非导通状态的电压的布线。因此，该电压例如可以为高电平电位或低电平电位。
接着，说明电路IVC的具体结构例子。图4B所示的电路ACTV是可应用于图4A的电路ACTV的电路结构，图4B示出电路IVC的具体结构例子。在图4B中，电路IVC包括运算放大器OP及负载LEA。运算放大器OP的反相输入端子与电路IVC的第一端子及负载LEA的第一端子电连接，运算放大器OP的输出端子与负载LEA的第二端子及电路IVC的第二端子电连接。此外，运算放大器OP的非反相输入端子与布线VRPL电连接。此外，假设运算放大器OP的非反相输入端子通过电路IVC的第三端子连接于布线VRPL。
负载LEA例如可以使用电阻器、二极管、晶体管等。
作为一个例子，布线VRPL被用作供应恒压的布线。该恒压例如可以为接地电位、低电平电位等。
尤其是，通过将布线VRPL供应的电位设定为接地电位，将接地电位输入到运算放大器OP的非反相输入端子。此外，运算放大器OP的反相输入端子通过负载LEA电连接于运算放大器OP的输出端子(具有负反馈的连接结构)，由此运算放大器OP的反相输入端子的电位可被视为虚拟接地。
此外，作为可应用于图4A的电路ACTV的电路结构，除了图4B的电路结构以外，还可以使用图4C的电路ACTV。图4C所示的电路ACP不仅包括电路IVC及电路ACF还包括电流源CCS。在图4C中，电路IVC包括运算放大器OP、负载LEA、负载LEB。运算放大器OP的反相输入端子与电路IVC的第一端子及负载LEA的第一端子电连接，运算放大器OP的输出端子与负载LEA的第二端子及电路IVC的第二端子电连接。此外，运算放大器OP的非反相输入端子与电流源CCS的输出端子及负载LEB的第一端子电连接，电流源CCS的输入端子与布线VDL电连接，负载LEB的第二端子与布线VSSL电连接。此外，假设运算放大器OP的非反相输入端子与电流源CCS的输出端子之间夹有电路IVC的第三端子。
负载LEB例如优选使用与负载LEA同样的电路元件。
作为一个例子，布线VDL被用作供应恒压的布线。该恒压例如可以为高电平电位等。
作为一个例子，布线VSSL被用作供应恒压的布线。该恒压例如可以为接地电位、低电平电位等。
图4C所示的电路IVC被用作减法电路。具体而言，可以将对应于从布线BAL流至电路IVC的第一端子的电流量与从电流源CCS的输出端子流至电路IVC的第三端子的电流量的差异的电压输出到电路IVC的第二端子。此外，在电路IVC被用作减法电路的情况下，电路IVC所包括的负载LEA及负载LEB优选都具有相等的电阻值。
此外，如果从电流源CCS的输出端子流至电路IVC的第三端子的电流为0A(没有电流流过)，并且电路IVC的第三端子的电位与图4B的布线VRPL供应的电位相等，则图4C的电路ACTV与图4B的电路ACTV等效。
接着，说明电路ACF的具体结构例子。图5A是可应用于图4A的电路ACTV的电路结构，图5A示出电路ACF的具体结构例子。在图5A中，电路ACF包括作为p沟道型晶体管的晶体管M5及开关SW4F。晶体管M5的第一端子与电路ACF的第一端子电连接，晶体管M5的第二端子与开关SW4F的第一端子电连接，开关SW4F的第二端子与电路ACF的第二端子电连接。此外，晶体管M5的栅极与布线VBA电连接，开关SW4F的控制端子与布线SL4电连接。
作为一个例子，布线VBA被用作供应任意恒压的布线。
作为开关SW4F，例如可以使用可应用于开关SW5A及开关SW5B的开关。此外，开关SW4F的控制端子与布线SL4电连接，由此开关SW4F可以与开关SW4A同步地切换开启状态和关闭状态。
晶体管M5被用作布线BAL与布线NIL间的传输晶体管。此外，从晶体管M5的第二端子输出的电压取决于输入到晶体管M5的第一端子的电压及施加到晶体管M5的栅极的电压。在此，假设晶体管M5的第一端子的电压为VA，施加到晶体管M5的栅极的电压(布线VBA施加的电压)为VBIAS，并且晶体管M5的阈值电压为Vth的情况。在此，当VA为VBIAS+Vth以上时，晶体管M5向第二端子输出约VA的电压。此外，当VA小于VBIAS+Vth时，晶体管M5向第二端子输出约VBIAS+Vth的电压。也就是说，输出到晶体管M5的第二端子的电压可被视为以晶体管M5的第一端子的电压为输入值的ReLU函数(斜坡函数)的运算结果。
此外，作为可应用于图4A的电路ACTV的电路ACF的其他电路结构，例如可以举出图5B所示的电路ACTV的电路ACF。图5B所示的电路ACF包括比较器CMP。具体而言，比较器CMP的第一端子与电路ACF的第一端子电连接，比较器CMP的第二端子与布线VBA电连接，比较器CMP的输出端子与电路ACF的第二端子电连接。
在此，布线VBA被用作供应用来与比较器CMP的第一端子的电位进行比较的电压的布线。因此，该电压可以为任意恒压。
通过将图5B的电路ACTV应用于运算电路MAC1的电路ACTV，可以使图5B的电路ACF根据从电路IVC供应的电压与布线VBA供应的电压的大小关系将低电平电位或高电平电位(2值的数字信号)输出到布线NIL。也就是说，在图5B的电路ACF中，输出到电路ACF的第二端子的电压可被视为以电路ACF的第一端子的电压为输入值的阶梯函数(斜坡函数)的运算结果。
此外，作为可应用于图4A的电路ACTV的电路ACF的其他电路结构，例如可以举出图5C所示的电路ACTV的电路ACF。此外，图5C所示的电路ACF包括模拟数字转换电路ADC。具体而言，模拟数字转换电路ADC的输入端子与电路ACF的第一端子电连接，模拟数字转换电路ADC的输出端子与电路ACF的第二端子电连接。也就是说，图5C的电路ACF具有将电路ACF的第一端子的模拟电压转换成数字值来将其输出到电路ACF的第二端子的结构。此外，在将图5C的电路ACTV应用于图4A的电路ACTV的情况下，与电路ACTV电连接的布线NIL个数优选为对应于位数的个数。
<运算电路的工作例子>
接着，说明运算电路MAC1的工作例子。
如图6所示，在此说明的运算电路MAC1是使用图2的存储单元阵列CA作为存储单元阵列CA并使用图3A的电路CMS作为电路CMS的运算电路MAC1A。此外，图6所示的运算电路MAC1A是主要选出存储单元阵列CA、电路CMS、电路XLD、电路WLD、电路INT来表示的。此外，虽然未图示，但是图6的运算电路MAC1A的电路ACTV使用图4A的电路ACTV。
图7是运算电路MAC1A的工作例子的时序图。图7的时序图示出时间T01至时间T13或其附近的布线WAL[1]、布线WAL[m]、布线WBL[1]、布线WBL[m]、布线SL4、布线SL5、布线SL7、布线WAD、布线WBD、布线XAL[1]、布线XAL[m]、布线XBL[1]、布线XBL[m]、节点Nx[1]、节点Nx[m]、节点Nu[1]、节点Nu[m]、节点Nw[1]、节点Nw[m]、节点Nr[1]及节点Nr[m]的电位变动。此外，在图7中，High表示高电平电位，Low表示低电平电位。
此外，在本工作例子中，布线VR供应的电压为接地电位。
<<时间T01之前>>
在时间T01之前，假设节点Nx[1]至节点Nx[m]、节点Nu[1]至节点Nu[m]、节点Nw[1]至节点Nw[m]及节点Nr[1]至节点Nr[m]的各电位为接地电位。此外，在图15中，GND表示接地电位。
此外，通过电路WDD(图6未示出)，布线WAD及布线WBD都被输入低电平电位。
此外，通过电路XLD，布线XAL[1]至布线XAL[m]及布线XBL[1]至布线XBL[m]都被输入基准电位VRFP。此外，VRFP既可高于接地电位又可低于接地电位。
此外，通过电路WLD，布线WAL[1]至布线WAL[m]及布线WBL[1]至布线WBL[m]都被输入低电平电位。由此，存储单元阵列CA的所有存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr所包括的晶体管M1都处于关闭状态。
此外，布线SL4、布线SL5及布线SL7都被输入低电平电位。由此，开关SW4A、开关SW5A、开关SW5B、开关SW7A及开关SW7B都处于关闭状态。
<<时间T01至时间T02>>
在时间T01至时间T02中，布线SL5被输入高电平电位。由此，电路INT所包括的开关SW5A及开关SW5B都成为开启状态。
通过开关SW5A及开关SW5B都成为开启状态，布线BAL及布线BBL都与布线VSL成为导通状态，使得布线BAL及布线BBL都被输入来自布线VSL的电位。在本工作例子中，布线VSL是分别向布线BAL及布线BBL供应初始化电位的布线，该初始化电位为接地电位。由此，在时间T01至时间T02中，布线BAL及布线BBL的各电位成为接地电位。
此外，存储单元阵列CA的所有存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr所包括的各晶体管M2的第一端子从布线VR被供应接地电位，由此各晶体管M2的第一端子-第二端子间的电压成为0V。再者，节点Nx[1]至节点Nx[m]、节点Nu[1]至节点Nu[m]、节点Nw[1]至节点Nw[m]及节点Nr[1]至节点Nr[m]的各电位为接地电位，由此各晶体管M2成为关闭状态。
<<时间T02至时间T03>>
在时间T02至时间T03中，布线WAL[1]被输入高电平电位。由此，在存储单元阵列CA中，存储单元AMx[1]及存储单元AMu[1]所包括的各晶体管M1的栅极被施加高电平电位，使得各晶体管M1成为开启状态。
此外，在时间T02至时间T03中，布线WAD被输入比接地电位大出Vwβ[1]的电位。此时，因为存储单元AMx[1]的晶体管M1处于开启状态，所以布线WAD与节点Nx[1]成为导通状态，使得存储单元AMx[1]的电容器C1的第一端子(节点Nx[1])被输入比接地电位大出Vwβ[1]的电位。
此外，在时间T02至时间T03中，布线WBD被输入比接地电位大出VWα[1]的电位。此时，因为存储单元AMu[1]的晶体管M1处于开启状态，所以布线WBD与节点Nu[1]成为导通状态，使得存储单元AMu[1]的电容器C1的第一端子(节点Nu[1])被输入比接地电位大出VWα[1]的电位。
在此，VW[1]定义为如下算式。
[算式5]
VW[1]＝VWα[1]-VWβ[1] …(1.1)
VW[1]为对应于m个第一数据中的第一个的电压。也就是说，VWα[1]及Vwβ[1]都可以说是对应于m个第一数据中的第一个的电压。此外，如果满足算式(1.1)，则可以任意决定VWα[1]及VWβ[1]的电压的组合。例如，VWα[1]既可高于VWβ[1]又可低于VWβ[1]，或者，也可以等于VWβ[1]。也就是说，VW[1]可以为正电压、0或负电压。
此外，因为开关SW5A处于开启状态，所以布线BAL被输入接地电位。此外，在存储单元AMx[1]中，因为晶体管M2的第一端子被输入来自布线VR的接地电位，所以晶体管M2的第一端子-第二端子间的电压几乎成为0V。由此，存储单元AMx[1]的晶体管M2的第一端子-第二端子间没有电流流过。
同样，因为开关SW5B处于开启状态，所以布线BBL被输入接地电位。此外，在存储单元AMu[1]中，因为晶体管M2的第一端子被输入来自布线VR的接地电位，所以晶体管M2的第一端子-第二端子间的电压也几乎成为0V。由此，存储单元AMu[1]的晶体管M2的第一端子-第二端子间也没有电流流过。
在此，在时间T02至时间T03中，布线WAL[2]至布线WAL[m]及布线WBL[1]至布线WBL[m]从时间T02之前一直被输入低电平电位。由此，在存储单元阵列CA中，配置在第二行至第m行的存储单元AMx[2]至存储单元AMx[m]及存储单元AMu[2]至存储单元AMu[m]、配置在第m+1行至第2m行的存储单元AMw[1]至存储单元AMw[m]及存储单元AMr[1]至存储单元AMr[m]所包括的各晶体管M1的栅极被施加低电平电位，由此各晶体管M1处于关闭状态。由此，分别输入到布线WAD及布线WBD的数据不会写入到节点Nx[2]至节点Nx[m]、节点Nu[2]至节点Nu[m]、节点Nw[1]至节点Nw[m]及节点Nr[1]至节点Nr[m]。
<<时间T03至时间T04>>
在时间T03至时间T04中，布线WAL[1]被输入低电平电位。由此，在存储单元阵列CA中，存储单元AMx[1]及存储单元AMu[1]所包括的各晶体管M1的栅极被施加低电平电位，使得各晶体管M1成为关闭状态。
在存储单元AMx[1]中，晶体管M1成为关闭状态，使得存储单元AMx[1]的电容器C1的第一端子(节点Nx[1])保持比接地电位大出VWβ[1]的电位。此外，在存储单元AMu[1]中，晶体管M1成为关闭状态，使得存储单元AMu[1]的电容器C1的第一端子(节点Nu[1])保持比接地电位大出VWα[1]的电位。
此外，时间T03至时间T04中，与时间T02至时间T03中的向存储单元AMx[1]写入电压VWβ[1]的工作同样，向配置在存储单元阵列CA的第二行至第m-1行的存储单元AMx[2]至存储单元AMx[m-1]依次写入电压VWβ[2]至VWβ[m-1]。此外，在进行向存储单元AMx[2]至存储单元AMx[m-1]写入电压的工作同时，向配置在存储单元阵列CA的第二行至第m-1行的存储单元AMu[2]至存储单元AMu[m-1]写入电压VWα[2]至VWα[m-1]。
此时，位于第p行(p为2以上且m-1以下的整数)的存储单元AMx[p]保持电压VWβ[p]，存储单元AMu[p]保持电压VWα[p]。在此，与算式(1.1)同样，对应于m个第一数据中的第p个的电压VW[p]定义为如下算式。
[算式6]
VW[P]＝VWa[p]-VWp[p] …(1.2)
VW[p]为对应于m个第一数据中的第p个的电压。也就是说，VWα[p]及VWβ[p]都可以说是对应于m个第一数据中的第p个的电压。此外，如果满足算式(1.2)，则可以任意决定VWα[p]及VWβ[p]的电压的组合。例如，VWα[p]既可高于VWβ[p]又可低于VWβ[p]，或者，也可以等于VWβ[p]。也就是说，VW[p]可以为正电压、0或负电压。
<<时间T04至时间T05>>
在时间T04至时间T05中，布线WAL[m]被输入高电平电位。由此，在存储单元阵列CA中，存储单元AMx[m]及存储单元AMu[m]所包括的各晶体管M1的栅极被施加高电平电位，使得各晶体管M1成为开启状态。
此外，在时间T04至时间T05中，布线WAD被输入比接地电位大出Vwβ[m]的电位。此时，因为存储单元AMx[m]的晶体管M1处于开启状态，所以布线WAD与节点Nx[m]成为导通状态，使得存储单元AMx[m]的电容器C1的第一端子(节点Nx[m])被输入比接地电位大出Vwβ[m]的电位。
此外，在时间T04至时间T05中，布线WBD被输入比接地电位大出VWα[m]的电位。此时，因为存储单元AMu[m]的晶体管M1处于开启状态，所以布线WBD与节点Nu[m]成为导通状态，使得存储单元AMu[m]的电容器C1的第一端子(节点Nu[m])被输入比接地电位大出VWα[m]的电位。
在此，VW[m]定义为如下算式。
[算式7]
VW[m]＝WWα[m]-VWβ[m](1.3)
VW[m]为对应于m个第一数据中的第一个的电压。也就是说，VWα[m]及Vwβ[m]都可以说是对应于m个第一数据中的第一个的电压。此外，如果满足算式(1.3)，则可以任意决定VWα[m]及VWβ[m]的电压的组合。例如，VWα[m]既可高于VWβ[m]又可低于VWβ[m]，或者，也可以等于VWβ[m]。也就是说，VW[m]可以为正电压、0或负电压。
此外，因为开关SW5A处于开启状态，所以布线BAL被输入接地电位。此外，在存储单元AMx[m]中，因为晶体管M2的第一端子被输入来自布线VR的接地电位，所以晶体管M2的第一端子-第二端子间的电压几乎成为0V。由此，存储单元AMx[m]的晶体管M2的第一端子-第二端子间没有电流流过。
同样，因为开关SW5B处于开启状态，所以布线BBL被输入接地电位。此外，在存储单元AMu[m]中，因为晶体管M2的第一端子被输入来自布线VR的接地电位，所以晶体管M2的第一端子-第二端子间的电压也几乎成为0V。由此，存储单元AMu[m]的晶体管M2的第一端子-第二端子间也没有电流流过。
在此，在时间T04至时间T05中，布线WAL[1]至布线WAL[m-1]及布线WBL[1]至布线WBL[m]从时间T04之前一直被输入低电平电位。由此，在存储单元阵列CA中，配置在第一行至第m-1行的存储单元AMx[1]至存储单元AMx[m-1]及存储单元AMu[1]至存储单元AMu[m-1]、配置在第m+1行至第2m行的存储单元AMw[1]至存储单元AMw[m]及存储单元AMr[1]至存储单元AMr[m]所包括的各晶体管M1的栅极被施加低电平电位，由此各晶体管M1处于关闭状态。由此，分别输入到布线WAD及布线WBD的数据不会写入到节点Nx[1]至节点Nx[m-1]、节点Nu[1]至节点Nu[m-1]、节点Nw[1]至节点Nw[m]及节点Nr[1]至节点Nr[m]。
<<时间T05至时间T06>>
在时间T05至时间T06中，布线WAL[m]被输入低电平电位。由此，在存储单元阵列CA中，存储单元AMx[m]及存储单元AMu[m]所包括的各晶体管M1的栅极被施加低电平电位，使得各晶体管M1成为关闭状态。
在存储单元AMx[m]中，晶体管M1成为关闭状态，使得存储单元AMx[m]的电容器C1的第一端子(节点Nx[m])保持比接地电位大出VWβ[m]的电位。此外，在存储单元AMu[m]中，晶体管M1成为关闭状态，使得存储单元AMu[m]的电容器C1的第一端子(节点Nu[m])保持比接地电位大出VWα[m]的电位。
<<时间T06至时间T07>>
在时间T06至时间T07中，布线WBL[1]被输入高电平电位。由此，在存储单元阵列CA中，存储单元AMw[1]及存储单元AMr[1]所包括的各晶体管M1的栅极被施加高电平电位，使得各晶体管M1成为开启状态。
此外，在时间T06至时间T07中，布线WAD被输入比接地电位大出Vwα[1]的电位。此时，因为存储单元AMw[1]的晶体管M1处于开启状态，所以布线WAD与节点Nw[1]成为导通状态，使得存储单元AMw[1]的电容器C1的第一端子(节点Nw[1])被输入比接地电位大出Vwα[1]的电位。
此外，在时间T06至时间T07中，布线WBD被输入比接地电位大出VWβ[1]的电位。此时，因为存储单元AMr[1]的晶体管M1处于开启状态，所以布线WBD与节点Nr[1]成为导通状态，使得存储单元AMr[1]的电容器C1的第一端子(节点Nr[1])被输入比接地电位大出VWβ[1]的电位。
此外，因为开关SW5A处于开启状态，所以布线BAL被输入接地电位。此外，在存储单元AMw[1]中，因为晶体管M2的第一端子被输入来自布线VR的接地电位，所以晶体管M2的第一端子-第二端子间的电压几乎成为0V。由此，存储单元AMw[1]的晶体管M2的第一端子-第二端子间没有电流流过。
同样，因为开关SW5B处于开启状态，所以布线BBL被输入接地电位。此外，在存储单元AMr[1]中，因为晶体管M2的第一端子被输入来自布线VR的接地电位，所以晶体管M2的第一端子-第二端子间的电压也几乎成为0V。由此，存储单元AMr[1]的晶体管M2的第一端子-第二端子间也没有电流流过。
在此，在时间T06至时间T07中，布线WAL[1]至布线WAL[m]及布线WBL[2]至布线WBL[m]从时间T06之前一直被输入低电平电位。由此，在存储单元阵列CA中，配置在第一行至第m行的存储单元AMx[1]至存储单元AMx[m]及存储单元AMu[1]至存储单元AMu[m]、配置在第m+2行至第2m行的存储单元AMw[2]至存储单元AMw[m]及存储单元AMr[2]至存储单元AMr[m]所包括的各晶体管M1的栅极被施加低电平电位，由此各晶体管M1处于关闭状态。由此，分别输入到布线WAD及布线WBD的数据不会写入到节点Nx[1]至节点Nx[m]、节点Nu[1]至节点Nu[m]、节点Nw[2]至节点Nw[m]及节点Nr[2]至节点Nr[m]。
<<时间T07至时间T08>>
在时间T07至时间T08中，布线WBL[1]被输入低电平电位。由此，在存储单元阵列CA中，存储单元AMw[1]及存储单元AMr[1]所包括的各晶体管M1的栅极被施加低电平电位，使得各晶体管M1成为关闭状态。
在存储单元AMw[1]中，晶体管M1成为关闭状态，使得存储单元AMw[1]的电容器C1的第一端子(节点Nw[1])保持比接地电位大出VWα[1]的电位。此外，在存储单元AMr[1]中，晶体管M1成为关闭状态，使得存储单元AMr[1]的电容器C1的第一端子(节点Nr[1])保持比接地电位大出VWβ[1]的电位。
此外，时间T07至时间T08中，与时间T06至时间T07中的向存储单元AMw[1]写入电压VWα[1]的工作同样，向配置在存储单元阵列CA的第m+2行至第2m-1行的存储单元AMw[2]至存储单元AMw[m-1]依次写入电压VWα[2]至VWα[m-1]。此外，在进行向存储单元AMw[2]至存储单元AMw[m-1]写入电压的工作同时，向配置在存储单元阵列CA的第2m+1行至第2m-1行的存储单元AMr[2]至存储单元AMr[m-1]写入电压VWβ[2]至VWβ[m-1]。
<<时间T08至时间T09>>
在时间T08至时间T09中，布线WAL[m]被输入高电平电位。由此，在存储单元阵列CA中，存储单元AMw[m]及存储单元AMr[m]所包括的各晶体管M1的栅极被施加高电平电位，使得各晶体管M1成为开启状态。
此外，在时间T08至时间T09中，布线WAD被输入比接地电位大出Vwα[m]的电位。此时，因为存储单元AMw[m]的晶体管M1处于开启状态，所以布线WAD与节点Nw[m]成为导通状态，使得存储单元AMw[m]的电容器C1的第一端子(节点Nw[m])被输入比接地电位大出Vwα[m]的电位。
此外，在时间T08至时间T09中，布线WBD被输入比接地电位大出VWβ[m]的电位。此时，因为存储单元AMr[m]的晶体管M1处于开启状态，所以布线WBD与节点Nr[m]成为导通状态，使得存储单元AMr[m]的电容器C1的第一端子(节点Nr[m])被输入比接地电位大出VWβ[m]的电位。
此外，因为开关SW5A处于开启状态，所以布线BAL被输入接地电位。此外，在存储单元AMw[m]中，因为晶体管M2的第一端子被输入来自布线VR的接地电位，所以晶体管M2的第一端子-第二端子间的电压几乎成为0V。由此，存储单元AMw[m]的晶体管M2的第一端子-第二端子间没有电流流过。
同样，因为开关SW5B处于开启状态，所以布线BBL被输入接地电位。此外，在存储单元AMr[m]中，因为晶体管M2的第一端子被输入来自布线VR的接地电位，所以晶体管M2的第一端子-第二端子间的电压也几乎成为0V。由此，存储单元AMr[m]的晶体管M2的第一端子-第二端子间也没有电流流过。
在此，在时间T08至时间T09中，布线WAL[1]至布线WAL[m]及布线WBL[1]至布线WBL[m-1]从时间T08之前一直被输入低电平电位。由此，在存储单元阵列CA中，配置在第一行至第m行的存储单元AMx[1]至存储单元AMx[m]及存储单元AMu[1]至存储单元AMu[m]、配置在第m+1行至第2m-1行的存储单元AMw[1]至存储单元AMw[m-1]及存储单元AMr[1]至存储单元AMr[m-1]所包括的各晶体管M1的栅极被施加低电平电位，由此各晶体管M1处于关闭状态。由此，分别输入到布线WAD及布线WBD的数据不会写入到节点Nx[1]至节点Nx[m]、节点Nu[1]至节点Nu[m]、节点Nw[1]至节点Nw[m-1]及节点Nr[1]至节点Nr[m-1]。
<<时间T09至时间T10>>
在时间T09至时间T10中，布线WBL[m]被输入低电平电位。由此，在存储单元阵列CA中，存储单元AMw[m]及存储单元AMr[m]所包括的各晶体管M1的栅极被施加低电平电位，使得各晶体管M1成为关闭状态。
在存储单元AMw[m]中，晶体管M1成为关闭状态，使得存储单元AMw[m]的电容器C1的第一端子(节点Nw[m])保持比接地电位大出VWα[m]的电位。此外，在存储单元AMr[m]中，晶体管M1成为关闭状态，使得存储单元AMr[m]的电容器C1的第一端子(节点Nr[m])保持比接地电位大出VWβ[m]的电位。
经时间T01至时间T10中的工作，可以向存储单元阵列CA所包括的存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个写入对应于第一数据的电压。
<<时间T10至时间T11>>
在时间T10至时间T11中，布线SL5被输入低电平电位。由此，在电路INT中，开关SW5A及开关SW5B都成为关闭状态。
<<时间T11至时间T12>>
在时间T11至时间T12中，布线XAL[1]至布线XAL[m]分别被输入对应于m个第二数据的电位。在此，例如，从电路XLD输入到布线XAL[1]的电位为比接地电位高出VXα[1]的电位，从电路XLD输入到布线XAL[p]的电位比接地电位高出VXα[p]，从电路XLD输入到布线XAL[m]的电位比接地电位高出VXα[m]的电位。
因为布线XAL[1]的电位从接地电位提升到VXα[1]，所以存储单元AMx[1]及存储单元AMu[1]的各电容器C1的第二端子被施加VXα[1]。此时，节点Nx[1]及节点Nu[1]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nx[1]及节点Nu[1]的各电位发生变化。
在存储单元AMx[1]及存储单元AMu[1]的每一个中，晶体管M2的栅极电位的增幅相当于布线XAL[1]的电位变化乘以取决于存储单元结构的电容耦合系数的电位。该电容耦合系数根据电容器C1的电容、晶体管M2的栅极电容、寄生电容等而算出。在本工作例子中，存储单元AMx及存储单元AMu的各电容耦合系数为h。
因此，当布线XAL[1]的电位变化为VXα[1]时，节点Nx[1]及节点Nu[1]的各电位变化为hVXα[1]。也就是说，节点Nx[1]的电位成为VWβ[1]+hVXα[1]，节点Nu[1]的电位成为VWα[1]+hVXα[1]。
此外，在本工作例子中，关于存储单元阵列CA所包括的存储单元AMx[1]及存储单元AMu[1]以外的存储单元，也将各电容耦合系数设定为h来进行说明。
由此，因为布线XAL[p]的电位从接地电位提升到VXα[p]，所以存储单元AMx[p]及存储单元AMu[p]的各电容器C1的第二端子被施加VXα[p]。此时，节点Nx[p]及节点Nu[p]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nx[p]及节点Nu[p]的各电位发生变化。具体而言，节点Nx[p]的电位成为VWβ[p]+hVXα[p]，节点Nu[p]的电位成为VWα[p]+hVXα[p]。
此外，因为布线XAL[m]的电位从接地电位提升到VXα[m]，所以存储单元AMx[m]及存储单元AMu[m]的各电容器C1的第二端子被施加VXα[m]。此时，节点Nx[m]及节点Nu[m]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nx[m]及节点Nu[m]的各电位发生变化。具体而言，节点Nx[m]的电位成为VWβ[m]+hVXα[m]，节点Nu[m]的电位成为VWα[m]+hVXα[m]。
此外，在时间T11至时间T12中，布线XBL[1]至布线XBL[m]分别被输入对应于m个第二数据的电位。在此，例如，从电路XLD输入到布线XBL[1]的电位为比接地电位高出VXβ[1]的电位，从电路XLD输入到布线XBL[p]的电位比接地电位高出VXβ[p]，从电路XLD输入到布线XBL[m]的电位比接地电位高出VXβ[m]的电位。
因为布线XBL[1]的电位从接地电位提升到VXβ[1]，所以存储单元AMw[1]及存储单元AMr[1]的各电容器C1的第二端子被施加VXβ[1]。此时，节点Nw[1]及节点Nr[1]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nw[1]及节点Nr[1]的各电位发生变化。
在本工作例子中，存储单元阵列CA所包括的存储单元AMw及存储单元AMr的各电容耦合系数与存储单元AMx及存储单元AMu同样被设定为h。
因此，当布线XBL[1]的电位变化为VXβ[1]时，节点Nw[1]及节点Nr[1]的各电位变化为hVXβ[1]。也就是说，节点Nw[1]的电位成为VWα[1]+hVXβ[1]，节点Nr[1]的电位成为VWβ[1]+hVXβ[1]。
由此，因为布线XBL[p]的电位从接地电位提升到VXβ[p]，所以存储单元AMx[p]及存储单元AMr[p]的各电容器C1的第二端子被施加VXβ[p]。此时，节点Nw[p]及节点Nr[p]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nw[p]及节点Nr[p]的各电位发生变化。具体而言，节点Nw[p]的电位成为VWα[p]+hVXβ[p]，节点Nr[p]的电位成为VWβ[p]+hVXβ[p]。
此外，因为布线XBL[m]的电位从接地电位提升到VXβ[m]，所以存储单元AMw[m]及存储单元AMu[m]的各电容器C1的第二端子被施加VXβ[m]。此时，节点Nw[m]及节点Nr[m]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nw[m]及节点Nr[m]的各电位发生变化。具体而言，节点Nw[m]的电位成为VWα[m]+hVXβ[m]，节点Nu[m]的电位成为VWβ[m]+hVXβ[m]。
在此，VX[1]、VX[p]及VX[m]定义为如下算式。
[算式8]
VX[1]＝VXα[1]-VXp[1] …(1.4)
VX[p]＝VXα[p]-VXp[p] …(1.5)
VX[m]＝VXα[m]-VXβ[m] …(1.6)
VX[1]至VX[m]都是对应于第二数据的电压。也就是说，VXα[1]至VXα[m]及VXβ[1]至VXβ[m]都可以说是对应于第二数据的电压。此外，如果满足算式(1.4)至算式(1.6)，则可以任意决定VXα[i]及VXβ[i]的电压的组合。例如，VXα[i]既可高于VXβ[i]又可低于VXβ[i]，或者，也可以等于VXβ[i]。也就是说，VX[i]可以为正电压、0或负电压。
<<时间T12至时间T13>>
在时间T12至时间T13中，布线SL4及布线SL7被输入高电平电位。由此，电路CMS中的开关SW7A及开关SW7B和电路ACTV中的开关SW4A都成为开启状态。
此时，存储单元AMx[1]至存储单元AMx[m]及存储单元AMw[1]至存储单元AMw[m]的每一个所包括的各晶体管M2的第二端子通过布线BAL与电路CM所包括的晶体管M3A的第一端子成为导通状态。此外，存储单元AMx[1]至存储单元AMx[m]及存储单元AMw[1]至存储单元AMw[m]所包括的各晶体管M2的第二端子通过布线BAL与电路ACTV所包括的电路IVC的第一端子成为导通状态。此外，存储单元AMu[1]至存储单元AMu[m]及存储单元AMr[1]至存储单元AMr[m]所包括的各晶体管M2的第二端子通过布线BBL与电路CM所包括的晶体管M3B的第一端子成为导通状态。
在此，考察存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的各晶体管M2中从第二端子流过第一端子的电流。
假设从布线BAL通过存储单元AMx[1]的晶体管M2的第二端子流过第一端子的电流为IAMx[1]，则IAMx[1]可以表示为如下算式。
[算式9]
IAMx[1]＝k(VWβ[1]+hVXα[1]-Vth)2 …(1.7)
K表示取决于晶体管M2的沟道长度、沟道宽度、迁移率及栅极绝缘膜的电容等的常数。此外，Vth表示晶体管M2的阈值电压。此外，常数k不但可以适用于存储单元AMx，还可以适用于存储单元AMu、存储单元AMw及存储单元AMr。此外，存储单元AMx以外的存储单元AMu、存储单元AMw及存储单元AMr所包括的晶体管M2的阈值电压也表示为Vth。
此外，假设从布线BAL通过存储单元AMx[m]的晶体管M2的第二端子流过第一端子的电流为IAMx[m]，则IAMx[m]可以表示为如下算式。
[算式10]
IAMx[m]＝k(VWβ[m]+hVXα[m]-Vth)2 …(1.8)
也就是说，假设从布线BAL流过存储单元AMx[1]至存储单元AMx[m]的各晶体管M2的第二端子的电流量的总和为Ix，则Ix可以根据算式(1.7)及算式(1.8)表示为如下算式。
[算式11]
Figure BDA0003938355570000671
同样，假设从布线BAL通过存储单元AMw[1]的晶体管M2的第二端子流过第一端子的电流为IAMw[1]，并且从布线BAL通过存储单元AMw[m]的晶体管M2的第二端子流过第一端子的电流为IAMw[m]，则IAMw[1]及IAMw[m]可以表示为如下算式。
[算式12]
IAMw[1]＝k(VWα[1]+hVXβ[1]-Vth)2 …(1.10)
IAMw[m]＝k(VWα[m]+hVXβ[m]-Vth)2 …(1.11)
也就是说，假设从布线BAL流过存储单元AMw[1]至存储单元AMw[m]的各晶体管M2的第二端子的电流量的总和为Iw，则Iw可以根据算式(1.10)及算式(1.11)表示为如下算式。
[算式13]
Figure BDA0003938355570000672
同样，假设从布线BBL通过存储单元AMu[1]的晶体管M2的第二端子流过第一端子的电流为IAMu[1]，并且从布线BBL通过存储单元AMu[m]的晶体管M2的第二端子流过第一端子的电流为IAMu[m]，则IAMu[1]及IAMu[m]可以表示为如下算式。
[算式14]
IAMu[1]＝k(VWα[1]+hVXα[1]-Vth)2 …(1.13)
IAMu[m]＝k(VWα[m]+hVXα[m]-Vth)2 …(1.14)
也就是说，假设从布线BBL流过存储单元AMu[1]至存储单元AMu[m]的各晶体管M2的第二端子的电流量的总和为Iu，则Iu可以根据算式(1.13)及算式(1.14)表示为如下算式。
[算式15]
Figure BDA0003938355570000681
同样，假设从布线BBL通过存储单元AMr[1]的晶体管M2的第二端子流过第一端子的电流为IAMr[1]，并且从布线BBL通过存储单元AMr[m]的晶体管M2的第二端子流过第一端子的电流为IAMr[m]，则IAMr[1]及IAMr[m]可以表示为如下算式。
[算式16]
IAMr[1]＝k(VWβ[1]+hVXβ[1]-Vth)2 …(1.16)
IAMr[m]＝k(VWβ[m]+hVXβ[m]-Vth)2 …(1.17)
也就是说，假设从布线BBL流过存储单元AMr[1]至存储单元AMr[m]的各晶体管M2的第二端子的电流量的总和为Ir，则Ir可以根据算式(1.16)及算式(1.17)表示为如下算式。
[算式17]
Figure BDA0003938355570000691
在时间T12至时间T13中，电路CMS所包括的开关SW7B处于开启状态，并且电路INT所包括的开关SW5B处于关闭状态，由此通过布线BBL流过存储单元AMu[1]至存储单元AMu[m]及存储单元AMr[1]至存储单元AMr[m]的电流的总和Iu+Ir通过晶体管M3B的第一端子从布线VHE流出的。此时，晶体管M3B的第一端子(栅极)的电压成为对应于电流量Iu+Ir的电压。
此外，因为电路CM为电流镜电路，所以流过晶体管M3B的第一端子-第二端子间的电流量与流过晶体管M3A的第一端子-第二端子间的电流量大致相等。在时间T12至时间T13中，电路CMS所包括的开关SW7A处于开启状态，由此从布线VHE通过晶体管M3B流过布线BAL的电流量成为Iu+Ir。
此外，电路INT所包括的开关SW5B处于关闭状态，并且电路ACTV所包括的开关SW4A处于开启状态，由此电流从布线BAL通过开关SW4A流过电路ACTV所包括的电路IVC的第一端子。假设为该电流量为IEV，则IEV可以表示为如下算式。
[算式18]
IEV＝Iu+Ir-Ix-Iw …(1.19)
算式(1.19)可以根据算式(1.1)至算式(1.6)、算式(1.9)、算式(1.12)、算式(1.15)及算式(1.18)表示为如下算式。
[算式19]
Figure BDA0003938355570000701
根据算式(1.20)，从布线BAL输入到电路ACTV的电流量IEV与对应于第一数据的电位VW[1]至VW[m]与对应于第二数据的电位VX[1]至VX[m]的积和成比。也就是说，第一数据与第二数据之积和可以表示为电流量IEV。
通过电流IEV流过电路ACTV所包括的电路IVC的第一端子，从电路IVC的第三端子输出对应于IEV的电压。然后，该电压输入到电路ACF的第一端子，使得电路ACF使用该电压进行预先定义的函数系统的运算，由此将运算结果作为电压(或电流等)从布线NIL输出。
在此，算式(1.1)至算式(1.3)可以各自变形为VWα[i]＝VWβ[i]+VW[i]。也就是说，在存储单元AMu[i]及存储单元AMw[i]中保持VWβ[i]+VW[i]。VWβ[i]可以为任意电压，由此VWβ[1]至VWβ[m]也可以都是同一电压。例如，假设为VWβ[1]至VWβ[m]都是VPR，则在存储单元AMx[i]中保持VPR，在存储单元AMu[i]中保持VPR+VW[i]，在存储单元AMw[i]中保持VPR+VW[i]，并在存储单元AMr[i]中保持VPR。如此，通过将VWβ[1]至VWβ[m]都设定为VPR，以VPR为基准电压在存储单元AMu及存储单元AMw中保持基准电压加以对应于第一数据的电压的电压并在存储单元AMx及存储单元AMr中保持基准电压，也可以同样进行算式(1.20)的运算。
此外，算式(1.4)至算式(1.6)可以各自变形为VXα[i]＝VXβ[i]+VX[i]。也就是说，在时间T11至时间T12中，布线XAL[i]被输入VXβ[i]+VX[i]。VXβ[i]可以为任意电压，由此VXβ[1]至VXβ[m]也可以都是同一电压。例如，假设为VXβ[1]至VXβ[m]都是VRFP，则布线XAL[i]被输入VRFP+VX[i]，并且布线XBL[i]被输入VRFP。如此，通过将VXβ[1]至VXβ[m]都设为VRFP，以VRFP为基准电压向布线XAL输入基准电压加以对应于第二数据的电压并向布线XBL输入基准电压，也可以同样进行算式(1.20)的运算。
<半导体装置的结构例子2>
在此，说明与图1的运算电路MAC1不同的能够进行多个第一数据和多个第二数据的积和运算的半导体装置。
与图1的运算电路MAC1同样，图8的运算电路MAC2是能够进行多个第一数据和多个第二数据的积和运算的半导体装置的一个例子。运算电路MAC2与运算电路MAC1的不同之处在于：电路CMS的电路结构；以及运算电路MAC2中的布线BBL与电路ACTV电连接的点。
运算电路MAC2所包括的电路CMS包括电流源CSA及电流源CSB。电流源CSA的输入端子与布线VHE电连接，电流源CSA的输出端子与布线BAL电连接。电流源CSB的输入端子与布线VHE电连接，电流源CSB的输出端子与布线BBL电连接。
此外，运算电路MAC2所包括的电路CMS具有上述电路结构，由此没有图3A及图3B所示的电流镜电路的功能。
作为一个例子，布线VHE可以如图3A及图3B的电路CMS所示那样供应恒压。作为该恒压，例如优选为高电平电位。
电流源CSA及电流源CSB都具有因输入端子被输入电源电位而将恒流输出到输出端子的功能。此外，电流源CSA及电流源CSB各自输出到输出端子的电流量优选相等。具体而言，从电流源CSA的输出端子流过布线BAL的电流量优选为从电流源CSB的输出端子流过布线BBL的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
此外，如上所述，布线BBL与电路ACTV电连接。在图8中，电路ACTV例如优选具有输出对应于从布线BAL流过电路ACTV的电流量和从布线BBL流过电路ACTV的电流量的差异的电压的功能、使用该电压根据预定的函数系统进行运算的功能、将该函数运算的结果输出到布线NIL的功能。
具体而言，图8的运算电路MAC2所包括的电路ACTV例如可以为图9所示的电路ACTV。图9所示的电路ACTV包括电路ACP，电路ACP包括开关SW4A、开关SW4B、电路IVC、电路ACF。
图9的电路IVC包括运算放大器OP、负载LEA、负载LEB，并具有与图4C的电路ACTV所包括的电路IVC相同的电路结构。因此，关于图9的电路IVC的说明可以参照图4C的电路IVC的记载。
此外，图9的电路ACF例如可以具有与图4A至图4C所示的电路ACTV所包括的电路ACF同样的电路。因此，与图4A至图4C的电路ACF同样，图9的电路ACF可以具有相应于输入到第一端子的电压根据所定义的函数系统进行运算的功能及将该函数系统的运算结果输出到电路ACF的第二端子(布线NIL)的功能。
开关SW4A的第一端子与布线BAL电连接，开关SW4A的第二端子通过电路IVC的第一端子电连接于运算放大器OP的反相输入端子及负载LEA的第一端子。电路ACF的第一端子通过电路IVC的第二端子电连接于运算放大器OP的输出端子及负载LEA的第二端子。开关SW4B的第一端子与布线BBL电连接，开关SW4B的第二端子通过电路IVC的第三端子电连接于运算放大器OP的非反相输入端子及负载LEB的第一端子。此外，开关SW4A及开关SW4B的各控制端子与布线SL4电连接。
作为开关SW4B，例如可以使用可应用于开关SW4A、开关SW5A及开关SW5B的开关。
在图9的电路ACTV中，例如通过将高电平电位输入到布线SL4，使得开关SW4A及开关SW4B都成为开启状态，可以使来自布线BAL的电流流过电路IVC的第一端子，并可以使来自布线BBL的电流流过电路IVC的第三端子。
例如，在图8的运算电路MAC2中，假设从电流源CSA及电流源CSB分别流过布线BAL及布线BBL的电流量为ICS，从布线BAL流过存储单元AMx[1]至存储单元AMx[m]的电流量的总和为Ix，从布线BAL流过存储单元AMw[1]至存储单元AMw[m]的电流量的总和为Iw，则从布线BAL流过电路IVC的第一端子的电流量为ICS-Ix-Iw。此外，假设从布线BBL流过存储单元AMu[1]至存储单元AMu[m]的电流量的总和为Iu，从布线BBL流过存储单元AMr[1]至存储单元AMr[m]的电流量的总和为Ir，则从布线BBL流过电路IVC的第三端子的电流量为ICS-Iu-Ir。
在图9的电路IVC为减法电路的情况(例如，负载LEA及负载LEB为电阻器的情况)下，电路IVC的第二端子输出对应于输入到电路IVC的第一端子的电流量与输入到电路IVC的第三端子的电流量的差异(-Iu-Ir+Ix+Iw)的电压。根据算式(1.19)、算式(1.20)，该电流量的差异取决于多个第一数据与多个第二数据之积和，由此从电路IVC的第二端子输出的电压可以说是对应于多个第一数据与多个第二数据之积和的电压。
然后，该电压输入到电路ACF的第一端子，使得电路ACF使用该电压进行预先定义的函数系统的运算，由此将运算结果作为电压(或电流等)从布线NIL输出。
<半导体装置的结构例子3>
接着，说明与图1的运算电路MAC1及图8的运算电路MAC2不同的能够进行多个第一数据和多个第二数据的积和运算的半导体装置。
与运算电路MAC1及运算电路MAC2同样，图10的运算电路MAC3是能够进行多个第一数据和多个第二数据的积和运算的半导体装置的一个例子。运算电路MAC3为运算电路MAC1的变形例子，电路CSW所包括的存储单元AMw及电路CSR所包括的存储单元AMr的个数与运算电路MAC1不同。
例如，在运算电路MAC3中，电路CSW所包括的存储单元AMw的个数可以为g个(g为m以外的1以上的整数)，电路CSR所包括的存储单元AMr的个数可以为g个。由此，布线XBL及布线WBL的个数都是g个。
首先，说明g为1以上且小于m的情况。
对应于多个第一数据的电压为VW[1]至VW[m]，并且以满足算式(1.1)至算式(1.3)的方式定义VWα[1]至VWα[m]及VWβ[1]至VWβ[m]。此外，存储单元AMw[1]至存储单元AMw[m]、存储单元AMu[1]至存储单元AMu[m]都分别保持电压VWα[1]至VWα[m]，存储单元AMx[1]至存储单元AMx[m]、存储单元AMr[1]至存储单元AMr[m]都分别保持VWβ[1]至VWβ[m]。
此时，考虑如下情况：在图7的时序图的时间T11至时间T12中，布线XBL[1]至布线XBL[m]的电位的变化量小，例如，VXβ[1]至VXβ[m]都是0V的情况。在此，例如，从布线BAL流过存储单元AMw[i]的电流IAMw[i]根据算式(1.10)及算式(1.11)而成为IAMw[i]＝k(VWα[i]-Vth)2，从布线BBL流过存储单元AMr[i]的电流IAMr[i]根据算式(1.16)及算式(1.17)而成为IAMr[i]＝k(VWβ[i]-Vth)2。此时，在VW[i]＝VWα[i]-VWβ[i]接近0的情况下，IAMw[i]及IAMr[i]可被视为大致相同的电流量。因此，作为流过布线BBL的电流的一部分的IAMr[i]也是从电路CMS流过布线BAL的电流的一部分，由此在布线BAL中作为从电路CMS流出的电流的一部分IAMr[i]与流过存储单元AMw[i]的电流IAMw[i]抵消。
反过来说，在预先知道分别输入到存储单元AMw[i]及存储单元AMr[i]的电压VWα[i]和VWβ[i]的差异接近0的情况下，不需要将VWα[i]及VWβ[i]分别写入到存储单元AMw[i]及存储单元AMr[i]。由此，可以减少电路CSW所包括的存储单元AMw的个数及电路CSR所包括的存储单元AMr的个数，还可以减少电路CSW所包括的存储单元AMw及电路CSR所包括的存储单元AMr所需的功耗。
此外，在图7的时序图的时间T11至时间T12中，假设布线XAL[i]的电位的变化量为VXα[i](＝VX[i])，则从布线BAL流过存储单元AMx[i]的电流量为IAMx[i]＝k(VWβ[i]+hVXα[i]-Vth)2，从布线BBL流过存储单元AMu[i]的电流量为IAMu[i]＝k(VWα[i]+hVXα[i]-Vth)2。有时VXα[i]越大，IAMx[i]和IAMu[i]的电流量的差异越大，由此与存储单元AMw[i]及存储单元AMr[i]不同，优选将对应于第一数据的电压分别写入到存储单元AMx[i]及存储单元AMu[i]。
接着，说明g超过m，例如，g＝m+1的情况。
对应于多个第一数据的电压为VW[1]至VW[m]，并且以满足算式(1.1)至算式(1.3)的方式定义VWα[1]至VWα[m]及VWβ[1]至VWβ[m]。此外，存储单元AMw[1]至存储单元AMw[m]、存储单元AMu[1]至存储单元AMu[m]都分别保持电压VWα[1]至VWα[m]，存储单元AMx[1]至存储单元AMx[m]、存储单元AMr[1]至存储单元AMr[m]都分别保持VWβ[1]至VWβ[m]。
再者，对存储单元AMr[m+1]写入任意电压Vb，对存储单元AMw[m+1]写入接地电位。此外，在图7的时序图的时间T11至时间T12中，布线XBL[m+1]的电压不发生变化。在此情况下，在图15的时序图的时间T12至时间T13中，在从布线BBL流过存储单元AMr[m+1]的电流为Ib时，Ib及从布线BAL流过电路ACTV的电流量IEV分别表示为如下算式。
[算式20]
Figure BDA0003938355570000771
Figure BDA0003938355570000772
算式(1.22)相当于对积和结果予以任意值的算式。这可以应用于例如在分层神经网络的运算中对权重系数与神经元的信号的积和运算结果予以作为任意值的偏置(偏离)的计算等。
虽然以上说明了对存储单元AMr[m+1]写入任意电压Vb并对存储单元AMw[m+1]写入接地电位的情况，但是也可以对存储单元AMr[m+1]写入接地电位并对存储单元AMw[m+1]写入任意电压Vb。在此情况下，从布线BAL流过存储单元AMw[m+1]的电流量为Ib，由此从布线BAL流过电路ACTV的电流量IEV为算式(1.21)的Ib被置换成-Ib的值。也就是说，对积和结果予以的任意值也可以为负值。
此外，也可以在省略差异接近0的上述电压VWα[i]及VWβ[i]的写入的同时对积和运算结果加入上述任意值。此外，此时，存储单元阵列CA的行数，即g的值既可为1以上且小于m又可为大于m。
此外，g的值也可以为m。在此情况下，例如，在图1的运算电路MAC1中，在预先知道分别写入到存储单元AMw[i]及存储单元AMr[i]的电压VWα[i]和VWβ[i]的差异接近0的情况下，例如，不将VWα[i]和VWβ[i]分别写入到存储单元AMw[i]及存储单元AMr[i]而将任意电压Vb写入到存储单元AMw[i]及存储单元AMr[i]中的一个并将接地电位写入到存储单元AMw[i]及存储单元AMr[i]中的另一个，可以在省略差异接近0的电压VWα[i]及VWβ[i]的写入的同时对积和运算结果加入任意值。
此外，本发明的一个方式的半导体装置不局限于本实施方式所示的运算电路MAC1至运算电路MAC3等。例如，在同样使用多个第二数据同时进行多个积和运算的情况下，可以使用图11所示的运算电路MAC4。运算电路MAC4具有在每一列上配置n个(n为1以上的整数)图1的运算电路MAC1的存储单元阵列CA的结构。
图11示出存储单元阵列CA[1]至存储单元阵列CA[n]，将存储单元阵列CA[1]至存储单元阵列CA[n]统称为存储单元阵列CAS。此外，因为运算电路MAC4包括n个存储单元阵列CA，所以图11中的电路CMS包括作为n个电路CM的电路CM[1]至电路CM[n]，电路INT包括作为n个电路SCI的电路SCI[1]至电路SCI[n]，电路ACTV包括作为n个电路ACP的电路ACP[1]至电路ACP[n]。此外，运算电路MAC4包括相当于运算电路MAC1的布线BAL的布线BAL[1]至布线BAL[n]、相当于运算电路MAC1的布线BBL的布线BBL[1]至布线BBL[n]、相当于运算电路MAC1的布线WAD的布线WAD[1]至布线WAD[n]、相当于运算电路MAC1的布线WBD的布线WBD[1]至布线WBD[n]、相当于运算电路MAC1的布线NIL的布线NIL[1]至布线NIL[n]。
存储单元阵列CA[1]与布线BAL[1]、布线BBL[1]、布线WAD[1]、布线WBD[1]、布线XAL[1]至布线XAL[m]、布线XBL[1]至布线XBL[m]、布线WAL[1]至布线WAL[m]以及布线WBL[1]至布线WBL[m]电连接。电路WDD与布线WAD[1]及布线WBD[1]电连接。此外，电路CMS的电路CM[1]与布线BAL[1]及布线BBL[1]电连接，电路INT的电路SCI[1]与布线BAL[1]、布线BBL[1]以及电路ACTV中的电路ACP[1]电连接。电路ACP[1]与布线NIL[1]电连接。
同样，存储单元阵列CA[n]与布线BAL[n]、布线BBL[n]、布线WAD[n]、布线WBD[n]、布线XAL[1]至布线XAL[m]、布线XBL[1]至布线XBL[m]、布线WAL[1]至布线WAL[m]以及布线WBL[1]至布线WBL[m]电连接。电路WDD与布线WAD[n]及布线WBD[n]电连接。此外，电路CMS的电路CM[n]与布线BAL[n]及布线BBL[n]电连接，电路INT的电路SCI[n]与布线BAL[n]、布线BBL[n]以及电路ACTV中的电路ACP[n]电连接。电路ACP[n]与布线NIL[n]电连接。
与图7的时序图的工作同样，图11的运算电路MAC4对存储单元阵列CA[1]至存储单元阵列CA[n]分别写入第一组至第n组的对应于第一数据的电压，然后对布线XAL[1]至布线XAL[m]及布线XBL[1]至布线XBL[m]输入对应于第二数据的电压，由此可以将第一组至第n组的各第一数据与第二数据之积和运算同时输出到布线NIL[1]至布线NIL[n]。
<半导体装置的结构例子4>
在此，说明与上述运算电路MAC1、运算电路MAC1A、运算电路MAC2、运算电路MAC3不同的能够进行多个第一数据和多个第二数据的积和运算的半导体装置。
图12示出运算电路MAC5，也就是与上述运算电路MAC1等同样能够进行积和运算及函数运算的运算电路的结构例子。运算电路MAC5是进行被后述多个存储单元保持的多个第一数据和被输入的多个第二数据的积和运算并使用该积和运算的结果进行函数运算的电路。
作为一个例子，运算电路MAC5包括存储单元阵列CA、电路CMS、电路WDD、电路XLD、电路WLD、电路INT及电路ACTV。
存储单元阵列CA包括电路CS[1]至电路CS[m](在此，m为1以上的整数)。此外，电路CS[1]至电路CS[m]的每一个包括存储单元AMu、存储单元AMx、存储单元AMw、存储单元AMr。虽然在图12中未示出，但在本说明书等中，电路CS[i](i为1以上且m以下的整数)所包括的存储单元AMu、存储单元AMx、存储单元AMw、存储单元AMr有时分别被记为存储单元AMu[i]、存储单元AMx[i]、存储单元AMw[i]、存储单元AMr[i]。
在存储单元阵列CA中，各存储单元配置为2m行2列的矩阵状。作为一个例子，在图12中，存储单元AMu[i]配置在2i-1行1列的地址，存储单元AMw[i]配置在2i行1列的地址，存储单元AMx[i]配置在2i-1行2列的地址，并且存储单元AMr[i]配置在2i行2列的地址。
存储单元AMx、存储单元AMw、存储单元AMu以及存储单元AMr都具有保持对应于第一数据的电压的功能。对应于第一数据的电压例如可以是指存储单元AMu[i]及存储单元AMw[i]所保持的电压和存储单元AMx[i]及存储单元AMr[i]所保持的电压的差异。
存储单元AMu[1]与布线WAD、布线BBL、布线WL[1]、布线XAL[1]电连接。此外，存储单元AMw[1]与布线WAD、布线BAL、布线WL[1]、布线XBL[1]电连接。此外，存储单元AMx[1]与布线WBD、布线BAL、布线WL[1]、布线XAL[1]电连接。此外，存储单元AMr[1]与布线WBD、布线BBL、布线WL[1]、布线XBL[1]电连接。此外，存储单元AMu[m]与布线WAD、布线BBL、布线WL[m]、布线XAL[m]电连接。此外，存储单元AMw[m]与布线WAD、布线BAL、布线WL[m]、布线XBL[m]电连接。此外，存储单元AMx[m]与布线WBD、布线BAL、布线WL[m]、布线XAL[m]电连接。此外，存储单元AMr[m]与布线WBD、布线BBL、布线WL[m]、布线XBL[m]电连接。
电路CS[1]至电路CS[m]的每一个所包括的存储单元AMu、存储单元AMw、存储单元AMx、存储单元AMr的每一个的详细结构将在后面叙述。
作为一个例子，电路CMS与布线BAL及布线BBL电连接。电路CMS具有将电流通过布线BAL供应给存储单元AMx[1]至存储单元AMx[m]及存储单元AMw[1]至存储单元AMw[m]的每一个的功能及将电流通过布线BBL供应给存储单元AMu[1]至存储单元AMu[m]及存储单元AMr[1]至存储单元AMr[m]的每一个的功能。此外，通过电路CMS，流过布线BAL的电流量及流过布线BBL的电流量优选相等。
此外，关于电路CMS的具体结构例子参照可以应用于上述运算电路MAC1的电路CMS的说明。
作为一个例子，关于电路WDD参照可以应用于上述运算电路MAC1的电路WDD的说明。
作为一个例子，电路WLD与布线WL[1]至布线WL[m]电连接。电路WLD具有在向存储单元阵列CA所包括的存储单元写入数据时选择作为数据写入目标的存储单元的功能。具体而言，例如，布线WL[i]与电路CS[i]所包括的存储单元AMu[i]、存储单元AMw[i]、存储单元AMx[i]及存储单元AMr[i]电连接，由此电路WLD选择存储单元阵列CA所包括的电路CS[1]至电路CS[m]中的任何一个，使得所选出的电路CS所包括的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr成为作为数据写入目标的存储单元。
例如，当将数据写入到存储单元阵列CA的电路CS[i]所包括的各存储单元时，通过对布线WL[i]供应高电平电位而对布线WL[i]以外的布线WL[1]至布线WL[m]供应低电平电位，电路WLD可以选择电路CS[i]所包括的存储单元AMu[i]、存储单元AMw[i]、存储单元AMx[i]及存储单元AMr[i]作为数据写入目标。
关于电路XLD例如参照可以应用于上述运算电路MAC1的电路XLD的说明。
关于电路INT例如参照可以应用于上述运算电路MAC1的电路INT的说明。
关于电路ACTV例如参照可以应用于上述运算电路MAC1的电路ACTV的说明。
<<存储单元阵列CA的结构例子>>
以下说明存储单元阵列CA的电路CS[1]至电路CS[m]所包括的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr的结构例子。
图13是示出存储单元阵列CA的结构例子的电路图。存储单元阵列CA具有计算出多个第一数据和多个第二数据的积和的功能。
在图13所示的存储单元阵列CA中，存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr都包括晶体管M1、晶体管M2及电容器C1。
此外，关于存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr所包括的各晶体管M1及晶体管M2，参照上述运算电路MAC1的存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr所包括的各晶体管M1及晶体管M2的说明。
在存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个中，晶体管M1的第一端子与晶体管M2的栅极电连接。晶体管M2的第一端子与布线VR电连接。电容器C1的第一端子与晶体管M2的栅极电连接。
在存储单元AMu[1]至存储单元AMu[m]的每一个中，晶体管M1的第二端子与布线WAD电连接，晶体管M2的第二端子与布线BBL电连接。此外，在存储单元AMu[i]中，晶体管M1的栅极与布线WL[i]电连接，电容器C1的第二端子与布线XAL[i]电连接。此外，在存储单元AMu[1]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nu[1]，在存储单元AMu[m]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nu[m]。
在存储单元AMw[1]至存储单元AMw[m]的每一个中，晶体管M1的第二端子与布线WAD电连接，晶体管M2的第二端子与布线BAL电连接。此外，在存储单元AMw[i]中，晶体管M1的栅极与布线WL[i]电连接，电容器C1的第二端子与布线XBL[i]电连接。此外，在存储单元AMw[1]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nw[1]，在存储单元AMw[m]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nw[m]。
在存储单元AMx[1]至存储单元AMx[m]的每一个中，晶体管M1的第二端子与布线WBD电连接，晶体管M2的第二端子与布线BAL电连接。此外，在存储单元AMx[i]中，晶体管M1的栅极与布线WL[i]电连接，电容器C1的第二端子与布线XAL[i]电连接。此外，在存储单元AMx[1]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nx[1]，在存储单元AMx[m]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nx[m]。
在存储单元AMr[1]至存储单元AMr[m]的每一个中，晶体管M1的第二端子与布线WBD电连接，晶体管M2的第二端子与布线BBL电连接。此外，在存储单元AMr[i]中，晶体管M1的栅极与布线WL[i]电连接，电容器C1的第二端子与布线XBL[i]电连接。此外，在存储单元AMr[1]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nr[1]，在存储单元AMr[m]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nr[m]。
上述节点Nx[1]、节点Nx[m]、节点Nu[1]、节点Nu[m]、节点Nw[1]、节点Nw[m]、节点Nr[1]及节点Nr[m]被用作各存储单元的存储节点。
关于布线VR，参照上述运算电路MAC1所包括的布线VR的说明。
<运算电路的工作例子>
接着，说明运算电路MAC5的工作例子。
如图14所示，在此说明的运算电路MAC5是使用图13的存储单元阵列CA作为存储单元阵列CA并使用图3A的电路CMS作为电路CMS的运算电路MAC5A。此外，图14所示的运算电路MAC5A是主要选出存储单元阵列CA、电路CMS、电路XLD、电路WLD、电路INT来表示的。此外，虽然未图示，但是图14的运算电路MAC5A的电路ACTV使用图4A的电路ACTV。
图15是运算电路MAC5A的工作例子的时序图。图15的时序图示出时间T21至时间T29或其附近的布线WL[1]、布线WL[m]、布线SL4、布线SL5、布线SL7、布线WAD、布线WBD、布线XAL[1]、布线XAL[m]、布线XBL[1]、布线XBL[m]、节点Nx[1]、节点Nx[m]、节点Nu[1]、节点Nu[m]、节点Nw[1]、节点Nw[m]、节点Nr[1]及节点Nr[m]的电位变动。此外，在图15中，High表示高电平电位，Low表示低电平电位。
此外，在本工作例子中，布线VR供应的电压为接地电位。
<<时间T21之前>>
在时间T21之前，假设节点Nu[1]至节点Nu[m]、节点Nw[1]至节点Nw[m]、节点Nx[1]至节点Nx[m]及节点Nr[1]至节点Nr[m]的各电位为接地电位。此外，在图15中，GND表示接地电位。
此外，通过电路WDD(图14未示出)，布线WAD及布线WBD都被输入低电平电位。
此外，通过电路XLD，布线XAL[1]至布线XAL[m]及布线XBL[1]至布线XBL[m]都被输入基准电位VRFP。此外，VRFP既可高于接地电位又可低于接地电位。
此外，通过电路WLD，布线WL[1]至布线WL[m]都被输入低电平电位。由此，存储单元阵列CA的所有存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr所包括的晶体管M1都处于关闭状态。
此外，布线SL4、布线SL5及布线SL7都被输入低电平电位。由此，开关SW4A、开关SW5A、开关SW5B、开关SW7A及开关SW7B都处于关闭状态。
<<时间T21至时间T22>>
在时间T21至时间T22中，布线SL5被输入高电平电位。由此，电路INT所包括的开关SW5A及开关SW5B都成为开启状态。
通过开关SW5A及开关SW5B都成为开启状态，布线BAL及布线BBL都与布线VSL成为导通状态，使得布线BAL及布线BBL都被输入来自布线VSL的电位。在本工作例子中，布线VSL是分别向布线BAL及布线BBL供应初始化电位的布线，该初始化电位为接地电位。由此，在时间T21至时间T22中，布线BAL及布线BBL的各电位成为接地电位。
此外，存储单元阵列CA的所有存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr所包括的各晶体管M2的第一端子从布线VR被供应接地电位，由此各晶体管M2的第一端子-第二端子间的电压成为0V。再者，节点Nx[1]至节点Nx[m]、节点Nu[1]至节点Nu[m]、节点Nw[1]至节点Nw[m]及节点Nr[1]至节点Nr[m]的各电位为接地电位，由此各晶体管M2成为关闭状态。
<<时间T22至时间T23>>
在时间T22至时间T23中，布线WL[1]被输入高电平电位。由此，在存储单元阵列CA中，存储单元AMu[1]、存储单元AMw[1]、存储单元AMx[1]及存储单元AMr[1]所包括的各晶体管M1的栅极被施加高电平电位，使得各晶体管M1成为开启状态。
此外，在时间T22至时间T23中，布线WAD被输入比接地电位大出Vwα[1]的电位。此时，因为存储单元AMu[1]及存储单元AMw[1]的各晶体管M1处于开启状态，所以布线WAD与节点Nu[1]成为导通状态，并且布线WAD与节点Nw[1]成为导通状态。由此，存储单元AMu[1]的电容器C1的第一端子(节点Nu[1])及存储单元AMw[1]的电容器C1的第一端子(节点Nw[1])都被输入比接地电位大出Vwα[1]的电位。
此外，在时间T22至时间T23中，布线WBD被输入比接地电位大出Vwβ[1]的电位。此时，因为存储单元AMx[1]及存储单元AMr[1]的各晶体管M1处于开启状态，所以布线WBD与节点Nx[1]成为导通状态，并且布线WBD与节点Nr[1]成为导通状态。由此，存储单元AMx[1]的电容器C1的第一端子(节点Nx[1])及存储单元AMr[1]的电容器C1的第一端子(节点Nr[1])都被输入比接地电位大出Vwβ[1]的电位。
在此，VW[1]定义为本实施方式所示的算式(1.1)。
在算式(1.1)中，VW[1]为对应于m个第一数据中的第一个的电压。也就是说，VWα[1]及Vwβ[1]都可以说是对应于m个第一数据中的第一个的电压。此外，如果满足算式(1.1)，则可以任意决定VWα[1]及VWβ[1]的电压的组合。例如，VWα[1]既可高于VWβ[1]又可低于VWβ[1]，或者，也可以等于VWβ[1]。也就是说，VW[1]可以为正电压、0或负电压。
此外，因为开关SW5A处于开启状态，所以布线BAL被输入接地电位。此外，在存储单元AMu[1]及存储单元AMw[1]中，因为各晶体管M2的第一端子被输入来自布线VR的接地电位，所以各晶体管M2的第一端子-第二端子间的电压几乎成为0V。由此，存储单元AMu[1]及存储单元AMw[1]的各晶体管M2的第一端子-第二端子间没有电流流过。
同样，因为开关SW5B处于开启状态，所以布线BBL被输入接地电位。此外，在存储单元AMx[1]及存储单元AMr[1]中，因为各晶体管M2的第一端子被输入来自布线VR的接地电位，所以各晶体管M2的第一端子-第二端子间的电压也几乎成为0V。由此，存储单元AMx[1]及存储单元AMr[1]的各晶体管M2的第一端子-第二端子间也没有电流流过。
在此，在时间T22至时间T23中，布线WL[2]至布线WL[m]从时间T22之前一直被输入低电平电位。由此，在存储单元阵列CA的电路CS[2]至电路CS[m]中，存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr所包括的各晶体管M1的栅极被施加低电平电位，由此各晶体管M1处于关闭状态。由此，分别输入到布线WAD及布线WBD的数据不会写入到节点Nu[2]至节点Nu[m]、节点Nw[2]至节点Nw[m]、节点Nx[2]至节点Nx[m]及节点Nr[2]至节点Nr[m]。
<<时间T23至时间T24>>
在时间T23至时间T24中，布线WL[1]被输入低电平电位。由此，在存储单元阵列CA中，存储单元AMu[1]、存储单元AMw[1]、存储单元AMx[1]及存储单元AMr[1]所包括的各晶体管M1的栅极被施加低电平电位，使得各晶体管M1成为关闭状态。
在存储单元AMu[1]及存储单元AMw[1]中，各晶体管M1成为关闭状态，使得存储单元AMu[1]的电容器C1的第一端子(节点Nu[1])及存储单元AMw[1]的电容器C1的第一端子(节点Nw[1])分别保持比接地电位大出VWα[1]的电位。此外，在存储单元AMx[1]及存储单元AMr[1]中，各晶体管M1成为关闭状态，使得存储单元AMx[1]的电容器C1的第一端子(节点Nx[1])及存储单元AMr[1]的电容器C1的第一端子(节点Nr[1])分别保持比接地电位大出VWβ[1]的电位。
此外，时间T23至时间T24中，与时间T22至时间T23中的向电路CS[1]中的存储单元AMu[1]、存储单元AMw[1]、存储单元AMx[1]及存储单元AMr[1]分别写入电位的工作同样，向电路CS[2]至电路CS[m-1]中的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr依次写入电位。具体而言，例如，通过将保持一定期间的高电平电位的信号依次输入到布线WL[2]至布线WL[m-1]，并根据该信号改变布线WAD及布线WBD的各电位，可以将规定电位写入到电路CS[2]至电路CS[m-1]的每一个中的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr。在此，存储单元AMu[2]至存储单元AMu[m-1]、存储单元AMw[2]至存储单元AMw[m-1]依次被写入VWα[2]至VWα[m-1]。此外，在对存储单元AMu[2]至存储单元AMu[m-1]、存储单元AMw[2]至存储单元AMw[m-1]的每一个写入电压的同时，还对存储单元AMx[2]至存储单元AMx[m-1]、存储单元AMr[2]至存储单元AMr[m-1]依次写入VWβ[2]至VWβ[m-1]。
此时，位于第p行(p为2以上且m-1以下的整数)的存储单元AMx[p]保持电压VWβ[p]，存储单元AMu[p]保持电压VWα[p]。在此，与算式(1.1)同样，对应于m个第一数据中的第p个的电压VW[p]定义为本实施方式所示的算式(1.2)。
在算式(1.2)中，VW[p]为对应于m个第一数据中的第p个的电压。也就是说，VWα[p]及VWβ[p]都可以说是对应于m个第一数据中的第p个的电压。此外，如果满足算式(1.2)，则可以任意决定VWα[p]及VWβ[p]的电压的组合。例如，VWα[p]既可高于VWβ[p]又可低于VWβ[p]，或者，也可以等于VWβ[p]。也就是说，VW[p]可以为正电压、0或负电压。
<<时间T24至时间T25>>
在时间T24至时间T25中，布线WL[m]被输入高电平电位。由此，在存储单元阵列CA中，存储单元AMu[m]、存储单元AMw[m]、存储单元AMx[m]及存储单元AMr[m]所包括的各晶体管M1的栅极被施加高电平电位，使得各晶体管M1成为开启状态。
此外，在时间T24至时间T25中，布线WAD被输入比接地电位大出Vwα[m]的电位。此时，因为存储单元AMu[m]及存储单元AMw[m]的各晶体管M1处于开启状态，所以布线WAD与节点Nu[m]成为导通状态，并且布线WAD与节点Nw[m]成为导通状态。由此，存储单元AMu[m]的电容器C1的第一端子(节点Nu[m])及存储单元AMw[m]的电容器C1的第一端子(节点Nw[m])都被输入比接地电位大出Vwα[m]的电位。
此外，在时间T24至时间T25中，布线WBD被输入比接地电位大出Vwβ[m]的电位。此时，因为存储单元AMx[m]及存储单元AMr[m]的各晶体管M1处于开启状态，所以布线WBD与节点Nx[m]成为导通状态，并且布线WBD与节点Nr[m]成为导通状态。由此，存储单元AMx[m]的电容器C1的第一端子(节点Nx[m])及存储单元AMr[m]的电容器C1的第一端子(节点Nr[m])都被输入比接地电位大出Vwβ[m]的电位。
在此，VW[m]定义为本实施方式所示的算式(1.3)。
在算式(1.3)中，VW[m]为对应于m个第一数据中的第m个的电压。也就是说，VWα[m]及Vwβ[m]都可以说是对应于m个第一数据中的第m个的电压。此外，如果满足算式(1.3)，则可以任意决定VWα[m]及VWβ[m]的电压的组合。例如，VWα[m]既可高于VWβ[m]又可低于VWβ[m]，或者，也可以等于VWβ[m]。也就是说，VW[m]可以为正电压、0或负电压。
此外，因为开关SW5A处于开启状态，所以布线BAL被输入接地电位。此外，在存储单元AMu[m]及存储单元AMw[m]中，因为各晶体管M2的第一端子被输入来自布线VR的接地电位，所以各晶体管M2的第一端子-第二端子间的电压几乎成为0V。由此，存储单元AMu[m]及存储单元AMw[m]的各晶体管M2的第一端子-第二端子间没有电流流过。
同样，因为开关SW5B处于开启状态，所以布线BBL被输入接地电位。此外，在存储单元AMx[m]及存储单元AMr[m]中，因为各晶体管M2的第一端子被输入来自布线VR的接地电位，所以各晶体管M2的第一端子-第二端子间的电压也几乎成为0V。由此，存储单元AMx[m]及存储单元AMr[m]的各晶体管M2的第一端子-第二端子间也没有电流流过。
在此，在时间T24至时间T25中，布线WL[1]至布线WL[m-1]从时间T24之前一直被输入低电平电位。由此，在存储单元阵列CA的电路CS[1]至电路CS[m-1]中，存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr所包括的各晶体管M1的栅极被施加低电平电位，由此各晶体管M1处于关闭状态。由此，分别输入到布线WAD及布线WBD的数据不会写入到节点Nu[1]至节点Nu[m-1]、节点Nw[1]至节点Nw[m-1]、节点Nx[1]至节点Nx[m-1]及节点Nr[1]至节点Nr[m-1]。
<<时间T25至时间T26>>
在时间T25至时间T26中，布线WL[m]被输入低电平电位。由此，在存储单元阵列CA中，存储单元AMu[m]、存储单元AMw[m]、存储单元AMx[m]及存储单元AMr[m]所包括的各晶体管M1的栅极被施加低电平电位，使得各晶体管M1成为关闭状态。
在存储单元AMu[m]及存储单元AMw[m]中，各晶体管M1成为关闭状态，使得存储单元AMu[m]的电容器C1的第一端子(节点Nu[m])及存储单元AMw[m]的电容器C1的第一端子(节点Nw[m])分别保持比接地电位大出VWα[m]的电位。此外，在存储单元AMx[m]及存储单元AMr[m]中，各晶体管M1成为关闭状态，使得存储单元AMx[m]的电容器C1的第一端子(节点Nx[m])及存储单元AMr[m]的电容器C1的第一端子(节点Nr[m])分别保持比接地电位大出VWβ[m]的电位。
经时间T21至时间T26中的工作，可以向存储单元阵列CA所包括的存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个写入对应于第一数据的电压。
<<时间T26至时间T27>>
在时间T26至时间T27中，布线SL5被输入低电平电位。由此，在电路INT中，开关SW5A及开关SW5B都成为关闭状态。
<<时间T27至时间T28>>
在时间T27至时间T28中，布线XAL[1]至布线XAL[m]分别被输入对应于m个第二数据的电位。在此，例如，从电路XLD输入到布线XAL[1]的电位为比接地电位高出VXα[1]的电位，从电路XLD输入到布线XAL[p]的电位比接地电位高出VXα[p]，从电路XLD输入到布线XAL[m]的电位比接地电位高出VXα[m]的电位。
因为布线XAL[1]的电位从接地电位提升到VXα[1]，所以存储单元AMu[1]及存储单元AMx[1]的各电容器C1的第二端子被施加VXα[1]。此时，节点Nu[1]及节点Nx[1]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nu[1]及节点Nx[1]的各电位发生变化。
在存储单元AMu[1]及存储单元AMx[1]的每一个中，晶体管M2的栅极电位的增幅相当于布线XAL[1]的电位变化乘以取决于存储单元结构的电容耦合系数的电位。该电容耦合系数根据电容器C1的电容、晶体管M2的栅极电容、寄生电容等而算出。在本工作例子中，存储单元AMu及存储单元AMx的各电容耦合系数为h。
因此，当布线XAL[1]的电位变化为VXα[1]时，节点Nu[1]及节点Nx[1]的各电位变化为hVXα[1]。也就是说，节点Nu[1]的电位成为VWα[1]+hVXα[1]，节点Nx[1]的电位成为VWβ[1]+hVXα[1]。
此外，在本工作例子中，关于存储单元阵列CA所包括的存储单元AMu[1]及存储单元AMx[1]以外的存储单元，也将各电容耦合系数设定为h来进行说明。
由此，因为布线XAL[p]的电位从接地电位提升到VXα[p]，所以存储单元AMu[p]及存储单元AMx[p]的各电容器C1的第二端子被施加VXα[p]。此时，节点Nu[p]及节点Nx[p]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nu[p]及节点Nx[p]的各电位发生变化。具体而言，节点Nu[p]的电位成为VWα[p]+hVXα[p]，节点Nx[p]的电位成为VWβ[p]+hVXα[p]。
此外，因为布线XAL[m]的电位从接地电位提升到VXα[m]，所以存储单元AMu[m]及存储单元AMx[m]的各电容器C1的第二端子被施加VXα[m]。此时，节点Nu[m]及节点Nx[m]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nu[m]及节点Nx[m]的各电位发生变化。具体而言，节点Nu[m]的电位成为VWα[m]+hVXα[m]，节点Nx[m]的电位成为VWβ[m]+hVXα[m]。
此外，在时间T27至时间T28中，布线XBL[1]至布线XBL[m]分别被输入对应于m个第二数据的电位。在此，例如，从电路XLD输入到布线XBL[1]的电位为比接地电位高出VXβ[1]的电位，从电路XLD输入到布线XBL[p]的电位比接地电位高出VXβ[p]，从电路XLD输入到布线XBL[m]的电位比接地电位高出VXβ[m]的电位。
因为布线XBL[1]的电位从接地电位提升到VXβ[1]，所以存储单元AMw[1]及存储单元AMr[1]的各电容器C1的第二端子被施加VXβ[1]。此时，节点Nw[1]及节点Nr[1]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nw[1]及节点Nr[1]的各电位发生变化。
在本工作例子中，存储单元阵列CA所包括的存储单元AMw及存储单元AMr的各电容耦合系数与存储单元AMx及存储单元AMu同样被设定为h。
因此，当布线XBL[1]的电位变化为VXβ[1]时，节点Nw[1]及节点Nr[1]的各电位变化为hVXβ[1]。也就是说，节点Nw[1]的电位成为VWα[1]+hVXβ[1]，节点Nr[1]的电位成为VWβ[1]+hVXβ[1]。
由此，因为布线XBL[p]的电位从接地电位提升到VXβ[p]，所以存储单元AMw[p]及存储单元AMr[p]的各电容器C1的第二端子被施加VXβ[p]。此时，节点Nw[p]及节点Nr[p]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nw[p]及节点Nr[p]的各电位发生变化。具体而言，节点Nw[p]的电位成为VWα[p]+hVXβ[p]，节点Nr[p]的电位成为VWβ[p]+hVXβ[p]。
此外，因为布线XBL[m]的电位从接地电位提升到VXβ[m]，所以存储单元AMw[m]及存储单元AMr[m]的各电容器C1的第二端子被施加VXβ[m]。此时，节点Nw[m]及节点Nr[m]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nw[m]及节点Nr[m]的各电位发生变化。具体而言，节点Nw[m]的电位成为VWα[m]+hVXβ[m]，节点Nu[m]的电位成为VWβ[m]+hVXβ[m]。
在此，VX[1]、VX[p]及VX[m]定义为本实施方式所示的算式(1.4)至算式(1.6)。
在算式(1.4)至算式(1.6)中，VX[1]至VX[m]都是对应于第二数据的电压。也就是说，VXα[1]至VXα[m]及VXβ[1]至VXβ[m]都可以说是对应于第二数据的电压。此外，如果满足算式(1.4)至算式(1.6)，则可以任意决定VXα[i]及VXβ[i]的电压的组合。例如，VXα[i]既可高于VXβ[i]又可低于VXβ[i]，或者，也可以等于VXβ[i]。也就是说，VX[i]可以为正电压、0或负电压。
<<时间T28至时间T29>>
在时间T28至时间T29中，布线SL4及布线SL7被输入高电平电位。由此，电路CMS中的开关SW7A及开关SW7B和电路ACTV中的开关SW4A都成为开启状态。
此时，存储单元AMx[1]至存储单元AMx[m]及存储单元AMw[1]至存储单元AMw[m]的每一个所包括的各晶体管M2的第二端子通过布线BAL与电路CM所包括的晶体管M3A的第一端子成为导通状态。此外，存储单元AMx[1]至存储单元AMx[m]及存储单元AMw[1]至存储单元AMw[m]所包括的各晶体管M2的第二端子通过布线BAL与电路ACTV所包括的电路IVC的第一端子成为导通状态。此外，存储单元AMu[1]至存储单元AMu[m]及存储单元AMr[1]至存储单元AMr[m]所包括的各晶体管M2的第二端子通过布线BBL与电路CM所包括的晶体管M3B的第一端子成为导通状态。
在此，考察存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的各晶体管M2中从第二端子流过第一端子的电流。
假设从布线BAL通过存储单元AMx[1]的晶体管M2的第二端子流过第一端子的电流为IAMx[1]，则IAMx[1]可以表示为本实施方式所示的算式(1.7)。
在算式(1.7)中，K表示取决于晶体管M2的沟道长度、沟道宽度、迁移率及栅极绝缘膜的电容等的常数。此外，Vth表示晶体管M2的阈值电压。此外，常数k不但可以适用于存储单元AMx，还可以适用于存储单元AMu、存储单元AMw及存储单元AMr。此外，存储单元AMx以外的存储单元AMu、存储单元AMw及存储单元AMr所包括的晶体管M2的阈值电压也表示为Vth。
此外，假设从布线BAL通过存储单元AMx[m]的晶体管M2的第二端子流过第一端子的电流为IAMx[m]，则IAMx[m]可以表示为本实施方式所示的算式(1.7)。
也就是说，假设从布线BAL流过存储单元AMx[1]至存储单元AMx[m]的各晶体管M2的第二端子的电流量的总和为Ix，则Ix可以根据算式(1.7)及算式(1.8)表示为本实施方式所示的算式(1.9)。
同样，假设从布线BAL通过存储单元AMw[1]的晶体管M2的第二端子流过第一端子的电流为IAMw[1]，并且从布线BAL通过存储单元AMw[m]的晶体管M2的第二端子流过第一端子的电流为IAMw[m]，则IAMw[1]及IAMw[m]可以表示为本实施方式所示的算式(1.10)及算式(1.11)。
也就是说，假设从布线BAL流过存储单元AMw[1]至存储单元AMw[m]的各晶体管M2的第二端子的电流量的总和为Iw，则Iw可以根据算式(1.10)及算式(1.11)表示为本实施方式所示的算式(1.12)。
同样，假设从布线BBL通过存储单元AMu[1]的晶体管M2的第二端子流过第一端子的电流为IAMu[1]，并且从布线BBL通过存储单元AMu[m]的晶体管M2的第二端子流过第一端子的电流为IAMu[m]，则IAMu[1]及IAMu[m]可以表示为本实施方式所示的算式(1.13)及算式(1.14)。
也就是说，假设从布线BBL流过存储单元AMu[1]至存储单元AMu[m]的各晶体管M2的第二端子的电流量的总和为Iu，则Iu可以根据算式(1.13)及算式(1.14)表示为本实施方式所示的算式(1.15)。
同样，假设从布线BBL通过存储单元AMr[1]的晶体管M2的第二端子流过第一端子的电流为IAMr[1]，并且从布线BBL通过存储单元AMr[m]的晶体管M2的第二端子流过第一端子的电流为IAMr[m]，则IAMr[1]及IAMr[m]可以表示为本实施方式所示的算式(1.16)及算式(1.17)。
也就是说，假设从布线BBL流过存储单元AMr[1]至存储单元AMr[m]的各晶体管M2的第二端子的电流量的总和为Ir，则Ir可以根据算式(1.16)及算式(1.17)表示为本实施方式所示的算式(1.18)。
在时间T28至时间T29中，电路CMS所包括的开关SW7B处于开启状态，并且电路INT所包括的开关SW5B处于关闭状态，由此通过布线BBL流过存储单元AMu[1]至存储单元AMu[m]及存储单元AMr[1]至存储单元AMr[m]的电流的总和Iu+Ir通过晶体管M3B的第一端子从布线VHE流出的。此时，晶体管M3B的第一端子(栅极)的电压成为对应于电流量Iu+Ir的电压。
此外，因为电路CM为电流镜电路，所以流过晶体管M3B的第一端子-第二端子间的电流量与流过晶体管M3A的第一端子-第二端子间的电流量大致相等。在时间T28至时间T29中，电路CMS所包括的开关SW7A处于开启状态，由此从布线VHE通过晶体管M3A流过布线BAL的电流量成为Iu+Ir。
再者,因为布线BAL与存储单元AMx[1]至存储单元AMx[m]及存储单元AMw[1]至存储单元AMw[m]电连接，所以从布线BAL流过存储单元AMx[1]至存储单元AMx[m]的电流量为Ix，并且从布线BAL流过存储单元AMw[1]至存储单元AMw[m]的电流量为Iw。
此外，电路INT所包括的开关SW5A及开关SW5B处于关闭状态，并且电路ACTV所包括的开关SW4A处于开启状态，由此电流从布线BAL通过开关SW4A流过电路ACTV所包括的电路IVC的第一端子。假设为该电流量为IEV，则IEV可以表示为本实施方式所示的算式(1.19)。
因此，根据算式(1.1)至算式(1.6)、算式(1.9)、算式(1.12)、算式(1.15)及算式(1.18)，算式(1.19)可以与算式(1.20)同样表示为如下算式。
[算式21]
Figure BDA0003938355570000981
根据算式(1.23)，从布线BAL输入到电路ACTV的电流量IEV与对应于第一数据的电位VW[1]至VW[m]与对应于第二数据的电位VX[1]至VX[m]的积和成比。也就是说，第一数据与第二数据之积和可以表示为电流量IEV。
通过电流IEV流过电路ACTV所包括的电路IVC的第一端子，从电路IVC的第三端子输出对应于IEV的电压。然后，该电压输入到电路ACF的第一端子，使得电路ACF使用该电压进行预先定义的函数系统的运算，由此将运算结果作为电压(或电流等)从布线NIL输出。
在此，算式(1.1)至算式(1.3)可以各自变形为VWα[i]＝VWβ[i]+VW[i]。也就是说，在存储单元AMu[i]及存储单元AMw[i]中保持VWβ[i]+VW[i]。VWβ[i]可以为任意电压，由此VWβ[1]至VWβ[m]也可以都是同一电压。例如，假设为VWβ[1]至VWβ[m]都是VPR，则在存储单元AMu[i]及存储单元AMw[i]中都保持VPR+VW[i]，在存储单元AMx[i]及存储单元AMr[i]中都保持VPR。如此，通过将VWβ[1]至VWβ[m]都设定为VPR，以VPR为基准电压在存储单元AMu及存储单元AMw中保持基准电压加以对应于第一数据的电压的电压并在存储单元AMx及存储单元AMr中保持基准电压，也可以同样进行算式(1.23)的运算。
此外，算式(1.4)至算式(1.6)可以各自变形为VXα[i]＝VXβ[i]+VX[i]。也就是说，在时间T27至时间T28中，布线XAL[i]被输入VXβ[i]+VX[i]。VXβ[i]可以为任意电压，由此VXβ[1]至VXβ[m]也可以都是同一电压。例如，假设为VXβ[1]至VXβ[m]都是VRFP，则布线XAL[i]被输入VRFP+VX[i]，并且布线XBL[i]被输入VRFP。如此，通过将VXβ[1]至VXβ[m]都设为VRFP，以VRFP为基准电压向布线XAL输入基准电压加以对应于第二数据的电压并向布线XBL输入基准电压，也可以同样进行算式(1.23)的运算。
<半导体装置的结构例子5>
在此，说明与图12的运算电路MAC5不同的能够进行多个第一数据和多个第二数据的积和运算的半导体装置。
与图12的运算电路MAC5同样，图16的运算电路MAC6是能够进行多个第一数据和多个第二数据的积和运算的半导体装置的一个例子。运算电路MAC6与运算电路MAC5的不同之处在于：电路CMS的电路结构；以及运算电路MAC6中的布线BBL与电路ACTV电连接的点。
运算电路MAC6所包括的电路CMS包括电流源CSA及电流源CSB。电流源CSA的输入端子与布线VHE电连接，电流源CSA的输出端子与布线BAL电连接。电流源CSB的输入端子与布线VHE电连接，电流源CSB的输出端子与布线BBL电连接。
此外，运算电路MAC6所包括的电路CMS具有上述电路结构，由此没有图3A及图3B所示的电流镜电路的功能。
作为一个例子，布线VHE可以如图3A及图3B的电路CMS所示那样供应恒压。作为该恒压，例如优选为高电平电位。
电流源CSA及电流源CSB都具有因输入端子被输入电源电位而将恒流输出到输出端子的功能。此外，电流源CSA及电流源CSB各自输出到输出端子的电流量优选相等。具体而言，从电流源CSA的输出端子流过布线BAL的电流量优选为从电流源CSB的输出端子流过布线BBL的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
此外，如上所述，布线BBL与电路ACTV电连接。在图16中，电路ACTV例如优选具有输出对应于从布线BAL流过电路ACTV的电流量和从布线BBL流过电路ACTV的电流量的差异的电压的功能、使用该电压根据预定的函数系统进行运算的功能、将该函数运算的结果输出到布线NIL的功能。
具体而言，图16的运算电路MAC6所包括的电路ACTV例如可以为图9所示的电路ACTV。
在图9的电路ACTV中，例如通过将高电平电位输入到布线SL4，使得开关SW4A及开关SW4B都成为开启状态，可以使来自布线BAL的电流流过电路IVC的第一端子，并可以使来自布线BBL的电流流过电路IVC的第三端子。
例如，在图16的运算电路MAC6中，假设从电流源CSA及电流源CSB分别流过布线BAL及布线BBL的电流量为ICS，从布线BAL流过存储单元AMx[1]至存储单元AMx[m]的电流量的总和为Ix，从布线BAL流过存储单元AMw[1]至存储单元AMw[m]的电流量的总和为Iw，则从布线BAL流过电路IVC的第一端子的电流量为ICS-Ix-Iw。此外，假设从布线BBL流过存储单元AMu[1]至存储单元AMu[m]的电流量的总和为Iu，从布线BBL流过存储单元AMr[1]至存储单元AMr[m]的电流量的总和为Ir，则从布线BBL流过电路IVC的第三端子的电流量为ICS-Iu-Ir。
在图9的电路IVC为减法电路的情况(例如，负载LEA及负载LEB为电阻器的情况)下，电路IVC的第二端子输出对应于输入到电路IVC的第一端子的电流量与输入到电路IVC的第三端子的电流量的差异(-Iu-Ir+Ix+Iw)的电压。根据算式(1.19)、算式(1.20)，该电流量的差异取决于多个第一数据与多个第二数据之积和，由此从电路IVC的第二端子输出的电压可以说是对应于多个第一数据与多个第二数据之积和的电压。
然后，该电压输入到电路ACF的第一端子，使得电路ACF使用该电压进行预先定义的函数系统的运算，由此将运算结果作为电压(或电流等)从布线NIL输出。
<半导体装置的结构例子6>
接着，说明与图12的运算电路MAC5及图16的运算电路MAC6不同的能够进行多个第一数据和多个第二数据的积和运算的半导体装置。
图17的运算电路MAC7是与运算电路MAC5及运算电路MAC6同样能够进行多个第一数据和多个第二数据的积和运算的半导体装置的一个例子。运算电路MAC7是运算电路MAC5的变形例子，其中使用一个布线XBL[1，2]代替运算电路MAC5中的布线XBL[1]及布线XBL[2]并使用一个布线XBL[m-1，m]代替运算电路MAC5中的布线XBL[m-1]及布线XBL[m]，这一点与运算电路MAC5不同。也就是说，图17的运算电路MAC7的布线XBL的个数为m/2。注意，在图17的运算电路MAC7中，m为2以上的偶数。
因此，在图17所示的运算电路MAC7中，存储单元AMw[1]、存储单元AMr[1]、存储单元AMw[2]、存储单元AMr[2]与布线XBL[1，2]电连接，存储单元AMw[m-1]、存储单元AMr[m-1]、存储单元AMw[m]、存储单元AMr[m]与布线XBL[m-1，m]电连接。
此外，在图17的存储单元阵列CA中，各存储单元与运算电路MAC5同样配置为2m行2列的矩阵状。作为一个例子，在图17中，存储单元AMu[i]配置在2i-1行1列的地址，存储单元AMw[i]配置在2i行1列的地址，存储单元AMx[i]配置在2i-1行2列的地址，存储单元AMr[i]配置在2i行2列的地址，存储单元AMu[i+1]配置在2i+2行1列的地址，存储单元AMw[i+1]配置在2i+1行1列的地址，存储单元AMx[i+1]配置在2i+2行2列的地址，存储单元AMr[i+1]配置在2i+1行2列的地址。在图17的运算电路MAC7中，i为1以上且m以下的奇数。
因此，虽然在图17中未示出，但是存储单元AMw[i]、存储单元AMr[i]、存储单元AMw[i+1]、存储单元AMr[i+1]与布线XBL[i，i+1]电连接。
接着，说明图17的运算电路MAC7的工作例子。此外，关于运算电路MAC7的工作例子参照图15的时序图的工作例子，主要说明在该时序图中没有记载的部分。
对应于多个第一数据的电压为VW[1]至VW[m]，并且以满足算式(1.1)至算式(1.3)的方式定义VWα[1]至VWα[m]及VWβ[1]至VWβ[m]。此外，存储单元AMw[1]至存储单元AMw[m]、存储单元AMu[1]至存储单元AMu[m]都分别保持电压VWα[1]至VWα[m]，存储单元AMx[1]至存储单元AMx[m]、存储单元AMr[1]至存储单元AMr[m]都分别保持VWβ[1]至VWβ[m]。
此外，对应于多个第二数据的电压为VX[1]至VX[m]，并且以满足算式(1.4)至算式(1.6)的方式定义VXα[1]至VXα[m]及VXβ[1]至VXβ[m]。注意，VXβ[i]与VXβ[i+1]是同一电压，即VXβ[i]＝VXβ[i+1]＝VXβ[i，i+1]。像这样，通过定义对应于多个第二数据的电压VX[1]至VX[m]，可以在运算电路MAC7中将电压VXα[1]至VXα[m]分别输入到布线XAL[1]至布线XAL[m]并将VXβ[1，2]至VXβ[m-1，m]分别输入到布线XBL[1，2]至布线XBL[m-1，m]。
在时间T27至时间T28中，在运算电路MAC7中，通过将电压VXα[1]至VXα[m]分别输入到布线XAL[1]至布线XAL[m]并将VXβ[1，2]至VXβ[m-1，m]分别输入到布线XBL[1，2]至布线XBL[m-1，m]，可以与运算电路MAC5同样进行多个第一数据和多个第二数据的积和运算及函数运算。
运算电路MAC7的布线XBL个数少于运算电路MAC5的布线XBL个数，由此可以使运算电路MAC7的电路面积小于运算电路MAC5的电路面积。此外，输入到运算电路MAC7的布线XBL的电压信号个数少于输入到运算电路MAC5的电压信号个数，由此可以使运算电路MAC7的功耗小于运算电路MAC5的功耗。
虽然在上述说明中VXβ[i]与VXβ[i+1]是同一电压，但是也可以与运算电路MAC5的工作例子的说明一样将VXβ[1]至VXβ[m]设定为同一电压(例如，VRFP)。
<半导体装置的结构例子7>
接着，说明与图12的运算电路MAC5、图16的运算电路MAC6及图17的运算电路MAC7不同的能够进行多个第一数据和多个第二数据的积和运算的半导体装置。
图18的运算电路MAC8是与运算电路MAC5、运算电路MAC6、运算电路MAC7同样能够进行多个第一数据和多个第二数据的积和运算的半导体装置的一个例子。运算电路MAC8是运算电路MAC5的变形例子，其中在存储单元阵列CA中设置有电路CSb，这一点与运算电路MAC5不同。
在图18所示的运算电路MAC8中，电路CSb包括存储单元AMub、存储单元AMwb、存储单元AMxb、存储单元AMrb。此外，存储单元AMub相当于电路CS[1]至电路CS[m]的每一个的存储单元AMu，存储单元AMwb相当于电路CS[1]至电路CS[m]的每一个的存储单元AMw，存储单元AMxb相当于电路CS[1]至电路CS[m]的每一个的存储单元AMx，存储单元AMrb相当于电路CS[1]至电路CS[m]的每一个的存储单元AMr。
接着，说明运算电路MAC8的工作例子。此外，关于运算电路MAC8的工作例子参照图15的时序图的工作例子，主要说明在该时序图中没有记载的部分。
对应于多个第一数据的电压为VW[1]至VW[m]，并且以满足算式(1.1)至算式(1.3)的方式定义VWα[1]至VWα[m]及VWβ[1]至VWβ[m]。此外，存储单元AMw[1]至存储单元AMw[m]、存储单元AMu[1]至存储单元AMu[m]都分别保持电压VWα[1]至VWα[m]，存储单元AMx[1]至存储单元AMx[m]、存储单元AMr[1]至存储单元AMr[m]都分别保持VWβ[1]至VWβ[m]。
此外，例如，在图15的时序图的时间T25至时间T26中，存储单元AMub及存储单元AMwb保持电压VWbα，存储单元AMxb及存储单元AMrb保持电压VWbβ。此外，定义满足VWb＝VWbα-VWbβ的电压VWb。
此外，例如，在图15的时序图的时间T27至时间T28中，布线XALb被输入电压VXbα，布线XBLb被输入电压VXbβ。此外，定义满足VXb＝VXbα-VXbβ的电压VXb。
此时，在图15的时序图的时间T28至时间T29中，在存储单元AMwb及存储单元AMxb的来自布线BAL的电流量分别为IAMwb、IAMxb的情况下，IAMwb及IAMxb可以分别表示为IAMwb＝k(VWbα+VXbβ-Vth)2、IAMxb＝k(VWbβ+VXbα-Vth)2。此外，在存储单元AMub及存储单元AMrb的来自布线BBL的电流量分别为IAMub、IAMrb的情况下，IAMub及IAMrb可以分别表示为IAMub＝k(VWbα+VXbα-Vth)2、IAMrb＝k(VWbβ+VXbβ-Vth)2。
此外，在图15的时序图的时间T28至时间T29中，从布线BAL流过电路ACTV的电流量IEV表示为如下算式。在此，Ib＝IAMub+IAMrb+IAMxb+IAMwb。
[算式22]
Figure BDA0003938355570001061
与算式(1.22)同样，算式(1.24)相当于对积和结果予以任意值的算式。这可以应用于例如在分层神经网络的运算中对权重系数与神经元的信号的积和运算结果予以作为任意值的偏置(偏离)的计算等。
此外，例如，通过使从布线BAL流过存储单元AMxb及存储单元AMwb的电流之和IAMxb+IAMwb大于从布线BBL流过存储单元AMub及存储单元AMrb的电流之和IAMub+IAMrb，可以使算式(1.24)的Ib的值小于0。也就是说，对积和结果予以的任意值也可以为负值。
此外，在存储单元AMub、存储单元AMwb、存储单元AMxb及存储单元AMrb中的至少一个中，流过晶体管M2的第一端子-第二端子间的电流量可以为0。例如，通过将流过存储单元AMwb、存储单元AMxb及存储单元AMrb的各晶体管M2的第一端子-第二端子间的电流量设定为0，可以将算式(1.24)的电流量Ib置换成Ib＝IAMub。此外，通过将流过存储单元AMub、存储单元AMxb及存储单元AMrb的各晶体管M2的第一端子-第二端子间的电流量设定为0，可以将算式(1.24)的电流量Ib置换成Ib＝IAMwb。也就是说，当设定对积和运算结果赋予的任意值时，不一定需要使用流过存储单元AMub、存储单元AMwb、存储单元AMxb及存储单元AMrb的各晶体管M2的第一端子-第二端子间的电流的全部。因此，运算电路MAC8也可以具有在电路CSb中没设置存储单元AMub、存储单元AMwb、存储单元AMxb及存储单元AMrb中的至少一个的结构。例如，电路CSb可以为只有存储单元AMub及存储单元AMxb的电路、只有存储单元AMwb及存储单元AMrb的电路、只有存储单元AMub及存储单元AMwb的电路或只有存储单元AMxb及存储单元AMrb的电路。此外，例如，电路CSb可以具有存储单元AMub、存储单元AMwb、存储单元AMxb及存储单元AMrb中的任一个，或者，可以不具有选自存储单元AMub、存储单元AMwb、存储单元AMxb及存储单元AMrb中的一个。
此外，本发明的一个方式的半导体装置不局限于本实施方式所示的运算电路MAC5至运算电路MAC8等。例如，在同样使用多个第二数据同时进行多个积和运算的情况下，可以使用图19所示的运算电路MAC9。运算电路MAC9具有在各列上分别配置n个(n为1以上的整数)图12的运算电路MAC5的存储单元阵列CA的结构。
图19示出存储单元阵列CA[1]至存储单元阵列CA[n]，将存储单元阵列CA[1]至存储单元阵列CA[n]统称为存储单元阵列CAS。此外，因为运算电路MAC9包括n个存储单元阵列CA，所以图19中的电路CMS包括作为n个电路CM的电路CM[1]至电路CM[n]，电路INT包括作为n个电路SCI的电路SCI[1]至电路SCI[n]，电路ACTV包括作为n个电路ACP的电路ACP[1]至电路ACP[n]。此外，运算电路MAC9包括相当于运算电路MAC5的布线BAL的布线BAL[1]至布线BAL[n]、相当于运算电路MAC5的布线BBL的布线BBL[1]至布线BBL[n]、相当于运算电路MAC5的布线WAD的布线WAD[1]至布线WAD[n]、相当于运算电路MAC5的布线WBD的布线WBD[1]至布线WBD[n]、相当于运算电路MAC5的布线NIL的布线NIL[1]至布线NIL[n]。
存储单元阵列CA[1]与布线BAL[1]、布线BBL[1]、布线WAD[1]、布线WBD[1]、布线XAL[1]至布线XAL[m]、布线XBL[1]至布线XBL[m]以及布线WL[1]至布线WL[m]电连接。电路WDD与布线WAD[1]及布线WBD[1]电连接。此外，电路CMS的电路CM[1]与布线BAL[1]及布线BBL[1]电连接，电路INT的电路SCI[1]与布线BAL[1]、布线BBL[1]以及电路ACTV中的电路ACP[1]电连接。电路ACP[1]与布线NIL[1]电连接。
同样，存储单元阵列CA[n]与布线BAL[n]、布线BBL[n]、布线WAD[n]、布线WBD[n]、布线XAL[1]至布线XAL[m]、布线XBL[1]至布线XBL[m]以及布线WL[1]至布线WL[m]电连接。电路WDD与布线WAD[n]及布线WBD[n]电连接。此外，电路CMS的电路CM[n]与布线BAL[n]及布线BBL[n]电连接，电路INT的电路SCI[n]与布线BAL[n]、布线BBL[n]以及电路ACTV中的电路ACP[n]电连接。电路ACP[n]与布线NIL[n]电连接。
与图15的时序图的工作同样，图19的运算电路MAC9对存储单元阵列CA[1]至存储单元阵列CA[n]分别写入第一组至第n组所包括的对应于多个第一数据的电压，然后对布线XAL[1]至布线XAL[m]及布线XBL[1]至布线XBL[m]输入对应于第二数据的电压，由此可以将第一组至第n组的各多个第一数据与多个第二数据之积和运算同时输出到布线NIL[1]至布线NIL[n]。
此外，虽然在本实施方式中说明了运算电路MAC5至运算电路MAC9所包括的晶体管为OS晶体管或Si晶体管的情况，但是本发明的一个方式不局限于此。作为运算电路MAC5至运算电路MAC9所包括的晶体管，例如可以使用在沟道形成区域中包含Ge等的晶体管、在沟道形成区域中包含ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体的晶体管、在沟道形成区域中包含碳纳米管的晶体管、在沟道形成区域中包含有机半导体的晶体管等。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，说明作为本发明的一个方式的半导体装置的能够同时进行多个积和运算的运算电路的一个例子。
<半导体装置的结构例子1>
图20示出能够进行多个第一数据和多个第二数据的积和运算的半导体装置的结构例子。此外，图20所示的半导体装置例如能够同时进行多个积和运算。此外，图20的半导体装置能够进行以该积和运算结果为输入值的函数运算。此外，图20的半导体装置能够同时进行多个函数运算。
图20的运算电路MAC10与上述实施方式所示的运算电路MAC5同样进行被多个存储单元保持的多个第一数据和被输入的多个第二数据的积和运算并使用该积和运算的结果进行激活函数的运算的电路。作为一个例子，多个第一数据及多个第二数据可以为模拟电路数据或多值数据(离散数据)。
作为一个例子，运算电路MAC10包括存储单元阵列CA、电路CMS1、电路CMS2、电路WDD、电路XLD、电路WLD、电路INT、电路ACTV。
存储单元阵列CA包括电路CUW[1，1]至电路CUW[m，n](在此，m、n都是1以上的整数)、电路CXR[1]至电路CXR[m]。此外，电路CUW[1，1]至电路CUW[m，n]的每一个包括存储单元AMu及存储单元AMw，电路CXR[1]至电路CXR[m]的每一个包括存储单元AMx及存储单元AMr。虽然在图20中未示出，但是在本说明书等中，电路CUW[i，j](在此，i为1以上且m以下的整数，j为1以上且n以下的整数)所包括的存储单元AMu、存储单元AMw有时分别被记为存储单元AMu[i，j]、存储单元AMw[i，j]。此外，在本说明书等中，电路CXR[i]所包括的存储单元AMx、存储单元AMr有时分别被记为存储单元AMx[j]、存储单元AMr[j]。
在存储单元阵列CA中，各存储单元配置为2m行n+1列的矩阵状。作为一个例子，在图20中，存储单元AMu[i，j]配置在2i-1行j列的地址，存储单元AMw[i，j]配置在2i行j列的地址，存储单元AMx[i]配置在2i-1行n+1列的地址，并且存储单元AMr[i]配置在2i行n+1列的地址。
存储单元AMx、存储单元AMw、存储单元AMu以及存储单元AMr都具有保持对应于第一数据的电压的功能。对应于第一数据的电压例如可以是指存储单元AMu[i，j]及存储单元AMw[i，j]所保持的电压和存储单元AMx[i]及存储单元AMr[i]所保持的电压的差异。
尤其是，存储单元阵列CA的第一列至第n列的存储单元分别保持第一组至第n组的对应于多个第一数据的电压。具体而言，例如，第一组所包括的对应于多个第一数据的电压分别被位于第一列的存储单元AMu[1，1]至存储单元AMu[m，1]及存储单元AMw[1，1]至存储单元AMw[m，1]保持，第n组所包括的对应于多个第一数据的电压分别被位于第n列的存储单元AMu[1，n]至存储单元AMu[m，n]及存储单元AMw[1，n]至存储单元AMw[m，n]保持。如此，第j组所包括的对应于多个第一数据的电压分别被位于第j列的存储单元AMu[1，j]至存储单元AMu[m，j]及存储单元AMw[1，j]至存储单元AMw[m，j]保持。
存储单元AMu[1，1]与布线WAD[1]、布线BAP[1]、布线WL[1]、布线XAL[1]电连接。此外，存储单元AMw[1，1]与布线WAD[1]、布线BAN[1]、布线WL[1]、布线XBL[1]电连接。存储单元AMu[1，n]与布线WAD[n]、布线BAP[n]、布线WL[1]、布线XAL[1]电连接。此外，存储单元AMw[1，n]与布线WAD[n]、布线BAN[n]、布线WL[1]、布线XBL[1]电连接。存储单元AMx[1]与布线WBD、布线BBP、布线WL[1]、布线XAL[1]电连接。此外，存储单元AMr[1]与布线WBD、布线BBN、布线WL[1]、布线XBL[1]电连接。存储单元AMu[m，1]与布线WAD[1]、布线BAP[1]、布线WL[m]、布线XAL[m]电连接。此外，存储单元AMw[m，1]与布线WAD[1]、布线BAN[1]、布线WL[m]、布线XBL[m]电连接。存储单元AMu[m，n]与布线WAD[n]、布线BAP[n]、布线WL[m]、布线XAL[m]电连接。此外，存储单元AMw[m，n]与布线WAD[n]、布线BAN[n]、布线WL[m]、布线XBL[m]电连接。存储单元AMx[m]与布线WBD、布线BBP、布线WL[m]、布线XAL[m]电连接。此外，存储单元AMr[m]与布线WBD、布线BBN、布线WL[m]、布线XBL[m]电连接。
作为电路CUW[1，1]至电路CUW[m，n]的每一个所包括的存储单元AMu及存储单元AMw、电路CXR[1]至电路CXR[m]的每一个所包括的存储单元AMx及存储单元AMr的详细电路结构，例如，可以采用与可以应用于上述实施方式所示的运算电路MAC5的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr同样的电路结构。
作为一个例子，电路CMS1包括电路CMA[1]至电路CMA[n]及电路CMB。电路CMA[1]与布线BAN[1]及布线BAP[1]电连接，电路CMA[n]与布线BAN[n]及布线BAP[n]电连接，电路CMB与布线BBN及布线BBP电连接。
电路CMA[j]例如具有将电流通过布线BAP[j]供应给存储单元AMu[1，j]至存储单元AMu[m，j]的功能及将电流通过布线BAN[j]供应给存储单元AMw[1，j]至存储单元AMw[m，j]的功能。此外，通过电路CMA[j]，流过布线BAP[j]的电流量及流过布线BAN[j]的电流量优选相等。具体而言，例如，从电路CMA[j]流过布线BAP[j]的电流量优选为从电路CMA[j]流过布线BAN[j]的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
此外，电路CMB例如具有将电流通过布线BBP供应给存储单元AMx[1]至存储单元AMx[m]的功能及将电流通过布线BBN供应给存储单元AMr[1]至存储单元AMr[m]的功能。此外，通过电路CMB，流过布线BBP的电流量及流过布线BBN的电流量优选相等。具体而言，从电路CMB流过布线BBP的电流量优选为从电路CMB流过布线BBN的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
此外，关于电路CMS1的具体结构例子将在后面叙述。
作为一个例子，电路WDD与布线WAD[1]至布线WAD[n]及布线WBD电连接。电路WDD具有发送用来储存在存储单元阵列CA所包括的各存储单元中的数据的功能。此外，关于电路WDD参照上述实施方式1所示的运算电路MAC5所包括的电路WDD的说明。
关于电路WLD，参照上述实施方式1所示的运算电路MAC5所包括的电路WLD的说明。
关于电路XLD，参照上述实施方式1所示的运算电路MAC5所包括的电路XLD的说明。
作为一个例子，电路INT与布线BAP[1]至布线BAP[n]、布线BAN[1]至布线BAN[n]、布线BBP及布线BBN电连接。电路INT例如具有分别对布线BAP[1]至布线BAP[n]、布线BAN[1]至布线BAN[n]、布线BBP、布线BBN输入规定电压的功能。作为该电压，例如可以为低电平电位、接地电位。
作为具体结构例子，电路INT包括电路SCIA[1]至电路SCIA[n]及电路SCIB。此外，电路SCIA[1]至电路SCIA[n]及电路SCIB都可以具有与运算电路MAC5的电路INT所包括的电路SCI相同的结构。具体而言，在图20所示的电路INT中，电路SCIA[1]至电路SCIA[n]及电路SCIB都包括开关SW5A及开关SW5B。此外，在电路SCIA[j]中，开关SW5A的第一端子与布线BAN[j]电连接，开关SW5A的第二端子与布线VSL电连接，开关SW5B的第一端子与布线BAP[j]电连接，开关SW5B的第二端子与布线VSL电连接。此外，开关SW5A及开关SW5B的各控制端子与布线SL5电连接。同样，在电路SCIB中，开关SW5A的第一端子与布线BBN电连接，开关SW5A的第二端子与布线VSL电连接，开关SW5B的第一端子与布线BBP电连接，开关SW5B的第二端子与布线VSL电连接。此外，开关SW5A及开关SW5B的各控制端子与布线SL5电连接。
此外，在本实施方式中，开关SW5A及开关SW5B都在控制端子被输入高电平电位时成为开启状态而在控制端子被输入低电平电位时成为关闭状态。
作为一个例子，布线SL5被用作供应用来切换开关SW5A及开关SW5B的导通状态和非导通状态的电压的布线。因此，该电压例如可以为高电平电位或低电平电位。
作为一个例子，布线VSL被用作供应恒压的布线。该恒压例如可以为低电平电位、接地电位等。
作为一个例子，电路CMS2与布线BAN[1]至布线BAN[n]及布线BBN电连接。电路CMS2例如具有排出流过布线BBN的电流的功能及排出分别流过布线BAN[1]至布线BAN[n]的功能。此外，通过电路CMS2，从布线BBN排出的电流量及从布线BAN[1]至布线BAN[n]分别排出的电流量优选相等。具体而言，例如，从布线BBN流过电路CMS2的电流量为从布线BAN[j]流过电路CMS2的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
作为一个例子，电路ACTV包括电路ACP[1]至电路ACP[n]。电路ACP[1]与布线BAN[1]及布线NIL[1]电连接，电路ACP[n]与布线BAN[n]及布线NIL[n]电连接。作为电路ACP[1]至电路ACP[n]，例如可以具有与上述实施方式1所示的运算电路MAC5的电路ACTV所包括的电路ACP相同的结构。此外，虽然在图4A至图4C、图5A至图5C中分别示出开关SW4A的第一端子与布线BAL电连接的结构，但是在本实施方式中，将图4A至图4C、图5A至图5C所示的布线BAL置换成布线BAN来进行说明。
<<存储单元阵列CA的结构例子>>
以下说明存储单元阵列CA的电路CUW[1，1]至电路CUW[m，n]的每一个所包括的存储单元AMu及存储单元AMw、电路CXR[1]至电路CXR[m]的每一个所包括的存储单元AMx及存储单元AMr的结构例子。
图21是示出存储单元阵列CA的结构例子的电路图。存储单元阵列CA具有与上述实施方式所示的运算电路MAC5同样进行多个第一数据与多个第二数据之积和运算的功能。
此外，图21所示的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr具有与图13所示的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr同样的结构。因此，关于存储单元AMw、存储单元AMx及存储单元AMr所包括的电路元件的说明，参照上述实施方式所示的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr的说明。
在存储单元AMu[i，1]至存储单元AMu[i，n]的每一个中，晶体管M1的栅极与布线WL[i]电连接，电容器C1的第二端子与布线XAL[i]电连接。此外，在存储单元AMu[i，1]中，晶体管M1的第二端子与布线WAD[1]电连接，晶体管M2的第二端子与布线BAP[1]电连接。此外，在存储单元AMu[i，n]中，晶体管M1的第二端子与布线WAD[n]电连接，晶体管M2的第二端子与布线BAP[n]电连接。虽然在图21中未示出，但是在存储单元AMu[i，j]中，晶体管M1的第二端子与布线WAD[j]电连接，晶体管M2的第二端子与布线BAP[j]电连接。此外，在存储单元AMu[i，j]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nu[i，j]。
在存储单元AMw[i，1]至存储单元AMw[i，n]的每一个中，晶体管M1的栅极与布线WL[i]电连接，电容器C1的第二端子与布线XBL[i]电连接。此外，在存储单元AMw[i，1]中，晶体管M1的第二端子与布线WAD[1]电连接，晶体管M2的第二端子与布线BAN[1]电连接。此外，在存储单元AMw[i，n]中，晶体管M1的第二端子与布线WAD[n]电连接，晶体管M2的第二端子与布线BAN[n]电连接。虽然在图21中未示出，但是在存储单元AMw[i，j]中，晶体管M1的第二端子与布线WAD[j]电连接，晶体管M2的第二端子与布线BAN[j]电连接。此外，在存储单元AMw[i，j]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nw[i，j]。
在存储单元AMx[i]中，晶体管M1的栅极与布线WL[i]电连接，电容器C1的第二端子与布线XAL[i]电连接，晶体管M1的第二端子与布线WBD电连接，晶体管M2的第二端子与布线BBP电连接。此外，在存储单元AMx[i]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nx[i]。
在存储单元AMr[i]中，晶体管M1的栅极与布线WL[i]电连接，电容器C1的第二端子与布线XBL[i]电连接，晶体管M1的第二端子与布线WBD电连接，晶体管M2的第二端子与布线BBN电连接。此外，在存储单元AMr[i]中，晶体管M1的第一端子、晶体管M2的栅极、电容器C1的第一端子电连接的部分为节点Nr[i]。
<<电路CMS1的结构例子>>
接着，说明可以应用于图20的电路CMS1所包括的电路CMA[1]至电路CMA[n]及电路CMB的电路结构例子。
作为图21的电路CMS1，示出可以应用于电路CMA[1]至电路CMA[n]及电路CMB的电路结构例子。具体而言，作为图21所示的电路CMA[1]至电路CMA[n]及电路CMB，使用图3A的电路CM的结构。因此，关于图21所示的电路CMA[1]至电路CMA[n]及电路CMB电路的电路结构及其所包括的电路元件等，参照上述实施方式所示的电路CM的记载。
在电路CMA[1]中，开关SW7A的第二端子与布线BAN[1]电连接，开关SW7B的第二端子与布线BAP[1]电连接。此外，在电路CMA[n]中，开关SW7A的第二端子与布线BAN[n]电连接，开关SW7B的第二端子与布线BAP[n]电连接。虽然在图21中未示出，但是在电路CMA[j]中，开关SW7A的第二端子与布线BAN[j]电连接，开关SW7B的第二端子与布线BAP[j]电连接。此外，在电路CMB中，开关SW7A的第二端子与布线BBN电连接，开关SW7B的第二端子与布线BBP电连接。
<<电路CMS2的结构例子>>
接着，说明图20的电路CMS2的电路结构例子。
作为图20的电路CMS2，例如可以使用图21所示的电路CMS2的电路结构。作为一个例子，图21的电路CMS2包括开关SW8A[1]至开关SW8A[n]、开关SW8B、晶体管M6A[1]至晶体管M6A[n]、晶体管M6B。
开关SW8A[1]的第一端子与布线BAN[1]及电路ACP[1](在图20中示出而在图21中未示出)电连接，开关SW8A[1]的第二端子与晶体管M6A[1]的第一端子电连接。晶体管M6A[1]的第二端子与布线VLL电连接。开关SW8A[n]的第一端子与布线BAN[n]及电路ACP[n](在图20中示出而在图21中未示出)电连接，开关SW8A[n]的第二端子与晶体管M6A[n]的第一端子电连接。晶体管M6A[n]的第二端子与布线VLL电连接。开关SW8B的第一端子与布线BBN电连接，开关SW8B的第二端子与晶体管M6B的第一端子电连接。晶体管M6B的第二端子与布线VLL电连接。此外，晶体管M6B的栅极与开关SW8B的第二端子、晶体管M6B的第一端子、晶体管M6A[1]至晶体管M6A[n]的各栅极电连接。此外，开关SW8A[1]至开关SW8A[n]、开关SW8B的各控制端子与布线SL8电连接。
作为开关SW8A[1]至开关SW8A[n]及开关SW8B，例如可以使用可以应用于开关SW5A及开关SW5B的开关。此外，在本实施方式中，开关SW8A及开关SW8B都在控制端子被输入高电平电位时成为开启状态而在控制端子被输入低电平电位时成为关闭状态。
作为一个例子，布线SL8被用作供应用来切换开关SW8A[1]至开关SW8A[n]及开关SW8B的导通状态和非导通状态的电压的布线。因此，该电压例如可以为高电平电位或低电平电位。
作为一个例子，布线VLL被用作供应恒压的布线。该恒压例如优选为低电平电位、接地电位等。
此外，晶体管M6A[1]至晶体管M6A[n]及晶体管M6B的每一个例如优选为n沟道型晶体管。此外，晶体管M6A[1]至晶体管M6A[n]及晶体管M6B的每一个例如可以使用OS晶体管或Si晶体管等。此外，作为OS晶体管，可以使用可以应用于晶体管M1或晶体管M2的晶体管。此外，在晶体管M6A[1]至晶体管M6A[n]及晶体管M6B使用Si晶体管的情况下，该Si晶体管的沟道形成区域所包含的硅例如可以为非晶硅(有时称为氢化非晶硅)、微晶硅、多晶硅、单晶硅等。
此外，除非特别说明均包括晶体管M6A[1]至晶体管M6A[n]及晶体管M6B都在开启状态下工作在饱和区域的情况。也就是说，包括上述各晶体管的栅极、源极及漏极合适地被输入在工作在饱和区域的范围的电压的情况。但是，本发明的一个方式不局限于此。为了减少被供应的电压的振幅值，晶体管M6A[1]至晶体管M6A[n]及晶体管M6B可以工作在线性区域。此外，为了减少流过晶体管M6A[1]至晶体管M6A[n]及晶体管M6B的电流量，晶体管M6A[1]至晶体管M6A[n]及晶体管M6B可以工作在亚阈值区域。此外，晶体管M6A[1]至晶体管M6A[n]及晶体管M6B工作在线性区域的情况、工作在饱和区域的情况以及工作在亚阈值区域的情况可以混合存在。此外，晶体管M6A[1]至晶体管M6A[n]及晶体管M6B工作在线性区域的情况和工作在饱和区域的情况可以混合存在。此外，晶体管M6A[1]至晶体管M6A[n]及晶体管M6B工作在饱和区域的情况和工作在亚阈值区域的情况可以混合存在。此外，晶体管M6A[1]至晶体管M6A[n]及晶体管M6B工作在线性区域的情况和工作在亚阈值区域的情况可以混合存在。
图21所示的电路CMS2因具有上述结构而被用作电流镜电路。具体而言，图21的电路CMS2具有参照晶体管M6B的第一端子(布线BBN)的电位并使对应于该电位的电流分别流过晶体管M6A[1]至晶体管M6A[n]及晶体管M6B的各源极-漏极间的功能。换言之，电路CMS2具有使与流过晶体管M6B的源极-漏极间的电流量大致相等的电流流过晶体管M6A[1]至晶体管M6A[n]的各源极-漏极间的功能。
此外，电路CMS2的结构不局限于图21所示的结构。例如，电路CMS2也可以具有如图22所示的电路CMS2那样以共源共栅分别连接晶体管M6A[1]至晶体管M6A[n]和晶体管M7A[1]至晶体管M7A[n]并以共源共栅连接晶体管M6B和晶体管M7B的结构。具体而言，晶体管M6A[1]的第二端子与晶体管M7A[1]的第一端子电连接，晶体管M7A[1]的第二端子与布线VLL电连接。此外，晶体管M6A[n]的第二端子与晶体管M7A[n]的第一端子电连接，晶体管M7A[n]的第二端子与布线VLL电连接。此外，晶体管M6B的第二端子与晶体管M7B的第一端子、晶体管M7A[1]至晶体管M7A[n]的各栅极及晶体管M7B的栅极电连接，晶体管M7B的第二端子与布线VLL电连接。像图22所示的电路CMS2那样，通过以共源共栅连接电路CMS2所包括的晶体管，可以使利用电路CMS2的电流镜电路更稳定工作。
此外，电路CMS2的结构例如可以像图23所示的电路CMS2那样改变开关SW8A[1]至开关SW8A[n]的电连接位置。除了电路CMS2以外，图23还示出图4A的电路ACTV作为一个例子。此外，图23的电路ACTV包括n个电路ACP。在图23的电路CMS2中，开关SW8A[1]的第一端子与布线BAN[1]电连接，开关SW8A[1]的第二端子与电路ACP[1]及晶体管M6A[1]的第一端子电连接。此外，开关SW8A[n]的第一端子与布线BAN[n]电连接，开关SW8A[n]的第二端子与电路ACP[n]及晶体管M6A[n]的第一端子电连接。通过将图23的电路CMS2应用于运算电路MAC10的电路CMS2，可以采用图4A的电路ACTV中的电路ACP[1]至电路ACP[n]不包括开关SW4A的结构。也就是说，可以使图23的电路CMS2所包括的开关SW8A[1]至开关SW8A[n]发挥图4A的电路ACTV中的电路ACP[1]至电路ACP[n]所包括的各开关SW4A的作用。因此，通过将图23的电路CMS2应用于运算电路MAC10的电路CMS2，可以减少电路元件个数，由此可以降低运算电路MAC10的电路面积及/或运算电路MAC10的功耗。此外，虽然在图23中示出图4A的电路ACF，但是图23所示的电路ACF也可以具有图4B、图4C、图5A至图5C等的结构。
<运算电路的工作例子>
接着，说明运算电路MAC10的工作例子。
在此，运算电路MAC10的存储单元阵列CA、电路CMS1、电路INT、电路CMS2分别使用图21所示的存储单元阵列CA、电路CMS1、电路INT、电路CMS2。此外，虽然未图示，但是作为图20的运算电路MAC10的电路ACTV，使用图4A的电路ACTV。
图24及图25是运算电路MAC10的工作例子的时序图。图24的时序图示出时间T31至时间T39或其附近的布线WL[1]、布线WL[m]、布线SL4、布线SL5、布线SL7及布线SL8的电位变动，图25的时序图示出时间T31至时间T39或其附近的布线WAD[1]、布线WAD[n]、布线WBD、布线XAL[1]、布线XAL[m]、布线XBL[1]、布线XBL[m]、节点Nu[1，1]、节点Nw[1，1]、节点Nu[1，n]、节点Nw[1，n]、节点Nx[1]、节点Nr[1]、节点Nu[m，1]、节点Nw[m，1]、节点Nu[m，n]、节点Nw[m，n]、节点Nx[m]及节点Nr[m]的电位变动。此外，在图24中，High表示高电平电位，Low表示低电平电位。此外，在图25中，GND表示接地电位。
此外，在本工作例子中，布线VR供应的电压为接地电位。此外，布线VHE供应的电压为高电平电位，布线VLL供应的电压为接地电位。
首先，根据工作例子，说明保持在运算电路MAC10中的多个第一数据及输入到运算电路MAC10的多个第二数据。
在本工作例子中，例如，在运算电路MAC10中，位于存储单元阵列CA的第j列的电路CUW[1，j]至电路CUW[m，j]所包括的存储单元AMu及存储单元AMw分别保持第j组所包括的对应于m个第一数据的电压。
在此，作为第j组的对应于m个第一数据的电压，定义VW[1，j]至VW[m，j]。此外，以满足如下算式的方式定义VWα[i，j]。此外，VWβ可以为任意的基准电压。
[算式23]
WW[i，j]＝VWα[i，j]-VWβ …(2.1)
VW[i，j]为第j组所包括的对应于m个第一数据中的第i个的电压。也就是说，VWα[i，j]也为第j组所包括的对应于m个第一数据中的第i个的电压。
如后面详细描述，存储单元阵列CA的位于第j列的电路CUW[1，j]至电路CUW[m，j]所包括的存储单元AMu及存储单元AMw分别保持作为第j组所包括的m个第一数据的VWα[1，j]至VWα[m，j]。此外，存储单元阵列CA的位于第n+1列的电路CXR[1]至电路CXR[m]所包括的存储单元AMx及存储单元AMr分别保持VWβ。
接着，作为对应于m个第二数据的电压，定义VX[1]至VX[m]。具体而言，以满足如下算式的方式定义VXα[i]。此外，VXβ可以为任意的基准电压。
[算式24]
VX[i]＝VXα[i]-VXβ …(2.2)
VX[i]为对应于m个第二数据中的第i个的电压。也就是说，VXα[i]也可以说是对应于m个第二数据中的第i个的电压。
如后面详细描述，当对存储单元阵列CA输入m个第二数据时，对布线XAL[1]至布线XAL[m]分别输入VXα[1]至VXα[m]，并对布线XBL[1]至布线XBL[m]分别输入VXβ。
<<时间T31之前>>
在时间T31之前，假设节点Nu[1，1]至节点Nu[m，n]、节点Nw[1，1]至节点Nw[m，n]、节点Nx[1]至节点Nx[m]及节点Nr[1]至节点Nr[m]的各电位为接地电位。
此外，通过电路WDD(图21未示出)，布线WAD[1]至布线WAD[n]及布线WBD都被输入低电平电位。
此外，通过电路XLD(图21未示出)，布线XAL[1]至布线XAL[m]及布线XBL[1]至布线XBL[m]都被输入基准电位VRFP。此外，VRFP可以为高于接地电位的电位或低于接地电位的电位。
此外，通过电路WLD(图21未示出)，布线WL[1]至布线WL[m]都被输入低电平电位。由此，存储单元阵列CA的所有存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr所包括的晶体管M1都处于关闭状态。
此外，布线SL4、布线SL5、布线SL7及布线SL8都被输入低电平电位。由此，开关SW4A、开关SW5A、开关SW5B、开关SW7A、开关SW7B、开关SW8A[1]至开关SW8A[n]及开关SW8B都处于关闭状态。
<<时间T31至时间T32>>
在时间T31至时间T32中，布线SL5被输入高电平电位。由此，电路INT所包括的开关SW5A及开关SW5B都成为开启状态。
通过开关SW5A及开关SW5B都成为开启状态，布线BAN[1]至布线BAN[n]、布线BAP[1]至布线BAP[n]、布线BBN及布线BBP都与布线VSL成为导通状态，使得布线BAN[1]至布线BAN[n]、布线BAP[1]至布线BAP[n]、布线BBN及布线BBP都被输入来自布线VSL的电位。在本工作例子中，布线VSL是分别向布线BAN[1]至布线BAN[n]、布线BAP[1]至布线BAP[n]、布线BBN及布线BBP供应初始化电位的布线，该初始化电位为接地电位。由此，在时间T31至时间T32中，布线BAN[1]至布线BAN[n]、布线BAP[1]至布线BAP[n]、布线BBN及布线BBP的各电位成为接地电位。
此外，存储单元阵列CA的所有存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr所包括的各晶体管M2的第一端子从布线VR被供应接地电位，由此各晶体管M2的第一端子-第二端子间的电压成为0V。再者，节点Nu[1，1]至节点Nu[m，n]、节点Nw[1，1]至节点Nw[m，n]、节点Nx[1]至节点Nx[m]及节点Nr[1]至节点Nr[m]的各电位为接地电位，由此各晶体管M2成为关闭状态。
<<时间T32至时间T33>>
在时间T32至时间T33中，布线WL[1]被输入高电平电位。由此，在存储单元阵列CA中，存储单元AMu[1，1]至存储单元AMu[1，n]、存储单元AMw[1，1]至存储单元AMw[1，n]、存储单元AMx[1]及存储单元AMr[1]所包括的各晶体管M1的栅极被施加高电平电位，使得各晶体管M1成为开启状态。
此外，在时间T32至时间T33中，布线WAD[1]至布线WAD[n]分别被输入VWα[1，1]至VWα[1，n]的电位。在此，着眼于存储单元阵列CA的第j列，存储单元AMu[1，j]及存储单元AMw[1，j]的各晶体管M1处于开启状态，由此布线WAD[j]与节点Nu[m，j]成为导通状态，并且布线WAD[j]与节点Nw[1，j]成为导通状态。由此，存储单元AMu[1，j]的电容器C1的第一端子(节点Nu[1，j])及存储单元AMw[1，j]的电容器C1的第一端子(节点Nw[1，j])都被输入VWα[1，j]的电位。例如为j＝1，则存储单元AMu[1，1]的电容器C1的第一端子(节点Nu[1，1])及存储单元AMw[1，1]的电容器C1的第一端子(节点Nw[1，1])都被输入VWα[1，1]的电位，例如为j＝n，则存储单元AMu[1，n]的电容器C1的第一端子(节点Nu[1，n])及存储单元AMw[1，n]的电容器C1的第一端子(节点Nw[1，n])都被输入VWα[1，n]的电位。
此外，在时间T32至时间T33中，布线WBD被输入VWβ的电位。此时，因为存储单元AMx[1]及存储单元AMr[1]的各晶体管M1处于开启状态，所以布线WBD与节点Nx[1]成为导通状态，并且布线WBD与节点Nr[1]成为导通状态，使得存储单元AMx[1]的电容器C1的第一端子(节点Nx[1])及存储单元AMr[1]的电容器C1的第一端子(节点Nr[1])被输入VWβ的电位。
在此，在时间T32至时间T33中，布线WL[2]至布线WL[m]从时间T22之前一直被输入低电平电位。由此，在存储单元阵列CA的电路CUW[2]至电路CUW[m]及电路CXR[2]至电路CXR[m]中，存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr所包括的各晶体管M1的栅极被施加低电平电位，由此各晶体管M1处于关闭状态。由此，分别输入到布线WAD[1]至布线WAD[n]、布线WBD的数据不会写入到电路CUW[2]至电路CUW[m]及电路CXR[2]至电路CXR[m]的每一个所包括的存储单元的存储节点。
<<时间T33至时间T34>>
在时间T33至时间T34中，布线WL[1]被输入低电平电位。由此，在存储单元阵列CA中，存储单元AMu[1，1]至存储单元AMu[1，n]、存储单元AMw[1，1]至存储单元AMw[1，n]、存储单元AMx[1]及存储单元AMr[1]所包括的各晶体管M1的栅极被施加低电平电位，使得各晶体管M1成为关闭状态。
在此，着眼于存储单元阵列CA的第j列，存储单元AMu[1，j]及存储单元AMw[1，j]的各晶体管M1成为关闭状态，使得存储单元AMu[1，j]的电容器C1的第一端子(节点Nu[1，j])及存储单元AMw[1，j]的电容器C1的第一端子(节点Nw[1，j])都保持VWα[1，j]的电位。例如为j＝1，则存储单元AMu[1，1]的电容器C1的第一端子(节点Nu[1，1])及存储单元AMw[1，1]的电容器C1的第一端子(节点Nw[1，1])都保持VWα[1，1]的电位。此外，例如为j＝n，则存储单元AMu[1，n]的电容器C1的第一端子(节点Nu[1，n])及存储单元AMw[1，n]的电容器C1的第一端子(节点Nw[1，n])都保持VWα[1，n]的电位。此外，在存储单元AMx[1]及存储单元AMr[1]的每一个中，通过晶体管M1成为关闭状态，存储单元AMx[1]的电容器C1的第一端子(节点Nx[1])及存储单元AMr[1]的电容器C1的第一端子(节点Nr[1])都保持VWβ的电位。
此外，在时间T33至时间T34中，与时间T32至时间T33的对电路CUW[1，1]至电路CUW[1，n]中的存储单元AMu及存储单元AMw、电路CXR[1]中的存储单元AMx及存储单元AMr进行的电位写入工作同样，对电路CUW[2，1]至电路CUW[m-1，n]、电路CXR[2]至电路CXR[m-1]中的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr依次进行电位写入工作。具体而言，例如，通过将保持一定期间的高电平电位的信号依次输入到布线WL[2]至布线WL[m-1]，根据该信号改变布线WAD[1]至布线WAD[n]及布线WBD的各电位，由此可以对电路CUW[2，1]至电路CUW[m-1，n]的各存储单元AMu、存储单元AMw及电路CXR[2]至电路CXR[m-1]的各存储单元AMx、存储单元AMr写入规定电位。在此，对存储单元AMu[2，1]至存储单元AMu[m-1，n]、存储单元AMw[2，1]至存储单元AMw[m-1，n]依次写入VWα[2，1]至VWα[m-1，n]。此外，在对存储单元AMu[2，1]至存储单元AMu[m-1，n]、存储单元AMw[2，1]至存储单元AMw[m-1，n]写入电压的同时，还对存储单元AMx[2]至存储单元AMx[m-1]、存储单元AMr[2]至存储单元AMr[m-1]依次写入VWβ。
<<时间T34至时间T35>>
在时间T34至时间T35中，布线WL[m]被输入高电平电位。由此，在存储单元阵列CA中，存储单元AMu[m，1]至存储单元AMu[m，n]、存储单元AMw[m，1]至存储单元AMw[m，n]、存储单元AMx[m]及存储单元AMr[m]所包括的各晶体管M1的栅极被施加高电平电位，使得各晶体管M1成为开启状态。
此外，在时间T34至时间T35中，布线WAD[1]至布线WAD[n]分别被输入VWα[m，1]至VWα[m，n]的电位。在此，着眼于存储单元阵列CA的第j列，存储单元AMu[m，j]及存储单元AMw[m，j]的各晶体管M1处于开启状态，由此布线WAD[j]与节点Nu[m，j]成为导通状态，并且布线WAD[j]与节点Nw[m，j]成为导通状态。由此，存储单元AMu[m，j]的电容器C1的第一端子(节点Nu[m，j])及存储单元AMw[m，j]的电容器C1的第一端子(节点Nw[m，j])都被输入VWα[m，j]的电位。例如为j＝1，则存储单元AMu[m，1]的电容器C1的第一端子(节点Nu[m，1])及存储单元AMw[m，1]的电容器C1的第一端子(节点Nw[m，1])都被输入VWα[m，1]的电位，例如为j＝n，则存储单元AMu[m，n]的电容器C1的第一端子(节点Nu[m，n])及存储单元AMw[m，n]的电容器C1的第一端子(节点Nw[m，n])都被输入VWα[m，n]的电位。
此外，在时间T34至时间T35中，布线WBD被输入VWβ的电位。此时，因为存储单元AMx[m]及存储单元AMr[m]的各晶体管M1处于开启状态，所以布线WBD与节点Nx[m]成为导通状态，并且布线WBD与节点Nr[m]成为导通状态，使得存储单元AMx[m]的电容器C1的第一端子(节点Nx[m])及存储单元AMr[m]的电容器C1的第一端子(节点Nr[m])被输入VWβ的电位。
在此，在时间T34至时间T35中，布线WL[1]至布线WL[m-1]从时间T34之前一直被输入低电平电位。由此，在存储单元阵列CA的电路CUW[1]至电路CUW[m-1]及电路CXR[1]至电路CXR[m-1]中，存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr所包括的各晶体管M1的栅极被施加低电平电位，由此各晶体管M1处于关闭状态。由此，分别输入到布线WAD[1]至布线WAD[n]、布线WBD的数据不会写入到电路CUW[1]至电路CUW[m-1]及电路CXR[1]至电路CXR[m-1]的每一个所包括的存储单元的存储节点。
<<时间T35至时间T36>>
在时间T35至时间T36中，布线WL[m]被输入低电平电位。由此，在存储单元阵列CA中，存储单元AMu[m，1]至存储单元AMu[m，n]、存储单元AMw[m，1]至存储单元AMw[m，n]、存储单元AMx[m]及存储单元AMr[m]所包括的各晶体管M1的栅极被施加低电平电位，使得各晶体管M1成为关闭状态。
在此，着眼于存储单元阵列CA的第j列，存储单元AMu[m，j]及存储单元AMw[m，j]的各晶体管M1成为关闭状态，使得存储单元AMu[m，j]的电容器C1的第一端子(节点Nu[m，j])及存储单元AMw[m，j]的电容器C1的第一端子(节点Nw[m，j])都保持VWα[m，j]的电位。例如为j＝1，则存储单元AMu[m，1]的电容器C1的第一端子(节点Nu[m，1])及存储单元AMw[m，1]的电容器C1的第一端子(节点Nw[m，1])都保持VWα[m，1]的电位。此外，例如为j＝n，则存储单元AMu[m，n]的电容器C1的第一端子(节点Nu[m，n])及存储单元AMw[m，n]的电容器C1的第一端子(节点Nw[m，n])都保持VWα[m，n]的电位。此外，在存储单元AMx[m]及存储单元AMr[m]的每一个中，通过晶体管M1成为关闭状态，存储单元AMx[m]的电容器C1的第一端子(节点Nx[m])及存储单元AMr[m]的电容器C1的第一端子(节点Nr[m])都保持VWβ[m]的电位。
经时间T31至时间T36中的工作，可以向存储单元阵列CA所包括的存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr的每一个写入对应于第一数据的电压。
<<时间T36至时间T37>>
在时间T36至时间T37中，布线SL5被输入低电平电位。由此，在电路INT中，开关SW5A及开关SW5B都成为关闭状态。
<<时间T37至时间T38>>
在时间T37至时间T38中，布线XAL[1]至布线XAL[m]分别被输入对应于m个第二数据的电位，即VXα[1]至VXα[m]。例如，着眼于存储单元阵列CA的第i行，布线XAL[i]被输入来自电路XLD的电位VXα[i]。
因为布线XAL[i]的电位从接地电位提升到VXα[i]，所以存储单元AMu[i，1]至存储单元AMu[i，n]及存储单元AMx[i]的各电容器C1的第二端子被施加VXα[i]。此时，节点Nu[i，1]至节点Nu[i，n]及节点Nx[i]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nu[i，1]至节点Nu[i，n]及节点Nx[i]的各电位发生变化。
在存储单元AMu[i，1]至存储单元AMu[i，n]及存储单元AMx[i]的每一个中，晶体管M2的栅极的电位的增幅相当于布线XAL[i]的电位变化乘以取决于存储单元结构的电容耦合系数的电位。该电容耦合系数根据电容器C1的电容、晶体管M2的栅极电容、寄生电容等而算出。在本工作例子中，存储单元AMu及存储单元AMx的各电容耦合系数为h。
因此，当布线XAL[i]的电位变化为VXα[i]时，节点Nu[i，1]至节点Nu[i，n]及节点Nx[i]的各电位变化为hVXα[i]。此时，节点Nu[i，j]的电位成为VWα[i，j]+hVXα[i]，节点Nx[i]的电位成为VWβ+hVXα[i]。
例如，有如下情况：i＝1及j＝1，则节点Nu[1，1]的电位成为VWα[1，1]+hVXα[1]；i＝1及j＝n，则节点Nu[1，n]的电位成为VWα[1，n]+hVXα[1]；i＝m及j＝1，则节点Nu[m，1]的电位成为VWα[m，1]+hVXα[m]；i＝m及j＝n，则节点Nu[m，n]的电位成为VWα[m，n]+hVXα[m]。此外，例如，i＝1，则节点Nx[1]的电位成为VWβ+hVXα[1]，i＝m，则节点Nx[n]的电位成为VWβ+hVXα[n]。
此外，在本工作例子中，关于存储单元阵列CA所包括的存储单元AMu及存储单元AMx以外的存储单元AMw及存储单元AMr，也将各电容耦合系数设定为h来进行说明。
在时间T37至时间T38中，布线XBL[1]至布线XBL[m]都被输入电位VXβ。在此，在i为1以上且m以下的整数的情况下，布线XBL[i]被输入来自电路XLD的电位VXβ。
因为布线XBL[i]的电位从接地电位提升到VXβ[i]，所以存储单元AMw[i，1]至存储单元AMw[i，n]及存储单元AMr[i]的各电容器C1的第二端子被施加VXβ。此时，节点Nw[i，1]至节点Nw[i，n]及节点Nr[i]都处于电浮动状态，由此通过电容器C1的电容耦合，节点Nw[i，1]至节点Nw[i，n]及节点Nr[i]的各电位发生变化。
因此，当布线XBL[i]的电位变化为VXβ时，节点Nw[i，1]至节点Nw[i，n]及节点Nr[i]的各电位变化为hVXβ。此时，节点Nw[i，j]的电位成为VWα[i，j]+hVXβ，节点Nr[i]的电位成为VWβ+hVXβ。
例如，有如下情况：i＝1及j＝1，则节点Nw[1，1]的电位成为VWα[1，1]+hVXβ；i＝1及j＝n，则节点Nw[1，n]的电位成为VWα[1，n]+hVXβ；i＝m及j＝1，则节点Nw[m，1]的电位成为VWα[m，1]+hVXβ；i＝m及j＝n，则节点Nw[m，n]的电位成为VWα[m，n]+hVXβ。此外，例如，i＝1，则节点Nr[1]的电位成为VWβ+hVXβ，i＝m，则节点Nr[n]的电位成为VWβ+hVXβ。
<<时间T38至时间T39>>
在时间T38至时间T39中，布线SL4、布线SL7及布线SL8被输入高电平电位。由此，电路CMS1中的开关SW7A及开关SW7B、电路ACTV中的开关SW4A和电路CMS2中的开关SW8A[1]至开关SW8A[n]及开关SW8B都成为开启状态。
此时，存储单元AMx[1]至存储单元AMx[m]的每一个所包括的各晶体管M2的第二端子通过布线BBP与电路CMB所包括的晶体管M3B的第一端子成为导通状态。此外，存储单元AMr[1]至存储单元AMr[m]的每一个所包括的晶体管M2的第二端子通过布线BBN与电路CMB所包括的晶体管M3A的第一端子及电路CMS2的晶体管M6B的第一端子成为导通状态。
因此，从布线BBP流过存储单元AMx[1]至存储单元AMx[m]的各晶体管M2的第二端子的电流量的总和Ix可以根据算式(1.9)表示为如下算式。
[算式25]
Figure BDA0003938355570001311
此外，从布线BBN流过存储单元AMr[1]至存储单元AMr[m]的各晶体管M2的第二端子的电流量的总和Ir可以根据算式(1.18)表示为如下算式。
[算式26]
Figure BDA0003938355570001312
因为布线BBP与电路CMB的晶体管M3B的第一端子处于导通状态，所以电路CMB使电流量Ix的电流作为流过存储单元AMx[1]至存储单元AMx[m]的各晶体管M2的第二端子的电流的总和流过布线BBP。此外，电路CMB具有电流镜电路的结构，由此电路CMB使电流量Ix的电流流过布线BBN。
此时，布线BBN与电路CMS2的晶体管M6B的第一端子处于导通状态，由此电流量Ix-Ir的电流从布线BBN流过电路CMS2的晶体管M6B的第一端子。在此，Ix-Ir为0以上的值。
在此，着眼于存储单元阵列CA的第j列的存储单元。在时间T38至时间T39中，存储单元AMu[1,j]至存储单元AMu[m,j]的每一个所包括的晶体管M2的第二端子通过布线BAP[j]与电路CMA[j]所包括的晶体管M3B的第一端子成为导通状态。此外，存储单元AMw[1,j]至存储单元AMw[m,j]的每一个所包括的晶体管M2的第二端子通过布线BAN[j]与电路CMA[j]所包括的晶体管M3A的第一端子及电路CMS2所包括的晶体管M6A[j]的第一端子成为导通状态。
因此，假设从布线BAP[j]流过存储单元AMu[1,j]至存储单元AMx[m,j]的各晶体管M2的第二端子的电流量的总和为Iu[j]，则Iu[j]可以根据算式(1.15)表示为如下算式。
[算式27]
Figure BDA0003938355570001321
因此，假设从布线BAN[j]流过存储单元AMw[1,j]至存储单元AMw[m,j]的各晶体管M2的第二端子的电流量的总和为Iw[j]，Iw[j]可以根据算式(1.12)表示为如下算式。
[算式28]
Figure BDA0003938355570001322
因为布线BAP[j]与电路CMA[j]的晶体管M3B的第一端子处于导通状态，所以电路CMA[j]使电流量Iu[j]的电流作为流过存储单元AMu[1,j]至存储单元AMu[m,j]的各晶体管M2的第二端子的电流的总和流过布线BAP[j]。此外，电路CMA[j]具有电流镜电路的结构，由此电路CMA[j]使电流量Iu[j]的电流流过布线BAN[j]。
此外，布线BAN[j]与电路CMS2的晶体管M6A[j]的第一端子处于导通状态。因为电路CMS2具有电流镜电路的结构，所以电流量Ix-Ir的电流从布线BAN[j]流过电路CMS2。
此时，在从布线BAN[j]流过电路ACP[j]的电流量为IEV[j]的情况下，IEV[j]可以根据算式(2.1)至算式(2.6)表示为如下算式。
[算式29]
Figure BDA0003938355570001331
根据算式(2.7)，从布线BAN[j]输入到电路ACTV中的电路ACP[j]的电流量IEV[j]与第j组的对应于多个第一数据的电位VW[1]至VW[m]与对应于第二数据的电位VX[1]至VX[m]的积和成比。也就是说，第j组的多个第一数据与多个第二数据之积和可以表示为电流量IEV[j]。
通过电流IEV流过电路ACTV所包括的电路IVC的第一端子，从电路IVC的第三端子输出对应于IEV的电压。然后，该电压输入到电路ACF的第一端子，使得电路ACF使用该电压进行预先定义的函数系统的运算，由此将运算结果作为电压(或电流等)从布线NIL[j]输出。
以上着眼于存储单元阵列CA的第j列说明了第j组的多个第一数据与多个第二数据之积和运算及利用该积和运算结果的函数系统的运算，但是在图20的运算电路MAC10中，布线SL4、布线SL5、布线SL7、布线SL8等与各列的开关等电路元件电连接，由此在各列中同时进行第一列至第n列的积和运算及利用该积运算结果的函数系统的运算。也就是说，运算电路MAC10可以同时进行第一组至第n组的每一个所包括的多个第一数据与多个第二数据之积和运算，并使作为积和运算结果的IEV[1]至IEV[n]的电流同时流过布线BAN[1]至布线BAN[n]。此外，通过IEV[1]至IEV[n]的电流分别流过电路ACP[1]至电路ACP[n]，可以从布线NIL[1]至布线NIL[n]输出对应于该积和运算结果(IEV[1]至IEV[n])的电压(或电流等)。
<半导体装置的结构例子2>
注意，在图20、图21所示的运算电路MAC10的结构中，在第n+1列中，如果从布线BBN流过存储单元AMr[1]至存储单元AMr[m]的各晶体管M2的第二端子的电流的总和大于从布线BBP流过存储单元AMx[1]至存储单元AMx[m]的各晶体管M2的第二端子的电流的总和，也就是说，从电路CMB供应给布线BBN的电流量Ix与从布线BBN流过存储单元AMr[1]至存储单元AMr[m]的各晶体管M2的第二端子的电流的总和Ir的关系为Ix-Ir<0，则在电路CMS2中电流不流过晶体管M6B的第一端子-第二端子间。由此，电路CMS2不从布线BAN[1]至布线BAN[n]分别吸收电流。因此，如果积和运算满足Ix-Ir<0，则需要改变图20、图21所示的运算电路MAC10的电路结构。
图26所示的运算电路MAC11是即使满足Ix-Ir<0也能够进行积和运算的电路结构的一个例子。此外，运算电路MAC11也是运算电路MAC10的变形例子，由此有时不说明运算电路MAC11与运算电路MAC10的重复部分。
在图26的运算电路MAC11中，电路CMS1不仅包括电路CMA[1]至电路CMA[n]及电路CMB，而且还包括电路CMC。作为一个例子，电路CMC与布线BAN[1]至布线BAN[n]及布线BBN电连接。电路CMC例如具有将电流通过布线BBN供应给存储单元AMr[1]至存储单元AMr[m]的功能及将电流分别供应给布线BAN[1]至布线BAN[n]的功能。此外，通过电路CMC，流过布线BBN的电流量与各自流过布线BAN[1]至布线BAN[n]的电流量优选相等。具体而言，从电路CMC流过布线BBN的电流量优选为从电路CMC流过布线BAN[j](j为1以上且n以下的整数)的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
此外，在图26的运算电路MAC11中，电路CMB与布线BBP1及布线BBP2电连接。电路CMB例如具有将电流通过布线BBP1供应给存储单元AMx[1]至存储单元AMx[m]的功能及将电流供应给布线BBP2的功能。此外，通过电路CMB，流过布线BBP1的电流量与流过布线BBP2的电流量优选相等。具体而言，从电路CMB流过布线BBP1的电流量优选为从电路CMB流过布线BBP2的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
此外，在图26的运算电路MAC11中，作为一个例子，电路CMS2与布线BAN[1]至布线BAN[n]及布线BBP2电连接。图26的运算电路MAC11不像运算电路MAC10那样具有电流从布线BBN直接流过电路CMS2的结构。电路CMS2例如具有接收流过布线BBP2的电流的功能及接收流过布线BAN[1]至布线BAN[n]的电流的功能。此外，通过电路CMS2，从布线BBP2流入的电流量与分别从布线BAN[1]至布线BAN[n]流入的电流量优选相等。具体而言，从布线BBP2流过电路CMS2的电流量优选为从布线BAN[j](j为1以上且n以下的整数)流过电路CMS2的电流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分别组合。
图27示出可以应用于图26的运算电路MAC11的电路CMS1及电路CMS2的电路结构例子。此外，关于存储单元AMu[i，1]至存储单元AMu[i，n]、存储单元AMw[i，1]至存储单元AMw[i，n]、存储单元AMx[i]及存储单元AMr[i]的结构，参照图21的存储单元AMu[i，1]至存储单元AMu[i，n]、存储单元AMw[i，1]至存储单元AMw[i，n]、存储单元AMx[i]及存储单元AMr[i]的结构。
作为图27的电路CMS1中的电路CMA[1]至电路CMA[n]及电路CMB，分别使用图21的电路CMA[1]至电路CMA[n]及电路CMB的结构。因此，关于图27所示的电路CMA[1]至电路CMA[n]及电路CMB的电路结构及它们所包括的电路元件等，参照上述运算电路MAC10所包括的电路CMA[1]至电路CMA[n]及电路CMB的记载。
此外，作为一个例子，图27的电路CMS1中的电路CMC包括开关SW7C[1]至开关SW7C[n]、开关SW7D、晶体管M8A[1]至晶体管M8A[n]、晶体管M8B。晶体管M8A[1]的第一端子与布线VHE电连接，晶体管M8A[1]的第二端子与开关SW7C[1]的第一端子电连接，开关SW7C[1]的第二端子与布线BAN[1]电连接。此外，晶体管M8A[n]的第一端子与布线VHE电连接，晶体管M8A[n]的第二端子与开关SW7C[n]的第一端子电连接，开关SW7C[n]的第二端子与布线BAN[n]电连接。此外，晶体管M8B的第一端子与布线VHE电连接，晶体管M8B的第二端子与晶体管M8A[1]至晶体管M8A[n]的各栅极、晶体管M8B的栅极、开关SW7D的第一端子电连接，开关SW7D的第二端子与布线BBN电连接。此外，开关SW7C[1]至开关SW7C[n]及开关SW7D的各控制端子与布线SL7电连接。
虽然在图27中未示出，但是在电路CMC中，晶体管M8A[j]的第一端子与布线VHE电连接，晶体管M8A[j]的第二端子与开关SW7C[j]的第一端子电连接，开关SW7C[j]的第二端子与布线BAN[j]电连接。此外，晶体管M8A[j]的栅极与晶体管M8B的栅极电连接。此外，开关SW7C[j]的控制端子与布线SL7电连接。
此外，晶体管M8A[1]至晶体管M8A[n]及晶体管M8B例如优选为p沟道型晶体管。此外，晶体管M8A[1]至晶体管M8A[n]及晶体管M8B例如可以使用可以应用于晶体管M3A及晶体管M3B的晶体管。
此外，作为开关SW7C[1]至开关SW7C[n]及开关SW7D，例如可以使用可以应用于开关SW7A或开关SW7B的开关。
此外，开关SW7C[1]至开关SW7C[n]及开关SW7D的各控制端子与布线SL7电连接，由此开关SW7C[1]至开关SW7C[n]及开关SW7D的每一个的开启状态及关闭状态的切换与电路CMA[1]至电路CMA[n]及电路CMB的每一个所包括的开关SW7A及开关SW7B的开启状态及关闭状态的切换同步。因此，当开关SW7A及开关SW7B处于开启状态及关闭状态中的一个时，开关SW7C[1]至开关SW7C[n]及开关SW7D的每一个处于开启状态及关闭状态中的一个。
此外，在图27的电路CMS2中，开关SW8B的第一端子与布线BBP2电连接。也就是说，图27的运算电路MAC11不像图21的运算电路MAC10那样使电流从布线BBN流过电路CMS2，而使电流从布线BBP2流过电路CMS2。
在此，考察存储单元阵列CA的存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr分别保持对应于第一数据的电位且布线XAL[1]至布线XAL[m]及布线XBL[1]至布线XBL[m]分别被输入第二数据时的工作。
具体而言，图26及图27的运算电路MAC11也进行图24及图25的时序图的时间T31至时间T39的工作。由此，在运算电路MAC11中，在时间T31至时间T36中，存储单元AMu[i，j]及存储单元AMw[i，j]分别保持VWα[i，j]，并且存储单元AMx[i]及存储单元AMr[i]分别保持VWβ[i]。此外，在运算电路MAC11中，在时间T37至时间T38中，布线XAL[1]至布线XAL[m]分别被输入VXα[1]至VXα[m]输入，布线XBL[1]至布线XBL[m]分别被输入VXβ。
然后，通过进行时间T38至时间T39的工作，运算电路MAC11从布线NIL[1]至布线NIL[n]输出第一组至第n组的每一个的对应于m个第一数据与m个第二数据的积和运算结果的电流。
具体而言，通过电路CMS1所包括的多个开关SW7A、多个开关SW7B、开关SW7C[1]至开关SW7C[n]及开关SW7D、开关SW8A[1]至开关SW8A[n]及开关SW8B分别成为开启状态，并且电路INT所包括的多个开关SW5A及多个开关SW5B分别成为关闭状态，借助存储单元阵列CA所包括的各存储单元、电路CMA[1]至电路CMA[n]、电路CMB、电路CMC以及电路CMS2使电流流过布线BAN[1]至布线BAN[n]、布线BAP[1]至布线BAP[n]、布线BBN、布线BBP1及布线BBP2的每一个。以下进行详细说明。
图27所示的电路CMB因具有上述结构而被用作电流镜电路。具体而言，图27的电路CMB具有参照布线BBP1的电位并使与流过晶体管M3B的源极-漏极间的电流量大致相等的电流流过晶体管M3A的源极-漏极间的功能。
因此，流过位于第n+1列的存储单元AMx[1]至存储单元AMx[m]的各晶体管M2的第二端子的电流的总和Ix是从电路CMB通过布线BBP1供应的。此外，布线BBP2被供应来自电路CMB的电流量Ix。
此外，图27所示的电路CMS2也因具有上述结构而被用作电流镜电路。具体而言，图27的电路CMS2具有参照布线BBP2的电位并使与流过晶体管M6B的源极-漏极间的电流量大致相等的电流流过晶体管M6A[1]至晶体管M6A[n]的源极-漏极间的功能。
来自布线BBP2的电流量Ix的电流流过电路CMS2的晶体管M6B的第二端子，由此电流量Ix的电流流过晶体管M6A[1]至晶体管M6A[n]的源极-漏极间。由此，电流Ix从布线BAN[1]至布线BAN[n]分别流过电路CMS2。
此外，图27所示的电路CMC因具有上述结构而被用作电流镜电路。具体而言，图27的电路CMC具有参照晶体管M7D的第二端子(布线BBN)的电位并使对应于该电位的电流流过晶体管M8A[1]至晶体管M8A[n]及晶体管M8B的源极-漏极间的功能。换言之，电路CMC具有使与流过晶体管M8B的源极-漏极间的电流量大致相等的电流流过晶体管M7A[1]至晶体管M7A[n]的源极-漏极间的功能。
流过位于第n+1列的存储单元AMr[1]至存储单元AMr[m]的各晶体管M2的第二端子的电流的总和Ir是从电路CMC通过布线BBN供应的。由此，布线BAN[1]至布线BAN[n]被供应来自电路CMC的电流量Ir。
此外，图27所示的电路CMA[1]至电路CMA[n]也因具有上述结构而被用作电流镜电路。例如，着眼于第j列，电路CMA[j]具有参照布线BAP[j]的电位并使与流过晶体管M3B的源极-漏极间的电流量大致相等的电流流过晶体管M3的源极-漏极间的功能。
流过位于第j列的存储单元AMu[1，j]至存储单元AMu[m，j]的各晶体管M2的第二端子的电流的总和Iu[j]是从电路CMA[j]通过布线BAP[j]供应的。由此，布线BAN[j]被供应来自电路CMA[j]的电流量Iu[j]。
此外，假设在第j列中，从布线BAN[j]流过存储单元AMw[1，j]至存储单元AMw[m，j]的各晶体管M2的第二端子的电流量的总和为Iw[j]，则流过布线BAN[j]的电流量IEV[j]可以表示为与算式(2.7)相同的算式。
运算电路MAC11具有使用电路CMC将电流Ir供应给布线BAN[1]至布线BAN[n]的结构，该结构与运算电路MAC10不同，由此即使Ix与Ir的关系为Ix-Ir<0，也可以进行积和运算。
此外，电路CMC的结构不局限于图27所示的结构。例如，与图3B所示的电路CMS、图22的电路CMS2等同样，电路CMC也可以包括用来以共源共栅(cascode)分别连接晶体管M8A[1]至晶体管M8A[n]及晶体管M8B的晶体管(未图示)。通过以共源共栅分别连接晶体管M8A[1]至晶体管M8A[n]及晶体管M8B，可以使利用电路CMC的电流镜电路更稳定工作。
<半导体装置的结构例子3>
此外，本发明的一个方式的半导体装置不局限于图20、图21所示的运算电路MAC10或图26、图27所示的运算电路MAC11。例如，本发明的一个方式的半导体装置也可以为上述运算电路MAC10或运算电路MAC11的电路结构的变形例子。
图28所示的运算电路MAC12为图20所示的运算电路MAC10的变形例子，其中与图17所示的运算电路MAC7同样，将布线XBL[1]及布线XBL[2]汇总为一个布线XBL[1，2]，并将布线XBL[m-1]及布线XBL[m]汇总为一个布线XBL[m-1，m]。也就是说，图28的运算电路MAC12的布线XBL的个数为m/2。注意，在图28的运算电路MAC12中，m为2以上的偶数。
因此，在图28所示的运算电路MAC12中，存储单元AMw[1，1]至存储单元AMw[1，n]、存储单元AMr[1]、存储单元AMw[2，1]至存储单元AMw[2，n]、存储单元AMr[2]与布线XBL[1，2]电连接，存储单元AMw[m-1，1]至存储单元AMw[m-1，n]、存储单元AMr[m-1]、存储单元AMw[m，1]至存储单元AMw[m，n]、存储单元AMr[m]与布线XBL[m-1，m]电连接。
此外，在图28的存储单元阵列CA中，各存储单元与运算电路MAC10同样配置为2m行2列的矩阵状。作为一个例子，在图28中，存储单元AMu[i，j]配置在2i-1行j列的地址，存储单元AMw[i，j]配置在2i行j列的地址，存储单元AMx[i]配置在2i-1行n+1列的地址，存储单元AMr[i]配置在2i行n+1列的地址，存储单元AMu[i+1，j]配置在2i+2行j列的地址，存储单元AMw[i+1，j]配置在2i+1行j列的地址，存储单元AMx[i+1]配置在2i+2行n+1列的地址，存储单元AMr[i+1]配置在2i+1行n+1列的地址。在图28的运算电路MAC12中，i为1以上且m以下的奇数。
因此，虽然在图28中未示出，但是存储单元AMw[i，1]至存储单元AMw[i，n]、存储单元AMr[i]、存储单元AMw[i+1，1]至存储单元AMw[i+1，n]、存储单元AMr[i+1]与布线XBL[i，i+1]电连接。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，说明将使用可具有铁电性的材料的电容器应用于上述实施方式所示的运算电路的结构例子。
作为可具有铁电性的材料，可以举出氧化铪、氧化锆、HfZrOX(X为大于0的实数)、对氧化铪添加了元素J(在此，元素J为硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)的材料、氧化钇稳定氧化锆(YSZ)、PbTiOX、钛酸钡锶(BST)、钛酸锶、锆钛酸铅(PZT)、钽酸锶铋(SBT)、铁酸铋(BFO)、钛酸钡等。作为该材料，也可以使用具有钙钛矿结构的压电陶瓷。此外，作为该材料，例如可以使用选自上述材料中的多个材料或由选自上述材料中的多个材料构成的叠层结构。此外，氧化铪的结晶结构(特性)可能不仅根据成膜条件而且还根据上下的膜结构或工序等而发生变化，由此在本说明书等中，呈现铁电性的材料不仅被称为铁电体，而且还被称为“可具有铁电性的材料”或“赋予铁电性的材料”。
可具有铁电性的材料为绝缘体，并具有因受到外部电场而在其内部发生极化，并且在该电场为0的情况下也残留极化的性质，由此可以应用于非易失性存储元件。因此，通过将该材料用于夹在电容器的一对电极之间的介电质，可以将该电容器用作“可具有铁电性的电容器”。此外，有时在本说明书等中说，可具有铁电性的电容器包括在该电容器的第一端子与第二端子之间。此外，使用可具有铁电性的电容器的存储电路有时被称为FeRAM(Ferroelectric Random Access Memory)、铁电存储器等。
在FeRAM(铁电随机存取存储器)中，数据的值取决于可具有铁电性的电容器内的极化的方向(极性)。例如，当极性为正(+)时，值可以为“1”，当极性为负(-)时，值可以为“0”。此外，例如，当极性为正(+)时，值可以为“0”，当极性为负(-)时，值可以为“1”。如上所述，本实施方式所示的可具有铁电性的电容器保持2值或模拟值。
当可具有铁电性的电容器被写入数据时，该电容器可以长时间保持极化。由此，可以长时间保持该电容器的一对电极间的电位。此外，与现有电容器的面积相比，可以缩小可具有铁电性的电容器的面积，由此通过将可具有铁电性的电容器应用于存储单元，可以缩小该存储单元的面积来提高运算电路的集成度。
此外，为了将数据写入到可具有铁电性的电容器(使可具有铁电性的材料极化)，需要将高电压施加到一对电极间。因此，为了将数据写入到包括可具有铁电性的电容器的存储单元，需要设置能够供应高电压的驱动电路。
在此，说明在上述实施方式所示的运算电路的存储单元中使用具有电介质的电容器的情况下的电路结构。图29示出存储单元阵列CA及电路WDD的结构，也就是图13所示的存储单元阵列CA及图12、图16或图17至图19的电路WDD的变形例子。
存储单元阵列CA包括存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr。图29所示的存储单元AMu及存储单元AMw具有与图13的存储单元阵列CA所包括的存储单元AMu及存储单元AMw同样的结构。此外，图29所示的存储单元AMx及存储单元AMr中的电容器C1为电容器FC，这一点与图13的存储单元AMx及存储单元AMr不同。在本实施方式中，电容器FC为上述可具有铁电性的电容器。
此外，图29所示的电路WDD包括电路WDa及电路WDb。电路WDD与图12、图16或图17至图19的电路WDD同样具有发送用来储存在存储单元阵列CA所包括的各存储单元中的数据的功能。尤其是，电路WDa具有将数据发送到存储单元阵列CA的存储单元AMu[1]至存储单元AMu[m]、存储单元AMw[1]至存储单元AMw[m]的功能，电路WDb具有将数据发送到存储单元阵列CA的存储单元AMx[1]至存储单元AMx[m]、存储单元AMr[1]至存储单元AMr[m]的功能。
例如，电路WDD也可以包括将来自外部的数字数据转换成模拟电路数据来将其发送到布线WAD及布线WBD的数字模拟转换电路(DAC)。电路WDD可以包括数字模拟转换电路的想法可以适用于上述实施方式所示的运算电路所包括的电路WDD。
因此，电路WDa及电路WDb也可以包括数字模拟转换电路。尤其是，为了对存储单元AMx[1]至存储单元AMx[m]及存储单元AMr[1]至存储单元AMr[m]的每一个所包括的电容器FC写入数据(使电容器FC所包含的可具有铁电性的材料极化)，需要输入比写入到电容器C1的数据的电压高(或低)的电压的数据，由此电路WDb所包括的数字模拟转换电路优选具有能够供应比电路WDa高或低的电压(例如，接地电压、负电压等)的结构。另一方面，在对存储单元AMu[1]至存储单元AMu[m]及存储单元AMw[1]至存储单元AMw[m]的每一个所包括的电容器C1写入数据的情况下，不需要像对存储单元AMx[1]至存储单元AMx[m]及存储单元AMr[1]至存储单元AMr[m]的每一个所包括的电容器FC写入数据时那样高或低的电压，由此电路WDa所包括的数字模拟转换电路不需要使用电路WDb所包括的能够供应高电压或低电压的数字模拟转换电路。此外，因为电路WDa不需要使用电路WDb所包括的能够供应高电压或低电压的数字模拟转换电路，所以电路WDa的面积可以小于电路WDb，其结果是，可以缩小整个运算电路的面积。
如上所述，作为存储单元AMx[1]至存储单元AMx[m]及存储单元AMr[1]至存储单元AMr[m]的每一个所包括的电容器FC，使用比存储单元AMu[1]至存储单元AMu[m]及存储单元AMw[1]至存储单元AMw[m]的每一个所包括的电容器C还要可具有铁电性的材料，由此可以缩小存储单元阵列CA及电路WDD的面积。
此外，如上述实施方式所示，写入到存储单元AMu[i](在此，i为1以上且m以下的整数)及存储单元AMw[i]的电容器C1的电压可以为VWα[i]＝VWβ[i]+VW[i]，写入到存储单元AMx[i]及存储单元AMr[i]的电容器FC的电压可以为VWβ[i]。此外，如上述实施方式所示，VWβ[i]可以为任意电压，由此VWβ[1]至VWβ[m]都可以为同一电压。也就是说，写入到存储单元AMu[i]及存储单元AMw[i]的电容器C1的电压为VWα[i]＝VWβ+VW[i]，写入到存储单元AMx[i]及存储单元AMr[i]的电容器FC的电压为VWβ。
在此情况下，存储单元AMx[1]至存储单元AMx[m]及存储单元AMr[1]至存储单元AMr[m]的每一个所包括的电容器FC都成为同一电压VWβ，由此电路WDb可以包括供应作为任意电压的VWβ的电压源而不包括数字模拟转换电路。包括电压源的电路WDb的电路面积可以小于包括数字模拟转换电路的电路WDb，由此可以进一步缩小电路WDD的面积。
此外，虽然将图29的存储单元阵列CA及电路WDD的结构作为图13所示的存储单元阵列CA、图12、图16或图17至图19的电路WDD的变形例子，即运算电路MAC5至运算电路MAC9的变形例子进行了说明，但是本发明的一个方式不局限于此。例如，图20至图22及图26至图28所示的存储单元阵列CA、图20、图26及图28所示的电路WDD的结构也可以如上所述那样改变。
图30示出存储单元阵列CA及电路WDD的结构，也就是图21所示的存储单元阵列CA、图20、图26及图28所示的电路WDD的变形例子。为了方便起见，图30还示出电路INT及电路CMS2。
存储单元阵列CA包括存储单元AMu、存储单元AMw、存储单元AMx及存储单元AMr。图30所示的存储单元AMu[i，1]至存储单元AMu[i，n]及存储单元AMw[i，1]至存储单元AMw[i，n]可以具有与图13的存储单元阵列CA所包括的存储单元AMu、存储单元AMw同样的结构。此外，图30所示的存储单元AMx[i]及存储单元AMr[i]与图29同样包括电容器FC而不包括电容器C1。
此外，图30的电路WDD包括电路WDa[1]至电路WDa[n]及电路WDb。关于电路WDa[1]至电路WDa[n]参照图29的电路WDa的说明，关于电路WDb参照图29的电路WDb的说明。
通过将图21所示的存储单元阵列CA、图20、图26及图28所示的电路WDD改变为图30所示的存储单元阵列CA、电路WDD，可以缩小存储单元阵列CA、电路WDD的面积。其结果是，可以缩小整个运算电路的电路面积。
此外，虽然以上说明了作为图20的存储单元CA及电路WDD的变形例子的图30，但是也可以与图30同样地改变图26或图28的存储单元CA及电路WDD。
当对图29及图30中的电容器FC写入数据时，有时也要对布线XAL及布线XBL供应规定电压。在此情况下，布线XAL及XBL不仅被用作输入第二数据的布线，而且还被用作用来将数据写入到电容器FC的板线。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，说明分层神经网络。通过使用上述实施方式所示的半导体装置，可以进行分层神经网络的运算。
<分层神经网络>
分层神经网络例如包括一个输入层、一个或多个中间(隐藏层)及一个输出层，由共三个以上的层构成。图31A所示的分层神经网络100是其一个例子，神经网络100包括第一层至第R层(在此，R可以为4以上的整数)。尤其是，第一层相当于输入层，第R层相当于输出层，其他层相当于中间层。注意，在图31A中，作为中间层示出第(k-1)层、第k层(在此，k是3以上且R-1以下的整数)，而省略其他中间层。
神经网络100的各层包括一个或多个神经元。在图31A中，第一层包括神经元N1 (1)至神经元Np (1)(在此，p是1以上的整数)，第(k-1)层包括神经元N1 (k-1)至神经元Nm (k-1)(在此，m是1以上的整数)，第k层包括神经元N1 (k)至神经元Nn (k)(在此，n是1以上的整数)，第R层包括神经元N1 (R)至神经元Nq (R)(在此，q是1以上的整数)。
此外，图31A除了神经元N1 (1)、神经元Np (1)、神经元N1 (k-1)、神经元Nm (k-1)、神经元N1 (k)、神经元Nn (k)、神经元N1 (R)、神经元Nq (R)以外，还示出第(k-1)层的神经元Ni (k-1)(在此，i是1以上且m以下的整数)、第k层的神经元Nj (k)(在此，j是1以上且n以下的整数)。
接着，说明从前一层的神经元向下一层的神经元的信号的传送以及向每个神经元输入或输出到每个神经元的信号。在此，着眼于第k层的神经元Nj (k)。
图31B示出第k层的神经元Nj (k)、输入到神经元Nj (k)的信号以及从神经元Nj (k)输出的信号。
具体而言，第(k-1)层的神经元N1 (k-1)至神经元Nm (k-1)的每一个的输出信号的z1 (k-1)至zm (k-1)向神经元Nj (k)输出。然后，神经元Nj (k)根据z1 (k-1)至zm (k-1)生成zj (k)而将zj (k)作为输出信号向第(k+1)层(未图示)的各神经元输出。
从前一层的神经元向后一层的神经元输入的信号的传送强度根据使它们连接的神经突触的结合强度(以下称为权重系数)决定。在神经网络100中，从前一层的神经元输出的信号在乘以对应的权重系数之后输入到后一层的神经元。在i设定为1以上且m以下的整数且第(k-1)层的神经元Ni (k-1)与第k层的神经元Nj (k)之间的神经突触的权重系数设定为wi (k-1) j (k)时，输入到第k层的神经元Nj (k)的信号可以以算式(4.1)表示。
[算式30]
Figure BDA0003938355570001481
换言之，在从第(k-1)层的神经元N1 (k-1)至神经元Nm (k-1)的每一个向第k层的神经元Nj (k)传送信号时，作为该信号的z1 (k-1)至zm (k-1)被乘以对应于各信号的权重系数(w1 (k-1) j (k)至wm (k-1) j (k))。然后，对第k层的神经元Nj (k)输入w1 (k-1) j (k)·z1 (k-1)至wm (k-1) j (k)·zm (k-1)。此时，对第k层的神经元Nj (k)输入的信号的总和uj (k)成为算式(4.2)。
[算式31]
Figure BDA0003938355570001491
也可以对权重系数w1 (k-1) j (k)至wm (k-1) j (k)及神经元的信号z1 (k-1)至zm (k-1)的积和的结果作为偏差供应偏置。在偏置为b时，算式(4.2)可以改写为如下算式。
[算式32]
Figure BDA0003938355570001492
神经元Nj (k)根据uj (k)生成输出信号zj (k)。在此，以以下算式定义来自神经元Nj (k)的输出信号zj (k)。
[算式33]
Figure BDA0003938355570001493
函数f(uj (k))是分层神经网络中的激活函数，可以使用sigmoid函数、tanh函数、softmax函数、ReLU函数(斜坡函数)、阈值函数等。既可以在所有神经元中使用相同的激活函数，也可以在神经元中使用不同的激活函数。此外，神经元的激活函数也可以在各层中相同或不同。
各层的神经元所输出的信号、权重系数w或偏置b既可以为模拟值又可以为数字值。作为数字值，例如既可以为2值又可以为3值以上的位数。此外，也可以为更大的位数。作为一个例子，在信号为模拟值时，作为激活函数，例如使用线性斜坡函数、sigmoid函数等即可。在信号为数字值的2值时，例如，使用使输出为-1或1、或者0或1的阶梯函数即可。此外，各层的神经元所输出的信号也可以为3值以上，在此情况下，例如，作为输出3值的激活函数，使用使输出为-1、0或1的阶梯函数，或者0、1或2的阶梯函数等即可。此外，例如，作为输出5值的激活函数，使用-2、-1、0、1或2的阶梯函数等。通过作为各层的神经元所输出的信号、权重系数w和偏置b中的至少一个使用数字值，可以减少电路规模、降低功耗或提高运算速度。此外，通过作为各层的神经元所输出的信号、权重系数w和偏置b中的至少一个使用模拟值，可以提高运算的精度。
神经网络100通过对第一层(输入层)输入输入信号，在从第一层(输入层)到最后层(输出层)的各层中，依次进行根据从前一层输入的信号使用算式(4.1)、算式(4.2)(或算式(4.3))、算式(4.4)生成输出信号而将该输出信号输出到后一层的工作。从最后层(输出层)输出的信号相当于神经网络100所计算的结果。
在将实施方式1所示的运算电路MAC5应用于上述隐藏层的情况下，通过以权重系数ws[k-1] (k-1) s[k] (k)(s[k-1]为1以上且m以下的整数，s[k]为1以上且n以下的整数)为第一数据来将对应于第一数据的电压储存在存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr中，以来自第(k-1)层的神经元Ns[k-1] (k-1)的输出信号zs[k-1] (k-1)为第二数据来使对应于第二数据的电流从电路XLD流过多个布线XAL、多个布线XBL，可以从流过电路ACTV的电流量IEV求出第一数据与第二数据之积和。加上，通过利用电路ACTV中的电路ACP根据该积和的值求出激活函数的值，可以将该激活函数的值作为第k层的神经元Ns[k] (k)的输出信号zs[k] (k)。
此外，在将实施方式1所示的运算电路MAC5应用于上述输出层的情况下，通过以权重系数ws[R-1] (R-1) s[R] (R)(s[R-1]为1以上的整数，s[R]为1以上且q以下的整数)为第一数据来将对应于第一数据的电压储存在存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr中，以来自第(R-1)层的神经元Ns[R-1] (R-1)的输出信号zs[R-1] (R-1)为第二数据来使对应于第二数据的电流从电路XLD流过多个布线XAL、多个布线XBL，可以从流过电路ACTV的电流量IEV求出第一数据与第二数据之积和。加上，通过利用电路ACTV中的电路ACP根据该积和的值求出激活函数的值，可以将该激活函数的值作为第R层的神经元Ns[R] (R)的输出信号zs[R] (R)。
此外，本实施方式所示的输入层也可以起到将输入信号输出到第二层的缓冲电路的作用。
此外，例如，在将实施方式1所示的运算电路MAC4应用于上述隐藏层的情况下，通过以权重系数ws[k-1] (k-1) s[k] (k)为第一数据来将对应于第一数据的电压储存在存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr中，以来自第(k-1)层的神经元Ns[k-1] (k-1)的输出信号zs[k-1] (k-1)为第二数据并将对应于第二数据的电流从电路XL输入到多个布线XAL、多个布线XBL，可以从输入到电路ACTV的电流量IEV计算出对应于第一数据与第二数据之积和的激活函数的值。也就是说，可以将该值作为第k层的神经元Ns[k] (k)的输出信号zs[k] (k)。例如，在电路ACTV输出对应于该值的电压的情况下，输入到第(k+1)层的多个神经元的第k层的神经元Ns[k] (k)的输出信号zs[k] (k)可以为该电压。也就是说，在将运算电路MAC4应用于第(k+1)层的隐藏层的情况下，输入到运算电路MAC1的布线XAL及布线XBL的第k层的神经元Ns[k] (k)的输出信号zs[k] (k)不是在电路XLD中生成的而是从第k层的隐藏层的运算电路MAC4的电路ACTV输出的该电压。
具体而言，通过使用图32所示的运算电路，可以进行上述分层神经网络的运算。作为一个例子，图32的运算电路包括与图18的运算电路MAC4同样的运算电路MAC4-1及从图18的运算电路MAC4中去掉电路XLD的运算电路MAC4-2。此外，运算电路MAC4-1的存储单元阵列CAS包括存储单元阵列CA[1]至存储单元阵列CA[n]，各存储单元阵列CA都包括m个存储单元AMx、存储单元AMu、存储单元AMw、存储单元AMr。也就是说，运算电路MAC4-1的存储单元阵列CAS共有2m×2n个存储单元。此外，运算电路MAC4-2的存储单元阵列CAS包括存储单元阵列CA[1]至存储单元阵列CA[t](t为1以上的整数)，各存储单元阵列CA都包括n个存储单元AMx、存储单元AMu、存储单元AMw、存储单元AMr。也就是说，运算电路MAC4-2的存储单元阵列CAS共有2n×2t个存储单元。此外，运算电路MAC4-1的布线NIL[1]至布线NIL[n]分别与运算电路MAC4-2的布线XAL[1]至布线XAL[n]电连接。
例如，在图32的运算电路MAC4-1中，通过以第(k-1)层的神经元与第k层的神经元之间的权重系数为第一数据来将其储存在存储单元阵列CA[1]至存储单元阵列CA[n]中，并以来自第(k-1)层的神经元Ns[k-1] (k-1)的输出信号zs[k-1] (k-1)为第二数据来将对应于第二数据的电压从电路XLD输入到多个布线XAL及布线XBL，可以从布线NIL[1]至布线NIL[n]分别输出第k层的神经元N1 (k)至神经元Nn (k)的输出信号z1 (k)至zn (k)。此外，输出信号z1 (k)至zn (k)的各值可以表现为从电路ACTV输出的电压。
在此，在图32的运算电路MAC4-2中，通过以第k层的神经元与第(k+1)层的神经元之间的权重系数为第一数据来将其储存在存储单元阵列CA[1]至存储单元阵列CA[n]中并以输入到多个布线XAL的电压，即第k层的神经元N1 (k)至神经元Nn (k)的输出信号z1 (k)至zn (k)为第二数据，可以从布线NIL[s[k+1]](在此，s[k+1]为1以上且t以下的整数)输出第(k+1)层的神经元Ns[k+1] (k+1)的输出信号zs[k+1] (k+1)。注意，多个布线XBL从存储单元阵列CA[1]至存储单元阵列CA[n]保持第一数据之前一直被输入恒定电位(接地电位)。
如上所述，通过使用图32所示的运算电路构成分层神经网络的运算，可以将运算电路MAC4-1所输出的神经元的输出信号的值(电压)直接输入到运算电路MAC4-2，由此作为一个例子从第一层连续进行分层神经网络的运算。此外，不需要使用外部电路等暂时储存从运算电路MAC4-1的布线NIL[1]至布线NIL[n]输出的输出信号，所以不需要另外设置用于暂时储存的存储装置。也就是说，通过构成图32的运算电路，可以缩小电路面积，还可以降低用于暂时储存的数据发送所需的功耗。
此外，例如，在将实施方式1所示的运算电路MAC9应用于上述隐藏层的情况下，通过以权重系数ws[k-1] (k-1) s[k] (k)为第一数据来将对应于第一数据的电压储存在存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr中，以来自第(k-1)层的神经元Ns[k-1] (k-1)的输出信号zs[k-1] (k-1)为第二数据并将对应于第二数据的电流从电路XLD输入到多个布线XAL、多个布线XBL，可以从输入到电路ACTV的电流量IEV计算出对应于第一数据与第二数据之积和的激活函数的值。也就是说，可以将该值作为第k层的神经元Ns[k] (k)的输出信号zs[k] (k)。例如，在电路ACTV输出对应于该值的电压的情况下，输入到第(k+1)层的多个神经元的第k层的神经元Ns[k] (k)的输出信号zs[k] (k)可以为该电压。也就是说，在将运算电路MAC9应用于第(k+1)层的隐藏层的情况下，输入到运算电路MAC9的布线XAL及布线XBL的第k层的神经元Ns[k] (k)的输出信号zs[k] (k)不是在电路XLD中生成的而是从第k层的隐藏层的运算电路MAC9的电路ACTV输出的该电压。
具体而言，通过使用图33所示的运算电路，可以进行上述分层神经网络的运算。作为一个例子，图33的运算电路包括与图19的运算电路MAC9同样的运算电路MAC9-1及从图19的运算电路MAC9中去掉电路XLD的运算电路MAC9-2。此外，运算电路MAC9-1的存储单元阵列CAS包括存储单元阵列CA[1]至存储单元阵列CA[n]，各存储单元阵列CA都包括m个存储单元AMx、存储单元AMu、存储单元AMw、存储单元AMr。也就是说，运算电路MAC9-1的存储单元阵列CAS共有2m×2n个存储单元。此外，运算电路MAC9-2的存储单元阵列CAS包括存储单元阵列CA[1]至存储单元阵列CA[t](t为1以上的整数)，各存储单元阵列CA都包括n个存储单元AMx、存储单元AMu、存储单元AMw、存储单元AMr。也就是说，运算电路MAC9-2的存储单元阵列CAS共有2n×2t个存储单元。此外，运算电路MAC9-1的布线NIL[1]至布线NIL[n]分别与运算电路MAC9-2的布线XAL[1]至布线XAL[n]电连接。
例如，在图33的运算电路MAC9-1中，通过以第(k-1)层的神经元与第k层的神经元之间的权重系数为第一数据来将其储存在存储单元阵列CA[1]至存储单元阵列CA[n]中，并以来自第(k-1)层的神经元Ns[k-1] (k-1)的输出信号zs[k-1] (k-1)为第二数据来将对应于第二数据的电压从电路XLD输入到多个布线XAL及布线XBL，可以从布线NIL[1]至布线NIL[n]分别输出第k层的神经元N1 (k)至神经元Nn (k)的输出信号z1 (k)至zn (k)。此外，输出信号z1 (k)至zn (k)的各值可以表现为从电路ACTV输出的电压。
在此，在图33的运算电路MAC9-2中，通过以第k层的神经元与第(k+1)层的神经元之间的权重系数为第一数据来将其储存在存储单元阵列CA[1]至存储单元阵列CA[n]中并以输入到多个布线XAL的电压，即第k层的神经元N1 (k)至神经元Nn (k)的输出信号z1 (k)至zn (k)为第二数据，可以从布线NIL[s[k+1]](在此，s[k+1]为1以上且t以下的整数)输出第(k+1)层的神经元Ns[k+1] (k+1)的输出信号zs[k+1] (k+1)。注意，多个布线XBL从存储单元阵列CA[1]至存储单元阵列CA[n]保持第一数据之前一直被输入恒定电位(例如，接地电位等)。
如上所述，通过使用图33所示的运算电路构成分层神经网络的运算，可以将运算电路MAC9-1所输出的神经元的输出信号的值(电压)直接输入到运算电路MAC9-2，由此作为一个例子从第一层连续进行分层神经网络的运算。此外，不需要使用外部电路等暂时储存从运算电路MAC9-1的布线NIL[1]至布线NIL[n]输出的输出信号，所以不需要另外设置用于暂时储存的存储装置。也就是说，通过构成图33的运算电路，可以缩小电路面积，还可以降低用于暂时储存的数据发送所需的功耗。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式5)
在本实施方式中，说明上述实施方式所示的半导体装置的结构例子及可以应用于上述实施方式所示的半导体装置的晶体管的结构例子。
<半导体装置的结构例子>
作为一个例子，图34示出上述实施方式所示的半导体装置，该半导体装置包括晶体管300、晶体管500以及电容器600。此外，图35A是晶体管500的沟道长度方向上的截面图，图35B是晶体管500的沟道宽度方向上的截面图，并且图35C是晶体管300的沟道宽度方向上的截面图。
晶体管500是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。晶体管500具有关态电流低且场效应迁移率在高温下也不容易变化的特性。通过将晶体管500应用于半导体装置，例如，上述实施方式所示的运算电路MAC5、运算电路MAC5A、运算电路MAC6、运算电路MAC7、运算电路MAC8、运算电路MAC9、运算电路MAC10、运算电路MAC11等所包括的晶体管，可以实现性能在高温下也不容易下降的半导体装置。尤其是，通过利用关态电流小的特性将晶体管500应用于晶体管M1，可以长时间保持写入到存储单元AMx、存储单元AMu、存储单元AMw及存储单元AMr等中的电位。
晶体管500例如设置在晶体管300上方，电容器600例如设置在晶体管300及晶体管500上方。此外，电容器600可以为上述实施方式所示的运算电路MAC5、运算电路MAC5A、运算电路MAC6、运算电路MAC7、运算电路MAC8、运算电路MAC9、运算电路MAC10、运算电路MAC11等所包括的电容器等。此外，根据电路结构，不一定需要设置图34所示的电容器600。
晶体管300设置在衬底310上，包括元件分离层312、导电体316、绝缘体315、由衬底310的一部构成的半导体区域313、用作源极区域或漏极区域的低电阻区域314a及低电阻区域314b。此外，晶体管300例如可以应用于上述实施方式所示的运算电路MAC5、运算电路MAC5A、运算电路MAC6、运算电路MAC7、运算电路MAC8、运算电路MAC9、运算电路MAC10、运算电路MAC11等所包括的晶体管等。具体而言，例如，可以应用于图4A至图4C所示的电路ACTV所包括的运算放大器OP、电路ACF等所包括的晶体管。此外，例如，晶体管300可以应用于各存储单元所包括的晶体管M2。此外，图34示出晶体管300的栅极通过电容器600的一对电极电连接于晶体管500的源极和漏极中的一个的结构，但是也可以根据运算电路MAC5、运算电路MAC5A、运算电路MAC6、运算电路MAC7、运算电路MAC8、运算电路MAC9、运算电路MAC10、运算电路MAC11等的结构而具有如下结构：晶体管300的源极及漏极中的一个通过电容器600的一对电极电连接于晶体管500的源极及漏极中的一个；晶体管300的源极及漏极中的一个通过电容器600的一对电极电连接于晶体管500的栅极；晶体管300的各端子不分别电连接于晶体管500的各端子及电容器600的各端子。
作为衬底310，优选使用半导体衬底(例如单晶衬底或硅衬底)。
如图35C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，实效上的沟道宽度增加，所以可以改善晶体管300的通态特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关闭特性。
此外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域、其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)、GaN(氮化镓)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
为了使形成在衬底310上的多个晶体管彼此分离设置有元件分离层312。元件分离层312例如可以使用LOCOS(Local Oxidation of Silicon：硅局部氧化)法、STI(ShallowTrench Isolation：浅沟槽隔离)法或台面隔离法等形成。
此外，图34所示的晶体管300只是一个例子，本发明不局限于该结构，可以根据电路结构、驱动方法而使用合适的晶体管。例如，晶体管300也可以具有平面型结构而不具有图35C所示的FIN型结构。例如，当在半导体装置中使用只由OS晶体管构成的单极性电路时，如图36所示，作为晶体管300的结构采用与使用氧化物半导体的晶体管500相同的结构即可。此外，在此情况下，晶体管300和晶体管500为相同的OS晶体管，它们也可以以彼此不重叠的方式(以同一制造工序制造的方式)构成。关于晶体管500将在后面详细描述。
在本说明书等中，“单极性电路”是指不包括n沟道型晶体管及p沟道型晶体管中的一个而包括n沟道型晶体管及p沟道型晶体管中的另一个的电路。因此，“只由OS晶体管构成的单极性电路”是指只包括n沟道型及p沟道型中的任一OS晶体管的电路。
在图36中，晶体管300设置在衬底310A上，在此情况下，也可以使用与图34的半导体装置的衬底310同样的半导体衬底作为衬底310A。作为衬底310A，例如可以使用SOI衬底、玻璃衬底、石英衬底、塑料衬底、蓝宝石玻璃衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。作为玻璃衬底的一个例子，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或钠钙玻璃等。作为柔性衬底、贴合薄膜、基材薄膜等，可以举出如下例子。例如可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚四氟乙烯(PTFE)为代表的塑料。或者，作为一个例子，可以举出丙烯酸树脂等合成树脂等。或者，作为一个例子，可以举出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作为例子，可以举出聚酰胺、聚酰亚胺、芳族聚酰胺、环氧树脂、无机蒸镀薄膜、纸类等。
图34所示的晶体管300从衬底310一侧依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作使因被绝缘体320及绝缘体322覆盖的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢、杂质等从衬底310或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当换算为氢原子的脱离量时，绝缘体324的单位面积的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成布线层。例如，在图34中，在绝缘体326及导电体330的上方依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢、水等杂质具有阻挡性的绝缘体。此外，与绝缘体326同样，绝缘体352及绝缘体354优选使用相对介电常数较低的绝缘体以降低布线间产生的寄生电容。此外，导电体356优选包含对氢、水等杂质具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，在绝缘体354及导电体356上依次层叠有绝缘体360、绝缘体362及绝缘体364。
此外，与绝缘体324等同样，绝缘体360优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体360例如可以使用可用于绝缘体324等的材料。
绝缘体362及绝缘体364被用作层间绝缘膜及平坦化膜。此外，与绝缘体324同样，绝缘体362及绝缘体364例如优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体362及/或绝缘体364可以使用可用于绝缘体324等的材料。
此外，绝缘体360、绝缘体362及绝缘体364各自的重叠于部分导电体356的区域中形成有开口部，并以嵌入该开口部的方式设置有导电体366。此外，导电体366还形成在绝缘体362上。导电体366例如具有与晶体管300连接的插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料设置。
在绝缘体364及导电体366上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514及绝缘体516中的一个，优选使用对氧或氢等具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用能够防止氢、杂质等从衬底310或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管500之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用作晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过作为上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中例如嵌入有导电体518、构成晶体管500的导电体(例如，图35A及图35B所示的导电体503)等。此外，导电体518被用作与电容器600或晶体管300连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在绝缘体516上方设置有晶体管500。
如图35A及图35B所示，晶体管500包括绝缘体514上的绝缘体516、以嵌入绝缘体514或绝缘体516中的方式配置的导电体503(导电体503a及导电体503b)、绝缘体516及导电体503上的绝缘体522、绝缘体522上的绝缘体524、绝缘体524上的氧化物530a、氧化物530a上的氧化物530b、氧化物530b上的导电体542a、导电体542a上的绝缘体571a、氧化物530b上的导电体542b、导电体542b上的绝缘体571b、氧化物530b上的绝缘体552、绝缘体552上的绝缘体550、绝缘体550上的绝缘体554、位于绝缘体554上并与氧化物530b的一部分重叠的导电体560(导电体560a及导电体560b)、以及配置在绝缘体522、绝缘体524、氧化物530a、氧化物530b、导电体542a、导电体542b、绝缘体571a及绝缘体571b上的绝缘体544。在此，如图35A及图35B所示，绝缘体552与绝缘体522的顶面、绝缘体524的侧面、氧化物530a的侧面、氧化物530b的侧面及顶面、导电体542的侧面、绝缘体571的侧面、绝缘体544的侧面、绝缘体580的侧面及绝缘体550的底面接触。此外，导电体560的顶面以高度与绝缘体554的最上部、绝缘体550的最上部、绝缘体552的最上部及绝缘体580的顶面的高度大致一致的方式配置。此外，绝缘体574与导电体560、绝缘体552、绝缘体550、绝缘体554和绝缘体580各自的顶面的至少一部分接触。
在绝缘体580及绝缘体544中形成到达氧化物530b的开口。在该开口内设置绝缘体552、绝缘体550、绝缘体554及导电体560。此外，在晶体管500的沟道长度方向上，绝缘体571a及导电体542a与绝缘体571b及导电体542b间设置有导电体560、绝缘体552、绝缘体550及绝缘体554。绝缘体554具有与导电体560的侧面接触的区域及与导电体560的底面接触的区域。
氧化物530优选包括绝缘体524上的氧化物530a及氧化物530a上的氧化物530b。当在氧化物530b下包括氧化物530a时，可以抑制杂质从形成在氧化物530a的下方的结构物向氧化物530b扩散。
在晶体管500中，氧化物530具有氧化物530a及氧化物530b这两层的叠层结构，但是本发明不局限于此。例如，可以具有氧化物530b的单层结构或三层以上的叠层结构，也可以具有氧化物530a及氧化物530b分别为叠层的结构。
导电体560被用作第一栅(也称为顶栅极)电极，导电体503被用作第二栅(也称为背栅极)电极。此外，绝缘体552、绝缘体550及绝缘体554被用作第一栅极绝缘体，绝缘体522及绝缘体524被用作第二栅极绝缘体。注意，有时将栅极绝缘体称为栅极绝缘层或栅极绝缘膜。此外，导电体542a被用作源极和漏极中的一个，导电体542b被用作源极和漏极中的另一个。此外，氧化物530的与导电体560重叠的区域的至少一部分被用作沟道形成区域。
在此，图37A示出图35A中的沟道形成区域附近的放大图。由于氧化物530b被供应氧，沟道形成区域形成在导电体542a和导电体542b之间的区域中。因此，如图37A所示，氧化物530b包括被用作晶体管500的沟道形成区域的区域530bc及以夹着区域530bc的方式设置并被用作源极区域或漏极区域的区域530ba及区域530bb。区域530bc的至少一部分与导电体560重叠。换言之，区域530bc设置在导电体542a与导电体542b间的区域中。区域530ba与导电体542a重叠，区域530bb与导电体542b重叠。
被用作沟道形成区域的区域530bc是与区域530ba及区域530bb相比其氧空位(在本说明书等中，金属氧化物中的氧空位有时被称为Vo(oxygen vacancy))少或杂质浓度低，由此载流子浓度低的高电阻区域。因此，区域530bc可以说是i型(本征)或实质上i型的区域。
在使用氧化物半导体的晶体管中，如果氧化物半导体中的形成沟道的区域存在杂质或氧空位(Vo)，电特性则容易变动，有时降低可靠性。此外，氧空位(Vo)附近的氢形成氢进入氧空位(Vo)中的缺陷(下面有时称为VoH)而可能会生成成为载流子的电子。因此，当在氧化物半导体中的形成沟道的区域中包含氧空位时，晶体管会成为常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VoH。
此外，在被用作源极区域或漏极区域的区域530ba及区域530bb中，氧空位(Vo)多并且氢、氮、金属元素等杂质的浓度高。因此，区域530ba及区域530bb的载流子浓度提高，所以被低电阻化。就是说，区域530ba及区域530bb是比区域530bc载流子浓度高且电阻低的n型区域。
在此，被用作沟道形成区域的区域530bc的载流子浓度优选为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更优选的是低于1×1013cm-3，进一步优选的是低于1×1012cm-3。对被用作沟道形成区域的区域530bc的载流子浓度的下限值没有特别的限定，例如，可以将其设定为1×10-9cm-3。
此外，也可以在区域530bc与区域530ba或区域530bb之间形成载流子浓度等于或低于区域530ba及区域530bb的载流子浓度且等于或高于区域530bc的载流子浓度的区域。换言之，该区域被用作区域530bc与区域530ba或区域530bb的接合区域。该接合区域的氢浓度有时相等于或低于区域530ba及区域530bb的氢浓度且等于或高于区域530bc的氢浓度。此外，该接合区域的氧空位有时等于或少于区域530ba及区域530bb的氧空位且等于或多于区域530bc的氧空位。
注意，图37A示出区域530ba、区域530bb及区域530bc形成在氧化物530b中的例子，但是本发明不局限于此。例如，上述各区域也可以形成在氧化物530b和氧化物530a中。
在氧化物530中，有时难以明确地观察各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度并不需要按每区域分阶段地变化，也可以在各区域中逐渐地变化。就是说，越接近沟道形成区域，金属元素和氢及氮等杂质元素的浓度越低即可。
优选在晶体管500中将被用作半导体的金属氧化物(以下，有时称为氧化物半导体)用于包含沟道形成区域的氧化物530(氧化物530a、氧化物530b)。
被用作半导体的金属氧化物优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
例如，作为氧化物530优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等的金属氧化物。此外，作为氧化物530也可以使用In-Ga氧化物、In-Zn氧化物、铟氧化物。
在此，优选的是，用于氧化物530b的金属氧化物中的In与元素M的原子个数比大于用于氧化物530a的金属氧化物中的In与元素M的原子个数比。
如此，通过在氧化物530b下配置氧化物530a，可以抑制杂质及过多的氧从形成在氧化物530a的下方的结构物向氧化物530b扩散。
此外，氧化物530a及氧化物530b除了氧以外还包含共同元素(作为主要成分)，所以可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因为可以降低氧化物530a与氧化物530b的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到高通态电流。
氧化物530b优选具有结晶性。尤其是，优选使用CAAC-OS(c-axis alignedcrystalline oxide semiconductor：c轴取向结晶氧化物半导体)作为氧化物530b。
CAAC-OS具有结晶性高的致密结构且是杂质、缺陷(例如，氧空位(VO等)少的金属氧化物。尤其是，通过在形成金属氧化物后以金属氧化物不被多晶化的温度(例如，400℃以上且600℃以下)进行热处理，可以使CAAC-OS具有结晶性更高的致密结构。如此，通过进一步提高CAAC-OS的密度，可以进一步降低该CAAC-OS中的杂质或氧的扩散。
另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，具有CAAC-OS的金属氧化物具有耐热性且可靠性良好。
在使用氧化物半导体的晶体管中，如果在氧化物半导体的形成沟道的区域中存在杂质或氧空位，电特性则容易变动，有时降低可靠性。此外，氧空位附近的氢形成氢进入氧空位中的缺陷(下面有时称为VOH)而可能会产生成为载流子的电子。因此，当在氧化物半导体的形成沟道的区域中包含氧空位时，晶体管会具有常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VOH。换言之，优选的是，氧化物半导体中的形成沟道的区域的载流子浓度降低且被i型化(本征化)或实质上被i型化。
相对于此，通过在氧化物半导体附近设置包含通过加热脱离的氧(以下，有时称为过剩氧)的绝缘体而进行热处理，可以从该绝缘体向氧化物半导体供应氧而减少氧空位及VOH。注意，在对源极区域或漏极区域供应过多的氧时，有可能引起晶体管500的通态电流下降或者场效应迁移率的下降。并且，在供应到源极区域或漏极区域的氧量在衬底面内有不均匀时，包括晶体管的半导体装置特性发生不均匀。
因此，优选的是，在氧化物半导体中，被用作沟道形成区域的区域530bc的载流子浓度得到降低且被i型化或实质上被i型化。另一方面，优选的是，被用作源极区域或漏极区域的区域530ba及区域530bb的载流子浓度高且被n型化。换言之，优选减少氧化物半导体的区域530bc的氧空位及VOH且区域530ba及区域530bb不被供应过多的氧。
于是，本实施方式以在氧化物530b上设置导电体542a及导电体542b的状态在含氧气氛下进行微波处理来减少区域530bc的氧空位及VOH。在此，微波处理例如是指使用包括利用微波生成高密度等离子体的电源的装置的处理。
通过在含氧气氛下进行微波处理，可以使用微波或RF等高频使氧气体等离子体化而使该氧等离子体作用。此时，也可以将微波或RF等高频照射到区域530bc。通过等离子体、微波等的作用，可以使区域530bc的VOH分开。可以将氢(H)从区域530bc去除而由氧填补氧空位(VO)。换言之，在区域530bc中发生“VOH→H+VO”的反应，可以降低区域530bc的氢浓度。由此，可以减少区域530bc中的氧空位及VOH而降低载流子浓度。
此外，当在含氧气氛下进行微波处理时，微波、RF等高频、氧等离子体等被导电体542a及导电体542b遮蔽而不作用于区域530ba及区域530bb。再者，可以通过覆盖氧化物530b及导电体542的绝缘体571及绝缘体580降低氧等离子体的作用。由此，在进行微波处理时在区域530ba及区域530bb中不发生VOH的减少以及过多的氧的供应，因此可以防止载流子浓度的降低。
此外，优选在形成成为绝缘体552的绝缘膜之后或者在形成成为绝缘体550的绝缘膜之后以含氧气氛进行微波处理。如此，通过经由绝缘体552或绝缘体550以含氧气氛进行微波处理，可以对区域530bc高效地注入氧。此外，通过以与导电体542的侧面及区域530bc的表面接触的方式配置绝缘体552，可以抑制区域530bc被注入不必要的氧，因此可以抑制导电体542的侧面的氧化。此外，可以抑制在形成成为绝缘体550的绝缘膜时导电体542的侧面被氧化。
此外，作为注入到区域530bc中的氧，有氧原子、氧分子、氧自由基(也称为O自由基，包含不成对电子的原子、分子或离子)等各种方式。注入到区域530bc中的氧可以为上述方式中的任一个或多个，尤其优选为氧自由基。此外，由于可以提高绝缘体552及绝缘体550的膜品质，晶体管500的可靠性得到提高。
如上所述，可以在氧化物半导体的区域530bc中选择性地去除氧空位及VOH而使区域530bc成为i型或实质上i型。并且，可以抑制对被用作源极区域或漏极区域的区域530ba及区域530bb供应过多的氧而保持n型。由此，可以抑制晶体管500的电特性变动而抑制在衬底面内晶体管500的电特性不均匀。
通过采用上述结构，可以提供一种晶体管特性不均匀小的半导体装置。此外，可以提供一种可靠性良好的半导体装置。此外，可以提供一种具有良好的电特性的半导体装置。
此外，如图35B所示，在从晶体管500的沟道宽度的截面看时，也可以在氧化物530b的侧面与氧化物530b的顶面之间具有弯曲面。就是说，该侧面的端部和该顶面的端部也可以弯曲(以下，也称为圆形)。
上述弯曲面的曲率半径优选大于0nm且小于与导电体542重叠的区域的氧化物530b的厚度或者小于不具有上述弯曲面的区域的一半长度。具体而言，上述弯曲面的曲率半径大于0nm且为20nm以下，优选为1nm以上且15nm以下，更优选为2nm以上且10nm以下。通过采用上述形状，可以提高绝缘体552、绝缘体550、绝缘体554及导电体560的氧化物530b的覆盖性。
氧化物530优选具有化学组成互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比。此外，用于氧化物530a的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的In与元素M的原子个数比。此外，用于氧化物530b的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物530a的金属氧化物中的In与元素M的原子个数比。
此外，氧化物530b优选为具有CAAC-OS等的结晶性的氧化物。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物530b抽出氧。因此，即使进行热处理也可以减少氧从氧化物530b被抽出，所以晶体管500对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。
在此，在氧化物530a与氧化物530b的接合部中，导带底平缓地变化。换言之，也可以将上述情况表示为氧化物530a与氧化物530b的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b除了包含氧之外还包含共同元素作为主要成分，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-M-Zn氧化物的情况下，作为氧化物530a也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、铟氧化物等。
具体而言，作为氧化物530a使用In:M:Zn＝1:3:4[原子个数比]或其附近的组成或者In:M:Zn＝1:1:0.5[原子个数比]或其附近的组成的金属氧化物，即可。此外，作为氧化物530b，使用In:M:Zn＝1:1:1[原子个数比]或其附近的组成、In:M:Zn＝4:2:3[原子个数比]或其附近的组成的金属氧化物，即可。注意，附近的组成包括所希望的原子个数比的±30％的范围。此外，作为元素M优选使用镓。
此外，在通过溅射法形成金属氧化物时，上述原子个数比不局限于所形成的金属氧化物的原子个数比，而也可以是用于金属氧化物的形成的溅射靶材的原子个数比。
此外，如图35A等所示，由于以与氧化物530的顶面及侧面接触的方式设置由氧化铝等形成的绝缘体552，氧化物530所包含的铟有时分布在氧化物530和绝缘体552的界面及其附近。因此，氧化物530的表面附近具有接近铟氧化物的原子个数比或者接近In-Zn氧化物的原子个数比。在如此氧化物530，尤其是氧化物530b的表面附近的铟的原子个数比较大时，可以提高晶体管500的场效应迁移率。
通过使氧化物530a及氧化物530b具有上述结构，可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因此，界面散射对载流子传导带来的影响减少，从而晶体管500可以得到高通态电流及高频特性。
绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576、绝缘体581中的至少一个优选被用作抑制水、氢等杂质从衬底一侧或晶体管500的上方扩散到晶体管500的阻挡绝缘膜。因此，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576、绝缘体581中的至少一个优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
此外，在本说明书中，阻挡绝缘膜是指具有阻挡性的绝缘膜。在本说明书中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。
作为绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581，优选使用具有抑制水、氢等杂质及氧的扩散的功能的绝缘体，例如可以使用氧化铝、氧化镁、氧化铪、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。例如，作为绝缘体512、绝缘体544及绝缘体576，优选使用氢阻挡性更高的氮化硅等。此外，例如，作为绝缘体514、绝缘体571、绝缘体574及绝缘体581，优选使用俘获并固定氢的性能高的氧化铝或氧化镁等。由此，可以抑制水、氢等杂质经过绝缘体512及绝缘体514从衬底一侧扩散到晶体管500一侧。或者，可以抑制水、氢等杂质从配置在绝缘体581的外方的层间绝缘膜等扩散到晶体管500一侧。或者，可以抑制包含在绝缘体524等中的氧经过绝缘体512及绝缘体514扩散到衬底一侧。或者，可以抑制含在绝缘体580等中的氧经过绝缘体574等向晶体管500的上方扩散。如此，优选采用由具有抑制水、氢等杂质及氧的扩散的功能的绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581围绕晶体管500的结构。
在此，作为绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581，优选使用具有非晶结构的氧化物。例如，优选使用AlOx(x是大于0的任意数)或MgOy(y是大于0的任意数)等金属氧化物。上述具有非晶结构的金属氧化物有时具有如下性质：氧原子具有悬空键而由该悬空键俘获或固定氢。通过将上述具有非晶结构的金属氧化物作为晶体管500的构成要素使用或者设置在晶体管500的周围，可以俘获或固定含在晶体管500中的氢或存在于晶体管500的周围的氢。尤其是，优选俘获或固定含在晶体管500中的沟道形成区域的氢。通过将具有非晶结构的金属氧化物作为晶体管500的构成要素使用或者设置在晶体管500的周围，可以制造具有良好特性的可靠性高的晶体管500及半导体装置。
此外，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581优选具有非晶结构，但是也可以在其一部分形成多晶结构的区域。此外，绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581也可以具有层叠有非晶结构的层与多晶结构的层的多层结构。例如，也可以具有在非晶结构的层上层叠有多晶结构的层的叠层结构。
绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581的成膜例如可以利用溅射法。溅射法不需要作为沉积气体使用包含氢的分子，所以可以降低绝缘体512、绝缘体514、绝缘体544、绝缘体571、绝缘体574、绝缘体576及绝缘体581的氢浓度。作为成膜方法，除了溅射法以外还可以适当地使用化学气相沉积(CVD：ChemicalVapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、原子层沉积法(ALD：Atomic Layer Deposition)法等。
此外，有时优选降低绝缘体512、绝缘体544及绝缘体576的电阻率。例如，通过使绝缘体512、绝缘体544及绝缘体576的电阻率约为1×1013Ωcm，在半导体装置制造工序的利用等离子体等的处理中，有时绝缘体512、绝缘体544及绝缘体576可以缓和导电体503、导电体542、导电体560的电荷积聚。绝缘体512、绝缘体544及绝缘体576的电阻率为1×1010Ωcm以上且1×1015Ωcm以下。
此外，绝缘体516、绝缘体574、绝缘体580及绝缘体581的介电常数优选比绝缘体514低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体516、绝缘体580及绝缘体581，适当地使用氧化硅、氧氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。
此外，绝缘体581例如优选为被用作层间膜、平坦化膜等的绝缘体。
导电体503以与氧化物530及导电体560重叠的方式配置。在此，导电体503优选以嵌入绝缘体516的开口中的方式设置。此外，导电体503的一部分有时嵌入绝缘体514中。
导电体503包括导电体503a及导电体503b。导电体503a以与该开口的底面及侧壁接触的方式设置。导电体503b以嵌入形成在导电体503a的凹部中的方式设置。在此，导电体503b的顶面与导电体503a的顶面的高度及绝缘体516的顶面的高度大致一致。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
通过作为导电体503a使用具有抑制氢的扩散的功能的导电材料，可以防止含在导电体503b中的氢等杂质通过绝缘体524等扩散到氧化物530。此外，通过作为导电体503a使用具有抑制氧的扩散的功能的导电材料，可以抑制导电体503b被氧化而导电率下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。因此，作为导电体503a使用单层或叠层的上述导电材料即可。例如，作为导电体503a使用氮化钛即可。
此外，导电体503b优选使用以钨、铜或铝为主要成分的导电材料。例如，导电体503b可以使用钨。
导电体503有时被用作第二栅电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压(Vth)。尤其是，通过对导电体503施加负电位，可以增大晶体管500的Vth而减少关态电流。由此，与不对导电体503施加负电位的情况相比，在对导电体503施加负电位的情况下，可以减少对导电体560施加的电位为0V时的漏极电流。
此外，导电体503的电阻率根据上述施加到导电体503的电位设计，导电体503的厚度根据该电阻率设定。此外，绝缘体516的厚度与导电体503大致相同。在此，优选在导电体503的设计允许的范围内减少导电体503及绝缘体516的厚度。通过减少绝缘体516的厚度，可以降低含在绝缘体516中的氢等杂质的绝对量，所以可以抑制该杂质扩散到氧化物530。
此外，导电体503在被俯视时优选比氧化物530的不与导电体542a及导电体542b重叠的区域大。尤其是，如图35B所示，导电体503优选延伸到氧化物530a及氧化物530b的沟道宽度方向的端部的外侧的区域。就是说，优选在氧化物530的沟道宽度方向的侧面的外侧，导电体503和导电体560隔着绝缘体重叠。通过具有上述结构，可以由被用作第一栅电极的导电体560的电场和被用作第二栅电极的导电体503的电场电围绕氧化物530的沟道形成区域。在本说明书中，将由第一栅极及第二栅极的电场电围绕沟道形成区域的晶体管结构称为surrounded channel(S-channel)结构。
在本说明书等中，S-channel结构的晶体管是指由一对栅电极中的一方及另一方的电场电围绕沟道形成区域的晶体管的结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以实现对短沟道效应的耐性得到提高的晶体管，换言之，可以实现不容易发生短沟道效应的晶体管。
此外，如图35B所示，将导电体503延伸来用作布线。但是，本发明不局限于此，也可以在导电体503下设置被用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体503。例如，在多个晶体管中可以共同使用导电体503。
注意，示出在晶体管500中作为导电体503层叠有导电体503a及导电体503b的结构，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
绝缘体522及绝缘体524被用作栅极绝缘体。
绝缘体522优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，与绝缘体524相比，绝缘体522优选具有抑制氢和氧中的一方或双方的扩散的功能。
绝缘体522优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放到衬底一侧及氢等杂质从晶体管500的周围部扩散到氧化物530的层。因此，通过设置绝缘体522，可以抑制氢等杂质扩散到晶体管500的内侧，而可以抑制在氧化物530中生成氧空位。此外，可以抑制导电体503与绝缘体524及氧化物530所包含的氧起反应。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇或氧化锆。或者，也可以对上述绝缘体进行氮化处理。此外，作为绝缘体522还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅而使用。
此外，作为绝缘体522，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，作为绝缘体522有时可以使用锆钛酸铅(PZT)、钛酸锶(SrTiO3)、(Ba,Sr)TiO3(BST)等介电常数高的物质。
作为与氧化物530接触的绝缘体524，例如适当地使用氧化硅、氧氮化硅等即可。
此外，在晶体管500的制造工序中，热处理优选在氧化物530的表面露出的状态下进行。该热处理例如优选以100℃以上且600℃以下，更优选以350℃以上且550℃以下进行。热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，热处理优选在氧气氛下进行。由此，对氧化物530供应氧，从而可以减少氧空位(VO)。热处理也可以在减压状态下进行。此外，也可以在氮气体或惰性气体的气氛下进行热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。此外，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理，然后连续地在氮气体或惰性气体的气氛下进行热处理。
通过对氧化物530进行加氧化处理，可以由所供应的氧填补氧化物530中的氧空位，换言之可以促进“VO+O→null”的反应。再者，氧化物530中残留的氢与被供给的氧发生反应而可以将氢以H2O的形态去除(脱水化)。由此，可以抑制残留在氧化物530中的氢与氧空位再结合而形成VOH。
此外，绝缘体522及绝缘体524也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。此外，绝缘体524也可以形成为岛状且与氧化物530a重叠。在此情况下，绝缘体544与绝缘体524的侧面及绝缘体522的顶面接触。
导电体542a及导电体542b与氧化物530b的顶面接触。导电体542a及导电体542b分别被用作晶体管500的源电极或漏电极。
作为导电体542(导电体542a及导电体542b)例如优选使用包含钽的氮化物、包含钛的氮化物、包含钼的氮化物、包含钨的氮化物、包含钽及铝的氮化物、包含钛及铝的氮化物等。在本发明的一个方式中，尤其优选采用包含钽的氮化物。此外，例如也可以使用氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。这些材料是不容易氧化的导电材料或者即使吸收氧也维持导电性的材料，所以是优选的。
注意，有时包含在氧化物530b等中的氢扩散到导电体542a或导电体542b。尤其是，通过作为导电体542a及导电体542b使用包含钽的氮化物，有时包含在氧化物530b等中的氢容易扩散到导电体542a或导电体542b，该扩散的氢与导电体542a或导电体542b所包含的氮键合。也就是说，有时包含在氧化物530b等中的氢被导电体542a或导电体542b吸收。
此外，优选在导电体542的侧面与导电体542的顶面之间不形成弯曲面。通过使导电体542不具有该弯曲面，可以增大沟道宽度方向的截面上的导电体542的截面积。由此，增大导电体542的导电率，从而可以增大晶体管500的通态电流。
绝缘体571a与导电体542a的顶面接触，绝缘体571b与导电体542b的顶面接触。绝缘体571优选被用作至少对氧具有阻挡性的绝缘膜。因此，绝缘体571优选具有抑制氧扩散的功能。例如，与绝缘体580相比，绝缘体571优选具有进一步抑制氧扩散的功能。作为绝缘体571，例如可以使用氮化硅等包含硅的氮化物。此外，绝缘体571优选具有俘获氢等杂质的功能。在此情况下，绝缘体571可以使用具有非晶结构的金属氧化物，例如，氧化铝或氧化镁等绝缘体。尤其是，绝缘体571特别优选使用具有非晶结构的氧化铝或由非晶结构组成的氧化铝，因为有时能够更有效地俘获或固定氢。由此，可以制造特性良好且可靠性高的晶体管500及半导体装置。
绝缘体544以覆盖绝缘体524、氧化物530a、氧化物530b、导电体542及绝缘体571的方式设置。绝缘体544优选具有俘获并固定氢的功能。在此情况下，绝缘体544优选包括氮化硅或具有非晶结构的金属氧化物，例如，氧化铝或氧化镁等绝缘体。此外，例如，作为绝缘体544也可以使用氧化铝与该氧化铝上的氮化硅的叠层膜。
通过设置上述绝缘体571及绝缘体544，可以由对氧具有阻挡性的绝缘体包围导电体542。换言之，可以抑制包含在绝缘体524及绝缘体580中的氧扩散到导电体542中。由此，可以抑制包含在绝缘体524及绝缘体580中的氧而导致导电体542直接被氧化使得电阻率增大而通态电流减少。
绝缘体552被用作栅极绝缘体的一部分。作为绝缘体552优选使用氧阻挡绝缘膜。作为绝缘体552使用上述可用于绝缘体574的绝缘体即可。作为绝缘体552优选使用包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，可以使用包含氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)等。在本实施方式中，作为绝缘体552，使用氧化铝。此时，绝缘体552是至少包含氧及铝的绝缘体。
如图35B所示，绝缘体552以与氧化物530b的顶面及侧面、氧化物530a的侧面、绝缘体524的侧面及绝缘体522的顶面接触的方式设置。就是说，在沟道宽度方向的截面中氧化物530a、氧化物530b及绝缘体524的与导电体560重叠的区域被绝缘体552覆盖。因此，可以利用具有氧阻挡性的绝缘体552防止在进行热处理等时氧化物530a及氧化物530b中的氧脱离。因此，可以减少在氧化物530a及氧化物530b中形成氧空位(VO)。由此，可以减少形成在区域530bc中的氧空位(VO)及VOH。因此，可以提高晶体管500的电特性及可靠性。
此外，反之，即使绝缘体580及绝缘体550等包含过多的氧，也可以抑制该氧过度供应到氧化物530a及氧化物530b。因此，可以抑制区域530ba及区域530bb通过区域530bc被过度氧化而导致晶体管500的通态电流的下降或场效应迁移率的下降。
此外，如图35A所示，绝缘体552以与导电体542、绝缘体544、绝缘体571及绝缘体580各自的侧面接触的方式设置。因此，可以减少导电体542的侧面被氧化而氧化膜形成在该侧面。因此，可以抑制导致晶体管500的通态电流的下降或场效应迁移率的下降。
此外，绝缘体552需要与绝缘体554、绝缘体550、导电体560一起设置在形成于绝缘体580等中的开口中。为了实现晶体管500的微型化，绝缘体552的厚度优选小。绝缘体552的厚度为0.1nm以上、0.5nm以上或1.0nm以上且1.0nm以下、3.0nm以下或5.0nm以下。上述下限值及上限值可以分别组合。此时，绝缘体552的至少一部分是具有上述厚度的区域即可。此外，绝缘体552的厚度优选比绝缘体550的厚度小。此时，绝缘体552的至少一部分是厚度比绝缘体550小的区域即可。
为了如上所述地将绝缘体552形成得薄，优选利用ALD法形成绝缘体552。ALD法有只利用热能使前驱物及反应物起反应的热ALD(Thermal ALD)法、使用收到等离子体激发的反应物的PEALD(Plasma Enhanced ALD)法等。在PEALD法中，通过利用等离子体可以在更低温下进行形成，所以有时是优选的。
此外，ALD法可以利用作为原子的性质的自调整性来沉积每一层的原子，从而发挥能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。因此，可以在形成于绝缘体580等中的开口的侧面等以上述较小的厚度且高覆盖性形成绝缘体552。
ALD法中使用的前驱物有时包含碳等。因此，利用ALD法形成的膜有时与利用其它的成膜方法形成的膜相比包含更多的碳等杂质。此外，杂质的定量可以利用二次离子质谱分析(SIMS：Secondary Ion Mass Spectrometry)或X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)测量。
绝缘体550被用作栅极绝缘体的一部分。绝缘体550优选以与绝缘体552的顶面接触的方式配置。绝缘体550可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。此时，绝缘体550是至少包含氧及硅的绝缘体。
与绝缘体524同样，优选绝缘体550中的水、氢等杂质的浓度得到降低。绝缘体550的厚度优选为1nm以上或0.5nm以上且15.0nm以下或20nm以下。上述下限值及上限值可以分别组合。此时，绝缘体550的至少一部分是具有上述厚度的区域即可。
在图35A及图35B等中，示出绝缘体550具有单层的结构，但是本发明不局限于此，也可以采用两层以上的叠层结构。例如，如图37B所示，绝缘体550也可以具有绝缘体550a与绝缘体550a上的绝缘体550b这两层的叠层结构。
如图37B所示，在使绝缘体550具有两层叠层结构的情况下，优选的是，下层的绝缘体550a使用容易使氧透过的绝缘体形成，而上层的绝缘体550b使用具有抑制氧的扩散的功能的绝缘体形成。通过采用这种结构，可以抑制包含在绝缘体550a中的氧扩散到导电体560。换言之，可以抑制对氧化物530供应的氧量的减少。此外，可以抑制因包含在绝缘体550a中的氧导致的导电体560的氧化。例如，绝缘体550a使用上述的能够用于绝缘体550的材料，绝缘体550b使用包含铝和铪中的一方或双方的氧化物的绝缘体，即可。作为该绝缘体，可以使用包含氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)等。在本实施方式中，作为绝缘体550b，使用氧化铪。此时，绝缘体550b是至少包含氧及铪的绝缘体。此外，绝缘体550b的厚度为0.5nm以上且5.0nm以下，优选为1.0nm以上且5.0nm以下，更优选为1.0nm以上且3.0nm以下。此时，绝缘体550b的至少一部分是具有上述厚度的区域即可。
注意，当绝缘体550a使用氧化硅、氧氮化硅等时，绝缘体550b也可以使用相对介电常数高的high-k材料的绝缘材料形成。通过作为栅极绝缘体采用绝缘体550a及绝缘体550b的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。此外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。因此，可以提高绝缘体550的绝缘耐压。
绝缘体554被用作栅极绝缘体的一部分。作为绝缘体554优选使用氢阻挡绝缘膜。由此，可以防止包含在导电体560中的氢等杂质扩散到绝缘体550及氧化物530b。作为绝缘体554使用上述可用于绝缘体522或绝缘体524的绝缘体即可。例如，作为绝缘体554使用利用PEALD法形成的氮化硅即可。此时，绝缘体554是至少包含氮、硅的绝缘体。
此外，绝缘体554也可以还具有氧阻挡性。由此，可以抑制包含在绝缘体550中的氧扩散到导电体560。
此外，绝缘体554需要与绝缘体552、绝缘体550、导电体560一起设置在形成于绝缘体580等中的开口中。为了实现晶体管500的微型化，绝缘体554的厚度优选小。绝缘体554的厚度为0.1nm以上、0.5nm以上或1.0nm以上且3.0nm以下或5.0nm以下。上述下限值及上限值可以分别组合。此时，绝缘体554的至少一部分是具有上述厚度的区域即可。此外，绝缘体554的厚度优选比绝缘体550的厚度小。此时，绝缘体554的至少一部分是厚度比绝缘体550小的区域即可。
导电体560被用作晶体管500的第一栅电极。导电体560优选包括导电体560a以及配置在导电体560a上的导电体560b。例如，优选以包围导电体560b的底面及侧面的方式配置导电体560a。此外，如图35A及图35B所示，导电体560的顶面与绝缘体550的顶面大致对齐。虽然在图35A及图35B中导电体560具有导电体560a和导电体560b的两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体560a具有抑制氧的扩散的功能时，可以抑制绝缘体550所包含的氧使导电体560b氧化而导致导电率的下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。
此外，由于导电体560还被用作布线，所以优选使用导电性高的导电体。例如，导电体560b可以使用钨、铜或铝为主要成分的导电材料。此外，导电体560b可以具有叠层结构，例如可以具有钛或氮化钛与上述导电材料的叠层结构。
此外，在晶体管500中，以嵌入绝缘体580等的开口中的方式自对准地形成导电体560。通过如此形成导电体560，可以在导电体542a和导电体542b之间的区域中无需对准并确实地配置导电体560。
此外，如图35B所示，在晶体管500的沟道宽度方向上，以绝缘体522的底面为基准，导电体560的导电体560不与氧化物530b重叠的区域的底面的高度优选比氧化物530b的底面的高度低。通过采用被用作栅电极的导电体560隔着绝缘体550等覆盖氧化物530b的沟道形成区域的侧面及顶面的结构，容易使导电体560的电场作用于氧化物530b的沟道形成区域整体。由此，可以提高晶体管500的通态电流及频率特性。以绝缘体522的底面为基准时的氧化物530a及氧化物530b不与导电体560重叠的区域的导电体560的底面的高度与氧化物530b的底面的高度之差为0nm以上、3nm以上或5nm以上且20nm以下、50nm以下或100nm以下。上述下限值及上限值可以分别组合。
绝缘体580设置在绝缘体544上，在将设置绝缘体550及导电体560的区域中形成开口。此外，绝缘体580的顶面也可以被平坦化。
优选的是，被用作层间膜的绝缘体580的介电常数低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。绝缘体580例如优选使用与绝缘体516同样的材料形成。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
绝缘体580中的水、氢等杂质浓度优选得到降低。例如，作为绝缘体580适当地使用氧化硅、氧氮化硅等包含硅的氧化物即可。
绝缘体574优选被用作抑制水、氢等杂质从上方向绝缘体580扩散的阻挡绝缘膜且具有俘获氢等杂质的功能。此外，绝缘体574优选被用作抑制氧透过的阻挡绝缘膜。作为绝缘体574，使用具有非晶结构的金属氧化物，例如氧化铝等绝缘体即可。此时的绝缘体574是至少包含氧及铝的绝缘体。通过在夹在绝缘体512与绝缘体581的区域内设置与绝缘体580接触且具有俘获氢等杂质的功能的绝缘体574，可以俘获包含在绝缘体580等中的氢等杂质而将该区域内的氢量为一定的值。尤其是，绝缘体574优选使用具有非晶结构的氧化铝，因为有时能够更有效地俘获或固定氢。由此，可以制造特性良好且可靠性高的晶体管500及半导体装置。
绝缘体576可以被用作抑制水、氢等杂质从上方扩散到绝缘体580的阻挡绝缘膜。绝缘体576配置在绝缘体574上。作为绝缘体576，优选使用氮化硅或氮氧化硅等包含硅的氮化物。例如，作为绝缘体576使用通过溅射法形成的氮化硅。通过使用溅射法形成绝缘体576，可以形成密度高的氮化硅膜。此外，作为绝缘体576，也可以在通过溅射法形成的氮化硅上还层叠通过PEALD法或CVD法形成的氮化硅。
此外，晶体管500的第一端子及第二端子中的一个与用作插头的导电体540a电连接，晶体管500的第一端子及第二端子中的另一个与用作插头的导电体540b电连接。在本说明书等中，将导电体540a及导电体540b统称为导电体540。
作为一个例子，导电体540a设置在与导电体542a重叠的区域。具体而言，在与导电体542a重叠的区域，在图35A所示的绝缘体544、绝缘体571、绝缘体580、绝缘体574、绝缘体576、绝缘体581、图34所示的绝缘体582以及绝缘体586中形成有开口部，在该开口部的内侧设置有导电体540a。此外，作为一个例子，导电体540b设置在与导电体542b重叠的区域。具体而言，在与导电体542b重叠的区域，在图35A所示的绝缘体544、绝缘体571、绝缘体580、绝缘体574、绝缘体576、绝缘体581、图34所示的绝缘体582以及绝缘体586中形成有开口部，在该开口部的内侧设置有导电体540b。关于绝缘体582及绝缘体586将在后面描述。
此外，如图35A所示，也可以在与导电体542a重叠的区域中的开口部的侧面与导电体540a之间设置绝缘体541a作为具有杂质阻挡性的绝缘体。同样，也可以在与导电体542b重叠的区域中的开口部的侧面与导电体540b之间设置绝缘体541b作为具有杂质阻挡性的绝缘体。在本说明书等中，将绝缘体541a及绝缘体541b统称为绝缘体541。
导电体540a及导电体540b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体540a及导电体540b也可以具有叠层结构。
当作为导电体540采用叠层结构时，作为配置在绝缘体581、绝缘体576、绝缘体574、绝缘体580、绝缘体544及绝缘体571附近的第一导电体优选使用具有抑制水、氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌、氧化钌等。可以以单层或叠层使用具有抑制水、氢等杂质的透过的功能的导电材料。此外，可以防止包含在绝缘体576的上方的层的水、氢等杂质通过导电体540a及导电体540b混入到氧化物530。
作为绝缘体541a及绝缘体541b，使用可用于绝缘体544等的阻挡绝缘膜即可。作为绝缘体541a及绝缘体541b，例如可以使用氮化硅、氧化铝、氮氧化硅等绝缘体。因为绝缘体541a及绝缘体541b与绝缘体576、绝缘体574及绝缘体571接触地设置，所以可以抑制包含在绝缘体580等中的水、氢等杂质经过导电体540a及导电体540b混入氧化物530。尤其是，氮化硅的氢阻挡性高，所以是优选的。此外，可以防止绝缘体580所包含的氧被导电体540a及导电体540b吸收。
在绝缘体541a及绝缘体541b具有如图35A所示那样的叠层结构时，作为与绝缘体580等的开口的内壁接触的第一绝缘体以及其内侧的第二绝缘体优选组合使用氧阻挡绝缘膜和氢阻挡绝缘膜。
例如，作为第一绝缘体使用利用ALD法形成的氧化铝且作为第二绝缘体使用利用PEALD法形成的氮化硅即可。通过采用这样的结构，可以抑制导电体540的氧化，并且可以抑制氢进入导电体540中。
此外，在晶体管500中，层叠有绝缘体541的第一绝缘体与绝缘体541的第二导电体，但是本发明不局限于此。例如，绝缘体541也可以具有单层结构或者三层以上的叠层结构。此外，在晶体管500中，层叠有导电体540的第一导电体与导电体540的第二导电体，但是本发明不局限于此。例如，导电体540也可以具有单层结构或者三层以上的叠层结构。
此外，如图34所示，也可以以与导电体540a的上部及导电体540b的上部接触的方式配置被用作布线的导电体610、导电体612等。导电体610、导电体612优选使用以钨、铜或铝为主要成分的导电材料。此外，该导电体也可以具有叠层结构。具体而言，例如，该导电体也可以具有钛或氮化钛与上述导电材料的叠层。此外，该导电体也可以嵌入设置在绝缘体中的开口而形成。
此外，本发明的一个方式的半导体装置所包括的晶体管的结构不局限于图34、图35A、图35B及图36所示的晶体管500。本发明的一个方式的半导体装置所包括的晶体管的结构也可以根据状况而改变。
例如，图34、图35A、图35B及图36所示的晶体管500也可以具有图38所示的结构。图38的晶体管包括氧化物543a及氧化物543b，这一点与图34、图35A、图35B及图36所示的晶体管500不同。在本说明书等中，将氧化物543a及氧化物543b统称为氧化物543。此外，图38的晶体管的沟道宽度方向上的截面结构可以与图35B所示的晶体管500的截面结构同样。
氧化物543a设置在氧化物530b和导电体542a之间，氧化物543b设置在氧化物530b和导电体542b之间。在此，氧化物543a优选与氧化物530b的顶面及导电体542a的底面接触。此外，氧化物543b优选与氧化物530b的顶面及导电体542b的底面接触。
氧化物543优选具有抑制氧透过的功能。通过在被用作源电极或漏电极的导电体542与氧化物530b之间配置具有抑制氧透过的功能的氧化物543，导电体542与氧化物530b之间的电阻被减少，所以是优选的。通过采用这样的结构，有时可以提高晶体管500的电特性、场效应迁移率及可靠性。
作为氧化物543也可以使用包含元素M的金属氧化物。尤其是，作为元素M优选使用铝、镓、钇或锡。氧化物543的元素M的浓度优选比氧化物530b高。此外，作为氧化物543也可以使用氧化镓。此外，作为氧化物543也可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物543的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的In与元素M的原子个数比。此外，氧化物543的厚度优选为0.5nm以上或1nm以上且2nm以下、3nm以下或5nm以下。上述下限值及上限值可以分别组合。此外，氧化物543优选具有结晶性。在氧化物543具有结晶性的情况下，可以适当地抑制氧化物530中的氧的释放。例如，在氧化物543具有六方晶等结晶结构的情况下，有时可以抑制氧化物530中的氧的释放。
在绝缘体581上设置有绝缘体582，在绝缘体582上设置有绝缘体586。
绝缘体582优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过作为这些绝缘体应用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
接着，说明图34及图36所示的半导体装置所包括的电容器600及其周边的布线或插头。此外，在图34及图36所示的晶体管500上方设置有电容器600、布线及/或插头。
作为一个例子，电容器600包括导电体610、导电体620、绝缘体630。
导电体610设置在导电体540a及导电体540b中的一个、导电体546及绝缘体586上。导电体610被用作电容器600的一对电极中的一个。
此外，导电体612设置在导电体540a及导电体540b中的另一个及绝缘体586上。导电体612具有电连接晶体管500的插头、布线、端子等的功能。具体而言，例如，导电体612可以为实施方式1所示的运算电路MAC5中的布线WAD或布线WBD。
此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图34中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
在绝缘体586及导电体610上设置有绝缘体630。此外，绝缘体630被用作夹在电容器600的一对电极间的介电质。
作为绝缘体630，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪、氧化锆等。此外，绝缘体630可以使用上述材料形成为叠层或单层。
在本说明书中，“氧氮化铪”是指氧含量多于氮含量的材料，“氮氧化铪”是指氮含量多于氧含量的材料。
例如，绝缘体630可以使用氧氮化硅等绝缘耐压力高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器600可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括绝缘耐应力高的绝缘体来提高绝缘耐应力，从而可以抑制电容器600的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
此外，作为绝缘体630，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等high-k材料的绝缘体。此外，作为绝缘体630也可以使用包含铪、锆的化合物等。随着半导体装置微型化及高集成化，由于用于栅极绝缘体及电容器的介电质薄膜化，有时发生晶体管及/或电容器的泄漏电流等的问题。通过作为被用作栅极绝缘体及电容器的介电质的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位并确保电容器的电容。此外，作为绝缘体630，可以使用具有铁电性的材料。作为具有铁电性的材料，例如可以使用氧化铪和氧化锆的混晶(也称为“HZO”)或对氧化铪添加了元素J(元素J为硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)的材料。此外，绝缘体630也可以使用具有钙钛矿结构的压电陶瓷。例如，也可以使用锆钛酸铅(PZT)、钽酸锶铋(SBT)、铁酸铋(BFO)或钛酸钡。此外，绝缘体630也可以使用氧化钇稳定氧化锆(YSZ)、PbTiOX、钛酸钡锶(BST)、钛酸锶等。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。导电体610具有电容器600的一对电极中的一个的功能。例如，导电体620也可以被用作实施方式1所示的运算电路MAC5中的布线XAL或布线XBL。
作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。此外，例如，导电体620可以使用可以应用于导电体610的材料。此外，导电体620也可以具有两层以上的叠层结构而不具有单层结构。
在导电体620及绝缘体630上设置有绝缘体640。作为绝缘体640，例如优选使用能够防止氢、杂质等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体640可以使用与绝缘体324同样的材料。
在绝缘体640上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650也可以被用作覆盖其下方的凹凸形状的平坦化膜。因此，绝缘体650可以使用可以应用于绝缘体324的材料。
虽然图34及图36所示的电容器600为平面型，但是电容器的形状不局限于此。电容器600例如也可以不是平面型而是圆柱型的电容器。
此外，也可以在电容器600上方设置有布线层。例如，在图34中，绝缘体411、绝缘体412、绝缘体413及绝缘体414依次设置在绝缘体650上方。此外，在绝缘体411、绝缘体412及绝缘体413中设置有被用作插头或布线的导电体416。作为一个例子，导电体416设置在与后述导电体660重叠的区域。
此外，在绝缘体630、绝缘体640及绝缘体650中，在与导电体612重叠的区域设置有开口部，以嵌入该开口部的方式设置有导电体660。导电体660被用作与上述布线层所包括的导电体416电连接的插头或布线。
与绝缘体324同样，绝缘体411及绝缘体414例如优选使用对水、氢等杂质具有阻挡性的绝缘体。因此，绝缘体411及绝缘体414可以使用可用于绝缘体324等的材料。
例如，与绝缘体326同样，绝缘体412及绝缘体413优选使用相对介电常数较低的绝缘体以降低布线间产生的寄生电容。
此外，导电体612及导电体416例如可以使用与导电体328及导电体330同样的材料形成。
通过使用本实施方式所示的本结构作为使用包含氧化物半导体的晶体管的半导体装置，可以在抑制该晶体管的电特性的变动的同时提高可靠性。此外，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式6)
在本实施方式中，说明可用于上述实施方式中说明的OS晶体管的金属氧化物(下面称为氧化物半导体)。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
[结晶结构的分类]
首先，对氧化物半导体中的结晶结构的分类参照图39A进行说明。图39A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图39A所示，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)。此外，在“Crystalline”的分类中不包含single crystal(单晶)、poly crystal(多晶)及completely amorphous。此外，在“Crystal”中包含singlecrystal及poly crystal。
此外，图39A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新颖的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”或在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图39B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱(纵轴以任意单位表示强度)。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将图39B所示的通过GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图39B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图39B所示的CAAC-IGZO膜的厚度为500nm。
如图39B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图39B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图39C示出CAAC-IGZO膜的衍射图案。图39C是将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图39C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图39C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
<<氧化物半导体的结构>>
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图39A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、锡及钛等中的一种或多种)中，CAAC-OS有包括含有层叠有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可以被认为是因为如下缘故：CAAC-OS在a-b面方向上氧原子排列不稠密或者被金属原子取代使得原子间的键合距离发生变化等，由此可以包容畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及可靠性良好。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
[氧化物半导体的结构]
接着，说明上述的CAC-OS的详细内容。此外，说明CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX分析图像(EDX-mapping)，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制导通/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现高通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<包括氧化物半导体的晶体管>
在此，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
此外，优选将载流子浓度低的氧化物导体用于晶体管。例如，氧化物半导体的沟道形成区域中的载流子浓度优选为1×1017cm-3以下，更优选低于1×1015cm-3，进一步优选低于1×1013cm-3，更进一步优选低于1×1011cm-3，还进一步优选低于1×1010cm-3且1×10-9cm-3以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征”的氧化物半导体。此外，有时将高纯度本征或实质上高纯度本征称为“i型”或“实质上i型”。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体的沟道形成区域中的硅或碳的浓度、氧化物半导体的与沟道形成区域的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体的沟道形成区域中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。或者，在氧化物半导体包含氮时，有时形成陷阱能级。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体的沟道形成区域中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体的沟道形成区域中的氢。具体而言，在氧化物半导体的沟道形成区域中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式7)
本实施方式示出形成上述实施方式所示的半导体装置等的半导体晶片及组装有该半导体装置的电子构件的一个例子。
<半导体晶片>
首先，使用图40A说明形成有半导体装置等的半导体晶片的例子。
图40A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。此外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图40B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部及划分线SCL2的划分用部大致相等即可。
此外，本发明的一个实施方式的元件衬底的形状不局限于图40A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
图40C示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图40C所示的电子构件4700在模子4711中包括芯片4800a。如图40C所示，芯片4800a的电路部4802可以具有叠层结构。在图40C中，省略电子构件4700的一部分以表示其内部。电子构件4700在模子4711的外侧包括连接盘(land)4712。连接盘4712与电极焊盘4713电连接，电极焊盘4713通过引线4714与芯片4800a电连接。电子构件4700例如安装于印刷电路板4702。通过组合多个该电子构件并使其分别在印刷电路板4702上电连接，由此完成安装衬底4704。
图40D示出电子构件4730的立体图。电子构件4730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
电子构件4730包括半导体装置4710。半导体装置4710例如可以使用在上述实施方式中说明的半导体装置、高宽带存储器(HBM：High Bandwidth Memory)等。此外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。此外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。此外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。此外，在使用硅插板的情况下，也可以使用TSV(Through Silicon Via：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，由此容易形成难以由树脂插板形成的微细的布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
此外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。此外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
此外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图40D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。此外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
实施方式8
在本实施方式中，说明包括上述实施方式所说明的半导体装置的电子设备的一个例子。图41示出具有该半导体装置的电子构件4700包括在各电子设备中的情况。
[移动电话机]
图41所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入接口在显示部5511中具备触摸面板，并且在外壳5510上设置有按钮。
通过将上述实施方式所说明的半导体装置应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5511上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
[可穿戴终端]
此外，图41示出可穿戴终端的一个例子的手表型信息终端5900。手表型信息终端5900包括外壳5901、显示部5902、操作按钮5903、表把5904、表带5905等。
与上述信息终端5500同样，通过将上述实施方式所说明的半导体装置应用于可穿戴终端，可以执行利用人工智能的程序。作为利用人工智能的程序，例如可以举出管理戴上可穿戴终端的人的健康状态的程序、通过输入目的地选择适当的路径而带路的导航系统等。
[信息终端]
图41示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将上述实施方式所说明的半导体装置应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
注意，在上述例子中，图41示出智能手机、台式信息终端、可穿戴终端作为电子设备的例子，但是也可以应用智能手机、台式信息终端、可穿戴终端以外的信息终端。作为智能手机、台式信息终端、可穿戴终端以外的信息终端，例如可以举出PDA(Personal DigitalAssistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
此外，图41示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将上述实施方式所说明的半导体装置应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH(感应加热)炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
此外，图41示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
此外，图41示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。此外，虽然在图41中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触摸面板及控制杆、旋转式抓手、滑动式抓手等。此外，控制器7522不局限于图41所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在FPS(First PersonShooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。此外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作而不使用控制器。
此外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
通过将上述实施方式所说明的半导体装置用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
并且，通过将上述实施方式所说明的半导体装置用于便携式游戏机5200，可以实现具有人工智能的便携式游戏机5200。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
在图41中，作为游戏机的例子示出便携式游戏机，但是本发明的一个方式的电子设备不局限于此。作为应用本发明的一个方式的电子设备，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的半导体装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图41示出作为移动体的一个例子的汽车5700。
汽车5700的驾驶座位附近设置有能够表示速度表、转速计、行驶距离、加油量、排档状态、空调的设定等的仪表板。此外，驾驶座位附近也可以设置有表示上述信息的显示装置。
尤其是，通过将由设置在汽车5700上的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以补充被支柱等遮挡的视野、驾驶座位的死角等，从而可以提高安全性。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。
上述实施方式所说明的半导体装置可以应用于人工智能的构成要素，所以例如可以将该半导体装置应用于汽车5700的自动驾驶系统。此外，可以将该半导体装置应用于进行导航、危险预测等的系统。该显示装置可以表示导航、危险预测等的信息。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的半导体装置，以提供利用人工智能的系统。
[照相机]
上述实施方式所说明的半导体装置可以应用于照相机。
图41示出摄像装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作按钮6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241被形成为一体。此外，数码相机6240还可以具备另外安装的闪光灯装置及取景器等。
通过将上述实施方式所说明的半导体装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
通过将上述实施方式所说明的半导体装置用于数码相机6240，可以实现具有人工智能的数码相机6240。通过利用人工智能，数码相机6240可以具有如下功能：自动识别脸、物体等拍摄对象的功能；根据拍摄对象调节焦点、根据环境自动使用快闪的功能；对所拍摄的图像进行调色的功能；等。
[视频摄像机]
上述实施方式所说明的半导体装置可以应用于视频摄像机。
图41示出摄像装置的一个例子的视频摄像机6300。视频摄像机6300包括第一外壳6301、第二外壳6302、显示部6303、操作键6304、镜头6305、连接部6306等。操作键6304及镜头6305设置在第一外壳6301上，显示部6303设置在第二外壳6302上。第一外壳6301与第二外壳6302由连接部6306连接，第一外壳6301与第二外壳6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一外壳6301与第二外壳6302间的角度切换。
当记录由视频摄像机6300拍摄的图像时，需要进行根据数据记录方式的编码。通过利用人工智能，视频摄像机6300可以在进行编码时进行利用人工智能的类型识别。通过该类型识别，可以算出包括在连续的摄像图像数据中的人、动物、物体等差异数据而进行数据压缩。
[PC用扩展装置]
上述实施方式所说明的半导体装置可以应用于PC(Personal Computer；个人计算机)等计算机、信息终端用扩展装置。
图42A示出该扩展装置的一个例子的可以携带且安装有能够进行运算处理的芯片的设置在PC的外部的扩展装置6100。扩展装置6100例如通过由USB(Universal SerialBus；通用串行总线)等连接于PC，可以进行使用该芯片的运算处理。注意，虽然图42A示出可携带的扩展装置6100，但是根据本发明的一个方式的扩展装置不局限于此，例如也可以采用安装冷却风机等的较大结构的扩展装置。
扩展装置6100包括外壳6101、盖子6102、USB连接器6103及衬底6104。衬底6104被容纳在外壳6101中。衬底6104设置有驱动上述实施方式所说明的半导体装置等的电路。例如，衬底6104安装有芯片6105(例如，上述实施方式所半导体装置、电子构件4700、存储器芯片等。)、控制器芯片6106。USB连接器6103被用作连接于外部装置的接口。
通过将扩展装置6100应用于PC等，可以提高该PC的运算处理能力。由此，例如没有充分的处理能力的PC也可以进行人工智能、动画处理等运算。
[广播电视系统]
上述实施方式所说明的半导体装置可以应用于广播电视系统。
图42B示意性地示出广播电视系统中的数据传送。具体而言，图42B示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(TV)5600的路径。TV5600具备接收机(未图示)，由此天线5650所接收的广播电视信号通过该接收机输入TV5600。
虽然在图42B中示出超高频率(UHF,Ultra High Frequency)天线作为天线5650，但是可以使用BS及110度CS天线、CS天线等作为天线5650。
电波5675A及电波5675B为地面广播电视信号，电波塔5670放大所接收的电波5675A并发送电波5675B。各家庭通过用天线5650接收电波5675B，就可以用TV5600收看地面TV播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图42B所示的地面广播电视。
上述广播电视系统可以使用上述实施方式中所说明的半导体装置而利用人工智能。当从广播电视台5680向每个家庭的TV5600发送广播电视数据时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在TV5600中的接收机的解码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模型。此外，也可以进行利用人工智能的帧内预测等。例如，当TV5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在解码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
上述利用人工智能的广播电视系统适合用于广播电视数据量增大的超高清晰度电视(UHDTV:4K、8K)播放。
此外，作为TV5600一侧的人工智能的应用，例如，可以在TV5600内设置具备人工智能的录像装置。通过采用这种结构，可以使该具备人工智能的录像装置学习使用者的爱好，而可以自动对符合使用者的爱好的电视节目录像。
[识别系统]
上述实施方式所说明的半导体装置可以应用于识别系统。
图42C示出掌纹识别装置，包括外壳6431、显示部6432、掌纹读取部6433以及布线6434。
图42C示出掌纹识别装置取得手6435的掌纹的情况。对所取得的掌纹进行利用人工智能的类型识别的处理，可以判断该掌纹是不是个人的掌纹。由此，可以构成进行安全性高的识别的系统。此外，本发明的一个实施方式的识别系统不局限于掌纹识别装置，而也可以是取得指纹、静脉、脸、虹膜、声纹、基因或体格等生物信息以进行生物识别的装置。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
[符号说明]
MAC1：运算电路、MAC1A：运算电路、MAC2：运算电路、MAC3：运算电路、MAC4：运算电路、MAC4-1：运算电路、MAC4-2：运算电路、MAC5：运算电路、MAC5A：运算电路、MAC6：运算电路、MAC7：运算电路、MAC8：运算电路、MAC9：运算电路、MAC9-1：运算电路、MAC9-2：运算电路、MAC10：运算电路、MAC11：运算电路、MAC12：运算电路、CA：存储单元阵列、CA[1]：存储单元阵列、CA[n]：存储单元阵列、CA[t]：存储单元阵列、CAS：存储单元阵列、WDD：电路、WDa：电路、WDb：电路、CMS：电路、XLD：电路、WLD：电路、INT：电路、ACTV：电路、CSX：电路、CSU：电路、CSW：电路、CSR：电路、AMx[1]：存储单元、AMx[m]：存储单元、AMu[1]：存储单元、AMu[m]：存储单元、AMw[1]：存储单元、AMw[m]：存储单元、AMr[1]：存储单元、AMr[m]：存储单元、AMxb：存储单元、AMub：存储单元、AMwb：存储单元、AMrb：存储单元、CS[1]：电路、CS[m]：电路、CSb：电路、CUW[1，1]：电路、CUW[1，n]：电路、CUW[2，1]：电路、CUW[2，n]：电路、CUW[i，1]：电路、CUW[i，n]：电路、CUW[m-1，1]：电路、CUW[m-1，n]：电路、CUW[m，1]：电路、CUW[m，n]：电路、CXR[1]：电路、CXR[2]：电路、CXR[i]：电路、CXR[m-1]：电路、CXR[m]：电路、CM：电路、CM[1]：电路、CM[n]：电路、CMS1：电路、CMS2：电路、CMA[1]：电路、CMA[n]：电路、CMB：电路、CMC：电路、SCI：电路、SCI[1]：电路、SCI[n]：电路、SCIA[1]：电路、SCIA[n]：电路、SCIB：电路、ACP：电路、ACP[1]：电路、ACP[n]：电路、IVC：电路、ACF：电路、XAL[1]：布线、XAL[m]：布线、XAL[n]：布线、XBL[1]：布线、XBL[m]：布线、XBL[n]：布线、XALb：布线、XBLb：布线、WAL[1]：布线、WAL[m]：布线、WAL[n]：布线、WBL[1]：布线、WBL[m]：布线、WBL[n]：布线、WL[1]：布线、WL[m]：布线、WL[n]：布线、WAD：布线、WAD[1]：布线、WAD[n]：布线、WAD[t]：布线、WBD：布线、WBD[1]：布线、WBD[n]：布线、WBD[t]：布线、BAL：布线、BAL[1]：布线、BAL[n]：布线、BBL：布线、BBL[1]：布线、BBL[n]：布线、BAP[1]：布线、BAP[n]：布线、BAN[1]：布线、BAN[n]：布线、BBN：布线、BBP：布线、BBP1：布线、BBP2：布线、NIL：布线、NIL[1]：布线、NIL[n]：布线、NIL[t]：布线、SL4：布线、SL5：布线、SL7：布线、SL8：布线、VDL：布线、VHE：布线、VSL：布线、VSSL：布线、VLL：布线、VR：布线、VRPL：布线、VBA：布线、CCS：电流源、CSA：电流源、CSB：电流源、M1：晶体管、M2：晶体管、M3A：晶体管、M3B：晶体管、M4A：晶体管、M4B：晶体管、M5：晶体管、M6A[1]：晶体管、M6A[n]：晶体管、M6B：晶体管、M7A[1]：晶体管、M7A[n]：晶体管、M7B：晶体管、C1：电容器、FC：电容器、LEA：负载、LEB：负载、SW4A：开关、SW4B：开关、SW4F：开关、SW5A：开关、SW5B：开关、SW7A：开关、SW7B：开关、SW7C：开关、SW7D：开关、SW8A[1]：开关、SW8A[n]：开关、SW8B：开关、OP：运算放大器、CMP：比较器、ADC：模拟数字转换电路、Nx[1]：节点、Nx[m]：节点、Nu[1]：节点、Nu[m]：节点、Nw[1]：节点、Nw[m]：节点、Nr[1]：节点、Nr[m]：节点、300：晶体管、310：衬底、310A：衬底、312：元件分离层、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、411：绝缘体、412：绝缘体、413：绝缘体、414：绝缘体、416：导电体、500：晶体管、503：导电体、503a：导电体、503b：导电体、510：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530ba：区域、530bb：区域、530bc：区域、540a：导电体、540b：导电体、541a：绝缘体、541b：绝缘体、542a：导电体、542b：导电体、543a：氧化物、543b：氧化物、544：绝缘体、546：导电体、550：绝缘体、550a：绝缘体、550b：绝缘体、552：绝缘体、554：绝缘体、560：导电体、560a：导电体、560b：导电体、571a：绝缘体、571b：绝缘体、574：绝缘体、576：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、600：电容器、610：导电体、612：导电体、620：导电体、630：绝缘体、640：绝缘体、650：绝缘体、660：导电体、4700：电子构件、4702：印刷电路板、4704：安装衬底、4710：半导体装置、4711：模子、4712：连接盘、4713：电极焊盘、4714：引线、4730：电子构件、4731：插板、4732：封装衬底、4733：电极、4735：半导体装置、4800：半导体晶片、4800a：芯片、4801：晶片、4801a：晶片、4802：电路部、4803：空隙、4803a：空隙、5200：便携式游戏机、5201：外壳、5202：显示部、5203：按钮、5300：台式信息终端、5301：主体、5302：显示部、5303：键盘、5500：信息终端、5510：外壳、5511：显示部、5600：TV、5650：天线、5670：电波塔、5675A：电波、5675B：电波、5680：广播电视台、5700：汽车、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门、5900：信息终端、5901：外壳、5902：显示部、5903：操作按钮、5904：表把、5905：表带、6100：扩展装置、6101：外壳、6102：盖子、6103：USB连接器、6104：衬底、6105：芯片、6106：控制器芯片、6240：数码相机、6241：外壳、6242：显示部、6243：操作按钮、6244：快门按钮、6246：镜头、6300：摄像机、6301：第一外壳、6302：第二外壳、6303：显示部、6304：操作键、6305：镜头、6306：连接部、6431：外壳、6432：显示部、6433：掌纹读取部、6434：布线、6435：手、7500：固定式游戏机、7520：主体、7522：控制器。

Claims (29)

1.一种半导体装置，包括：
第一单元、第二单元、第三单元、第四单元、电流镜电路、第一布线、第二布线、第三布线及第四布线，
其中，所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
所述第一单元的所述第二晶体管的第一端子与所述第一布线电连接，
所述第一单元的所述电容器的第二端子与所述第三布线电连接，
所述第二单元的所述第二晶体管的第一端子与所述第一布线电连接，
所述第二单元的所述电容器的第二端子与所述第四布线电连接，
所述第三单元的所述第二晶体管的第一端子与所述第二布线电连接，
所述第三单元的所述电容器的第二端子与所述第三布线电连接，
所述第四单元的所述第二晶体管的第一端子与所述第二布线电连接，
所述第四单元的所述电容器的第二端子与所述第四布线电连接，
所述电流镜电路与所述第一布线及所述第二布线电连接，
所述电流镜电路具有使对应于所述第一布线的电位的电流流过所述第二布线的功能，
第一数据根据第一电位和第二电位的差异而设定，
所述第一单元具有在所述第一单元的所述电容器的第一端子中保持所述第一电位的功能，
所述第二单元具有在所述第二单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第三单元具有在所述第三单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第四单元具有在所述第四单元的所述电容器的第一端子中保持所述第一电位的功能，
第二数据根据第三电位和第四电位的差异而设定，
并且，所述第三布线被输入所述第三电位且所述第四布线被输入所述第四电位，使得从所述电流镜电路流至所述第二布线的电流量减去从所述第二布线流至所述第三单元的所述第二晶体管的第一端子的电流量及从所述第二布线流至所述第四单元的所述第二晶体管的第一端子的电流量而得的电流量对应于所述第一数据与所述第二数据之积。
2.一种半导体装置，包括：
m个(m为1以上的整数)第一单元、m个第二单元、m个第三单元、m个第四单元、电流镜电路、第一布线、第二布线、m个第三布线及m个第四布线，
其中，m个所述第一单元、m个所述第二单元、m个所述第三单元及m个所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在m个所述第一单元、m个所述第二单元、m个所述第三单元及m个所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
m个所述第一单元的每一个的所述第二晶体管的第一端子与所述第一布线电连接，
第i个(i为1以上且m以下的整数)所述第一单元的所述电容器的第二端子与第i个所述第三布线电连接，
m个所述第二单元的每一个的所述第二晶体管的第一端子与所述第一布线电连接，
第i个所述第二单元的所述电容器的第二端子与第i个所述第四布线电连接，
m个所述第三单元的每一个的所述第二晶体管的第一端子与所述第二布线电连接，
第i个所述第三单元的所述电容器的第二端子与第i个所述第三布线电连接，
m个所述第四单元的每一个的所述第二晶体管的第一端子与所述第二布线电连接，
第i个所述第四单元的所述电容器的第二端子与第i个所述第四布线电连接，
所述电流镜电路与所述第一布线及所述第二布线电连接，
所述电流镜电路具有使对应于所述第一布线的电位的电流流过所述第二布线的功能，
在与第i个所述第三布线电连接的所述第一单元及所述第三单元的每一个中，所述第一单元具有在所述第一单元的所述电容器的第一端子中保持电位VWα[i]的功能，所述第三单元具有在所述第三单元的所述电容器的第一端子中保持电位VWβ[i]的功能，
在与第i个所述第四布线电连接的所述第二单元及所述第四单元的每一个中，所述第二单元具有在所述第二单元的所述电容器的第一端子中保持电位VWβ[i]的功能，所述第四单元具有在所述第四单元的所述电容器的第一端子中保持电位VWα[i]的功能，
并且，第i个所述第三布线被输入电位VXα[i]且第i个所述第四布线被输入电位VXβ[i]，使得从所述电流镜电路流至所述第二布线的电流量减去从所述第二布线流至m个所述第三单元的每一个的所述第二晶体管的第一端子的电流量之和及从所述第二布线流至m个所述第四单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量对应于算式(A1)的值，
[算式1]
Figure FDA0003938355560000031
3.一种半导体装置，包括：
第一单元、第二单元、第三单元、第四单元、第一电流源、第二电流源、减法电路、第一布线、第二布线、第三布线及第四布线，
其中，所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
所述第一单元的第二晶体管的第一端子与所述第一布线电连接，
所述第一单元的所述电容器的第二端子与所述第三布线电连接，
所述第二单元的所述第二晶体管的第一端子与所述第一布线电连接，
所述第二单元的所述电容器的第二端子与所述第四布线电连接，
所述第三单元的所述第二晶体管的第一端子与所述第二布线电连接，
所述第三单元的所述电容器的第二端子与所述第三布线电连接，
所述第四单元的所述第二晶体管的第一端子与所述第二布线电连接，
所述第四单元的所述电容器的第二端子与所述第四布线电连接，
所述第一电流源与所述第一布线电连接，
所述第二电流源与所述第二布线电连接，
从所述第一电流源流过所述第一布线的电流量为从所述第二电流源流过所述第二布线的电流量的0.9倍以上且1.1倍以下，
所述减法电路的第一输入端子与所述第一布线电连接，
所述减法电路的第二输入端子与所述第二布线电连接，
第一数据根据第一电位和第二电位的差异而设定，
所述第一单元具有在所述第一单元的所述电容器的第一端子中保持所述第一电位的功能，
所述第二单元具有在所述第二单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第三单元具有在所述第三单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第四单元具有在所述第四单元的所述电容器的第一端子中保持所述第一电位的功能，
第二数据根据第三电位和第四电位的差异而设定，
并且，所述第三布线被输入所述第三电位且所述第四布线被输入所述第四电位，使得从所述第一电流源流至所述第一布线的电流量减去从所述第一布线流至所述第一单元及所述第二单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第一输入端子，并且从所述第二电流源流至所述第二布线的电流量减去从所述第二布线流至所述第三单元及所述第四单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第二输入端子，由此从所述减法电路的输出端子输出对应于所述第一数据与所述第二数据之积的电压。
4.一种半导体装置，包括：
m个(m为1以上的整数)第一单元、m个第二单元、m个第三单元、m个第四单元、第一电流源、第二电流源、减法电路、第一布线、第二布线、m个第三布线及m个第四布线，
其中，m个所述第一单元、m个所述第二单元、m个所述第三单元及m个所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在m个所述第一单元、m个所述第二单元、m个所述第三单元及m个所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
m个所述第一单元的每一个的所述第二晶体管的第一端子与所述第一布线电连接，
第i个(i为1以上且m以下的整数)所述第一单元的所述电容器的第二端子与第i个所述第三布线电连接，
m个所述第二单元的每一个的所述第二晶体管的第一端子与所述第一布线电连接，
第i个所述第二单元的所述电容器的第二端子与第i个所述第四布线电连接，
m个所述第三单元的每一个的所述第二晶体管的第一端子与所述第二布线电连接，
第i个所述第三单元的所述电容器的第二端子与第i个所述第三布线电连接，
m个所述第四单元的每一个的所述第二晶体管的第一端子与所述第二布线电连接，
第i个所述第四单元的所述电容器的第二端子与第i个所述第四布线电连接，
所述第一电流源与所述第一布线电连接，
所述第二电流源与所述第二布线电连接，
从所述第一电流源流过所述第一布线的电流量为从所述第二电流源流过所述第二布线的电流量的0.9倍以上且1.1倍以下，
所述减法电路的第一输入端子与所述第一布线电连接，
所述减法电路的第二输入端子与所述第二布线电连接，
在与第i个所述第三布线电连接的所述第一单元及所述第三单元的每一个中，所述第一单元具有在所述第一单元的所述电容器的第一端子中保持电位VWα[i]的功能，所述第三单元具有在所述第三单元的所述电容器的第一端子中保持电位VWβ[i]的功能，
在与第i个所述第四布线电连接的所述第二单元及所述第四单元的每一个中，所述第二单元具有在所述第二单元的所述电容器的第一端子中保持电位VWβ[i]的功能，所述第四单元具有在所述第四单元的所述电容器的第一端子中保持电位VWα[i]的功能，
并且，第i个所述第三布线被输入电位VXα[i]且第i个所述第四布线被输入电位VXβ[i]，使得从所述第一电流源流至所述第一布线的电流量减去从所述第一布线流至m个所述第一单元及所述第二单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第一输入端子，并且从所述第二电流源流至所述第二布线的电流量减去从所述第二布线流至m个所述第三单元及所述第四单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第二输入端子，由此从所述减法电路的输出端子输出对应于算式(A2)的值的电压，
[算式2]
Figure FDA0003938355560000071
5.一种半导体装置，包括：
第一单元、第二单元、第三单元、第四单元、第一布线、第二布线及第三布线，
其中，所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个中，
所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
所述第一晶体管的栅极与所述第一布线电连接，
所述第二布线与所述第一单元的所述第一晶体管的第二端子及所述第四单元的所述第一晶体管的第二端子电连接，
并且，所述第三布线与所述第二单元的所述第一晶体管的第二端子及所述第三单元的所述第一晶体管的第二端子电连接。
6.一种半导体装置，包括：
第一单元、第二单元、第三单元、第四单元、第一布线、第二布线、第三布线、第四布线、第五布线、第六布线及第七布线，
其中，所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个中，
所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
所述第一单元的所述第二晶体管的第一端子与所述第四布线电连接，
所述第一单元的所述电容器的第二端子与所述第六布线电连接，
所述第一单元的所述第一晶体管的第二端子与所述第二布线电连接，
所述第一单元的所述第一晶体管的栅极与所述第一布线电连接，
所述第二单元的所述第二晶体管的第一端子与所述第四布线电连接，
所述第二单元的所述电容器的第二端子与所述第七布线电连接，
所述第二单元的所述第一晶体管的第二端子与所述第三布线电连接，
所述第二单元的所述第一晶体管的栅极与所述第一布线电连接，
所述第三单元的所述第二晶体管的第一端子与所述第五布线电连接，
所述第三单元的所述电容器的第二端子与所述第六布线电连接，
所述第三单元的所述第一晶体管的第二端子与所述第三布线电连接，
所述第三单元的所述第一晶体管的栅极与所述第一布线电连接，
所述第四单元的所述第二晶体管的第一端子与所述第五布线电连接，
所述第四单元的所述电容器的第二端子与所述第七布线电连接，
所述第四单元的所述第一晶体管的第二端子与所述第二布线电连接，
并且，所述第四单元的所述第一晶体管的栅极与所述第一布线电连接。
7.根据权利要求6所述的半导体装置，还包括电流镜电路，
其中所述电流镜电路与所述第四布线及所述第五布线电连接，
并且所述电流镜电路具有使对应于所述第四布线的电位的电流流过所述第五布线的功能。
8.根据权利要求7所述的半导体装置，
其中第一数据根据第一电位和第二电位的差异而设定，
所述第一单元具有在所述第一单元的所述电容器的第一端子中保持所述第一电位的功能，
所述第二单元具有在所述第二单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第三单元具有在所述第三单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第四单元具有在所述第四单元的所述电容器的第一端子中保持所述第一电位的功能，
第二数据根据第三电位和第四电位的差异而设定，
并且所述第六布线被输入所述第三电位且所述第七布线被输入所述第四电位，使得从所述电流镜电路流至所述第五布线的电流量减去从所述第五布线流至所述第三单元的所述第二晶体管的第一端子的电流量及从所述第五布线流至所述第四单元的所述第二晶体管的第一端子的电流量而得的电流量对应于所述第一数据与所述第二数据之积。
9.根据权利要求6所述的半导体装置，还包括第一电流源、第二电流源及减法电路，
其中所述第一电流源与所述第四布线电连接，
所述第二电流源与所述第五布线电连接，
从所述第一电流源流过所述第四布线的电流量为从所述第二电流源流过所述第五布线的电流量的0.9倍以上且1.1倍以下，
所述减法电路的第一输入端子与所述第四布线电连接，
所述减法电路的第二输入端子与所述第五布线电连接。
10.根据权利要求9所述的半导体装置，
其中第一数据根据第一电位和第二电位的差异而设定，
所述第一单元具有在所述第一单元的所述电容器的第一端子中保持所述第一电位的功能，
所述第二单元具有在所述第二单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第三单元具有在所述第三单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第四单元具有在所述第四单元的所述电容器的第一端子中保持第一电位的功能，
第二数据根据第三电位和第四电位的差异而设定，
并且所述第六布线被输入所述第三电位且第七布线被输入所述第四电位，使得从所述第一电流源流至所述第四布线的电流量减去从所述第四布线流至所述第一单元及所述第二单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第一输入端子，并且从所述第二电流源流至所述第五布线的电流量减去从所述第五布线流至所述第三单元及所述第四单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第二输入端子，由此从所述减法电路的输出端子输出对应于所述第一数据与所述第二数据之积的电压。
11.一种半导体装置，包括：
m个(m为1以上的整数)第一单元、m个第二单元、m个第三单元、m个第四单元、电流镜电路、m个第一布线、第二布线、第三布线、第四布线、第五布线、m个第六布线及m个第七布线，
其中，m个所述第一单元、m个所述第二单元、m个所述第三单元及m个所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在m个所述第一单元、m个所述第二单元、m个所述第三单元及m个所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
m个所述第一单元的每一个的所述第二晶体管的第一端子与所述第四布线电连接，
第i个(i为1以上且m以下的整数)所述第一单元的所述电容器的第二端子与第i个所述第六布线电连接，
m个所述第一单元的每一个的所述第一晶体管的第二端子与所述第二布线电连接，
第i个所述第一单元的所述第一晶体管的栅极与第i个所述第一布线电连接，
m个所述第二单元的每一个的所述第二晶体管的第一端子与所述第四布线电连接，
第i个所述第二单元的所述电容器的第二端子与第i个所述第七布线电连接，
m个所述第二单元的每一个的所述第一晶体管的第二端子与所述第三布线电连接，
第i个所述第二单元的所述第一晶体管的栅极与第i个所述第一布线电连接，
m个所述第三单元的每一个的所述第二晶体管的第一端子与所述第五布线电连接，
第i个所述第三单元的所述电容器的第二端子与第i个所述第六布线电连接，
m个所述第三单元的每一个的所述第一晶体管的第二端子与所述第三布线电连接，
第i个所述第三单元的所述第一晶体管的栅极与第i个所述第一布线电连接，
m个所述第四单元的每一个的所述第二晶体管的第一端子与所述第五布线电连接，
第i个所述第四单元的所述电容器的第二端子与第i个所述第七布线电连接，
m个所述第四单元的每一个的所述第一晶体管的第二端子与所述第二布线电连接，
第i个所述第四单元的所述第一晶体管的栅极与第i个所述第一布线电连接，
所述电流镜电路与所述第四布线及所述第五布线电连接，
所述电流镜电路具有使对应于所述第四布线的电位的电流流过所述第五布线的功能，
在与第i个所述第六布线电连接的所述第一单元及所述第三单元的每一个中，所述第一单元具有在所述第一单元的所述电容器的第一端子中保持电位VWα[i]的功能，所述第三单元具有在所述第三单元的所述电容器的第一端子中保持电位VWβ[i]的功能，
在与第i个所述第七布线电连接的所述第二单元及所述第四单元的每一个中，所述第二单元具有在所述第二单元的所述电容器的第一端子中保持电位VWβ[i]的功能，所述第四单元具有在所述第四单元的所述电容器的第一端子中保持电位VWα[i]的功能，
并且，第i个所述第六布线被输入电位VXα[i]且第i个所述第七布线被输入电位VXβ[i]，使得从所述电流镜电路流至所述第五布线的电流量减去从所述第五布线流至m个所述第三单元的每一个的所述第二晶体管的第一端子的电流量之和及从所述第五布线流至m个所述第四单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量对应于算式(A3)的值，
[算式3]
Figure FDA0003938355560000121
12.一种半导体装置，包括：
m个(m为1以上的整数)第一单元、m个第二单元、m个第三单元、m个第四单元、第一电流源、第二电流源、减法电路、m个第一布线、第二布线、第三布线、第四布线、第五布线、m个第六布线及m个第七布线，
其中，m个所述第一单元、m个所述第二单元、m个所述第三单元及m个所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在m个所述第一单元、m个所述第二单元、m个所述第三单元及m个所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
m个所述第一单元的每一个的所述第二晶体管的第一端子与所述第四布线电连接，
第i个(i为1以上且m以下的整数)所述第一单元的所述电容器的第二端子与第i个所述第六布线电连接，
m个所述第一单元的每一个的所述第一晶体管的第二端子与所述第二布线电连接，
第i个所述第一单元的所述第一晶体管的栅极与第i个所述第一布线电连接，
m个所述第二单元的每一个的所述第二晶体管的第一端子与所述第四布线电连接，
第i个所述第二单元的所述电容器的第二端子与第i个所述第七布线电连接，
m个所述第二单元的每一个的所述第一晶体管的第二端子与所述第三布线电连接，
第i个所述第二单元的所述第一晶体管的栅极与第i个所述第一布线电连接，
m个所述第三单元的每一个的所述第二晶体管的第一端子与所述第五布线电连接，
第i个所述第三单元的所述电容器的第二端子与第i个所述第六布线电连接，
m个所述第三单元的每一个的所述第一晶体管的第二端子与所述第三布线电连接，
第i个所述第三单元的所述第一晶体管的栅极与第i个所述第一布线电连接，
m个所述第四单元的每一个的所述第二晶体管的第一端子与所述第五布线电连接，
第i个所述第四单元的所述电容器的第二端子与第i个所述第七布线电连接，
m个所述第四单元的每一个的所述第一晶体管的第二端子与所述第二布线电连接，
第i个所述第四单元的所述第一晶体管的栅极与第i个所述第一布线电连接，
所述第一电流源与所述第四布线电连接，
所述第二电流源与所述第五布线电连接，
从所述第一电流源流过所述第四布线的电流量为从所述第二电流源流过所述第五布线的电流量的0.9倍以上1.1倍以下，
所述减法电路的第一输入端子与所述第四布线电连接，
所述减法电路的第二输入端子与所述第五布线电连接，
在与第i个所述第六布线电连接的所述第一单元及所述第三单元的每一个中，所述第一单元具有在所述第一单元的所述电容器的第一端子中保持电位VWα[i]的功能，所述第三单元具有在所述第三单元的所述电容器的第一端子中保持电位VWβ[i]的功能，
在与第i个所述第七布线电连接的所述第二单元及所述第四单元的每一个中，所述第二单元具有在所述第二单元的所述电容器的第一端子中保持电位VWβ[i]的功能，所述第四单元具有在所述第四单元的所述电容器的第一端子中保持电位VWα[i]的功能，
并且，第i个所述第六布线被输入电位VXα[i]且第i个所述第七布线被输入电位VXβ[i]，使得从所述第一电流源流至所述第四布线的电流量减去从所述第四布线流至m个所述第一单元及所述第二单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第一输入端子，并且从所述第二电流源流至所述第五布线的电流量减去从所述第五布线流至m个所述第三单元及所述第四单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第二输入端子，由此从所述减法电路的输出端子输出对应于算式(A4)的值的电压，
[算式4]
Figure FDA0003938355560000151
13.一种半导体装置，包括：
第一单元、第二单元、第三单元、第四单元、第一电流镜电路、第二电流镜电路及第三电流镜电路，
其中，所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
所述第一单元的所述第一晶体管的栅极与所述第二单元的所述第一晶体管的栅极、所述第三单元的所述第一晶体管的栅极及所述第四单元的所述第一晶体管的栅极电连接，
所述第一电流镜电路的第一端子与所述第一单元的所述第二晶体管的第一端子电连接，
所述第一电流镜电路的第二端子与所述第四单元的所述第二晶体管的第一端子电连接，
所述第二电流镜电路的第一端子与所述第三单元的所述第二晶体管的第一端子电连接，
所述第二电流镜电路的第二端子与所述第二单元的所述第二晶体管的第一端子电连接，
所述第三电流镜电路的第一端子与所述第二单元的所述第二晶体管的第一端子电连接，
所述第三电流镜电路的第二端子与所述第四单元的所述第二晶体管的第一端子电连接，
所述第一电流镜电路具有使对应于所述第一电流镜电路的第一端子的电位的电流从所述第一电流镜电路的第一端子及第二端子流出外部的功能，
所述第二电流镜电路具有使对应于所述第二电流镜电路的第一端子的电位的电流从所述第二电流镜电路的第一端子及第二端子流出外部的功能，
并且，所述第三电流镜电路具有使对应于所述第三电流镜电路的第一端子的电位的电流从所述第三电流镜电路的第一端子及第二端子流入内部的功能。
14.根据权利要求13所述的半导体装置，
其中所述第一单元的所述电容器的第二端子与所述第三单元的所述电容器的第二端子电连接，
所述第一单元的所述第一晶体管的第二端子与所述第四单元的所述第一晶体管的第二端子电连接，
所述第二单元的所述电容器的第二端子与所述第四单元的所述电容器的第二端子电连接，
并且所述第二单元的所述第一晶体管的第二端子与所述第三单元的所述第一晶体管的第二端子电连接。
15.根据权利要求14所述的半导体装置，
其中第一数据根据第一电位和第二电位的差异而设定
所述第一单元具有在所述第一单元的所述电容器的第一端子中保持所述第一电位的功能，
所述第二单元具有在所述第二单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第三单元具有在所述第三单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第四单元具有在所述第四单元的所述电容器的第一端子中保持所述第一电位的功能，
第二数据根据第三电位和第四电位的差异而设定，
并且，所述第一单元的所述电容器的第二端子及所述第三单元的所述电容器的第二端子都被输入所述第三电位且所述第二单元的所述电容器的第二端子及所述第四单元的所述电容器的第二端子都被输入所述第四电位，使得从所述第一电流镜电路的第二端子流过的电流量减去流过所述第四单元的所述第二晶体管的第一端子的电流量及流过所述第三电流镜电路的第三端子的电流量而得的电流量对应于所述第一数据与所述第二数据之积。
16.一种半导体装置，包括：
第一单元、第二单元、第三单元、第四单元、第一电流镜电路、第二电流镜电路、第三电流镜电路及第四电流镜电路，
其中，所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
在所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
所述第一单元的所述第一晶体管的栅极与所述第二单元的所述第一晶体管的栅极、所述第三单元的所述第一晶体管的栅极及所述第四单元的所述第一晶体管的栅极电连接，
所述第一电流镜电路的第一端子与所述第一单元的所述第二晶体管的第一端子电连接，
所述第一电流镜电路的第二端子与所述第四单元的所述第二晶体管的第一端子电连接，
所述第二电流镜电路的第一端子与所述第三单元的所述第二晶体管的第一端子电连接，
所述第二电流镜电路的第二端子与所述第三电流镜电路的第一端子电连接，
所述第三电流镜电路的第二端子与所述第四单元的所述第二晶体管的第一端子电连接，
所述第四电流镜电路的第一端子与所述第二单元的所述第二晶体管的第一端子电连接，
所述第四电流镜电路的第二端子与所述第四单元的所述第二晶体管的第一端子电连接，
所述第一电流镜电路具有使对应于所述第一电流镜电路的第一端子的电位的电流从所述第一电流镜电路的第一端子及第二端子流出外部的功能，
所述第二电流镜电路具有使对应于所述第二电流镜电路的第一端子的电位的电流从所述第二电流镜电路的第一端子及第二端子流出外部的功能，
所述第三电流镜电路具有使对应于所述第三电流镜电路的第一端子的电位的电流从所述第三电流镜电路的第一端子及第二端子流入内部的功能，
并且，所述第四电流镜电路具有使对应于所述第四电流镜电路的第一端子的电位的电流从所述第四电流镜电路的第一端子及第二端子流出外部的功能。
17.根据权利要求16所述的半导体装置，
其中所述第一单元的所述电容器的第二端子与所述第三单元的所述电容器的第二端子电连接，
所述第一单元的所述第一晶体管的第二端子与所述第四单元的所述第一晶体管的第二端子电连接，
所述第二单元的所述电容器的第二端子与所述第四单元的所述电容器的第二端子电连接，
并且所述第二单元的所述第一晶体管的第二端子与所述第三单元的所述第一晶体管的第二端子电连接。
18.根据权利要求17所述的半导体装置，
其中第一数据根据第一电位和第二电位的差异而设定，
所述第一单元具有在所述第一单元的所述电容器的第一端子中保持第一电位的功能，
所述第二单元具有在所述第二单元的所述电容器的第一端子中保持第二电位的功能，
所述第三单元具有在所述第三单元的所述电容器的第一端子中保持第二电位的功能，
所述第四单元具有在所述第四单元的所述电容器的第一端子中保持第一电位的功能，
第二数据根据所述第三电位和所述第四电位的差异而设定，
并且所述第一单元的所述电容器的第二端子及所述第三单元的所述电容器的第二端子都被输入所述第三电位且所述第二单元的所述电容器的第二端子及所述第四单元的所述电容器的第二端子都被输入所述第四电位，使得从所述第一电流镜电路的第二端子流过的电流量及从所述第四电流镜电路的第二端子流过的电流量之和减去流过所述第四单元的所述第二晶体管的第一端子的电流量及流过所述第三电流镜电路的第三端子的电流量而得的电流量对应于所述第一数据与所述第二数据之积。
19.一种半导体装置，包括：
第一单元、第二单元、第三单元、第四单元、第一布线、第二布线及第三布线，
其中，所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
所述第二单元及所述第三单元所包括的电容器在第一端子与第二端子间包含可具有铁电性的材料，
在所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个中，
所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
所述第一晶体管的栅极与所述第一布线电连接，
所述第二布线与所述第一单元的所述第一晶体管的第二端子及所述第四单元的所述第一晶体管的第二端子电连接，
并且，所述第三布线与所述第二单元的所述第一晶体管的第二端子及所述第三单元的所述第一晶体管的第二端子电连接。
20.根据权利要求19所述的半导体装置，
其中所述材料包含选自氧化铪、氧化锆、HfZrOX(X为大于0的实数)、氧化钇稳定氧化锆、钛酸钡、PbTiOX、锆钛酸铅、钛酸钡锶、钛酸锶、钽酸锶铋中的一个或多个材料。
21.一种半导体装置，包括：
第一单元、第二单元、第三单元、第四单元、第一布线、第二布线、第三布线、第四布线、第五布线、第六布线及第七布线，
其中，所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个包括第一晶体管、第二晶体管及电容器，
所述第二单元及所述第三单元所包括的所述电容器在第一端子与第二端子间包含可具有铁电性的材料，
在所述第一单元、所述第二单元、所述第三单元及所述第四单元的每一个中，所述第一晶体管的第一端子与所述电容器的第一端子及所述第二晶体管的栅极电连接，
所述第一单元的所述第一晶体管的第二端子与所述第二布线电连接，
所述第一单元的所述电容器的第二端子与所述第六布线电连接，
所述第一单元的所述第二晶体管的第一端子与所述第四布线电连接，
所述第一单元的所述第一晶体管的栅极与所述第一布线电连接，
所述第二单元的所述第一晶体管的第二端子与所述第三布线电连接，
所述第二单元的所述电容器的第二端子与所述第七布线电连接，
所述第二单元的所述第二晶体管的第一端子与所述第四布线电连接，
所述第二单元的所述第一晶体管的栅极与所述第一布线电连接，
所述第三单元的所述第一晶体管的第二端子与所述第三布线电连接，
所述第三单元的所述电容器的第二端子与所述第六布线电连接，
所述第三单元的所述第二晶体管的第一端子与所述第五布线电连接，
所述第三单元的所述第一晶体管的栅极与所述第一布线电连接，
所述第四单元的所述第一晶体管的第二端子与所述第二布线电连接，
所述第四单元的所述电容器的第二端子与所述第七布线电连接，
所述第四单元的所述第二晶体管的第一端子与所述第五布线电连接，
并且，所述第四单元的所述第一晶体管的栅极与所述第一布线电连接。
22.根据权利要求21所述的半导体装置，
其中所述材料包含选自氧化铪、氧化锆、HfZrOX(X为大于0的实数)、氧化钇稳定氧化锆、钛酸钡、PbTiOX、锆钛酸铅、钛酸钡锶、钛酸锶、钽酸锶铋中的一个或多个材料。
23.根据权利要求21或22所述的半导体装置，还包括第一电路及第二电路，
其中所述第二布线与所述第一电路电连接，
所述第三布线与所述第二电路电连接，
所述第一电路包括模拟数字转换电路，
并且所述第二电路包括电压源。
24.根据权利要求21至23中任一项所述的半导体装置，还包括电流镜电路，
其中所述电流镜电路与所述第四布线及所述第五布线电连接，
并且所述电流镜电路具有使对应于所述第四布线的电位的电流流过所述第五布线的功能。
25.根据权利要求24所述的半导体装置，
其中第一数据根据第一电位和第二电位的差异而设定，
所述第一单元具有在所述第一单元的所述电容器的第一端子中保持所述第一电位的功能，
所述第二单元具有在所述第二单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第三单元具有在所述第三单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第四单元具有在所述第四单元的所述电容器的第一端子中保持所述第一电位的功能，
第二数据根据第三电位和第四电位的差异而设定，
并且所述第六布线被输入所述第三电位且所述第七布线被输入所述第四电位，使得从所述电流镜电路流至所述第五布线的电流量减去从所述第五布线流至所述第三单元的所述第二晶体管的第一端子的电流量及从所述第五布线流至所述第四单元的所述第二晶体管的第一端子的电流量而得的电流量对应于所述第一数据与所述第二数据之积。
26.根据权利要求21或22所述的半导体装置，还包括第一电流源、第二电流源及减法电路，
其中所述第一电流源与所述第四布线电连接，
所述第二电流源与所述第五布线电连接，
从所述第一电流源流过所述第四布线的电流量为从所述第二电流源流过所述第五布线的电流量的0.9倍以上且1.1倍以下，
所述减法电路的第一输入端子与所述第四布线电连接，
所述减法电路的第二输入端子与所述第五布线电连接。
27.根据权利要求26所述的半导体装置，
其中第一数据根据第一电位和第二电位的差异而设定，
所述第一单元具有在所述第一单元的所述电容器的第一端子中保持所述第一电位的功能，
所述第二单元具有在所述第二单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第三单元具有在所述第三单元的所述电容器的第一端子中保持所述第二电位的功能，
所述第四单元具有在所述第四单元的所述电容器的第一端子中保持第一电位的功能，
第二数据根据第三电位和第四电位的差异而设定，
并且所述第六布线被输入所述第三电位且第七布线被输入所述第四电位，使得从所述第一电流源流至所述第四布线的电流量减去从所述第四布线流至所述第一单元及所述第二单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第一输入端子，并且从所述第二电流源流至所述第五布线的电流量减去从所述第五布线流至所述第三单元及所述第四单元的每一个的所述第二晶体管的第一端子的电流量之和而得的电流量输入到所述减法电路的第二输入端子，由此从所述减法电路的输出端子输出对应于所述第一数据与所述第二数据之积的电压。
28.根据权利要求1至27中任一项所述的半导体装置，
其中所述第一晶体管及所述第二晶体管都在沟道形成区域中包含金属氧化物。
29.一种电子设备，包括：
权利要求1至28中任一项所述的半导体装置；以及
外壳。
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