JP2017097943A - 半導体装置、コンピュータ及び電子機器 - Google Patents
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
【解決手段】メモリセルと、第1の回路と、第2の回路と、配線と、を有し、メモリセルは、第1のデータを記憶する機能を有し、メモリセルは、第1のデータに対応する第1の電流を、配線に流す機能を有し、第1の回路は、外部から入力された第2のデータに対応する第2の電流を、配線に流す機能を有し、第2の回路は、第1の電流の値と第2の電流の値が異なる場合に、配線に流れる電流を補正する機能を有し、第2の回路は、補正が行われたか否かの情報を含む信号を生成する機能を有する半導体装置。
【選択図】図1
Description
本実施の形態では、本発明の一態様に係る半導体装置について説明する。
図1に、半導体装置10の構成例を示す。半導体装置10は、セルアレイ20、駆動回路30、アナログ処理回路40を有する。半導体装置10は、記憶装置として用いることが可能な装置である。
図2に、メモリセル21の構成例を示す。なお、ここでは代表例としてメモリセル21[1,1]、[1,2]、[2,1]、[2,2]を示しているが、他のメモリセル21も同様の構成とすることができる。
データの書き込み時、回路51にはメモリセル21に書き込むデータDinが入力されている。そして、回路51ではデータDinに対応する電流Icが生成され、電流Icは配線BLに供給されている。
次に、配線WWLの電位をローレベルとし、トランジスタ103をオフ状態とする。これにより、容量素子104の第1の電極と第2の電極の間の電圧が保持され、メモリセル21に書き込まれたデータが保持される。
メモリセル21にデータDmが記憶されている状態で、配線RWLの電位をハイレベルとし、トランジスタ102をオン状態とする。このとき、トランジスタ101には電流Ipが流れる。そして、電流Ipは配線BLを介して回路51に供給される。
図3に、データ処理回路50に含まれる回路51の構成例を示す。なお、ここでは代表例として回路51[1]、[2]を示しているが、他の回路51も同様の構成とすることができる。
まず、外部から入力されたデータDinをメモリセル21に書き込む際の、回路51の動作について説明する。書き込み動作時は、配線CAの電位をローレベルとしてトランジスタ202をオフ状態とした状態で、回路210にデータDinを入力する。
回路51には、データDinと、メモリセル21に記憶されたデータDmが入力される。そして、データDinとデータDmの両方が回路51に入力されたとき、配線BLには電流Icと電流Ipが流れる。なお、電流Ipは、前述したメモリセル21の読み出し動作により生成される。
図5に、電流制御回路60の構成例を示す。電流制御回路60は、コンパレータ301、コンパレータ302、トランジスタ303乃至309を有する。ここでは、トランジスタ303、305、307、308がpチャネル型であり、トランジスタ304、306、309がnチャネル型である場合について説明するが、トランジスタの極性は適宜変更することができる。
次に、半導体装置10の具体的な動作例を、図7に示すタイミングチャートを用いて説明する。ここでは特に、図2に示すメモリセル21、図3に示す回路51、図5に示す電流制御回路60の動作例について詳しく説明する。なお、図7において、時刻T1乃至T8はデータDinのメモリセル21への書き込みを行う期間に相当し、時刻T10乃至T14はデータDinとデータDmの比較を行う期間に相当する。
本実施の形態では、半導体装置10の他の構成例について説明する。
図8、図9、図10に、半導体装置10に用いることができるメモリセルの変形例を示す。なお、図8、図9、図10に示すメモリセルは、以下に説明する点以外は、メモリセル21と同様の構成、動作を適用することができる。
図11に、データ処理回路50に設けられる回路51の変形例である、回路52の構成を示す。回路52は、トランジスタ201がpチャネル型であり、高電源電位が供給される配線VHと接続されている点において、図3に示す回路51と異なる。
本実施の形態では、上記実施の形態で説明した半導体装置を、コンピュータにおける記憶装置として用いた場合の構成例について説明する。
図14(A)は、半導体装置10をフル連想方式のキャッシュメモリに適用した場合の構成である。フル連想方式は、タグフィールドにアドレス信号の全ビット(複数のデータをまとめて同一のラインに格納する場合には、アドレス信号の下位ビットを除く。以下同様。)を記憶する方式である。
図14(B)は、半導体装置10をダイレクトマップ方式のキャッシュメモリに適用した場合の構成である。ダイレクトマップ方式は、アドレス信号の下位ビット又は上位ビットの一方に対応する信号ADDRaによって、データを記憶するラインを一義的に決定し、当該ラインに、アドレス信号の下位ビット又は上位ビットの他方に対応する信号ADDRbを記憶する方式である。
図14(C)は、半導体装置10をセット連想方式のキャッシュメモリに適用した場合の構成である。セット連想方式は、アドレス信号の下位ビット又は上位ビットの一方に対応する信号ADDRaによって、データを記憶するラインを決定し、当該ラインに、アドレス信号の下位ビット又は上位ビットの他方に対応する信号ADDRbを記憶する方式である。ただし、ダイレクトマップ方式と異なり、信号ADDRaによって特定されるラインが複数存在する。図14(C)には一例として、タグフィールドTFとデータフィールドDFを有するセルアレイ20が2セット設けられ(セルアレイ20a、セルアレイ20b)、信号ADDRaによって特定されるラインが、セルアレイ20a、セルアレイ20bのそれぞれに存在する構成例を示す。
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
図15(A)乃至図15(C)は、トランジスタ1400aの上面図および断面図である。図15(A)は上面図である。図15(B)は、図15(A)に示す一点鎖線A1−A2に対応する断面図であり、図15(C)は、図15(A)に示す一点鎖線A3−A4に対応する断面図である。なお、図15(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線A1−A2をトランジスタ1400aのチャネル長方向、一点鎖線A3−A4をトランジスタ1400aのチャネル幅方向と呼ぶ場合がある。
まず、金属酸化物1431乃至金属酸化物1433に適用可能な金属酸化物について説明を行う。
基板1450としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
絶縁膜1401は、基板1450と導電膜1414を電気的に分離させる機能を有する。
導電膜1411乃至導電膜1414して、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
導電膜1421乃至導電膜1424として、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
領域1441、領域1442は、例えば、導電膜1421、導電膜1423が、金属酸化物1431、金属酸化物1432の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域1441、領域1442には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域1441、領域1442に含まれるキャリア密度が増加する。その結果、領域1441、領域1442が低抵抗化する。
絶縁膜1406は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜1406は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。
図15に示すトランジスタ1400aは、導電膜1414及び絶縁膜1402、絶縁膜1403を省略してもよい。その場合の例を図18に示す。
図19に示すトランジスタ1400cにおいて、A3−A4方向に、金属酸化物1431、1432の幅を広げてもよい。その場合の例を図20に示す。
図19に示すトランジスタ1400cにおいて、A3−A4方向に、金属酸化物1431、金属酸化物1432から成る領域(以下、フィンと呼ぶ)を複数設けてもよい。その場合の例を図21に示す。
図22(A)乃至図22(D)は、トランジスタ1400fの上面図および断面図である。図22(A)は、トランジスタ1400fの上面図であり、図22(B)は図22(A)に示す一点鎖線A1−A2に対応する断面図であり、図22(C)は一点鎖線A3−A4に対応する断面図である。なお、一点鎖線A1−A2をチャネル長方向、一点鎖線A3−A4をチャネル幅方向という場合がある。トランジスタ1400fもトランジスタ1400a等と同様に、s−channel構造のトランジスタである。トランジスタ1400fでは、ゲート電極を構成する導電膜1412の側面に接して、絶縁膜1409が設けられている。絶縁膜1409および導電膜1412が絶縁膜1407に覆われている。絶縁膜1409はトランジスタ1400fのサイドウォール絶縁膜として機能する。トランジスタ1400aと同様に、ゲート電極を導電膜1411乃至導電膜1413の積層としてもよい。
図23(A)及び図23(B)は、トランジスタ1680の上面図および断面図である。図23(A)は上面図であり、図23(A)に示す一点鎖線A−B方向の断面が図23(B)に相当する。なお、図23(A)及び図23(B)では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線A−B方向をチャネル長方向と呼称する場合がある。
本実施の形態では、上記実施の形態に示す半導体装置10に適用可能なトランジスタ等の構成例について、図24乃至図27を用いて説明を行う。
図24(A)、図24(B)は半導体装置10の断面図の一部を示している。図24(A)は、半導体装置10を構成するトランジスタのチャネル長方向の断面図を表している。また、図24(B)は、半導体装置10を構成するトランジスタのチャネル幅方向の断面図を表している。
半導体装置10は、半導体装置10が有する全てのOSトランジスタを、同一の層に形成してもよい。その場合の例を、図25(A)、図25(B)に示す。図24と同様に、図25(A)は半導体装置10のメモリセル21を構成するトランジスタのチャネル長方向の断面図を表し、図25(B)は半導体装置10のメモリセル21を構成するトランジスタのチャネル幅方向の断面図を表している。
本実施の形態では、上記実施の形態で説明したOSトランジスタに適用可能な酸化物半導体膜の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、CAAC−OS、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
まずは、CAAC−OSについて説明する。
次に、nc−OSについて説明する。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
本実施の形態では、上記実施の形態で説明した半導体装置10を構成する絶縁層、導電層、半導体層等の成膜方法について説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置または記憶装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図28、図29を用いて説明する。
図28(A)では上記実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
次に上述した電子部品を適用した電子機器について説明する。
本実施の形態では、本発明の一態様の半導体装置または記憶装置を備えることができるRFタグの使用例について図30を用いながら説明する。RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図30(A)参照)、記録媒体(DVDやビデオテープ等、図30(B)参照)、包装用容器類(包装紙やボトル等、図30(C)参照)、乗り物類(自転車等、図30(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各物品に取り付ける荷札(図30(E)、図30(F)参照)等に設けて使用することができる。
20 セルアレイ
21 メモリセル
22 メモリセル
23 メモリセル
24 メモリセル
25 メモリセル
26 メモリセル
30 駆動回路
40 アナログ処理回路
50 データ処理回路
51 回路
52 回路
60 電流制御回路
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 容量素子
111 トランジスタ
112 トランジスタ
113 トランジスタ
114 容量素子
201 トランジスタ
202 トランジスタ
203 トランジスタ
204 トランジスタ
210 回路
211 回路
251 トランジスタ
252 トランジスタ
301 コンパレータ
302 コンパレータ
303 トランジスタ
304 トランジスタ
305 トランジスタ
306 トランジスタ
307 トランジスタ
308 トランジスタ
309 トランジスタ
321 トランジスタ
322 トランジスタ
323 トランジスタ
324 トランジスタ
325 トランジスタ
326 トランジスタ
327 トランジスタ
400 コンピュータ
410 入力装置
420 出力装置
430 中央演算処理装置
431 制御回路
432 演算回路
433 記憶装置
434 記憶装置
440 主記憶装置
451 記憶領域
452 比較回路
453 選択回路
1400 トランジスタ
1401 絶縁膜
1402 絶縁膜
1403 絶縁膜
1404 絶縁膜
1405 絶縁膜
1406 絶縁膜
1407 絶縁膜
1408 絶縁膜
1409 絶縁膜
1411 導電膜
1412 導電膜
1413 導電膜
1414 導電膜
1415 開口部
1421 導電膜
1422 導電膜
1423 導電膜
1424 導電膜
1430 金属酸化物
1431 金属酸化物
1432 金属酸化物
1433 金属酸化物
1441 領域
1442 領域
1450 基板
1451 低抵抗領域
1452 低抵抗領域
1461 領域
1462 領域
1463 領域
1680 トランジスタ
1681 絶縁膜
1682 半導体
1683 導電膜
1684 導電膜
1685 絶縁膜
1686 絶縁膜
1687 絶縁膜
1688 導電膜
1689 導電膜
1700 基板
1701 素子分離層
1702 絶縁体
1703 絶縁体
1704 絶縁体
1705 絶縁体
1706 絶縁体
1710 導電体
1711 導電体
1712 導電体
1713 導電体
1714 導電体
1715 導電体
1716 導電体
1717 導電体
1718 導電体
1719 導電体
1730 配線
1731 配線
1732 配線
1733 配線
1734 配線
1735 配線
1736 配線
1737 配線
1751 電極
1752 電極
1753 絶縁体
1790 ゲート電極
1792 ウェル
1793 チャネル形成領域
1794 低濃度不純物領域
1795 高濃度不純物領域
1796 導電性領域
1797 ゲート絶縁膜
1798 側壁絶縁層
1799 側壁絶縁層
4000 RFタグ
4700 電子部品
4701 リード
4702 プリント基板
4703 回路部
4704 回路基板
5201 筐体
5202 筐体
5203 表示部
5204 表示部
5205 マイクロホン
5206 スピーカ
5207 操作キー
5208 スタイラス
5301 筐体
5302 冷蔵室用扉
5303 冷凍室用扉
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5701 車体
5702 車輪
5703 ダッシュボード
5704 ライト
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
Claims (7)
- メモリセルと、第1の回路と、第2の回路と、配線と、を有し、
前記メモリセルは、第1のデータを記憶する機能を有し、
前記メモリセルは、前記第1のデータに対応する第1の電流を、前記配線に流す機能を有し、
前記第1の回路は、外部から入力された第2のデータに対応する第2の電流を、前記配線に流す機能を有し、
前記第2の回路は、前記第1の電流の値と前記第2の電流の値が異なる場合に、前記配線に流れる電流を補正する機能を有し、
前記第2の回路は、前記補正が行われたか否かの情報を含む信号を生成する機能を有する半導体装置。 - 請求項1において、
前記電流の補正は、前記第2の回路から前記配線に流れる第3の電流、又は、前記配線から前記第2の回路に流れる第4の電流が発生することによって行われ、
前記第3の電流及び前記第4の電流は、前記第1の電流と前記第2の電流の差分に対応する電流である半導体装置。 - 請求項1又は2において、
前記第2の電流を前記メモリセルに供給することにより、前記第2のデータを前記メモリセルに書き込む機能を有する半導体装置。 - 請求項1乃至3のいずれか一項において、
前記メモリセルは、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、有し、
前記第1のトランジスタのゲートは、前記容量素子の第1の電極、及び前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記容量素子の第2の電極、及び前記第3のトランジスタのソース又はドレインの一方と電気的に接続されている半導体装置。 - 請求項4において、
前記第2のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。 - 請求項1乃至5のいずれか一項に記載の半導体装置を有するキャッシュメモリと、制御回路とを有し、
前記キャッシュメモリは、複数の前記メモリセルを有する記憶領域を有し、
前記記憶領域は、タグデータを記憶する機能を有し、
前記制御回路は、前記キャッシュメモリにアドレス信号を出力する機能を有し、
前記タグデータは、前記記憶領域に記憶された前記第1のデータの集合に対応し、
前記アドレス信号は、前記第2のデータの集合に対応するコンピュータ。 - 請求項1乃至5のいずれか一項に記載の半導体装置、又は請求項6に記載のコンピュータを有する電子機器。
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