JP2017120681A5 - 半導体装置、記憶装置 - Google Patents

Claims (8)

1. 第１回路と、メモリセルと、を有し、
   前記メモリセルは、第１トランジスタを有し、
   前記第１トランジスタは、チャネル形成領域を間に介して重なる領域を有する第１ゲート及び第２ゲートを有し、
   前記第１回路は、第１配線を介して前記第１トランジスタの第１ゲートと電気的に接続され、
   前記第１回路は、第２配線を介して前記第１トランジスタの第２ゲートと電気的に接続され、
   前記第１回路は、前記第１配線に高レベル電位、又は低レベル電位を与える機能と、前記第２配線に第１電位を与えることによって前記第１トランジスタのしきい値電圧を変動させる機能と、を有する半導体装置。
2. 請求項１において、
   前記第１回路は、第２トランジスタ乃至第４トランジスタと、第１容量素子と、第２容量素子と、を有し、
   前記第２トランジスタの極性は、前記第３トランジスタの極性と互いに異なり、
   前記第２トランジスタの第１端子は、前記第３トランジスタの第１端子と電気的に接続され、
   前記第２トランジスタの第１端子は、前記第１容量素子の第１端子と電気的に接続され、
   前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第２トランジスタのゲートは、前記第３トランジスタのゲートと電気的に接続され、
   前記第３トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第４トランジスタの第１端子は、前記第１容量素子の第２端子と電気的に接続され、
   前記第４トランジスタの第１端子は、前記第２容量素子の第１端子と電気的に接続され、
   前記第４トランジスタの第１端子は、前記第２配線と電気的に接続される半導体装置。
3. 請求項２において、
   前記第４トランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
4. 請求項２、又は請求項３において、
   前記第１回路は、第５トランジスタを有し、
   前記第５トランジスタの第１端子は、前記第４トランジスタの第１端子と電気的に接続される半導体装置。
5. 請求項４において、
   前記第５トランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
6. 第１回路と、メモリセルと、を有し、
   前記メモリセルは、第１トランジスタを有し、
   前記第１回路は、第２トランジスタと、第３トランジスタと、を有し、
   前記第２トランジスタの極性は、前記第３トランジスタの極性と互いに異なり、
   前記第２トランジスタの第１端子は、第１配線と電気的に接続され、
   前記第２トランジスタの第１端子は、前記第３トランジスタの第１端子と電気的に接続され、
   前記第２トランジスタのゲートは、前記第３トランジスタのゲートと電気的に接続され、
   前記第１配線は、前記第１トランジスタのゲートと電気的に接続される半導体装置。
7. 請求項２乃至請求項６のいずれか一において、
   前記第２トランジスタは、チャネル形成領域にシリコンを有し、
   前記第３トランジスタは、チャネル形成領域にシリコンを有する半導体装置。
8. 請求項１乃至請求項７のいずれか一に記載の半導体装置と、駆動回路と、を有する記憶装置。