JP2018124977A5 - 半導体装置 - Google Patents

Claims (6)

1. オフセット回路と、
   前記オフセット回路の第１出力端子と電気的に接続される第１メモリセルと、
   前記オフセット回路の第１出力端子と電気的に接続される第２メモリセルと、を有し、
   前記オフセット回路は、前記第１出力端子と電気的に接続される第１配線と、前記第２出力端子と電気的に接続される第２配線と、前記第１配線に電気的に接続される第１定電流回路と、前記第１配線と電気的に接続される第１乃至第３トランジスタと、前記第２配線に電気的に接続される第２定電流回路と、カレントミラー回路と、を有し、
   前記第１定電流回路は、第４トランジスタと、第５トランジスタと、第２容量素子と、を有し、
   前記第２定電流回路は、第６トランジスタと、第７トランジスタと、第３容量素子と、を有し、
   前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
   前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
   前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
   第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
   前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
   前記第４トランジスタの第２ゲートは、前記第４トランジスタの第１端子と電気的に接続され、
   前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
   前記第５トランジスタの第１端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
   前記第６トランジスタの第１端子は、前記第２配線と電気的に接続され、
   前記第６トランジスタの第１ゲートは、前記第３容量素子の第１端子と電気的に接続され、
   前記第６トランジスタの第２ゲートは、前記第６トランジスタの第１端子と電気的に接続され、
   前記第３容量素子の第２端子は、前記第６トランジスタの第１端子と電気的に接続され、
   前記第７トランジスタの第１端子は、前記第６トランジスタの第１ゲートと電気的に接続され、
   前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と前記第２配線とに出力する機能を有することを特徴とする半導体装置。
2. オフセット回路と、
   前記オフセット回路の第１出力端子と電気的に接続される第１メモリセルと、
   前記オフセット回路の第２出力端子と電気的に接続される第２メモリセルと、を有し、
   前記オフセット回路は、前記第１出力端子と電気的に接続される第１配線と、前記第２出力端子と電気的に接続される第２配線と、前記第１配線に電気的に接続される第１定電流回路と、前記第１配線と電気的に接続される第１乃至第３トランジスタと、前記第２配線に電気的に接続される第２定電流回路と、カレントミラー回路と、を有し、
   前記第１定電流回路は、第４乃至第６トランジスタと、第２容量素子と、第３容量素子と、を有し、
   前記第２定電流回路は、第７乃至第９トランジスタと、第４容量素子と、第５容量素子と、を有し、
   前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
   前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
   前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
   前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
   前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
   前記第４トランジスタの第２ゲートは、前記第３容量素子の第１端子と電気的に接続され、
   前記第５トランジスタの第１端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
   前記第６トランジスタの第１端子は、前記第４トランジスタの第２ゲートと電気的に接続され、
   前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
   前記第３容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
   前記第７トランジスタの第１端子は、前記第２配線と電気的に接続され、
   前記第７トランジスタの第１ゲートは、前記第４容量素子の第１端子と電気的に接続され、
   前記第７トランジスタの第２ゲートは、前記第５容量素子の第１端子と電気的に接続され、
   前記第８トランジスタの第１端子は、前記第７トランジスタの第１ゲートと電気的に接続され、
   前記第９トランジスタの第１端子は、前記第７トランジスタの第２ゲートと電気的に接続され、
   前記第４容量素子の第２端子は、前記第７トランジスタの第１端子と電気的に接続され、
   前記第５容量素子の第２端子は、前記第７トランジスタの第１端子と電気的に接続され、
   前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有することを特徴とする半導体装置。
3. オフセット回路と、
   前記オフセット回路の第１出力端子と電気的に接続される第１メモリセルと、
   前記オフセット回路の第１出力端子と電気的に接続される第２メモリセルと、を有し、
   前記オフセット回路は、前記第１出力端子と電気的に接続される第１配線と、前記第２出力端子と電気的に接続される第２配線と、前記第１配線に電気的に接続される第１定電流回路と、前記第１配線と電気的に接続される第１乃至第３トランジスタと、前記第２配線に電気的に接続される第２定電流回路と、カレントミラー回路と、を有し、
   前記第１定電流回路は、第４トランジスタと、第１ダイオードと、第２容量素子と、を有し、
   前記第２定電流回路は、第５トランジスタと、第２ダイオードと、第３容量素子と、を有し、
   前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
   前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
   前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
   前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
   前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
   前記第４トランジスタの第２ゲートは、前記第４トランジスタの第１端子と電気的に接続され、
   前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
   前記第１ダイオードの出力端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
   前記第５トランジスタの第１端子は、前記第２配線と電気的に接続され、
   前記第５トランジスタの第１ゲートは、前記第３容量素子の第１端子と電気的に接続され、
   前記第５トランジスタの第２ゲートは、前記第５トランジスタの第１端子と電気的に接続され、
   前記第３容量素子の第２端子は、前記第５トランジスタの第１端子と電気的に接続され、
   前記第２ダイオードの出力端子は、前記第５トランジスタの第１ゲートと電気的に接続され、
   前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有することを特徴とする半導体装置。
4. オフセット回路と、
   前記オフセット回路の第１出力端子と電気的に接続される第１メモリセルと、
   前記オフセット回路の第２出力端子と電気的に接続される第２メモリセルと、を有し、
   前記オフセット回路は、前記第１出力端子と電気的に接続される第１配線と、前記第２出力端子と電気的に接続される第２配線と、前記第１配線に電気的に接続される第１定電流回路と、前記第１配線と電気的に接続される第１乃至第３トランジスタと、前記第２配線に電気的に接続される第２定電流回路と、カレントミラー回路と、を有し、
   前記第１定電流回路は、第４トランジスタと、第１ダイオードと、第２ダイオードと、第２容量素子と、第３容量素子と、を有し、
   前記第２定電流回路は、第５トランジスタと、第３ダイオードと、第４ダイオードと、第４容量素子と、第５容量素子と、を有し、
   前記第１トランジスタの第１端子は、前記第２トランジスタの第１端子と電気的に接続され、
   前記第１トランジスタのゲートは、前記第２トランジスタの第２端子と電気的に接続され、
   前記第２トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
   前記第１容量素子の第１端子は、前記第１トランジスタのゲートと電気的に接続され、
   前記第４トランジスタの第１端子は、前記第１配線と電気的に接続され、
   前記第４トランジスタの第１ゲートは、前記第２容量素子の第１端子と電気的に接続され、
   前記第４トランジスタの第２ゲートは、前記第３容量素子の第１端子と電気的に接続され、
   前記第１ダイオードの出力端子は、前記第４トランジスタの第１ゲートと電気的に接続され、
   前記第２ダイオードの出力端子は、前記第４トランジスタの第２ゲートと電気的に接続され、
   前記第２容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
   前記第３容量素子の第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
   前記第５トランジスタの第１端子は、前記第２配線と電気的に接続され、
   前記第５トランジスタの第１ゲートは、前記第４容量素子の第１端子と電気的に接続され、
   前記第５トランジスタの第２ゲートは、前記第５容量素子の第１端子と電気的に接続され、
   前記第３ダイオードの出力端子は、前記第５トランジスタの第１ゲートと電気的に接続され、
   前記第４ダイオードの出力端子は、前記第５トランジスタの第２ゲートと電気的に接続され、
   前記第４容量素子の第２端子は、前記第５トランジスタの第１端子と電気的に接続され、
   前記第５容量素子の第２端子は、前記第５トランジスタの第１端子と電気的に接続され、
   前記カレントミラー回路は、前記第２配線の電位に応じた第１電流を、前記第１配線と、前記第２配線と、に出力する機能を有することを特徴とする半導体装置。
5. 請求項１又は請求項２において、
   前記第１乃至第７トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
6. 請求項３又は請求項４のいずれか一において、
   前記第１乃至第５トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。